JP7152681B2 - 半導体集積回路装置およびレベルシフタ回路 - Google Patents

Description

本開示は、入力信号に応じた出力信号を出力する半導体集積回路装置に関する。

半導体集積回路装置では、外部と信号入出力を行うインターフェース回路において、高速動作と低消費電力の両方が求められている。高速動作と低消費電力をともに実現するために、ＩＯトランジスタとしては、低電圧例えば１．８［Ｖ］で動作するトランジスタが用いられる。一方で、インターフェース回路は、高電圧例えば３．３［Ｖ］の信号が入出力可能なように構成しなければならない。

特許文献１では、高電圧の信号を外部に出力する出力回路を、低電圧で動作するトランジスタを用いて構成する技術が開示されている。この技術では、高電圧の電源と出力パッドとの間に、低電圧トランジスタをカスケードに接続することによって、低電圧トランジスタのソース・ドレイン間の電圧を緩和している。出力信号を駆動するＰ型トランジスタは、ソースは高電圧電源に接続され、ドレインは他のトランジスタを介して出力パッドに接続され、ゲートには、高電圧と低電圧との間を遷移する信号が与えられる。また、他のトランジスタのゲートを、高電圧電源よりも低い電圧源（以下、低電圧電源という）に接続し、各トランジスタにかかる電圧が耐圧を超えないようにしている。しかし、特許文献１の回路では高電圧電源と低電圧電源の立ち上がり時において、高電圧電源側が先に立ち上がった場合に、トランジスタの耐圧違反が生じ、トランジスタが破壊されうる課題がある。

特許文献２では、信号電圧レベル変換回路において、高電圧電源が先に立ち上がり、低電圧電源が立ち上がっていない場合でも、高電圧電源から降圧された電圧を低電圧電源側に供給することにより耐圧違反が生じないようにしている。

特開２００７－６０２０１号公報 特開平６－１５２３８３号公報

ところが、特許文献２の構成では、高電圧電源が先に立ち上がり、低電圧電源が立ち上がっていない場合に、高電圧電源から低電圧電源およびその先に接続された回路を介してグランドに不要な電流が流れる課題がある。

本開示は、高電圧電源が低電圧電源より先に立ち上がっても耐圧違反をおこさず、かつ上述の不要な電流が流れない回路を提供することを目的とする。

本開示の第１態様では、データ入力信号を受け、前記データ入力信号に応じて変化する出力信号を出力する半導体集積回路装置であって、前記出力信号を出力する出力端子と、ソースが第１電源に接続された、Ｐ型の第１トランジスタと、ソースが前記第１トランジスタのドレインに接続され、ドレインが前記出力端子に接続された、Ｐ型の第２トランジスタと、前記第１電源から第２電源を生成する降圧回路と、前記第２電源に接続された第３トランジスタ、および、第３電源に接続された第４トランジスタを備え、前記第２電源と前記第３電源のうちの高い電位を第４電源として出力する電源スイッチ回路と、前記第１電源と前記第４電源の間で遷移する第１レベルシフタ回路とを備え、前記第１トランジスタのゲートには、前記第１レベルシフタ回路の出力が接続され、前記第２トランジスタのゲートには、前記第４電源が接続されている。

この態様によると、第１電源から生成された第２電源と第３電源のうちの高い電位が第４電源として出力される。そして、ソースが第１電源に接続された第１トランジスタのゲートに、第１電源と第４電源の間で遷移する第１レベルシフタ回路の出力が接続され、ソースが第１トランジスタのドレインに接続された第２トランジスタのゲートに第４電源が接続されている。これにより、第１電源と第３電源の立ち上がり順序に拘わらず、耐圧違反が起こらない半導体集積回路を提供することができる。

本開示によると、高電圧電源が低電圧電源より先に立ち上がっても耐圧違反をおこさず、かつ不要な電流が流れない半導体集積回路装置を提供することができる。

第１実施形態に係る半導体集積回路装置の回路構成図 電源検知回路の回路構成図 バイアス生成回路の回路構成図 バイアス生成回路の他の例の回路構成図 レベルシフタ回路装置の回路構成図 電源スイッチ回路の回路構成図 電源スイッチ回路の他の例の回路構成図 電源スイッチ回路の他の例の回路構成図 レベルシフタ回路の回路構成図 レベルシフタ回路の回路構成図 レベルシフタ回路装置の回路構成図 レベルシフタ回路装置の他の例の回路構成図 第１実施形態に係る半導体集積回路装置の他の例の回路構成図 第２実施形態に係る半導体集積回路装置の回路構成図

以下、実施の形態について、図面を参照して説明する。なお、以下に示す回路構成図では、本開示に関わる構成要素を中心にして簡略化して図示を行っている。このため例えば、直接的に接続されているように図示された構成要素が、実際の回路構成では、その間に他の構成要素が配置されており、間接的に接続されている場合がある。また、以下に説明する各トランジスタは、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)であるものとする。

＜第１実施形態＞
図１は第１実施形態に係る半導体集積回路装置の回路構成図である。図１の半導体集積回路装置１００は、データ入力信号ＤＩＮ１を受け、このデータ入力信号ＤＩＮ１に応じて変化する出力信号ＤＯＵＴを出力する。出力信号ＤＯＵＴは出力端子１から出力される。この半導体集積回路装置１００は、例えば、ＬＳＩの信号の入出力部に設けられる。例えば、ＬＳＩの入出力パッドや出力パッドが出力端子１に相当する。

半導体集積回路装置１００は、第１電源ＶＤＤ１と、第３電源ＶＤＤ３とに接続されている。なお、本願明細書では、「ＶＤＤ１」「ＶＤＤ３」は、電源自体と、その電源が与える電位との両方を表す符号として用いる。後ほど説明する「ＶＤＤ２」「ＶＤＤ４」「ＧＮＤ」ついても同様に、電源自体と、その電源が与える電位との両方を表す符号として用いる。

半導体集積回路装置１００の通常動作時における第１電位ＶＤＤ１と第３電位ＶＤＤ３とは互いに異なる。以下の説明では、説明の便宜上、第１電位ＶＤＤ１よりも第３電位が低いものとして説明する。第１電位ＶＤＤ１は例えば３．３［Ｖ］であり、第３電位ＶＤＤ３は例えば１．８［Ｖ］である。ここで、本実施形態では、各電源から所定の定常電位が与えられている状態を通常動作時と呼ぶものとする。

データ入力信号ＤＩＮ１は低振幅の信号であり、例えば接地電位ＧＮＤ～０．９［Ｖ］の間で遷移する。出力信号ＤＯＵＴは、接地電位ＧＮＤから第１電位ＶＤＤ１の間で遷移する。

図１に示すように、半導体集積回路装置１００は、第１電源ＶＤＤ１と出力端子１との間に直列接続されたＰ型トランジスタ１１，１２と、降圧回路としてのバイアス生成回路２と、電源スイッチ回路３と、レベルシフタ回路装置４とを備えている。Ｐ型トランジスタ１１のゲートには、レベルシフタ回路装置４の出力ＶＧ１が接続され、Ｐ型トランジスタ１２のゲートには、第４電源ＶＩＮＴが接続されている。Ｐ型トランジスタ１１は、第１トランジスタに相当し、Ｐ型トランジスタ１２は第２トランジスタに相当する。Ｐ型トランジスタ１１，１２の耐圧は、第３電位ＶＤＤ３である。

バイアス生成回路２は、第１電源ＶＤＤ１を降圧して第２電源ＶＢＩＡＳを生成する。以下の説明では、説明の便宜上、半導体集積回路装置１００の通常動作時における第２電位ＶＢＩＡＳは、第１電位ＶＤＤ１および第３電位ＶＤＤ３より低いものとして説明する。第２電位ＶＢＩＡＳは、例えば、１．６５［Ｖ］である。

電源スイッチ回路３は、バイアス生成回路２で生成された第２電源ＶＢＩＡＳの電位と第３電源ＶＤＤ３の電位のうちの高い電位を第４電源ＶＩＮＴとして出力する。

出力端子１とグランドＧＮＤとの間には、Ｎ型トランジスタ１３，１４が直列に接続されている。Ｎ型トランジスタ１３，１４の耐圧は、第３電位ＶＤＤ３である。Ｎ型トランジスタ１３は、第５トランジスタに相当する。

すなわち、第１電源ＶＤＤ１とグランドＧＮＤとの間に、Ｐ型トランジスタ１１，１２及びＮ型トランジスタ１３，１４が記載順に直列接続されて出力部１０を構成し、Ｐ型トランジスタ１２のドレインとＮ型トランジスタ１３のドレインとの間を接続するノードが、出力端子１に接続されている。Ｎ型トランジスタ１３のゲートには、第３電源ＶＤＤ３が接続され、Ｎ型トランジスタ１４のゲートには、後述するレベルシフタ回路８が接続されている。

出力端子１が、入出力端子として機能するようにしてもよい。例えば、図１では、出力端子１に、ゲートが第３電源ＶＤＤ３に接続されたＮ型トランジスタ１５を介してインバータ１６が接続されており、出力端子１は、データ入力信号ＤＩＮ２を半導体集積回路装置１００の内部に伝達する入力端子としての機能を有する。

例えば、半導体集積回路装置１００は、出力イネーブル信号ＯＥＮがローレベルの際に、データ入力信号ＤＩＮ１に応じて変化する出力信号ＤＯＵＴを出力端子１から出力し、出力イネーブル信号ＯＥＮがハイレベルの際に外部のデバイス（図示省略）から出力端子１に信号を受けうる状態になる。

図１に示すように、出力イネーブル信号ＯＥＮは、インバータ１８を介してＮＡＮＤ回路１７の一方の入力端子に入力される。ＮＡＮＤ回路１７の他方の入力端子には、データ入力信号ＤＩＮ１が与えられる。そして、ＮＡＮＤ回路１７の出力ノードが、レベルシフタ回路７に接続されている。

レベルシフタ回路７は、接地電位ＧＮＤからコア電源の電圧レベル（例えば、０．９［Ｖ］）の間で遷移する入力信号を、接地電位ＧＮＤから第４電位ＶＩＮＴの間で遷移する出力信号ＶＬ１に変換し、レベルシフタ回路装置４に出力する。

レベルシフタ回路装置４は、後述する電源検知回路６の出力ＤＥＴ及び後述するレベルシフタ回路７の出力ＶＬ１を受けて、第４電位ＶＩＮＴから第１電位ＶＤＤ１の間で遷移する信号ＶＧ１を、Ｐ型トランジスタ１１のゲートに出力する。

また、出力イネーブル信号ＯＥＮ及びデータ入力信号ＤＩＮ１は、ＮＯＲ回路１９を介してレベルシフタ回路８に入力される。

レベルシフタ回路８は、接地電位ＧＮＤからコア電源の電圧レベル（例えば、０．９［Ｖ］）の間で遷移する入力信号を、接地電位ＧＮＤから第３電位ＶＤＤ３の間で遷移する出力信号ＶＧ２に変換して、Ｎ型トランジスタ１４のゲートに出力する。

前述の背景技術で述べたとおり、特許文献１の構成において耐圧保証をする場合、高電圧電源側から先に立ち上げることができないという制約がある。高電圧電源が先に立ち上がると出力段のトランジスタに耐圧を超える電圧が印加される可能性があるためである。一方で、本開示に係る半導体集積回路装置１００では、高電圧電源が先に立ち上がった場合においても、耐圧違反が起こらないようになっている。

以下、図面を参照しつつ具体的に説明する。なお、以下の説明では、第１電源ＶＤＤ１が先に立ち上がった場合の回路の動作について説明し、第３電源ＶＤＤ３が先に立ち上がった場合についての説明を省略する場合がある。本開示に係る半導体集積回路装置１００は、第３電源ＶＤＤ３が先に立ち上がった場合においても、耐圧違反が生じることなく正常に動作するが、従来技術においても同様に耐圧違反は起こらないためである。

図２に示すように、電源検知回路６は、第１電源ＶＤＤ１及び第３電源ＶＤＤ３が所定の定常電位に達したことを検知した場合にハイレベル信号を出力する回路である。具体的に、電源検知回路６は、第１電源ＶＤＤ１の中間電位を生成する抵抗分圧回路４１と、抵抗分圧回路４１の後段に接続され、第３電源ＶＤＤ３の供給を受けるバッファ４２とを備える。上記中間電位は、第１電源ＶＤＤ１に第１電位ＶＤＤ１、第３電源ＶＤＤ３に第３電位ＶＤＤ３が与えられたときに、バッファ４２の出力ＤＥＴがハイレベルになる電位に設定されている。すなわち、電源検知回路６は、通常動作時、出力ＤＥＴがハイレベルになる。一方で、電源の立ち上がりシーケンス（以下、電源シーケンスという)時に、第１電源ＶＤＤ１が立ち上がっていても、第３電源ＶＤＤ３が立ち上がっていない場合、出力ＤＥＴはローレベルである。なお、バッファ４２は、従来技術の構成を適用できるので、ここではその詳細説明を省略する。

図３Ａ、図３Ｂはバイアス生成回路２の構成例である。

図３Ａは、プッシュプル型のバイアス回路であり、前段回路、後段回路の２段構成になっている。図３Ａのバイアス生成回路２Ａにおいて、前段回路は、第１電源ＶＤＤ１とグランドＧＮＤとの間に、抵抗素子２１、Ｎ型トランジスタ２２、Ｐ型トランジスタ２３及び抵抗素子２４が、記載順に直列接続されている。後段回路は、第１電源ＶＤＤ１とグランドＧＮＤとの間に、Ｎ型トランジスタ２５及びＰ型トランジスタ２６が直列接続されている。前段回路において、Ｎ型トランジスタ２２のゲートとドレインとが接続され、その接続ノードＮ２１が後段回路のＮ型トランジスタ２５のゲートに接続されている。同様に、前段回路において、Ｐ型トランジスタ２３のゲートとドレインとが接続され、その接続ノードＮ２２が後段回路のＰ型トランジスタ２６のゲートに接続されている。

例えば、図３Ａのバイアス生成回路２において、（１）前段回路の２つの抵抗素子２１，２４の互いの抵抗値を等しくし、（２）前段回路のＮ型トランジスタ２２とＰ型トランジスタ２３との駆動能力（オン抵抗）を揃え、（３）後段回路のＮ型トランジスタ２５とＰ型トランジスタ２６との駆動能力（オン抵抗）を揃えることで、概ね第１電位ＶＤＤ１の半分の電圧を出力させることができる。

図３Ｂのバイアス生成回路２Ｂは、図３Ａのバイアス生成回路２Ａに加えて、バイアス生成回路２Ａの出力ノードＮ２３に第１電源ＶＤＤ１へのプルアップ用のＰ型トランジスタ２７が設けられている。Ｐ型トランジスタ２７のゲートには、レベルシフタ回路装置５が接続されている。レベルシフタ回路装置５の入力ＸＩＮは、グランドＧＮＤに接続されている。

レベルシフタ回路装置５は、電源シーケンス時に、出力信号ＸＯＵＴとしてローレベル信号を出力し、通常動作時に、出力信号ＸＯＵＴとしてハイレベル信号を出力する回路である。すなわち、バイアス生成回路２Ｂでは、電源シーケンス時に、第１電源ＶＤＤ１からＰ型トランジスタ２７を介して出力ノードＮ２３に電流が供給される。これにより、第２電源ＶＢＩＡＳが、第１電源ＶＤＤ１の電位の上昇に応じて立ち上がるため、第２電源ＶＢＩＡＳの立ち上がり特性を良くすることができる。これにより、電源シーケンス時に、レベルシフタ回路装置４（図１参照）を早期かつ確実に所望の初期論理にすることができる。また、通常動作時には、出力信号ＸＯＵＴとしてハイレベル信号が出力されるので、Ｐ型トランジスタ２７はオフとなり、第２電源ＶＢＩＡＳの出力に影響を与えない。

図３Ｃに、レベルシフタ回路装置５の構成例を示す。

図３Ｃに示すように、レベルシフタ回路装置５は、直列接続された第１及び第２入力インバータ５１，５２と、レベルシフタ回路５３と、第１電位ＶＤＤ１と第２電位ＶＢＩＡＳとの間に接続された出力インバータ５６とを備えている。

第１入力インバータ５１は、入力信号ＸＩＮを反転させ、接地電位ＧＮＤから第２電位ＶＢＩＡＳの間で遷移する第１入力信号ＸＩＮ１を生成する。第２入力インバータ５２は、第１入力インバータ５１の出力を受け、接地電位ＧＮＤから第２電位ＶＢＩＡＳの間で遷移する第２入力信号ＸＩＮ２を生成する。本実施形態では、レベルシフタ回路装置５の入力ＸＩＮにグランドＧＮＤが接続されているので、第１入力信号ＸＩＮ１としてハイレベル信号が出力され、第２入力信号ＸＩＮ２としてローレベル信号が出力される。なお、本願明細書では、「ＸＩＮ１」「ＸＩＮ２」および後述する「ＸＯＵＴ」は、信号自体と、その信号が伝達されるノードとの両方を表す符号として用いる。

レベルシフタ回路５３は、通常動作時において、接地電位ＧＮＤから第２電位ＶＢＩＡＳの間で遷移する信号を、第２電位ＶＢＩＡＳから第１電位ＶＤＤ１の間で遷移する信号に変換する機能を有する。

レベルシフタ回路５３は、６個のＰ型トランジスタ５１ａ～５１ｆおよび２個のＮ型トランジスタ５１ｇ，５１ｈのトランジスタで構成された変換部５４と、電源シーケンス時にレベルシフタ回路５３の出力を所定出力に設定する初期設定部５５を備えている。

変換部５４において、第１トランジスタとしてのＰ型トランジスタ５１ａ、第２トランジスタとしてのＰ型トランジスタ５１ｂ、および第３トランジスタとしてのＮ型トランジスタ５１ｇが、第１電源ＶＤＤ１と第１入力ノードＸＩＮ１との間で互いに直列に接続されている。また、第４トランジスタとしてのＰ型トランジスタ５１ｄ、第５トランジスタとしてのＰ型トランジスタ５１ｅ、および第６トランジスタとしてのＮ型トランジスタ５１ｈが、第１電源ＶＤＤ１と第２入力ノードＸＩＮ２との間で互いに直列に接続されている。

Ｐ型トランジスタ５１ａのゲートは、第1ノードとしてのノードＮ５３を介してＰ型トランジスタ５１ｄのドレインおよびＰ型トランジスタ５１ｅのソースに接続されている。Ｐ型トランジスタ５１ｄのゲートは、第２ノードとしてのノードＮ５４を介して、Ｐ型トランジスタ５１ａのドレインおよびＰ型トランジスタ５１ｂのソースに接続されている。また、Ｐ型トランジスタ５１ｂ、５１ｅおよびＮ型トランジスタ５１ｇ，５１ｈは、ゲートが第２電源ＶＢＩＡＳに接続されている。

第７トランジスタとしてのＰ型トランジスタ５１ｃは、ノードＮ５４と第２電源ＶＢＩＡＳとの間に接続され、ゲートがＰ型トランジスタ５１ｂとＮ型トランジスタ５１ｇとの中間ノードに接続されている。第８トランジスタとしてＰ型トランジスタ５１ｆは、ノードＮ５３と第２電源ＶＢＩＡＳとの間に接続され、ゲートがＰ型トランジスタ５１ｅとＮ型トランジスタ５１ｈとの中間ノードに接続されている。

そして、ノードＮ５３の信号が、出力インバータ５６を介して反転され、第２電位ＶＢＩＡＳから第１電位ＶＤＤ１の間で遷移する出力信号ＸＯＵＴとして出力される。なお、ノードＮ５４には、出力インバータ５６と対応する位置に、出力インバータ５６と同じ形状のダミーのインバータ５７が設けられている。

初期設定部５５は、電源シーケンスの初期において、ノードＮ５３をハイレベルに誘導し、レベルシフタ回路装置５の出力ノードＸＯＵＴから一時的にローレベル信号が出力されるように誘導する回路である。

初期設定部５５は、第１電源ＶＤＤ１とノードＮ５４との間で互いに直列に接続された第９トランジスタとしてのＰ型トランジスタ５５ａおよび第１０トランジスタとしてのＰ型トランジスタ５５ｂとを備えている。また、初期設定部５５は、第１電源ＶＤＤ１とノードＮ５３との間に接続された第１１トランジスタとしてのＰ型トランジスタ５５ｃと、第１電源ＶＤＤ１とノードＮ５３との間に接続された第１２トランジスタとしてのＰ型トランジスタ５５ｄとを備えている。Ｐ型トランジスタ５５ａは、ゲートとドレインとが互いに接続されている。Ｐ型トランジスタ５５ｂのゲートは、Ｐ型トランジスタ５５ｃのドレインに接続され、Ｐ型トランジスタ５５ｃのゲートは、Ｐ型トランジスタ５５ｂのドレインに接続されている。すなわち、Ｐ型トランジスタ５５ｂとＰ型トランジスタ５５ｃとはクロスカップリングされている。さらに、Ｐ型トランジスタ５５ｄのゲートは、出力ノードＸＯＵＴに接続されている。

電源シーケンス時の初期設定部５５の動作について説明する。以下の説明では、第１電源ＶＤＤ１が先に立ち上がるものとして説明する。

まず、電源シーケンスの初期状態（第１電位ＶＤＤ１＝０［Ｖ］かつ第２電位ＶＢＩＡＳ＝０［Ｖ］）では、ノードＮ５３およびノードＮ５４ともに０［Ｖ］である。

そして、第１電源ＶＤＤ１が立ち上がると、ノードＮ５３の電位はそれにしたがって上昇する。ノードＮ５４においても電位は上昇するが、ダイオード接続されたＰ型トランジスタ５５ａによる閾値電圧Ｖｔ２の降圧作用により、ノードＮ５３と比較して電位の立ち上がりが遅れる。これにより、Ｐ型トランジスタ５５ｂがＰ型トランジスタ５５ｃと比較して弱いオン状態となるため、ノードＮ５３がハイレベルとなり、ノードＮ５４がローレベルとなる。さらに、Ｎ５３がハイレベルになると、出力信号ＸＯＵＴがローレベルになるので、Ｐ型トランジスタ５５ｄがオンされる。これにより、Ｐ型トランジスタ５５ｄは、ノードＮ５３がハイレベルになるのをサポートするように作用する。なお、電源シーケンス時において、第２電位ＶＢＩＡＳがＮ型トランジスタ５１ｈ，５１ｇの閾値電圧Ｖｔ１よりも小さい期間（ＶＢＩＡＳ＜Ｖｔ１の期間）は、Ｎ型トランジスタ５１ｈ，５１ｇともにオフされる。したがって、変換部５４への入力が遮断された状態となっている。

その後、ＶＢＩＡＳ＞Ｖｔ１になると、Ｎ型トランジスタ５１ｈ，５１ｇがともにオンされる。ここで、前述のとおり、レベルシフタ回路装置５の入力ＸＩＮは、グランドＧＮＤに接続されているので、Ｎ型トランジスタ５１ｈのドレインがローレベルになり、Ｐ型トランジスタ５１ｆがオンされる。これにより、レベルシフタ回路５３の出力であるノードＮ５３は、第２電位ＶＢＩＡＳになる、すなわち、ローレベルになる。したがって、レベルシフタ回路装置５の出力信号ＸＯＵＴは、ハイレベル信号、すなわち、第１電位ＶＤＤ１が出力される。

なお、通常動作時には、ＶＢＩＡＳ＞Ｖｔ１の関係が成り立つので、前段落の記載は、レベルシフタ回路５３の第１入力信号ＸＩＮ１にハイレベル信号、第２入力信号ＸＩＮ２にローレベル信号がそれぞれ入力された場合の通常動作と考えても差し支えない。

一方で、レベルシフタ回路装置５の入力ＸＩＮとして、ハイレベルの信号が入力された場合、すなわち、レベルシフタ回路５３の第１入力信号ＸＩＮ１にローレベル信号、第２入力信号ＸＩＮ２にハイレベル信号がそれぞれ入力された場合の動作について説明する。この場合、レベルシフタ回路５３において、Ｎ型トランジスタ５１ｇのドレインがローレベルになり、Ｐ型トランジスタ５１ｃがオンされる。これにより、ノードＮ５４は、第２電位ＶＢＩＡＳになる、すなわち、ローレベルになり、レベルシフタ回路５３の出力であるノードN５３は、ハイレベルになる。したがって、レベルシフタ回路装置５の出力信号ＸＯＵＴは、ローレベル信号、すなわち、第２電位ＶＢＩＡＳが出力される。

なお、初期設定部５５の各トランジスタのドライブ能力が、変換部５４の各トランジスタのドライブ能力と比較して、相対的に低く設定されているため、レベルシフタ回路５３の通常動作時において、初期設定部５５の影響は無視することができる。

図４Ａから図４Ｃは、電源スイッチ回路３の構成例である。

図４Ａの電源スイッチ回路３Ａは、クロスカップリング型のスイッチ回路であり、第２電源ＶＢＩＡＳと、第４電源ＶＩＮＴとの間に接続されたＰ型トランジスタ３１と、第３電源ＶＤＤ３と第４電源ＶＩＮＴとの間に接続されたＰ型トランジスタ３２とを備えている。Ｐ型トランジスタ３１は、第３トランジスタに相当し、Ｐ型トランジスタ３２は第４トランジスタに相当する。

図４Ａにおいて、Ｎ３１は、第２電源ＶＢＩＡＳとＰ型トランジスタ３１との接続ノード、Ｎ３２は、第３電源ＶＤＤ３とＰ型トランジスタ３２との接続ノード、Ｎ３３は、第４電源ＶＩＮＴとＰ型トランジスタ３１，３２との接続ノードをそれぞれ表す符号である。そして、Ｐ型トランジスタ３１は、ゲートがノードＮ３２に接続され、Ｐ型トランジスタ３２は、ゲートがノードＮ３１に接続されている。

次に、電源スイッチ回路３Ａの動作について説明する。

電源シーケンス時において、第１電源ＶＤＤ１のみが立ち上がっている場合、第３電位ＶＤＤ３＝０［Ｖ］となるため、Ｐ型トランジスタ３１がオン、Ｐ型トランジスタ３２がオフとなり、第４電源ＶＩＮＴとして、第２電源ＶＢＩＡＳからバイアス電位生成回路で生成された第２電位ＶＢＩＡＳが供給される。

通常動作時には、第２電位ＶＢＩＡＳ＜第３電位ＶＤＤ３の関係にあるため、Ｐ型トランジスタ３１がオフ、Ｐ型トランジスタ３２がオンとなり、第４電源ＶＩＮＴとして、第３電源ＶＤＤ３から第３電位ＶＤＤ３が供給される。

このように、電源スイッチ回路３では、Ｐ型トランジスタ３１，３２が互いに排他的な関係を有する、すなわち、第２電源ＶＢＩＡＳと第３電源ＶＤＤ３との間が導通することがないように構成されている。これにより、第１電源ＶＤＤ１のみが先に立ち上がり、第３電源ＶＤＤ３が立ち上がっていないような場合であっても、従来技術のように、不要な電流が流れることがない。

図４Ｂの電源スイッチ回路３Ｂは、図４Ａの電源スイッチ回路３Ａに加えて、電源検知回路６の出力ＤＥＴを受け、グランドＧＮＤから第２電位ＶＢＩＡＳの間で遷移する反転信号として出力するインバータ３３を備える。さらに、電源スイッチ回路３Ｂでは、ノードＮ３１が、第２電源ＶＢＩＡＳに代えて、インバータ３３の出力に接続されている。

次に、電源スイッチ回路３Bの動作について説明する。

電源シーケンス時において、第１電源ＶＤＤ１のみが立ち上がっている場合、電源検知回路６の出力ＤＥＴがローレベルになるので、ノードＮ３１が第２電位ＶＢＩＡＳになる。したがって、電源スイッチ回路３Ａの場合と同様に、Ｐ型トランジスタ３１がオン、Ｐ型トランジスタ３２がオフとなり、第４電源ＶＩＮＴとして、第２電源ＶＢＩＡＳから第２電位ＶＢＩＡＳが供給される。

通常動作時には、電源検知回路６の出力ＤＥＴがハイレベルになるので、ノードN３１がローレベル（接地電位ＧＮＤ)になる。したがって、Ｐ型トランジスタ３１がオフ、Ｐ型トランジスタ３２がオンとなり、第４電源ＶＩＮＴとして、第３電源ＶＤＤ３から第３電位ＶＤＤ３が供給される。

このように、電源スイッチ回路３Bでは、特に第４電源ＶＩＮＴの負荷電流が増加する通常動作時において、Ｐ型トランジスタ３２のゲートに接地電位ＧＮＤが与えられるので、電源スイッチ回路３Ａと比較して第４電源ＶＩＮＴの電流供給能力を高めることができる。

図４Ｃの電源スイッチ回路３Ｃは、図４Ｂの電源スイッチ回路３Bに加えて、ノードＮ３２とノードＮ３３との間にダイオードクランプ回路３４を設け、ノードＮ３１とノードＮ３３との間にダイオードクランプ回路３５を設けている。

例えば、第１電源ＶＤＤ１が先に立ち上がり、すなわち、第２電位ＶＢＩＡＳがノードＮ３１に供給された状態になった後に、第３電源ＶＤＤ３が立ち上がった場合に、一時的に第３電位ＶＤＤ３と第２電位ＶＢＩＡＳとが近い電圧となることがある。この場合、Ｐ型トランジスタ３１，３２の抵抗値がともに高くなり、第４電源ＶＩＮＴに対する電流供給能力が一時的に低下することで、第４電位ＶＩＮＴが一時的に不安定になる場合がある。

そこで、電源スイッチ回路３Ｃのような構成にすることで、第４電位ＶＩＮＴが一時的に低下した場合に、ダイオードクランプ回路３４，３５の少なくとも一方を介して、第２電源ＶＢＩＡＳまたは第３電源ＶＤＤ３から第４電源ＶＩＮＴに電流が供給されるようにしている。これにより、第４電位ＶＩＮＴの極端な低下を回避することができる。

なお、図４Ｃにおいて、ダイオードクランプ回路３４，３５のうちの一方のみを設けるようにしてもよく、同様の効果が得られる。

図５は、レベルシフタ回路７の構成例である。

図５のレベルシフタ回路７は、クロスカップリング型のレベルシフタ回路である。レベルシフタ回路７では、Ｐ型トランジスタ７４ａ及びＮ型トランジスタ７４ｂ，７４ｃが第４電源ＶＩＮＴとグランドＧＮＤとの間で記載順に互いに直列接続され、Ｐ型トランジスタ７４ｄ及びＮ型トランジスタ７４ｅ，７４ｆが第４電源ＶＩＮＴとグランドＧＮＤとの間で記載順に互いに直列接続されている。

Ｎ型トランジスタ７４ｆのゲートには、インバータ７１を介して反転された入力信号ＩＮが与えられ、Ｎ型トランジスタ７４ｃのゲートには、インバータ７１，７２を介して入力信号ＩＮが与えられる。

Ｐ型トランジスタ７４ａのゲートは、ノードＮ７１を介してＰ型トランジスタ７４ｄのドレインに接続され、Ｐ型トランジスタ７４ｄのゲートは、ノードＮ７２を介してＰ型トランジスタ７４ａのドレインに接続されている。そして、ノードＮ７２が、接地電位ＧＮＤから第４電位ＶＩＮＴの間で遷移するインバータ７５を介してノードＶＬ１に接続されている。

Ｎ型トランジスタ７４ｂ，７４ｅのゲートには、電源検知回路６の出力ＤＥＴが接続されている。これにより、電源検知回路６の出力ＤＥＴがローレベル、すなわち、電源シーケンス時には、Ｎ型トランジスタ７４ｂ，７４ｅがオフされる。

さらに、ノードＮ７２とグランドＧＮＤとの間に、初期値設定用（プルダウン用）のＮ型トランジスタ７４ｇが接続されている。Ｎ型トランジスタ７４ｇのゲートには、電源検知回路６の出力ＤＥＴが、接地電位ＧＮＤから第４電位ＶＩＮＴの間で遷移するインバータ７３を介して接続されている。これにより、電源検知回路６の出力ＤＥＴがローレベルで、かつ、第１電源ＶＤＤ１または第３電源ＶＤＤ３から定常電圧が供給されている場合、Ｎ型トランジスタ７４ｇがオンされることで、ノードＮ７２がプルダウンされ、ノードＶＬ１にハイレベル信号が出力される。すなわち、第１電源ＶＤＤ１のみが立ち上がっている場合、ノードＶＬ１にはハイレベル信号が出力され、これを受けた後述するレベルシフタ回路装置４からハイレベル信号が出力されるので、Ｐ型トランジスタ１１が確実にオフされる。

なお、レベルシフタ回路７の通常動作は、一般的に知られているクロスカップリング型のレベルシフタ回路と同じなので、ここではその詳細説明を省略する。

図６は、レベルシフタ回路８の構成例である。

図６のレベルシフタ回路８は、基本的な構成は、レベルシフタ回路７と同様であり、第４電源ＶＩＮＴの代わりに第３電源ＶＤＤ３が接続されている点、及び、プルダウントランジスタ７４ｈの接続場所が、レベルシフタ回路７とは異なっている。

具体的に、レベルシフタ回路８では、Ｎ型のプルダウントランジスタ７４ｈがノードＮ７１とグランドＧＮＤとの間に接続されている。これにより、電源検知回路６の出力ＤＥＴがローレベルで、かつ、第１電源ＶＤＤ１または第３電源ＶＤＤ３から定常電圧が供給されている場合に、ノードＶＧ２にローレベル信号が出力される。これにより、Ｎ型トランジスタ１４が確実にオフされる。

なお、上記以外の構成及び動作は、レベルシフタ回路７の場合と同様であるため、ここではその詳細説明を省略する。

図７Ａおよび図７Ｂは、レベルシフタ回路装置４の構成例である。

図７Ａのレベルシフタ回路装置４Ａは、直列接続された第１及び第２入力インバータ５１，５２と、レベルシフタ回路５３Ａと、第１電源ＶＤＤ１と第４電源ＶＩＮＴとの間に接続された出力インバータ５６，５８とを備えている。図７Ａにおいて、レベルシフタ回路装置５（図３Ｃ参照）と共通の構成要素に同一の符号を付しており、その説明を省略する場合がある。

レベルシフタ回路５３Ａの動作は、図３Ｃのレベルシフタ回路５３と同様であり、通常動作時において、接地電位ＧＮＤから第４電位ＶＩＮＴの間で遷移する信号を、第４電位ＶＩＮＴから第１電位ＶＤＤ１の間で遷移する信号に変換する機能を有する。

レベルシフタ回路５３Ａは、レベルシフタ回路装置５と共通の構成要素からなる変換部５４と、電源シーケンス時にレベルシフタ回路５３の出力を所定出力に設定する初期設定部５５Ａ，５９Ａとを備えている。

初期設定部５５Ａでは、第１電源ＶＤＤ１とノードＮ５３との間にＰ型トランジスタ５５ｄが設けられていない点で図３Ｃの初期設定部５５と異なる。一方で、初期設定部５５Ａの機能は、初期設定部５５と同様であり、電源シーケンスの初期において、ノードＮ５３をハイレベルに誘導し、レベルシフタ回路装置４Ａの出力ノードＯＵＴから一時的にハイレベル信号が出力されるように誘導する。

初期設定部５９Ａは、論理回路としての２入力のＮＯＲ回路５９ａと、第９トランジスタとしてのＮ型トランジスタ５９ｃとを備えている。

ＮＯＲ回路５９ａは、一方の入力が、第１０トランジスタとしてのＮ型トランジスタ５９ｄを介してノードＮ５３に接続されている。また、ＮＯＲ回路５９ａの他方の入力は、電源検知回路６の出力ＤＥＴに接続されている。Ｎ型トランジスタ５９ｄのゲートには、第４電源ＶＩＮＴ（第２電源に相当）が接続されている。ＮＯＲ回路５９ａの駆動電源は、第４電源ＶＩＮＴである。

Ｎ型トランジスタ５９ｃは、ドレインが第１１トランジスタとしてのＮ型トランジスタ５９ｂを介してノードＮ５４に、ソースが第３電源としてのグランドＧＮＤに、ゲートがＮＯＲ回路５９ａの出力に、それぞれ接続されている。Ｎ型トランジスタ５９ｂのゲートには、第２電源ＶＢＩＡＳ（第４電源に相当）が接続されている。

電源シーケンス時の初期設定部５９Ａの動作について説明する。以下の説明では、第１電源ＶＤＤ１が先に立ち上がるものとして説明する。

まず、電源シーケンスの初期状態（第１電位ＶＤＤ１＝０［Ｖ］かつ第２電位ＶＢＩＡＳ＝０［Ｖ］）では、電源検知回路６の出力ＤＥＴが０［Ｖ］であり、ＮＯＲ回路５９ａの両入力がともに０［Ｖ］である。

そして、第１電源ＶＤＤ１が立ち上がり始めると、それにしたがって、第２電位ＶＢＩＡＳおよび第４電位ＶＩＮＴが上昇する。第４電位ＶＩＮＴが所定の電位まで上昇すると、ＮＯＲ回路５９ａの出力がハイレベルになり、Ｎ型トランジスタ５９ｃがオンされる。このとき、第２電位ＶＢＩＡＳも上昇しているので、Ｎ型トランジスタ５９ｂがオンされる。これにより、ノードＮ５４とグランドＧＮＤとの間が導通され、ノードＮ５４がローレベルになり、ノードＮ５３がハイレベルになる。ノードＮ５３の信号は、２つのインバータ５６，５８を介して、ノードＶＧ１に出力されるので、Ｐ型トランジスタ１１がより確実にオフされることになる。

ノードＮ５３がハイレベルになると、この信号が、Ｎ型トランジスタ５９ｄを介して、ＮＯＲ回路５９ａの入力に与えられる。これにより、ＮＯＲ回路５９ａの出力がローレベルに変わり、Ｎ型トランジスタ５９ｃがオフされ、ノードＮ５４とグランドＧＮＤとの接続が遮断される。さらに、通常動作時には、電源検知回路６の出力ＤＥＴがハイレベルになるので、ＮＯＲ回路５９ａの出力は、ノードＮ５３の状態に拘わらずローレベルとなり、初期設定部５９Ａが通常動作に影響しないようになっている。

以上のように、初期設定部５５Ａ，５９Ａを併用することにより、電源シーケンスの初期値の確定をより確実なものとすることができる。

図７Ｂのレベルシフタ回路装置４Ｂは、図７Ａのレベルシフタ回路装置４Ａに加えて、ＮＯＲ回路５９ａの出力ノードと第４電源ＶＩＮＴとの間に、初期値設定をアシストする容量素子５９ｅを設けている。このような構成にすることで、電源シーケンスの第１電源ＶＤＤ１の立ち上がり時に、容量素子５９ｅによってＮＯＲ回路５９ａの出力ノードが第４電位ＶＩＮＴに引き上げられて、Ｎ型トランジスタ５９ｃの電流量が増え、ノードＮ５４の初期値への遷移が早急かつ確実に行われる。

以上をまとめると、図１の半導体集積回路装置１００において、第１電源ＶＤＤ１が先に立ち上がると、電源検知回路６の出力ＤＥＴはローレベルであり、第２電源の第２電位ＶＢＩＡＳが第１電位ＶＤＤ１の１／２となるように立ち上がっていく。このとき、第４電源ＶＩＮＴからは、電源スイッチ回路３の動作により、第２電位ＶＢＩＡＳが出力される。前述の説明のとおり、この際に、電源スイッチ回路３において、従来技術のような不要な電流が流れることはない。

Ｐ型トランジスタ１１の前段に接続されているレベルシフタ回路７およびレベルシフタ回路装置４は、ともに、第１電源ＶＤＤ１の立ち上がりとともに、早急にハイレベル信号を出力し、Ｐ型トランジスタ１１がオフされる。これにより、Ｐ型トランジスタ１１に流れる電流を遮断することができる。このとき、Ｐ型トランジスタ１２のゲートには、第４電源ＶＩＮＴが接続されているので、第２電位ＶＢＩＡＳが与えられている。

さらに、Ｎ型トランジスタ１４の前段に接続されているレベルシフタ回路８のレベルシフタが、第１電源ＶＤＤ１の立ち上がりとともに、早急にローレベル信号を出力するので、Ｎ型トランジスタ１４がオフされる。これにより、Ｎ型トランジスタ１４に流れる電流を遮断することができる。

以上より、本開示に係る半導体集積回路装置１００は、第１電源ＶＤＤ１のみが先に立ち上がった場合においても、不要な電流を発生させることなく、かつ、回路を構成する各トランジスタの耐圧違反を起こすことがない。また、出力部１０の出力をハイインピーダンス状態にすることができ、出力端子１に接続される他のデバイス（図示省略）への悪影響を防ぐことができる。

（第１実施形態の変形例）
図８は第１実施形態に係る半導体集積回路装置の回路構成図の他の例である。

図８の半導体集積回路装置１００Ａでは、Ｎ型トランジスタ１３，１５のゲートが第４電源ＶＩＮＴに接続されている点で、図１の構成と異なっている。

このような構成にすることにより、半導体集積回路装置１００Ａと共通の第１電源ＶＤＤ１が接続された他のデバイスから出力端子１へ第１電位ＶＤＤ１の信号が印可された場合でも、Ｎ型トランジスタ１３，１５のゲートに第４電位ＶＩＮＴが印可されているため、耐圧違反を回避することができる。

それ以外の構成及び動作についてでは、これまでの説明と同様であるため、ここではその詳細な説明を省略する。

＜第２実施形態＞
図９は第２実施形態に係る半導体集積回路装置の回路構成図である。

図９の半導体集積回路装置１００Ｂでは、出力端子１のプルアップ機能が設けられている点で、図１の構成と異なっている。プルアップ機能とは、出力端子１の出力がハイインピーダンス状態になっている際に、プルアップ抵抗を介してハイレベル信号を出力する機能を指すものとする。なお、以下の説明では、第１実施形態との相違点を中心に説明するものとし、図９において、図１と共通の構成要素について同一の符号を付して説明を省略する場合がある。

図９に示すように、半導体集積回路装置１００Ｂは、第１電源ＶＤＤ１と出力端子１との間に、記載順に互いに直列接続された、Ｐ型トランジスタ９１，９２及びプルアップ抵抗９３からなるプルアップ回路９０を備えている。

半導体集積回路装置１００Ｂは、インバータ９５を介してプルアップ信号ＰＵを受けるレベルシフタ回路７と、Ｐ型トランジスタのゲートを駆動するレベルシフタ回路装置４とをさらに備えている。

レベルシフタ回路７は、接地電位ＧＮＤからコア電源の電圧レベル（例えば、０．９［Ｖ］）の間で遷移する入力信号ＩＮを、接地電位ＧＮＤから第３電位ＶＤＤ３の間で遷移する出力信号ＯＵＴに変換し、レベルシフタ回路装置４に出力する。

レベルシフタ回路装置４は、電源検知回路６の出力ＤＥＴ及びレベルシフタ回路７の出力ＶＬ１を受けて、第４電位ＶＩＮＴから第１電位ＶＤＤ１の間で遷移する信号を、Ｐ型トランジスタ９１のゲートに出力する。

Ｐ型トランジスタ９２は、ゲートが第４電源ＶＩＮＴに接続されている。

なお、レベルシフタ回路７及びレベルシフタ回路装置４の回路構成は、前述の構成と同様であり、ここではその詳細説明を省略する。

次に、半導体集積回路装置１００Ｂの動作について説明する。

まず、通常動作時において、プルアップ信号ＰＵがハイレベルのとき、半導体集積回路装置１００Ｂでは、レベルシフタ回路７及びレベルシフタ回路装置４の出力がローレベルとなる。これにより、Ｐ型トランジスタ９１，９２がともにオンされて、第１電源ＶＤＤ１からの電流がプルアップ抵抗９３を介して出力端子１に流れ、出力端子１がプルアップされる。なお、半導体集積回路装置１００Ｂの出力がローレベルの場合、プルアップ抵抗９３にプルアップする能力よりも、Ｎ型トランジスタ１３，１４でプルダウンする能力の方が高いので、出力端子はローレベルとなる。

また、電源シーケンス時において、プルアップ信号ＰＵがハイレベルのとき、Ｐ型トランジスタ９１，９２のゲートには、Ｐ型トランジスタ１１，１２のゲートと同様の回路が接続されている。したがって、Ｐ型トランジスタ９１，９２は、前述の実施形態１のＰ型トランジスタ１１，１２と同様の動作をする。すなわち、プルアップ回路９０においてＰ型トランジスタ９１が早急かつ確実にオフされ、耐圧違反を起こすことなく、出力をハイインピーダンス状態にすることができる。これにより、出力端子１に接続される他のデバイス（図示省略）への悪影響を防ぐことができる。

なお、本開示は、上述の実施形態で示した構成に限定されるものではなく、本開示の趣旨を逸脱しない範囲で、上記実施形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。

本開示では、高電圧電源が低電圧電源より先に立ち上がっても耐圧違反をおこさず、かつ不要な電流が流れない半導体集積回路装置を提供することができる極めて有用である。

１ 出力端子
１１ Ｐ型トランジスタ（第１トランジスタ）
１２ Ｐ型トランジスタ（第２トランジスタ）
１３ Ｎ型トンらジスタ（第５トランジスタ）
２ バイアス生成回路（降圧回路）
３ 電源スイッチ回路
３１ Ｐ型トランジスタ（第３トランジスタ）
３２ Ｐ型トランジスタ（第４トランジスタ）
４ レベルシフタ回路
５１ａ Ｐ型トランジスタ（第１トランジスタ）
５１ｂ Ｐ型トランジスタ（第２トランジスタ）
５１ｃ Ｐ型トランジスタ（第７トランジスタ）
５１ｄ Ｐ型トランジスタ（第４トランジスタ）
５１ｅ Ｐ型トランジスタ（第５トランジスタ）
５１ｆ Ｐ型トランジスタ（第８トランジスタ）
５１ｇ Ｎ型トランジスタ（第３トランジスタ）
５１ｈ Ｎ型トランジスタ（第６トランジスタ）
５３ レベルシフタ回路
５５ａ Ｐ型トランジスタ（第９トランジスタ）
５５ｂ Ｐ型トランジスタ（第１０トランジスタ）
５５ｃ Ｐ型トランジスタ（第１１トランジスタ）
５９ａ ＮＯＲ回路（論理回路）
５９ｂ Ｎ型トランジスタ（第１１トランジスタ）
５９ｃ Ｎ型トランジスタ（第９トランジスタ）
５９ｄ Ｎ型トランジスタ（第１０トランジスタ）
１００ 半導体集積回路装置
Ｎ５３ ノード（第１ノード）
Ｎ５４ ノード（第２ノード）
ＶＤＤ１ 第１電源
ＶＢＩＡＳ 第２電源（第２電源、第４電源）
ＶＤＤ３ 第３電源
ＧＮＤ グランド（第３電源、第５電源）
ＶＩＮＴ 第４電源（第２電源、第４電源）

Claims (4)

1. データ入力信号を受け、前記データ入力信号に応じて変化する出力信号を出力する半導体集積回路装置であって、
   前記出力信号を出力する出力端子と、
   ソースが第１電源に接続された、Ｐ型の第１トランジスタと、
   ソースが前記第１トランジスタのドレインに接続され、ドレインが前記出力端子に接続された、Ｐ型の第２トランジスタと、
   前記第１電源から第２電源を生成する降圧回路と、
   前記第２電源に接続された第３トランジスタ、および、第３電源に接続された第４トランジスタを備え、前記第２電源と前記第３電源のうちの高い電位を第４電源として出力する電源スイッチ回路と、
   前記第１電源と前記第４電源の間で遷移するレベルシフタ回路とを備え、
   前記第１トランジスタのゲートには、前記レベルシフタ回路の出力が接続され、前記第２トランジスタのゲートには、前記第４電源が接続されている
   ことを特徴とする半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置において、
   前記出力端子と第５電源との間に設けられたＮ型の第５トランジスタを備え、
   前記第５トランジスタのゲートに、前記第４電源が接続されている
   ことを特徴とする半導体集積回路装置。
3. 請求項１に記載の半導体集積回路装置において、
   一端が前記出力端子に接続され、ゲートが前記第４電源に接続されたＮ型の第６トランジスタを備えている
   ことを特徴とする半導体集積回路装置。
4. 請求項１に記載の半導体集積回路装置において、
   ソースが前記第１電源に接続された、Ｐ型の第７トランジスタと、
   前記第７トランジスタのドレインと前記出力端子との間に設けられたプルアップ抵抗と、
   前記第７トランジスタのゲートに、前記第１電源と前記第４電源の間で遷移する信号を与える第２レベルシフタ回路とを備えている
   ことを特徴とする半導体集積回路装置。
   

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