KR100574488B1 - 레벨 쉬프터 - Google Patents

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Abstract

본 발명은 제 1 전압 레벨의 신호를 입력받아 제 2 전압 레벨의 신호를 출력하는 레벨 쉬프터(Level Shifter)에 있어서, 상기 레벨 쉬프터의 출력단의 전압레벨을 접지 전압 레벨로 풀-다운 구동하는 풀-다운 구동부와; 상기 출력단의 전압레벨을 상기 제 2 전압 레벨로 풀-업 구동하는 풀-업 구동부와; 상기 출력단의 전압레벨을 상기 제 2 전압 레벨로 구동하는 보조 풀-업 수단을 포함하여 구성되는 것을 특징으로 하는 레벨 쉬프터에 관한 것이다.
본 발명에 따른 레벨 쉬프터는 풀-업 구동부와 풀-다운 구동부를 통한 전류의 누설을 감소시키고, 소자의 동작 지연을 방지할 수 있으며, 아울러 소자의 소형화, 경량화 및 고집적화를 이룰 수 있는 이점을 가진다.
레벨 쉬프터, 풀-업 구동부, 풀-다운 구동부

Description

레벨 쉬프터{Level Shifter}
도 1a은 종래 기술에 의한 레벨 쉬프터를 도시한 회로도이다.
도 1b는 종래 기술에 의한 레벨 쉬프터의 동작 파형을 도시한 것이다.
도 2a는 본 발명에 의한 일 실시예에 따른 레벨 쉬프터를 도시한 것이다.
도 2b는 본 발명에 의한 일 실시예에 따른 레벨 쉬프터의 동작 파형을 도시한 것이다.
도 2c는 본 발명에 의한 다른 실시예에 따른 레벨 쉬프터를 도시한 것이다.
도 2d는 본 발명에 의한 또 다른 실시예에 따른 레벨 쉬프터를 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 풀-업 구동부
200 : 풀-다운 구동부
P1, P2 : PMOS 트랜지스터
N1 ~ N4 : NMOS 트랜지스터
I10, I20, I30 : 인버터
본 발명은 레벨 쉬프터에 관한 것으로, 더욱 구체적으로는 누설 전류를 감소시키고 소자의 동작 지연을 방지할 수 있으며, 아울러 소자의 소형화, 경량화 및 고집적화를 이룰 수 있는 반도체 메모리 장치의 레벨 쉬프터에 관한 것이다.
반도체 메모리 소자는 실리콘 웨이퍼 상에 CMOS 트랜지스터 및 수동 소자 등을 구현하여 데이터를 쓰고 읽어 낼 수 있도록 하는 장치를 의미한다. 대부분의 반도체 부품들은 시스템 구성에 있어서 중요요소인 보드에 장착되며 그 부품이 구동하기에 적절한 구동전압(통상, Vcc 또는 Vdd로 표기한다.)을 외부로부터 공급받게 되는데, 반도체 소자는 필요에 따라서는 Vdd 보다 낮거나 높은 레벨의 전압을 내부적으로 생성하여 사용해야 하는 경우가 있다.
이 때, 서로 다른 전압 레벨의 전원 전압을 사용하는 회로가 연결되는 부분에서는 전압 레벨을 변환하는 장치가 있어야 하며, 그렇지 않을 경우에는 소자의 오동작을 유발하는 등의 문제가 발생한다. 일례로서, 디램 메모리 반도체 장치에서는 일반적으로 인버터 형태의 CMOS 트랜지스터를 사용하여 로직을 구성하는데, 이 때 PMOS의 소스단의 전압이 게이트단의 전압보다 더 높은 정도가 문턱전압 이상인 경우, 즉, Vgs＜Vth(여기서, Vgs는 PMOS의 게이트단과 소스단의 전위차, Vth는 PMOS의 문턱전압을 의미한다.)인 경우에는 PMOS가 오프되어야함에도 불구하고 PMOS 트랜지스터의 물리적 특성에 의해 완전히 오프되지 않고 온되는 문제점이 있다. 또한, PMOS의 소스단의 전압이 게이트단의 전압보다 더 높은 정도가 문턱전압 이하인 경우에는 누설전류가 발생하여 회로의 특성을 저하시키는 문제점이 있다. 따라서, 이와 같은 문제점을 해결하기 위해 서로 다른 구동전압 레벨의 회로를 연결할 때에는 별도의 전압레벨 변환장치인 레벨 쉬프터를 사용하게 되는 것이다.
도 1a는 종래 기술에 의한 레벨 쉬프터를 도시한 회로도로서, 제 1 전압레벨의 V1을 입력받아 제 2 전압레벨의 V2를 출력하는 레벨 쉬프터를 나타낸다. 레벨 쉬프터에 입력되는 입력 신호는 V1 레벨과 Vss 레벨의 두 가지 전위를 갖는 신호이다.
도시된 회로를 참조하여, 회로 동작을 살펴 보면 다음과 같다. 여기서, 노드 A는 풀-업 구동부(100)의 PMOS(P1)와 풀-다운 구동부(200)의 NMOS(N1)간에, 노드 B는 풀-업 구동부(100)의 PMOS(P2)와 풀-다운 구동부(200)의 NMOS(N2)간에 위치한다.
우선, 레벨 쉬프터에 입력되는 입력 신호(이하, "입력 신호"라 함.)가 Vss레벨인 경우, 인버터(I10)를 통과한 후의 노드 C(node C)에서의 전위는 V1레벨로서 NMOS(N1)를 온시키고, 그에 따라 노드 A에서의 전위는 풀-다운 구동에 의해 Vss레벨 상태에 있게 된다. 그리고, PMOS(P2)는 노드 A의 Vss 레벨의 신호를 입력받아 온되므로, 노드 B의 전위는 풀-업 구동에 의해 V2 레벨의 상태에 있게 된다. 따라서, 입력 신호가 Vss레벨인 경우에는 인버터(I30)를 통과한 후의 레벨 쉬프터의 출 력 신호(이하, "출력 신호"라 함.)의 전위는 Vss 레벨이 된다. 여기서, NMOS(N2)는 인버터(I20)를 통과한 후의 노드 D의 Vss 레벨의 신호를 게이트로 입력 받아 오프상태에 있으며, PMOS(P1)는 노드 B의 V2 레벨의 신호를 입력 받아 오프 상태에 있게 된다.
이 때, 입력 신호가 Vss레벨에서 V1레벨로 천이되면, 인버터(I10)를 통과한 후의 노드 C에서의 전위는 V1레벨에서 Vss레벨로 천이되며, 이러한 Vss레벨의 신호를 게이트로 입력받는 NMOS(N1)는 오프된다. 그리고, 인버터(I20)를 통과한 후의 노드 D의 전위는 Vss레벨에서 V1레벨로 천이되며, NMOS(N2)는 노드 D로부터 V1레벨의 신호를 게이트로 입력 받아 오프상태에서 온상태로 천이되므로, 노드 B에서의 전위는 풀-다운 구동에 의해 V2레벨에서 Vss레벨로 천이된다. 따라서, 인버터(I30)를 통과한 후의 출력 신호의 전위는 Vss 레벨에서 V2레벨로 천이된다.
이 때, 노드 B의 전위가 V2레벨에서 Vss레벨로 천이됨에 따라, PMOS(P1)는 이러한 Vss레벨의 신호를 게이트로 입력 받아 오프 상태에서 온 상태로 천이되어 노드 A에서의 전위를 풀-업 구동하여 V2레벨로 되게 한다. 그리고, PMOS(P2)는 노드 A의 V2레벨의 전위를 게이트로 입력받아 온 상태에서 오프 상태로 천이된다. 결국, 입력 신호가 Vss레벨에서 V1레벨로 천이하는 경우에는 출력 신호의 전위는 Vss 레벨에서 V2레벨로 천이하게 된다.
다음으로, 입력 신호가 V1레벨에서 Vss레벨로 다시 천이하게 되면, 노드 C에서의 전위는 Vss레벨에서 V1레벨로 천이하여 NMOS(N1)를 온시키고, 그에 따라 노드 A에서의 전위는 풀-다운 구동에 의해 V2레벨에서 Vss레벨로 천이된다. 그리고, PMOS(P2)는 노드 A의 Vss레벨의 전위를 입력받아 오프 상태에서 온 상태로 천이되므로, 노드 B의 전위는 풀-업 구동에 의해 Vss레벨에서 V2 레벨로 천이된다. 따라서, 인버터(I30)를 통과한 후의 출력 신호의 전위는 V2레벨에서 Vss 레벨로 천이된다.
이 때, NMOS(N2)는 노드 D의 전위가 V1레벨에서 Vss레벨로 바뀜에 따라 온 상태에서 오프 상태로 천이되며, PMOS(P1)는 V2레벨로 천이된 노드 B의 전위를 게이트로 입력받아 온 상태에서 오프 상태로 천이된다. 결국, 입력 신호가 V1레벨에서 Vss레벨로 천이하는 경우에는 출력 신호의 전위는 V2 레벨에서 Vss레벨로 천이된다.
레벨 쉬프터는 상기와 같은 일련의 동작을 반복함으로써, 일정 전압 레벨의 신호를 입력 받아 다른 전압레벨의 신호를 출력하는 역할을 수행한다. 그런데, 종래 레벨 쉬프터에서는 상기 회로 동작 중, 입력 신호의 레벨이 변환되는 순간에 PMOS(P1)와 NMOS(N1), 또는 PMOS(P2)와 NMOS(N2)가 동시에 온 되는 구간이 발생하여 V2 전원과 접지 전원 간에 전류 통로가 생기게 됨에 따라 누설전류가 발생하고 출력 신호의 전압 레벨 변환이 지연되는 문제점이 있었다.
즉, 입력 신호가 Vss레벨에서 V1레벨로 천이되면, 노드 D의 전위는 Vss레벨에서 V1레벨로 천이되며, NMOS(N2)는 노드 D로부터 V1레벨의 신호를 게이트로 입력 받아 오프상태에서 온상태로 천이되므로, 노드 B에서의 전위는 풀-다운 구동에 의해 V2레벨에서 Vss레벨로 천이된다. 그런데, 종래에는 이 때 PMOS(P2)는 완전히 오프되어야 함에도 불구하고, 완전히 오프되지 않고 온 상태로 일정시간 지속되면서, PMOS(P2)와 NMOS(N2)가 동시에 온됨에 따른 전류 통로가 형성되어 V2전원으로부터 접지전원으로의 누설전류가 발생하는 문제점이 있었다. 그리고, 이러한 누설전류는 노드 B의 전위가 V2에서 Vss로 천이하는데 있어 동작 지연을 발생시켜, 결국은 출력 신호의 전위가 Vss에서 V2로 천이하는 데 있어서도 동작 지연을 발생시키는 문제점을 가지고 있었다.
마찬가지로, 입력 신호가 V1레벨에서 Vss레벨로 천이될 때에는 PMOS(P1)가 완전히 오프되어야 함에도 불구하고, 완전히 오프되지 않고 온되어 있는 상태로 일정시간 지속되면서 PMOS(P1)와 NMOS(N1)가 동시 온됨에 따른 전류 통로가 형성되어 V2전원으로부터 접지전원으로의 누설전류가 발생하는 문제점이 있었다. 또한 이것은 노드 A의 전위가 V2에서 Vss로 천이하는데 있어 동작 지연을 발생시켜, 결국은 출력 신호의 전위가 V2에서 Vss로 천이하는 데 있어서도 동작 지연을 발생시키는 문제점을 가지고 있었다.
도 1b는 입력 신호, 출력신호 및 각 노드에서의 파형도를 나타내는 것으로서, 종래 레벨 쉬프터에서 상기와 같은 동작 지연이 발생한다는 것을 확인할 수 있다.
물론, 상기와 같은 문제점을 해결하기 위해서 NMOS(N1)와 NMOS(N2)의 전류구동 능력을 충분히 크게 하여 PMOS(P1)와 PMOS(P2)의 스위칭 속도를 높이는 방법을 통해 레벨 쉬프터의 동작 성능을 향상시키는 방법도 생각해 볼 수 있다. 그러나, 이러한 방법은 NMOS(N1)와 NMOS(N2)의 전류 구동 능력 향상을 위해 소자의 크기를 증가시키는 것이 필요하여 반도체 장치의 레이아웃 면적의 소모가 커 반도체 장치의 고집적화에 역행하며, 입력 신호와 출력 신호의 전위차가 커지면 커질 수록 NMOS트랜지스터의 크기도 따라서 커져야 한다는 문제점을 가지고 있다. 또한, 이 경우에도 PMOS(P1)와 NMOS(N1), PMOS(2)와 NMOS(N2)의 전류 구동 능력의 비교가 이루어지는 시간이 동작 지연으로 이어지는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 풀-업 구동부와 풀-다운 구동부를 통한 전류의 누설 및 소자의 동작 지연을 방지함과 아울러 소자의 경량화 및 고집적화를 이룰 수 있는 레벨 쉬프터를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제 1 전압 레벨의 신호를 입력받아 제 2 전압 레벨의 신호를 출력하는 레벨 쉬프터에 있어서, 상기 레벨 쉬프터의 출력단의 전압레벨을 접지 전압 레벨로 풀-다운 구동하는 풀-다운 구동부와; 상기 출력단의 전압레벨을 상기 제 2 전압 레벨로 풀-업 구동하는 풀-업 구동부와; 상기 출력단의 전압레벨을 상기 제 2 전압 레벨로 풀-업 구동하는 보조 풀-업 수단을 포함하여 구성되는 것을 특징으로 하는 레벨 쉬프터를 제공한다.
본 발명에서, 상기 풀-업 구동부는 상기 제 2 전압 레벨의 신호를 공급하는 소스전원과 제 1 노드 간에 접속되어, 게이트로 제 2 노드의 전압을 인가받는 PMOS 트랜지스터를 포함하고, 상기 제 2 노드는 레벨 쉬프터의 상기 출력단으로 연결되는 것이 바람직하다.
본 발명에서, 상기 풀-업 구동부는, 상기 제 2 전압 레벨의 신호를 공급하는 소스전원과 제 2 노드 간에 접속되어, 게이트로 제 1 노드의 전압을 인가받는 PMOS트랜지스터를 포함하고, 상기 제 2 노드는 레벨 쉬프터의 상기 출력단으로 연결되는 것이 바람직하다.
본 발명에서, 상기 풀-업 구동부는 상기 제 2 전압 레벨의 신호를 공급하는 소스전원과 제 1 노드 간에 접속되어 게이트로 제 2 노드의 전압을 인가받는 제 1 PMOS트랜지스터와, 상기 소스전원과 상기 제 2 노드 간에 접속되어 게이트로 상기 제 1 노드의 전압을 인가받는 제 2 PMOS트랜지스터를 포함하고, 상기 제 2 노드는 레벨 쉬프터의 상기 출력단으로 연결되는 것이 바람직하다.
본 발명에서, 상기 보조 풀-업 수단은 적어도 하나 이상의 NMOS트랜지스터를 포함하는 것이 바람직하다.
또한 본 발명은 상기의 기술적 과제를 달성하기 위하여, 제 1 전압 레벨의 신호를 입력받아 제 2 전압 레벨의 신호를 출력하는 레벨 쉬프터에 있어서, 상기 레벨 쉬프터의 출력단의 전압레벨을 접지 전압 레벨로 풀-다운 구동하는 풀-다운 구동부와; 상기 출력단의 전압레벨을 상기 제 2 전압 레벨로 풀-업 구동하는 풀-업 구동부와; 상기 풀-업 구동부에 접속되되, 소정의 제어신호에 의해 인에이블되어 상기 출력단의 전압 레벨을 상기 제 2 전압 레벨로 풀-업 구동하는 적어도 하나 이 상의 스위치소자를 포함하여 구성되는 것을 특징으로 하는 레벨 쉬프터를 제공한다.
본 발명에서, 상기 풀-업 구동부는 상기 제 2 전압 레벨의 신호를 공급하는 소스전원과 제 1 노드 간에 접속되어 게이트로 제 2 노드의 전압을 인가받는 제 1 PMOS트랜지스터와, 상기 소스전원과 상기 제 2 노드 간에 접속되어 게이트로 상기 제 1 노드의 전압을 인가받는 제 2 PMOS트랜지스터를 포함하고, 상기 제 2 노드는 레벨 쉬프터의 상기 출력단으로 연결되는 것이 바람직하다.
본 발명에서, 상기 스위치소자는 상기 제 1 PMOS트랜지스터의 상기 소스전원과 상기 제 1 노드 간에 접속되는 것이 바람직하다.
본 발명에서, 상기 스위치소자는 상기 제 2 PMOS트랜지스터의 상기 소스 전원과 상기 제 2 노드 간에 접속되는 것이 바람직하다.
본 발명에서, 상기 스위치소자는 상기 제 1 PMOS트랜지스터의 상기 소스 전원과 상기 제 1 노드 간에 접속되는 제 1 스위치 소자와, 상기 제 2 PMOS트랜지스터의 상기 소스전원과 상기 제 2 노드 간에 접속되는 제 2 스위치 소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 스위치 소자는 상기 제어 신호를 게이트로 인가받아 인에이블되는 NMOS트랜지스터인 것이 바람직하다.
본 발명에서, 상기 제 1 스위치 소자는 레벨 쉬프터의 입력신호가 상기 제 1 전압 레벨일 때에 온되는 것이 바람직하다.
본 발명에서, 상기 제 2 스위치 소자는 레벨 쉬프터의 입력신호가 접지 전압 레벨일 때에 온되는 것이 바람직하다.
본 발명에서, 레벨 쉬프터의 입력신호가 상기 제 1 전압 레벨일 때에는 상기 제 1 스위치 소자가 온되며, 레벨 쉬프터의 입력신호가 접지 전압 레벨일 때에는 상기 제 2 스위치 소자가 온되는 것이 바람직하다.
이와 같이 구성된 본 발명의 작용을 구체적으로 설명한다.
입력 신호가 Vss레벨에서 V1레벨로 천이되면 풀-다운 구동부 중 출력단 방향의 제 2 NMOS는 온되어 상기 제 2 NMOS의 드레인쪽 노드인 제 2 노드를 풀-다운 구동한다. 이 때, 풀-업 구동부 중 입력단 방향의 제 1 PMOS는 상기 풀-다운 구동에 의한 Vss레벨의 신호를 상기 제 2 노드로부터 게이트로 입력받아 상기 제 1 PMOS의 드레인쪽 노드인 제 1 노드를 풀-업 구동하고, 이에 따라 상기 풀-업 구동부 중 출력단 방향의 제 2 PMOS를 오프시키게 된다. 여기서, 본 발명은 상기 제 1 PMOS의 소스와 드레인 간에 보조 풀-업 수단(또는 소정의 스위치 소자)을 설치하여 상기 제 1 노드의 전압을 빠른 속도로 풀-업 구동한다. 이로써, 상기 제 2 PMOS는 빨리 오프 동작을 수행할 수 있으며 상기 제 2 노드의 전위 및 그에 따른 레벨쉬프터의 출력 신호는 보다 신속한 전압 레벨의 변환을 할 수 있게 된다.
또한, 입력 신호가 V1레벨에서 Vss레벨로 천이되는 경우에는, 풀-다운 구동부 중 입력단 방향의 제 1 NMOS가 온되어 상기 제 1 NMOS의 드레인쪽 노드인 제 1 노드를 풀-다운 구동한다. 이 때, 풀-업 구동부 중 출력단 방향의 제 2 PMOS는 상기 풀-다운 구동에 의한 Vss레벨의 신호를 상기 제 1 노드로부터 게이트로 입력받 아 상기 제 2 PMOS의 드레인쪽 노드인 제 2 노드를 풀-업 구동하고, 이에 따라 상기 풀-업 구동부 중 입력단 방향의 제 1 PMOS를 오프시키게 된다. 여기서, 본 발명은 상기 제 2 PMOS의 소스와 드레인 간에 보조 풀-업 수단(또는 소정의 스위치 소자)을 설치하여 상기 제 2 노드의 전압을 빠른 속도로 풀-업 구동한다. 이로써, 상기 제 1 PMOS는 빨리 오프 동작을 수행할 수 있으며 상기 제 1 노드의 전위 및 그에 따른 레벨쉬프터의 출력 신호는 보다 신속한 전압 레벨의 변환을 할 수 있게 된다.
이하, 실시예들을 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. 아래의 실시예들에서 표기된 소자들 중 상기 종래기술의 예에서와 동일한 것은 동일한 기호를 사용한다.
도 2a는 본 발명의 일실시예에 따른 레벨 쉬프터를 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도 2a에 도시된 바와 같이, 본 실시예의 레벨 쉬프터는 입력신호에 따라 노드 A와 노드 B의 전압레벨을 V2 레벨로 풀-업 구동하는 풀-업 구동부(100)과, 상기 노드 A와 노드 B의 전압레벨을 접지 전압 레벨로 풀-다운 구동하는 풀-다운 구동부(200)와, 상기 풀-업 구동부(100)에 접속되어 상기 노드 A 또는 노드 B의 전압레벨을 V2 레벨로 풀-업 구동하는 복수의 보조 풀-업 수단 또는 복수의 스위치소자를 포함하여 구성된다. 그리고, 부가적으로 입력 신호를 반전시키는 인버터(I10) 와, 노드 C로부터의 신호를 반전시켜 노드 D로 출력하는 인버터(I20) 및 노드 B로부터의 신호를 반전시켜 레벨쉬프터의 출력단으로 출력하는 인버터(I30)을 포함한다.
여기서, 상기 풀-업 구동부(100)은 노드 A의 전압레벨을 풀-업 구동하는 PMOS(P1)와 노드 B의 전압레벨을 풀-업 구동하는 PMOS(P2)를 포함한다. 상기 풀-다운 구동부(200)는 노드 A의 전압레벨을 풀-다운 구동하는 NMOS(N1)와 노드 B의 전압레벨을 풀-다운 구동하는 NMOS(N2)를 포함한다. 그리고, 상기 복수의 보조 풀-업 수단 또는 복수의 스위치소자로는 PMOS(P1)의 소스와 드레인 간에 접속되는 NMOS(N3)와, PMOS(P2)의 소스와 드레인 간에 접속되는 NMOS(N4)가 사용되며, 노드 A 또는 노드 B의 전위를 더욱 신속하게 풀-업 구동할 수 있도록 하는 역할을 한다.
이와 같이 구성된 본 실시예의 작동을 구체적으로 설명하면 다음과 같다.
먼저, 레벨 쉬프터에 입력되는 입력 신호가 Vss레벨인 경우, 각 노드 및 출력 신호의 전압레벨은 상기 종래기술에서와 같다. 즉, 인버터(I10)를 통과한 후의 노드 C에서의 전위는 V1레벨로서 NMOS(N1)는 온 상태에 있고, 그에 따라 노드 A에서의 전위는 풀-다운 구동에 의해 Vss레벨 상태에 있다. 그리고, PMOS(P2)는 노드 A의 Vss레벨의 전위를 입력받아 온 상태에 있으므로, 노드 B의 전압레벨은 풀-업 구동에 의해 V2 레벨의 상태에 있다. 따라서, 입력 신호가 Vss레벨인 경우에는 인버터(I30)를 통과한 후의 출력 신호의 전위는 Vss 레벨의 상태에 있다. 여기서, NMOS(N2)는 노드 D의 Vss 레벨의 신호를 게이트로 입력 받아 오프상태에 있으며, PMOS(P1)는 노드 B의 V2 레벨의 신호를 입력 받아 오프 상태에 있다.
이 때, 입력 신호가 Vss레벨에서 V1레벨로 천이되면, 노드 C에서의 전위는 V1레벨에서 Vss레벨로 천이되며, 이러한 Vss레벨의 신호를 게이트로 입력받는 NMOS(N1)는 오프된다. 그리고, 인버터(I20)를 통과한 후의 노드 D의 전위는 Vss레벨에서 V1레벨로 천이되며, NMOS(N2)는 노드 D로부터 V1레벨의 신호를 게이트로 입력 받아 오프상태에서 온상태로 천이되므로, 노드 B에서의 전위는 풀-다운 구동에 의해 V2레벨에서 Vss레벨로 천이된다. 따라서, 레벨 쉬프터의 출력 신호의 전위는 Vss 레벨에서 V2레벨로 천이된다. 이 때, 노드 B의 전위가 V2레벨에서 Vss레벨로 천이됨에 따라, PMOS(P1)는 이러한 Vss레벨의 신호를 게이트로 입력 받아 오프 상태에서 온 상태로 천이되어 노드 A에서의 전위를 풀-업 구동하여 V2레벨로 되게 한다.
여기서, 입력 신호가 Vss레벨에서 V1레벨로 천이할 때, 노드 B에서의 전위가 V2레벨에서 Vss레벨로 신속하게 천이되도록 하기 위해서는 NMOS(N2)가 온되는 시점에 맞추어 PMOS(P2)가 신속하게 오프되어야 한다. 이를 위해, 본 발명에서는 PMOS(P1)의 소스와 드레인 간에 보조 풀-업 수단인 NMOS(N3)를 접속하여 설치한다. 즉, 상기 NMOS(N3)는 입력 신호가 Vss에서 V1으로 천이되는 시점에 맞추어 게이트로 소정의 제어신호를 입력받아 노드 A의 전압레벨을 V2로 풀-업 구동하여 PMOS(P2)를 신속하게 오프시킨다. 여기서, NMOS(N3)는 입력 신호의 변화에 따른 노드 D의 신호를 상기 소정의 제어신호로서 입력받을 수 있을 뿐만 아니라 별도의 제어신호를 입력받아 동작할 수도 있다.
따라서, 본 발명에서는 PMOS(P1)가 노드 A를 풀-업 구동하기 위하여 노드 B의 Vss레벨의 전위를 게이트로 입력받아 온되기 이전에 이미 노드 A를 V2레벨로 풀-업 구동하여 PMOS(P2)를 오프시킬 수 있기 때문에, 종래의 레벨쉬프터에 비해 훨씬 빠른 전압 변환 동작을 수행할 수 있을 뿐만 아니라, NMOS(N2)와 PMOS(P2)가 동시에 온됨으로 인해 발생하는 누설전류의 증가를 방지할 수 있게 되는 것이다.
한편, 입력 신호가 V1레벨에서 Vss레벨로 다시 천이되면, 노드 C에서의 전위는 Vss레벨에서 V1레벨로 천이되어 NMOS(N1)를 온시키고, 그에 따라 노드 A에서의 전위는 풀-다운 구동에 의해 V2레벨에서 Vss레벨로 천이된다. 그리고, PMOS(P2)는 노드 A의 Vss레벨의 전위를 입력받아 오프 상태에서 온 상태로 천이되므로, 노드 B의 전위는 풀-업 구동에 의해 Vss레벨에서 V2 레벨로 천이된다. 따라서, 인버터(I30)를 통과한 후의 출력 신호의 전위는 V2레벨에서 Vss 레벨로 천이된다. 이 때, NMOS(N2)는 노드 D의 전위가 V1레벨에서 Vss레벨로 바뀜에 따라 온 상태에서 오프 상태로 천이되며, PMOS(P1)는 V2레벨로 천이된 노드 B의 전위를 게이트로 입력받아 온 상태에서 오프 상태로 천이된다.
그런데, 입력 신호가 V1레벨에서 Vss레벨로 천이할 때, 노드 B의 전위가 Vss레벨에서 V2레벨로 신속하게 풀-업 구동되기 위해서는 노드 A에서의 전위가 V2레벨에서 Vss레벨로 신속하게 천이되어 PMOS(P2)를 온시켜 줄 수 있어야 한다. 그리고, 노드 A가 상기와 같이 Vss레벨로 신속하게 천이되기 위해서는 NMOS(N1)가 온되는 시점에 맞추어 PMOS(P1)가 신속하게 오프되어야 한다.
따라서, 본 발명에서는 이러한 과제를 해결하기 위하여 PMOS(P2)의 소스와 드레인 간에 보조 풀-업 수단인 NMOS(N4)를 접속하여 설치한다. 즉, 상기 NMOS(N4)는 입력 신호가 V1에서 Vss로 천이되는 시점에 맞추어 게이트로 소정의 제어신호를 입력받아 노드 B의 전위를 V2레벨로 풀-업 구동하여 PMOS(P1)를 신속하게 오프시키는 역할을 한다. 여기서, NMOS(N4)는 입력 신호의 변화에 따른 노드 C의 신호를 상기 소정의 제어신호로서 입력받을 수 있을 뿐만 아니라 별도의 제어신호를 입력받아 동작할 수도 있다.
따라서, 본 발명에서는 PMOS(P2)가 노드 B를 풀-업 구동하기 위하여 노드 A의 Vss레벨의 전위를 게이트로 입력받아 온되기 이전에 이미 노드 B를 V2레벨로 풀-업 구동하여 PMOS(P1)를 오프시킬 수 있기 때문에 종래의 레벨쉬프터에 비해 훨씬 빠른 전압 변환 동작을 수행할 수 있을 뿐만 아니라, NMOS(N1)와 PMOS(P1)가 동시에 온됨으로 인해 발생하는 누설전류의 증가를 방지할 수 있게 되는 것이다.
결국, 본 발명은 풀-업 구동부(100)의 PMOS(P1)에는 소정의 보조 풀-업 수단인 NMOS(N3)를, 풀-업 구동부(100)의 PMOS(P2)에는 소정의 보조 풀-업 수단인 NMOS(N4)를 접속하여 설치함으로써, PMOS(P1)과 NMOS(N1) 또는 PMOS(P2)과 NMOS(N2)가 동시에 온되는 현상을 방지하고, 그에 따라 V2전원으로부터 접지 간의 누설전류를 감소시킬 수 있으며, 반도체 메모리 장치의 동작지연을 방지할 수 있는 특징을 가진다. 또한, 본 발명은 NMOS(N1)과 NMOS(N2)의 전류 구동력을 향상시키기 위하여 상기 각 소자들의 크기를 증가시킬 필요가 없으므로, 반도체 메모리 장치의 소형화, 경량화 및 고집적화를 이룰 수 있는 장점을 가진다.
도 2b는 상기 실시예에서의 입력 신호, 출력 신호 및 각 노드에서의 전압신호를 도시한 파형도로서, 이를 참조하면 입력 신호의 변화에 따라 각 노드 및 출력신호의 변화가 신속하게 이루어지므로 소자의 동작속도가 증가할 것이라는 것을 알 수 있다.
상기의 실시예서 풀-업 구동부(100)에 설치되는 상기 보조 풀-업 수단인 NMOS(N3)과 NMOS(N4)는 입력 신호가 천이되는 형태에 따라 각각 개별적인 동작을 하도록 구성될 수 있다. 따라서, 회로구성 시 필요에 따라서는 도 2c와 도 2d에 도시된 바와 같이 하나의 보조 풀-업 수단, 즉 NMOS(N3) 또는 NMOS(N4) 중 어느 하나만을 접속하여 설치할 수도 있다.
이상 설명한 바와 같이, 본 발명에 따른 레벨 쉬프터는 출력단의 전압레벨을 제 2 전압 레벨로 구동하는 보조 풀-업 수단을 적용함으로써, 레벨 쉬프터의 전압 레벨 천이시 풀-업 구동부와 풀-다운 구동부를 통한 전류의 누설을 감소시키고 소자의 동작 지연을 방지할 수 있으며, 아울러 반도체 메모리 장치의 소형화, 경량화 및 고집적화를 이룰 수 있는 이점을 가진다.

Claims (15)

  1. 제 1 전압 레벨의 신호를 입력받아 제 2 전압 레벨의 신호를 출력하는 레벨 쉬프터에 있어서,
    상기 레벨 쉬프터의 출력단의 전압레벨을 접지 전압 레벨로 풀-다운 구동하는 풀-다운 구동부와;
    상기 출력단의 전압레벨을 상기 제 2 전압 레벨로 풀-업 구동하는 풀-업 구동부와;
    상기 출력단의 전압레벨을 상기 제 2 전압 레벨로 풀-업 구동하는 보조 풀-업 수단을 포함하여 구성되고,
    상기 풀-업 구동부는,
    상기 제 2 전압 레벨의 신호를 공급하는 소스전원과 제 1 노드 간에 접속되어, 게이트로 제 2 노드의 전압을 인가받는 제 1 풀-업 트랜지스터와;
    상기 소스전원과 상기 제 2 노드 간에 접속되어, 게이트로 상기 제 1 노드의 전압을 인가받는 제 2 풀-업 트랜지스터를 포함하고,
    상기 제 2 노드는 레벨 쉬프터의 상기 출력단으로 연결되는 것을 특징으로 하는 레벨 쉬프터.
  2. 삭제
  3. 제 1항에 있어서, 상기 보조 풀-업 수단은 적어도 하나 이상의 풀-업 트랜지스터를 포함하는 것을 특징으로 하는 레벨 쉬프터.
  4. 제 3항에 있어서, 상기 보조 풀-업 수단은 상기 제 1 풀-업 트랜지스터의 상기 소스 전원과 상기 제 1 노드 간에 접속되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 레벨쉬프터.
  5. 제 3항에 있어서, 상기 보조 풀-업 수단은 상기 제 2 풀-업 트랜지스터의 상기 소스 전원과 상기 제 2 노드 간에 접속되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 레벨쉬프터.
  6. 제 3항에 있어서, 상기 보조 풀-업 수단은 상기 소스 전원과 상기 제 1 노드 간에 접속되는 제 1 NMOS 트랜지스터와, 상기 소스 전원과 상기 제 2 노드 간에 접속되는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 레벨쉬프터.
  7. 제 1 전압 레벨의 신호를 입력받아 제 2 전압 레벨의 신호를 출력하는 레벨 쉬프터에 있어서,
    상기 레벨 쉬프터의 출력단의 전압레벨을 접지 전압 레벨로 풀-다운 구동하는 풀-다운 구동부와;
    상기 출력단의 전압레벨을 상기 제 2 전압 레벨로 풀-업 구동하는 풀-업 구동부와;
    상기 풀-업 구동부에 병렬 접속되되, 소정의 제어신호에 의해 인에이블되어 상기 출력단의 전압 레벨을 상기 제 2 전압 레벨로 풀-업 구동하는 적어도 하나 이상의 스위치소자를 포함하여 구성되고,
    상기 풀-업 구동부는,
    상기 제 2 전압 레벨의 신호를 공급하는 소스전원과 제 1 노드 간에 접속되어, 게이트로 제 2 노드의 전압을 인가받는 제 1 풀-업 트랜지스터와;
    상기 소스전원과 상기 제 2 노드 간에 접속되어, 게이트로 상기 제 1 노드의 전압을 인가받는 제 2 풀-업 트랜지스터를 포함하고,
    상기 제 2 노드는 레벨 쉬프터의 상기 출력단으로 연결되는 것을 특징으로 하는 레벨 쉬프터.
  8. 삭제
  9. 제 7항에 있어서, 상기 스위치소자는 상기 제 1 풀-업 트랜지스터의 상기 소스전원과 상기 제 1 노드 간에 접속되는 것을 특징으로 하는 레벨 쉬프터.
  10. 제 7항에 있어서, 상기 스위치소자는 상기 제 2 풀-업 트랜지스터의 상기 소스 전원과 상기 제 2 노드 간에 접속되는 것을 특징으로 하는 레벨 쉬프터.
  11. 제 7항에 있어서, 상기 스위치소자는, 상기 제 1 풀-업 트랜지스터의 상기 소스 전원과 상기 제 1 노드 간에 접속되는 제 1 스위치 소자와, 상기 제 2 풀-업 트랜지스터의 상기 소스전원과 상기 제 2 노드 간에 접속되는 제 2 스위치 소자를 포함하는 것을 특징으로 하는 레벨 쉬프터.
  12. 제 7항 및 제 9항 내지 제 11항 중 어느 한 항에 있어서, 상기 스위치 소자는 상기 소정의 제어 신호를 게이트로 인가받아 인에이블되는 NMOS트랜지스터인 것을 특징으로 하는 레벨 쉬프터.
  13. 제 9 항 또는 제 11항 있어서, 제 9항의 상기 스위치 소자 또는 제 11항의 상기 제 1 스위치 소자는 레벨 쉬프터의 입력신호가 상기 제 1 전압 레벨일 때에 온되는 것을 특징으로 하는 레벨 쉬프터.
  14. 제 10항 또는 제 11항에 있어서, 제 10항의 상기 스위치 소자 또는 제 11항의 상기 제 2 스위치 소자는 레벨 쉬프터의 입력신호가 접지 전압 레벨일 때에 온되는 것을 특징으로 하는 레벨 쉬프터.
  15. 제 11항에 있어서, 레벨 쉬프터의 입력신호가 상기 제 1 전압 레벨일 때에는 상기 제 1 스위치 소자가 온되며, 레벨 쉬프터의 입력신호가 접지 전압 레벨일 때에는 상기 제 2 스위치 소자가 온되는 것을 특징으로 하는 레벨 쉬프터.
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