JP7151034B2

JP7151034B2 - 制御回路、および、ｄｃ／ｄｃコンバータ装置

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Inventors: 真吾河野
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Description

本発明は、スイッチング素子を備えた装置に、前記スイッチング素子を駆動する駆動信号を出力して制御を行う制御回路、および、当該制御回路を備えるＤＣ/ＤＣコンバータ装置に関する。

ＤＣ/ＤＣコンバータ装置におけるフィードバック制御方式として、ヒステリシス制御が知られている。例えば、特許文献１には、ヒステリシス制御によって電力変換部のフィードバック制御を行う制御回路が開示されている。

図８（ａ）は、ハーフブリッジ型のインバータ回路を備え、ヒステリシス制御を行うＤＣ/ＤＣコンバータ装置の一例の概略を示す回路図である。ＤＣ/ＤＣコンバータ装置Ａ１００は、直流電源Ｂより入力される直流電圧を、所望の直流電圧に変換して、負荷Ｃに供給する。ＤＣ/ＤＣコンバータ装置Ａ１００は、２つのスイッチング素子１１，１２を備えたハーフブリッジ回路を有し、直流を交流に変換するインバータ回路１、交流を直流に変換する整流平滑回路３、インバータ回路１と整流平滑回路３とを絶縁するためのトランス２、および、インバータ回路１の各スイッチング素子１１，１２を駆動する駆動信号を生成する制御回路４００を備えている。

制御回路４００は、コンパレータ４１０および駆動信号生成部４６０を備えている。コンパレータ４１０は、電圧センサが検出した出力電圧信号と目標電圧とを比較して、比較結果に応じてハイレベル信号とローレベル信号とを切り替えて出力する。図８（ｂ）は、コンパレータ４１０の入力信号と出力信号とを示す図である。図８（ｂ）の上段には、電圧センサが検出した出力電圧信号Ｖと、目標電圧Ｖ_refとを示している。コンパレータ４１０はヒステリシスを有しており、図８（ｂ）の上段では、目標電圧Ｖ_refのヒステリシスの範囲を電圧Ｖ_Hから電圧Ｖ_Lで示している。図８（ｂ）の中段には、コンパレータ４１０から出力される状態信号を示している。コンパレータ４１０は、出力電圧信号Ｖが電圧Ｖ_L未満になるとハイレベル信号を出力し、出力電圧信号Ｖが電圧Ｖ_Hを超過するまでハイレベル信号を継続する。また、出力電圧信号Ｖが電圧Ｖ_Hを超過するとローレベル信号を出力し、出力電圧信号Ｖが電圧Ｖ_L未満になるまでローレベル信号を継続する。

駆動信号生成部４６０は、コンパレータ４１０から出力される状態信号に基づいて、スイッチング素子１１，１２を駆動するための駆動信号を生成する。図８（ｂ）の下段には、駆動信号生成部４６０から出力される第１駆動信号および第２駆動信号を示している。第１駆動信号は、スイッチング素子１１を駆動する駆動信号であり、状態信号がローレベル期間にはローレベル信号となり、ハイレベル期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号になっている。第２駆動信号は、スイッチング素子１２を駆動する駆動信号であり、状態信号がローレベル期間にはローレベル信号となり、ハイレベル期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号になっている。また、第１駆動信号の駆動パルス信号を当該駆動パルス信号の半周期だけ遅らせた信号になっている。出力電圧信号Ｖが電圧Ｖ_L未満になるとインバータ回路１が駆動するので、出力電圧が上昇し、出力電圧信号Ｖが電圧Ｖ_Hを超過すると、インバータ回路１が停止するので、出力電圧が下降する。これにより、出力電圧が目標電圧Ｖ_refに制御される。

特開２０１６－１５２６４２号公報

図８（ｂ）に示すように、状態信号のハイレベル期間は一定していない。したがって、第１駆動信号と第２駆動信号とでは、駆動パルス信号の数が異なる場合がある。例えば、図８（ｂ）に示す状態信号の左側のハイレベル期間では、第１駆動信号の駆動パルス信号が４つであるのに対して、第２駆動信号の駆動パルス信号は３つになっている。第１駆動信号と第２駆動信号とで駆動パルス信号の数が異なると、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じる。図８の例では、スイッチング素子１１がＯＮとなる時間の方が、スイッチング素子１２がＯＮとなる時間より長くなる。ＯＮとなる時間にアンバランスが生じると、トランス２に偏磁が生じて飽和してしまうおそれがある。

本発明は、上記した事情のもとで考え出されたものであって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない制御回路を提供することを目的としている。

本発明の第１の側面によって提供される制御回路は、複数のスイッチング素子を備えた装置に、各スイッチング素子を駆動する駆動信号をそれぞれ出力して制御を行う制御回路であって、前記装置の出力に関する電気情報を検出する第１検出手段と、前記第１検出手段が検出した電気情報の値が、予め定めた上限閾値を超過したときから予め定めた下限閾値以上の状態を継続している間は、前記電気情報の値が第１状態であることを示す第１状態信号を出力するとともに、前記電気情報の値が、前記下限閾値未満の状態になったときから前記上限閾値以下の状態を継続している間は、前記電気情報の値が第２状態であることを示す第２状態信号を出力する状態判定手段と、予め定めた周期でクロックパルス信号を生成するクロック生成手段と、前記第１状態信号から前記第２状態信号への切替タイミング及び前記第２状態信号から前記第１状態信号への切替タイミングが前記クロックパルス信号のタイミングに同期するように、前記第１状態信号及び前記第２状態信号の信号レベルを調整して出力する切替タイミング調整手段と、前記切替タイミング調整手段から出力された信号が前記第１状態信号の場合には、前記各スイッチング素子を駆動させないように、且つ、前記切替タイミング調整手段から出力された信号が前記第２状態信号の場合には、前記各スイッチング素子を駆動させるために、前記各スイッチング素子用の駆動信号を生成する駆動信号生成手段とを備えており、前記切替タイミング調整手段から出力された信号が前記第２状態信号のときに、前記駆動信号生成手段において生成される各スイッチング素子用の駆動信号を構成する駆動パルス信号の数は、前記クロックパルス信号が規定する１周期内で同じ数であり、且つ、前記駆動パルス信号のパルス幅はいずれも同じであることを特徴とする。

この構成によると、第１状態信号から第２状態信号への切替タイミング及び第２状態信号から第１状態信号への切替タイミングがクロックパルス信号のタイミングに同期するように、第１状態信号及び第２状態信号の信号レベルを調整するので、調整後の第１状態信号及び第２状態信号は、クロックパルス信号の１周期の自然数倍の期間を有する信号になる。また、切替タイミング調整手段から出力された信号が第２状態信号のときに、駆動信号生成手段において生成される各スイッチング素子用の駆動信号を構成する駆動パルス信号の数は、クロックパルス信号が規定する１周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。

本発明の好ましい実施の形態においては、前記装置の出力に関する他の電気情報を検出する第２検出手段と、前記第２検出手段で検出した電気情報に基づいて、前記装置に異常が発生しているか否かを判定する異常判定手段とを更に備え、前記状態判定手段は、前記異常判定手段が異常が発生していないと判定したときには、前記第１状態信号と前記第２状態信号とを出力し、前記異常判定手段が異常が発生していると判定したときは、前記第１状態信号を出力する。

この構成では、第２検出手段として、例えば、前記装置の出力電流信号を検出する電流センサを用い、この電流センサが検出した出力電流値に基づいて過電流が発生しているか否かを判定することができる。このような異常判定手段によって、異常が発生していると判定されたとき、状態判定手段は第１状態信号のみを出力する。そのため、駆動信号生成手段では、各スイッチング素子を駆動させるための駆動信号を生成しない。したがって、異常が発生していると判定されたときには装置を停止させることができる。

本発明の好ましい実施の形態においては、前記上限閾値は、前記下限閾値よりも大きい値である。この構成によると、状態判定手段においてヒステリシス特性を持たせた判定ができる。

本発明の好ましい実施の形態においては、前記上限閾値と前記下限閾値とが同じ値である。この構成によると、閾値の設定が容易になる。

本発明の第２の側面によって提供されるＤＣ/ＤＣコンバータ装置は、本発明の第１の側面によって提供される制御回路と、インバータ回路と、整流回路と、前記インバータ回路と前記整流回路との間に配置されたトランスとを備えていることを特徴とする。この構成によると、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。そのため、トランスに偏磁が生じて飽和してしまうことを抑制することができる。

本発明によると、第１状態信号から第２状態信号への切替タイミング及び第２状態信号から第１状態信号への切替タイミングがクロックパルス信号のタイミングに同期するように、第１状態信号及び第２状態信号の信号レベルを調整するので、調整後の第１状態信号及び第２状態信号は、クロックパルス信号の１周期の自然数倍の期間を有する信号になる。また、切替タイミング調整手段から出力された信号が第２状態信号のときに、駆動信号生成部において生成される各スイッチング素子用の駆動信号を構成する駆動パルス信号の数は、クロックパルス信号が規定する１周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。

第１実施形態に係るＤＣ/ＤＣコンバータ装置の概略を示す回路図である。第１実施形態に係る制御回路の各部の信号の波形を示すタイムチャートである。第１実施形態に係る制御回路の変形例の各部の信号の波形を示すタイムチャートである。第２実施形態に係るＤＣ/ＤＣコンバータ装置の概略を示す回路図である。第２実施形態に係る制御回路の各部の信号の波形を示すタイムチャートである。第３実施形態に係るインターリーブ・マルチフェーズコンバータ装置の概略を示す回路図である。第３実施形態に係る制御回路の各部の信号の波形を示すタイムチャートである。従来のＤＣ/ＤＣコンバータ装置の一例を説明するための図であり、（ａ）は概略を示す回路図であり、（ｂ）は制御回路の各部の信号の波形を示すタイムチャートである。

以下、本発明の好ましい実施の形態を、本発明に係る制御回路をＤＣ/ＤＣコンバータ装置に用いた場合を例として、添付図面を参照して具体的に説明する。

図１および図２は、第１実施形態に係るＤＣ/ＤＣコンバータ装置を説明するための図である。図１は、第１実施形態に係るＤＣ/ＤＣコンバータ装置の概略を示す回路図である。図２は、第１実施形態に係る制御回路の各部の信号の波形を示すタイムチャートである。

図１に示すように、ＤＣ/ＤＣコンバータ装置Ａ１は、インバータ回路１、トランス２、整流平滑回路３、および制御回路４を備えている。ＤＣ/ＤＣコンバータ装置Ａ１は、直流電源Ｂより入力される直流をインバータ回路１で交流に変換してトランス２の一次側端子に入力し、トランス２の２次側端子から出力される交流を整流平滑回路３で直流に変換して、負荷Ｃに供給する。制御回路４は、ＤＣ/ＤＣコンバータ装置Ａ１の出力端子間の電圧を検出し、当該電圧が目標電圧になるように、インバータ回路１に駆動信号を出力することで、フィードバック制御を行っている。これにより、ＤＣ/ＤＣコンバータ装置Ａ１は、目標電圧に制御された直流電圧を負荷Ｃに供給する。

インバータ回路１は、ハーフブリッジ型のインバータであり、直流電源Ｂから入力される直流を交流に変換して、トランス２に出力する。インバータ回路１は、２つのスイッチング素子１１，１２を備えたハーフブリッジ回路および共振回路１５を備えている。ハーフブリッジ回路は、２つのスイッチング素子１１，１２を備えている。本実施形態では、スイッチング素子１１，１２としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を使用している。なお、スイッチング素子１１，１２はＭＯＳＦＥＴに限定されず、バイポーラトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor : 絶縁ゲート・バイポーラトランジスタ）などであってもよい。スイッチング素子１１とスイッチング素子１２とは、スイッチング素子１１のソース端子とスイッチング素子１２のドレイン端子とが接続されて、直列接続されている。スイッチング素子１１のドレイン端子は直流電源Ｂの正極側に接続され、スイッチング素子１２のソース端子は直流電源Ｂの負極側に接続されて、ブリッジ構造を形成している。各スイッチング素子１１，１２には、フライホイールダイオードが逆並列に接続されている。スイッチング素子１１，１２のゲート端子には、制御回路４から駆動信号が入力される。スイッチング素子１１とスイッチング素子１２との接続点には共振回路１５が接続されている。スイッチング素子１１がＯＮ状態でスイッチング素子１２がＯＦＦ状態の場合、接続点の電位は直流電源Ｂの正極側の電位となる。一方、スイッチング素子１１がＯＦＦ状態でスイッチング素子１２がＯＮ状態の場合、接続点の電位は直流電源Ｂの負極側の電位となる。これにより、直流電源Ｂの正極側の電位と負極側の電位とが切り替えられたパルス状の交流信号が接続点から出力される。共振回路１５は、インダクタとコンデンサとを直列接続した直列共振回路である。共振回路１５の共振特性により、ハーフブリッジ回路から入力される交流信号は、共振周波数（クロック周波数）の正弦波信号になって出力される。また、スイッチング素子１１およびスイッチング素子１２がともにＯＦＦ状態を継続する場合、インバータ回路１は停止して、正弦波信号の出力を停止する。なお、インバータ回路１の構成は限定されない。

トランス２は、インバータ回路１と整流平滑回路３とを絶縁するためのものである。トランス２の一次側巻線は、インバータ回路１の出力端子と直流電源Ｂの負極側の間に接続されている。また、トランス２の二次側巻線は、整流平滑回路３の入力端子間に接続されている。トランス２は、インバータ回路１と整流平滑回路３とを絶縁した状態で、インバータ回路１が出力する信号を整流平滑回路３に入力する。

整流平滑回路３は、トランス２より入力される交流を直流に変換する。整流平滑回路３は、４つのダイオードをブリッジ接続した全波整流回路、および、インダクタとコンデンサとを備えた平滑回路を備えている。整流平滑回路３は、トランス２より入力される交流を全波整流回路で整流し、平滑回路で平滑して、負荷Ｃに出力する。なお、整流平滑回路３の構成は限定されず、交流を直流に変換するものであればよい。例えば、全波整流回路の代わりに半波整流回路などの他の整流回路を用いてもよい。また、整流平滑回路３を、倍電圧整流回路やコッククロフト・ウォルトン回路としてもよい。

制御回路４は、インバータ回路１に駆動信号を出力して、出力電圧のフィードバック制御を行う。図１に示すように、制御回路４は、コンパレータ４１ａ、コンパレータ４１ｂ、論理積回路４２、クロック生成部４３、Ｄフリップフロップ４４、フォトカプラ４５、駆動信号生成部４６、電圧センサ４７、および電流センサ４８を備えている。

電圧センサ４７は、ＤＣ/ＤＣコンバータ装置Ａ１の出力電圧を検出する。電圧センサ４７は、例えば分圧回路を有し、ＤＣ/ＤＣコンバータ装置Ａ１の出力端子間の電圧を分圧して、出力電圧信号Ｖとして出力する。なお、「電圧センサ４７」は、本発明の「第１検出手段」の一例に相当する。また、ＤＣ/ＤＣコンバータ装置Ａ１の出力電圧は、本発明の「電気情報」の一例に相当する。電流センサ４８は、ＤＣ/ＤＣコンバータ装置Ａ１の出力電流を検出する。電流センサ４８は、検出した出力電流に対応する電圧を出力電流信号Ｉとして出力する。「電流センサ４８」は、本発明の「第２検出手段」の一例に相当する。また、ＤＣ/ＤＣコンバータ装置Ａ１の出力電流は、本発明の「他の電気情報」の一例に相当する。

コンパレータ４１ａは、電圧センサ４７が検出した出力電圧信号Ｖと目標電圧Ｖ_refとを比較する。コンパレータ４１ａの反転入力端子には、電圧センサ４７が接続されて、電圧センサ４７が検出した出力電圧信号Ｖが入力される。コンパレータ４１ａの非反転入力端子には、電圧用基準電源が接続されて、目標電圧Ｖ_refが入力される。コンパレータ４１ａは、出力電圧信号Ｖと目標電圧Ｖ_refとの比較結果に応じてハイレベル信号とローレベル信号とを切り替えて、状態信号として出力する。コンパレータ４１ａは、ヒステリシスを有しており、目標電圧Ｖ_refのヒステリシスの範囲を電圧Ｖ_Hから電圧Ｖ_Lとする。コンパレータ４１ａは、出力電圧信号Ｖが目標電圧Ｖ_refより低い電圧Ｖ_L未満になるとハイレベル信号を出力する。そして、出力電圧信号Ｖが目標電圧Ｖ_refより高い電圧Ｖ_H以下の状態を継続している間はハイレベル信号を継続する。出力電圧信号Ｖが電圧Ｖ_Hを超過するとローレベル信号を出力し、出力電圧信号Ｖが電圧Ｖ_L以上の状態を継続している間はローレベル信号を継続する。コンパレータ４１ａの出力端子は論理積回路４２の一方の入力端子に接続されており、コンパレータ４１ａは、状態信号を論理積回路４２に出力する。なお、「コンパレータ４１ａ」は、本発明の「状態判定手段」の一例（一部の場合を含む）に相当する。

図２（ａ）は、コンパレータ４１ａに入力される出力電圧信号Ｖおよび目標電圧Ｖ_refの波形を示している。また、目標電圧Ｖ_refのヒステリシスの範囲を示す電圧Ｖ_Hおよび電圧Ｖ_Lを示している。図２（ｂ）は、コンパレータ４１ａが出力する状態信号の波形を示している。状態信号は、時刻ｔ１でＶ＜Ｖ_Lとなったことでハイレベル信号（本発明の第２状態信号の一例）に切り替り、時刻ｔ３でＶ＞Ｖ_Hになるまでハイレベル信号を継続している。すなわち、Ｖ≦Ｖ_Hの状態を継続している間は、ハイレベル信号を継続している。そして、時刻ｔ３でＶ＞Ｖ_Hになりローレベル信号に切り替った後は、時刻ｔ５でＶ＜Ｖ_Lとなるまでローレベル信号（本発明の第１状態信号の一例）を継続している。すなわち、Ｖ≧Ｖ_Lの状態を継続している間は、ローレベル信号を継続している。

コンパレータ４１ｂは、過電流を検出するものであり、電流センサ４８が検出した出力電流信号Ｉと、過電流検出のための閾値Ｉ_refとを比較する。コンパレータ４１ｂの反転入力端子には、電流センサ４８が接続されて、電流センサ４８が検出した出力電流信号Ｉが入力される。コンパレータ４１ｂの非反転入力端子には、電流用基準電源が接続されて、電流用閾値Ｉ_refが入力される。コンパレータ４１ｂは、出力電流信号Ｉと電流用閾値Ｉ_refとの比較結果に応じてハイレベル信号とローレベル信号とを切り替えて、過電流検出信号として出力する。コンパレータ４１ｂは、出力電流信号Ｉが電流用閾値Ｉ_refより低い間はハイレベル信号を出力し、出力電流信号Ｉが電流用閾値Ｉ_refより高くなるとローレベル信号を出力する。つまり、コンパレータ４１ｂは、過電流検出信号として、通常時にはハイレベル信号を出力し、過電流が検出された場合にローレベル信号を出力する。コンパレータ４１ｂの出力端子は論理積回路４２の他方の入力端子に接続されており、コンパレータ４１ｂは、過電流検出信号を論理積回路４２に出力する。なお、「コンパレータ４１ｂ」は、本発明の「異常判定手段」の一例（一部の場合を含む）に相当する。

論理積回路４２は、論理回路であり、コンパレータ４１ａより入力される状態信号と、コンパレータ４１ｂより入力される過電流検出信号との論理積を出力する。論理積回路４２の出力信号は、状態信号と過電流検出信号がともにハイレベル信号の場合に、ハイレベル信号になり、それ以外の場合はローレベル信号になる。論理積回路４２の出力端子は、Ｄフリップフロップ４４のＤ入力端子に接続されており、論理積回路４２は、出力信号をＤフリップフロップ４４に出力する。なお、「論理積回路４２」は、本発明の「状態判定手段」の一例（一部の場合を含む）に相当する。

クロック生成部４３は、クロックパルス信号を生成する。本実施形態では、クロックパルス信号の周波数を、例えば１７０ｋＨｚとしている。なお、クロックパルス信号の周波数は限定されない。クロック生成部４３の出力端子は、Ｄフリップフロップ４４のクロック入力端子に接続されており、クロック生成部４３は、生成したクロックパルス信号をＤフリップフロップ４４に出力する。また、クロック生成部４３は、生成したクロックパルス信号を駆動信号生成部４６にも出力する。図２（ｃ）は、クロック生成部４３が出力するクロックパルス信号の波形を示している。なお、「クロック生成部４３」は、本発明の「クロック生成手段」の一例に相当する。

Ｄフリップフロップ４４は、Ｄタイプのフリップフロップであり、Ｄ入力をクロックに同期して読み込み、次のクロックが入力されるまで保持する。Ｄフリップフロップ４４のＤ入力端子は論理積回路４２の出力端子に接続しているので、論理積回路４２の出力信号がＤ入力に入力される。Ｄフリップフロップ４４のクロック入力端子はクロック生成部４３の出力端子に接続しているので、クロック生成部４３が生成したクロックパルス信号がクロック入力端子に入力される。本実施形態では、クロックパルス信号の立ち上がりのタイミングで、読み込みを行う。したがって、論理積回路４２の出力信号のハイレベル信号からローレベル信号への切り替り、および、ローレベル信号からハイレベル信号への切り替りのタイミングが、クロックパルス信号の立ち上がりのタイミングまで遅延する。すなわち、切り替りのタイミングがクロックパルス信号のタイミングに同期される。そして、切り替りのタイミングが遅延された信号が、Ｄフリップフロップ４４のＱ出力から、ＯＮ／ＯＦＦコントロール信号として出力される。ＯＮ／ＯＦＦコントロール信号は、クロックパルス信号の周期の自然数倍のハイレベル期間を有する信号になる。Ｄフリップフロップ４４のＱ出力端子はフォトカプラ４５の入力端子に接続しており、Ｑ出力から出力されるＯＮ／ＯＦＦコントロール信号は、フォトカプラ４５を介して、駆動信号生成部４６に入力される。なお、「Ｄフリップフロップ４４」は、本発明の「切替タイミング調整手段」の一例に相当する。

図２（ｄ）は、Ｄフリップフロップ４４が出力するＯＮ／ＯＦＦコントロール信号の波形を示している。過電流が検出されていない状態（過電流検出信号がハイレベル信号の状態）では、コンパレータ４１ａが出力する状態信号（図２（ｂ）参照）が、Ｄフリップフロップ４４のＤ入力端子に入力される。また、クロック生成部４３が出力するクロックパルス信号（図２（ｃ）参照）が、Ｄフリップフロップ４４のクロック入力端子に入力される。ＯＮ／ＯＦＦコントロール信号は、状態信号（図２（ｂ）参照）において、ローレベル信号からハイレベル信号への切り替りのタイミング、および、ハイレベル信号からローレベル信号への切り替りのタイミングが、クロックパルス信号（図２（ｃ）参照）の立ち上がりのタイミングまで遅延した信号になっている。状態信号は時刻ｔ１（ｔ５）でハイレベル信号に切り替っているが、ＯＮ／ＯＦＦコントロール信号は、時刻ｔ１（ｔ５）の後のクロックパルス信号の立ち上がりタイミングである時刻ｔ２（ｔ６）でハイレベル信号に切り替っている。また、状態信号は時刻ｔ３でローレベル信号に切り替っているが、ＯＮ／ＯＦＦコントロール信号は、時刻ｔ３の後のクロックパルス信号の立ち上がりタイミングである時刻ｔ４でローレベル信号に切り替っている。図２に示した例では、スイッチングＯＮ期間（時刻ｔ２から時刻ｔ４）は、クロックパルス信号の周期の４倍になっている。

フォトカプラ４５は、Ｄフリップフロップ４４と駆動信号生成部４６とを電気的に絶縁したまま、信号を伝達する。フォトカプラ４５は、発光素子と受光素子とを備え、入力された電気信号を発光素子により光に変換し、その光を受光した受光素子が電気信号に戻して出力する。Ｄフリップフロップ４４が出力したＯＮ／ＯＦＦコントロール信号は、フォトカプラ４５を介して、駆動信号生成部４６に入力される。

駆動信号生成部４６は、フォトカプラ４５を介してＤフリップフロップ４４より入力されるＯＮ／ＯＦＦコントロール信号と、クロック生成部４３より入力されるクロックパルス信号とに基づいて、スイッチング素子１１，１２を駆動するための駆動信号を生成する。なお、「駆動信号生成部４６」は、本発明の「駆動信号生成手段」の一例に相当する。

図２（ｅ）は、駆動信号生成部４６が生成する第１駆動信号の波形を示している。駆動信号生成部４６は、ＯＮ／ＯＦＦコントロール信号のローレベル期間にはローレベル信号を、ＯＮ／ＯＦＦコントロール信号のハイレベル期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号を、スイッチング素子１１を駆動するための第１駆動信号として生成して出力する。なお、ＯＮ／ＯＦＦコントロール信号のハイレベル期間は、各スイッチング素子にスイッチングを行わせる期間なので、「スイッチングＯＮ期間」と記載する場合がある。また、ＯＮ／ＯＦＦコントロール信号のローレベル期間は、各スイッチング素子のスイッチングを停止させる期間なので「スイッチングＯＦＦ期間」と記載する場合がある。

第１駆動信号の駆動パルス信号は、例えば、クロック生成部４３より入力されるクロックパルス信号の周期Ｔと同じ周期で発生させるパルス信号である。以下では、駆動パルス信号の周期をＴ’とする（本実施形態では、Ｔ’＝Ｔ）。クロックパルス信号の周期Ｔは、クロックパルス信号の立ち上がりタイミングから次のクロックパルス信号の立ち上がりタイミングまでの時間である。以下では、クロックパルス信号の立ち上がりタイミングから次のクロックパルス信号の立ち上がりタイミングまでを１周期とする。

駆動パルス信号は、スイッチング素子１１とスイッチング素子１２とが同時にＯＮになることを防ぐためのデッドタイムが設けられているので、パルス幅が１周期Ｔ’の１／２未満になっている。なお、デッドタイムは駆動パルス信号の１周期と比較してごく短い時間なので、図２（ｅ）においては表れていない（図２（ｆ）、図３（ｅ），（ｆ）、および、図５（ｅ），（ｆ）、（ｇ）、（ｈ）においても同様）。本実施形態では、デッドタイムは、各駆動パルス信号の前に設けられている。したがって、第１駆動信号の駆動パルス信号は、クロックパルス信号が規定する周期の開始タイミング（クロックパルス信号の立ち上がりタイミング）からデッドタイムが経過したタイミングで立ち上る。なお、デッドタイムは、各駆動パルス信号の後に設けられていてもよい。この場合、第１駆動信号の駆動パルス信号は、クロックパルス信号が規定する周期の開始タイミングで立ち上る。また、クロックパルス信号が規定する周期内における駆動パルス信号の位置は限定されない。

図２（ｆ）は、駆動信号生成部４６が生成する第２駆動信号の波形を示している。駆動信号生成部４６は、スイッチングＯＦＦ期間にはローレベル信号を、スイッチングＯＮ期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号を、スイッチング素子１２を駆動するための第２駆動信号として生成して出力する。第２駆動信号の駆動パルス信号は、周期およびパルス幅が第１駆動信号の駆動パルス信号と同じで、デッドタイムが設けられたパルス信号である。第２駆動信号の駆動パルス信号は、スイッチングＯＮ期間において、第１駆動信号のローレベル期間内に配置されている。つまり、第１駆動信号の駆動パルス信号と第２駆動信号の駆動パルス信号とは重ならないようになっている。本実施形態では、駆動信号生成部４６は、第１駆動信号の駆動パルス信号に対してクロックパルス信号の半周期だけ駆動パルス信号を遅らせた信号を、第２駆動信号として生成して出力する。その結果、スイッチングＯＮ期間には、第１駆動信号の駆動パルス信号と第２駆動信号の駆動パルス信号とが同数だけ生成される。図２に示した例では、第１駆動信号の駆動パルス信号と第２駆動信号の駆動パルス信号とは、それぞれ４つ生成されている。

図２（ｅ）に示す第１駆動信号がスイッチング素子１１に入力され、図２（ｆ）に示す第２駆動信号がスイッチング素子１２に入力される。時刻ｔ２から時刻ｔ４までの期間は、スイッチング素子１１およびスイッチング素子１２がＯＮ／ＯＦＦ動作するので、インバータ回路１が交流電圧を出力する。したがって、整流平滑回路３から直流電圧が出力され、出力電圧信号Ｖが上昇している（図２（ａ）参照）。一方、時刻ｔ４から時刻ｔ６までの期間は、スイッチング素子１１およびスイッチング素子１２がＯＮ／ＯＦＦ動作を停止するので、インバータ回路１が交流電圧を出力しない。したがって、整流平滑回路３から直流電圧が出力されず、出力電圧信号Ｖが下降している（図２（ａ）参照）。

次に、本実施形態に係るＤＣ/ＤＣコンバータ装置Ａ１の作用および効果について説明する。

本実施形態によると、制御回路４は、過電流が検出されていないとき（過電流検出信号がハイレベル信号のとき）は、コンパレータ４１ａの状態信号に基づいて、第１駆動信号および第２駆動信号を生成して、それぞれ、スイッチング素子１１およびスイッチング素子１２に出力する。出力電圧信号Ｖが低いときには、スイッチング素子１１およびスイッチング素子１２がＯＮ／ＯＦＦ動作するので出力電圧が上昇し、出力電圧信号Ｖが高いときには、スイッチング素子１１およびスイッチング素子１２がＯＮ／ＯＦＦ動作を停止するので出力電圧が下降する。これにより、出力電圧が目標電圧に近づくように制御される。また、スイッチングＯＮ期間は、クロックパルス信号の周期Ｔの自然数倍になっており、第１駆動信号および第２駆動信号の駆動パルス信号の周期Ｔ’はクロックパルス信号の周期Ｔと同じである。したがって、スイッチングＯＮ期間には、第１駆動信号および第２駆動信号の駆動パルス信号が、周期Ｔ’の自然数倍だけ含まれている。また、第１駆動信号の駆動パルス信号の数と第２駆動信号の駆動パルス信号の数は、クロックパルス信号が規定する１周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。そのため、トランス２に偏磁が生じて飽和してしまうことを抑制することができる。

また、本実施形態によると、過電流を検出したとき（過電流検出信号がローレベル信号のとき）は、コンパレータ４１ａから出力される状態信号に関係なく、論理積回路４２の出力信号がローレベル信号になるので、第１駆動信号および第２駆動信号がローレベル信号となって、スイッチング素子１１およびスイッチング素子１２のＯＮ／ＯＦＦ動作は停止する。したがって、過電流検出時に、ＤＣ/ＤＣコンバータ装置Ａ１の出力を停止させることができる。なお、ＤＣ/ＤＣコンバータ装置Ａ１の出力電圧が過電圧になった場合、出力電圧信号Ｖが目標電圧Ｖ_refと比べて高い状態が継続するので、状態信号はローレベル信号の状態が継続する。したがって、この場合も、論理積回路４２の出力信号がローレベル信号になり、第１駆動信号および第２駆動信号がローレベル信号になるので、スイッチング素子１１およびスイッチング素子１２のＯＮ／ＯＦＦ動作は停止する。つまり、コンパレータ４１ａは、過電圧検出回路としても機能する。

本実施形態によると、出力電圧信号Ｖが高いときにはスイッチング素子１１およびスイッチング素子１２がＯＮ／ＯＦＦ動作を停止するので、ＰＷＭ制御の場合と比べて、スイッチング回数を低減することができる。すなわち、ＰＷＭ制御では負荷に関係なくスイッチング素子１１，１２は同じ周期でＯＮ／ＯＦＦ動作を繰り返すが、本実施形態における制御では、負荷が小さくなるとスイッチングＯＦＦ期間が長くなるのでスイッチング素子１１，１２のＯＮ／ＯＦＦ動作が停止する期間が長くなる。したがって、ＰＷＭ制御の場合より、スイッチング損失を低減することができる。また、本実施形態によると、ＰＷＭ制御の場合のように発振を防ぐための設計などが必要ない。したがって、ＰＷＭ制御の場合より、設計が容易であり、設計にかける時間を短縮することができる。

なお、本実施形態においては、第１駆動信号および第２駆動信号の駆動パルス信号の周期Ｔ’をクロックパルス信号の周期Ｔと同じ周期としているが、これに限られない。各駆動パルス信号の周期Ｔ’をクロックパルス信号の周期Ｔの１／２倍や１／３倍としてもよく、クロックパルス信号の周期Ｔが駆動パルス信号の周期Ｔ’の自然数倍となればよい。つまり周波数で言うと、各駆動パルス信号の周波数（１／Ｔ’）は、クロックパルス信号の周波数（１／Ｔ）の自然数倍であればよい。駆動パルス信号の周波数がクロックパルス信号の周波数のＮ倍の場合（Ｎは自然数）、第１駆動信号および第２駆動信号の駆動パルス信号は、クロックパルス信号が規定する１周期内にそれぞれＮ個含まれることになる。したがって、第１駆動信号の駆動パルス信号と第２駆動信号の駆動パルス信号とは、１つのスイッチングＯＮ期間において、同じ数だけ含まれることになる。

また、本実施形態においては、状態信号の切り替りのタイミングをクロックパルス信号の立ち上がりのタイミングまで遅延した信号をＯＮ／ＯＦＦコントロール信号としているが、これに限られない。状態信号の切り替りのタイミングをクロックパルス信号の立ち下がりのタイミングまで遅延した信号をＯＮ／ＯＦＦコントロール信号としてもよい。この場合、クロックパルス信号が規定する１周期は、クロックパルス信号の立ち下がりタイミングから次のクロックパルス信号の立ち下がりタイミングまでになる。

本実施形態においては、コンパレータ４１ａがヒステリシスを有する場合について説明したが、これに限られない。コンパレータ４１ａは、ヒステリシスを有していなくてもよい。図３は、コンパレータ４１ａがヒステリシスを有さない場合の、制御回路４の各部の信号の波形を示すタイムチャートである。図３（ａ）は、コンパレータ４１ａに入力される出力電圧信号Ｖおよび目標電圧Ｖ_refの波形を示している。図３（ｂ）は状態信号の波形を示し、図３（ｃ）はクロックパルス信号の波形を示し、図３（ｄ）はＯＮ／ＯＦＦコントロール信号の波形を示し、図３（ｅ）は第１駆動信号の波形を示し、図３（ｆ）は第２駆動信号の波形を示している。出力電圧信号Ｖが目標電圧Ｖ_refより高い間（図３（ａ）参照）、状態信号はローレベル信号になり（図３（ｂ）参照）、出力電圧信号Ｖが目標電圧Ｖ_refより低い間（図３（ａ）参照）、状態信号はハイレベル信号になる（図３（ｂ）参照）。この場合も、Ｄフリップフロップ４４は、状態信号の切り替りのタイミングをクロックパルス信号の立ち上がりのタイミングまで遅延したＯＮ／ＯＦＦコントロール信号を出力する（図３（ｄ）参照）。そして、このＯＮ／ＯＦＦコントロール信号に基づいて、駆動信号生成部４６は、第１駆動信号および第２駆動信号を生成する。この場合も、第１駆動信号の駆動パルス信号と第２駆動信号の駆動パルス信号とは、１つのスイッチングＯＮ期間において、同じ数だけ含まれることになる。また、第１駆動信号の駆動パルス信号の数と第２駆動信号の駆動パルス信号の数は、クロックパルス信号が規定する１周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。そのため、トランス２に偏磁が生じて飽和してしまうことを抑制することができる。

本実施形態においては、ＤＣ/ＤＣコンバータ装置Ａ１の出力電圧を目標電圧に制御する場合について説明したが、これに限られない。ＤＣ/ＤＣコンバータ装置Ａ１の出力電流を目標電流に制御するようにしてもよい。この場合、図１に示す制御回路４において、コンパレータ４１ｂにヒステリシスを持たせて、閾値Ｉ_refの代わりに目標電流を設定し、コンパレータ４１ａの目標電圧Ｖ_refの代わりに過電圧検出のための閾値を設定すればよい。なお、この場合、「電流センサ４８」は本発明の「第１検出手段」の一例に相当し、「電圧センサ４７」は本発明の「第２検出手段」の一例に相当する。また、ＤＣ/ＤＣコンバータ装置Ａ１の出力電流が本発明の「電気情報」の一例に相当し、出力電圧が本発明の「他の電気情報」の一例に相当する。

また、ＤＣ/ＤＣコンバータ装置Ａ１の出力電力を目標電力に制御するようにしてもよい。この場合、ＤＣ/ＤＣコンバータ装置Ａ１の出力電力を検出する電力センサ、または、電圧センサ４７が検出した出力電圧信号Ｖと電流センサ４８が検出した出力電流信号Ｉとから乗算により出力電力を検出する乗算部を設け、検出された出力電力信号と、目標電力とを比較するコンパレータを設けて、その出力を論理積回路４２の入力に追加し、コンパレータ４１ａおよびコンパレータ４１ｂはそれぞれ過電圧検出回路および過電流検出回路として機能させればよい。なお、出力電力を検出する電力センサ、または、電圧センサ４７、電流センサ４８および乗算部が、本発明の「第１検出手段」の一例に相当する。また、目標電力と比較するコンパレータが、本発明の「状態判定手段」の一例に相当する。また、ＤＣ/ＤＣコンバータ装置Ａ１の出力電力が、本発明の「電気情報」の一例に相当する。

図４および図５は、第２実施形態に係るＤＣ/ＤＣコンバータ装置を説明するための図である。図４は、第２実施形態に係るＤＣ/ＤＣコンバータ装置Ａ２の概略を示す回路図である。図５は、第２実施形態に係る制御回路の各部の信号の波形を示すタイムチャートである。図４において、第１実施形態に係るＤＣ/ＤＣコンバータ装置Ａ１（図１参照）と同一または類似の要素には、同一の符号を付している。なお、図４においては、制御回路４の内部構成を省略して記載している。

図４に示すように、ＤＣ/ＤＣコンバータ装置Ａ２は、ハーフブリッジ型のインバータ回路１に代えて、フルブリッジ型のインバータ回路１’を備えている点で、第１実施形態に係るＤＣ/ＤＣコンバータ装置Ａ１と異なる。インバータ回路１’は、インバータ回路１に、２つのスイッチング素子１３，１４のブリッジ構造を追加したフルブリッジ型のインバータである。

図５において、（ａ）～（ｆ）は、図２における（ａ）～（ｆ）と同じ信号の波形を示している。図５（ｇ）は、駆動信号生成部４６（図示略）が生成する第３駆動信号の波形を示している。第３駆動信号は、スイッチング素子１３を駆動するための駆動信号であり、スイッチング素子１３のゲート端子に入力される。本実施形態では、第３駆動信号は、第２駆動信号と同じ信号である。図５（ｈ）は、駆動信号生成部４６が生成する第４駆動信号の波形を示している。第４駆動信号は、スイッチング素子１４を駆動するための駆動信号であり、スイッチング素子１４のゲート端子に入力される。本実施形態では、第４駆動信号は、第１駆動信号と同じ信号である。スイッチング素子１１とスイッチング素子１２とが同時にＯＮになることを防ぐために、第１駆動信号および第２駆動信号の駆動パルス信号にはデッドタイムが設けられており、スイッチング素子１３とスイッチング素子１４とが同時にＯＮになることを防ぐために、第３駆動信号および第４駆動信号の駆動パルス信号にはデッドタイムが設けられている。

本実施形態によると、制御回路４は、過電流が検出されていないとき（過電流検出信号がハイレベル信号のとき）は、コンパレータ４１ａ（図示略）の状態信号に基づいて、第１～第４駆動信号を生成して、それぞれ、スイッチング素子１１～１４に出力する。出力電圧信号Ｖが低いときには、スイッチング素子１１～１４がＯＮ／ＯＦＦ動作するので出力電圧が上昇し、出力電圧信号Ｖが高いときには、スイッチング素子１１～１４がＯＮ／ＯＦＦ動作を停止するので出力電圧が下降する。これにより、出力電圧が目標電圧に制御される。また、第１駆動信号と第２駆動信号とは、１つのスイッチングＯＮ期間において、同じ数の駆動パルス信号を含むことになる。また、第１駆動信号の駆動パルス信号の数と第２駆動信号の駆動パルス信号の数は、クロックパルス信号が規定する１周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。そのため、トランス２に偏磁が生じて飽和してしまうことを抑制することができる。また、第３駆動信号と第４駆動信号とは、１つのスイッチングＯＮ期間において、同じ数の駆動パルス信号を含むことになる。また、第３駆動信号の駆動パルス信号の数と第４駆動信号の駆動パルス信号の数は、クロックパルス信号が規定する１周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。そのため、トランス２に偏磁が生じて飽和してしまうことを抑制することができる。

また、本実施形態においても、過電流を検出したとき（過電流検出信号がローレベル信号のとき）や、出力電圧が過電圧になった場合、第１～第４駆動信号がローレベル信号となって、スイッチング素子１１～１４のＯＮ／ＯＦＦ動作は停止する。したがって、ＤＣ/ＤＣコンバータ装置Ａ１の出力を停止させることができる。また、本実施形態においても、出力電圧信号Ｖが高いときにはスイッチング素子１１～１４がＯＮ／ＯＦＦ動作を停止するので、ＰＷＭ制御の場合と比べて、スイッチング回数を低減することができ、スイッチング損失を低減することができる。また、本実施形態によると、ＰＷＭ制御の場合のように発振を防ぐための設計などが必要ない。したがって、ＰＷＭ制御の場合より、設計が容易であり、設計にかける時間を短縮することができる。

本実施形態では、第１駆動信号と第４駆動信号とが同じ信号（位相が一致）であり、第２駆動信号と第３駆動信号とが同じ信号（位相が一致）である場合について説明したが、これに限られない。第１駆動信号と第４駆動信号とで位相をずらし、それに合わせて第２駆動信号と第３駆動信号とで位相をずらしてもよい。

なお、ＤＣ/ＤＣコンバータ装置を、プッシュプルコンバータなどを用いたものとしてもよい。これらの場合でも、第１実施形態と同様の効果を奏することができる。

図６は、第３実施形態に係るインターリーブ・マルチフェーズコンバータ装置Ａ３の概略を示す回路図である。図６において、第１実施形態に係るＤＣ/ＤＣコンバータ装置Ａ１（図１参照）と同一または類似の要素には、同一の符号を付している。なお、図６においては、制御回路４の内部構成を省略して記載している。

図６に示すように、インターリーブ・マルチフェーズコンバータ装置Ａ３は、インバータ回路１、トランス２および整流平滑回路３に代えて、インターリーブ・マルチフェーズコンバータ回路１”を備えている点で、第１実施形態に係るＤＣ/ＤＣコンバータ装置Ａ１と異なる。インターリーブ・マルチフェーズコンバータ回路１”は、３つのスイッチング素子１１，１２，１３を備えている。スイッチング素子１１，１２，１３は、それぞれ、ダイオードを直列接続され（ソース端子をダイオードのカソード端子に接続）、ドレイン端子を直流電源Ｂの正極側に接続されている。そして、各ダイオードは、アノード端子を直流電源Ｂの負極側に接続されている。各スイッチング素子１１，１２，１３のダイオードとの接続点と、インターリーブ・マルチフェーズコンバータ回路１”の一方の出力端子との間には、それぞれインダクタが接続されている。また、一方の出力端子と、直流電源Ｂの負極側に接続される他方の出力端子との間には、コンデンサが並列接続されている。つまり、インターリーブ・マルチフェーズコンバータ回路１”は、３個の降圧コンバータ回路を並列接続した構造となっている。

制御回路４の内部構成は第１実施形態に係る制御回路４と同様なので、図６においては制御回路４の内部構成を省略しているが、第３実施形態に係る制御回路４は、駆動信号生成部４６が３つの駆動信号を生成する点で、第１実施形態に係る制御回路４と異なる。駆動信号生成部４６（図示略）は、Ｄフリップフロップ４４（図示略）より出力されるＯＮ／ＯＦＦコントロール信号のスイッチングＯＦＦ期間にはローレベル信号を、スイッチングＯＮ期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号を、スイッチング素子１１を駆動するための第１駆動信号として生成して出力する。

本実施形態における駆動パルス信号においても、周期Ｔ’は、第１実施形態と同様、クロックパルス信号の周期Ｔと同じ周期である。駆動パルス信号のパルスは、クロックパルス信号が規定する１周期内に収まるように配置されている。一方、本実施形態における駆動パルス信号は、１つのアームに配置されているスイッチング素子が１つだけなので、デッドタイムが設けられていない。第１駆動信号の駆動パルス信号は、クロックパルス信号が規定する１周期の開始タイミング（クロックパルス信号の立ち上がりタイミング）でパルスが立ち上る。なお、１周期における駆動パルス信号のパルスの位置は限定されない。本実施形態では、駆動パルス信号のパルス幅は、１周期の１/３としている。なお、駆動パルス信号のパルス幅は限定されない。

また、駆動信号生成部４６は、スイッチングＯＦＦ期間にはローレベル信号を、スイッチングＯＮ期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号を、スイッチング素子１２を駆動するための第２駆動信号として生成して出力する。また、駆動信号生成部４６は、スイッチングＯＦＦ期間にはローレベル信号を、スイッチングＯＮ期間には所定の周期で発生させるハイレベルの駆動パルス信号とローレベル信号とを交互に発生させた信号を、スイッチング素子１３を駆動するための第３駆動信号として生成して出力する。第２駆動信号および第３駆動信号の駆動パルス信号は、周期およびパルス幅が第１駆動信号の駆動パルス信号と同じである。第２駆動信号の駆動パルス信号は、スイッチングＯＮ期間において、第１駆動信号の駆動パルス信号の間のローレベル期間内に配置されている。また、第３駆動信号の駆動パルス信号は、スイッチングＯＮ期間において、第１駆動信号の駆動パルス信号の間のローレベル期間内であり、かつ、第２駆動信号の駆動パルス信号の間のローレベル期間内に配置されている。つまり、第１駆動信号の駆動パルス信号と第２駆動信号の駆動パルス信号と第３駆動信号の駆動パルス信号とは重ならないようになっている。なお、各駆動パルス信号は重なっていてもよい。また、各駆動パルス信号のパルス幅は、１周期の１/３に限定されず、１周期の０％より大きく、１周期の１００％より小さければよい。また、第２駆動信号の駆動パルス信号、および、第３駆動信号の駆動パルス信号は、それぞれ、クロックパルス信号が規定する１周期内に収まるように配置されている。本実施形態では、駆動信号生成部４６は、第１駆動信号の駆動パルス信号に対してクロックパルス信号の１／３周期だけ駆動パルス信号を遅らせた信号を第２駆動信号として生成して出力し、第１駆動信号の駆動パルス信号に対してクロックパルス信号の２／３周期だけ駆動パルス信号を遅らせた信号を第３駆動信号として生成して出力する。

図７は、第３実施形態に係る制御回路４の各部の信号の波形を示すタイムチャートである。図７（ａ）は、コンパレータ４１ａに入力される出力電圧信号Ｖおよび目標電圧Ｖ_refの波形を示している。図７（ｂ）は状態信号の波形を示し、図７（ｃ）はクロックパルス信号の波形を示し、図７（ｄ）はＯＮ／ＯＦＦコントロール信号の波形を示している。また、図７（ｅ）はスイッチング素子１１に入力する第１駆動信号の波形を示し、図７（ｆ）はスイッチング素子１２に入力する第２駆動信号の波形を示し、図７（ｇ）はスイッチング素子１３に入力する第３駆動信号の波形を示している。第２駆動信号は、第１駆動信号に対してクロックパルス信号（図７（ｃ）参照）の１／３周期だけ遅らせた信号になっており、第３駆動信号は、第１駆動信号に対してクロックパルス信号の２／３周期だけ遅らせた信号になっている。

本実施形態によると、スイッチングＯＮ期間は、クロックパルス信号の周期Ｔの自然数倍になっており、第１～第３駆動信号のパルス信号の周期Ｔ’はクロックパルス信号の周期Ｔと同じである。したがって、スイッチングＯＮ期間には、第１～第３駆動信号の駆動パルス信号が、周期Ｔ’の自然数倍だけ含まれている。また、第１～第３駆動信号の駆動パルス信号は、クロックパルス信号が規定する１周期内に収まるように配置されている。したがって、第１～第３駆動信号は、１つのスイッチングＯＮ期間において、同じ数の駆動パルス信号を含むことになる。また、第１～第３駆動信号の各駆動パルス信号の数は、クロックパルス信号が規定する１周期内で同じ数である。また、各駆動信号の駆動パルス信号のパルス幅はいずれも同じである。したがって、各スイッチング素子がＯＮとなる期間の長さにアンバランスが生じない。そのため、各スイッチング素子１１，１２、１３の寿命にアンバランスが生じることを抑制することができる。

なお、本実施形態では、スイッチング素子が３個の場合について説明したが、これに限られない。スイッチング素子の数は、２個でもいいし、４個以上でもいい。これらの場合でも、各スイッチング素子を駆動するための駆動信号の駆動パルス信号が、１つのスイッチングＯＮ期間において、いずれも同じ数のパルスを含み、いずれもパルス幅が同じであればよい。

上記第１～第３実施形態においては、本発明に係る制御回路をＤＣ/ＤＣコンバータ装置に用いた場合を例として説明したが、これに限られない。本発明に係る制御回路は、その他の電力変換装置にも用いることができる。

本発明に係る制御回路およびＤＣ/ＤＣコンバータ装置は、上述した実施形態に限定されるものではない。本発明に係る制御回路およびＤＣ/ＤＣコンバータ装置の各部の具体的な構成は、種々に設計変更自在である。

Ａ１，Ａ２：ＤＣ/ＤＣコンバータ装置
Ａ３：インターリーブ・マルチフェーズコンバータ装置
１，１' ：インバータ回路
１” ：インターリーブ・マルチフェーズコンバータ回路
１１～１４：スイッチング素子
１５：共振回路
２：トランス
３：整流平滑回路
４：制御回路
４１ａ，４１ｂ：コンパレータ
４２：論理積回路
４３：クロック生成部
４４：Ｄフリップフロップ
４５：フォトカプラ
４６：駆動信号生成部
４７：電圧センサ
４８：電流センサ
Ｂ：直流電源
Ｃ：負荷

Claims

複数のスイッチング素子を備えた装置に、各スイッチング素子を駆動する駆動信号をそれぞれ出力して制御を行う制御回路であって、
前記装置の出力に関する電気情報を検出する第１検出手段と、
前記第１検出手段が検出した電気情報の値が、予め定めた上限閾値を超過したときから予め定めた下限閾値以上の状態を継続している間は、前記電気情報の値が第１状態であることを示す第１状態信号を出力するとともに、前記電気情報の値が、前記下限閾値未満の状態になったときから前記上限閾値以下の状態を継続している間は、前記電気情報の値が第２状態であることを示す第２状態信号を出力する状態判定手段と、
予め定めた周期でクロックパルス信号を生成するクロック生成手段と、
前記第１状態信号から前記第２状態信号への切替タイミング及び前記第２状態信号から前記第１状態信号への切替タイミングが前記クロックパルス信号のタイミングに同期するように、前記第１状態信号及び前記第２状態信号の信号レベルを調整して出力する切替タイミング調整手段と、
前記切替タイミング調整手段から出力された信号が前記第１状態信号の場合には、前記各スイッチング素子を駆動させないように、且つ、前記切替タイミング調整手段から出力された信号が前記第２状態信号の場合には、前記各スイッチング素子を駆動させるために、前記各スイッチング素子用の駆動信号を生成する駆動信号生成手段と、
を備えており、
前記切替タイミング調整手段から出力された信号が前記第２状態信号のときに、前記駆動信号生成手段において生成される各スイッチング素子用の駆動信号を構成する駆動パルス信号の数は、前記クロックパルス信号が規定する１周期内で同じ数であり、且つ、前記駆動パルス信号のパルス幅はいずれも同じである、
ことを特徴とする制御回路。
前記装置の出力に関する他の電気情報を検出する第２検出手段と、
前記第２検出手段で検出した電気情報に基づいて、前記装置に異常が発生しているか否かを判定する異常判定手段と、
を更に備え、
前記状態判定手段は、前記異常判定手段が異常が発生していないと判定したときには、前記第１状態信号と前記第２状態信号とを出力し、前記異常判定手段が異常が発生していると判定したときは、前記第１状態信号を出力する、
請求項１に記載の制御回路。
前記上限閾値は、前記下限閾値よりも大きい値である、請求項１又は２に記載の制御回路。
前記上限閾値と前記下限閾値とが同じ値である、請求項１又は２に記載の制御回路。
請求項１ないし４のいずれかに記載の制御回路と、
インバータ回路と、
整流回路と、
前記インバータ回路と前記整流回路との間に配置されたトランスと、
を備えていることを特徴とするＤＣ/ＤＣコンバータ装置。