JP2017005276A - シングルフォトンアバランシェダイオード - Google Patents

Abstract

【課題】開口率を低減させることなく、特に近赤外のような長波長領域の光に対してフォトン検出効率が高いＳＰＡＤを提供する。【解決手段】第１の導電型を有する第１の埋め込み層である第１半導体層２０４と、第１半導体層２０４下に第１の導電型とは反対の第２の導電型を有する第２半導体層２０３と、を備え、第２半導体層２０３はエピタキシャル層２０２に埋め込まれ、バイアス電圧を印加することによって第２半導体層２０３を完全に空乏層化させる。【選択図】図１

Description

本発明は、シングルフォトンアバランシェダイオードに関する。

アバランシェフォトダイオードには、ブレークダウン電圧よりも高いバイアス電圧で動作させるガイガーモードと、ブレークダウン電圧より低いバイアス電圧で動作させるリニアモードとがある。ガイガーモードのアバランシェフォトダイオードは、シングルフォトンアバランシェダイオード（ＳＰＡＤ）とも呼ばれ、リニアモードのアバランシェフォトダイオードに対して幾つかの利点を有している。ＳＰＡＤは、フォトン１つのような極小の光信号の入力に応じて電気信号を出力することができ、１つのフォトンの検出に用いることができる。また、ＳＰＡＤは、光学的なイベントに対して、数十ｐｓ程度の高い時間分解能で応答できる。このような利点により、タイム・オブ・フライト（ＴＯＦ）のような、弱い光信号に対する時間測定に適している。

ＣＭＯＳプロセス技術のような半導体集積技術を用いてＳＰＡＤを実現することによって、撮像素子のような大規模なアレイ構造を実現できるようになった。近年、数万のＳＰＡＤからなる大規模な２次元アレイ構造が開示されている。

しかしながら、ＳＰＡＤでは、従来のダイオードの２次元アレイ構造に比べて、画素全面積に対する光感受面積の比である開口率が小さい。

図１０は、ＣＭＯＳプロセス技術で実現可能な従来のＳＰＡＤの断面構造図である（特許文献１〜４）。第１半導体層１０１は、それとは逆導電型の第２半導体層１０２上にインプラントされてｐｎ接合１１０を形成する。第２半導体層１０２は、集積回路の基板１０８、又は他のインプラント層、又は基板上に形成されたエピタキシャル層である。ＳＰＡＤは、第１半導体層１０１とは逆導電型の分離層１０３をその周辺を取り囲むようにインプラントすることによって隣接するＳＰＡＤ及び回路素子から横方向に分離される。ｐｎ接合には、電極１０４，１０５が設けられる。ｐｎ接合に逆バイアスを印加することによってＳＰＡＤ内に空乏層１０６が形成される。

ＳＰＡＤをシングルフォトン検出器として利用するためには、第１半導体層の下に平面状に均一に形成する３×１０^５Ｖ／ｃｍ程度の高い電界領域１０７、すなわちアバランシェ増幅領域を形成する必要がある。光電効果で生成されたキャリアは、アバランシェ増幅領域に到達すると、衝突電離を繰り返して増倍される。この増倍速度は、ＳＰＡＤの接合容量への充電より速いため、ＳＰＡＤの接合容量は完全に放電される。これにより、外部での増幅を要することなく、光入射を大信号として抽出することができる。

ＳＰＡＤ設計における一番の課題は、利用する半導体製造プロセスの制約のもとで、高い均一性で平面状に形成する高電界領域、即ちアバランシェ増幅領域を形成することである。通常、ｐｎ接合１１０の端部１１４では、接合面の曲率半径が小さく（鋭角になる）ため、電界が大きくなる。不均一な電界が形成されると、高電界部位でブレークダウンを引き起こす。従来開示されているＳＰＡＤアレイでは、アバランシェ増幅領域を囲むガードリング構造を用いて、端部でのブレークダウンを防止している。多くの異なるガードリングの態様が開示されているが、その機能はアバランシェ増幅領域の周囲に低電界領域を形成することにある。その結果、平面状のアバランシェ増幅領域１０７とガードリング１１４との間に十分大きな電界差を維持することができ、プロセスによる半導体層の性質のばらつきがあっても、信頼性の高い動作を実現できる。

ガードリング１１４内の電界はアバランシェ増幅を引き起こす程大きくないので、ガードリング１１４に到達したキャリア、又はガードリング１１４内で生成されたキャリアは、衝突電離を繰り返さず、ガイガーモードで検出されない。電界の大きさとｐｎ接合の空乏層の幅との関係を考慮すると、ＳＰＡＤの中心部分の深さ方向の空乏層の厚み１１１よりガードリング１１４内の空乏層の横方向の幅１１２の方が大きい。しかしながら、空乏層の厚み１１１は、フォトンの検出時間特性と同様に、ＳＰＡＤの検出効率にも大きな影響を与える。

空乏層の底で吸収された光によりキャリアが生成されて、そこでアバランシェ増幅されることが好ましい。このような１次キャリアはとても高い時間分解能でＳＰＡＤ出力信号を生成できるからである。空乏層の上下の擬中性領域での光吸収によって生成されたキャリアは、ゆっくりと拡散して再結合せずに空乏層に到達すると、低い時間分解能であるが出力信号を生成する。このような低い時間分解能は、ＴＯＦのような高い時間分解能を必要とする用途では性能を低下させる。

シリコン基板内で生成されるキャリアの数は深さ方向に沿って指数関数的に減少する。その減少速度は、波長依存性のある光の吸収係数に依存し、長波長の光は低い吸収係数を有するので、完全に吸収されるまでにより深く浸透する。近赤外線のような長波長の入射光をなるべく多く吸収して検出するためには、空乏層の厚さ１１１はできるだけ大きくすることが望まれる。

ここで、従来のＳＰＡＤでは、近赤外領域において、感度が低い。感度は、開口率とフォトンの検出効率の両方に依存する。従来のガードリンクの構造では、空乏層の厚さ１１１を増加させると、同時に空乏層の横方向の幅１１２も増大させる。これは、開口率を減少させることに繋がる。したがって、従来のＳＰＡＤでは、開口率とフォトンの検出効率とはトレードオフの関係がある。

開口率を向上させるガードリングの構造が開示されている（特許文献５）。これは、従来のＣＭＯＳ技術において利用可能である素子分離層（ＳＴＩ）を用いている点で優れている。ＳＴＩによりアバランシェ増幅領域は境界が制限されている。ＳＴＩの最小幅は、最適化されたプロセス仕様であるため、高い開口率となることが期待される。しかしながら、この技術には２つの欠点がある。第１に、シリコンとＳＴＩとの界面領域では結晶の欠陥の密度が高く、幅広いエネルギー分布でのトラップ準位や再結合中心となることが知られている。したがって、界面領域は高電界領域から離すことが必要である。特許文献５のＳＰＡＤは界面領域がアバランシェ増幅領域に含まれているため、ＳＴＩ／シリコン界面によって擬カウントが発生し易くなる。実際、１メガヘルツもの擬カウントが発生すると記載されている。また、ＣＭＯＳ技術におけるＳＴＩは低電圧のトランジスタの分離に用いられるものであり、ＳＴＩの深さは数１００ｎｍと極めて浅いものとなる。したがって、プロセスをカスタマイズしないかぎり、数１００ｎｍよりも深い空乏層をもつＳＰＡＤの境界制限には適用できない。

また、さらに別の構造のＳＰＡＤも開示されている（特許文献６）。この構造では、裏面照射（ＢＳＩ）の技術が用いられ、薄くしたＳＰＡＤアレイのウェハと、インターフェース回路を備えた別のウェハとを接着して、高い開口率を有するＳＰＡＤを実現する。この構造では、連続的なステップ構造の埋込み層が特徴である。ステップ構造は、ＳＰＡＤにおける電界を強め、平面状のアバランシェ増幅領域を形成する。ステップ構造の下にドリフト電界が形成され、高電界領域よりも広い領域において光を吸収し、生成されるキャリアをドリフト電界で収集する。しかしながら、このような構造の埋込み層はＣＭＯＳプロセスで実現することはできず、特別な装置とプロセスを必要とする。

また、ＳＰＡＤの開口率を向上させる他の技術が開示されている（特許文献７）。低い開口率のために低下した吸収効率を向上させるために、マイクロレンズアレイを用いて入射光をアバランシェ増幅領域に集光させる。本願で問題にしているような低光量のアプリケーションの多くでは、小さいＦ値の光学系が要求されるのでマイクロレンズは効果的でない。さらに、マイクロレンズの実装には、ＣＭＯＳプロセスのカスタマイズを要し、製造コストを増大させる。また、ＳＰＡＤで必要とされるマイクロレンズのサイズは、現在ＣＭＯＳ技術で実現できるマイクロレンズのサイズ（１０μｍ以下）よりも大きい。そして、そのような大きくさらに厚いマイクロレンズの実現は、さらに製造コストを増大させる。

米国特許公開第２０１０／０１３３６３６号明細書 欧州特許公開第２，４５５，９８４号明細書 米国特許第８，２５９，２９３号明細書 国際公開第２０１２／０３２３５３号パンフレット 国際公開第２００８／０１１６１７号パンフレット 米国特許第８，０９３，６２４号明細書 特開２００８−１０３６１４号公報

本発明は、開口率とフォトン検出効率のトレードオフの問題を改善し、さらに近赤外のような長波長の光に対して高い時間応答性を有するＳＰＡＤを提供することを目的とする。特に、ＣＭＯＳプロセスのような一般的な半導体製造方法を適用できるＳＰＡＤを提供し、製造コストを低減させることを目的とする。

本発明の一つの態様は、シングルフォトンアバランシェフォトダイオード（ＳＰＡＤ）であって、第１の導電型を有する第１半導体層と、前記第１半導体層下に前記第１の導電型とは反対の第２の導電型を有する第２半導体層と、前記第１半導体層を取り囲む前記第２の導電型の第３半導体層と、基板上に形成された前記第２の導電型のエピタキシャル層と、前記第１の導電型の導電層を介して、前記第１半導体層と接続された第１コンタクトと、前記第２の導電型の導電層を介して、前記第２半導体層と接続された第２コンタクトと、を備え、前記第２半導体層は前記エピタキシャル層に埋め込まれ、前記第１コンタクトと前記第２コンタクトとの間にバイアス電圧を印加することによって、前記第２半導体層が完全に空乏層化されることを特徴とする。これにより、前記第１半導体層と前記第２半導体層との間の接合は、前記基板の表面と略平行な平面状のアバランシェ増幅領域を形成し、前記第１半導体層と前記第３半導体層との間の横方向の空乏層の幅は、前記第１半導体層と前記エピタキシャル層との間の深さ方向の空乏層の幅より小さくなる。空乏層の横方向の幅が小さいので、隣接するＳＰＡＤの距離を小さくでき、開口率を高めることができる。空乏層の深さ方向の幅が大きいのでフォトン検出効率を高めることができる。

ここで、前記第１半導体層は、ｎ型の導電型であり、前記基板、前記エピタキシャル層、前記第２半導体層及び前記第３半導体層は、ｐ型の導電型であることが好適である。これにより、ＣＭＯＳプロセス用のウェハで製造することが可能になる。

また、前記第１半導体層に埋め込まれ、前記第２の導電型の第４半導体層と、前記第１の導電型の導電層を介して、前記第４半導体層に接続された第３コンタクトと、を備えることが好適である。前記第１半導体層と前記第４半導体層との間の接合により、前記アバランシェ増幅領域上のシリコン／シリコン酸化膜界面で熱的に発生する不要キャリアから前記アバランシェ増幅領域を分離して、前記不要キャリアによる誤検出頻度を低減できる。

また、前記第１コンタクトと前記第３コンタクトは同電位とされることが好適である。これにより、ＳＰＡＤのバイアス電源の数を減らすことができる。

また、前記第３コンタクトは浮遊電位とされることが好適である。これにより、ＳＰＡＤの結線数を減らすことができる。

また、前記第１コンタクトと前記第３コンタクトとの間にバイアス電圧が印加され、前記バイアス電圧は静的又は動的に変調されていることが好適である。これにより、前記第１半導体層と前記第４半導体層との間の接合で形成される空乏層の深さを静的又は動的に変化させることができる。

また、前記第３半導体層と同導電型の埋込み分離層を備え、前記第３半導体層と前記埋込み分離層とが深さ方向に積層されることが好適である。これにより、前記隣り合うＳＰＡＤの空乏層が接触するのを防止し、互いに隣り合うＳＰＡＤの分離を向上できる。

また、前記埋込み分離層は、前記第２半導体層と少なくとも部分的に同じフォトマスクを用いて形成されることが好適である。製造に要するフォトマスク数を減じることにより、製造コストを低減できる。

また、前記エピタキシャル層は、表面から深さ方向に向かってドーピング濃度が高くなるようにドーピング濃度勾配を有することが好適である。これにより、前記エピタキシャル層でフォトン吸収により発生したキャリアがＳＰＡＤのアバランシェ増幅領域まで移動させるので、フォトン検出効率を高めることができる。

また、前記第１半導体層は、ｎ型の導電型であり、前記第２半導体層は、ｐ型の導電型であり、前記第３半導体層は、ＣＭＯＳプロセスで利用可能なｐ−ｗｅｌｌであり、前記エピタキシャル層は、ｐ型の導電型であり、前記基板は、ｐ型の導電型であることが好適である。これにより、標準的なＣＭＯＳプロセスからわずかなプロセス変更でＳＰＡＤを製造することができる。

また、前記第１半導体層は、ＣＭＯＳプロセスで利用可能なｎ−ｗｅｌｌであり、前記第４半導体層は、ＣＭＯＳプロセスで利用可能なｐ^＋層であることが好適である。これにより、標準的なＣＭＯＳプロセスから最小限のプロセス変更でＳＰＡＤを製造することができる。

また、前記第１半導体層と前記第２半導体層との接合のブレークダウン電圧は、前記第１半導体層と前記第２半導体層以外の領域との接合のブレークダウン電圧よりも低いことが好適である。これにより、前記第１半導体層と前記第２半導体層以外の領域との接合付近で予期しないブレークダウンを防止できる。

また、前記第１半導体層と前記第３半導体層との間の平面方向の空乏層の幅は、前記第１半導体層と前記エピタキシャル層との間の深さ方向の空乏層の厚さより小さいことが好適である。

また、上記ＳＰＡＤをアレイ状に配置した集積回路とすることが好適である。

本発明によれば、近赤外のような長波長の光に対して感度が高く、コストが低いＳＰＡＤを提供することができる。

第１の実施の形態におけるＳＰＡＤの構造を示す断面模式図である。 第１の実施の形態におけるＳＰＡＤの深さ方向のドーピングプロファイルを示す図である。 ドーピングプロファイルが不適切な場合に形成される空乏層を示す断面模式図である。 第２の実施の形態におけるＳＰＡＤの構造を示す断面模式図である。 第２の実施の形態におけるＳＰＡＤの深さ方向のドーピングプロファイルを示す図である。 第３の実施の形態におけるＳＰＡＤの構造を示す断面模式図である。 第４の実施の形態におけるＳＰＡＤの構造を示す断面模式図である。 第４の実施の形態におけるＳＰＡＤの深さ方向のドーピングプロファイルを示す図である。 本発明の実施の形態におけるＳＰＡＤの平面構造を示す図である。 本発明の実施の形態におけるＳＰＡＤの平面構造を示す図である。 従来のＳＰＡＤの構造を示す断面模式図である。

＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係るＳＰＡＤの断面図を示す。本実施の形態におけるＳＰＡＤは、エピタキシャル層２０２内に埋め込まれ、エピタキシャル層２０２と同じ導電型の第２半導体層２０３と、第２半導体層２０３上にインプラントされ、エピタキシャル層２０２と反対の導電型の第１半導体層２０４と、を含んで構成される。エピタキシャル層２０２は、エピタキシャル層２０２と同じ導電型のシリコン基板２０１の上方に成長させて形成された層である。好ましくは、第２半導体層２０３、エピタキシャル層２０２及びシリコン基板２０１はｐ型導電性であるのに対し、第１半導体層２０４はｎ型の導電性である。第１半導体層２０４及び第２半導体層２０３によって形成されたＳＰＡＤは、ｐ型の第２半導体層２０３と同じ導電型の第３半導体層２０５に囲まれ、隣接するＳＰＡＤと分離される。第１半導体層２０４は、その周辺部又は任意の導電経路を介して、高濃度にドープされた拡散層である電極又はコンタクト２０７に直接接続されている。第２半導体層２０３は、導電性経路であるエピタキシャル層２０２を介して、第３半導体層２０５上のコンタクト２０６、及び／又は、一般的に低抵抗の基板２０１上にありチップ２００の底部に位置するコンタクトに接続される。

ＳＰＡＤは、第２半導体層２０３を完全に包含する空乏領域２０８によってその特性が決まる。第１半導体層２０４及び第２半導体層２０３のドーピングプロファイルは、それぞれ、ＳＰＡＤがブレークダウン電圧の近く又はそれ以上にバイアスされているときに第２半導体層２０３が完全に空乏層化されるように、最適化されることが好適である。

図２は、本実施の形態におけるＳＰＡＤのドーピングプロファイルの例を示す。第２半導体層２０３のドーパント濃度のピーク値は、エピタキシャル層２０２のドーパント濃度よりも高く設定される。また、第１半導体層２０４のドーパント濃度のピーク値は、第２半導体層２０３のドーパント濃度のピーク値よりも高く設定される。ただし、第１半導体層２０４のドーピングプロファイルの形又は第２半導体層２０３のドーピングプロファイルの形によって、第１半導体層２０４のドーパント濃度のピーク値は第２半導体層２０３のドーパント濃度のピーク値より低い例もある。特に、第２半導体層２０３のドーピングプロファイルの厚さが狭ければ狭いほど第２半導体層２０３のドーパント濃度のピーク値を高くする必要がある。

このようなドーピングプロファイルを有するＳＰＡＤに対してバイアス電圧を印加すると、第２半導体層２０３は完全に空乏層化されて、空乏層内の空間電荷によってその領域に非常に高い電界を生じさせる。電界は、特に第１半導体層２０４と第２半導体層２０３との接合領域において空乏層の他の領域の電界に比べて高く、例えば３×１０^５Ｖ／ｃｍのオーダーとなる。

さらに、例えば、１０^１４／ｃｍ^３から１０^１５／ｃｍ^３の比較的低ドーピング濃度であるエピタキシャル層２０２を想定すると、空乏層２０８の深さ方向の幅２０９は、下方向に拡大され、横方向の幅２１０よりも大きくなる。ここで、空乏層２０８の横方向の幅２１０は、通常は図１に示されているよりも大きくなる傾向がある。

しかしながら、本発明の実施の形態では、空乏層の横方向に延びる領域２１１内の最大電界が第２半導体層２０３内の平面状高電界領域における電界よりも低くなるように第３半導体層２０５と第１半導体層２０４との距離を調整することにより、横方向の幅２１０を低減させることができる。

空乏層の下部領域内又はその近傍で吸収されたフォトンは、アバランシェ降伏を誘発して、効率的に検出される。空乏層２０８の深さ２０９は拡大されているので、近赤外のような長波長光信号には特に、フォトン検出効率を向上できる。一方、空乏層２０８の横方向に延びる領域２１１で吸収されたフォトンは、完全なアバランシェ降伏を誘発できないので、検出されない。したがって、ＳＰＡＤの開口率を高めるためには空乏層の横幅２１０を制限して、不感領域を小さくする必要がある。

これとは対照的に、第１半導体層２０４及び第２半導体層２０３のドーピングプロファイルを不適切に設定した場合の空乏層を、図３に示す。ＳＰＡＤがブレークダウン電圧以上の電圧にバイアスされたときに第２半導体層２０３が完全に空乏層化しない。この場合、図１に示す本発明の実施形態とは異なり、第１半導体層２０４と第３半導体層２０５の間の空乏層の横幅より第１半導体層２０４と第２半導体層２０３との間の空乏層の深さ方向の幅は小さくなる。図３のＳＰＡＤは、上記の本発明の第１の実施形態の利点を提示せず、従来技術と同じ欠点を示す。

使用するＣＭＯＳプロセスにおいてＳＰＡＤに適した層がない場合、本実施の形態におけるＳＰＡＤの第１半導体層２０４及び第２半導体層２０３を最適化するためにＣＭＯＳプロセスのカスタマイズを必要とするかもしれない。ただし、大きなコスト増はなく、ＣＭＯＳ集積回路を製造する既存の設備のみを用いて製造できる。

現代のＣＭＯＳプロセスでは、一般的に２０から３０のフォトマスクを必要とする。第１半導体層２０４及び第２半導体層２０３を形成するためにフォトマスクの枚数の増加が２以下、理想的には追加のフォトマスクをゼロにできれば、本発明の実施に要する製造コストの増加は十分に小さいと考えられる。

さらに、現代のＣＭＯＳプロセスでは、通常、シリコンウェーハに所望のドーピングプロファイルを形成するために、拡散工程よりもイオン注入工程を採用することが多い。イオン注入では層の特性を詳細に画定でき、横方向および垂直方向のドーピングプロファイルを良好に制御することができる。第１半導体層２０４及び第２半導体層２０３は、現在のＣＭＯＳ技術で一般的に利用可能なイオン注入工程によって形成することができる。また、必要であれば、現在のＣＭＯＳプロセスにおける熱バジェットを変えることなくこれらの層を処理することができるので、任意のＣＭＯＳプロセスと互換性を維持できる。すなわち、本発明の実施形態におけるＳＰＡＤはＣＭＯＳプロセスにおいて既存の層のみを利用して設計・製造できることもある。多くの場合、第１半導体層２０４及び第２半導体層２０３の少なくとも一方をカスタマイズするのが好適である。

＜第２の実施の形態＞
図４は、本発明における第２の実施の形態を示す。このＳＰＡＤでは、第２半導体層２０３、第３半導体層２０５、エピタキシャル層２０２、基板２０１がｐ型導電性であるのに対して、第１半導体層２０４はｎ型の導電型である。本実施の形態では、ｐ型導電性の浅い第４半導体層２１２がＳＰＡＤの第１半導体層２０４の内部に形成される。第４半導体層２１２は、第１半導体層２０４と第２半導体層２０３の間のアバランシェ増幅領域とできるだけオーバーラップするように形成される。第４半導体層２１２は、１つまたは複数の電極２１３によって接続されていてもよい。

図５は、本実施の形態におけるＳＰＡＤのドーピングプロファイルの例を示す。図５に示すように、第４半導体層２１２のドーパント濃度のピーク値は、第１半導体層２０４のドーパント濃度のピーク値よりも高く設定される。また、第４半導体層２１２は、第１半導体層２０４よりも浅い領域に薄く形成される。

単結晶シリコンとその上に成長させたシリコン酸化膜との間の界面２１４では、偏析効果によって、注入される不純物の種類に依存する深さ方向への静電ポテンシャル場が形成される。ヒ素やリンなどのｎ型不純物は、シリコン表面からデバイスの深部に向かってキャリアのドリフトを引き起こす電界を生成する。一方で、シリコン／酸化物界面には、キャリアの生成／再結合中心が高密度に存在するため、熱的に生成された不要のキャリアがＳＰＡＤのアバランシェ増幅領域に達することがあり擬カウントを増大させる原因となり得る。

第４半導体層２１２の機能は、このような表面生成キャリアからＳＰＡＤアバランシェ増幅領域を分離し、デバイスのノイズ性能を向上させることである。電極２１３を介して第４半導体層２１２に印加されるバイアス電圧は、例えばコンタクト２０７と電極２１３とを短絡することにより、好ましくは第１半導体層２０４のバイアスと等しくする。あるいは、第４半導体層２１２と第１半導体層２０４の間の相対的なバイアスは、静的または動的に変調され、これらの層の間に形成される空乏層の形状と厚さを意図的に制御し、例えば、これに限定されないが、その接合部近傍での少数キャリアの収集能力を増減させる。

本実施の形態によれば、実施形態に限定されるものではないが、第１半導体層２０４は、完全に又は部分的にエピタキシャル層２０２内に埋め込むことにより、潜在的に第４半導体層２１２を不要にすることもできる。

＜第３の実施の形態＞
図６は、本発明における第３の実施の形態を示す。図６のＳＰＡＤは、前述の実施形態のＳＰＡＤとほぼ同じ特性を示す。

本実施の形態では、隣接するＳＰＡＤ間の分離は、第３半導体層２０５のみによって達成されるのではなく、同じ導電型の第３半導体層２０５及び埋込み分離層２１５の垂直方向の重ね合わせによって達成される。好ましくは、第３半導体層２０５と埋込み分離層２１５は、ｐ型の導電性である。この垂直の重ね合わせによって、隣接するＳＰＡＤの空乏層２０８が互いに接触することを防止し、隣接するＳＰＡＤの分離を改善することができる。

第３半導体層２０５及び埋込み分離層２１５の各々は、現在のＣＭＯＳプロセスで利用可能な層、またはそれらの任意の組み合わせによって形成することができる。例えば、第３半導体層２０５はｐ−ｗｅｌｌ層、コンタクト２０６はｐ^＋層、埋込み分離層２１５はｄｅｅｐ−ｐ−ｗｅｌｌ層を用いて形成することができる。また、埋込み分離層２１５は、第２半導体層２０３と同じイオン注入工程によって形成してもよく、標準のｐ−ｗｅｌｌ層やｄｅｅｐ−ｐ−ｗｅｌｌ層の任意の重ね合わせによって形成してもよい。

なお、図６の構成において、第４半導体層２１２と電極２１３とを設けなくてもよく、これらがない場合には隣接ＳＰＡＤ間の分離層の構成以外は第１の実施の形態と同様の構成となる。第４半導体層２１２と電極２１３が存在する場合には、隣接ＳＰＡＤ間の分離層の構成以外は図４の実施の形態と同様の構成となる。

＜第４の実施の形態＞
図７は、エピタキシャル層２０２のようなドーピングプロファイルを活用した本発明における第４の実施の形態を示す。このＳＰＡＤは、第３の実施形態と多くの構成要素が共通であり、それらの構成による利点は同様である。

図８は、本実施の形態におけるＳＰＡＤのドーピングプロファイルの例を示す。基板２０１はｐ型導電性であることが好適である。また、図８に示すように、エピタキシャル層２０２のドーピング勾配２１６の平均ドーピング濃度はエピタキシャル層２０２の平均ドーピング濃度よりも高いことが好適である。エピタキシャル層２０２の平均ドーピング濃度は１０^１４／ｃｍ^３から１０^１５／ｃｍ^３の間とすることができ、基板２０１の平均ドーピング濃度は１０^１８／ｃｍ^３よりも高くすることが好適である。

米国特許公開第２０１０／０１５９６３２号明細書では、ＢＳＩ（裏面照射型）イメージセンサを製造する方法が開示されている。当該文献によれば、現代のＣＭＯＳプロセスでは高濃度にドープされた基板上にエピタキシャル層を形成し、エピタキシャル層のドーピングに勾配を設けることで利点が得られるとされている。ＢＳＩの構成では、シリコン基板の裏面の近く、即ちウェハ薄化後のエピタキシャル層の残りの部分において大半のフォトンが吸収される。ドーピングの勾配はフォトン吸収によって生成された電子−正孔対の分離を促進し、少数キャリア、例えば電子をフォトダイオード領域に移動させるので、フォトダイオードの応答性が向上する。

米国特許公開第２０１０／０１５９６３２号明細書に記載の製造方法では、ドーピング勾配を形成するために表面側における層の熱処理だけでなく、エピタキシャル層のドーパントの自然な上向きの拡散を利用している。このようにドーピング勾配は追加の処理工程なしに、わずかな追加工程で設けることができる。表面側における層の熱処理を行うと、高濃度にドープされた基板のドーパントが裏面から表面側に向けて上方に拡散する。エピタキシャル層の成長過程及びｐ−ｗｅｌｌ形成工程のような高温でのイオン注入過程において、このようなドーパントの拡散が生じる。このような表面側の熱処理には、勾配を形成するドーパントをアニールし、均等に活性化する作用もあるので、製造時間とコストの増加に繋がる工程の追加を必要としない。

以上に述べたように、ドーピング勾配２１６は、通常のＣＭＯＳプロセスにおけるウェハ処理工程において自然に形成することができる。または、通常の熱処理工程には大きな影響を与えずに、追加の熱処理工程により形成することもできる。ドーピング勾配２１６は、特にイメージセンサ用および／または高耐圧用のＣＭＯＳプロセスにおける熱処理工程により形成することが好適である。

エピタキシャル層のドーピング勾配は、フォトンの検出効率を向上させることができる。ドーピング勾配により形成される電界により、フォトンの吸収によって生成された電子がＳＰＡＤの空乏層に向かって移動されるので、フォトン検出効率を向上させることができる。近赤外のような長波長のフォトンは、より深部で吸収されるので、表面照射の場合、エピタキシャル層のドーピング勾配によるフォトン検出効率の向上効果が大きい。

エピタキシャル層２０２内で吸収されたフォトンは、空乏領域２０８の底より下において電子−正孔対を生成する。エピタキシャル層内のドーピング勾配は、エピタキシャル層２０２の底部から上向きに電子を移動させる電界を形成する。この電界により、電子が移動して空乏層に到達すると、アバランシェ増幅領域に向かって衝突電離を繰り返して増倍される。クエンチングによりＳＰＡＤバイアス電圧がブレークダウン電圧まで減少すると、雪崩現象が止る。その結果、空乏層及びその近傍からエピタキシャル層の底にかけて大きな体積で入射フォトンを検出可能になる。エピタキシャル層２０２のドーピング勾配２１６内で吸収されるフォトンによって生成された電子は上向きに移動して、略１０^−９秒未満で空乏層の底部に到達することができるので、ＳＰＡＤの高速応答が実現される。基板２０１内では、ドーピング濃度が一定であるため、キャリアを移動させる電界がなく、ドーピング濃度が高いため、キャリアのライフタイムも短い。したがって、基板２０１内では、フォトン吸収で生成されたキャリアも熱的に生成されたキャリアも、いずれもアバランシェを誘発する確率は小さい。

なお、図８に示された幾つかの層は、他の実施の形態と同様に設けなくてもよい。具体的には、エピタキシャル層２０２のドーピング勾配２１６及びそれに関連する利点に機能的に干渉することなく、第４半導体層２１２、分離層２１５及び電極２１３は図８の実施形態から除去することができる。

上記実施の形態におけるＳＰＡＤは、チップ積層による実装形態に適用することができる。すなわち、ＳＰＡＤが形成されたウェーハを薄く加工し、信号処理回路等の付加回路を形成した他のウェーハと貼り合わせることができる。貫通シリコンビア技術やマイクロバンプアレイ技術等のウェーハ間の接続技術に依存するが、ＳＰＡＤは表面又は裏面のいずれからも照射される状態で使用できる。ＢＳＩ又はＦＳＩに対するチップ積層、薄化、ウェハの接合は、上記実施の形態におけるＳＰＡＤの構造及び効果に影響を及ぼさない。

標準のＣＭＯＳプロセスと比較した場合、イメージセンサ用及び高耐圧用の特殊なＣＭＯＳプロセスではより多くの半導体層の形成工程を含んでいる。これらのＣＭＯＳプロセスで使用可能な半導体層及びそれらの組み合わせで、上記実施の形態におけるＳＰＡＤを形成することができる。

また、上記実施の形態ではＳＰＡＤの断面構造のみを示したが、ＳＰＡＤを製造するためのフォトマスクの形や大きさは特に限定されるものではない。例えば、集積回路の表面側から見て、ＳＰＡＤの形状は円形、楕円形、長方形、正方形、さらには不規則な多角形であってもよい。第２半導体層２０３と第１半導体層２０４は端部でのブレークダウンを防止するための形状、好ましくは曲率半径の非常に小さい角や鋭角な角を含まないようにすることが好適である。

図９Ａは、第２半導体層２０３と第１半導体層２０４の好ましい形状を示す。図９Ａでは、ＳＰＡＤアレイのフィルファクタを最大にするために、第２半導体層２０３と第１半導体層２０４が丸い角を有する正方形の形とされている。ｐｎ接合の曲率効果により降伏電圧の局所的な低下を防ぐために、鋭角の角を排している。角の曲率半径は、製造工程におけるフォトマスク処理における変動を考慮して、空乏層の厚さ２０９よりも大きくなるように設計することが好ましい。

図９Ｂに、別の好ましいＳＰＡＤの形状を示す。第２半導体層２０３及び第１半導体層２０４は、端部でのブレークダウンのリスクを最小限にするために円形とされる。図９Ｂでの開口率は図９Ａの開口率に比べて小さいので、円形のＳＰＡＤは小さなＳＰＡＤが望まれる場合に使用される。

図９Ａ及び図９Ｂでは、上記実施の形態で用いられる層が省略されている。例えば、第３半導体層２０５及び分離層２１５は、一般的に隣接するＳＰＡＤ間の領域２１７内に配置され、任意の形状を採用してよい。例えば、第３半導体層２０５及び分離層２１５層の形状は、第１半導体層２０４と補集合の形状であってもよく、第１半導体層２０４と第３半導体層２０５との間の適切な距離を維持するものであればよい。画素の境界内に回路実装する必要がある場合、ｎ型ＭＯＳＦＥＴを第３半導体層２０５の内部に直接設けることができる。また、ｐ型ＭＯＳＦＥＴを画素の境界内に実装する場合、第３半導体層２０５又はＳＰＡＤ間の領域２１７内にｎ型ウェルを形成して、その内側に設けることができる。形成されたｎ型ウェルは、ｎ型層である第１半導体層２０４又は第２半導体層２０３から分離されていなければならない。

なお、本実施の形態では、「キャリア」という用語は、電子または正孔のいずれかである半導体材料内の電荷の粒子である。

「アレイ」という用語は、複数のＳＰＡＤや画素等の要素の１個以上の配列または集合を意味する。「画素」という用語は、受光器配列の１つの要素を参照しており、１個以上の任意の数のＳＰＡＤのアレイで構成される。例えば、一つの画素は、数十から数百のＳＰＡＤを含むことがある。

なお、上記の説明において、定量的な説明は、例示としての目的でのみ示されており、それらは実施の形態に記載された値に限定されない。

「オーダー」の用語は、そのパラメータまたは変数が取り得る近似値を意味する。例えば、電界やドーピング濃度等のパラメータまたは変数は、実施の形態において示される値の１／１０、１／１００、１／１０００程度小さな値とされるかもしれないし、あるいは、１０、１００、１０００倍程度大きな値とされるかもしれない。「長波長」の用語は、可視スペクトルの中央の波長よりも長い波長を意味する。長波長信号の例としては、可視光の６３５ｎｍや７００ｎｍ、近赤外の８５０ｎｍや９００ｎｍの波長の光信号を含んでいる。「導電経路」は、ドープされた半導体材料（空乏層化されているか否かに関わらず）を介しての経路を指すだけでなく、部分的に抵抗体を含む経路をも意味する。「近傍」の用語は、好ましくは領域内及び領域に隣接することを意味する。これは、拡散領域や注入領域のように他の領域との境界が明確に画定されない場合にも使用される。また、「近傍」の用語は、対象領域から数ナノメートル以内又は数マイクロメートル以内の平面的又は立体的な領域を意味する。

「インプラント層」の用語は、拡散工程またはイオン注入工程によって、半導体材料の表面に形成される半導体層を意味する。また、「埋込み層」の用語は、半導体材料の表面から深い位置に形成される半導体層を意味する。ＣＭＯＳプロセスの「埋め込み層」の例としては、ｄｅｅｐ−ｗｅｌｌ、埋め込みｗｅｌｌがあり、これらは深い位置ほどドーピング濃度が高くなるプロファイルを持つ。これらの埋め込み層は、１つ又は複数のイオン注入工程により、シリコンウェハ上に形成することができる。一般に、各イオン注入工程では、イオンのエネルギーや注入角などのプロセスパラメータは異なるものが用いられる。

１０１ 第１半導体層、１０２ 第２半導体層、１０３ 分離層、１０４，１０５ 電極、１０６ 空乏層、１０７ アバランシェ増幅領域（平面状の高電界領域）、１０８ 基板、１１０ ｐｎ接合、１１１ 空乏層の深さ方向の幅、１１２ 空乏層の横方向の幅、１１４ ガードリング、２００ チップ、２０１ 基板、２０２ エピタキシャル層、２０３ 第２半導体層、２０４ 第１半導体層、２０５ 第３半導体層、２０６ コンタクト、２０７ コンタクト、２０８ 空乏層（空乏領域）、２０９ 空乏層の深さ方向の幅、２１０ 空乏層の横方向の幅、２１１ 空乏層の横方向の領域、２１２ 第４半導体層、２１３ 電極、２１４ シリコン／酸化膜界面、２１５ 埋め込み分離層、２１６ ドーピング勾配、２１７ 隣接ＳＰＡＤ間の領域。

本発明の一つの態様は、シングルフォトンアバランシェフォトダイオード（ＳＰＡＤ）であって、第１の導電型を有する第１半導体層と、前記第１半導体層下に前記第１の導電型とは反対の第２の導電型を有する第２半導体層と、前記第１半導体層を取り囲む前記第２の導電型の第３半導体層と、基板上に形成された前記第２の導電型のエピタキシャル層と、前記第１半導体層に電圧を印加するための第１コンタクトと、前記第２半導体層に電圧を印加するための第２コンタクトと、を備え、前記第２半導体層は前記エピタキシャル層に埋め込まれており、前記第１半導体層の底部と前記第２半導体層との接合のブレークダウン電圧は、前記第１半導体層と前記第２半導体層以外の領域との接合のブレークダウン電圧よりも低く、前記第１コンタクトと前記第２コンタクトとの間にバイアス電圧を印加することによって、前記第２半導体層が完全に空乏層化されると共に、前記第１半導体層と前記第３半導体層との間の平面方向の空乏層の幅は、前記第１半導体層と前記エピタキシャル層との間の深さ方向の空乏層の厚さより小さいことを特徴とするＳＰＡＤことを特徴とする。これにより、前記第１半導体層と前記第２半導体層との間の接合は、前記基板の表面と略平行な平面状のアバランシェ増幅領域を形成し、前記第１半導体層と前記第３半導体層との間の横方向の空乏層の幅は、前記第１半導体層と前記エピタキシャル層との間の深さ方向の空乏層の幅より小さくなる。空乏層の横方向の幅が小さいので、隣接するＳＰＡＤの距離を小さくでき、開口率を高めることができる。空乏層の深さ方向の幅が大きいのでフォトン検出効率を高めることができる。

また、前記第１半導体層に埋め込まれ、前記第２の導電型の第４半導体層と、前記第４半導体層に電圧を印加するための第３コンタクトと、を備えることが好適である。前記第１半導体層と前記第４半導体層との間の接合により、前記アバランシェ増幅領域上のシリコン／シリコン酸化膜界面で熱的に発生する不要キャリアから前記アバランシェ増幅領域を分離して、前記不要キャリアによる誤検出頻度を低減できる。

また、前記第１半導体層は、ｎ型の導電型であり、前記第２半導体層は、ｐ型の導電型であり、前記第３半導体層は、ｐ−ｗｅｌｌであり、前記エピタキシャル層は、ｐ型の導電型であり、前記基板は、ｐ型の導電型であることが好適である。

また、前記第１半導体層は、ｎ−ｗｅｌｌであり、前記第４半導体層は、ｐ ^＋層であることが好適である。

Claims (14)

1. シングルフォトンアバランシェフォトダイオード（ＳＰＡＤ）であって、
   第１の導電型を有する第１半導体層と、
   前記第１半導体層下に前記第１の導電型とは反対の第２の導電型を有する第２半導体層と、
   前記第１半導体層を取り囲む前記第２の導電型の第３半導体層と、
   基板上に形成された前記第２の導電型のエピタキシャル層と、
   前記第１の導電型の導電層を介して、前記第１半導体層と接続された第１コンタクトと、
   前記第２の導電型の導電層を介して、前記第２半導体層と接続された第２コンタクトと、
   を備え、
   前記第２半導体層は前記エピタキシャル層に埋め込まれており、
   前記第１コンタクトと前記第２コンタクトとの間にバイアス電圧を印加することによって、前記第２半導体層が完全に空乏層化されることを特徴とするＳＰＡＤ。
2. 請求項１に記載のＳＰＡＤであって、
   前記第１半導体層は、ｎ型の導電型であり、
   前記基板、前記エピタキシャル層、前記第２半導体層及び前記第３半導体層は、ｐ型の導電型であることを特徴とするＳＰＡＤ。
3. 請求項１又は２に記載のＳＰＡＤであって、
   前記第１半導体層内に形成され、前記第２の導電型の第４半導体層と、
   前記第１の導電型の導電層を介して、前記第４半導体層に接続された第３コンタクトと、
   を備えることを特徴とするＳＰＡＤ。
4. 請求項３に記載のＳＰＡＤであって、
   前記第１コンタクトと前記第３コンタクトは同電位とされることを特徴とするＳＰＡＤ。
5. 請求項３に記載のＳＰＡＤであって、
   前記第３コンタクトは浮遊電位とされることを特徴とするＳＰＡＤ。
6. 請求項３に記載のＳＰＡＤであって、
   前記第１コンタクトと前記第３コンタクトとの間にバイアス電圧が印加され、前記バイアス電圧は静的又は動的に変調されていることを特徴とするＳＰＡＤ。
7. 請求項１〜６のいずれか１項に記載のＳＰＡＤであって、
   前記第３半導体層と同導電型の埋込み分離層を備え、
   前記第３半導体層と前記埋込み分離層とが深さ方向に積層されることを特徴とするＳＰＡＤ。
8. 請求項７に記載のＳＰＡＤであって、
   前記埋込み分離層と前記第２半導体層とは、少なくとも部分的に同じフォトマスクを用いて形成されることを特徴とするＳＰＡＤ。
9. 請求項１〜８のいずれか１項に記載のＳＰＡＤであって、
   前記エピタキシャル層は、表面から深さ方向に向かって濃度が高くなるようなドーピング勾配を有することを特徴とするＳＰＡＤ。
10. 請求項９に記載のＳＰＡＤであって、
    前記第１半導体層は、ｎ型の導電型であり、
    前記第２半導体層は、ｐ型の導電型であり、
    前記第３半導体層は、ＣＭＯＳプロセスで利用可能なｐ−ｗｅｌｌであり、
    前記エピタキシャル層は、ｐ型の導電型であり、
    前記基板は、ｐ型の導電型であることを特徴とするＳＰＡＤ。
11. 請求項３に記載のＳＰＡＤであって、
    前記第１半導体層は、ＣＭＯＳプロセスで利用可能なｎ−ｗｅｌｌであり、
    前記第４半導体層は、ＣＭＯＳプロセスで利用可能なｐ^＋層であることを特徴とするＳＰＡＤ。
12. 請求項１〜１１のいずれか１項に記載のＳＰＡＤであって、
    前記第１半導体層の底部と前記第２半導体層との接合のブレークダウン電圧は、前記第１半導体層と前記第２半導体層以外の領域との接合のブレークダウン電圧よりも低いことを特徴とするＳＰＡＤ。
13. 請求項１〜１２のいずれか１項に記載のＳＰＡＤであって、
    前記第１半導体層と前記第３半導体層との間の平面方向の空乏層の幅は、前記第１半導体層と前記エピタキシャル層との間の深さ方向の空乏層の厚さより小さいことを特徴とするＳＰＡＤ。
14. 請求項１〜１３のいずれか１項に記載のＳＰＡＤをアレイ状に配置した集積回路。
    

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