JP7147152B2

JP7147152B2 - 半導体光素子

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Publication number: JP7147152B2
Application number: JP2017224681A
Authority: JP
Inventors: 亮中尾; 達郎開; 孝明硴塚; 慎治松尾
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2017-11-22
Filing date: 2017-11-22
Publication date: 2022-10-05
Anticipated expiration: 2037-11-22
Also published as: JP2019096730A

Description

本発明は、光素子と熱膨張係数差が小さい基板材料を用いて作製される半導体光素子構造に関し、より詳細には光素子作製工程の熱歪を解消し、厚膜のｐ型半導体層を有する半導体積層構造により構成される半導体光素子に関する。

半導体素子は、小型低消費電力な素子として広く普及している。特に、半導体レーザを始めとする半導体光素子は情報通信システムを構成する重要な部品である。

発光・受光・光変調を行う半導体光素子の材料としては、ＩｎＰやＧａＡｓ等の化合物半導体が用いられており、低消費エネルギーな半導体光素子では化合物半導体で形成される光素子活性層へ強く光を閉じ込めることにより高効率化が図られてきた（例えば、非特許文献１）。

強い光閉じ込めを形成する手法として、例えば非特許文献１にあるように屈折率差の大きい層構造を形成する事が提案されてきた。非特許文献１では、光素子活性層をＩｎＰ及びＩｎＧａＡｓＰ等の化合物半導体で形成し、この上下を空気及びＳｉＯ₂で形成することで大きな屈折率差による強い光閉込めを実現している。また、この半導体光素子はＳｉ基板上に形成されている。

非特許文献１に記載の構造は、光素子活性層中へ強く光を閉じ込められる一方、クラッド層または基板に用いられているＳｉＯ₂およびＳｉは熱膨張係数が光素子の大部分を構成するＩｎＰよりも遥かに小さいため、積層構造の形成後に昇温を含む半導体製造・加工工程で熱による歪が発生し、半導体積層構造内への転位やクラックの発生が課題であった。

熱による歪を転位やクラックが発生しない程度に収めるためには、半導体積層構造を臨界膜厚以下の薄膜とする必要がある。例えば、Ｓｉ基板上に形成されるＩｎＰ系半導体光素子の場合、非特許文献１によれば、ＭＯＶＰＥ法によるＩｎＰ再成長温度に耐えるＩｎＰ系半導体光素子の膜厚はおよそ４００ｎｍ以下と計算されている。

このような薄層の半導体層を用い基板と平行方向に電流を注入するような場合には、電流の流れる断面積が小さくなるため、電気抵抗が増大する問題が生じる。特に、半導体光素子としては移動度の小さいｐ型半導体の電気抵抗が問題となる。

一方、何らかの方法で熱歪を回避でき、半導体素子部分を厚膜化できたとして、単純に積層構造全体を厚膜化してしまうと、屈折率差を利用した強い光閉込め効果が弱まり、単位体積あたりの光閉込め係数が低下する問題がある。

これらの問題のため、強い光閉込めとｐ型半導体部分の低抵抗化を両立し、昇温を伴う製造工程に耐えうる半導体光素子構造はこれまでに実現されていなかった。

T． Fujii， T． Sato， K． Takeda， K． Hasebe， T． Kakitsuka， and S． Matsuo， "Epitaxial growth of InP to bury directly bonded thin active layer on SiO2/Si substrate for fabricating distributed feedback lasers on silicon，" IET Optoelectron．， vol． 9， no． 4， pp． 151-157， Aug． 2015．

従来利用されてきた基板の表面に対し垂直方向に大きな屈折率差を有し強い光閉込めを実現しつつ、厚膜のｐ型半導体層を有し、かつ昇温を伴う製造工程で転位やクラックを生じない半導体光素子は実現が困難であった。

本発明は、このような問題点を解決するためになされたものであり、半導体光素子を構成する基板を活性層、ｎ型半導体層、及びｐ型半導体層よりも屈折率が小さく、かつ熱膨張係数が活性層、ｎ型及びｐ型半導体層と同程度の材料とすることで、昇温を伴う製造工程に耐え、かつ電気抵抗の小さな半導体光素子を実現することを目的とする。

上記目的を達成するため、本発明の構造では図１のように化合物半導体を用いて活性層１０２、コア層１０３、ｎ型半導体層１０４、及びｐ型半導体層１０５を設け、半導体基板１００に活性層１０２、コア層１０３、ｎ型半導体層１０４、及びｐ型半導体層１０５の材料よりも屈折率が小さく、かつ、熱膨張係数が活性層１０２、コア層１０３、ｎ型半導体層１０４、及びｐ型半導体層１０５とほぼ同程度の材料を用い、半導体基板１００の上面に平行な向きに電流を注入または電界を印加することが出来る構造を有する。半導体基板１００と、コア層１０３、ｎ型半導体層１０４、及びｐ型半導体層１０５との間に、下部クラッド層１０１がある。

本発明の半導体光素子の一様態は、半導体基板及び下部クラッド層と、前記下部クラッド層上にあり、かつ、活性層を含むコア層と、前記半導体基板の平面方向から前記コア層を挟み、かつ、前記下部クラッド層上のｎ型半導体層及びｐ型半導体層と、前記コア層、前記ｎ型半導体層及び前記ｐ型半導体層上の上部クラッド層と、を備え、前記半導体基板の屈折率は、前記活性層、ｎ型半導体層及びｐ型半導体層の屈折率よりも小さく、前記半導体基板の前記平面方向への熱膨張係数が、Ｓｉよりも大きく、前記活性層、ｎ型半導体層及びｐ型半導体層の熱膨張係数とおおよそ等しく、前記ｐ型半導体層の内少なくとも一部が前記ｎ型半導体層よりも膜厚が厚く、又は、前記ｐ型半導体層に段差があり、前記活性層を含む前記コア層は前記下部クラッド層に対して接合して形成された層であり、前記ｎ型半導体層及び前記ｐ型半導体層は前記下部クラッド層上に再成長した層であり、前記ｎ型半導体層はｎ型ＩｎＰ層であり、前記ｐ型半導体層はｐ型ＩｎＰ層であり、前記ｐ型ＩｎＰ層の最も厚い部分の厚さが、前記ｎ型ＩｎＰ層および前記ｐ型ＩｎＰ層と前記半導体基板との間の熱膨張係数差によって決定される臨界膜厚よりも薄く、前記ｐ型半導体層の一部のみが前記コア層よりも厚膜とされていることを特徴とする。
また、本発明の半導体光素子の別の様態は、半導体基板及び下部クラッド層と、前記下部クラッド層上にあり、かつ、活性層を含むコア層と、前記半導体基板の平面方向から前記コア層を挟み、かつ、前記下部クラッド層上のｎ型半導体層及びｐ型半導体層と、前記コア層、前記ｎ型半導体層及び前記ｐ型半導体層上の上部クラッド層と、を備え、前記活性層を含むコア層は前記下部クラッド層に対して接合して形成された層であり、前記ｎ型半導体層及び前記ｐ型半導体層は前記下部クラッド層上に再成長した層であり、前記半導体基板の屈折率は、前記活性層、ｎ型半導体層及びｐ型半導体層の屈折率よりも小さく、前記半導体基板の前記平面方向への熱膨張係数が、Ｓｉよりも大きく、前記活性層、ｎ型半導体層及びｐ型半導体層の熱膨張係数とおおよそ等しく、前記ｐ型半導体層の内少なくとも一部が前記活性層よりも膜厚が厚く、前記ｐ型半導体層及び前記ｎ型半導体層は、前記半導体基板の上面と対向する下面と、前記下面と反対側にあり、かつ、前記下面の面積よりも小さい上面と、前記上面において前記コア層に近い一辺と、前記上面に近いコア層の上面の一辺とを二辺とする斜面と、前記コア層の側面と接する面と、前記接する面とは反対側の側面とを有し、前記上面上に接して、コンタクト層及び電極が設けられており、前記ｎ型半導体層及び前記ｐ型半導体層のうちの最も厚い部分の厚さが、前記ｎ型半導体層及び前記ｐ型半導体層と前記半導体基板との間の熱膨張係数差によって決定される臨界膜厚よりも薄いことを特徴とする。

前記下部クラッド層は、前記半導体基板上にあることを特徴とする。

前記活性層、前記ｎ型半導体層及び前記ｐ型半導体層がＩｎＰ，ＧａＡｓ，ＡｌＡｓ，ＧａＰ，又はこれらの化合物の少なくとも一つ以上で構成されることを特徴とする。

前記半導体基板及び下部クラッド層は、ＳｉＣを含むことを特徴とする。

前記下部クラッド層は、クラッド材料を含む絶縁層を含み、
前記絶縁層は、前記コア層と前記半導体基板の間にあることを特徴とする。

前記上部クラッド層は、空気層を有し、前記活性層、前記ｎ型半導体層及び前記ｐ型半導体層は、化合物半導体を含み、前記絶縁層は、ＳｉＯ₂を含むことを特徴とする。

前記半導体基板はＳｉＣ基板であり、前記ｎ型半導体層及び前記ｐ型半導体層のうちの最も厚い部分の膜厚は２８００ｎｍ以下であることを特徴とする。

本発明に係る半導体光素子構造によれば、強い光閉込めと低抵抗なｐ型半導体層を有し、昇温を含む製造工程に耐えうる半導体光素子が実現可能となる。

本発明による半導体光素子を示す構成図である。本発明の一実施形態にかかる半導体光素子構造を示す構成図である。歪と臨界膜厚の関係を示す図である。本発明の一実施形態の効果（ｐ型半導体層の抵抗）を検討する計算に用いた膜厚が一定のｐ型半導体層の構造およびサイズを示す図である。本発明の一実施形態の効果（ｐ型半導体層の抵抗）を検討する計算に用いた一部を厚膜化したｐ型半導体層の構造およびサイズを示す図である。ｐ型半導体層の一部を厚膜化した時の膜厚と抵抗の関係を示す図である。ｐ型半導体層の一部だけを厚膜化した場合の光閉込め係数とｐ型半導体層の電気抵抗の関係を示す図である。本発明の一実施形態（実施例２）にかかる半導体光素子構造を示す構成図である。

以下、本発明の半導体光素子の形態について、図を用いて詳細に説明する。但し、本発明は以下に示す実施例の記載内容に限定されず、本明細書等において開示する発明の趣旨から逸脱することなく形態および詳細を様々に変更し得ることは当業者にとって自明である。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を用い、その繰り返しの説明は省略することがある。

本実施例では、図２のような基板と平行に量子井戸活性層へ電流を注入する半導体レーザ構造を検討する。図２では、活性層２０３は量子井戸・障壁層材料として組成の異なるＩｎＧａＡｌＡｓにより形成され、この活性層２０３がｉ－ＩｎＰにより埋め込まれた構造でコア層２０４が形成されており、下部クラッド部及び基板としてＳｉＣを用いる。活性層２０３の多重量子井戸層の幅Ｗは０．６ μｍ，ｐ型半導体層（ｐ－ＩｎＰ）２０２、ｎ型半導体層（ｎ－ＩｎＰ）２０１及びコア層２０４の厚さｌは０．３１１μｍである。ＳｉＣ基板２００は活性層を形成するいかなる材料よりも屈折率が低く、かつ基板面内方向の熱膨張係数は、活性層２０３を形成するＩｎＰとほぼ等しい。

本明細書において、ＳｉＣ基板とは、実質的にＳｉＣからなる基板をいい、クラッド層の機能を兼ねることができる。また、上部クラッド層は空気層により形成されている。この構造において、ＩｎＰ及びＩｎＧａＡｌＡｓを含む活性層は結晶成長技術で、ＳｉＣを含むクラッド層及び基板は活性層２０３を含むコア層２０４との基板接合技術などで形成が可能であるが、作製の方法についてはこれに限らない。一部だけ厚膜としているｐ型半導体層２０１はエッチングや選択成長などの方法により形成が可能であるが、形成の方法はこれに限らない。ｐ型半導体層２０１の上面の一部上に、コンタクト層及び電極２０５が形成される。以上の作製工程により作製された半導体光素子は、ＳｉＣ基板２００の上面に対して平行方向に電流を注入する、または電圧を印加することにより動作する。

本実施例において、作製工程としての昇温範囲は非特許文献１と同様に結晶再成長技術により形成される（導波路型光素子）活性層の埋込み再成長温度（およそ６００度）と仮定する。ｎ型半導体層２０１およびｐ型半導体層２０２はこの再成長した層を用いて形成されるものとする。この時、例えばＩｎＰ系光素子活性層とＳｉＣ基板を１００度にて接合して形成したとすれば、温度変化ΔＴは約５００度となる。

熱により薄層のＩｎＰ系材料へ加えられる歪（熱歪）εは、おおよそ式１のように表される。
ε＝（a_s－a_f）ΔＴ（式１）
ここで、a_s、a_fはそれぞれ基板と薄膜の線熱膨張係数を表す。
表１にＩｎＰ，ＳｉＣ，Ｓｉの屈折率、線熱膨張係数の値を示す。なお、量子井戸に用いたＩｎＧａＡｌＡｓの線熱膨張係数及び屈折率はＩｎＰにおおよそ近い値を示す。

基板にＳｉＣを用いた本発明による場合、この熱歪は式１を用いると１５０ｐｐｍであり、仮に基板材料にＳｉを用いた場合では１０００ｐｐｍとなる。各材料の熱膨張係数はおおよそＩｎＰ: ４．６ｐｐｍ／Ｋ，Ｓｉ: ２．６ｐｐｍ／Ｋ，ＳｉＣ: ４．３ｐｐｍ／Ｋである。

これらの熱歪を元に、非特許文献１の式２を用いて臨界膜厚を計算するとＳｉＣ基板の場合には約２８００ｎｍ、Ｓｉ基板の場合には約３３０ｎｍ程度となる。臨界膜厚は、この値を超えると転位が発生する可能性を示唆する膜厚である。歪と臨界膜厚の関係を図３に示す。

仮に図２の構造を非特許文献１と同じく基板材料としてＳｉを用いて、１００度の温度環境下で接合し形成した場合、５００度の昇温工程を経ることを考えると、厚さ０．３１１ μｍ（= ３１１ｎｍ）の光素子層は臨界膜厚以下であるため、光素子層には転位やクラックは発生しないが、臨界膜厚が３３０ｎｍであるため、ｐ型半導体層はせいぜい１９ｎｍ程度しか厚膜化することはできない。

一方、本発明によるＳｉＣで形成された基板及びクラッド層を用いると、臨界膜厚が十分に大きいため、ｐ型半導体層２０２を２８００ｎｍ以下であれば任意に厚膜化可能である。

ｐ型半導体層２０２の抵抗を図４および図５の構造を元に計算する。Ｓｉ基板を用いた場合の図４の構造において、ｐ型半導体層膜厚０．３１１ μｍは活性層と同じ膜厚である。光素子層の長さは７５ μｍ、ｐ型のキャリアが走行する長さは、４ μｍとしている。ｐ型半導体層のキャリア密度は３×１０¹⁸ ｃｍ^-3、キャリア移動度は５０ｃｍ²／Ｖsと仮定する。

Ｓｉ基板を用いてｐ型半導体層を厚膜化できない場合（図４）、ｐ型半導体層の抵抗は７１．５ｏｈｍと計算される。

一方、本発明に従い図５のようにｐ型半導体層の一部を光素子活性層よりも厚膜化した場合、厚膜化により図６のようにｐ型半導体層の抵抗を低減することが可能である。図５の例では、ｐ型半導体層のうち半導体活性層から１μｍ離れた点から活性層から更に離れる方向に３ μｍを厚膜化する場合を考えた。

ところで、ｐ型半導体層だけでなく、活性層も含めて全体を厚膜化する方法や、ｐ型半導体層の全領域を厚膜化することによってもｐ型半導体層の電気抵抗を低減することも可能であるが、この方法によると、電気抵抗が下がる一方で活性層への光閉込め係数も低下し、高効率な半導体光素子とはならない。ｐ型半導体層全体を厚膜化した場合と、本発明の通りｐ型半導体層の一部だけを厚膜化した場合の光閉込め係数とｐ型半導体層の電気抵抗の関係を図７に示す。

例えば、ｐ型半導体層の一部の膜厚を０．８６１ μｍとした場合、ｐ型半導体層の電気抵抗は３７．２ｏｈｍとなり、活性層と同じ膜厚のｐ型半導体層のみで構成した場合に比べおおよそ半減している。一方で、光閉込め係数は０．２６１１であり、活性層と同じ膜厚のｐ型半導体層のみで形成した場合の０．２６２８からの変化量は１％未満である。

一方、ｐ型半導体層の全領域を厚膜化した場合、電気抵抗を３８．２ｏｈｍまで低減すると、光閉込め係数は０．２０３８となり、ｐ型半導体層を厚膜化しない場合に比べて約２２％も低下してしまう。

本発明を実現する構造としては、図８のような構造も可能である。本構造ではｐ型半導体層（ｐ－ＩｎＰ）８０４だけでなくｎ型半導体層（ｎ－ＩｎＰ）８０３も活性層領域よりも厚くし、電気抵抗を更に低減させると同時に光のモードに対する図面左右方向の非対称性を緩和することができる。ｐ型半導体層８０４及びｎ型半導体層８０３は、半導体基板の上面と対向する下面と、下面と反対側にあり、かつ、下面の面積よりも小さい上面と、上面においてコア層に近い一辺と、前記上面に近いコア層の上面の一辺とを二辺とする斜面と、コア層の側面と接する面と、コア層の側面と接する面とは反対側の側面とを有する。その斜面は、平面形状であってもよい。

実施例１では矩形状にｐ型層の膜厚変化を用いていたが、本実施例では、ｐ型半導体層８０４及びｎ型半導体層８０３は、コア層から離れ、ｐ型半導体層８０４及びｎ型半導体層８０３の外側の側面側に近づくにつれて線形に膜厚を増加させている。これにより急峻に構造が変化する部分（ｐ型半導体層又はｎ型半導体層の膜厚が急に変化する部分）での電界集中を避けるなどの効果が見込まれる。膜厚変化については、矩形状に変化させる方法や線形に変化させる方法、曲面状に変化させる方法の他にも任意の形状が考えられるが、本発明を実現する手段は問わない。ｐ型半導体層８０４及びｎ型半導体層８０３の上面にコンタクト層及び電極８０７が設けられるが、ｐ型半導体層８０４及びｎ型半導体層８０３の斜面上にはコンタクト層及び電極８０７が設けられていない。本実施例の半導体光素子は、ＳｉＣ基板８０１の上面に対して平行方向に電流を注入する、または電圧を印加することにより動作する。

図８の構造では、コア層（ｉ－ＩｎＰ）８０６及び多重量子井戸８０５から形成されるデバイス層とＳｉＣ基板８０１、及びこれらの層の間に挿入されたＳｉＯ₂の絶縁層８０２から形成されている。このＳｉＯ₂はＩｎＰ層とＳｉＣ基板８０１の絶縁性を向上させたり、光閉込めを更に強くするなどの効果をもたらすことができる。また、ある種の基板接合技術を用いてこれらの構造を形成する上では、接合強度を向上させるなどの効果も見込まれる。

絶縁層（ＳｉＯ₂）８０２はＩｎＰやＳｉＣに比べて熱膨張係数が著しく小さい（およそ０．６ｐｐｍ／Ｋ）が、ＳｉＯ₂の厚さがＳｉＣ基板８０１厚に比べて十分小さい場合にはこれによる影響はおおよそ無視できる。より具体的には、ＳｉＣ等の基板厚さは典型的に数百μｍ程度であるため、ＳｉＯ₂の膜厚が１ μｍ程度以下であれば影響は無い。

ここでは、ＩｎＰとＳｉＣの間に絶縁層としてＳｉＯ₂を設ける構造を検討したが、絶縁層の種類はこれに限らず、他の絶縁層でもよく、ＳｉＯ_x、ＳｉＮ_x、又はＳｉＯＮ等を用いてもよい。

本発明は、光素子と熱膨張係数差が小さい基板材料を用いて作製される半導体光素子構造に関し、より詳細には光素子作製工程の熱歪を解消し、厚膜のｐ型半導体層を有する半導体積層構造により構成される半導体光素子の技術に適用することができる。

１００半導体基板
１０１下部クラッド層
１０２活性層
１０３、２０４コア層
１０４、２０１、８０３ｎ型半導体層
１０５、２０２、８０４ｐ型半導体層
１０６上部クラッド層
２００、８０１ＳｉＣを基板
２０３活性層（量子井戸層）
２０５、８０７コンタクト層及び電極
８０２絶縁層（ＳｉＯ₂）
８０５多重量子井戸
８０６コア層（ｉ－ＩｎＰ）

Claims

半導体基板及び下部クラッド層と、
前記下部クラッド層上にあり、かつ、活性層を含むコア層と、
前記半導体基板の平面方向から前記コア層を挟み、かつ、前記下部クラッド層上のｎ型半導体層及びｐ型半導体層と、
前記コア層、前記ｎ型半導体層及び前記ｐ型半導体層上の上部クラッド層と、
を備え、
前記半導体基板の屈折率は、前記活性層、ｎ型半導体層及びｐ型半導体層の屈折率よりも小さく、前記半導体基板の前記平面方向への熱膨張係数が、Ｓｉよりも大きく、前記活性層、ｎ型半導体層及びｐ型半導体層の熱膨張係数とおおよそ等しく、
前記ｐ型半導体層の内少なくとも一部が前記ｎ型半導体層よりも膜厚が厚く、又は、前記ｐ型半導体層に段差があり、
前記活性層を含む前記コア層は前記下部クラッド層に対して接合して形成された層であり、前記ｎ型半導体層及び前記ｐ型半導体層は前記下部クラッド層上に再成長した層であり、
前記ｎ型半導体層はｎ型ＩｎＰ層であり、前記ｐ型半導体層はｐ型ＩｎＰ層であり、
前記ｐ型ＩｎＰ層の最も厚い部分の厚さが、前記ｎ型ＩｎＰ層および前記ｐ型ＩｎＰ層と前記半導体基板との間の熱膨張係数差によって決定される臨界膜厚よりも薄く、
前記ｐ型半導体層の一部のみが前記コア層よりも厚膜とされていることを特徴とする半導体光素子。
半導体基板及び下部クラッド層と、
前記下部クラッド層上にあり、かつ、活性層を含むコア層と、
前記半導体基板の平面方向から前記コア層を挟み、かつ、前記下部クラッド層上のｎ型半導体層及びｐ型半導体層と、
前記コア層、前記ｎ型半導体層及び前記ｐ型半導体層上の上部クラッド層と、
を備え、
前記活性層を含むコア層は前記下部クラッド層に対して接合して形成された層であり、前記ｎ型半導体層及び前記ｐ型半導体層は前記下部クラッド層上に再成長した層であり、
前記半導体基板の屈折率は、前記活性層、ｎ型半導体層及びｐ型半導体層の屈折率よりも小さく、前記半導体基板の前記平面方向への熱膨張係数が、Ｓｉよりも大きく、前記活性層、ｎ型半導体層及びｐ型半導体層の熱膨張係数とおおよそ等しく、
前記ｐ型半導体層の内少なくとも一部が前記活性層よりも膜厚が厚く、
前記ｐ型半導体層及び前記ｎ型半導体層は、前記半導体基板の上面と対向する下面と、前記下面と反対側にあり、かつ、前記下面の面積よりも小さい上面と、前記上面において前記コア層に近い一辺と、前記上面に近いコア層の上面の一辺とを二辺とする斜面と、前記コア層の側面と接する面と、前記接する面とは反対側の側面とを有し、
前記上面上に接して、コンタクト層及び電極が設けられており、
前記ｎ型半導体層及び前記ｐ型半導体層のうちの最も厚い部分の厚さが、前記ｎ型半導体層及び前記ｐ型半導体層と前記半導体基板との間の熱膨張係数差によって決定される臨界膜厚よりも薄いことを特徴とする半導体光素子。
前記活性層、前記ｎ型半導体層及び前記ｐ型半導体層がＩｎＰ, ＧａＡｓ, ＡｌＡｓ, ＧａＰ, 又はこれらの化合物の少なくとも一つ以上で構成されることを特徴とする請求項２に記載の半導体光素子。
前記下部クラッド層は、前記半導体基板上にあることを特徴とする請求項１乃至３いずれか一項に記載の半導体光素子。
前記半導体基板及び前記下部クラッド層は、ＳｉＣを含むことを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体光素子。
前記下部クラッド層は、クラッド材料を含む絶縁層を含み、
前記絶縁層は、前記コア層と前記半導体基板の間にあることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体光素子。
前記上部クラッド層は、空気層を有し、
前記活性層、前記ｎ型半導体層及び前記ｐ型半導体層は、化合物半導体を含み、
前記絶縁層は、ＳｉＯ₂を含むことを特徴とする請求項６に記載の半導体光素子。
前記半導体基板はＳｉＣ基板であり、前記ｎ型半導体層及び前記ｐ型半導体層のうちの最も厚い部分の膜厚は２８００ｎｍ以下であることを特徴とする請求項１または２に記載の半導体光素子。