JP7136039B2

JP7136039B2 - 電力変換装置

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Publication number: JP7136039B2
Application number: JP2019143141A
Authority: JP
Inventors: 領太小島
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2019-08-02
Filing date: 2019-08-02
Publication date: 2022-09-13
Anticipated expiration: 2039-08-02
Also published as: JP2021027670A

Description

本開示は、トランスを利用して電力変換を行う電力変換装置に関する。

トランスを利用して電力変換を行う電力変換装置においては、トランスの偏磁による磁気飽和を回避するために、例えば、トランスの体格にマージンを持たせたり、トランス巻線に直列にコンデンサや抵抗を挿入したりするなどの対策を施すことが必要であり、小型化を阻害する要因となっていた。

このため、非特許文献１には、ピーク電流モード制御により位相シフト方式フルブリッジ型ＤＣ‐ＤＣコンバータを制御することで、受動部品の追加などを行わなくても、トランスの偏磁を抑制できることが開示されている。ピーク電流モード制御は、トランスの１次巻線に双方向に流れる正負の電流のピーク値が等しくなるように、フルブリッジ接続されたスイッチング素子の切替タイミングを制御するものである。このピーク電流モード制御により、１次巻線に流れる励磁電流の直流オフセットを低減することができ、偏磁を抑制することができる。

「ディジタルピーク電流モード制御を用いた位相シフト方式フルブリッジ型ＤＣ－ＤＣコンバータの偏磁抑制」林裕二、金城博文、居安誠二、中村公計、半田祐一、平成２９年電気学会全国大会論文集、（２０１７‐０３‐０５）、４－１２９

ここで、上述した非特許文献１の装置は、１次巻線に流れる電流が、トランスの２次巻線側の出力電圧と目標電圧との差分に応じて定められた目標電流に達したときに、トリガ信号を発生するトリガ信号発生回路を有する。非特許文献１の装置の制御回路は、トリガ信号発生回路がトリガ信号を発生すると、それ以上、電源からスイッチング素子を介して１次巻線に電流が通電されないようにスイッチング素子を切り替えるための切替信号（ＰＷＭ信号）を出力する。このようにして、非特許文献１の装置は、１次巻線の双方向に流れる正負の電流のピーク値を一致させるようにしている。

しかしながら、トリガ信号の発生から、そのトリガ信号を検出するまでの時間のずれや、スイッチング素子の切替信号（ＰＷＭ信号）を出力するまでの時間のずれが大きくなるほど、正負の電流のピーク値にずれが発生する可能性が高まる。正負の電流のピーク値がずれると、十分な偏磁の抑制効果が得られなくなってしまう。また、トランスの体格の更なる小型化を図るためには、スイッチング周波数を高周波化することが有効となるが、スイッチング周波数を高周波化しつつ出力電圧の制御分解能を維持するためには、スイッチング素子の切替信号（ＰＷＭ信号）を出力するときの時間分解能を上げる必要がある。

上述した各々の時間のずれを極力小さくしたり、時間分解能を上げたりするために、制御回路におけるクロック信号を高周波化して、制御回路の各部の動作を高速化することが考えられる。ただし、この場合、高周波化されたクロック信号に従って動作するため制御回路も高性能化する必要があり、制御回路のコストの増大を招くという問題がある。

本開示は、上述した点に鑑み、コストの増加を抑制しながら、トリガ信号の検出および切替信号の出力に要する時間を極力短くすることにより、正負の電流のピーク値のずれを低減することが可能であり、さらには、切替信号を出力するときの時間分解能を上げることにより、出力電圧の制御分解能を維持しつつスイッチング周波数を高周波化してトランス体格の更なる小型化を図ることが可能な電力変換装置を提供することを目的とする。

上記目的を達成するため、本開示による電力変換装置は、
電源（１０）と、
１次巻線と２次巻線とを有するトランス（Ｔｒ）と、
電源とトランスの１次巻線との間に設けられ、フルブリッジ接続された第１～第４スイッチング素子（Ｑ１～Ｑ４）と、
第１～第４スイッチング素子は、第１スイッチング素子（Ｑ１）と第４スイッチング素子（Ｑ４）とがオンされると、１次巻線の一方向に電流が通電され、第２スイッチング素子（Ｑ２）と第３スイッチング素子（Ｑ３）とがオンされると、１次巻線の他方向に電流が通電されるように接続されており、
トランスの２次巻線に接続され、２次巻線の双方向に流れる電流を直流電流に整流する整流回路（１５）と、
第１スイッチング素子と第３スイッチング素子とを、スイッチング周期の半周期ごとに交互にオンオフさせつつ、第２スイッチング素子と第４スイッチング素子とを交互にオンオフさせるとともに、第１スイッチング素子と第３スイッチング素子とのオンオフ切り替えタイミングに対して、第２スイッチング素子と第４スイッチング素子とのオンオフ切替タイミングの位相をシフトさせるように制御することで、２次巻線側の出力電圧が目標電圧となるように制御する制御回路部（５０）と、を備え
制御回路部は、
１次巻線に流れる電流が、目標電圧に基づく目標電流に達したときに、トリガ信号を発生するトリガ信号発生回路部（５１）と、
基準クロック信号から位相の異なる複数のクロック信号を生成するクロック信号生成回路部（６１）と、
複数のクロック信号と同数だけ設けられ、トリガ信号と、複数のクロック信号の内、それぞれ異なるクロック信号とが入力され、トリガ信号が発生している状態で、入力されるクロック信号が変化したことに応じて、第２スイッチング素子と第４スイッチング素子との一方をオンからオフにするためのオンオフ切替信号と、第２スイッチング素子と第４スイッチング素子との他方をオフからオンにするためのオフオン切替信号とを含む切替信号を発生する複数の切替信号生成回路部（６３～６６）と、
複数の切替信号生成回路部において最も早く発生された切替信号を、第２スイッチング素子と第４スイッチング素子とを駆動する駆動信号として出力する出力回路部（６７）と、を有する。

本開示による電力変換装置によれば、クロック信号生成回路が、基準クロック信号から位相の異なる複数のクロック信号を生成する。生成された複数のクロック信号の内、位相の異なるクロック信号の各々が、複数の切替信号生成回路部にそれぞれ入力される。これら複数の切替信号生成回路部には、トリガ信号生成回路部によって発生されたトリガ信号も入力される。各切替信号生成回路部は、トリガ信号が発生している状態で、入力されるクロック信号が変化したことに応じて、第２スイッチング素子と第４スイッチング素子との一方をオンからオフにするためのオンオフ切替信号と、第２スイッチング素子と第４スイッチング素子との他方をオフからオンにするためのオフオン切替信号とを含む切替信号を発生する。出力回路部は、複数の切替信号生成回路部において最も早く発生された切替信号を、第２スイッチング素子と第４スイッチング素子とを駆動する駆動信号として出力する。

このように、トリガ信号は、複数の切替信号生成回路部において、位相の異なる複数のクロック信号に基づいて検出される。従って、基準クロック信号を高周波化せずとも、トリガ信号を検出する時間分解能を向上することができる。このため、トリガ信号が発生したときに、そのトリガ信号の検出に要する時間の短縮化を図ることができる。さらに、位相の異なる複数のクロック信号が入力される複数の切替信号生成回路部は、トリガ信号の検出に応じて切替信号を発生するように構成されている。このため、切替信号の出力に関しても、トリガ信号の検出と同様に、位相の異なる複数のクロック信号によって時間分解能を向上することができる。従って、トリガ信号が発生されてから切替信号が出力されるまでに要する時間を極力短くすることができる。この結果、１次巻線を双方向に流れる正負電流のピーク値のずれを低減することができるので、十分な偏磁の抑制効果を得ることができる。さらに、切替信号を出力するときの時間分解能を高分解化できるので、出力電圧の制御分解能を維持しつつスイッチング周波数を高周波化してトランス体格の更なる小型化を図ることができる。

上記括弧内の参照番号は、本開示の理解を容易にすべく、後述する実施形態における具体的な構成との対応関係の一例を示すものにすぎず、なんら発明の範囲を制限することを意図したものではない。

また、上述した特徴以外の、特許請求の範囲の各請求項に記載した技術的特徴に関しては、後述する実施形態の説明及び添付図面から明らかになる。

本実施形態に係る電力変換装置１００の全体構成を示す図である。制御回路５０の内部構成の一例を示す図である。本実施形態に係る電力変換装置１００の各部の動作波形を示す図である。ＰＷＭ生成回路６０の内部構成の一例を示すブロック図である。第１生成回路６２の内部構成の一例を示す図である。第１切替信号生成回路６３の内部構成の一例を示す図である。本実施形態の有利な効果を説明するためのタイミングチャートである。

以下、本開示の一実施形態について図面を参照して説明する。図１は、本実施形態に係る電力変換装置１００の全体構成を示す図である。図１に示す実施形態は、高圧バッテリ１０の電力によって低圧バッテリ２０を充電する電力変換装置１００を示している。この電力変換装置１００は、例えば、電動車両やハイブリッド車両に適用することができる。この場合、高圧バッテリ１０は、走行用モータを駆動する電力や低圧バッテリ２０を充電する電力を供給するとともに、発電用モータによって発生される回生電力によって充電される。低圧バッテリ２０は、車両に搭載された各種の補機などに電力を供給するとともに、高圧バッテリ１０によって充電される。ただし、本開示に係る電力変換装置は、電動車両やハイブリッド車両に適用することに限られず、他の用途に用いられる、電力変換が必要とされる各種の機器に適用することができる。

電力変換装置１００は、主として、電力変換回路３０と制御回路５０とから構成される。電力変換回路３０は、フルブリッジ接続されたスイッチング素子Ｑ１～Ｑ４のスイッチング動作によりトランスＴｒの１次巻線Ｌ１に双方向に電流を通電して、高電圧を低電圧に電力変換する回路である。電力変換回路３０は、高圧バッテリ１０からの入力電力を受け、出力に接続されている低圧バッテリ２０を充電する。高圧バッテリ１０は、例えば、リチウムイオン電池、ニッケル水素電池などにより構成され、低圧バッテリ２０は、鉛バッテリなどにより構成することができる。

電力変換回路３０は、入力コンデンサＣ１を有する、入力コンデンサＣ１は、電力変換回路３０の入力端子間に接続され、高圧バッテリ１０から入力される入力電圧を平滑化する。

入力コンデンサＣ１の後段であって、高圧バッテリ１０とトランスＴｒの１次巻線Ｌ１との間に、フルブリッジ接続された第１～第４スイッチング素子Ｑ１～Ｑ４が設けられている。換言すると、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３が直列接続された進みレグと、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４が直列接続された遅れレグとが並列接続されてフルブリッジ回路が構成されている。第１～第４スイッチング素子Ｑ１～Ｑ４は、例えば、ＭＯＳＦＥＴやＩＧＢＴなどのパワー半導体素子によって構成される。

第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３との間に、トランスＴｒの１次巻線Ｌ１の一端が接続されている。また、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４との間に、トランスＴｒの１次巻線Ｌ１の他端が接続されている。従って、第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４とが同時にオンされると、トランスＴｒの１次巻線Ｌ１の正方向に電流が通電される。一方、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３とが同時にオンされると、１次巻線Ｌ１の負方向に電流が通電される。

電流検出回路４０は、電流トランスＣＴを介して、トランスＴｒの１次巻線Ｌ１に双方向（正方向および負方向）に流れる電流をそれぞれ検出する。電流検出回路４０によって検出された電流は、制御回路５０に入力される。

第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３とのゲートは、パルストランスＰＴ１を介して制御回路５０と接続されている。従って、制御回路５０は、パルストランスＰＴ１に通電する駆動信号ＤＲＶ_Ｑ１、ＤＲＶ_Ｑ３に応じて、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３とのいずれかを選択的に駆動することができる。同様に、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４とのゲートは、パルストランスＰＴ２を介して制御回路５０と接続されている。従って、制御回路５０は、パルストランスＰＴ２に通電する駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４に応じて、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４とのいずれかを選択的に駆動することができる。

具体的には、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３は、図３に示すように、制御回路５０からの駆動信号ＤＲＶ_Ｑ１、ＤＲＶ_Ｑ３により、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２ごとに交互にオンオフするように駆動される。より詳細には、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３は、同時にオンすることを確実に防止するために、一方がオンからオフされた後、所定のデッドタイムが経過した後に、他方がオフからオンするように、制御回路５０によって駆動制御される。

第１スイッチング素子Ｑ１および第３スイッチング素子Ｑ３と同様に、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４も、図３に示すように、制御回路５０からの駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４により、交互にオンオフされる。また、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４も、一方のスイッチング素子がオンからオフされた後、所定のデッドタイムが経過した後に、他方のスイッチング素子がオフからオンするように駆動される。

特に、本実施形態では、詳しくは後述するが、制御回路５０が、電流検出回路４０によって検出される１次側電流に基づき、トランスＴｒの１次巻線Ｌ１を双方向に流れる正負の電流ピーク値が一致するように、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３とのオンオフ切り替えタイミングに対して、第２スイッチング素子と前記第４スイッチング素子とのオンオフ切替タイミングの位相を制御する。このように、本実施形態に係る電力変換装置１００は、ピーク電流フィードバック制御を用いた、位相シフト方式フルブリッジ型の電力変化装置（ＤＣ‐ＤＣコンバータ）である。

トランスＴｒの２次側はセンタータップ方式となっており、整流回路１５として、第５スイッチング素子Ｑ５がトランスＴｒの一方の２次巻線Ｌ２１に接続され、第６スイッチング素子Ｑ６がトランスＴｒの他方の２次巻線Ｌ２２に接続される。第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６とのゲートは、パルストランスＰＴ３を介して制御回路５０と接続されている。従って、制御回路５０は、パルストランスＰＴ３に通電する駆動信号ＤＲＶ_Ｑ５、ＤＲＶ_Ｑ６に応じて、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６とのいずれかを選択的に駆動することができる。具体的には、制御回路５０は、一方の２次巻線Ｌ２１に２次側電流ｉ_Ｌ２１が流れるときに、第５スイッチング素子Ｑ５がオンするように駆動信号ＤＲＶ_Ｑ５を出力する。一方、制御回路５０は、他方の２次巻線Ｌ２２に２次側電流ｉ_Ｌ２２が流れるときに、第６スイッチング素子Ｑ６がオンするように駆動信号ＤＲＶ_Ｑ６を出力する。なお、第５及び第６スイッチング素子Ｑ５、Ｑ６は、それぞれダイオードによって置換されてもよい。

整流回路１５の出力には、平滑リアクトルＬ３と出力コンデンサＣ２とからなるＬＣフィルタが接続されている。低圧バッテリ２０は、出力コンデンサＣ２と並列に接続される。従って、電力変換回路３０は、ＬＣフィルタによって平滑化された電圧を出力電圧として出力する。電力変換回路３０から出力された出力電圧は、低圧バッテリ２０を充電するために、低圧バッテリ２０に印加される。電圧検出回路４５は、電力変換回路３０の出力電圧を検出する。電圧検出回路４５によって検出された出力電圧は、制御回路５０に入力される。

次に、制御回路５０の内部構成の一例について、図２を参照して説明する。制御回路５０は、電流検出回路４０によって検出された１次側電流と、電圧検出回路４５によって検出された電力変換回路３０の出力電圧とに基づいて、第１～第６スイッチング素子の駆動信号（ＰＷＭ信号）ＤＲＶ_Ｑ１～ＤＲＶ_Ｑ６を生成して出力する。

制御回路５０は、図２に示すように、トリガ信号発生回路５１を有する。トリガ信号発生回路５１は、スロープ補償回路５２、加算器５３、および比較器（ＣＭＰ）５４を含む。スロープ補償回路５２は、一定の勾配で増加するスロープ補償電流を発生する。加算器５３は、電流検出回路４０によって検出された１次側電流Ｉ_Ｔｒと、スロープ補償回路５２によって発生されたスロープ補償電流を加算して、検出電流Ｉ_{ｓｅｎｓｅ}として出力する。加算器５３において、１次側電流Ｉ_Ｔｒにスロープ補償電流を加算して検出電流Ｉ_{ｓｅｎｓｅ}とすることで、検出電流Ｉ_{ｓｅｎｓｅ}の低周波発振を抑制することができる。加算器５３から出力される検出電流Ｉ_{ｓｅｎｓｅ}は、比較器５４の一方の入力に与えられる。

トリガ信号発生回路５１は、さらに、アナログデジタル変換器（ＡＤＣ）５５、差分器５６、ＰＩ制御器５７、及びデジタルアナログ変換器（ＤＡＣ）５８を含む。ＡＤＣ５５は、電圧検出回路４５によって検出された電力変換回路３０の出力電圧を、アナログ値からデジタル値に変換する。差分器５６は、電力変換回路３０の出力電圧の目標電圧（すなわち、低圧バッテリ２０の目標電圧）に対して、検出された出力電圧との差分（偏差）を計算して出力する。差分器５６によって計算された偏差は、ＰＩ制御器５７に入力される。ＰＩ制御器５７は、入力された偏差に基づいて、比例積分制御値を算出する。ＤＡＣ５８は、ＰＩ制御器５７によって算出された比例積分制御値を、目標電流Ｉ_ｒｅｆとして比較器５４の他方の入力に与える。

比較器５４は、検出電流Ｉ_{ｓｅｎｓｅ}と目標電流Ｉ_ｒｅｆとを比較し、検出電流Ｉ_{ｓｅｎｓｅ}が目標電流Ｉ_ｒｅｆに達すると、所定期間の間、トリガ信号Ｓ_ＴＧを出力する。このトリガ信号Ｓ_ＴＧは、ＰＷＭ生成回路６０に与えられる。なお、比較器５４は、図示していないが、検出電流Ｉ_{ｓｅｎｓｅ}が目標電流Ｉ_ｒｅｆに達して、トリガ信号Ｓ_ＴＧの出力が開始されると、強制的に検出電流Ｉ_{ｓｅｎｓｅ}をゼロにホールドする回路部を有する。この回路部は、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３との内でオンしているスイッチング素子がオフされたときに、すなわち、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２、およびスイッチング周期Ｔ_Ｓが経過したときに、ゼロホールドを解除する。

ＰＷＭ生成回路６０は、トリガ信号Ｓ_ＴＧと基準クロック信号ＣＬＫに基づいて、第１～第６スイッチング素子Ｑ１～Ｑ６の駆動信号ＤＲＶ_Ｑ１～ＤＲＶ_Ｑ６としてのＰＷＭ信号を生成して出力する。

ここで、図３の動作波形図に示すように、検出電流Ｉ_{ｓｅｎｓｅ}が目標電流Ｉ_ｒｅｆに達して、比較器５４からトリガ信号Ｓ_ＴＧが出力された時点から極力遅滞なく、トリガ信号Ｓ_ＴＧを検出し、さらに、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４の内でオンされているスイッチング素子をオフする駆動信号（切替信号）を出力することにより、一スイッチング周期Ｔ_ｓの内に２回発生する検出電流Ｉ_{ｓｅｎｓｅ}のピーク値をほぼ一致させることができる。これは、一スイッチング周期Ｔ_ｓ内における１次側電流Ｉ_Ｔｒの正方向の電流のピーク値と負方向の電流のピーク値とを絶対値としてほぼ同じ値に揃えることができることを意味する。その結果、１次側電流Ｉ_Ｔｒの直流オフセットをほぼゼロに抑えることができ、偏磁を抑制することができるようになる。

なお、オンデューティは、第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４、または第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３が同時にオンするオン時間Ｔ_ＯＮ／スイッチング周期Ｔ_Ｓであり、電力変換回路３０の出力電圧は基本的にオンデューティに比例する。従って、電力変換回路３０の出力電圧の制御分解能は、ＰＷＭ生成回路６０が生成する駆動信号の時間分解能に依存する。

上述した点に鑑み、本実施形態では、ＰＷＭ生成回路６０の構成に工夫を凝らし、トリガ信号Ｓ_ＴＧが発生してから、そのトリガ信号Ｓ_ＴＧの検出、およびオンされていたスイッチング素子をオフするための駆動信号の出力に要する時間を極力短くするとともに、駆動信号を出力するときの時間分解能を上げることを可能とした。以下に、図４～図６を参照して、ＰＷＭ生成回路６０の構成を詳細に説明する。

図４は、ＰＷＭ生成回路６０の内部構成の一例を示すブロック図である。図４に示すように、ＰＷＭ生成回路６０は、基準クロック信号ＣＬＫを入力して、位相の異なる４個のクロック信号ＣＬＫ１～ＣＬＫ４を生成するクロック発生回路６１を有する。より詳細には、クロック発生回路６１は、基準クロック信号ＣＬＫと同位相の第１クロック信号ＣＬＫ１、基準クロック信号ＣＬＫから９０°位相がずれた（遅れた）第２クロック信号ＣＬＫ２、基準クロック信号ＣＬＫから１８０°位相がずれた（遅れた）第３クロック信号ＣＬＫ３、および、基準クロック信号ＣＬＫから２７０°位相がずれた（遅れた）第４クロック信号ＣＬＫ４を生成する。

なお、基準クロック信号ＣＬＫの周波数は、例えば２００ＭＨｚとすることができる。また、クロック発生回路６１が生成するクロック信号の数は４個に限られず、２個以上であればよい。さらに、クロック発生回路６１が、複数のクロック信号ＣＬＫ１～ＣＬＫ４の位相の間隔が等しくなるように、複数のクロック信号ＣＬＫ１～ＣＬＫ４を生成する例を示したが、必ずしも、すべて等しい間隔でなくてもよい。

ＰＷＭ生成回路６０は、第１スイッチング素子Ｑ１に対する駆動信号（ＰＷＭ信号）ＤＲＶ_Ｑ１と、第３スイッチング素子Ｑ３に対する駆動信号（ＰＷＭ信号）ＤＲＶ_Ｑ３を生成する第１生成回路６２を有する。なお、第１生成回路６２が生成する第１スイッチング素子Ｑ１に対する駆動信号ＤＲＶ_Ｑ１は、第５スイッチング素子Ｑ５に対する駆動信号ＤＲＶ_Ｑ５としても用いられる。同様に、第１生成回路６２が生成する第３スイッチング素子Ｑ３に対する駆動信号ＤＲＶ_Ｑ３は、第６スイッチング素子Ｑ６に対する駆動信号ＤＲＶ_Ｑ６としても用いられる。第１生成回路６２には、図４に示すように、基準クロック信号ＣＬＫと同位相の第１クロック信号ＣＬＫ１が入力される。以下、この第１生成回路６２の内部構成の一例およびその内部構成による動作を、図５を参照して説明する。

図５に示すように、第１生成回路６２は、第１カウンタ７０、第１比較器７１、第１レジスタ７２、ＸＯＲ回路７３、第２カウンタ７４、第２比較器７５、第１ＡＮＤ回路７６、第２ＡＮＤ回路７７、第２レジスタ７８、第３レジスタ７９、および第４レジスタ８０を有する。

第１カウンタ７０は、第１クロック信号ＣＬＫ１のクロック数をカウントする。第１カウンタ７０のカウント数は、スイッチング周期Ｔ_Ｓが経過する毎にリセットされる。第１比較器７１は、第１カウンタ７０のカウント数と、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２に相当する値とを比較する。第１比較器７１は、第１カウンタ７０のカウント数が半周期Ｔ_Ｓ／２に相当する値よりも小さい場合、Ｌｏレベルの信号を出力する。一方、第１比較器７１は、第１カウンタ７０のカウント数が半周期Ｔ_Ｓ／２に相当する値以上である場合、Ｈｉレベルの信号を出力する。つまり、第１比較器７１は、スイッチング周期Ｔ_Ｓの０°から１８０°までの前半部分においてＬｏレベル信号を出力し、スイッチング周期Ｔ_Ｓの１８０°から３６０°までの後半部分においてＨｉレベル信号を出力する。

第１レジスタ７２は、第１クロック信号ＣＬＫ１の入力に同期して、入力端子に入力される第１比較器７１からの信号を取り込み、出力端子から出力する。ＸＯＲ回路７３は、第１比較器７１からの出力と、第１レジスタ７２からの出力との排他的論理和を演算して出力する。第１比較器７１からの出力と、第１レジスタ７２からの出力とは、概ね一致するが、第１比較器７１の出力がＬｏレベルからＨｉレベル、またはＨｉレベルからＬｏレベルに変化し、その変化後の信号が第１レジスタ７２に取り込まれて出力されるまでの僅かな期間において相違する。従って、ＸＯＲ回路７３の出力は、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２が経過した時点、およびスイッチング周期Ｔ_Ｓが経過した時点において、Ｈｉレベルとなり、それ以外の期間はＬｏレベルとなる。

第２カウンタ７４は、第１クロック信号ＣＬＫ１のクロック数をカウントするものである。この第２カウンタ７４は、ＸＯＲ回路７３から出力されるＨｉレベル信号によってリセットされる。従って、第２カウンタ７４は、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２が経過した時点、およびスイッチング周期Ｔ_Ｓが経過した時点でリセットされ、カウント数がゼロとなる。第２比較器７５は、第２カウンタ７４のカウント数と、第１スイッチング素子のオン期間と第３スイッチング素子Ｑ３のオン期間との間に設けるデッドタイムに相当する設定値とを比較する。上述したように、第２カウンタ７４は、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２が経過した時点、およびスイッチング周期Ｔ_Ｓが経過した時点でリセットされる。従って、スイッチング周期Ｔ_Ｓが始まってから、およびスイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２の時点から、第２カウンタ７４のカウント数がデッドタイム設定値に到達するまでの間、第２比較器７５は、Ｌｏレベルの信号を出力する。その後、第２カウンタ７４のカウント数がデッドタイム設定値に到達すると、第２比較器７５は、Ｈｉレベルの信号を出力する。

第２比較器７５の出力は、第１及び第２ＡＮＤ回路７６、７７の２つの入力端子の内の一方に入力される。このため、第１及び第２ＡＮＤ回路７６、７７は、ともに、スイッチング周期Ｔ_Ｓが始まったときから、および半周期Ｔ_Ｓ／２が経過したときから、デッドタイムが経過するまで、Ｌｏレベルの信号を出力する。第１ＡＮＤ回路７６の出力は、第１スイッチング素子Ｑ１の駆動信号ＤＲＶ_Ｑ１を出力する第２レジスタ７８に入力される。また、第２ＡＮＤ回路７７の出力は、第３スイッチング素子Ｑ３の駆動信号ＤＲＶ_Ｑ３を出力する第３レジスタ７９に入力される。このため、第２比較器７５がＬｏレベルを出力する間は、第２レジスタ７８および第３レジスタ７９の双方からＨｉレベルの駆動信号ＤＲＶ_Ｑ１、ＤＲＶ_Ｑ３が出力されることが禁止される。これにより、第１スイッチング素子Ｑ１の駆動信号ＤＲＶ_Ｑ１のＨｉレベル出力期間と第３スイッチング素子Ｑ３の駆動信号ＤＲＶ_Ｑ３のＨｉレベル出力期間との間に、デッドタイムが設定される。

第１ＡＮＤ回路７６の２つの入力端子の内の他方には、第１レジスタ７２の出力が入力される。第２ＡＮＤ回路７７の２つの入力端子の内の他方には、ＮＯＴ回路を介して、第１レジスタ７２の出力が入力される。第１レジスタ７２は、上述したように、第１比較器７１からの信号を取り込んで出力端子から出力するので、スイッチング周期Ｔ_Ｓの前半部分においてＬｏレベル信号を出力し、スイッチング周期Ｔ_Ｓの後半部分においてＨｉレベル信号を出力する。このため、第１ＡＮＤ回路７６は、スイッチング周期Ｔ_Ｓの前半部分に渡ってＬｏレベル信号を出力し、スイッチング周期Ｔ_Ｓの後半部分においては、デッドタイム経過後にＨｉレベル信号を出力する。この結果、図３に示すように、第２レジスタ７８からは、スイッチング周期Ｔ_Ｓの後半部分において、デッドタイム経過後にオンとなる駆動信号ＤＲＶ_Ｑ１が、第１スイッチング素子Ｑ１に対して出力される。一方、第２ＡＮＤ回路７７は、スイッチング周期Ｔ_Ｓの前半部分においてデッドタイム経過後にＨｉレベル信号を出力し、スイッチング周期Ｔ_Ｓの後半部分に渡ってＬｏレベル信号を出力する。従って、図３に示すように、第３レジスタ７９からは、スイッチング周期Ｔ_Ｓの前半部分において、デッドタイム経過後にオンとなる駆動信号ＤＲＶ_Ｑ３が、第３スイッチング素子Ｑ３に対して出力される。

第４レジスタ８０は、第１レジスタ７２が出力する信号を取り込んで、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３のどちらがオンされているかを示す選択信号ＳＥＬを出力する。この第４レジスタ８０は、特許請求の範囲における選択信号発生回路部に相当する。具体的には、第４レジスタ８０は、第１スイッチング素子Ｑ１がオンされているときには、Ｈｉレベルの選択信号ＳＥＬを出力する。逆に、第４レジスタ８０は、第３スイッチング素子Ｑ３がオンされているときには、Ｌｏレベルの選択信号を出力する。なお、第４レジスタ８０を省略し、第１レジスタ７２が出力する信号を選択信号ＳＥＬとして出力してもよい。この場合、第１レジスタ７２が選択信号発生回路部に相当することになる。

再び、図４に戻り、ＰＷＭ生成回路６０の内部構成に関する説明を続ける。図４に示すように、ＰＷＭ生成回路６０は、第２スイッチング素子Ｑ２に対する駆動信号（ＰＷＭ信号）ＤＲＶ_Ｑ２と、第４スイッチング素子Ｑ４に対する駆動信号（ＰＷＭ信号）ＤＲＶ_Ｑ４を生成するための第２生成回路として、第１～第４切替信号生成回路６３～６６と、出力回路６７を有する。

第１～第４切替信号生成回路６３～６６は、それぞれ、トリガ信号Ｓ_ＴＧと、位相の異なるクロック信号ＣＬＫ１～ＣＬＫ４とを入力し、トリガ信号Ｓ_ＴＧが発生している状態で、入力されるクロック信号ＣＬＫ１～ＣＬＫ４が変化したことに応じて、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４との一方をオンからオフにするためのオンオフ切替信号と、前記第２スイッチング素子と前記第４スイッチング素子との他方をオフからオンにするためのオフオン切替信号と、を含む切替信号を発生する。出力回路６７は、第１～第４切替信号生成回路６３～６６において最も早く発生された切替信号を、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４とを駆動する駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４として出力する。

以下、第１～第４切替信号生成回路６３～６６の内部構成の一例およびその内部構成による動作を、図６を参照して説明する。なお、第１～第４切替信号生成回路６３～６６はすべて同様に構成されるので、以下においては、第１切替信号生成回路６３を代表例として説明する。

図６に示すように、第１切替信号生成回路６３は、第１カウンタ８１、第１比較器８２、リセット信号生成回路８３、ＯＲ回路８４、第１レジスタ８５、第１ＸＯＲ回路８６、第２レジスタ８７、第２ＸＯＲ回路８８、第２カウンタ８９、第２比較器９０、第１ＡＮＤ回路９１、第２ＡＮＤ回路９２、第３レジスタ９３、および第４レジスタ９４を有する。

なお、第１切替信号生成回路６３における、第２レジスタ８７、第２ＸＯＲ回路８８、第２カウンタ８９、第２比較器９０、第１ＡＮＤ回路９１、第２ＡＮＤ回路９２、第３レジスタ９３、および第４レジスタ９４は、上述した第１生成回路６２における、第１レジスタ７２、ＸＯＲ回路７３、第２カウンタ７４、第２比較器７５、第１ＡＮＤ回路７６、第２ＡＮＤ回路７７、第２レジスタ７８、および第３レジスタ７９と同様に構成され、同様に動作する。

第１カウンタ８１は、第１クロック信号ＣＬＫ１のクロック数をカウントする。第１カウンタ８１のカウント数は、スイッチング周期Ｔ_Ｓが経過する毎にリセットされる。第１比較器８２は、第１カウンタ８１のカウント数と、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２に相当する値とを比較する。第１比較器８２は、第１カウンタ８１のカウント数が半周期Ｔ_Ｓ／２に相当する値よりも小さい場合、Ｌｏレベルの信号を出力する。一方、第１比較器８２は、第１カウンタ８１のカウント数が半周期Ｔ_Ｓ／２に相当する値以上である場合、Ｈｉレベルの信号を出力する。つまり、第１比較器８２は、スイッチング周期Ｔ_Ｓの０°から１８０°までの前半部分においてＬｏレベル信号を出力し、スイッチング周期Ｔ_Ｓの１８０°から３６０°までの後半部分においてＨｉレベル信号を出力する。

ＯＲ回路８４は、トリガ信号Ｓ_ＴＧを一方の入力とし、第１レジスタ８５の出力を他方の入力とする。ＯＲ回路８４の出力は、第１レジスタ８５に与えられ、第１クロック信号ＣＬＫ１が変化したときに、第１レジスタ８５に取り込まれる。従って、図２に示すトリガ信号発生回路５１が発生するトリガ信号Ｓ_ＴＧがＨｉレベルからＬｏレベルに変化しても、第１レジスタ８５により、Ｈｉレベルのトリガ信号Ｓ_ＴＧを保持することができる。リセット信号生成回路８３は、第１カウンタ８１のカウント数が、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２に相当する値のとき、またはスイッチング周期Ｔ_Ｓに相当する値のとき、第１レジスタ８５にＨｉレベルのリセット信号を出力する。従って、第１レジスタ８５は、スイッチング周期Ｔ_Ｓが始まったとき、および、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２が経過したときにリセットされ、その時点で、Ｈｉレベルのトリガ信号Ｓ_ＴＧを取り込んで保持することが可能な状態となる。

第１ＸＯＲ回路８６は、第１比較器８２からの出力と、第１レジスタ８５からの出力との排他的論理和を演算して出力する。第１比較器８２が、スイッチング周期Ｔ_Ｓの前半部分においてＬｏレベル信号を出力している間、Ｈｉレベルのトリガ信号Ｓ_ＴＧの発生以前は、第１レジスタ８５の出力もＬｏレベルである。このため、第１ＸＯＲ回路８６は、排他的論理和として、Ｌｏレベルの信号を出力する。このＬｏレベルの信号は、第２レジスタ８７を介して、第１ＡＮＤ回路９１および第２ＡＮＤ回路９２に入力される。このＬｏレベルの信号入力に応じて、入力にＮＯＴ回路を有する第１ＡＮＤ回路９１からの出力がＨｉレベルとなる。その結果、第３レジスタ９３が、第２スイッチング素子Ｑ２をオンするためのＨｉレベルの切替信号ＤＲＶ_Ｑ２_１を出力する。一方、第４レジスタ９４が、第４スイッチング素子Ｑ４に対して出力する切替信号ＤＲＶ_Ｑ４_１はＬｏレベルとなる。

その状態で、トリガ信号Ｓ_ＴＧがＯＲ回路８４に入力されると、第１ＸＯＲ回路８６には、第１比較器８２からのＬｏレベルの信号と、第１レジスタ８５からのＨｉレベルの信号とが入力されることになる。そのため、第１ＸＯＲ回路８６の出力はＬｏレベルからＨｉレベルに変化する。この第１ＸＯＲ回路８６の出力レベルの変化が、第２レジスタ８７および第２ＸＯＲ回路８８によって検出されて、第２ＸＯＲ回路８８から第２カウンタ８９をリセットするリセット信号が出力される。そのため、第２比較器９０からは、設定されたデッドタイムに相当する期間に渡ってＬｏレベルの信号が出力される。これにより、第３レジスタ９３および第４レジスタ９４の双方からＨｉレベルの切替信号ＤＲＶ_Ｑ２_１、ＤＲＶ_Ｑ４_１が出力されることが禁止される。換言すると、トリガ信号Ｓ_ＴＧが入力されたことに応じて、第３レジスタ９３は、オンされていた第２スイッチング素子Ｑ２をオフするためのオンオフ切替信号ＤＲＶ_Ｑ２_１を出力し、第４レジスタ９４は、オフされていた第４スイッチング素子を、デッドタイムが経過するまでオフのまま維持するための切替信号ＤＲＶ_Ｑ４_１を出力する。

デッドタイムが経過すると、第２比較器９０の出力がＨｉレベルとなる。このとき、第２レジスタ８７からはＨｉレベルの信号が出力されている。従って、第２ＡＮＤ回路９２を介して、第４レジスタ９４にＨｉレベルの信号が入力される。これにより、第４レジスタ９４は、オフされていた第４スイッチング素子Ｑ４をオンするためのオフオン切替信号ＤＲＶ_Ｑ４_１を出力する。

第４レジスタ９４がＨｉレベルの切替信号ＤＲＶ_Ｑ４_１を出力中に、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２が経過したとき、第１比較器８２の出力はＬｏレベルからＨｉレベルに変化する。その一方で、第１レジスタ８５は半周期Ｔ_Ｓ／２が経過した時点でリセットされるので、第１レジスタ８５の出力はＨｉレベルからＬｏレベルに変化する。このように、第１比較器８２と第１レジスタ８５の出力信号のレベルはそれぞれ変化するが、第１ＸＯＲ回路８６の入力信号のレベルの組み合わせ自体は変化しない。このため、第４レジスタ９４は、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２が経過する前後で、継続して、第４スイッチング素子Ｑ４に対してＨｉレベルの切替信号ＤＲＶ_Ｑ４_１を出力する。

その状態で、トリガ信号Ｓ_ＴＧがＯＲ回路８４に入力されると、第１ＸＯＲ回路８６には、第１比較器８２からのＨｉレベルの信号と、第１レジスタ８５からのＨｉレベルの信号とが入力されることになる。そのため、第１ＸＯＲ回路８６の出力はＨｉレベルからＬｏレベルに変化する。この第１ＸＯＲ回路８６の出力レベルの変化が、第２レジスタ８７および第２ＸＯＲ回路８８によって検出されて、第２ＸＯＲ回路８８から第２カウンタ８９のリセット信号が出力される。そのため、第２比較器９０からは、設定されたデッドタイムに相当する期間に渡ってＬｏレベルの信号が出力される。これにより、第３レジスタ９３および第４レジスタ９４の双方からＨｉレベルの切替信号ＤＲＶ_Ｑ２_１、ＤＲＶ_Ｑ４_１が出力されることが禁止される。換言すると、トリガ信号Ｓ_ＴＧが入力されたことに応じて、第４レジスタ９４は、オンされていた第４スイッチング素子Ｑ４をオフするためのオンオフ切替信号ＤＲＶ_Ｑ４_１を出力し、第３レジスタ９３は、オフされていた第２スイッチング素子を、デッドタイムが経過するまでオフのまま維持するための切替信号ＤＲＶ_Ｑ２_１を出力する。

デッドタイムが経過すると、第２比較器９０の出力がＨｉレベルとなる。このとき、第２レジスタ８７からはＬｏレベルの信号が出力されている。従って、第１ＡＮＤ回路９１を介して、第３レジスタ９３にＨｉレベルの信号が入力される。これにより、第３レジスタ９３は、オフされていた第２スイッチング素子Ｑ２をオンするためのオフオン切替信号ＤＲＶ_Ｑ２_１を出力する。

本実施形態においては、第１切替信号生成回路６３の他に、図４に示すように、第１切替信号生成回路６３と同様に構成されて、同様に動作する第２～第４切替信号生成回路６４～６６を備えている。これらの第１～第４切替信号生成回路６３～６６は、クロック発生回路６１によって発生される位相の異なる第１～第４クロック信号ＣＬＫ１～ＣＬＫ４に従って動作する。このため、１つの切替信号生成回路が基準クロック信号ＣＬＫのみに従って動作する場合に比較して、トリガ信号Ｓ_ＴＧを検出する時間分解能、および、第２及び第４スイッチング素子Ｑ２、Ｑ４に対して出力する駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４の時間分解能を高めることができる。

第１～第４切替信号生成回路６３～６６によって、それぞれ生成された切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４は、出力回路６７に与えられる。出力回路６７は、図４に示すように、第１ＯＲ回路６７１、第１ＡＮＤ回路６７２、第１選択回路６７３、第２ＯＲ回路６７４、第２ＡＮＤ回路６７５、及び第２選択回路６７６を有する。

第１～第４切替信号生成回路６３～６６によって、それぞれ生成された第２スイッチング素子Ｑ２に対する切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４は、第１ＯＲ回路６７１および第１ＡＮＤ回路６７２に入力される。第１ＯＲ回路６７１は、入力された切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４の論理和を演算して、第１選択回路６７３に出力する。また、第１ＡＮＤ回路６７２は、入力された切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４の論理積を演算して、第１選択回路６７３に出力する。

同様に、第１～第４切替信号生成回路６３～６６によって、それぞれ生成された第４スイッチング素子Ｑ４に対する切替信号ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４は、第２ＯＲ回路６７４および第２ＡＮＤ回路６７５に入力される。第２ＯＲ回路６７４は、入力された切替信号ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４の論理和を演算して、第２選択回路６７６に出力する。また、第２ＡＮＤ回路６７５は、入力された切替信号ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４の論理積を演算して、第２選択回路６７６に出力する。

第１選択回路６７３は、第１生成回路６２から出力される選択信号ＳＥＬに応じて、第１ＯＲ回路６７１の出力と第１ＡＮＤ回路６７２の出力とのいずれかを選択して、第２スイッチング素子Ｑ２の駆動信号ＤＲＶ_Ｑ２として出力する。同様に、第２選択回路６７６は、第１生成回路６２から出力される選択信号ＳＥＬに応じて、第２ＯＲ回路６７４の出力と第２ＡＮＤ回路６７５の出力とのいずれかを選択して、第４スイッチング素子Ｑ２の駆動信号ＤＲＶ_Ｑ２として出力する。

ここで、オンされていたスイッチング素子をオフするためのオンオフ切替信号に関しては、第１～第４切替信号生成回路６３～６６がそれぞれ生成する切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４に対して論理積演算を行うことにより最も早く発生されたオンオフ切替信号を選別することができる。一方、オフされていたスイッチング素子をオンするためのオフオン切替信号に関しては、第１～第４切替信号生成回路６３～６６がそれぞれ生成する切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４に対して論理和演算を行うことにより、最も早く発生されたオフオン切替信号を選別することができる。

このため、第１選択回路６７３は、選択信号ＳＥＬがＬｏレベルで、第３スイッチング素子Ｑ３がオンされていることを示す場合には、最も早く発生したオンオフ切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４を第２スイッチング素子Ｑ２に対する駆動信号ＤＲＶ_Ｑ２として出力するために、第１ＡＮＤ回路６７２の出力を選択する。一方、第１選択回路６７３は、選択信号ＳＥＬがＨｉレベルで、第１スイッチング素子Ｑ１がオンされていることを示す場合には、最も早く発生したオフオン切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４を第２スイッチング素子Ｑ２に対する駆動信号ＤＲＶ_Ｑ２として出力するために、第１ＯＲ回路６７１の出力を選択する。

同様にして、第２選択回路６７６は、選択信号ＳＥＬがＬｏレベルで、第３スイッチング素子Ｑ３がオンされていることを示す場合には、最も早く発生したオフオン切替信号ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４を第４スイッチング素子Ｑ４に対する駆動信号ＤＲＶ_Ｑ４として出力するために、第２ＯＲ回路６７４の出力を選択する。一方、第２選択回路６７６は、選択信号ＳＥＬがＨｉレベルで、第１スイッチング素子Ｑ１がオンされていることを示す場合には、最も早く発生したオンオフ切替信号ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４を第４スイッチング素子Ｑ４に対する駆動信号ＤＲＶ_Ｑ４として出力するために、第２ＡＮＤ回路６７５の出力を選択する。

このように、第１及び第２選択回路６７３、６７６は、選択信号ＳＥＬに応じて、一方がオンオフ切替信号用の出力を選択した場合には、他方はオフオン切替信号用の出力を選択する。

図７は、本実施形態の有利な効果を説明するためのタイミングチャートである。図７のタイミングチャートでは、第３スイッチング素子Ｑ３がオンしている期間において、トリガ信号Ｓ_ＴＧが発生したことに応じて、第２スイッチング素子をオンからオフし、一定のデッドタイムが経過した後に第４スイッチング素子Ｑ４をオフからオンする例を示している。また、図７のタイミングチャートでは、基準クロック信号ＣＬＫの周期よりも短い時間差のあるトリガ信号Ｓ_ＴＧ１、Ｓ_ＴＧ２に対する動作を示している。

本実施形態では、図７に示すように、第１～第４切替信号生成回路６３～６６が、９０°ずつ位相の異なる第１～第４クロック信号ＣＬＫ１～ＣＬＫ４に同期してトリガ信号Ｓ_ＴＧを検出するとともに、切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４を生成する。そして、図７に示す例では、第３スイッチング素子Ｑ３がオンしている期間にトリガ信号Ｓ_ＴＧが発生したため、出力回路６７が、基準クロック信号ＣＬＫなどのクロックとは非同期に動作して、第２スイッチング素子Ｑ２に対する駆動信号ＤＲＶ_Ｑ２として、切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４の論理積演算を行う第１ＡＮＤ回路６７２の出力を選択し、第４スイッチング素子Ｑ４に対する駆動信号ＤＲＶ_Ｑ４として、切替信号ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４の論理和演算を行う第２ＯＲ回路６７４の出力を選択している。

図７に示すように、基準クロック信号ＣＬＫの周期よりも短いタイミングの差を持つトリガ信号Ｓ_ＴＧ１、Ｓ_ＴＧ２に対する動作として、タイミングＡで発生するトリガ信号Ｓ_ＴＧ１は、第２切替信号生成回路６４によって検出され、第２スイッチング素子Ｑ２および第４スイッチング素子Ｑ４は、第２切替信号生成回路６４によって生成された切替信号ＤＲＶ_Ｑ２_２、ＤＲＶ_Ｑ４_２に基づく駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４によって駆動される。一方、タイミングＢで発生するトリガ信号Ｓ_ＴＧ２は、第４切替信号生成回路６６によって検出され、第２スイッチング素子Ｑ２および第４スイッチング素子Ｑ４は、第４切替信号生成回路６６によって生成された切替信号ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_４に基づく駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４によって駆動される。

このように、本実施形態によれば、基準クロック信号ＣＬＫを高周波化せずに、位相の異なる複数のクロック信号ＣＬＫ１～ＣＬＫ４によって動作する第１～第４切替信号生成回路６３～６６を用いることによって、トリガ信号Ｓ_ＴＧを検出する時間分解能を向上することができる。このため、トリガ信号Ｓ_ＴＧが発生したときに、そのトリガ信号Ｓ_ＴＧの検出に要する時間の短縮化を図ることができる。さらに、第１～第４切替信号生成回路６３～６６は、それぞれ、トリガ信号Ｓ_ＴＧの検出に応じて切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４を発生するように構成されている。このため、切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４の出力に関しても、トリガ信号Ｓ_ＴＧの検出と同様に、時間分解能を向上することができる。この結果、トリガ信号Ｓ_ＴＧが発生されてから、オンしているスイッチング素子をオフするための駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４を出力するまでに要する時間を極力短くすることができる。この結果、トランスＴｒの１次巻線Ｌ１を双方向に流れる正負電流のピーク値のずれを低減することができるので、十分な偏磁の抑制効果を得ることができる。さらに、切替信号を出力するときの時間分解能を高分解化できるので、出力電圧の制御分解能を維持しつつスイッチング周波数を高周波化してトランス体格の更なる小型化を図ることができる。

１０：高圧バッテリ、１５：整流回路、２０：低圧バッテリ、３０：電力変換回路、４０：電流検出回路、４５：電圧検出回路、５０：制御回路、５１：トリガ信号発生回路、６０：ＰＷＭ生成回路、６１：クロック発生回路、６２：第１生成回路、６３：第１切替信号生成回路、６４：第２切替信号生成回路、６５：第３切替信号生成回路、６６：第４切替信号生成回路、６７：出力回路

Claims

電源（１０）と、
１次巻線と２次巻線とを有するトランス（Ｔｒ）と、
前記電源と前記トランスの１次巻線との間に設けられ、フルブリッジ接続された第１～第４スイッチング素子（Ｑ１～Ｑ４）と、
前記第１～第４スイッチング素子は、前記第１スイッチング素子（Ｑ１）と前記第４スイッチング素子（Ｑ４）とがオンされると、前記１次巻線の一方向に電流が通電され、前記第２スイッチング素子（Ｑ２）と前記第３スイッチング素子（Ｑ３）とがオンされると、前記１次巻線の他方向に電流が通電されるように接続されており、
前記トランスの２次巻線に接続され、前記２次巻線の双方向に流れる電流を直流電流に整流する整流回路（１５）と、
前記第１スイッチング素子と前記第３スイッチング素子とを、スイッチング周期の半周期ごとに交互にオンオフさせつつ、前記第２スイッチング素子と前記第４スイッチング素子とを交互にオンオフさせるとともに、前記第１スイッチング素子と前記第３スイッチング素子とのオンオフ切り替えタイミングに対して、前記第２スイッチング素子と前記第４スイッチング素子とのオンオフ切替タイミングの位相をシフトさせるように制御することで、前記２次巻線側の出力電圧が目標電圧となるように制御する制御回路部（５０）と、を備え
前記制御回路部は、
前記１次巻線に流れる電流が、前記目標電圧に基づく目標電流に達したときに、トリガ信号を発生するトリガ信号発生回路部（５１）と、
基準クロック信号から位相の異なる複数のクロック信号を生成するクロック信号生成回路部（６１）と、
前記複数のクロック信号と同数だけ設けられ、前記トリガ信号と、前記複数のクロック信号の内、それぞれ異なるクロック信号とが入力され、前記トリガ信号が発生している状態で、入力されるクロック信号が変化したことに応じて、前記第２スイッチング素子と前記第４スイッチング素子との一方をオンからオフにするためのオンオフ切替信号と、前記第２スイッチング素子と前記第４スイッチング素子との他方をオフからオンにするためのオフオン切替信号とを含む切替信号を発生する複数の切替信号生成回路部（６３～６６）と、
前記複数の切替信号生成回路部において最も早く発生された切替信号を、前記第２スイッチング素子と前記第４スイッチング素子とを駆動する駆動信号として出力する出力回路部（６７）と、を有する電力変換装置。
前記クロック信号生成回路部は、前記複数のクロック信号の位相の間隔が等しくなるように、前記複数のクロック信号を生成する請求項１に記載の電力変換装置。
前記切替信号生成回路部は、前記第２スイッチング素子と前記第４スイッチング素子との一方が前記オンオフ切替信号によってオンからオフにされてから、所定のデッドタイム経過後に、前記第２スイッチング素子と前記第４スイッチング素子との他方が前記オフオン切替信号によってオフからオンにされるように、前記切替信号を発生する請求項１または２に記載の電力変換装置。
前記出力回路部は、前記オンオフ切替信号に関しては、前記複数の切替信号生成回路部からそれぞれ出力されるオンオフ切替信号の論理積により、最も早く発生されたオンオフ切替信号を選別し、前記オフオン切替信号に関しては、前記複数の切替信号生成回路部からそれぞれ出力されるオフオン切替信号の論理和により、最も早く発生されたオフオン切替信号を選別して、前記第２スイッチング素子と前記第４スイッチング素子とを駆動する駆動信号として出力する請求項１乃至３のいずれかに記載の電力変換装置。
前記第１スイッチング素子と前記第３スイッチング素子のどちらがオンされているかを示す選択信号を発生する選択信号発生回路部（８０）をさらに有し、
前記出力回路部は、前記選択信号に従って、前記オンオフ切替信号を、前記第２スイッチング素子と前記第４スイッチング素子とのいずれか一方の駆動信号として選択し、前記オフオン切替信号を、前記第２スイッチング素子と前記第４スイッチング素子とのいずれか他方の駆動信号として選択する請求項１乃至４のいずれかに記載の電力変換装置。