JP7136039B2

JP7136039B2 - power converter

Info

Publication number: JP7136039B2
Application number: JP2019143141A
Authority: JP
Inventors: 領太小島
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2019-08-02
Filing date: 2019-08-02
Publication date: 2022-09-13
Anticipated expiration: 2039-08-02
Also published as: JP2021027670A

Description

本開示は、トランスを利用して電力変換を行う電力変換装置に関する。 The present disclosure relates to a power conversion device that performs power conversion using a transformer.

トランスを利用して電力変換を行う電力変換装置においては、トランスの偏磁による磁気飽和を回避するために、例えば、トランスの体格にマージンを持たせたり、トランス巻線に直列にコンデンサや抵抗を挿入したりするなどの対策を施すことが必要であり、小型化を阻害する要因となっていた。 In a power conversion device that uses a transformer to convert power, in order to avoid magnetic saturation due to biased magnetism in the transformer, for example, the size of the transformer should have a margin, or a capacitor or resistor should be added in series with the transformer windings. It is necessary to take countermeasures such as inserting them, which has been a factor hindering miniaturization.

このため、非特許文献１には、ピーク電流モード制御により位相シフト方式フルブリッジ型ＤＣ‐ＤＣコンバータを制御することで、受動部品の追加などを行わなくても、トランスの偏磁を抑制できることが開示されている。ピーク電流モード制御は、トランスの１次巻線に双方向に流れる正負の電流のピーク値が等しくなるように、フルブリッジ接続されたスイッチング素子の切替タイミングを制御するものである。このピーク電流モード制御により、１次巻線に流れる励磁電流の直流オフセットを低減することができ、偏磁を抑制することができる。 For this reason, in Non-Patent Document 1, by controlling a phase-shifting full-bridge type DC-DC converter by peak current mode control, biased magnetization of the transformer can be suppressed without adding passive components. disclosed. Peak current mode control controls the switching timing of switching elements connected in a full bridge so that the peak values of the positive and negative currents flowing bidirectionally in the primary winding of the transformer are equal. By this peak current mode control, it is possible to reduce the direct current offset of the exciting current flowing through the primary winding, and to suppress magnetization bias.

「ディジタルピーク電流モード制御を用いた位相シフト方式フルブリッジ型ＤＣ－ＤＣコンバータの偏磁抑制」林裕二、金城博文、居安誠二、中村公計、半田祐一、平成２９年電気学会全国大会論文集、（２０１７‐０３‐０５）、４－１２９"Suppression of Polarized Magnetism in Phase Shift Full-Bridge DC-DC Converter Using Digital Peak Current Mode Control", Yuji Hayashi, Hirofumi Kinjo, Seiji Iyasu, Kokei Nakamura, Yuichi Handa, Proc. , (2017-03-05), 4-129

ここで、上述した非特許文献１の装置は、１次巻線に流れる電流が、トランスの２次巻線側の出力電圧と目標電圧との差分に応じて定められた目標電流に達したときに、トリガ信号を発生するトリガ信号発生回路を有する。非特許文献１の装置の制御回路は、トリガ信号発生回路がトリガ信号を発生すると、それ以上、電源からスイッチング素子を介して１次巻線に電流が通電されないようにスイッチング素子を切り替えるための切替信号（ＰＷＭ信号）を出力する。このようにして、非特許文献１の装置は、１次巻線の双方向に流れる正負の電流のピーク値を一致させるようにしている。 Here, when the current flowing through the primary winding reaches the target current determined according to the difference between the output voltage on the secondary winding side of the transformer and the target voltage, the device of Non-Patent Document 1 mentioned above has a trigger signal generating circuit for generating a trigger signal. When the trigger signal generation circuit generates the trigger signal, the control circuit of the device of Non-Patent Document 1 switches the switching element so that the current is no longer supplied from the power source to the primary winding via the switching element. output a signal (PWM signal). In this way, the device of Non-Patent Document 1 matches the peak values of the positive and negative currents flowing in both directions in the primary winding.

しかしながら、トリガ信号の発生から、そのトリガ信号を検出するまでの時間のずれや、スイッチング素子の切替信号（ＰＷＭ信号）を出力するまでの時間のずれが大きくなるほど、正負の電流のピーク値にずれが発生する可能性が高まる。正負の電流のピーク値がずれると、十分な偏磁の抑制効果が得られなくなってしまう。また、トランスの体格の更なる小型化を図るためには、スイッチング周波数を高周波化することが有効となるが、スイッチング周波数を高周波化しつつ出力電圧の制御分解能を維持するためには、スイッチング素子の切替信号（ＰＷＭ信号）を出力するときの時間分解能を上げる必要がある。 However, the greater the time lag between the generation of the trigger signal and the detection of the trigger signal and the greater the time lag until the output of the switching signal (PWM signal) for the switching element, the greater the deviation in the peak value of the positive and negative currents. is more likely to occur. If the peak values of the positive and negative currents deviate, a sufficient effect of suppressing magnetic bias cannot be obtained. In order to further reduce the size of the transformer, it is effective to increase the switching frequency. It is necessary to increase the time resolution when outputting the switching signal (PWM signal).

上述した各々の時間のずれを極力小さくしたり、時間分解能を上げたりするために、制御回路におけるクロック信号を高周波化して、制御回路の各部の動作を高速化することが考えられる。ただし、この場合、高周波化されたクロック信号に従って動作するため制御回路も高性能化する必要があり、制御回路のコストの増大を招くという問題がある。 In order to minimize the above-described time lags and improve the time resolution, it is conceivable to increase the frequency of the clock signal in the control circuit to speed up the operation of each part of the control circuit. However, in this case, since the control circuit operates in accordance with a clock signal having a higher frequency, it is necessary to improve the performance of the control circuit, resulting in an increase in the cost of the control circuit.

本開示は、上述した点に鑑み、コストの増加を抑制しながら、トリガ信号の検出および切替信号の出力に要する時間を極力短くすることにより、正負の電流のピーク値のずれを低減することが可能であり、さらには、切替信号を出力するときの時間分解能を上げることにより、出力電圧の制御分解能を維持しつつスイッチング周波数を高周波化してトランス体格の更なる小型化を図ることが可能な電力変換装置を提供することを目的とする。 In view of the above points, the present disclosure minimizes the time required to detect the trigger signal and output the switching signal while suppressing the increase in cost, thereby reducing the deviation between the peak values of the positive and negative currents. Furthermore, by increasing the time resolution when outputting the switching signal, the switching frequency can be increased while maintaining the control resolution of the output voltage, and the size of the transformer can be further reduced. An object of the present invention is to provide a conversion device.

上記目的を達成するため、本開示による電力変換装置は、
電源（１０）と、
１次巻線と２次巻線とを有するトランス（Ｔｒ）と、
電源とトランスの１次巻線との間に設けられ、フルブリッジ接続された第１～第４スイッチング素子（Ｑ１～Ｑ４）と、
第１～第４スイッチング素子は、第１スイッチング素子（Ｑ１）と第４スイッチング素子（Ｑ４）とがオンされると、１次巻線の一方向に電流が通電され、第２スイッチング素子（Ｑ２）と第３スイッチング素子（Ｑ３）とがオンされると、１次巻線の他方向に電流が通電されるように接続されており、
トランスの２次巻線に接続され、２次巻線の双方向に流れる電流を直流電流に整流する整流回路（１５）と、
第１スイッチング素子と第３スイッチング素子とを、スイッチング周期の半周期ごとに交互にオンオフさせつつ、第２スイッチング素子と第４スイッチング素子とを交互にオンオフさせるとともに、第１スイッチング素子と第３スイッチング素子とのオンオフ切り替えタイミングに対して、第２スイッチング素子と第４スイッチング素子とのオンオフ切替タイミングの位相をシフトさせるように制御することで、２次巻線側の出力電圧が目標電圧となるように制御する制御回路部（５０）と、を備え
制御回路部は、
１次巻線に流れる電流が、目標電圧に基づく目標電流に達したときに、トリガ信号を発生するトリガ信号発生回路部（５１）と、
基準クロック信号から位相の異なる複数のクロック信号を生成するクロック信号生成回路部（６１）と、
複数のクロック信号と同数だけ設けられ、トリガ信号と、複数のクロック信号の内、それぞれ異なるクロック信号とが入力され、トリガ信号が発生している状態で、入力されるクロック信号が変化したことに応じて、第２スイッチング素子と第４スイッチング素子との一方をオンからオフにするためのオンオフ切替信号と、第２スイッチング素子と第４スイッチング素子との他方をオフからオンにするためのオフオン切替信号とを含む切替信号を発生する複数の切替信号生成回路部（６３～６６）と、
複数の切替信号生成回路部において最も早く発生された切替信号を、第２スイッチング素子と第４スイッチング素子とを駆動する駆動信号として出力する出力回路部（６７）と、を有する。 In order to achieve the above object, the power conversion device according to the present disclosure includes:
a power source (10);
a transformer (Tr) having a primary winding and a secondary winding;
first to fourth switching elements (Q1 to Q4) provided between the power supply and the primary winding of the transformer and connected in a full bridge;
In the first to fourth switching elements, when the first switching element (Q1) and the fourth switching element (Q4) are turned on, current flows in one direction of the primary winding, and the second switching element (Q2 ) and the third switching element (Q3) are turned on, the current is energized in the other direction of the primary winding,
a rectifier circuit (15) connected to the secondary winding of the transformer for rectifying the current flowing in both directions of the secondary winding into a direct current;
While the first switching element and the third switching element are alternately turned on and off every half cycle of the switching period, the second switching element and the fourth switching element are alternately turned on and off, and the first switching element and the third switching element are alternately turned on and off. By controlling to shift the phase of the on/off switching timing of the second switching element and the fourth switching element with respect to the on/off switching timing of the elements, the output voltage on the secondary winding side becomes the target voltage. and a control circuit unit (50) for controlling the
a trigger signal generation circuit unit (51) for generating a trigger signal when the current flowing through the primary winding reaches a target current based on the target voltage;
a clock signal generation circuit unit (61) for generating a plurality of clock signals having different phases from a reference clock signal;
The same number as the plurality of clock signals are provided, and a trigger signal and a different clock signal among the plurality of clock signals are input, and when the input clock signal changes while the trigger signal is being generated Accordingly, an on-off switching signal for turning one of the second switching element and the fourth switching element from on to off and an off-on switching signal for turning the other of the second switching element and the fourth switching element from off to on a plurality of switching signal generation circuit units (63 to 66) for generating switching signals including signals;
and an output circuit section (67) for outputting the switching signal generated earliest in the plurality of switching signal generation circuit sections as a driving signal for driving the second switching element and the fourth switching element.

本開示による電力変換装置によれば、クロック信号生成回路が、基準クロック信号から位相の異なる複数のクロック信号を生成する。生成された複数のクロック信号の内、位相の異なるクロック信号の各々が、複数の切替信号生成回路部にそれぞれ入力される。これら複数の切替信号生成回路部には、トリガ信号生成回路部によって発生されたトリガ信号も入力される。各切替信号生成回路部は、トリガ信号が発生している状態で、入力されるクロック信号が変化したことに応じて、第２スイッチング素子と第４スイッチング素子との一方をオンからオフにするためのオンオフ切替信号と、第２スイッチング素子と第４スイッチング素子との他方をオフからオンにするためのオフオン切替信号とを含む切替信号を発生する。出力回路部は、複数の切替信号生成回路部において最も早く発生された切替信号を、第２スイッチング素子と第４スイッチング素子とを駆動する駆動信号として出力する。 According to the power converter according to the present disclosure, the clock signal generation circuit generates a plurality of clock signals with different phases from the reference clock signal. Of the plurality of generated clock signals, clock signals having different phases are respectively input to the plurality of switching signal generation circuit units. Trigger signals generated by the trigger signal generation circuit units are also input to the plurality of switching signal generation circuit units. Each switching signal generation circuit section turns off one of the second switching element and the fourth switching element from ON in response to a change in the input clock signal while the trigger signal is being generated. and an off-on switching signal for turning on the other of the second switching element and the fourth switching element from off. The output circuit section outputs a switching signal generated earliest by the plurality of switching signal generation circuit sections as a driving signal for driving the second switching element and the fourth switching element.

このように、トリガ信号は、複数の切替信号生成回路部において、位相の異なる複数のクロック信号に基づいて検出される。従って、基準クロック信号を高周波化せずとも、トリガ信号を検出する時間分解能を向上することができる。このため、トリガ信号が発生したときに、そのトリガ信号の検出に要する時間の短縮化を図ることができる。さらに、位相の異なる複数のクロック信号が入力される複数の切替信号生成回路部は、トリガ信号の検出に応じて切替信号を発生するように構成されている。このため、切替信号の出力に関しても、トリガ信号の検出と同様に、位相の異なる複数のクロック信号によって時間分解能を向上することができる。従って、トリガ信号が発生されてから切替信号が出力されるまでに要する時間を極力短くすることができる。この結果、１次巻線を双方向に流れる正負電流のピーク値のずれを低減することができるので、十分な偏磁の抑制効果を得ることができる。さらに、切替信号を出力するときの時間分解能を高分解化できるので、出力電圧の制御分解能を維持しつつスイッチング周波数を高周波化してトランス体格の更なる小型化を図ることができる。 In this manner, the trigger signal is detected based on a plurality of clock signals having different phases in a plurality of switching signal generation circuit units. Therefore, the time resolution for detecting the trigger signal can be improved without increasing the frequency of the reference clock signal. Therefore, when a trigger signal is generated, it is possible to shorten the time required to detect the trigger signal. Furthermore, the plurality of switching signal generation circuit units to which the plurality of clock signals having different phases are input are configured to generate the switching signal in response to the detection of the trigger signal. Therefore, the output of the switching signal can also be improved in time resolution by using a plurality of clock signals with different phases, similar to the detection of the trigger signal. Therefore, the time required from the generation of the trigger signal to the output of the switching signal can be minimized. As a result, it is possible to reduce the difference between the peak values of the positive and negative currents flowing bidirectionally through the primary winding, so that a sufficient effect of suppressing magnetic bias can be obtained. Furthermore, since the time resolution when outputting the switching signal can be improved, the switching frequency can be increased while maintaining the control resolution of the output voltage, thereby further reducing the size of the transformer.

上記括弧内の参照番号は、本開示の理解を容易にすべく、後述する実施形態における具体的な構成との対応関係の一例を示すものにすぎず、なんら発明の範囲を制限することを意図したものではない。 The reference numbers in parentheses above merely indicate an example of correspondence with specific configurations in the embodiments described later in order to facilitate the understanding of the present disclosure, and are not intended to limit the scope of the invention. It's not what I did.

また、上述した特徴以外の、特許請求の範囲の各請求項に記載した技術的特徴に関しては、後述する実施形態の説明及び添付図面から明らかになる。 In addition, technical features described in each claim of the scope of claims other than the features described above will become apparent from the description of the embodiments and the accompanying drawings, which will be described later.

本実施形態に係る電力変換装置１００の全体構成を示す図である。It is a figure which shows the whole structure of the power converter device 100 which concerns on this embodiment. 制御回路５０の内部構成の一例を示す図である。3 is a diagram showing an example of an internal configuration of a control circuit 50; FIG. 本実施形態に係る電力変換装置１００の各部の動作波形を示す図である。It is a figure which shows the operation|movement waveform of each part of the power converter device 100 which concerns on this embodiment. ＰＷＭ生成回路６０の内部構成の一例を示すブロック図である。3 is a block diagram showing an example of the internal configuration of a PWM generation circuit 60; FIG. 第１生成回路６２の内部構成の一例を示す図である。3 is a diagram showing an example of an internal configuration of a first generation circuit 62; FIG. 第１切替信号生成回路６３の内部構成の一例を示す図である。6 is a diagram showing an example of an internal configuration of a first switching signal generation circuit 63; FIG. 本実施形態の有利な効果を説明するためのタイミングチャートである。4 is a timing chart for explaining advantageous effects of the present embodiment;

以下、本開示の一実施形態について図面を参照して説明する。図１は、本実施形態に係る電力変換装置１００の全体構成を示す図である。図１に示す実施形態は、高圧バッテリ１０の電力によって低圧バッテリ２０を充電する電力変換装置１００を示している。この電力変換装置１００は、例えば、電動車両やハイブリッド車両に適用することができる。この場合、高圧バッテリ１０は、走行用モータを駆動する電力や低圧バッテリ２０を充電する電力を供給するとともに、発電用モータによって発生される回生電力によって充電される。低圧バッテリ２０は、車両に搭載された各種の補機などに電力を供給するとともに、高圧バッテリ１０によって充電される。ただし、本開示に係る電力変換装置は、電動車両やハイブリッド車両に適用することに限られず、他の用途に用いられる、電力変換が必要とされる各種の機器に適用することができる。 An embodiment of the present disclosure will be described below with reference to the drawings. FIG. 1 is a diagram showing the overall configuration of a power conversion device 100 according to this embodiment. The embodiment shown in FIG. 1 shows a power conversion device 100 that charges a low-voltage battery 20 with power from a high-voltage battery 10 . This power converter 100 can be applied to, for example, an electric vehicle or a hybrid vehicle. In this case, the high-voltage battery 10 supplies electric power for driving the driving motor and electric power for charging the low-voltage battery 20, and is charged by regenerative electric power generated by the power generating motor. The low-voltage battery 20 supplies electric power to various accessories mounted on the vehicle, and is charged by the high-voltage battery 10 . However, the power conversion device according to the present disclosure is not limited to being applied to electric vehicles and hybrid vehicles, and can be applied to various devices that are used for other purposes and require power conversion.

電力変換装置１００は、主として、電力変換回路３０と制御回路５０とから構成される。電力変換回路３０は、フルブリッジ接続されたスイッチング素子Ｑ１～Ｑ４のスイッチング動作によりトランスＴｒの１次巻線Ｌ１に双方向に電流を通電して、高電圧を低電圧に電力変換する回路である。電力変換回路３０は、高圧バッテリ１０からの入力電力を受け、出力に接続されている低圧バッテリ２０を充電する。高圧バッテリ１０は、例えば、リチウムイオン電池、ニッケル水素電池などにより構成され、低圧バッテリ２０は、鉛バッテリなどにより構成することができる。 The power conversion device 100 is mainly composed of a power conversion circuit 30 and a control circuit 50 . The power conversion circuit 30 is a circuit for converting a high voltage to a low voltage by bidirectionally passing a current through the primary winding L1 of the transformer Tr by the switching operation of the switching elements Q1 to Q4 connected in a full bridge connection. . The power conversion circuit 30 receives input power from the high voltage battery 10 and charges the low voltage battery 20 connected to the output. The high-voltage battery 10 can be composed of, for example, a lithium ion battery or a nickel-metal hydride battery, and the low-voltage battery 20 can be composed of a lead battery or the like.

電力変換回路３０は、入力コンデンサＣ１を有する、入力コンデンサＣ１は、電力変換回路３０の入力端子間に接続され、高圧バッテリ１０から入力される入力電圧を平滑化する。 The power conversion circuit 30 has an input capacitor C1. The input capacitor C1 is connected between input terminals of the power conversion circuit 30 and smoothes the input voltage input from the high-voltage battery 10. FIG.

入力コンデンサＣ１の後段であって、高圧バッテリ１０とトランスＴｒの１次巻線Ｌ１との間に、フルブリッジ接続された第１～第４スイッチング素子Ｑ１～Ｑ４が設けられている。換言すると、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３が直列接続された進みレグと、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４が直列接続された遅れレグとが並列接続されてフルブリッジ回路が構成されている。第１～第４スイッチング素子Ｑ１～Ｑ４は、例えば、ＭＯＳＦＥＴやＩＧＢＴなどのパワー半導体素子によって構成される。 First to fourth switching elements Q1 to Q4 connected in a full bridge are provided after the input capacitor C1 and between the high voltage battery 10 and the primary winding L1 of the transformer Tr. In other words, the leading leg in which the first switching element Q1 and the third switching element Q3 are connected in series and the lagging leg in which the second switching element Q2 and the fourth switching element Q4 are connected in series are connected in parallel to form a full bridge circuit. is configured. The first to fourth switching elements Q1 to Q4 are composed of power semiconductor elements such as MOSFETs and IGBTs, for example.

第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３との間に、トランスＴｒの１次巻線Ｌ１の一端が接続されている。また、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４との間に、トランスＴｒの１次巻線Ｌ１の他端が接続されている。従って、第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４とが同時にオンされると、トランスＴｒの１次巻線Ｌ１の正方向に電流が通電される。一方、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３とが同時にオンされると、１次巻線Ｌ１の負方向に電流が通電される。 One end of the primary winding L1 of the transformer Tr is connected between the first switching element Q1 and the third switching element Q3. The other end of the primary winding L1 of the transformer Tr is connected between the second switching element Q2 and the fourth switching element Q4. Therefore, when the first switching element Q1 and the fourth switching element Q4 are turned on at the same time, current is passed through the primary winding L1 of the transformer Tr in the positive direction. On the other hand, when the second switching element Q2 and the third switching element Q3 are turned on at the same time, the current flows in the negative direction of the primary winding L1.

電流検出回路４０は、電流トランスＣＴを介して、トランスＴｒの１次巻線Ｌ１に双方向（正方向および負方向）に流れる電流をそれぞれ検出する。電流検出回路４０によって検出された電流は、制御回路５０に入力される。 The current detection circuit 40 detects currents flowing in both directions (positive direction and negative direction) in the primary winding L1 of the transformer Tr via the current transformer CT. A current detected by the current detection circuit 40 is input to the control circuit 50 .

第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３とのゲートは、パルストランスＰＴ１を介して制御回路５０と接続されている。従って、制御回路５０は、パルストランスＰＴ１に通電する駆動信号ＤＲＶ_Ｑ１、ＤＲＶ_Ｑ３に応じて、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３とのいずれかを選択的に駆動することができる。同様に、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４とのゲートは、パルストランスＰＴ２を介して制御回路５０と接続されている。従って、制御回路５０は、パルストランスＰＴ２に通電する駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４に応じて、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４とのいずれかを選択的に駆動することができる。 Gates of the first switching element Q1 and the third switching element Q3 are connected to the control circuit 50 via the pulse transformer PT1. Therefore, the control circuit 50 can selectively drive either the first switching element Q1 or the third switching element Q3 in accordance with the drive signals DRV_Q1 and DRV_Q3 applied to the pulse transformer PT1. Similarly, gates of the second switching element Q2 and the fourth switching element Q4 are connected to the control circuit 50 via the pulse transformer PT2. Therefore, the control circuit 50 can selectively drive either the second switching element Q2 or the fourth switching element Q4 according to the drive signals DRV_Q2 and DRV_Q4 that are applied to the pulse transformer PT2.

具体的には、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３は、図３に示すように、制御回路５０からの駆動信号ＤＲＶ_Ｑ１、ＤＲＶ_Ｑ３により、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２ごとに交互にオンオフするように駆動される。より詳細には、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３は、同時にオンすることを確実に防止するために、一方がオンからオフされた後、所定のデッドタイムが経過した後に、他方がオフからオンするように、制御回路５０によって駆動制御される。 Specifically, as shown in FIG. 3, the first switching element Q1 and the third switching element Q3 are switched by the drive signals DRV_Q1 and DRV_Q3 from the control circuit 50 every half cycle T _S /2 of the switching cycle T _S . It is driven to turn on and off alternately. More specifically, in order to reliably prevent the first switching element Q1 and the third switching element Q3 from being turned on at the same time, after one of them is turned off after a predetermined dead time has passed, the other is turned on. It is driven and controlled by the control circuit 50 so as to turn on from off.

第１スイッチング素子Ｑ１および第３スイッチング素子Ｑ３と同様に、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４も、図３に示すように、制御回路５０からの駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４により、交互にオンオフされる。また、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４も、一方のスイッチング素子がオンからオフされた後、所定のデッドタイムが経過した後に、他方のスイッチング素子がオフからオンするように駆動される。 Similarly to the first switching element Q1 and the third switching element Q3, the second switching element Q2 and the fourth switching element Q4 are alternately turned on and off by drive signals DRV_Q2 and DRV_Q4 from the control circuit 50, as shown in FIG. be done. In addition, the second switching element Q2 and the fourth switching element Q4 are also driven so that the other switching element is turned on after a predetermined dead time has elapsed after one switching element is turned off. .

特に、本実施形態では、詳しくは後述するが、制御回路５０が、電流検出回路４０によって検出される１次側電流に基づき、トランスＴｒの１次巻線Ｌ１を双方向に流れる正負の電流ピーク値が一致するように、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３とのオンオフ切り替えタイミングに対して、第２スイッチング素子と前記第４スイッチング素子とのオンオフ切替タイミングの位相を制御する。このように、本実施形態に係る電力変換装置１００は、ピーク電流フィードバック制御を用いた、位相シフト方式フルブリッジ型の電力変化装置（ＤＣ‐ＤＣコンバータ）である。 In particular, in the present embodiment, the control circuit 50 detects positive and negative current peaks flowing bidirectionally through the primary winding L1 of the transformer Tr based on the primary side current detected by the current detection circuit 40, although the details will be described later. The phase of the ON/OFF switching timing of the second switching element and the fourth switching element is controlled with respect to the ON/OFF switching timing of the first switching element Q1 and the third switching element Q3 so that the values match. Thus, the power conversion device 100 according to the present embodiment is a phase-shifting full-bridge type power change device (DC-DC converter) using peak current feedback control.

トランスＴｒの２次側はセンタータップ方式となっており、整流回路１５として、第５スイッチング素子Ｑ５がトランスＴｒの一方の２次巻線Ｌ２１に接続され、第６スイッチング素子Ｑ６がトランスＴｒの他方の２次巻線Ｌ２２に接続される。第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６とのゲートは、パルストランスＰＴ３を介して制御回路５０と接続されている。従って、制御回路５０は、パルストランスＰＴ３に通電する駆動信号ＤＲＶ_Ｑ５、ＤＲＶ_Ｑ６に応じて、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６とのいずれかを選択的に駆動することができる。具体的には、制御回路５０は、一方の２次巻線Ｌ２１に２次側電流ｉ_Ｌ２１が流れるときに、第５スイッチング素子Ｑ５がオンするように駆動信号ＤＲＶ_Ｑ５を出力する。一方、制御回路５０は、他方の２次巻線Ｌ２２に２次側電流ｉ_Ｌ２２が流れるときに、第６スイッチング素子Ｑ６がオンするように駆動信号ＤＲＶ_Ｑ６を出力する。なお、第５及び第６スイッチング素子Ｑ５、Ｑ６は、それぞれダイオードによって置換されてもよい。 The secondary side of the transformer Tr is of a center-tap type. As the rectifier circuit 15, the fifth switching element Q5 is connected to one secondary winding L21 of the transformer Tr, and the sixth switching element Q6 is connected to the other side of the transformer Tr. is connected to the secondary winding L22 of . Gates of the fifth switching element Q5 and the sixth switching element Q6 are connected to the control circuit 50 via the pulse transformer PT3. Therefore, the control circuit 50 can selectively drive either the fifth switching element Q5 or the sixth switching element Q6 according to the drive signals DRV_Q5 and DRV_Q6 that are applied to the pulse transformer PT3. Specifically, the control circuit 50 outputs the drive signal DRV_Q5 so that the fifth switching element Q5 is turned on when the secondary current iL21 flows through one of the secondary windings _L21 . On the other hand, the control circuit 50 outputs the drive signal DRV_Q6 so that the sixth switching element Q6 is turned on when the secondary current iL22 flows through the other secondary winding _L22 . In addition, the fifth and sixth switching elements Q5 and Q6 may be replaced with diodes, respectively.

整流回路１５の出力には、平滑リアクトルＬ３と出力コンデンサＣ２とからなるＬＣフィルタが接続されている。低圧バッテリ２０は、出力コンデンサＣ２と並列に接続される。従って、電力変換回路３０は、ＬＣフィルタによって平滑化された電圧を出力電圧として出力する。電力変換回路３０から出力された出力電圧は、低圧バッテリ２０を充電するために、低圧バッテリ２０に印加される。電圧検出回路４５は、電力変換回路３０の出力電圧を検出する。電圧検出回路４５によって検出された出力電圧は、制御回路５０に入力される。 An LC filter including a smoothing reactor L3 and an output capacitor C2 is connected to the output of the rectifier circuit 15. FIG. A low-voltage battery 20 is connected in parallel with the output capacitor C2. Therefore, the power conversion circuit 30 outputs the voltage smoothed by the LC filter as the output voltage. The output voltage output from the power conversion circuit 30 is applied to the low voltage battery 20 to charge the low voltage battery 20 . A voltage detection circuit 45 detects the output voltage of the power conversion circuit 30 . The output voltage detected by the voltage detection circuit 45 is input to the control circuit 50 .

次に、制御回路５０の内部構成の一例について、図２を参照して説明する。制御回路５０は、電流検出回路４０によって検出された１次側電流と、電圧検出回路４５によって検出された電力変換回路３０の出力電圧とに基づいて、第１～第６スイッチング素子の駆動信号（ＰＷＭ信号）ＤＲＶ_Ｑ１～ＤＲＶ_Ｑ６を生成して出力する。 Next, an example of the internal configuration of the control circuit 50 will be described with reference to FIG. The control circuit 50 generates drive signals ( PWM signal) DRV_Q1 to DRV_Q6 are generated and output.

制御回路５０は、図２に示すように、トリガ信号発生回路５１を有する。トリガ信号発生回路５１は、スロープ補償回路５２、加算器５３、および比較器（ＣＭＰ）５４を含む。スロープ補償回路５２は、一定の勾配で増加するスロープ補償電流を発生する。加算器５３は、電流検出回路４０によって検出された１次側電流Ｉ_Ｔｒと、スロープ補償回路５２によって発生されたスロープ補償電流を加算して、検出電流Ｉ_{ｓｅｎｓｅ}として出力する。加算器５３において、１次側電流Ｉ_Ｔｒにスロープ補償電流を加算して検出電流Ｉ_{ｓｅｎｓｅ}とすることで、検出電流Ｉ_{ｓｅｎｓｅ}の低周波発振を抑制することができる。加算器５３から出力される検出電流Ｉ_{ｓｅｎｓｅ}は、比較器５４の一方の入力に与えられる。 The control circuit 50 has a trigger signal generating circuit 51 as shown in FIG. Trigger signal generation circuit 51 includes slope compensation circuit 52 , adder 53 and comparator (CMP) 54 . Slope compensation circuit 52 generates a slope compensation current that increases with a constant slope. The adder 53 adds the primary side current _ITr detected by the current detection circuit 40 and the slope compensation current generated by the slope compensation circuit 52, and outputs the result as a detection current _Isense . By adding the slope compensation current to the primary current I _Tr in the adder 53 to obtain the detection current I _sense , low-frequency oscillation of the detection current I _sense can be suppressed. The sense current I _sense output from adder 53 is applied to one input of comparator 54 .

トリガ信号発生回路５１は、さらに、アナログデジタル変換器（ＡＤＣ）５５、差分器５６、ＰＩ制御器５７、及びデジタルアナログ変換器（ＤＡＣ）５８を含む。ＡＤＣ５５は、電圧検出回路４５によって検出された電力変換回路３０の出力電圧を、アナログ値からデジタル値に変換する。差分器５６は、電力変換回路３０の出力電圧の目標電圧（すなわち、低圧バッテリ２０の目標電圧）に対して、検出された出力電圧との差分（偏差）を計算して出力する。差分器５６によって計算された偏差は、ＰＩ制御器５７に入力される。ＰＩ制御器５７は、入力された偏差に基づいて、比例積分制御値を算出する。ＤＡＣ５８は、ＰＩ制御器５７によって算出された比例積分制御値を、目標電流Ｉ_ｒｅｆとして比較器５４の他方の入力に与える。 Trigger signal generation circuit 51 further includes an analog-to-digital converter (ADC) 55 , a differentiator 56 , a PI controller 57 and a digital-to-analog converter (DAC) 58 . The ADC 55 converts the output voltage of the power conversion circuit 30 detected by the voltage detection circuit 45 from an analog value to a digital value. The differentiator 56 calculates and outputs the difference (deviation) between the detected output voltage and the target voltage of the output voltage of the power conversion circuit 30 (that is, the target voltage of the low-voltage battery 20). The deviation calculated by differentiator 56 is input to PI controller 57 . The PI controller 57 calculates a proportional integral control value based on the input deviation. DAC 58 gives the proportional-plus-integral control value calculated by PI controller 57 to the other input of comparator 54 as target current _Iref .

比較器５４は、検出電流Ｉ_{ｓｅｎｓｅ}と目標電流Ｉ_ｒｅｆとを比較し、検出電流Ｉ_{ｓｅｎｓｅ}が目標電流Ｉ_ｒｅｆに達すると、所定期間の間、トリガ信号Ｓ_ＴＧを出力する。このトリガ信号Ｓ_ＴＧは、ＰＷＭ生成回路６０に与えられる。なお、比較器５４は、図示していないが、検出電流Ｉ_{ｓｅｎｓｅ}が目標電流Ｉ_ｒｅｆに達して、トリガ信号Ｓ_ＴＧの出力が開始されると、強制的に検出電流Ｉ_{ｓｅｎｓｅ}をゼロにホールドする回路部を有する。この回路部は、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３との内でオンしているスイッチング素子がオフされたときに、すなわち、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２、およびスイッチング周期Ｔ_Ｓが経過したときに、ゼロホールドを解除する。 The comparator 54 compares the detected current I _sense with the target current I _ref , and outputs the trigger signal S _TG for a predetermined period when the detected current I _sense reaches the target current I _ref . This trigger signal _STG is applied to the PWM generation circuit 60 . Although not shown, the comparator 54 forcibly holds the detected current I _sense to zero when the detected current I _sense reaches the target current I _ref and the output of the trigger signal _STG is started. It has a circuit part. This circuit section operates when the switching element among the first switching element Q1 and the third switching element Q3 that is turned on is turned off, that is, the half period T _S /2 of the switching period T _S and the switching period Release the zero hold when _TS has passed.

ＰＷＭ生成回路６０は、トリガ信号Ｓ_ＴＧと基準クロック信号ＣＬＫに基づいて、第１～第６スイッチング素子Ｑ１～Ｑ６の駆動信号ＤＲＶ_Ｑ１～ＤＲＶ_Ｑ６としてのＰＷＭ信号を生成して出力する。 The PWM generation circuit 60 generates and outputs PWM signals as drive signals _{DRV_Q1} to DRV_Q6 for the first to sixth switching elements Q1 to Q6 based on the trigger signal STG and the reference clock signal CLK.

ここで、図３の動作波形図に示すように、検出電流Ｉ_{ｓｅｎｓｅ}が目標電流Ｉ_ｒｅｆに達して、比較器５４からトリガ信号Ｓ_ＴＧが出力された時点から極力遅滞なく、トリガ信号Ｓ_ＴＧを検出し、さらに、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４の内でオンされているスイッチング素子をオフする駆動信号（切替信号）を出力することにより、一スイッチング周期Ｔ_ｓの内に２回発生する検出電流Ｉ_{ｓｅｎｓｅ}のピーク値をほぼ一致させることができる。これは、一スイッチング周期Ｔ_ｓ内における１次側電流Ｉ_Ｔｒの正方向の電流のピーク値と負方向の電流のピーク値とを絶対値としてほぼ同じ値に揃えることができることを意味する。その結果、１次側電流Ｉ_Ｔｒの直流オフセットをほぼゼロに抑えることができ、偏磁を抑制することができるようになる。 Here, as shown in the operating waveform diagram of FIG. 3, the trigger signal S _TG is output as soon as possible after the detection current I _sense reaches the target current I _ref and the trigger signal S _TG is output from the comparator 54. Further, by outputting a driving signal (switching signal) for turning off the switching element among the second switching element Q2 and the fourth switching element Q4 that are turned on, the switching element is detected twice in one switching period _Ts . The peak values of the generated detection current I _sense can be substantially matched. This means that the peak value of the current in the positive direction and the peak value of the current in the negative direction of the primary side current I _Tr within one switching period T _s can be made substantially the same as the absolute value. As a result, the DC offset of the primary side current _ITr can be suppressed to almost zero, and magnetic bias can be suppressed.

なお、オンデューティは、第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４、または第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３が同時にオンするオン時間Ｔ_ＯＮ／スイッチング周期Ｔ_Ｓであり、電力変換回路３０の出力電圧は基本的にオンデューティに比例する。従って、電力変換回路３０の出力電圧の制御分解能は、ＰＷＭ生成回路６０が生成する駆動信号の時間分解能に依存する。 The on-duty is the on-time T _ON /switching cycle T _S during which the first switching element Q1 and the fourth switching element Q4 or the second switching element Q2 and the third switching element Q3 are simultaneously turned on. output voltage is basically proportional to on-duty. Therefore, the control resolution of the output voltage of the power conversion circuit 30 depends on the time resolution of the drive signal generated by the PWM generation circuit 60. FIG.

上述した点に鑑み、本実施形態では、ＰＷＭ生成回路６０の構成に工夫を凝らし、トリガ信号Ｓ_ＴＧが発生してから、そのトリガ信号Ｓ_ＴＧの検出、およびオンされていたスイッチング素子をオフするための駆動信号の出力に要する時間を極力短くするとともに、駆動信号を出力するときの時間分解能を上げることを可能とした。以下に、図４～図６を参照して、ＰＷＭ生成回路６０の構成を詳細に説明する。 In view of the above points, in the present embodiment, the configuration of the PWM generation circuit 60 is devised so that after the trigger signal _STG is generated, the trigger signal _STG is detected and the switching element that was turned on is turned off. It is possible to minimize the time required to output the drive signal for the purpose and to increase the time resolution when outputting the drive signal. The configuration of the PWM generation circuit 60 will be described in detail below with reference to FIGS. 4 to 6. FIG.

図４は、ＰＷＭ生成回路６０の内部構成の一例を示すブロック図である。図４に示すように、ＰＷＭ生成回路６０は、基準クロック信号ＣＬＫを入力して、位相の異なる４個のクロック信号ＣＬＫ１～ＣＬＫ４を生成するクロック発生回路６１を有する。より詳細には、クロック発生回路６１は、基準クロック信号ＣＬＫと同位相の第１クロック信号ＣＬＫ１、基準クロック信号ＣＬＫから９０°位相がずれた（遅れた）第２クロック信号ＣＬＫ２、基準クロック信号ＣＬＫから１８０°位相がずれた（遅れた）第３クロック信号ＣＬＫ３、および、基準クロック信号ＣＬＫから２７０°位相がずれた（遅れた）第４クロック信号ＣＬＫ４を生成する。 FIG. 4 is a block diagram showing an example of the internal configuration of the PWM generation circuit 60. As shown in FIG. As shown in FIG. 4, the PWM generation circuit 60 has a clock generation circuit 61 that inputs a reference clock signal CLK and generates four clock signals CLK1 to CLK4 with different phases. More specifically, the clock generation circuit 61 generates a first clock signal CLK1 having the same phase as the reference clock signal CLK, a second clock signal CLK2 having a 90° phase shift (delay) from the reference clock signal CLK, and a reference clock signal CLK. A third clock signal CLK3 that is 180° out of phase (delayed) from the reference clock signal CLK and a fourth clock signal CLK4 that is 270° out of phase (delayed) from the reference clock signal CLK are generated.

なお、基準クロック信号ＣＬＫの周波数は、例えば２００ＭＨｚとすることができる。また、クロック発生回路６１が生成するクロック信号の数は４個に限られず、２個以上であればよい。さらに、クロック発生回路６１が、複数のクロック信号ＣＬＫ１～ＣＬＫ４の位相の間隔が等しくなるように、複数のクロック信号ＣＬＫ１～ＣＬＫ４を生成する例を示したが、必ずしも、すべて等しい間隔でなくてもよい。 Note that the frequency of the reference clock signal CLK can be set to 200 MHz, for example. Also, the number of clock signals generated by the clock generation circuit 61 is not limited to four, and may be two or more. Furthermore, although an example is shown in which the clock generation circuit 61 generates a plurality of clock signals CLK1 to CLK4 such that the phase intervals of the plurality of clock signals CLK1 to CLK4 are equal, the intervals do not necessarily have to be equal. good.

ＰＷＭ生成回路６０は、第１スイッチング素子Ｑ１に対する駆動信号（ＰＷＭ信号）ＤＲＶ_Ｑ１と、第３スイッチング素子Ｑ３に対する駆動信号（ＰＷＭ信号）ＤＲＶ_Ｑ３を生成する第１生成回路６２を有する。なお、第１生成回路６２が生成する第１スイッチング素子Ｑ１に対する駆動信号ＤＲＶ_Ｑ１は、第５スイッチング素子Ｑ５に対する駆動信号ＤＲＶ_Ｑ５としても用いられる。同様に、第１生成回路６２が生成する第３スイッチング素子Ｑ３に対する駆動信号ＤＲＶ_Ｑ３は、第６スイッチング素子Ｑ６に対する駆動信号ＤＲＶ_Ｑ６としても用いられる。第１生成回路６２には、図４に示すように、基準クロック信号ＣＬＫと同位相の第１クロック信号ＣＬＫ１が入力される。以下、この第１生成回路６２の内部構成の一例およびその内部構成による動作を、図５を参照して説明する。 The PWM generation circuit 60 has a first generation circuit 62 that generates a drive signal (PWM signal) DRV_Q1 for the first switching element Q1 and a drive signal (PWM signal) DRV_Q3 for the third switching element Q3. The drive signal DRV_Q1 for the first switching element Q1 generated by the first generation circuit 62 is also used as the drive signal DRV_Q5 for the fifth switching element Q5. Similarly, the drive signal DRV_Q3 for the third switching element Q3 generated by the first generation circuit 62 is also used as the drive signal DRV_Q6 for the sixth switching element Q6. As shown in FIG. 4, the first generation circuit 62 receives a first clock signal CLK1 having the same phase as the reference clock signal CLK. An example of the internal configuration of the first generation circuit 62 and the operation of the internal configuration will be described below with reference to FIG.

図５に示すように、第１生成回路６２は、第１カウンタ７０、第１比較器７１、第１レジスタ７２、ＸＯＲ回路７３、第２カウンタ７４、第２比較器７５、第１ＡＮＤ回路７６、第２ＡＮＤ回路７７、第２レジスタ７８、第３レジスタ７９、および第４レジスタ８０を有する。 As shown in FIG. 5, the first generating circuit 62 includes a first counter 70, a first comparator 71, a first register 72, an XOR circuit 73, a second counter 74, a second comparator 75, a first AND circuit 76, It has a second AND circuit 77 , a second register 78 , a third register 79 and a fourth register 80 .

第１カウンタ７０は、第１クロック信号ＣＬＫ１のクロック数をカウントする。第１カウンタ７０のカウント数は、スイッチング周期Ｔ_Ｓが経過する毎にリセットされる。第１比較器７１は、第１カウンタ７０のカウント数と、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２に相当する値とを比較する。第１比較器７１は、第１カウンタ７０のカウント数が半周期Ｔ_Ｓ／２に相当する値よりも小さい場合、Ｌｏレベルの信号を出力する。一方、第１比較器７１は、第１カウンタ７０のカウント数が半周期Ｔ_Ｓ／２に相当する値以上である場合、Ｈｉレベルの信号を出力する。つまり、第１比較器７１は、スイッチング周期Ｔ_Ｓの０°から１８０°までの前半部分においてＬｏレベル信号を出力し、スイッチング周期Ｔ_Ｓの１８０°から３６０°までの後半部分においてＨｉレベル信号を出力する。 The first counter 70 counts the number of clocks of the first clock signal CLK1. The count number of the first counter 70 is reset each time the switching period _TS elapses. The first comparator 71 compares the count number of the first counter 70 with a value corresponding to the half cycle T _S /2 of the switching cycle T _S . The first comparator 71 outputs a Lo level signal when the count number of the first counter 70 is smaller than the value corresponding to the half cycle T _S /2. On the other hand, the first comparator 71 outputs a high level signal when the count number of the first counter 70 is equal to or greater than the value corresponding to the half cycle T _S /2. That is, the first comparator 71 outputs a Lo level signal in the first half of the switching period _TS from 0° to 180°, and outputs a Hi level signal in the second half of the switching period _TS from 180° to 360°. Output.

第１レジスタ７２は、第１クロック信号ＣＬＫ１の入力に同期して、入力端子に入力される第１比較器７１からの信号を取り込み、出力端子から出力する。ＸＯＲ回路７３は、第１比較器７１からの出力と、第１レジスタ７２からの出力との排他的論理和を演算して出力する。第１比較器７１からの出力と、第１レジスタ７２からの出力とは、概ね一致するが、第１比較器７１の出力がＬｏレベルからＨｉレベル、またはＨｉレベルからＬｏレベルに変化し、その変化後の信号が第１レジスタ７２に取り込まれて出力されるまでの僅かな期間において相違する。従って、ＸＯＲ回路７３の出力は、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２が経過した時点、およびスイッチング周期Ｔ_Ｓが経過した時点において、Ｈｉレベルとなり、それ以外の期間はＬｏレベルとなる。 The first register 72 takes in the signal from the first comparator 71 input to the input terminal in synchronization with the input of the first clock signal CLK1, and outputs the signal from the output terminal. The XOR circuit 73 calculates and outputs the exclusive OR of the output from the first comparator 71 and the output from the first register 72 . The output from the first comparator 71 and the output from the first register 72 generally match, but the output of the first comparator 71 changes from Lo level to Hi level or from Hi level to Lo level, The difference is in a short period until the signal after the change is captured in the first register 72 and output. Therefore, the output of the XOR circuit 73 is at Hi level when the half cycle T _S /2 of the switching cycle T _S has passed and at the time when the switching cycle T _S has passed, and is at Lo level during other periods.

第２カウンタ７４は、第１クロック信号ＣＬＫ１のクロック数をカウントするものである。この第２カウンタ７４は、ＸＯＲ回路７３から出力されるＨｉレベル信号によってリセットされる。従って、第２カウンタ７４は、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２が経過した時点、およびスイッチング周期Ｔ_Ｓが経過した時点でリセットされ、カウント数がゼロとなる。第２比較器７５は、第２カウンタ７４のカウント数と、第１スイッチング素子のオン期間と第３スイッチング素子Ｑ３のオン期間との間に設けるデッドタイムに相当する設定値とを比較する。上述したように、第２カウンタ７４は、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２が経過した時点、およびスイッチング周期Ｔ_Ｓが経過した時点でリセットされる。従って、スイッチング周期Ｔ_Ｓが始まってから、およびスイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２の時点から、第２カウンタ７４のカウント数がデッドタイム設定値に到達するまでの間、第２比較器７５は、Ｌｏレベルの信号を出力する。その後、第２カウンタ７４のカウント数がデッドタイム設定値に到達すると、第２比較器７５は、Ｈｉレベルの信号を出力する。 The second counter 74 counts the number of clocks of the first clock signal CLK1. This second counter 74 is reset by a Hi level signal output from the XOR circuit 73 . Therefore, the second counter 74 is reset and the count number becomes zero when the half cycle T _S /2 of the switching cycle T _S has passed and when the switching cycle T _S has passed. The second comparator 75 compares the count number of the second counter 74 with a set value corresponding to the dead time provided between the ON period of the first switching element and the ON period of the third switching element Q3. As described above, the second counter 74 is reset when half a period T _S /2 of the switching period T _S has elapsed and when the switching period T _S has elapsed. Therefore, after the switching period _TS starts and from the time of the half period _TS /2 of the switching period _TS until the count number of the second counter 74 reaches the dead time set value, the second comparator 75 outputs a Lo level signal. After that, when the count number of the second counter 74 reaches the dead time set value, the second comparator 75 outputs a Hi level signal.

第２比較器７５の出力は、第１及び第２ＡＮＤ回路７６、７７の２つの入力端子の内の一方に入力される。このため、第１及び第２ＡＮＤ回路７６、７７は、ともに、スイッチング周期Ｔ_Ｓが始まったときから、および半周期Ｔ_Ｓ／２が経過したときから、デッドタイムが経過するまで、Ｌｏレベルの信号を出力する。第１ＡＮＤ回路７６の出力は、第１スイッチング素子Ｑ１の駆動信号ＤＲＶ_Ｑ１を出力する第２レジスタ７８に入力される。また、第２ＡＮＤ回路７７の出力は、第３スイッチング素子Ｑ３の駆動信号ＤＲＶ_Ｑ３を出力する第３レジスタ７９に入力される。このため、第２比較器７５がＬｏレベルを出力する間は、第２レジスタ７８および第３レジスタ７９の双方からＨｉレベルの駆動信号ＤＲＶ_Ｑ１、ＤＲＶ_Ｑ３が出力されることが禁止される。これにより、第１スイッチング素子Ｑ１の駆動信号ＤＲＶ_Ｑ１のＨｉレベル出力期間と第３スイッチング素子Ｑ３の駆動信号ＤＲＶ_Ｑ３のＨｉレベル出力期間との間に、デッドタイムが設定される。 The output of the second comparator 75 is input to one of the two input terminals of the first and second AND circuits 76,77. Therefore, both the first and second AND circuits 76 and 77 are Low level signals from the start of the switching period T _S and from the elapse of the half period T _S /2 until the elapse of the dead time. to output The output of the first AND circuit 76 is input to a second register 78 that outputs a drive signal DRV_Q1 for the first switching element Q1. Also, the output of the second AND circuit 77 is input to a third register 79 that outputs a drive signal DRV_Q3 for the third switching element Q3. Therefore, while the second comparator 75 outputs Lo level, both the second register 78 and the third register 79 are prohibited from outputting the Hi level drive signals DRV_Q1 and DRV_Q3. As a result, a dead time is set between the high level output period of the drive signal DRV_Q1 of the first switching element Q1 and the high level output period of the drive signal DRV_Q3 of the third switching element Q3.

第１ＡＮＤ回路７６の２つの入力端子の内の他方には、第１レジスタ７２の出力が入力される。第２ＡＮＤ回路７７の２つの入力端子の内の他方には、ＮＯＴ回路を介して、第１レジスタ７２の出力が入力される。第１レジスタ７２は、上述したように、第１比較器７１からの信号を取り込んで出力端子から出力するので、スイッチング周期Ｔ_Ｓの前半部分においてＬｏレベル信号を出力し、スイッチング周期Ｔ_Ｓの後半部分においてＨｉレベル信号を出力する。このため、第１ＡＮＤ回路７６は、スイッチング周期Ｔ_Ｓの前半部分に渡ってＬｏレベル信号を出力し、スイッチング周期Ｔ_Ｓの後半部分においては、デッドタイム経過後にＨｉレベル信号を出力する。この結果、図３に示すように、第２レジスタ７８からは、スイッチング周期Ｔ_Ｓの後半部分において、デッドタイム経過後にオンとなる駆動信号ＤＲＶ_Ｑ１が、第１スイッチング素子Ｑ１に対して出力される。一方、第２ＡＮＤ回路７７は、スイッチング周期Ｔ_Ｓの前半部分においてデッドタイム経過後にＨｉレベル信号を出力し、スイッチング周期Ｔ_Ｓの後半部分に渡ってＬｏレベル信号を出力する。従って、図３に示すように、第３レジスタ７９からは、スイッチング周期Ｔ_Ｓの前半部分において、デッドタイム経過後にオンとなる駆動信号ＤＲＶ_Ｑ３が、第３スイッチング素子Ｑ３に対して出力される。 The output of the first register 72 is input to the other of the two input terminals of the first AND circuit 76 . The output of the first register 72 is input to the other of the two input terminals of the second AND circuit 77 via the NOT circuit. As described above, the first register 72 takes in the signal from the first comparator 71 and outputs it from the output terminal, so that it outputs a Lo level signal in the first half of the switching period _TS and the second half of the switching period _TS . A high level signal is output at a portion. Therefore, the first AND circuit 76 outputs a Lo level signal over the first half of the switching period _TS , and outputs a Hi level signal after the dead time has elapsed in the second half of the switching period _TS . As a result, as shown in FIG. 3, the second register 78 outputs to the first switching element Q1 the drive signal DRV_Q1 that turns on after the dead time has elapsed in the second half of the switching period _TS . On the other hand, the second AND circuit 77 outputs a Hi level signal after the dead time has elapsed in the first half of the switching period _TS , and outputs a Lo level signal over the second half of the switching period _TS . Therefore, as shown in FIG. 3, in the first half of the switching period _TS , the drive signal DRV_Q3 that turns on after the dead time has elapsed is output from the third register 79 to the third switching element Q3.

第４レジスタ８０は、第１レジスタ７２が出力する信号を取り込んで、第１スイッチング素子Ｑ１と第３スイッチング素子Ｑ３のどちらがオンされているかを示す選択信号ＳＥＬを出力する。この第４レジスタ８０は、特許請求の範囲における選択信号発生回路部に相当する。具体的には、第４レジスタ８０は、第１スイッチング素子Ｑ１がオンされているときには、Ｈｉレベルの選択信号ＳＥＬを出力する。逆に、第４レジスタ８０は、第３スイッチング素子Ｑ３がオンされているときには、Ｌｏレベルの選択信号を出力する。なお、第４レジスタ８０を省略し、第１レジスタ７２が出力する信号を選択信号ＳＥＬとして出力してもよい。この場合、第１レジスタ７２が選択信号発生回路部に相当することになる。 The fourth register 80 receives the signal output from the first register 72 and outputs a selection signal SEL indicating which of the first switching element Q1 and the third switching element Q3 is turned on. The fourth register 80 corresponds to the selection signal generating circuit section in the claims. Specifically, the fourth register 80 outputs a high-level selection signal SEL when the first switching element Q1 is turned on. Conversely, the fourth register 80 outputs a Lo-level selection signal when the third switching element Q3 is turned on. Note that the fourth register 80 may be omitted and the signal output by the first register 72 may be output as the selection signal SEL. In this case, the first register 72 corresponds to the selection signal generating circuit section.

再び、図４に戻り、ＰＷＭ生成回路６０の内部構成に関する説明を続ける。図４に示すように、ＰＷＭ生成回路６０は、第２スイッチング素子Ｑ２に対する駆動信号（ＰＷＭ信号）ＤＲＶ_Ｑ２と、第４スイッチング素子Ｑ４に対する駆動信号（ＰＷＭ信号）ＤＲＶ_Ｑ４を生成するための第２生成回路として、第１～第４切替信号生成回路６３～６６と、出力回路６７を有する。 Returning to FIG. 4 again, the description of the internal configuration of the PWM generation circuit 60 will be continued. As shown in FIG. 4, the PWM generation circuit 60 is a second generation circuit for generating a drive signal (PWM signal) DRV_Q2 for the second switching element Q2 and a drive signal (PWM signal) DRV_Q4 for the fourth switching element Q4. , it has first to fourth switching signal generation circuits 63 to 66 and an output circuit 67 .

第１～第４切替信号生成回路６３～６６は、それぞれ、トリガ信号Ｓ_ＴＧと、位相の異なるクロック信号ＣＬＫ１～ＣＬＫ４とを入力し、トリガ信号Ｓ_ＴＧが発生している状態で、入力されるクロック信号ＣＬＫ１～ＣＬＫ４が変化したことに応じて、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４との一方をオンからオフにするためのオンオフ切替信号と、前記第２スイッチング素子と前記第４スイッチング素子との他方をオフからオンにするためのオフオン切替信号と、を含む切替信号を発生する。出力回路６７は、第１～第４切替信号生成回路６３～６６において最も早く発生された切替信号を、第２スイッチング素子Ｑ２と第４スイッチング素子Ｑ４とを駆動する駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４として出力する。 The first to fourth switching signal generation circuits 63 to 66 receive the trigger signal _STG and the clock signals CLK1 to _CLK4 having different phases, respectively. an on/off switching signal for turning off one of the second switching element Q2 and the fourth switching element Q4 in response to changes in the clock signals CLK1 to CLK4; the second switching element and the fourth switching element; and an off-on switching signal for turning the other element from off to on. The output circuit 67 outputs the switching signals generated earliest in the first to fourth switching signal generation circuits 63 to 66 as drive signals DRV_Q2 and DRV_Q4 for driving the second switching element Q2 and the fourth switching element Q4. .

以下、第１～第４切替信号生成回路６３～６６の内部構成の一例およびその内部構成による動作を、図６を参照して説明する。なお、第１～第４切替信号生成回路６３～６６はすべて同様に構成されるので、以下においては、第１切替信号生成回路６３を代表例として説明する。 An example of the internal configuration of the first to fourth switching signal generation circuits 63 to 66 and the operation of the internal configuration will be described below with reference to FIG. Since the first to fourth switching signal generation circuits 63 to 66 are all configured in the same manner, the first switching signal generation circuit 63 will be described below as a representative example.

図６に示すように、第１切替信号生成回路６３は、第１カウンタ８１、第１比較器８２、リセット信号生成回路８３、ＯＲ回路８４、第１レジスタ８５、第１ＸＯＲ回路８６、第２レジスタ８７、第２ＸＯＲ回路８８、第２カウンタ８９、第２比較器９０、第１ＡＮＤ回路９１、第２ＡＮＤ回路９２、第３レジスタ９３、および第４レジスタ９４を有する。 As shown in FIG. 6, the first switching signal generation circuit 63 includes a first counter 81, a first comparator 82, a reset signal generation circuit 83, an OR circuit 84, a first register 85, a first XOR circuit 86, a second register 87 , a second XOR circuit 88 , a second counter 89 , a second comparator 90 , a first AND circuit 91 , a second AND circuit 92 , a third register 93 and a fourth register 94 .

なお、第１切替信号生成回路６３における、第２レジスタ８７、第２ＸＯＲ回路８８、第２カウンタ８９、第２比較器９０、第１ＡＮＤ回路９１、第２ＡＮＤ回路９２、第３レジスタ９３、および第４レジスタ９４は、上述した第１生成回路６２における、第１レジスタ７２、ＸＯＲ回路７３、第２カウンタ７４、第２比較器７５、第１ＡＮＤ回路７６、第２ＡＮＤ回路７７、第２レジスタ７８、および第３レジスタ７９と同様に構成され、同様に動作する。 In the first switching signal generation circuit 63, the second register 87, the second XOR circuit 88, the second counter 89, the second comparator 90, the first AND circuit 91, the second AND circuit 92, the third register 93, and the fourth The register 94 includes the first register 72, the XOR circuit 73, the second counter 74, the second comparator 75, the first AND circuit 76, the second AND circuit 77, the second register 78, and the first 3 register 79 and operates similarly.

第１カウンタ８１は、第１クロック信号ＣＬＫ１のクロック数をカウントする。第１カウンタ８１のカウント数は、スイッチング周期Ｔ_Ｓが経過する毎にリセットされる。第１比較器８２は、第１カウンタ８１のカウント数と、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２に相当する値とを比較する。第１比較器８２は、第１カウンタ８１のカウント数が半周期Ｔ_Ｓ／２に相当する値よりも小さい場合、Ｌｏレベルの信号を出力する。一方、第１比較器８２は、第１カウンタ８１のカウント数が半周期Ｔ_Ｓ／２に相当する値以上である場合、Ｈｉレベルの信号を出力する。つまり、第１比較器８２は、スイッチング周期Ｔ_Ｓの０°から１８０°までの前半部分においてＬｏレベル信号を出力し、スイッチング周期Ｔ_Ｓの１８０°から３６０°までの後半部分においてＨｉレベル信号を出力する。 The first counter 81 counts the number of clocks of the first clock signal CLK1. The count number of the first counter 81 is reset each time the switching period _TS elapses. The first comparator 82 compares the count number of the first counter 81 with a value corresponding to half cycle T _S /2 of the switching cycle T _S . The first comparator 82 outputs a Lo level signal when the count number of the first counter 81 is smaller than the value corresponding to the half cycle T _S /2. On the other hand, the first comparator 82 outputs a high level signal when the count number of the first counter 81 is equal to or greater than the value corresponding to the half cycle T _S /2. That is, the first comparator 82 outputs a Lo level signal in the first half of the switching period _TS from 0° to 180°, and outputs a Hi level signal in the second half of the switching period _TS from 180° to 360°. Output.

ＯＲ回路８４は、トリガ信号Ｓ_ＴＧを一方の入力とし、第１レジスタ８５の出力を他方の入力とする。ＯＲ回路８４の出力は、第１レジスタ８５に与えられ、第１クロック信号ＣＬＫ１が変化したときに、第１レジスタ８５に取り込まれる。従って、図２に示すトリガ信号発生回路５１が発生するトリガ信号Ｓ_ＴＧがＨｉレベルからＬｏレベルに変化しても、第１レジスタ８５により、Ｈｉレベルのトリガ信号Ｓ_ＴＧを保持することができる。リセット信号生成回路８３は、第１カウンタ８１のカウント数が、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２に相当する値のとき、またはスイッチング周期Ｔ_Ｓに相当する値のとき、第１レジスタ８５にＨｉレベルのリセット信号を出力する。従って、第１レジスタ８５は、スイッチング周期Ｔ_Ｓが始まったとき、および、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２が経過したときにリセットされ、その時点で、Ｈｉレベルのトリガ信号Ｓ_ＴＧを取り込んで保持することが可能な状態となる。 One input of the OR circuit 84 is the trigger signal _STG , and the other input is the output of the first register 85 . The output of the OR circuit 84 is applied to the first register 85 and taken into the first register 85 when the first clock signal CLK1 changes. Therefore, even if the trigger signal _STG generated by the trigger signal generation circuit 51 shown in FIG. 2 changes from Hi level to Lo level, the first register 85 can hold the Hi level trigger signal _STG . The reset signal generation circuit 83 resets the first register 85 when the count number of the first counter 81 is a value corresponding to a half cycle T _S /2 of the switching cycle T _S or a value corresponding to the switching cycle T _S . outputs a high level reset signal to . Therefore, the first register 85 is reset when the switching period _TS starts and when the half period _TS /2 of the switching period _TS has passed, and at that time, the Hi level trigger signal _STG is reset. It becomes possible to take in and hold.

第１ＸＯＲ回路８６は、第１比較器８２からの出力と、第１レジスタ８５からの出力との排他的論理和を演算して出力する。第１比較器８２が、スイッチング周期Ｔ_Ｓの前半部分においてＬｏレベル信号を出力している間、Ｈｉレベルのトリガ信号Ｓ_ＴＧの発生以前は、第１レジスタ８５の出力もＬｏレベルである。このため、第１ＸＯＲ回路８６は、排他的論理和として、Ｌｏレベルの信号を出力する。このＬｏレベルの信号は、第２レジスタ８７を介して、第１ＡＮＤ回路９１および第２ＡＮＤ回路９２に入力される。このＬｏレベルの信号入力に応じて、入力にＮＯＴ回路を有する第１ＡＮＤ回路９１からの出力がＨｉレベルとなる。その結果、第３レジスタ９３が、第２スイッチング素子Ｑ２をオンするためのＨｉレベルの切替信号ＤＲＶ_Ｑ２_１を出力する。一方、第４レジスタ９４が、第４スイッチング素子Ｑ４に対して出力する切替信号ＤＲＶ_Ｑ４_１はＬｏレベルとなる。 The first XOR circuit 86 computes the exclusive OR of the output from the first comparator 82 and the output from the first register 85 and outputs the result. While the first comparator 82 is outputting the Lo level signal in the first half of the switching period _TS , the output of the first register 85 is also at the Lo level before the generation of the Hi level trigger signal _STG . Therefore, the first XOR circuit 86 outputs a Lo level signal as an exclusive OR. This Lo level signal is input to the first AND circuit 91 and the second AND circuit 92 via the second register 87 . In response to this Lo level signal input, the output from the first AND circuit 91 having a NOT circuit at its input becomes Hi level. As a result, the third register 93 outputs a high level switching signal DRV_Q2_1 for turning on the second switching element Q2. On the other hand, the switching signal DRV_Q4_1 output by the fourth register 94 to the fourth switching element Q4 becomes Lo level.

その状態で、トリガ信号Ｓ_ＴＧがＯＲ回路８４に入力されると、第１ＸＯＲ回路８６には、第１比較器８２からのＬｏレベルの信号と、第１レジスタ８５からのＨｉレベルの信号とが入力されることになる。そのため、第１ＸＯＲ回路８６の出力はＬｏレベルからＨｉレベルに変化する。この第１ＸＯＲ回路８６の出力レベルの変化が、第２レジスタ８７および第２ＸＯＲ回路８８によって検出されて、第２ＸＯＲ回路８８から第２カウンタ８９をリセットするリセット信号が出力される。そのため、第２比較器９０からは、設定されたデッドタイムに相当する期間に渡ってＬｏレベルの信号が出力される。これにより、第３レジスタ９３および第４レジスタ９４の双方からＨｉレベルの切替信号ＤＲＶ_Ｑ２_１、ＤＲＶ_Ｑ４_１が出力されることが禁止される。換言すると、トリガ信号Ｓ_ＴＧが入力されたことに応じて、第３レジスタ９３は、オンされていた第２スイッチング素子Ｑ２をオフするためのオンオフ切替信号ＤＲＶ_Ｑ２_１を出力し、第４レジスタ９４は、オフされていた第４スイッチング素子を、デッドタイムが経過するまでオフのまま維持するための切替信号ＤＲＶ_Ｑ４_１を出力する。 In this state, when the trigger signal _STG is input to the OR circuit 84, the first XOR circuit 86 receives the Lo level signal from the first comparator 82 and the Hi level signal from the first register 85. will be entered. Therefore, the output of the first XOR circuit 86 changes from Lo level to Hi level. A change in the output level of the first XOR circuit 86 is detected by the second register 87 and the second XOR circuit 88, and a reset signal for resetting the second counter 89 is output from the second XOR circuit 88. FIG. Therefore, the second comparator 90 outputs a low level signal over a period corresponding to the set dead time. As a result, output of the Hi-level switching signals DRV_Q2_1 and DRV_Q4_1 from both the third register 93 and the fourth register 94 is prohibited. In other words, in response to the input of the trigger signal STG, the third register 93 outputs the on/off switching signal _{DRV_Q2_1} for turning off the second switching element Q2 that has been turned on, and the fourth register 94: A switching signal DRV_Q4_1 is output to keep the fourth switching element turned off until the dead time elapses.

デッドタイムが経過すると、第２比較器９０の出力がＨｉレベルとなる。このとき、第２レジスタ８７からはＨｉレベルの信号が出力されている。従って、第２ＡＮＤ回路９２を介して、第４レジスタ９４にＨｉレベルの信号が入力される。これにより、第４レジスタ９４は、オフされていた第４スイッチング素子Ｑ４をオンするためのオフオン切替信号ＤＲＶ_Ｑ４_１を出力する。 After the dead time elapses, the output of the second comparator 90 becomes Hi level. At this time, a high level signal is output from the second register 87 . Therefore, a Hi level signal is input to the fourth register 94 via the second AND circuit 92 . As a result, the fourth register 94 outputs an off/on switching signal DRV_Q4_1 for turning on the fourth switching element Q4 that has been turned off.

第４レジスタ９４がＨｉレベルの切替信号ＤＲＶ_Ｑ４_１を出力中に、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２が経過したとき、第１比較器８２の出力はＬｏレベルからＨｉレベルに変化する。その一方で、第１レジスタ８５は半周期Ｔ_Ｓ／２が経過した時点でリセットされるので、第１レジスタ８５の出力はＨｉレベルからＬｏレベルに変化する。このように、第１比較器８２と第１レジスタ８５の出力信号のレベルはそれぞれ変化するが、第１ＸＯＲ回路８６の入力信号のレベルの組み合わせ自体は変化しない。このため、第４レジスタ９４は、スイッチング周期Ｔ_Ｓの半周期Ｔ_Ｓ／２が経過する前後で、継続して、第４スイッチング素子Ｑ４に対してＨｉレベルの切替信号ＤＲＶ_Ｑ４_１を出力する。 The output of the first comparator 82 changes from Lo level to Hi level when the half cycle T _S /2 of the switching cycle T _S has elapsed while the fourth register 94 is outputting the Hi level switching signal DRV_Q4_1. On the other hand, since the first register 85 is reset when the half cycle T _S /2 has passed, the output of the first register 85 changes from Hi level to Lo level. Thus, the levels of the output signals of the first comparator 82 and the first register 85 change, but the combination of the levels of the input signals of the first XOR circuit 86 does not change. Therefore, the fourth register 94 continuously outputs the high level switching signal DRV_Q4_1 to the fourth switching element Q4 before and after the half period T _S /2 of the switching period T _S has passed.

その状態で、トリガ信号Ｓ_ＴＧがＯＲ回路８４に入力されると、第１ＸＯＲ回路８６には、第１比較器８２からのＨｉレベルの信号と、第１レジスタ８５からのＨｉレベルの信号とが入力されることになる。そのため、第１ＸＯＲ回路８６の出力はＨｉレベルからＬｏレベルに変化する。この第１ＸＯＲ回路８６の出力レベルの変化が、第２レジスタ８７および第２ＸＯＲ回路８８によって検出されて、第２ＸＯＲ回路８８から第２カウンタ８９のリセット信号が出力される。そのため、第２比較器９０からは、設定されたデッドタイムに相当する期間に渡ってＬｏレベルの信号が出力される。これにより、第３レジスタ９３および第４レジスタ９４の双方からＨｉレベルの切替信号ＤＲＶ_Ｑ２_１、ＤＲＶ_Ｑ４_１が出力されることが禁止される。換言すると、トリガ信号Ｓ_ＴＧが入力されたことに応じて、第４レジスタ９４は、オンされていた第４スイッチング素子Ｑ４をオフするためのオンオフ切替信号ＤＲＶ_Ｑ４_１を出力し、第３レジスタ９３は、オフされていた第２スイッチング素子を、デッドタイムが経過するまでオフのまま維持するための切替信号ＤＲＶ_Ｑ２_１を出力する。 In this state, when the trigger signal _STG is input to the OR circuit 84, the first XOR circuit 86 receives the Hi level signal from the first comparator 82 and the Hi level signal from the first register 85. will be entered. Therefore, the output of the first XOR circuit 86 changes from Hi level to Lo level. A change in the output level of the first XOR circuit 86 is detected by the second register 87 and the second XOR circuit 88, and the second XOR circuit 88 outputs a reset signal for the second counter 89. FIG. Therefore, the second comparator 90 outputs a low level signal over a period corresponding to the set dead time. As a result, output of the Hi-level switching signals DRV_Q2_1 and DRV_Q4_1 from both the third register 93 and the fourth register 94 is prohibited. In other words, in response to the input of the trigger signal STG, the fourth register 94 outputs the on/off switching signal _{DRV_Q4_1} for turning off the fourth switching element Q4 that has been turned on, and the third register 93: A switching signal DRV_Q2_1 is output to keep the second switching element turned off until the dead time elapses.

デッドタイムが経過すると、第２比較器９０の出力がＨｉレベルとなる。このとき、第２レジスタ８７からはＬｏレベルの信号が出力されている。従って、第１ＡＮＤ回路９１を介して、第３レジスタ９３にＨｉレベルの信号が入力される。これにより、第３レジスタ９３は、オフされていた第２スイッチング素子Ｑ２をオンするためのオフオン切替信号ＤＲＶ_Ｑ２_１を出力する。 After the dead time elapses, the output of the second comparator 90 becomes Hi level. At this time, a Lo level signal is output from the second register 87 . Therefore, a high level signal is input to the third register 93 via the first AND circuit 91 . As a result, the third register 93 outputs an off/on switching signal DRV_Q2_1 for turning on the second switching element Q2 which has been turned off.

本実施形態においては、第１切替信号生成回路６３の他に、図４に示すように、第１切替信号生成回路６３と同様に構成されて、同様に動作する第２～第４切替信号生成回路６４～６６を備えている。これらの第１～第４切替信号生成回路６３～６６は、クロック発生回路６１によって発生される位相の異なる第１～第４クロック信号ＣＬＫ１～ＣＬＫ４に従って動作する。このため、１つの切替信号生成回路が基準クロック信号ＣＬＫのみに従って動作する場合に比較して、トリガ信号Ｓ_ＴＧを検出する時間分解能、および、第２及び第４スイッチング素子Ｑ２、Ｑ４に対して出力する駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４の時間分解能を高めることができる。 In this embodiment, in addition to the first switching signal generation circuit 63, as shown in FIG. Circuits 64-66 are provided. These first to fourth switching signal generation circuits 63 to 66 operate in accordance with the first to fourth clock signals CLK1 to CLK4 generated by the clock generation circuit 61 and having different phases. Therefore, compared to the case where one switching signal generation circuit operates only according to the reference clock signal CLK, the time resolution for detecting the trigger signal _STG and the output to the second and fourth switching elements Q2 and Q4 are improved. It is possible to improve the time resolution of the drive signals DRV_Q2 and DRV_Q4.

第１～第４切替信号生成回路６３～６６によって、それぞれ生成された切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４は、出力回路６７に与えられる。出力回路６７は、図４に示すように、第１ＯＲ回路６７１、第１ＡＮＤ回路６７２、第１選択回路６７３、第２ＯＲ回路６７４、第２ＡＮＤ回路６７５、及び第２選択回路６７６を有する。 The switching signals DRV_Q2_1 to DRV_Q2_4 and DRV_Q4_1 to DRV_Q4_4 respectively generated by the first to fourth switching signal generation circuits 63 to 66 are provided to the output circuit 67 . The output circuit 67 has a first OR circuit 671, a first AND circuit 672, a first selection circuit 673, a second OR circuit 674, a second AND circuit 675, and a second selection circuit 676, as shown in FIG.

第１～第４切替信号生成回路６３～６６によって、それぞれ生成された第２スイッチング素子Ｑ２に対する切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４は、第１ＯＲ回路６７１および第１ＡＮＤ回路６７２に入力される。第１ＯＲ回路６７１は、入力された切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４の論理和を演算して、第１選択回路６７３に出力する。また、第１ＡＮＤ回路６７２は、入力された切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４の論理積を演算して、第１選択回路６７３に出力する。 The switching signals DRV_Q2_1 to DRV_Q2_4 for the second switching element Q2 generated by the first to fourth switching signal generation circuits 63 to 66 are input to the first OR circuit 671 and the first AND circuit 672, respectively. The first OR circuit 671 calculates the logical sum of the input switching signals DRV_Q2_1 to DRV_Q2_4 and outputs it to the first selection circuit 673 . Also, the first AND circuit 672 calculates the AND of the input switching signals DRV_Q2_1 to DRV_Q2_4 and outputs the result to the first selection circuit 673 .

同様に、第１～第４切替信号生成回路６３～６６によって、それぞれ生成された第４スイッチング素子Ｑ４に対する切替信号ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４は、第２ＯＲ回路６７４および第２ＡＮＤ回路６７５に入力される。第２ＯＲ回路６７４は、入力された切替信号ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４の論理和を演算して、第２選択回路６７６に出力する。また、第２ＡＮＤ回路６７５は、入力された切替信号ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４の論理積を演算して、第２選択回路６７６に出力する。 Similarly, the switching signals DRV_Q4_1 to DRV_Q4_4 for the fourth switching element Q4 generated by the first to fourth switching signal generation circuits 63 to 66 are input to the second OR circuit 674 and the second AND circuit 675, respectively. The second OR circuit 674 calculates the logical sum of the input switching signals DRV_Q4_1 to DRV_Q4_4 and outputs it to the second selection circuit 676 . Also, the second AND circuit 675 calculates the logical product of the input switching signals DRV_Q4_1 to DRV_Q4_4 and outputs the result to the second selection circuit 676 .

第１選択回路６７３は、第１生成回路６２から出力される選択信号ＳＥＬに応じて、第１ＯＲ回路６７１の出力と第１ＡＮＤ回路６７２の出力とのいずれかを選択して、第２スイッチング素子Ｑ２の駆動信号ＤＲＶ_Ｑ２として出力する。同様に、第２選択回路６７６は、第１生成回路６２から出力される選択信号ＳＥＬに応じて、第２ＯＲ回路６７４の出力と第２ＡＮＤ回路６７５の出力とのいずれかを選択して、第４スイッチング素子Ｑ２の駆動信号ＤＲＶ_Ｑ２として出力する。 The first selection circuit 673 selects either the output of the first OR circuit 671 or the output of the first AND circuit 672 according to the selection signal SEL output from the first generation circuit 62, and selects the second switching element Q2. is output as the drive signal DRV_Q2. Similarly, the second selection circuit 676 selects either the output of the second OR circuit 674 or the output of the second AND circuit 675 according to the selection signal SEL output from the first generation circuit 62, and selects the fourth It is output as the drive signal DRV_Q2 for the switching element Q2.

ここで、オンされていたスイッチング素子をオフするためのオンオフ切替信号に関しては、第１～第４切替信号生成回路６３～６６がそれぞれ生成する切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４に対して論理積演算を行うことにより最も早く発生されたオンオフ切替信号を選別することができる。一方、オフされていたスイッチング素子をオンするためのオフオン切替信号に関しては、第１～第４切替信号生成回路６３～６６がそれぞれ生成する切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４に対して論理和演算を行うことにより、最も早く発生されたオフオン切替信号を選別することができる。 Here, as for the on/off switching signals for turning off the switching elements that have been turned on, the logical product of the switching signals DRV_Q2_1 to DRV_Q2_4 and DRV_Q4_1 to DRV_Q4_4 generated by the first to fourth switching signal generating circuits 63 to 66 is obtained. By performing the calculation, the earliest generated ON/OFF switching signal can be selected. On the other hand, as for the off-on switching signals for turning on the switching elements that have been turned off, the logical sum operation is performed on the switching signals DRV_Q2_1 to DRV_Q2_4 and DRV_Q4_1 to DRV_Q4_4 generated by the first to fourth switching signal generation circuits 63 to 66, respectively. , the earliest generated off-on switching signal can be selected.

このため、第１選択回路６７３は、選択信号ＳＥＬがＬｏレベルで、第３スイッチング素子Ｑ３がオンされていることを示す場合には、最も早く発生したオンオフ切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４を第２スイッチング素子Ｑ２に対する駆動信号ＤＲＶ_Ｑ２として出力するために、第１ＡＮＤ回路６７２の出力を選択する。一方、第１選択回路６７３は、選択信号ＳＥＬがＨｉレベルで、第１スイッチング素子Ｑ１がオンされていることを示す場合には、最も早く発生したオフオン切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４を第２スイッチング素子Ｑ２に対する駆動信号ＤＲＶ_Ｑ２として出力するために、第１ＯＲ回路６７１の出力を選択する。 Therefore, when the selection signal SEL is at Lo level and indicates that the third switching element Q3 is turned on, the first selection circuit 673 selects the earliest generated on/off switching signals DRV_Q2_1 to DRV_Q2_4 from the second switching element. The output of the first AND circuit 672 is selected to output as the drive signal DRV_Q2 for Q2. On the other hand, when the selection signal SEL is at Hi level indicating that the first switching element Q1 is turned on, the first selection circuit 673 selects the earliest generated off/on switching signals DRV_Q2_1 to DRV_Q2_4 to the second switching element Q2. The output of the first OR circuit 671 is selected for output as the drive signal DRV_Q2 for the .

同様にして、第２選択回路６７６は、選択信号ＳＥＬがＬｏレベルで、第３スイッチング素子Ｑ３がオンされていることを示す場合には、最も早く発生したオフオン切替信号ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４を第４スイッチング素子Ｑ４に対する駆動信号ＤＲＶ_Ｑ４として出力するために、第２ＯＲ回路６７４の出力を選択する。一方、第２選択回路６７６は、選択信号ＳＥＬがＨｉレベルで、第１スイッチング素子Ｑ１がオンされていることを示す場合には、最も早く発生したオンオフ切替信号ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４を第４スイッチング素子Ｑ４に対する駆動信号ＤＲＶ_Ｑ４として出力するために、第２ＡＮＤ回路６７５の出力を選択する。 Similarly, when the selection signal SEL is at Lo level indicating that the third switching element Q3 is turned on, the second selection circuit 676 switches the earliest generated off/on switching signals DRV_Q4_1 to DRV_Q4_4 to the fourth switching element. The output of the second OR circuit 674 is selected for output as the drive signal DRV_Q4 for device Q4. On the other hand, when the selection signal SEL is at Hi level indicating that the first switching element Q1 is turned on, the second selection circuit 676 selects the earliest generated on/off switching signals DRV_Q4_1 to DRV_Q4_4 to the fourth switching element Q4. The output of the second AND circuit 675 is selected for output as the drive signal DRV_Q4 for .

このように、第１及び第２選択回路６７３、６７６は、選択信号ＳＥＬに応じて、一方がオンオフ切替信号用の出力を選択した場合には、他方はオフオン切替信号用の出力を選択する。 Thus, when one of the first and second selection circuits 673 and 676 selects the output for the ON/OFF switching signal, the other selects the output for the OFF/ON switching signal according to the selection signal SEL.

図７は、本実施形態の有利な効果を説明するためのタイミングチャートである。図７のタイミングチャートでは、第３スイッチング素子Ｑ３がオンしている期間において、トリガ信号Ｓ_ＴＧが発生したことに応じて、第２スイッチング素子をオンからオフし、一定のデッドタイムが経過した後に第４スイッチング素子Ｑ４をオフからオンする例を示している。また、図７のタイミングチャートでは、基準クロック信号ＣＬＫの周期よりも短い時間差のあるトリガ信号Ｓ_ＴＧ１、Ｓ_ＴＧ２に対する動作を示している。 FIG. 7 is a timing chart for explaining advantageous effects of this embodiment. In the timing chart of FIG. 7, in the period when the third switching element Q3 is on, in response to the generation of the trigger signal _STG , the second switching element is turned off from on, and after a certain dead time has passed, An example of turning on the fourth switching element Q4 from off is shown. Also, the timing chart of FIG. 7 shows operations for the trigger signals S _TG 1 and S _TG 2 having a time difference shorter than the period of the reference clock signal CLK.

本実施形態では、図７に示すように、第１～第４切替信号生成回路６３～６６が、９０°ずつ位相の異なる第１～第４クロック信号ＣＬＫ１～ＣＬＫ４に同期してトリガ信号Ｓ_ＴＧを検出するとともに、切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４を生成する。そして、図７に示す例では、第３スイッチング素子Ｑ３がオンしている期間にトリガ信号Ｓ_ＴＧが発生したため、出力回路６７が、基準クロック信号ＣＬＫなどのクロックとは非同期に動作して、第２スイッチング素子Ｑ２に対する駆動信号ＤＲＶ_Ｑ２として、切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４の論理積演算を行う第１ＡＮＤ回路６７２の出力を選択し、第４スイッチング素子Ｑ４に対する駆動信号ＤＲＶ_Ｑ４として、切替信号ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４の論理和演算を行う第２ＯＲ回路６７４の出力を選択している。 In this embodiment, as shown in FIG. 7, the first to fourth switching signal generation circuits 63 to 66 generate the trigger signal STG in synchronization with the first to fourth clock signals CLK1 to _CLK4 whose phases are different by 90°. are detected, and switching signals DRV_Q2_1 to DRV_Q2_4 and DRV_Q4_1 to DRV_Q4_4 are generated. In the example shown in FIG. 7, since the trigger signal _STG is generated while the third switching element Q3 is on, the output circuit 67 operates asynchronously with the clock such as the reference clock signal CLK, As the driving signal DRV_Q2 for the second switching element Q2, select the output of the first AND circuit 672 that performs the AND operation of the switching signals DRV_Q2_1 to DRV_Q2_4, and select the logical sum of the switching signals DRV_Q4_1 to DRV_Q4_4 as the driving signal DRV_Q4 for the fourth switching element Q4. It selects the output of the second OR circuit 674 that performs the operation.

図７に示すように、基準クロック信号ＣＬＫの周期よりも短いタイミングの差を持つトリガ信号Ｓ_ＴＧ１、Ｓ_ＴＧ２に対する動作として、タイミングＡで発生するトリガ信号Ｓ_ＴＧ１は、第２切替信号生成回路６４によって検出され、第２スイッチング素子Ｑ２および第４スイッチング素子Ｑ４は、第２切替信号生成回路６４によって生成された切替信号ＤＲＶ_Ｑ２_２、ＤＲＶ_Ｑ４_２に基づく駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４によって駆動される。一方、タイミングＢで発生するトリガ信号Ｓ_ＴＧ２は、第４切替信号生成回路６６によって検出され、第２スイッチング素子Ｑ２および第４スイッチング素子Ｑ４は、第４切替信号生成回路６６によって生成された切替信号ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_４に基づく駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４によって駆動される。 As shown in FIG. 7, as operations for the trigger signals S _TG 1 and S _TG 2 having a timing difference shorter than the cycle of the reference clock signal CLK, the trigger signal S _TG 1 generated at timing A is the second switching signal. Detected by the generation circuit 64, the second switching element Q2 and the fourth switching element Q4 are driven by the drive signals DRV_Q2 and DRV_Q4 based on the switching signals DRV_Q2_2 and DRV_Q4_2 generated by the second switching signal generation circuit 64. On the other hand, the trigger signal S _TG 2 generated at the timing B is detected by the fourth switching signal generation circuit 66, and the second switching element Q2 and the fourth switching element Q4 are switched by the switching signal generated by the fourth switching signal generation circuit 66. Driven by drive signals DRV_Q2 and DRV_Q4 based on signals DRV_Q2_4 and DRV_Q4_4.

このように、本実施形態によれば、基準クロック信号ＣＬＫを高周波化せずに、位相の異なる複数のクロック信号ＣＬＫ１～ＣＬＫ４によって動作する第１～第４切替信号生成回路６３～６６を用いることによって、トリガ信号Ｓ_ＴＧを検出する時間分解能を向上することができる。このため、トリガ信号Ｓ_ＴＧが発生したときに、そのトリガ信号Ｓ_ＴＧの検出に要する時間の短縮化を図ることができる。さらに、第１～第４切替信号生成回路６３～６６は、それぞれ、トリガ信号Ｓ_ＴＧの検出に応じて切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４を発生するように構成されている。このため、切替信号ＤＲＶ_Ｑ２_１～ＤＲＶ_Ｑ２_４、ＤＲＶ_Ｑ４_１～ＤＲＶ_Ｑ４_４の出力に関しても、トリガ信号Ｓ_ＴＧの検出と同様に、時間分解能を向上することができる。この結果、トリガ信号Ｓ_ＴＧが発生されてから、オンしているスイッチング素子をオフするための駆動信号ＤＲＶ_Ｑ２、ＤＲＶ_Ｑ４を出力するまでに要する時間を極力短くすることができる。この結果、トランスＴｒの１次巻線Ｌ１を双方向に流れる正負電流のピーク値のずれを低減することができるので、十分な偏磁の抑制効果を得ることができる。さらに、切替信号を出力するときの時間分解能を高分解化できるので、出力電圧の制御分解能を維持しつつスイッチング周波数を高周波化してトランス体格の更なる小型化を図ることができる。 As described above, according to the present embodiment, the first to fourth switching signal generation circuits 63 to 66 that operate with a plurality of clock signals CLK1 to CLK4 having different phases are used without increasing the frequency of the reference clock signal CLK. , the time resolution for detecting the trigger signal _STG can be improved. Therefore, when the trigger signal _STG is generated, it is possible to shorten the time required to detect the trigger signal _STG . Furthermore, the first to fourth switching signal generation circuits 63 to 66 are configured to generate switching signals DRV_Q2_1 to DRV_Q2_4 and DRV_Q4_1 to _{DRV_Q4_4} , respectively, in response to detection of the trigger signal STG. Therefore, the output of the switching signals DRV_Q2_1 to DRV_Q2_4 and DRV_Q4_1 to _{DRV_Q4_4} can be improved in time resolution similarly to the detection of the trigger signal STG. As a result, the time required from the generation of the trigger signal STG to the output of the drive signals DRV_Q2 and _{DRV_Q4} for turning off the switching elements that are on can be minimized. As a result, it is possible to reduce the difference between the peak values of the positive and negative currents flowing bidirectionally through the primary winding L1 of the transformer Tr, so that a sufficient effect of suppressing magnetic bias can be obtained. Furthermore, since the time resolution when outputting the switching signal can be improved, the switching frequency can be increased while maintaining the control resolution of the output voltage, thereby further reducing the size of the transformer.

１０：高圧バッテリ、１５：整流回路、２０：低圧バッテリ、３０：電力変換回路、４０：電流検出回路、４５：電圧検出回路、５０：制御回路、５１：トリガ信号発生回路、６０：ＰＷＭ生成回路、６１：クロック発生回路、６２：第１生成回路、６３：第１切替信号生成回路、６４：第２切替信号生成回路、６５：第３切替信号生成回路、６６：第４切替信号生成回路、６７：出力回路 10: high voltage battery, 15: rectifier circuit, 20: low voltage battery, 30: power conversion circuit, 40: current detection circuit, 45: voltage detection circuit, 50: control circuit, 51: trigger signal generation circuit, 60: PWM generation circuit , 61: clock generation circuit, 62: first generation circuit, 63: first switching signal generation circuit, 64: second switching signal generation circuit, 65: third switching signal generation circuit, 66: fourth switching signal generation circuit, 67: Output circuit

Claims

電源（１０）と、
１次巻線と２次巻線とを有するトランス（Ｔｒ）と、
前記電源と前記トランスの１次巻線との間に設けられ、フルブリッジ接続された第１～第４スイッチング素子（Ｑ１～Ｑ４）と、
前記第１～第４スイッチング素子は、前記第１スイッチング素子（Ｑ１）と前記第４スイッチング素子（Ｑ４）とがオンされると、前記１次巻線の一方向に電流が通電され、前記第２スイッチング素子（Ｑ２）と前記第３スイッチング素子（Ｑ３）とがオンされると、前記１次巻線の他方向に電流が通電されるように接続されており、
前記トランスの２次巻線に接続され、前記２次巻線の双方向に流れる電流を直流電流に整流する整流回路（１５）と、
前記第１スイッチング素子と前記第３スイッチング素子とを、スイッチング周期の半周期ごとに交互にオンオフさせつつ、前記第２スイッチング素子と前記第４スイッチング素子とを交互にオンオフさせるとともに、前記第１スイッチング素子と前記第３スイッチング素子とのオンオフ切り替えタイミングに対して、前記第２スイッチング素子と前記第４スイッチング素子とのオンオフ切替タイミングの位相をシフトさせるように制御することで、前記２次巻線側の出力電圧が目標電圧となるように制御する制御回路部（５０）と、を備え
前記制御回路部は、
前記１次巻線に流れる電流が、前記目標電圧に基づく目標電流に達したときに、トリガ信号を発生するトリガ信号発生回路部（５１）と、
基準クロック信号から位相の異なる複数のクロック信号を生成するクロック信号生成回路部（６１）と、
前記複数のクロック信号と同数だけ設けられ、前記トリガ信号と、前記複数のクロック信号の内、それぞれ異なるクロック信号とが入力され、前記トリガ信号が発生している状態で、入力されるクロック信号が変化したことに応じて、前記第２スイッチング素子と前記第４スイッチング素子との一方をオンからオフにするためのオンオフ切替信号と、前記第２スイッチング素子と前記第４スイッチング素子との他方をオフからオンにするためのオフオン切替信号とを含む切替信号を発生する複数の切替信号生成回路部（６３～６６）と、
前記複数の切替信号生成回路部において最も早く発生された切替信号を、前記第２スイッチング素子と前記第４スイッチング素子とを駆動する駆動信号として出力する出力回路部（６７）と、を有する電力変換装置。 a power source (10);
a transformer (Tr) having a primary winding and a secondary winding;
first to fourth switching elements (Q1 to Q4) provided between the power supply and the primary winding of the transformer and connected in a full bridge;
In the first to fourth switching elements, when the first switching element (Q1) and the fourth switching element (Q4) are turned on, current flows in one direction of the primary winding, When the second switching element (Q2) and the third switching element (Q3) are turned on, they are connected so that the current flows in the other direction of the primary winding,
a rectifier circuit (15) connected to a secondary winding of the transformer for rectifying a current flowing in both directions of the secondary winding into a direct current;
While the first switching element and the third switching element are alternately turned on and off every half cycle of the switching period, the second switching element and the fourth switching element are alternately turned on and off, and the first switching By controlling to shift the phase of the on/off switching timing of the second switching element and the fourth switching element with respect to the on/off switching timing of the element and the third switching element, the secondary winding side a control circuit unit (50) for controlling the output voltage of the
a trigger signal generation circuit unit (51) for generating a trigger signal when the current flowing through the primary winding reaches a target current based on the target voltage;
a clock signal generation circuit unit (61) for generating a plurality of clock signals having different phases from a reference clock signal;
The same number of clock signals as the plurality of clock signals are provided, and the trigger signal and a different clock signal among the plurality of clock signals are input, and the input clock signal is input while the trigger signal is being generated. an on/off switching signal for turning off one of the second switching element and the fourth switching element and turning off the other of the second switching element and the fourth switching element according to the change a plurality of switching signal generation circuit units (63 to 66) for generating a switching signal including an off-on switching signal for turning on from
and an output circuit unit (67) for outputting the switching signal generated earliest in the plurality of switching signal generation circuit units as a drive signal for driving the second switching element and the fourth switching element. Device.

前記クロック信号生成回路部は、前記複数のクロック信号の位相の間隔が等しくなるように、前記複数のクロック信号を生成する請求項１に記載の電力変換装置。 2. The power converter according to claim 1, wherein the clock signal generation circuit unit generates the plurality of clock signals such that phase intervals of the plurality of clock signals are equal.

前記切替信号生成回路部は、前記第２スイッチング素子と前記第４スイッチング素子との一方が前記オンオフ切替信号によってオンからオフにされてから、所定のデッドタイム経過後に、前記第２スイッチング素子と前記第４スイッチング素子との他方が前記オフオン切替信号によってオフからオンにされるように、前記切替信号を発生する請求項１または２に記載の電力変換装置。 The switching signal generation circuit unit switches the second switching element and the fourth switching element to the switching element after a predetermined dead time has passed since one of the second switching element and the fourth switching element is turned off by the on/off switching signal. 3. The power converter according to claim 1, wherein said switching signal is generated such that the other of said fourth switching element is turned on from off by said off-on switching signal.

前記出力回路部は、前記オンオフ切替信号に関しては、前記複数の切替信号生成回路部からそれぞれ出力されるオンオフ切替信号の論理積により、最も早く発生されたオンオフ切替信号を選別し、前記オフオン切替信号に関しては、前記複数の切替信号生成回路部からそれぞれ出力されるオフオン切替信号の論理和により、最も早く発生されたオフオン切替信号を選別して、前記第２スイッチング素子と前記第４スイッチング素子とを駆動する駆動信号として出力する請求項１乃至３のいずれかに記載の電力変換装置。 With regard to the on/off switching signals, the output circuit section selects the earliest generated on/off switching signal by logical product of the on/off switching signals output from the plurality of switching signal generation circuit sections, and selects the off/on switching signal. With respect to, the earliest generated off-on switching signal is sorted by logical sum of the off-on switching signals output from the plurality of switching signal generation circuit units, and the second switching element and the fourth switching element are selected. 4. The power conversion device according to any one of claims 1 to 3, which is output as a drive signal for driving.

前記第１スイッチング素子と前記第３スイッチング素子のどちらがオンされているかを示す選択信号を発生する選択信号発生回路部（８０）をさらに有し、
前記出力回路部は、前記選択信号に従って、前記オンオフ切替信号を、前記第２スイッチング素子と前記第４スイッチング素子とのいずれか一方の駆動信号として選択し、前記オフオン切替信号を、前記第２スイッチング素子と前記第４スイッチング素子とのいずれか他方の駆動信号として選択する請求項１乃至４のいずれかに記載の電力変換装置。 further comprising a selection signal generation circuit section (80) for generating a selection signal indicating which of the first switching element and the third switching element is turned on;
The output circuit section selects the on/off switching signal as a drive signal for either the second switching element or the fourth switching element according to the selection signal, and selects the off/on switching signal as a drive signal for the second switching element. 5. The power converter according to any one of claims 1 to 4, wherein one of the switching element and the fourth switching element is selected as a drive signal for the other.