CN112074080B - 印刷电路板、印刷布线板、电子设备和图像形成装置 - Google Patents

印刷电路板、印刷布线板、电子设备和图像形成装置 Download PDF

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Abstract

公开了印刷电路板、印刷布线板、电子设备和图像形成装置。印刷电路板包括印刷布线板以及安装在印刷布线板上的第一元件和第二元件。印刷布线板包括多条第一信号线和多条第二信号线。多条第一信号线各自包括第一主线、第一分支线和第二分支线。多条第二信号线各自包括第二主线、第三分支线和第四分支线。第一分支线包括部署在第一导体层中的第一导体图案。第二分支线包括部署在第一导体层中的第二导体图案。第三分支线包括部署在第二导体层中的第三导体图案。第四分支线包括部署在第二导体层中的第四导体图案。

Description

印刷电路板、印刷布线板、电子设备和图像形成装置
技术领域
本发明涉及印刷布线板中的布线技术。
背景技术
用作印刷电路板的示例的存储器***包括用作具有多个传输端子的元件的示例的存储器控制器、用作具有多个接收端子的元件的示例的存储器设备以及安装有这些元件的印刷布线板。
存储器控制器的传输端子和存储器设备的接收端子通过印刷布线板的总线布线电互连。存储器控制器通过经由总线布线向存储器设备发送地址信号和命令信号来控制存储器设备。
此外，存储器控制器和存储器设备具有用于传送数据信号的数据端子，并且存储器控制器的数据端子和存储器设备的数据端子通过印刷布线板的数据信号线电互连。
在高功能的电子设备中，需要处理大量的数据。日本专利公开No.2008-171950中公开的电子设备包括两个存储器设备以使得能够处理大量的数据。日本专利公开No.2008-171950中公开的两个存储器设备通过分支为T形的总线布线电互连。
但是，在常规的印刷布线板中，构成总线布线的多条配线中的每条配线以相同的方式被配置，并且这些配线被布置为多条线。这导致印刷布线板的尺寸增大，因此需要使印刷布线板小型化。
发明内容
根据本发明的第一方面，一种印刷电路板包括：印刷布线板；以及第一元件和第二元件，该第一元件和第二元件在平面图中在预定方向上其间有间隔地安装在印刷布线板上。印刷布线板包括多条第一信号线和多条第二信号线，该多条第一信号线和多条第二信号线用作用于被发送到第一元件和第二元件的信号的传输路径。多条第一信号线各自包括第一主线、从第一主线分支并且在平面图中延伸到与第一元件重叠的位置的第一分支线以及从第一主线分支并且在平面图中延伸到与第二元件重叠的位置的第二分支线。多条第二信号线各自包括第二主线、从第二主线分支并且在平面图中延伸到与第一元件重叠的位置的第三分支线以及从第二主线分支并且在平面图中延伸到与第二元件重叠的位置的第四分支线。第一分支线包括部署在印刷布线板的第一导体层中并从第一主线分支的第一导体图案。第二分支线包括部署在第一导体层中并从第一主线分支的第二导体图案。第三分支线包括部署在印刷布线板的第二导体层中并从第二主线分支的第三导体图案。第四分支线包括部署在第二导体层中并从第二主线分支的第四导体图案。
根据本发明的第二方面，一种印刷布线板包括多条第一信号线和多条第二信号线，该多条第一信号线和多条第二信号线用作用于被发送到第一元件和第二元件的信号的传输路径。第一元件和第二元件分别能够安装在印刷布线板的第一安装区域和第二安装区域中。在平面图中在预定方向上在第一安装区域和第二安装区域之间设置间隔。多条第一信号线各自包括第一主线、从第一主线分支并且在平面图中延伸到与第一安装区域重叠的位置的第一分支线以及从第一主线分支并且在平面图中延伸到与第二安装区域重叠的位置的第二分支线。多条第二信号线各自包括第二主线、从第二主线分支并且在平面图中延伸到与第一安装区域重叠的位置的第三分支线以及从第二主线分支并且在平面图中延伸到与第二安装区域重叠的位置的第四分支线。第一分支线包括部署在印刷布线板的第一导体层中并从第一主线分支的第一导体图案。第二分支线包括部署在第一导体层中并从第一主线分支的第二导体图案。第三分支线包括部署在印刷布线板的第二导体层中并从第二主线分支的第三导体图案。第四分支线包括部署在第二导体层中并从第二主线分支的第四导体图案。
通过以下参考附图对示例性实施例的描述，本发明的更多特征将变得清楚。
附图说明
图1A是根据第一示例性实施例的用作电子设备的示例的图像形成装置的正视图。
图1B是根据第一示例性实施例的图像形成装置的后视图。
图2是根据第一示例性实施例的控制模块的说明图。
图3是根据第一示例性实施例的控制模块的截面图。
图4是根据第一示例性实施例的存储器设备的平面图。
图5是根据第一示例性实施例的存储器控制器和存储器设备的示意性平面图。
图6A是根据第一示例性实施例的地址/命令信号线的示意性平面图。
图6B是根据第一示例性实施例的分支线的平面图。
图7是比较例的地址/命令信号线的示意性平面图。
图8A是示例1的地址/命令信号线的平面图。
图8B是比较例1的地址/命令信号线的平面图。
图9是示出用于示例2中的仿真的模型的示意图。
图10A是示出示例2中的信号波形的观察结果的曲线图。
图10B是示出示例2中的信号波形的观察结果的曲线图。
图11A是根据第二示例性实施例的地址/命令信号线的示意性平面图。
图11B是示例3的地址/命令信号线的平面图。
具体实施方式
下面将参考附图详细描述本发明的示例性实施例。
第一示例性实施例
图1A是根据第一示例性实施例的用作电子设备的示例的图像形成装置的正视图。图1B是该图像形成装置的后视图。图像形成装置100是诸如打印机、复印机、传真机或多功能装置之类的电子照相***的数字设备。图像形成装置100包括在片材上形成图像的装置主单元101、控制装置主单元101的控制模块200以及壳体105。控制模块200设置在装置主单元101的后部，并且与装置主单元101一起部署在壳体105的内部。装置主单元101包括在片材上形成图像的图像形成部300和未示出的片材输送机构。图像形成部300包括未示出的感光鼓、带电部、显影部、转印部、定影部等。
控制模块200是作为印刷电路板的电子模块。控制模块200通过诸如局域网(LAN)或通用串行总线(USB)之类的接口从外部装置接收图像数据。此外，控制模块200处理接收到的图像数据、将经处理的图像数据发送到装置主单元101，并控制装置主单元101以在片材上形成图像。
图2是根据第一示例性实施例的控制模块200的说明图。控制模块200包括用作第一元件的示例的存储器设备611、用作第二元件的示例的存储器设备612以及用作第三元件的示例的存储器控制器610。此外，控制模块200包括连接器301、302和303、转换芯片201以及印刷布线板500。存储器设备611和612、存储器控制器610、连接器301至303和转换芯片201安装在印刷布线板500上。印刷布线板500是刚性板。
存储器设备611和612是相同种类的存储器设备。例如，存储器设备611和612都是双倍数据速率4(DDR4)的存储器。LAN线缆305连接到连接器301，并且通过LAN线缆305从外部设备接收图像数据。转换芯片201处理通过连接器301接收的图像数据，并将经处理的图像数据输出到存储器控制器610。存储器控制器610将图像数据存储在存储器设备611和612中，并读取存储在存储器设备611和612中的图像数据。存储器控制器610将图像数据输出到连接器302和303，并将图像数据发送到图1A中所示并且经由未示出的线缆连接到连接器302和303的图像形成部300。
存储器控制器610以及存储器设备611和612各自由一个半导体封装构成。存储器设备611和612分别经由用作表示图像数据的数据信号的传输路径的印刷布线板500的数据信号线711和712电连接到存储器控制器610。数据信号线711和712各自为由多条线构成的总线布线。
另外，存储器控制器610以及存储器设备611和612电连接到用作地址信号和命令信号的传输路径的印刷布线板500的地址/命令信号线710。地址/命令信号线710是由多条信号线构成的总线布线。存储器控制器610通过并行传输***经由地址/命令信号线710将地址信号和命令信号发送到两个存储器设备611和612。作为从存储器控制器610发送的并行信号的地址信号和命令信号通过地址/命令信号线710被两个存储器设备611和612两者接收。存储器控制器610通过经由地址/命令信号线710向存储器设备611和612发送地址信号和命令信号来控制存储器设备611和612。存储器设备611和612根据地址信号和命令信号各自执行诸如数据的记录和删除之类的处理。存储器控制器610、存储器设备611和612以及印刷布线板500构成存储器***。
图3是根据第一示例性实施例的控制模块200的截面图。印刷布线板500包括绝缘基板和导电且构成布线的导体。布线设置在基板上。例如，基板的材料是环氧树脂。例如，导体的材料是铜。
印刷布线板500是包括多个导体层，例如，六个导体层501、502、503、504、505和506的多层基板。导体层501至506其间有间隔地布置在作为与印刷布线板500的主表面垂直的层叠方向的Z方向上。要注意的是，基板-即，绝缘层设置在导体层501至506当中的每两个相邻导体层之间。导体层501至506在Z方向上以导体层501、导体层502、导体层503、导体层504、导体层505和导体层506的次序从一侧到另一侧布置。导体层501和506是用作主表面-即，安装表面的表面层。布置在导体层501和506之间的导体层502至505是内层。要注意的是，未示出的阻焊剂可以部署在导体层501和506上。
构成布线的导体图案570部署在导体层501和506中的每个中。各自构成布线的通孔导体560被部署为穿透导体层501至506。通孔导体560是在基板的通孔中形成的导体。在第一示例性实施例中，通孔是贯通孔，即，贯通通孔，并且通孔导体560设置在贯通孔中。
要注意的是，在图3中没有精确地示出图2中所示的数据信号线711和712以及地址/命令信号线710。在图3中，为了描述导体层501至506，示意性地示出了印刷布线板500的截面。
存储器控制器610以及存储器设备611和612全部安装在作为一对表面层的导体层501和506当中的导体层501上。要注意的是，虽然优选的是两个存储器设备611和612两者被安装在导体层501上，但是可以采用存储器设备611和612中的一个安装在导体层501上并且另一个安装在导体层506上的配置。此外，虽然优选的是存储器控制器610安装在其上安装有两个存储器设备611和612的导体层501上，但是存储器控制器610可以安装在导体层506上。
诸如电容器和电阻器之类的未示出的组件安装在导体层501和506上。主要用作接地的导体图案部署在导体层502和505中。导体层501用作第三导体层，导体层503用作第一导体层，并且导体层504用作第二导体层。与导体层504相比较，导体层503相对靠近导体层501。用作图2中所示的数据信号线711和712以及地址/命令信号线710的一部分的导体图案主要部署在导体层503和504中。
存储器控制器610以及存储器设备611和612利用焊料接合到印刷布线板500。存储器控制器610以及存储器设备611和612各自包括多个信号端子、多个电源端子和多个接地端子。多个信号端子中的十六个是数据端子。存储器控制器610以及存储器设备611和612的端子的结构是球栅阵列(BGA)。
图4示出了存储器设备611和612中的端子的布置。图4是存储器设备611和612的平面图。图4示出了从与布置有端子的一侧相反的一侧观察时的存储器设备611和612。在图4中，每个端子由作为隐藏线的虚线指示。
存储器设备611和612各自是DDR4同步动态随机存取存储器(DDR4-SDRAM)。如图4中所示，端子设置在16行×9列中的第一列至第三列和第七列至第九列。在第四列至第六列中没有设置端子。端子的总数为96。在图4中，在多个信号端子当中用阴影线指示的端子是地址/命令端子A0至A16、BA0、BA1、BG0和ACT。地址/命令端子A0至A16、BA0、BA1、BG0和ACT部署在第十一行至第十六行且第二列至第八列中。
顺便提及，图2中所示的地址/命令信号线710由多条信号线构成，并且多条信号线中的每条信号线具有所谓的T分支布线结构。即，每条信号线包括主线和两条分支线。包括在存储器设备611和612中的每个中并且连接到分支线的未示出的地址/命令电路的输入阻抗高。因此，当具有脉冲波形的地址/命令信号到达地址/命令电路的输入部时，生成反射波。在T分支结构的布线中，两条分支线的长度之间的差异影响信号的波形的质量。在两条分支线的配线长度之间的差超过预定值的情况下，在高速信号传输中来源于信号波形的多次反射的噪声大。当信号波形的干扰超过预定阈值时，存储器设备中的逻辑判断失败的风险增大。逻辑判断失败可能引起图像噪声和电子设备的故障。
一般而言，用于积层通孔基板的信号线的配线的宽度为50μm至100μm。半导体封装基板的配线宽度甚至更小。在适用于密集布置的布线的诸如积层通孔基板或半导体封装基板之类的基板中，即使在分支线的一部分弯曲以减小两条分支线的配线长度之间的差异以抑制信号波形的干扰的情况下，布线的面积也不可能大。
相比之下，在第一示例性实施例中，印刷布线板500是如图3中所示的贯通通孔基板。因此，印刷布线板500的制造容易，印刷布线板500的生产率高并且其生产成本低。在贯通通孔基板中，信号线的配线宽度为75μm至250μm。如果信号线弯曲，那么其布线面积大于积层通孔基板或半导体封装基板的布线面积。一般而言，贯通通孔基板的绝缘层比积层通孔基板或半导体封装基板的绝缘层厚。在示例中，积层基板的绝缘层的厚度约为60μm，并且贯通通孔基板的绝缘层的厚度为100μm。在通过其发送高速电信号的信号线中，弯曲的信号线内的布线间距被配置成使得其自身内的电磁耦合小，以抑制信号线的自串扰。由于相对于到其间部署有绝缘层的接地层的距离，弯曲的信号线内的布线间距需要大，因此布线面积变大。因此，贯通通孔基板中的布线面积需要比积层通孔基板或半导体封装基板中的布线面积大。例如，在弯曲的信号线内的布线间距比到接地层的距离大三倍的情况下，在积层基板中布线间距为180μm，并且在贯通通孔基板中布线间距为300μm。
在第一示例性实施例中，两条分支线从其分支的贯通通孔设置在距两个存储器设备611和612的每个端子相等距离的位置处，以减小或消除弯曲的配线。在贯通通孔中形成的通孔导体的焊盘直径为500μm至600μm，这比配线宽度大。因此，在第一示例性实施例中，通过巧妙地设计地址/命令信号线710的布线结构，在Z方向上观察时的平面图中，图2中所示的由地址/命令信号线710所占据的布线面积减小，因此印刷布线板500被小型化。下面将详细描述地址/命令信号线710的布线结构。
图5是示出了在平面图中-即，在Z方向上观察时根据第一示例性实施例的控制模块200的存储器控制器610以及存储器设备611和612的示意性平面图。如图5中所示，存储器设备611和612在与Z方向垂直并用作预定方向的X方向上其间有间隔地布置在印刷布线板500上。此外，存储器控制器610在与X方向和Z方向垂直的Y方向上与存储器设备611和612有间隔地部署在印刷布线板500上。
如图4中所示，地址/命令端子A0至A16、BA0、BA1、BG0和ACT部署在第二列、第三列、第七列和第八列中。因此，地址/命令端子A0至A16、BA0、BA1、BG0和ACT可以被划分为两组。在下文中，为了简化描述，将集中于图4中所示的四个地址/命令端子A1、A5、A7和A9以及四个地址/命令端子A0、A2、A6和A8进行描述。
如图5中所示，存储器设备611包括一组多个端子661，该一组多个端子661是部署在图4的第二列和第三列中的地址/命令端子，以及一组多个端子663，该一组多个端子663是部署在图4的第七列和第八列中的地址/命令端子。类似地，如图5中所示，存储器设备612包括一组多个端子662，该一组多个端子662是部署在图4的第二列和第三列中的地址/命令端子，以及一组多个端子664，该一组多个端子664是部署在图4的第七列和第八列中的地址/命令端子。这四组中每组的端子数量为四。多个端子661各自用作第一接收端子。多个端子662各自用作第二接收端子。多个端子663各自用作第三接收端子。多个端子664各自用作第四接收端子。
存储器控制器610包括作为地址/命令端子的多个端子651。此外，存储器控制器610包括作为地址/命令端子的多个端子652。而且在存储器控制器610中，端子可以被划分为一组多个端子651和一组多个端子652。这两组中每组的端子数量为四。多个端子651各自用作第一传输端子。多个端子652各自用作第二传输端子。
如上所述，图5示出了存储器控制器610以及存储器设备611和612中的每个的八个地址/命令端子。因此，在图5的示例中，存储器控制器610能够并行地发送八个信号作为地址信号和命令信号。此外，在图5的示例中，存储器设备611和612各自能够并行地接收八个信号作为地址信号和命令信号。在图5中，省略了存储器控制器610中除端子651和652以外的端子的图示以及存储器设备611和612中除端子661至664以外的端子的图示。要注意的是，存储器控制器610的传输端子的数量、存储器设备611的接收端子的数量以及存储器设备612的接收端子的数量均不限于八个。
图6A是示意性地示出了印刷布线板500的地址/命令信号线710的在Z方向上观察时根据第一示例性实施例的控制模块200的平面图。图6A示意性地示出了导体层501、导体层503和导体层504的布线。在图6A中，部署在导体层501中的导体图案由粗实线指示，部署在导体层503中的导体图案由细实线指示，并且部署在导体层504中的导体图案由细虚线指示。此外，在图6A中，可以安装图5的存储器控制器610的区域由R610表示，可以安装图5的存储器设备611的区域由R611表示，并且可以安装的图5的存储器设备612的区域由R612表示。区域R611用作第一安装区域，并且区域R612用作第二安装区域。区域R610是存储器控制器610在Z方向上被投影到印刷布线板500上的区域。区域R611是存储器设备611在Z方向上被投影到印刷布线板500上的区域。区域R612是存储器设备612在Z方向上被投影到印刷布线板500上的区域。因此，区域R610的外形与存储器控制器610的外形相同，区域R611的外形与存储器设备611的外形相同，并且区域R612的外形与存储器设备612的外形相同。
印刷布线板500包括用作电互连图5中所示的端子651、661和662的第一信号线的多条信号线511。在第一示例性实施例中，设置了四条信号线511。印刷布线板500包括用作电互连图5中所示的端子652、663和664的第二信号线的多条信号线512。在第一示例性实施例中，设置了四条信号线512。这八条信号线511和512构成用于发送作为并行信号的地址信号和命令信号的传输路径，即，构成用作总线布线的地址/命令信号线710。要注意的是，构成地址/命令信号线710的线的数量不限于八。构成地址/命令信号线710的线的数量可以被设定为与存储器控制器610的传输端子的数量-即，存储器设备611和612中的每个的接收端子的数量相对应。
信号线511和512是具有T分支结构的配线。一条信号线511是用于将表示相同信息的信号从存储器控制器610发送到存储器设备611和612的配线。类似地，一条信号线512是用于将表示相同信息的信号从存储器控制器610发送到存储器设备611和612的配线。每条信号线511包括用作第一主线的主线521、用作从主线521分支的第一分支线的分支线531以及用作从主线521分支的第二分支线的分支线532。每条信号线512包括用作第二主线的主线522、用作从主线522分支的第三分支线的分支线533以及用作从主线522分支的第四分支线的分支线534。
在Z方向上观察时，分支线531在X方向上从主线521延伸到与图5的存储器设备611重叠的位置-即，与图6A的区域R611重叠的位置。在Z方向上观察时，分支线532在X方向上从主线521延伸到与图5的存储器设备612重叠的位置-即，与图6A的区域R612重叠的位置。在Z方向上观察时，分支线533在X方向上从主线522延伸到与图5的存储器设备611重叠的位置-即，与图6A的区域R611重叠的位置。在Z方向上观察时，分支线534在X方向上从主线522延伸到与图5的存储器设备612重叠的位置-即，与图6A的区域R612重叠的位置。
主线521包括部署在导体层501中的焊盘575和用作第五导体图案的导体图案565。此外，主线521包括设置在作为贯通通孔的贯通孔中的用作第五通孔导体的通孔导体555。两条分支线531和532从通孔导体555分支。在Z方向上观察时，焊盘575部署在与图5的存储器控制器610重叠的位置-即，与图6A的区域R610重叠的位置处。焊盘575连接到图5中所示的端子651。通孔导体555在X方向上部署在图5中所示的存储器设备611和612之间，即，在X方向上在图6A中所示的区域R611和R612之间。导体图案565被形成为在Z方向上观察时在Y方向上从通孔导体555延伸到焊盘575。焊盘575和通孔导体555通过导体图案565电互连。
分支线531包括部署在导体层503中的用作第一导体图案的导体图案541和设置在作为贯通通孔的贯通孔中的用作第一通孔导体的通孔导体551。此外，分支线531包括部署在导体层501中的导体图案561和焊盘571。在Z方向上观察时，焊盘571部署在与图5的存储器设备611重叠的位置-即，与图6A的区域R611重叠的位置处。焊盘571连接到图5中所示的端子661。在Z方向上观察时，通孔导体551部署在与图5的存储器设备611重叠的位置-即，与图6A的区域R611重叠的位置处。导体图案541被形成为从通孔导体555分支并延伸到通孔导体551。通孔导体555和551通过导体图案541电互连。通孔导体551和焊盘571通过导体图案561电互连。
分支线532包括部署在导体层503中的用作第二导体图案的导体图案542和设置在作为贯通通孔的贯通孔中的用作第二通孔导体的通孔导体552。此外，分支线532包括部署在导体层501中的导体图案562和焊盘572。在Z方向上观察时，焊盘572部署在与图5的存储器设备612重叠的位置-即，与图6A的区域R612重叠的位置处。焊盘572连接到图5中所示的端子662。在Z方向上观察时，通孔导体552部署在与图5的存储器设备612重叠的位置-即，与图6A的区域R612重叠的位置处。导体图案542被形成为从通孔导体555分支并延伸到通孔导体552。通孔导体555和552通过导体图案542电互连。通孔导体552和焊盘572通过导体图案562电互连。
主线522包括部署在导体层501中的焊盘576和用作第六导体图案的导体图案566。此外，主线522包括设置在作为贯通通孔的贯通孔中的用作第六通孔导体的通孔导体556。两条分支线533和534从通孔导体556分支。在Z方向上观察时，焊盘576部署在与图5的存储器控制器610重叠的位置-即，与图6A的区域R610重叠的位置处。焊盘576连接到图5中所示的端子652。通孔导体556在X方向上部署在图5中所示的存储器设备611和612之间-即，在X方向上在图6A中所示的区域R611和R612之间。导体图案566被形成为在Z方向上观察时在Y方向上从通孔导体556延伸到焊盘576。焊盘576和通孔导体556通过导体图案566电互连。
分支线533包括部署在导体层504中的用作第三导体图案的导体图案543以及设置在作为贯通通孔的贯通孔中的用作第三通孔导体的通孔导体553。此外，分支线533包括部署在导体层501中的导体图案563和焊盘573。在Z方向上观察时，焊盘573部署在与图5的存储器设备611重叠的位置-即，与图6A的区域R611重叠的位置处。焊盘573连接到图5中所示的端子663。在Z方向上观察时，通孔导体553部署在与图5的存储器设备611重叠的位置-即，与图6A的区域R611重叠的位置处。导体图案543被形成为从通孔导体556分支并延伸到通孔导体553。通孔导体556和553通过导体图案543电互连。通孔导体553和焊盘573通过导体图案563电互连。
分支线534包括部署在导体层504中的用作第四导体图案的导体图案544以及设置在作为贯通通孔的贯通孔中的用作第四通孔导体的通孔导体554。此外，分支线534包括部署在导体层501中的导体图案564和焊盘574。在Z方向上观察时，焊盘574部署在与图5的存储器设备612重叠的位置-即，与图6A的区域R612重叠的位置处。焊盘574连接到图5中所示的端子664。在Z方向上观察时，通孔导体554部署在与图5的存储器设备612重叠的位置-即，与图6A的区域R612重叠的位置处。导体图案544被形成为从通孔导体556分支并延伸到通孔导体554。通孔导体556和554通过导体图案544电互连。通孔导体554和焊盘574通过导体图案564电互连。
根据上述配置，主线521的起始端是焊盘575，并且其终端是通孔导体555。此外，主线522的起始端是焊盘576，并且其终端是通孔导体556。分支线531的起始端是连接到通孔导体555的导体图案541的端部，并且其终端是焊盘571。分支线532的起始端是连接到通孔导体555的导体图案542的端部，并且其终端是焊盘572。分支线533的起始端是连接到通孔导体556的导体图案543的端部，并且其终端是焊盘573。分支线534的起始端是连接到通孔导体556的导体图案544的端部，并且其终端是焊盘574。从通孔导体555分支的分支线531和532的导体图案541和542的配线宽度小于主线521的导体图案565的配线宽度。类似地，从通孔导体556分支的分支线533和534的导体图案543和544的配线宽度小于主线522的导体图案566的配线宽度。
在第一示例性实施例中，构成地址/命令信号线710的多条信号线被划分为多条信号线511和多条信号线512。另外，由于信号线511的导体图案541和542部署在与信号线512的导体图案543和544不同的导体层中，因此在Z方向上观察时的平面图中，由地址/命令信号线710占据的面积可以减小。因此，印刷布线板500可以被小型化，并且因此控制模块200可以被小型化。
图6B是图6A中所示的分支线531至534的平面图。在Z方向上观察时，包括四条分支线531和四条分支线532的最小尺寸的矩形区域-即，第一矩形区域由R1表示。在Z方向上观察时，包括四条分支线533和四条分支线534的最小尺寸的矩形区域-即，第二矩形区域由R2表示。在第一示例性实施例中，如图6B中所示，在Z方向上观察时，区域R1和R2彼此部分地重叠。因此，由地址/命令信号线710所占据的面积可以进一步减小。因此，印刷布线板500可以被有效地小型化，并且因此控制模块200可以被有效地小型化。要注意的是，区域R1和R2彼此部分地重叠的区域将被称为区域R12。
这里，X方向将被称为行方向，并且Y方向将被称为列方向。区域R1和R2在Y方向上彼此重叠的部分的长度D12Y相对于区域R1在Y方向上的长度D1Y的比例优选地为50％以上，更优选地为80％以上，并且进一步优选地为90％以上。考虑到分支线的数量，优选的是区域R1和R1彼此偏移的量等于一条线的配线宽度与两条线之间的间隔之和。区域R1和R2在X方向上彼此重叠的部分的长度D12X相对于区域R1在X方向上的长度D1X的比例优选地为50％以上，更优选地为75％以上。区域R12的面积S12＝D12X×D12Y相对于区域R1的面积S1＝D1X×D1Y和区域R2的面积S2中的每个的比例优选地为25％以上，更优选地为50％以上，并且进一步优选地为70％以上。
通孔导体551至556具有与图3中所示的通孔导体560相同的配置，并且各自形成在贯通孔中-即，贯通通孔中。通孔导体551至556中的每个的数量为四。四个通孔导体551、四个通孔导体552、四个通孔导体553、四个通孔导体554、四个通孔导体555和四个通孔导体556各自布置为两行两列-即，多行多列。四个通孔导体551的一部分部署在以格子状布置的四个焊盘571之间。四个通孔导体552的一部分部署在以格子状布置的四个焊盘572之间。四个通孔导体553的一部分部署在以格子状布置的四个焊盘573之间。四个通孔导体554的一部分部署在以格子状布置的四个焊盘574之间。四个通孔导体551、四个通孔导体552、四个通孔导体553、四个通孔导体554、四个通孔导体555和四个通孔导体556就其布置而言彼此类似。
在Z方向上观察时，四个导体图案541布置在四个通孔导体553之间或四个通孔导体553之外，使得不与四个通孔导体553中的任一个形成短路。
在Z方向上观察时，四个导体图案542布置在四个通孔导体556之间或四个通孔导体556之外，使得不与四个通孔导体556中的任一个形成短路。
在Z方向上观察时，四个导体图案543布置在四个通孔导体555之间或四个通孔导体555之外，使得不与四个通孔导体555中的任一个形成短路。
在Z方向上观察时，四个导体图案544布置在四个通孔导体552之间或四个通孔导体552之外，使得不与四个通孔导体552中的任一个形成短路。
在第一示例性实施例中，集中于一条信号线511上，使信号线511中包括的分支线531和532的长度相等。此外，集中于一条信号线512，使信号线512中包括的分支线533和534的长度相等。这里，分支线531和532的长度相等是指分支线531与532的长度之间的差等于或小于预定值。类似地，分支线533和534的长度相等是指分支线533与534的长度之间的差等于或小于预定值。预定值优选地为1.6mm。
这里，在图6A中由单点划线指示的直线700是位于距存储器设备611和距存储器设备612相同的距离并在Y方向上延伸的虚拟线。分支线533和534具有通过相对于直线700反转分支线531和532的形状而获得的形状。
在第一示例性实施例中，多个通孔导体551、多个通孔导体553、多个通孔导体555、多个通孔导体556、多个通孔导体552和多个通孔导体554在X方向上按此次序布置。在Y方向上延伸并且穿过多个通孔导体551的中心的虚拟线将被称为直线701。在Y方向上延伸并且穿过多个通孔导体552的中心的虚拟线将被称为直线702。在Y方向上延伸并且穿过直线701和702之间的中心的虚拟线将被称为直线705。直线705相对于直线700位于区域R611侧。多个通孔导体555被布置使得直线705穿过多个通孔导体555之间的空间。如上所述，多个通孔导体555在X方向上部署在多个通孔导体551和多个通孔导体552之间的中心部分处。因此，可以使分支线531和532的长度相等，而不弯曲导体图案541或542。
分支线533和534具有通过相对于直线700反转分支线531和532而获得的结构。因此，可以使分支线533和534的长度相等，而不弯曲导体图案543或544。因此，可以使由存储器设备611和612接收的地址信号和命令信号的质量保持高。
图7是比较例的印刷布线板500X的地址/命令信号线710X的示意性平面图。图7示意性地示出了在印刷布线板500X的六个导体层当中用作表面层的导体层501X和用作内层的导体层504X的布线。在图7中，部署在导体层501X中的导体图案由粗实线指示，并且部署在导体层504X中的导体图案由细虚线指示。此外，在图7中，安装有存储器控制器的区域由R610表示，并且安装有两个存储器设备的区域分别由R611和R612表示。
地址/命令信号线710X包括四条信号线511X和四条信号线512X。信号线511X和512X是具有T分支结构的线。每条信号线511X包括主线521X以及从主线521X分支的分支线531X和532X。每条信号线512X包括主线522X以及从主线522X分支的分支线533X和534X。
主线521X包括部署在导体层501X中的焊盘575X和导体图案565X。此外，主线521X包括设置在作为贯通通孔的贯通孔中的通孔导体555X。焊盘575X和通孔导体555X通过导体图案565X电互连。
分支线531X包括部署在导体层504X中的导体图案541X和设置在作为贯通通孔的贯通孔中的通孔导体551X。此外，分支线531X包括部署在导体层501X中的导体图案561X和焊盘571X。通孔导体555X和551X通过导体图案541X电互连。通孔导体551X和焊盘571X通过导体图案561X电互连。
分支线532X包括部署在导体层504X中的导体图案542X和设置在作为贯通通孔的贯通孔中的通孔导体552X。此外，分支线532X包括部署在导体层501X中的导体图案562X和焊盘572X。通孔导体555X和552X通过导体图案542X电互连。通孔导体552X和焊盘572X通过导体图案562X电互连。
主线522X包括部署在导体层501X中的焊盘576X和导体图案566X。此外，主线522X包括设置在作为贯通通孔的贯通孔中的通孔导体556X。焊盘576X和通孔导体556X通过导体图案566X电互连。
分支线533X包括部署在导体层504X中的导体图案543X和设置在作为贯通通孔的贯通孔中的通孔导体553X。此外，分支线533X包括部署在导体层501X中的导体图案563X和焊盘573X。通孔导体556X和553X通过导体图案543X电互连。通孔导体553X和焊盘573X通过导体图案563X电互连。
分支线534X包括部署在导体层504X中的导体图案544X和设置在作为贯通通孔的贯通孔中的通孔导体554X。此外，分支线534X包括部署在导体层501X中的导体图案564X和焊盘574X。通孔导体556X和554X通过导体图案544X电互连。通孔导体554X和焊盘574X通过导体图案564X电互连。
如上所述，在图7的比较例中，导体图案541X至544X部署在同一导体层504X中。因此，四个导体图案541X和四个导体图案543X需要在Y方向上其间有间隔地部署，以便彼此不干扰。类似地，四个导体图案542X和四个导体图案544X需要在Y方向上其间有间隔地部署，以便彼此不干扰。另外，四个通孔导体551X、四个通孔导体552X、四个通孔导体553X、四个通孔导体554X、四个通孔导体555X和四个通孔导体556X各自在Y方向上部署成一列，即，各自部署成四行一列。因此，在Z方向上观察时，由地址/指令信号线710X的分支线531X至534X所占据的面积大。
还可以考虑减小配线之间的间隔以减小占据的面积。但是，当配线之间的间隔减小到小于预定间隔时，由于配线之间的电磁耦合而生成串扰噪声。串扰噪声引起波形的干扰，因此引起存储接口的故障。
相比之下，在第一示例性实施例中，如图6A中所示，分支线531和532的导体图案541和542部署在与分支线533和534的导体图案543和544不同的导体层中。根据第一示例性实施例，即使在线之间的间隔增大到预定间隔以上以抑制配线之间的串扰的情况下，也可以减小在Z方向上观察时由分支线531至534所占据的面积。
示例1
图8A是示例1的地址/命令信号线的平面图。图8A是利用计算机辅助设计***(CAD***)绘制的布线图。图8A中所示的示例1的地址/命令信号线710与图6A中所示的第一示例性实施例的地址/命令信号线710相对应，但是其数量被设定为16。
存储器控制器和两个存储器设备均为BGA。在存储器控制器和两个存储器设备中，端子之间的间距为0.8mm。
与如图3中所示的第一示例性实施例类似，示例1的印刷布线板是六层板。印刷布线板的层配置在表1中示出。
表1
层名称 厚度
导体层501 37μm
绝缘层 100μm
导体层502 35μm
绝缘层 100μm
导体层503 35μm
绝缘层 600μm
导体层504 35μm
绝缘层 100μm
导体层505 35μm
绝缘层 100μm
导体层506 37μm
作为设置在导体层501中的配线的导体图案565和566的配线宽度为250μm。设置在导体层501中的配线之间的最小间隔为550μm。作为设置在导体层503和504中的配线的导体图案541至544的配线宽度为125μm。设置在导体层503和504中的配线之间的最小间隔为175μm。
在图3中所示的用作表面层的导体层501和506中，通孔导体的焊盘直径为500μm，并且在图3中所示的用作内层的导体层502至505中，通孔导体的焊盘直径为550μm。通孔导体之间的最小间隔为0.8mm。在导体层503和504中，一条配线可以穿过两个通孔导体之间的间隙。
计算图8A中所示的由地址/命令信号线710所占据的面积。这里，为了简化，在Z方向上观察时的平面图中，地址/命令信号线710由两个矩形块B1和B2近似。块B1和B2由单点划线指示。
块B2被设定为包括八条分支线531、八条分支线532、八条分支线533和八条分支线534的最小矩形区域。块B1被设定为包括八条主线521和八条主线522不与块B1重叠的部分的最小矩形区域。
各自计算块B1和B2的面积，并且两个块B1和B2的面积之和被设定为由地址/命令信号线710所占据的面积。要注意的是，通过将配线的中心、端子的中心和通孔的中心设定为端点来测量块B1和B2中的每个在X方向和Y方向上的长度。虽然块B1与位于X方向上最外侧的配线重叠，但是为了方便描述，块B1在图8A中以偏移的方式被示出，以便不与位于X方向上最外侧的配线重叠。
块B1的长度在Y方向上为17.5mm并且在X方向上为12.0mm。块B1的面积为210.00mm2。块B2的长度在Y方向上为5.2mm并且在X方向上为25.6mm。块B2的面积为133.13mm2。因此，示例1的由地址/命令信号线710所占据的面积为343.12mm2。
在图8A中，包括八条分支线531和八条分支线532的用作第一矩形区域的区域R1由双点划线指示。区域R1的长度在Y方向上为4.9mm并且在X方向上为21.2mm。区域R1的面积为103.88mm2。此外，包括八条分支线533和八条分支线534的用作第二矩形区域的区域R2由双点划线指示。区域R2的长度在Y方向上为4.9mm并且在X方向上为21.2mm。区域R2的面积为103.88mm2。即，区域R1的面积与区域R2的面积相等。
区域R1和R2在与图8A的页面的纵向方向相对应的Y方向上被部署成彼此重叠，同时彼此偏移0.3mm，该0.3mm是一条线的配线宽度125μm和两条线之间的线间隔175μm之和，并且彼此重叠4.6mm。区域R1和R2在Y方向上彼此重叠的部分的长度相对于区域R1在Y方向上的长度的比例为94.3％。
在与图8A的页面的横向方向相对应的X方向上，区域R1和R2被部署为彼此偏移4.4mm并且彼此重叠16.8mm。区域R1和R2在X方向上彼此重叠的部分的长度相对于区域R1在X方向上的长度的比例为79.2％。区域R1和R2彼此部分地重叠的区域R12的面积为77.28mm2。区域R12相对于区域R1和R2中的每个的面积的比例为74.3％。
图8B是比较例1的地址/命令信号线的平面图。图8B中所示的比较例1的地址/命令信号线710X与图7中所示的比较例的地址/命令信号线710X相对应，但是其数量被设定为16。虽然块B1与位于X方向上最外侧的配线重叠，但是在图8B中，块B1以偏移的方式被示出，以便不与位于X方向上最外侧的配线重叠。
以与示例1中相同的方式计算地址/命令信号线710X的面积。块B1的长度在Y方向上为18.5mm并且在X方向上为12.0mm。块B1的面积为222.00mm2。块B2的长度在Y方向上为7.9mm并且在X方向上为24.8mm。块B2的面积为195.92mm2。因此，示例1的由地址/命令信号线710X所占据的面积为417.92mm2。
根据上述计算结果，在示例1中，相对于比较例1，减小了74.80mm2的面积，即，约18％的面积。此外，与比较例1相比较，在示例1中，还减小了块B2的面积。
示例2
接下来，通过使用波形模拟器来执行信号的波形仿真。作为模拟器，使用可从Mentor Graphics获得的HyperLynx。作为地址信号，使用600MHz的伪随机信号。地址信号的传输速度被设定为1200Mbps。
图9是示出用于示例2的仿真的模型的示意图。导体图案565和566的配线长度被设定为22.8mm。导体图案541和543的配线长度被设定为11.1mm。导体图案561和563的配线长度被设定为0.6mm。导体图案542和544的配线长度被设定为11.1mm。导体图案562和564的配线长度被设定为0.6mm。
图10A和图10B示出了示出观察由存储器设备的地址/命令电路的输入部接收的信号的波形的结果的曲线图。电源电压被设定为1200mV。图10A示出了从一条主线分支的两条分支线的长度相等的情况的波形。图10B示出了从一条主线分支的两条分支线的长度之间的差被设定为1mm的情况的波形。到存储器设备的地址/命令电路的输入电压的上限阈值为700mV，并且输入电压的下限阈值为500mV。根据图10A中所示的波形，在从与逻辑值0相对应的低电平转变到与逻辑值1相对应的高电平、然后从高电平转变到低水平的时间段内，信号没有超过阈值电压。
可以认识到的是，与图10A中所示的波形相比较，图10B中所示的波形受到干扰。但是，在从与逻辑值0相对应的低电平转变到与逻辑值1相对应的高电平、然后从高电平转变到低电平的时间段内，信号没有超过阈值电压。
如上所述，通过将分支线531和533的长度以及分支线532和534的长度设定为相等，可以使由每个存储器设备接收的信号的质量保持高。
这里，如上所述，分支线531与532的长度相等是指分支线531与532的长度之间的差等于或小于预定值。类似地，分支线533与534的长度相等是指分支线533与534的长度之间的差等于或小于预定值。预定值优选地为1.6mm。每条分支线的长度为11.1mm+0.6mm＝11.7mm。因此，在从一条主线分支的两条分支线的总配线长度为23.4mm的情况下，两条分支线的差相对于总配线长度的比例为1.6mm/23.4mm＝6.8％。因此，两条分支线的长度相等的情况还可以被描述为上述比例为6.8％以下的情况。
第二示例性实施例
图11A是根据第二示例性实施例的印刷布线板500A的地址/命令信号线710A的平面图。图11A示意性地示出了第二示例性实施例的地址/命令信号线710A。为了描述布线结构，示出了用于八个信号的配线。在图11A中，部署在导体层501中的导体图案由粗实线指示，并且部署在导体层506中的导体图案由粗虚线指示。此外，在图11A中，部署在导体层503中的导体图案由细实线指示，并且部署在导体层504中的导体图案由细虚线指示。在第二示例性实施例中，导体层503用作第一导体层，导体层504用作第二导体层，导体层501用作第三导体层，并且导体层506用作第四导体层。要注意的是，在第二示例性实施例中，具有与第一示例性实施例类似的配置的元件将由相同的附图标记表示，并且将省略其描述。
将参考图11A描述第二示例性实施例与图6A不同的部分。要注意的是，在图6A中，主线521的导体图案565和主线522的导体图案566设置在导体层501中。
在第二示例性实施例中，如图11A中所示，地址/命令信号线710A包括多条信号线511A和多条信号线512A。例如，地址/命令信号线710A包括四条信号线511A和四条信号线512A。信号线511A和信号线512A是具有T分支结构的线。信号线511A用作第一信号线，并且信号线512A用作第二信号线。
每条信号线511A包括主线521A以及从主线521A分支的分支线531和532。每条信号线512A包括主线522A以及从主线522A分支的分支线533和534。主线521A用作第一主线，并且主线522A用作第二主线。
分支线531至534如第一示例性实施例中所述。分支线531包括部署在导体层503中的导体图案541。分支线532包括部署在导体层503中的导体图案542。分支线533包括部署在导体层504中的导体图案543。分支线534包括部署在导体层504中的导体图案544。
主线521A包括焊盘575A、通孔导体577A、导体图案565A和通孔导体555。在Z方向上观察时，焊盘575A和通孔导体577A部署在与区域R610重叠的位置处。焊盘575A部署在导体层501中。未示出的存储器控制器的端子连接到焊盘575A。焊盘575A经由导体图案连接到通孔导体577A。
导体图案565A用作第五导体图案。通孔导体555用作第五通孔导体。导体图案565A部署在导体层506中，并且被形成为从通孔导体555延伸到与区域R610重叠的位置。通孔导体577A和555通过导体图案565A互连。
主线522A包括焊盘576A、导体图案566A和通孔导体556。在Z方向上观察时，焊盘576A部署在与区域R610重叠的位置处。焊盘576A部署在导体层501中。未示出的存储器控制器的端子连接到焊盘576A。
导体图案566A用作第六导体图案。通孔导体556用作第六通孔导体。导体图案566A部署在导体层501中，并且被形成为从通孔导体556延伸到与区域R610重叠的位置。焊盘576A和通孔导体556通过导体图案566A互连。
在Z方向上观察时，导体图案566A的一部分被部署成与导体图案565A的一部分重叠。根据这个布线结构，可以减小由地址/命令信号线710A所占据的面积。要注意的是，在图11A中，为了描述，导体图案565A和导体图案566A以稍微偏移的方式被示出。
优选的是导体图案565A和566A被设置成使得在Z方向上观察时导体图案565A的从区域R610延伸的直线部分和导体图案566A的从区域R610延伸的直线部分彼此重叠。因此，可以有效地减小由地址/命令信号线710A所占据的面积。
示例3
图11B是示例3的地址/命令信号线的平面图。图11B是用CAD***绘制的布线图。在示例3中，通过CAD***确认16个信号线的连接。利用CAD***绘制的图11B的布线图被用于计算所占据的面积。
存储器控制器和两个存储器设备各自为BGA。在存储器控制器和两个存储器设备中，端子之间的间距为0.8mm。
示例3的印刷布线板500A被配置为如图3中所示或表1中所示的六层板。作为设置在导体层501中的配线的导体图案566A的配线宽度为250μm。设置在导体层501中的配线之间的最小间隔为550μm。接地面或电源线部署在导体层502中。作为设置在导体层503和504中的配线的导体图案541至544的配线宽度为125μm。设置在导体层503和504中的配线之间的最小间隔为175μm。电源线或接地面部署在导体层505中。设置在导体层506中的导体图案565A的配线宽度为250μm。设置在导体层506中的配线之间的最小间隔为550μm。
在图3中所示的用作表面层的导体层501和506中，通孔导体的焊盘直径为500μm，并且在用作内层的导体层502至505中，通孔导体的焊盘直径为550μm。通孔导体之间的最小间隔为0.8mm。在导体层503和504中，可以在两个通孔导体之间设置一条线。
计算图11B中所示的由地址/命令信号线710A所占据的面积。这里，为了简化面积的计算，在Z方向上观察时的平面图中，地址/命令信号线710A由两个矩形块B1和B2近似。在图11B中，块B1和B2由单点划线指示。
块B2被设定为包括八条分支线531、八条分支线532、八条分支线533和八条分支线534的最小矩形区域。块B1被设定为包括八条主线521A和八条主线522A不与块B2重叠的部分的最小矩形区域。
各自计算块B1和B2的面积，并且两个块B1和B2的面积之和被设定为由地址/命令信号线710A所占据的面积。要注意的是，通过将布线的中心、端子的中心和通孔的中心设定为端点来测量块B1和B2中的每个在X方向和Y方向上的长度。
块B1的长度在Y方向上为18.3mm并且在X方向上为9.4mm。块B1的面积为172.02mm2。块B2的长度在Y方向上为5.2mm并且在X方向上为22.4mm。块B2的面积为116.48mm2。因此，示例3的由地址/命令信号线710A所占据的面积为288.50mm2。
如从上述计算结果可以看出，在示例3中，相对于比较例1，减小了129.42mm2的面积，即，约31％的面积。
根据示例3，与示例1相比，由块B2所占据的面积可以减小更多。该原因是因为通过将块B1的宽度从示例1的12.0mm减小到示例3的9.4mm而减小了两个存储器设备之间的间隔。比较示例1与示例3之间的块B2的宽度，该宽度从示例1的25.6mm减小到示例3的22.4mm。
如上所述，在示例3中，为了减小块B1的面积，主线521A和主线522A部署在两个不同的导体层中，并且被部署为在Z方向上观察时彼此部分地重叠。由于减小了主线的总线宽度，因此可以减小两个存储器设备之间的间隔。因此，可以缩短互连两个存储器设备的分支线，并且因此可以减小由块B2所占据的面积。因此，印刷布线板500A可以被有效地小型化。因此，包括印刷布线板500A的控制模块可以被有效地小型化。
要注意的是，本发明不限于上述示例性实施例，并且可以在本发明的技术概念内以许多方式进行修改。此外，在示例性实施例中描述的效果仅仅是本发明可以实现的最优选效果的列举，并且不限于在示例性实施例中描述的效果。
例如，虽然已经描述了图5的存储器控制器610安装在图6A或图11A的区域R610中的情况，但是配置不限于此。存储器控制器610可以安装在与印刷布线板500和500A不同的印刷布线板上。在这种情况下，经由线缆等连接到存储器控制器610的连接器可以被安装在区域R610上。
此外，虽然在上述示例性实施例中已经描述了六个导体层设置在印刷布线板500或500A中的情况，但是配置不限于此。只要第一示例性实施例的印刷布线板500包括三个或更多个导体层就足够了。此外，只要第二示例性实施例的印刷布线板500A包括四个或更多个导体层就足够了。
此外，虽然在第一示例性实施例中已经描述了导体层501用作第三导体层、导体层503用作第一导体层并且导体层504用作第二导体层的情况，但是配置不限于此。只要在印刷布线板中第一导体层至第三导体层是不同的导体层就足够了。此外，虽然在第二示例性实施例中已经描述了导体层501用作第三导体层、导体层503用作第一导体层、导体层504用作第二导体层并且导体层506用作第四导体层的情况，但是配置不限于此。只要在印刷布线板中第一导体层至第四导体层是不同的导体层就足够了。
虽然已经参考示例性实施例描述了本发明，但是应该理解的是，本发明不限于所公开的示例性实施例。所附权利要求的范围应被赋予最宽泛的解释，以涵盖所有这样的修改以及等同的结构和功能。

Claims (13)

1.一种印刷电路板，其特征在于，包括：
印刷布线板；以及
第一元件和第二元件，在平面图中在预定方向上其间有间隔地安装在印刷布线板上，
其中，印刷布线板包括多条第一信号线和多条第二信号线，所述多条第一信号线和所述多条第二信号线用作用于被发送到第一元件和第二元件的信号的传输路径，
其中，所述多条第一信号线各自包括
第一主线，
第一分支线，从第一主线分支并且在平面图中延伸到与第一元件重叠的位置，以及
第二分支线，从第一主线分支并且在平面图中延伸到与第二元件重叠的位置，
其中，所述多条第二信号线各自包括
第二主线，
第三分支线，从第二主线分支并且在平面图中延伸到与第一元件重叠的位置，以及
第四分支线，从第二主线分支并且在平面图中延伸到与第二元件重叠的位置，
其中，第一分支线包括部署在印刷布线板的第一导体层中并从第一主线分支的第一导体图案，
其中，第二分支线包括部署在第一导体层中并从第一主线分支的第二导体图案，
其中，第三分支线包括部署在印刷布线板的第二导体层中并从第二主线分支的第三导体图案，以及
其中，第四分支线包括部署在第二导体层中并从第二主线分支的第四导体图案。
2.根据权利要求1所述的印刷电路板，其中，被设定为包括所述多条第一信号线中包括的所述多条第一分支线和所述多条第二分支线的最小面积的第一矩形区域与被设定为包括所述多条第二信号线中包括的所述多条第三分支线和所述多条第四分支线的最小面积的第二矩形区域部分地重叠。
3.根据权利要求1所述的印刷电路板，其中，在每条第一信号线中第一分支线的长度等于第二分支线的长度，并且在每条第二信号线中第三分支线的长度等于第四分支线的长度。
4.根据权利要求1至3中的任一项所述的印刷电路板，
其中，第一分支线包括第一通孔导体，在平面图中所述第一通孔导体部署在与第一元件重叠的位置处，
其中，第二分支线包括第二通孔导体，在平面图中所述第二通孔导体部署在与第二元件重叠的位置处，
其中，第三分支线包括第三通孔导体，在平面图中所述第三通孔导体部署在与第一元件重叠的位置处，
其中，第四分支线包括第四通孔导体，在平面图中所述第四通孔导体部署在与第二元件重叠的位置处，
其中，第一主线包括第五通孔导体，在平面图中所述第五通孔导***于第一元件和第二元件之间并且第一分支线和第二分支线从所述第五通孔导体分支，以及
其中，第二主线包括第六通孔导体，在平面图中所述第六通孔导***于第一元件和第二元件之间并且第三分支线和第四分支线从所述第六通孔导体分支。
5.根据权利要求4所述的印刷电路板，其中，所述多条第一信号线中包括的所述多个第一通孔导体、所述多条第一信号线中包括的所述多个第二通孔导体、所述多条第二信号线中包括的所述多个第三通孔导体、所述多条第二信号线中包括的所述多个第四通孔导体、所述多条第一信号线中包括的所述多个第五通孔导体和所述多条第二信号线中包括的所述多个第六通孔导体各自部署在多列中。
6.根据权利要求4所述的印刷电路板，其中，第一通孔导体、第二通孔导体、第三通孔导体、第四通孔导体、第五通孔导体和第六通孔导体分别设置在贯通孔中。
7.根据权利要求4所述的印刷电路板，还包括第三元件，所述第三元件安装在印刷布线板上并且连接到所述多条第一信号线中包括的所述多条第一主线和所述多条第二信号线中包括的所述多条第二主线，
其中，第一主线包括第五导体图案，所述第五导体图案设置在印刷布线板的第三导体层中并且在平面图中从第五通孔导体延伸到与第三元件重叠的位置，以及
其中，第二主线包括第六导体图案，所述第六导体图案设置在第三导体层中并且在平面图中从第六通孔导体延伸到与第三元件重叠的位置。
8.根据权利要求4所述的印刷电路板，还包括第三元件，所述第三元件安装在印刷布线板上并且连接到所述多条第一信号线中包括的所述多条第一主线和所述多条第二信号线中包括的所述多条第二主线，
其中，第一主线包括第五导体图案，所述第五导体图案设置在印刷布线板的第四导体层中并且在平面图中从第五通孔导体延伸到与第三元件重叠的位置，以及
其中，第二主线包括第六导体图案，所述第六导体图案设置在印刷布线板的第三导体层中并且在平面图中从第六通孔导体延伸到与第三元件重叠的位置。
9.根据权利要求7的印刷电路板，
其中，第一元件和第二元件各自为存储器设备，以及
其中，第三元件是存储器控制器。
10.一种印刷布线板，其特征在于，包括：
多条第一信号线和多条第二信号线，所述多条第一信号线和所述多条第二信号线用作用于被发送到第一元件和第二元件的信号的传输路径，
其中，第一元件和第二元件分别能够安装在印刷布线板的第一安装区域和第二安装区域中，
其中，在平面图中在预定方向上在第一安装区域和第二安装区域之间设置间隔，
其中，所述多条第一信号线各自包括
第一主线，
第一分支线，从第一主线分支并且在平面图中延伸到与第一安装区域重叠的位置，以及
第二分支线，从第一主线分支并且在平面图中延伸到与第二安装区域重叠的位置，
其中，所述多条第二信号线各自包括
第二主线，
第三分支线，从第二主线分支并且在平面图中延伸到与第一安装区域重叠的位置，以及
第四分支线，从第二主线分支并且在平面图中延伸到与第二安装区域重叠的位置，
其中，第一分支线包括部署在印刷布线板的第一导体层中并从第一主线分支的第一导体图案，
其中，第二分支线包括部署在第一导体层中并从第一主线分支的第二导体图案，
其中，第三分支线包括部署在印刷布线板的第二导体层中并从第二主线分支的第三导体图案，以及
其中，第四分支线包括部署在第二导体层中并从第二主线分支的第四导体图案。
11.根据权利要求10所述的印刷布线板，其中，被设定为包括所述多条第一信号线中包括的所述多条第一分支线和所述多条第二分支线的最小面积的第一矩形区域与被设定为包括所述多条第二信号线中包括的所述多条第三分支线和所述多条第四分支线的最小面积的第二矩形区域部分地重叠。
12.一种电子设备，其特征在于，包括：
壳体；以及
根据权利要求1至3中的任一项所述的印刷电路板，所述印刷布线板部署在壳体内。
13.一种图像形成装置，其特征在于，包括：
壳体；
根据权利要求1至3中的任一项所述的印刷电路板，所述印刷布线板部署在壳体内；以及
装置主单元，所述装置主单元部署在壳体内并且被配置成在片材上形成图像。
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