JP7103193B2 - 電子回路および電子回路の接合方法 - Google Patents
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Description
本開示の一形態によれば、電子回路(10、10a~10g)が提供される。この電子回路は、集積回路(20、20g)と;前記集積回路に自身の一端(71、73)が接続されて互いに隣り合って延設された第1端子(30、30a~30g)および第2端子(40、40a~40g)と;前記第1端子と前記第2端子との対向方向(OD)に沿った前記第1端子と前記第2端子との隙間に自身の少なくとも一部が挿入され、導電性接合部材(90)により前記第1端子と前記第2端子とにそれぞれ接合されたチップ素子(80)と;を備え、前記導電性接合部材は、前記第1端子および前記第2端子と前記チップ素子とを接合する前の状態において流動性を有し;前記第1端子の表面には、前記導電性接合部材を前記チップ素子と接合される第1接合部へと誘導するために傾斜した第1スロープ部(33)が形成され;前記第2端子の表面には、前記導電性接合部材を前記チップ素子と接合される第2接合部へと誘導するために傾斜した第2スロープ部(43)が形成されている。
本開示の他の形態によれば、電子回路(10、10a~10g)が提供される。この電子回路は、集積回路(20、20g)と;前記集積回路に自身の一端(71、73)が接続されて互いに隣り合って延設された第1端子(30、30a~30g)および第2端子(40、40a~40g)と;前記第1端子と前記第2端子との対向方向(OD)に沿った前記第1端子と前記第2端子との隙間に自身の少なくとも一部が挿入され、導電性接合部材(90)により前記第1端子と前記第2端子とにそれぞれ接合されたチップ素子(80)と;を備え、前記第1端子には、前記チップ素子と接合された第1接合部(36)に対応して前記チップ素子の一部を収容する第1溝部(31、31a~31d)が形成され;前記第2端子には、前記チップ素子と接合された第2接合部(46)に対応して前記チップ素子の一部を収容する第2溝部(41、41a~41d)が形成され;前記チップ素子の少なくとも一部は、前記対向方向に沿った前記第1溝部と前記第2溝部との隙間である溝間隙間(C1、C1a~C1d)の少なくとも一部に挿入され;前記第1端子と前記第2端子とは、少なくとも前記第1溝部および前記第2溝部が形成された部分において互いに平行であり;前記溝間隙間は、前記対向方向に沿った第1隙間長さ(L1)が前記対向方向に沿った前記チップ素子の長さである第1素子長さ(LT1)よりも長く前記第1端子および前記第2端子の表面から連続する第1大隙間部(B1、B1b)と、前記第1隙間長さが前記第1素子長さ以下であり前記第1大隙間部に連なる第1小隙間部(S1、S1b)とにより形成され;前記チップ素子の少なくとも一部は、前記第1大隙間部に挿入され;前記第1隙間長さは、前記第1大隙間部と前記第1小隙間部とに亘って前記第1大隙間部から前記第1小隙間部に向かうにつれて次第に縮小している。
A-1.装置構成:
図1に示す第1実施形態の電子回路10は、図示しない車両用のスロットル装置の内部に配置され、スロットル開度を検出するセンサとして機能する。スロットル装置は、回転式のバルブにより構成され、図示しない内燃機関の吸入空気量を調整する。電子回路10は、スロットル装置のバルブの回転軸と一体となって回転する互いに向かい合う1組の磁石の間に配置されている。電子回路10は、集積回路20と、端子群60と、チップ素子80とを備える。
図5に示す電子回路10の接合方法では、第1チップ素子81と第2チップ素子82とのうち、第1チップ素子81の接合方法を代表して説明する。第2チップ素子82の接合方法は、第1チップ素子81の接合方法と同様であるため、その説明および図示を省略する。
図7に示す比較例の電子回路110では、集積回路120において同じ面から互いに平行に延設された端子群160としての電源リード130と接地リード140と信号リード150とを備える。電源リード130には、接地リード140側に向かって突出する第1ランド部131が形成されている。接地リード140には、電源リード130側に向かって突出する第2ランド部141と、信号リード150側に向かって突出する第3ランド部147とが形成されている。信号リード150には、接地リード140側に向かって突出する第4ランド部157が形成されている。第1ランド部131と第2ランド部141とは、対向方向ODに対向し、第3ランド部147と第4ランド部157とは、対向方向ODに対向している。第1ランド部131と第2ランド部141との間の対向方向ODに沿った隙間の長さ(以下、「ランド隙間長さL3」とも呼ぶ)は、電源リード130と接地リード140との隙間の対向方向ODに沿った長さ(以下、「端子間長さL4」とも呼ぶ)よりも小さい。同様に、第3ランド部147と第4ランド部157とのランド隙間長さL3は、端子間長さL4よりも小さい。
図12に示す第2実施形態の電子回路10の接合方法は、工程P220~P240に代えて工程P225~P245が実行される点において、第1実施形態の電子回路10の接合方法と異なる。その他の構成は、第1実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。なお、以下の説明では、第1チップ素子81と第2チップ素子82とのうち、第1チップ素子81の接合方法を代表して説明する。第2チップ素子82の接合方法は、第1チップ素子81の接合方法と同様であるため、その説明および図示を省略する。
図14および図15に示す第3実施形態の電子回路10aは、端子群60に代えて端子群60aを備える点において、第1実施形態の電子回路10と異なる。より具体的には、溝部31a、41a、47a、57aの形状において、第1実施形態の電子回路10と異なる。その他の構成は、第1実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。なお、図15では、溝間隙間C1aに挿入される前の状態の第1チップ素子81を破線で示している。
図16および図17に示す第4実施形態の電子回路10bは、端子群60aに代えて端子群60bを備える点において、第2実施形態の電子回路10aと異なる。より具体的には、溝部31b、41b、47b、57bの形状において、第2実施形態の電子回路10aと異なる。その他の構成は、第2実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。なお、図17では、溝間隙間C1bに挿入される前の状態の第1チップ素子81を破線で示している。
図18~図20に示す第5実施形態の電子回路10cは、端子群60aに代えて端子群60cを備える点において、第3実施形態の電子回路10aと異なる。より具体的には、溝部31c、41c、47c、57cの形状において、第3実施形態の電子回路10aと異なる。その他の構成は、第3実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。
図21および図22に示す第6実施形態の電子回路10dは、端子群60に代えて端子群60dを備える点において、第1実施形態の電子回路10と異なる。より具体的には、溝部31d、41d、47d、57dの形状において、第1実施形態の電子回路10と異なる。その他の構成は、第1実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。
図23~図25に示す第7実施形態の電子回路10eは、端子群60に代えて端子群60eを備える点において、第1実施形態の電子回路10と異なる。その他の構成は、第1実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。
図26に示す第8実施形態の電子回路10fは、端子群60に代えて端子群60fを備える点において、第1実施形態の電子回路10と異なる。その他の構成は、第1実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。図26では、鉛直方向VDを含む面であって延設方向EDと平行な面に沿って第1チップ素子81を切断した断面を示している。なお、端子群60fには、第1実施形態の端子群60と同様に溝部が形成されている。
図27に示す第9実施形態の電子回路10gは、集積回路20に代えて集積回路20gを備える点と、端子群60に代えて端子群60gを備える点とにおいて、第1実施形態の電子回路10と異なる。その他の構成は、第1実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。
(1)上記各実施形態において、チップ素子80は、はんだ90により端子群60、60a~60gに接合されていたが、はんだ90に限らず、銀ペーストや接着剤等、加熱により流動性を有する任意の導電性接合部材により接合されてもよい。また、導電性接着テープ等、流動性を有さない任意の導電性接合部材により接合されてもよい。このような構成によっても、上記各実施形態と同様な効果が得られる。
Claims (12)
- 電子回路(10、10a~10g)であって、
集積回路(20、20g)と、
前記集積回路に自身の一端(71、73)が接続されて互いに隣り合って延設された第1端子(30、30a~30g)および第2端子(40、40a~40g)と、
前記第1端子と前記第2端子との対向方向(OD)に沿った前記第1端子と前記第2端子との隙間に自身の少なくとも一部が挿入され、導電性接合部材(90)により前記第1端子と前記第2端子とにそれぞれ接合されたチップ素子(80)と、
を備え、
前記導電性接合部材は、前記第1端子および前記第2端子と前記チップ素子とを接合する前の状態において流動性を有し、
前記第1端子の表面には、前記導電性接合部材を前記チップ素子と接合される第1接合部へと誘導するために傾斜した第1スロープ部(33)が形成され、
前記第2端子の表面には、前記導電性接合部材を前記チップ素子と接合される第2接合部へと誘導するために傾斜した第2スロープ部(43)が形成されている、
電子回路。 - 請求項1に記載の電子回路において、
前記第1端子には、前記チップ素子と接合された第1接合部(36)に対応して前記チップ素子の一部を収容する第1溝部(31、31a~31d)が形成され、
前記第2端子には、前記チップ素子と接合された第2接合部(46)に対応して前記チップ素子の一部を収容する第2溝部(41、41a~41d)が形成され、
前記チップ素子の少なくとも一部は、前記対向方向に沿った前記第1溝部と前記第2溝部との隙間である溝間隙間(C1、C1a~C1d)の少なくとも一部に挿入されている、
電子回路。 - 請求項2に記載の電子回路において、
前記第1端子と前記第2端子とは、少なくとも前記第1溝部および前記第2溝部が形成された部分において互いに平行であり、
前記溝間隙間は、前記対向方向に沿った第1隙間長さ(L1)が前記対向方向に沿った前記チップ素子の長さである第1素子長さ(LT1)よりも長く前記第1端子および前記第2端子の表面から連続する第1大隙間部(B1、B1b)と、前記第1隙間長さが前記第1素子長さ以下であり前記第1大隙間部に連なる第1小隙間部(S1、S1b)とにより形成され、
前記チップ素子の少なくとも一部は、前記第1大隙間部に挿入されている、
電子回路。 - 請求項3に記載の電子回路において、
前記第1隙間長さは、前記第1大隙間部と前記第1小隙間部とに亘って前記第1大隙間部から前記第1小隙間部に向かうにつれて次第に縮小している、
電子回路。 - 請求項3に記載の電子回路において、
前記第1溝部には、前記第2溝部に向かって突出する第1突出部(32)が形成され、
前記第2溝部には、前記第1溝部に向かって突出する第2突出部(42)が形成され、
前記第1小隙間部は、前記対向方向に沿った前記第1突出部と前記第2突出部との隙間により形成されている、
電子回路。 - 請求項2に記載の電子回路において、
前記第1端子と前記第2端子とは、少なくとも前記第1溝部および前記第2溝部が形成された部分において互いに平行であり、
前記溝間隙間は、
前記第1溝部および前記第2溝部が形成された部分における前記第1端子と前記第2端子との延設方向(ED)であって前記対向方向に垂直な延設方向に沿った第2隙間長さ(L5)が前記延設方向に沿った前記チップ素子の長さである第2素子長さ(LT2)よりも大きく前記第1端子および前記第2端子の表面から連続する第2大隙間部と、
前記第2隙間長さが前記第2素子長さ以下であり前記第2大隙間部に連なる第2小隙間部と
により形成され、
前記チップ素子の少なくとも一部は、前記第2大隙間部に挿入されている、
電子回路。 - 請求項2に記載の電子回路において、
前記第1端子と前記第2端子とは、少なくとも前記第1溝部および前記第2溝部が形成された部分において互いに平行であり、
前記第1溝部と前記第2溝部とは、前記第1溝部および前記第2溝部が形成された部分における前記第1端子と前記第2端子との延設方向であって前記対向方向に垂直な延設方向と、前記対向方向と、に沿った断面において、互いに離れる方向に窪んだ円弧状の断面視形状をそれぞれ有し、
前記第1溝部と前記第2溝部とは、前記断面において、前記チップ素子の曲率半径とは異なる曲率半径を有する部分をそれぞれ含む、
電子回路。 - 電子回路(10、10a~10g)であって、
集積回路(20、20g)と、
前記集積回路に自身の一端(71、73)が接続されて互いに隣り合って延設された第1端子(30、30a~30g)および第2端子(40、40a~40g)と、
前記第1端子と前記第2端子との対向方向(OD)に沿った前記第1端子と前記第2端子との隙間に自身の少なくとも一部が挿入され、導電性接合部材(90)により前記第1端子と前記第2端子とにそれぞれ接合されたチップ素子(80)と、
を備え、
前記第1端子には、前記チップ素子と接合された第1接合部(36)に対応して前記チップ素子の一部を収容する第1溝部(31、31a~31d)が形成され、
前記第2端子には、前記チップ素子と接合された第2接合部(46)に対応して前記チップ素子の一部を収容する第2溝部(41、41a~41d)が形成され、
前記チップ素子の少なくとも一部は、前記対向方向に沿った前記第1溝部と前記第2溝部との隙間である溝間隙間(C1、C1a~C1d)の少なくとも一部に挿入され、
前記第1端子と前記第2端子とは、少なくとも前記第1溝部および前記第2溝部が形成された部分において互いに平行であり、
前記溝間隙間は、前記対向方向に沿った第1隙間長さ(L1)が前記対向方向に沿った前記チップ素子の長さである第1素子長さ(LT1)よりも長く前記第1端子および前記第2端子の表面から連続する第1大隙間部(B1、B1b)と、前記第1隙間長さが前記第1素子長さ以下であり前記第1大隙間部に連なる第1小隙間部(S1、S1b)とにより形成され、
前記チップ素子の少なくとも一部は、前記第1大隙間部に挿入され、
前記第1隙間長さは、前記第1大隙間部と前記第1小隙間部とに亘って前記第1大隙間部から前記第1小隙間部に向かうにつれて次第に縮小している、
電子回路。 - 請求項1から請求項8までのいずれか一項に記載の電子回路において、
前記第1端子と前記第2端子とのうちの少なくとも一方は、前記チップ素子と接合された接合部よりも前記一端側と、前記一端側とは反対側と、のうちの少なくとも一方に、曲がって形成された第1曲げ部(35)を有する、
電子回路。 - 請求項1から請求項9までのいずれか一項に記載の電子回路において、
前記第1端子と前記第2端子とのうちの少なくとも一方は、前記チップ素子と接合された接合部よりも前記一端側に、前記一端側に向かうにつれて前記第1端子と前記第2端子とのうちの他方に近付くように曲がって形成された第2曲げ部(39)を有する、
電子回路。 - 電子回路(10、10a~10g)の接合方法であって、
チップ素子(80)と、
第1端子(30、30a~30g)の一端(71)と第2端子(40、40a~40g)の一端(73)とがそれぞれ接続され、前記第1端子と前記第2端子とが互いに隣り合って延設された集積回路(20、20g)と、
導電性接合部材(90)と、
を準備する工程と、
前記チップ素子の少なくとも一部を前記第1端子と前記第2端子との対向方向(OD)に沿った前記第1端子と前記第2端子との隙間に挿入する工程と、
前記チップ素子の鉛直上方と前記第1端子の鉛直上方とに亘る第1鉛直上方部(Vu1)および前記チップ素子の鉛直上方と前記第2端子の鉛直上方とに亘る第2鉛直上方部(Vu2)に、前記導電性接合部材をそれぞれ配置する工程と、
前記導電性接合部材を流動させることにより、前記チップ素子を前記第1端子および前記第2端子とそれぞれ接合する工程と、
を含む、
電子回路の接合方法。 - 電子回路(10、10a~10g)の接合方法であって、
チップ素子(80)と、
第1端子(30、30a~30g)の一端(71)と第2端子(40、40a~40g)の一端(73)とがそれぞれ接続され、前記第1端子と前記第2端子とが互いに隣り合って延設された集積回路(20、20g)と、
加熱により流動性を有する導電性接合部材(90)と、
を準備する工程と、
前記第1端子において前記チップ素子と接合される第1接合部(36)の鉛直上方の第1接合上方部(Ju1)および前記第2端子において前記チップ素子と接合される第2接合部(46)の鉛直上方の第2接合上方部(Ju2)に、前記導電性接合部材をそれぞれ配置する工程と、
配置された前記導電性接合部材の両方に亘って鉛直上方に前記チップ素子を配置する工程と、
前記導電性接合部材を加熱して流動させることにより、前記チップ素子の少なくとも一部を前記第1端子と前記第2端子との対向方向(OD)に沿った前記第1端子と前記第2端子との隙間に挿入させ、前記チップ素子を前記第1端子および前記第2端子とそれぞれ接合する工程と、
を含む、
電子回路の接合方法。
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