JP2019067931A - 半導体装置および機器 - Google Patents
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Abstract
Description
図2を用いて第1実施形態を説明する。図2(a)は、チップ1におけるJ行かつK列の行列状に配された複数の画素回路10の配置を示している。実用的には、J≧100、K≧100であり、より好ましくは、J≧1000、K≧1000である。画素回路10のJ行は、第a1〜a4行、第b1〜b4行、第c1〜c4行、第d1〜d4行をこの順で含む。第a1〜a4行は、第a1行、第a2行、第a3行、第a4行をこの順で含み、これらを第a行と総称する。第b1〜b4行を第b行と総称し、第c1〜c4行を第c行と総称し、第d1〜d4行を第d行と総称する。a、b、c、dは正の整数であり、a<b<c<dである。a1、a2、a3、a4は正の整数であり、a1<a2<a3<a4である。例えば、図2(a)に示した複数の画素回路10が全ての画素回路10であるとすれば、a1=1、a2=2、a3=3、a4=4、b1=5、b4=8、c1=9、c4=12、d1=13、d4=J=16である。説明の上では、第a1〜d4行のそれぞれの行は隣接しているものとして説明する。行が隣接している場合、a2=1+a1、a3=1+a2、a4=1+a3であり、b1=1+a4、c1=1+b4、d1=1+c4である。しかし、2つの行の間に図示しない行があることを否定するものではない。
図5を用いて第2実施形態を説明するが、第1実施形態と同じである点については省略する。例えば、接続部303を介した半導体素子103と半導体素子203との間の配線経路の長さL3は、接続部301を介した半導体素子101と半導体素子201との間の配線経路の長さL1よりも大きい点で同じである。
図6(a)を用いて第3実施形態を説明する。第3実施形態は、第1、第2実施形態と、画素回路10と電気回路20との接続関係が異なる。
図6(b)を用いて第4実施形態を説明する。第4実施形態は、画素回路10と電気回路20の接続の仕方の他の例を示している。図6(b)は、画素回路10の半導体素子100と、電気回路20の半導体素子200と、接続部300と、の位置関係およびそれらの間の配線経路の長さを模式的に示している。この場合は、16個の半導体素子100が16個の接続部300を介して、4個の半導体素子200に接続されている。
本実施形態は、第1〜4実施形態に共通の形態である。図7は、図1、図2に示した半導体装置の等価回路を示している。図7では、図2に示した画素回路10のうち3列分の画素回路10と、図2に示した画素回路10のうち3個の電気回路20を示している。
図1(a)に示した機器EQPについて詳述する。半導体装置APRはチップ1、2の積層体である半導体デバイスICの他に、半導体デバイスICを収容するパッケージPKGを含みうる。パッケージPKGは、半導体デバイスICが固定された基体と、半導体デバイスICに対向するガラス等の蓋体と、基体に設けられた端子と半導体デバイスICに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。
1 チップ
10 画素回路
11 半導体層
12 配線構造
100、101、103 半導体素子
2 チップ
20 電気回路
21 半導体層
22 配線構造
200、201、203 半導体素子
131、231、133、233 導電部
233 導電部
L11、L12、L31、L32 配線経路の長さ
Claims (20)
- 複数の画素回路がJ行かつK列の行列状に配された第1チップと、複数の電気回路がT行かつU列の行列状に配された第2チップと、が積層された半導体装置であって、
前記第1チップは、前記複数の画素回路を構成する複数の半導体素子が設けられた第1半導体層と、前記複数の画素回路を構成するM層の配線層を含む第1配線構造と、を含み、
前記第2チップは、前記複数の電気回路を構成する複数の半導体素子が設けられた第2半導体層と、前記複数の電気回路を構成するN層の配線層を含む第2配線構造と、を含み、
前記第1配線構造が前記第1半導体層と前記第2半導体層との間に配され、
前記第2配線構造が前記第2配線構造と前記第2半導体層との間に配され、
前記第1配線構造の前記第1半導体層からM番目の配線層に含まれ、前記複数の画素回路のうちの第1回路に接続された第1導電部と、前記第2配線構造の前記第2半導体層からN番目の配線層に含まれ、前記複数の電気回路のうちの第2回路に接続された第2導電部と、が電気的に接続されており、
前記M番目の配線層に含まれ前記複数の画素回路のうちの第3回路に接続された第3導電部と、前記N番目の配線層に含まれ、前記複数の電気回路のうちの第4回路に接続された第2導電部と、が電気的に接続されており、
前記第2導電部から前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第1の長さであり、前記第1導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第2の長さであり、
前記第4導電部から前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第3の長さであり、前記第3導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第4の長さであり、
前記第3の長さと前記第4の長さとの和が、前記第1の長さと前記第2の長さとの和よりも大きいことを特徴とする半導体装置。 - 前記第3の長さが前記第1の長さよりも大きい、請求項1に記載の半導体装置。
- 前記第1の長さが前記第4の長さよりも大きい、請求項1または2に記載の半導体装置。
- 複数の画素回路がJ行かつK列の行列状に配された第1チップと、複数の電気回路がT行かつU列の行列状に配された第2チップと、が積層された半導体装置であって、
前記第1チップは、前記複数の画素回路を構成する複数の半導体素子が設けられた第1半導体層と、前記複数の画素回路を構成するM層の配線層を含む第1配線構造と、を含み、
前記第2チップは、前記複数の電気回路を構成する複数の半導体素子が設けられた第2半導体層と、前記複数の電気回路を構成するN層の配線層を含む第2配線構造と、を含み、
前記第1配線構造が前記第1半導体層と前記第2半導体層との間に配され、
前記第2配線構造が前記第2配線構造と前記第2半導体層との間に配され、
前記第1配線構造の前記第1半導体層からM番目の配線層に含まれ、前記複数の画素回路のうちの第1回路に接続された第1導電部と、前記第2配線構造の前記第2半導体層からN番目の配線層に含まれ、前記複数の電気回路のうちの第2回路に接続された第2導電部と、が電気的に接続されており、
前記第2導電部から前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第1の長さであり、前記第1導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第2の長さであり、
前記第1の長さが前記第2の長さよりも大きいことを特徴とする半導体装置。 - M≦Nである、請求項1乃至4のいずれか1項に記載の半導体装置。
- 前記第1回路および前記複数の画素回路のうちの前記第1回路を含む2つ以上の画素回路が共通線へ共通に接続されている、請求項1乃至5のいずれか1項に記載の半導体装置。
- 前記共通線は前記第1配線構造のうちの前記第1半導体層からm番目(m<M)の配線層に含まれている、請求項6に記載の半導体装置。
- 前記共通線と前記第1導電部とを接続する配線が、前記第1配線構造のうちの前記第1半導体層からm+μ番目(m+μ>m)の配線層に含まれている、請求項6または7に記載の半導体装置。
- 前記共通線と前記第1導電部とを接続する配線と前記共通線との間には、固定電位が供給された配線が配されている、請求項6乃至8のいずれか1項に記載の半導体装置。
- 前記第1導電部および前記第2導電部は、前記第1半導体層と前記第2回路との間に位置している、請求項1乃至9のいずれか1項に記載の半導体装置。
- 複数の画素回路がJ行かつK列の行列状に配された第1チップと、複数の電気回路がT行かつU列の行列状に配された第2チップと、が積層された半導体装置であって、
前記第1チップは、前記複数の画素回路を構成する複数の半導体素子が設けられた第1半導体層と、第1配線構造と、を含み、
前記第2チップは、前記複数の電気回路を構成する複数の半導体素子が設けられた第2半導体層と、第2配線構造と、を含み、
前記第1配線構造が前記第1半導体層と前記第2半導体層との間に配され、
前記第2配線構造が前記第2配線構造と前記第2半導体層との間に配され、
前記複数の電気回路のうちの第1電気回路を構成する第1半導体素子が、前記第1配線構造および前記第2配線構造で構成された第1接続部を介して前記複数の画素回路を構成する前記複数の半導体素子の少なくともいずれかへ電気的に接続されており、
前記複数の電気回路のうちの第2電気回路を構成する第2半導体素子が、前記第1配線構造および前記第2配線構造で構成された第1接続部を介して前記複数の画素回路を構成する前記複数の半導体素子の少なくともいずれかへ電気的に接続されており、
前記第2半導体素子から、前記複数の画素回路を構成する前記複数の半導体素子のうち前記第2接続部に接続された半導体素子までの最短の距離が、前記第1半導体素子から、前記複数の画素回路を構成する前記複数の半導体素子のうち前記第1接続部に接続された半導体素子までの最短の距離よりも大きいことを特徴とする半導体装置。 - 前記複数の画素回路のうちの第a行かつ第e1列の画素回路および第b行かつ前記第e1列の画素回路は、前記複数の電気回路のうちの第p行かつ第v列の電気回路に接続されており、
前記複数の画素回路のうちの前記第a行かつ第f1列の画素回路および前記第b行かつ前記第f1列の画素回路は、前記複数の電気回路のうちの第q行かつ前記第v列の電気回路に接続されていることを特徴とする請求項1乃至11のいずれか1項に記載の半導体装置。 - 前記複数の画素回路のうちの第c行かつ第e2列の画素回路および第d行かつ前記第e2列の画素回路は、前記複数の電気回路のうちの前記第p行かつ第w列の電気回路に接続されており、
前記複数の画素回路のうちの前記第c行かつ第f2列の画素回路および前記第d行かつ第f2列の画素回路は、前記複数の電気回路の前記第q行かつ前記第w列の電気回路に接続されていることを特徴とする請求項12に記載の半導体装置。 - e1<f1<e2<f2であり、T=e2−e1であることを特徴とする請求項13に記載の半導体装置。
- 前記複数の画素回路の前記第a行かつ第g2列の画素回路は、前記複数の電気回路の第r行かつ前記第v列の電気回路に接続され、
前記複数の画素回路の前記第a行かつ前記第h2列の画素回路は、前記複数の電気回路の第s行かつ前記第v列の電気回路に接続されていることを特徴とする請求項12乃至14のいずれか1項に記載の半導体装置。 - J≦T×U<J×K/2、10≦T<J、10≦U<Kである、請求項1乃至15のいずれか1項に記載の半導体装置。
- 前記複数の電気回路の各々は、前記複数の画素回路のうちの2つ以上の画素回路が接続された選択回路を含む、請求項1乃至16のいずれか1項に記載の半導体装置。
- 前記複数の電気回路の各々は、アナログ−デジタル変換器を含む、請求項1乃至17のいずれか1項に記載の半導体装置。
- 前記アナログ−デジタル変換器は、逐次比較型のアナログ−デジタル変換器である、請求項18に記載の半導体装置。
- 請求項1乃至19のいずれか1項に記載の半導体装置を備え、
前記半導体装置に結像する光学系、前記半導体装置を制御する制御装置、前記半導体装置から出力された信号を処理する処理装置、前記半導体装置で得られた情報に基づいて制御される機械装置、前記半導体装置で得られた情報を表示する表示装置、および、前記半導体装置で得られた情報を記憶する記憶装置の少なくともいずれかを更に備えることを特徴とする機器。
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