JP7353729B2 - 半導体装置、半導体装置の製造方法 - Google Patents

半導体装置、半導体装置の製造方法 Download PDF

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Description

本発明は、複数のチップが積層された半導体装置に関する。
複数のチップが積層された半導体装置において、各チップの導電パターンを接合することで、導電パターンの接合部を介してチップ間の電気的接続を行う配線を形成することができる。
特許文献１には、第１半導体基板と第２半導体基板とが重なって配置された固体撮像装置において、半導体基板の導電パターン同士を接続することが開示されている。さらに、画素アレイ内において、第１半導体基板の第１コンタクトプラグの数と第２半導体基板の第２コンタクトプラグの数とが互いに異なることを開示している。
特開２０１３－１１８３４５号公報
特許文献１では接合部を効率的に利用する点において、検討が十分でない。本発明は半導体装置の性能を向上するうえで有利な技術を提供することを目的とする。
上記課題を解決するための手段は、複数の第１セルが行列状に配された第１エリアを有する第１チップと、電気回路が配された第２エリアを有する第２チップと、が積層された半導体装置であって、前記第１チップと前記第２チップとの間の電気的な接続を行う複数の配線の各々が、前記第１チップに配された複数の導電パターンのいずれかと前記第２チップに配された複数の導電パターンのいずれかとの接合部を含んでおり、前記第１チップに配された前記複数の導電パターンを互いに絶縁する絶縁膜と前記第２チップに配された前記複数の導電パターンを互いに絶縁する絶縁膜との接合部を含んでおり、前記第１セルは、光電変換部と、前記光電変換部の電荷を検出する電荷検出部と、前記光電変換部の電荷を前記電荷検出部に転送する転送ゲートと、前記電荷検出部の電位をリセットするリセットトランジスタと、を含み、前記複数の配線の内の第１の配線が前記リセットトランジスタのソース／ドレインに接続され、前記第１の配線に含まれる前記接合部の数が、前記複数の配線の内の第２の配線に含まれる前記接合部の数よりも大きく、前記第１の配線は前記複数の第１セルのうちの２以上の第１セルによって共有され、前記第１の配線に含まれる前記接合部と前記第２の配線に含まれる前記接合部との少なくとも一方が、前記第１エリアと前記第２エリアが重なる重畳領域に配される、ことを特徴とする。
本発明によって、性能が向上した半導体装置が提供することができる。
半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。なお、実施形態の開示内容は、本明細書に明記したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。また、同様の名称で異なる符号を付した構成については、第１構成、第２構成、第３構成などとして区別することが可能である。
図１（ａ）は、半導体装置ＡＰＲを示している。半導体装置ＡＰＲの全部または一部が、チップ１とチップ２の積層体である半導体デバイスＩＣである。本例の半導体装置ＡＰＲは、例えば、イメージセンサーやＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）センサー、測光センサー、測距センサーとして用いることができる光電変換装置である。半導体装置ＡＰＲにおいて、複数のセル１０が行列状に配されたチップ１と、複数のセル２０が行列状に配されたチップ２と、が積層されている。セル２０はＰ型トランジスタおよびＮ型トランジスタを含むことができる。図１（ａ）の線４はチップ１とチップ２の輪郭が略一致して、チップ１とチップ２とが積層されていることを示している。チップ１は複数のセル１０が行列状に配されたエリア１３を有し、チップ２は複数のセル２０が行列状に配されたエリア２３を有する。エリア１３とエリア２３は、重畳領域５において互いに重なる。エリア１３の全体とエリア２３の全体が重なってもよいが、エリア１３の一部がエリア２３に重ならなくてもよく、エリア２３の一部がエリア１３に重ならなくてもよい。図１（ａ）では、エリア１３とエリア２３の面積が等しい場合を示しているが、エリア１３とエリア２３の面積が異なる場合もありうる。
チップ１は、複数のセル１０を構成する複数の半導体素子（不図示）が設けられた半導体層１１と、複数のセル１０を構成するＭ層の配線層（不図示）を含む配線構造１２と、を含む。チップ２は、複数のセル２０を構成する複数の半導体素子（不図示）が設けられた半導体層２１と、複数のセル２０を構成するＮ層の配線層（不図示）を含む配線構造２２と、を含む。配線構造１２が半導体層１１と半導体層２１との間に配されている。配線構造２２が配線構造１２と半導体層２１との間に配されている。
詳細は後述するが、セル１０は画素回路であり、フォトダイオードなどの光電変換素子とトランジスタなどの能動素子を含む。セル２０は、セル１０を駆動したり、セル１０からの信号を処理したりする電気回路である。
図１（ｂ）は、半導体装置ＡＰＲを備える機器ＥＱＰを示している。半導体デバイスＩＣはセル１０を含む画素ＰＸＣが行列状に配列された画素エリアＰＸを有する。画素ＰＸＣはセル１０に含まれる光電変換素子に加えてマイクロレンズやカラーフィルタを含むことができる。半導体デバイスＩＣは画素エリアＰＸの周囲に周辺エリアＰＲを有することができる。周辺エリアＰＲにはセル１０以外の回路を配置することができる。半導体装置ＡＰＲは半導体デバイスＩＣに加えて、半導体デバイスＩＣを格納するパッケージＰＫＧを含むことができる。機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹおよび機械装置ＭＣＨＮの少なくともいずれかを更に備え得る。機器ＥＱＰの詳細は後述する。
図２は、図１（ａ）に示した重畳領域５を含む半導体装置ＡＰＲの断面図である。配線構造１２は、Ｍ層（本例ではＭ＝４）の配線層として、配線層１２１、１２１、１２３、１２４を含む。複数の配線層１２１、１２１、１２３、１２４の周囲には層間絶縁膜１２０が設けられている。最上配線層が配線層１２４である。配線層１２４はチップ１に配された複数の導電パターン１２４１、１２４２、１２４３を含む。配線構造２２は、Ｎ層（本例ではＮ＝４）の配線層として、配線層２２１、２２１、２２３、２２４を含む。複数の配線層２２１、２２１、２２３、２２４の周囲には層間絶縁膜２２０が設けられている。最上配線層が配線層２２４である。配線層２２４はチップ２に配された複数の導電パターン２２４１、２２４２、２２４３を含む。
半導体層１１と半導体層２１との間には、配線構造１２、２２によって形成され、チップ１とチップ２との間の電気的な接続を行う複数の配線３００（チップ間配線）が設けられている。なお、チップ１とチップ２には、チップ内だけの配線（チップ内配線）も設けられうるが、ここでは説明を省略する。複数の配線３００の各々は、チップ１に配された複数の導電パターン１２４１、１２４２、１２４３のいずれかとチップ２に配された複数の導電パターン２２４１、２２４２、２２４３のいずれかとの接合部３３０を有する。例えば複数の接合部３３０の内の接合部３３１では、導電パターン１２４１と導電パターン２２４１とが接合している。複数の接合部３３０の内の接合部３３２では、導電パターン１２４２と導電パターン２２４２とが接合している。複数の接合部３３０の内の接合部３３３では、導電パターン１２４３と導電パターン２２４３とが接合している。これらの接合部３３０が他の配線層１２１、１２１、１２３を介して半導体層１１のコンタクト１１０と導通している。これらの接合部３３０が他の配線層２２１、２２１、２２３を介して半導体層２１のコンタクト２１０と導通している。これにより、チップ１とチップ２との間の電気的な接続が行われる。なお、チップ１とチップ２との間の機械的な接続を強化するため、層間絶縁膜１２０と層間絶縁膜２２０とが接合している。導電パターン同士の接合と、層間絶縁膜同士の接合は接合面４０にて行われる。
本実施形態は、重畳領域５に複数の種類の配線３００が設けられていることが特徴である。図２には、配線３００の種類として、種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの８種類の配線３００を例示している。例えば種類Ａの配線３００は１つの接合部３３１を含んで構成される。例えば種類Ｃの配線３００は、２つの接合部３３２、３３３を含んで構成される。例えば種類Ｄの配線３００は、２つのコンタクト１１２、１１３を含んで構成される。例えば種類Ｅの配線３００は、２つのコンタクト２１２、２１３を含んで構成される。
表１には、各種類の配線３００におけるコンタクト１１０、接合部３３０、コンタクト２１０の数を示している。複数の配線３００の内の各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００とチップ１の半導体層１１とのコンタクト１１０の数をＸとする。複数の配線３００の内の各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００に含まれる接合部３３０の数をＹとする。複数の配線３００の内の各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００とチップ２の半導体層２１とのコンタクト２１０の数をＺとする。
表１では、各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００における数Ｘ、Ｙ、Ｚのそれぞれがとりうる数をＳ，Ｌで模式的に示している。ここで１≦Ｓ＜Ｌの関係にある。図２の例ではＳ＝１であり、Ｌ＝２であるが、例えばＳ＝２、Ｌ＝３であってもよい。
Figure 0007353729000001
各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００に含まれる接合部３３０の数Ｙに対する、当該配線３００とチップ１の半導体層１１とのコンタクト１１０の数Ｘの比をＸ／Ｙとする。Ｘ／Ｙ＞１（つまりＸ＞Ｙ）を満たす種類については“＋”を、Ｘ／Ｙ＝１（つまりＸ＝Ｙ）を満たす種類については“＝”を、Ｘ／Ｙ＜１（つまりＸ＜Ｙ）を満たす種類については“－”を、それぞれ記載している。
各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００に含まれる接合部３３０の数Ｙに対する、当該配線３００とチップ２の半導体層２１とのコンタクト２１０の数Ｚの比をＺ／Ｙとする。Ｚ／Ｙ＞１（つまりＺ＞Ｙ）を満たす種類については“＋”を、Ｚ／Ｙ＝１（つまりＺ＝Ｙ）を満たす種類については“＝”を、Ｚ／Ｙ＜１（つまりＺ＜Ｙ）を満たす種類については“－”を、それぞれ記載している。
表１に示すように、種類Ｄ、ＨについてはＸ／Ｙ＝“＋”であり、種類Ａ、Ｃ、Ｆ、ＧについてはＸ／Ｙは“＝”であり、種類Ｂ、ＥについてはＸ／Ｙは“－”である。種類Ｆ、ＨについてはＺ／Ｙ＝“＋”であり、種類Ａ、Ｄ、Ｅ、ＧについてはＺ／Ｙは“＝”であり、種類Ｂ、ＣについてはＺ／Ｙは“－”である。
重畳領域５には各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００のうち、少なくとも２種類の配線３００を設けることができる。その場合には、重畳領域５における複数の配線３００の内の或る配線３００に含まれる接合部の数Ｙが、重畳領域における複数の配線３００の内の別の配線３００に含まれる接合部の数Ｙよりも大きい。表１に示すように、種類Ｂ、Ｃ、Ｅ、ＧについてはＹ＝Ｌであり、種類Ａ、Ｄ、Ｆ、ＨについてはＹ＝Ｓである。そのため、重畳領域５には、種類Ｂ、Ｃ、Ｅ、Ｇの内のいずれかの種類の配線３００と、種類Ａ、Ｄ、Ｆ、Ｈの内のいずれかの種類の配線３００とが設けられていればよい。このように、１つの配線３００における接合部の数Ｙを配線３００ごとに異ならせることで、配線３００ごとの信頼性や特性を最適化できる。例えば、配線３００に含まれる接合部が多いほうが配線３００を低抵抗化できる。一方、接合部が多いと配線３００の寄生容量が増大する。
重畳領域５には各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００のうち、少なくとも２種類の配線３００が設けることができる。その場合には、重畳領域５における複数の配線３００の内の或る配線３００における比Ｘ／Ｙが、重畳領域５における複数の配線３００の内の別の配線３００における比Ｘ／Ｙよりも大きい。そのため、重畳領域５には、種類Ｄ、Ｈの内のいずれかの種類の配線３００と、種類Ｂ、Ｅの内のいずれかの種類の配線３００とが設けられていればよい。あるいは、重畳領域５には、種類Ｄ、Ｈの内のいずれかの種類の配線３００と、種類Ａ、Ｃ、Ｆ、Ｇの内のいずれかの種類の配線３００とが設けられていればよい。あるいは、重畳領域５には、種類Ａ、Ｃ、Ｆ、Ｇの内のいずれかの種類の配線３００と、種類Ｂ、Ｅの内のいずれかの種類の配線３００とが設けられていればよい。このように、１つの配線３００における比Ｘ／Ｙを配線３００ごとに異ならせることで、配線３００の分岐の仕方や、接合部の共有の仕方を最適化できる。
コンタクトの数Ｘ、Ｙは、１つの配線３００が接続されたトランジスタの数であってもよい。或る配線３００に接続されたチップ１のトランジスタの数をＸとし、或る配線３００に含まれる接合部３３０の数をＹとする。別の配線３００に接続されたチップ２のトランジスタの数をＺとし、別の配線３００に含まれる接合部３３０の数をＹとする。この時、比Ｘ／Ｙは比Ｚ／Ｙよりも大きい。
表２には、表１に示した種類の他の種類の配線３００の例を示している。表１の例との違いは、数Ｓと数Ｌの他に数Ｍを考慮することである。具体的には、種類ＡＦ、Ｊ、ＪＫ、Ｋ、ＢＥ、Ｐ、ＰＱ、Ｑ、Ｒ、ＲＴ、ＴＵ、Ｕ、ＵＶ、Ｖ、ＤＨ、ＨＷ、Ｗ、ＷＣ、ＣＧである。ここでＳ＜Ｍ＜Ｌの関係にある。例えば、種類Ｋのように、数Ｘと数Ｙと数Ｚとが互いに異なるような配線３００を用いることで、チップ間配線を最適化することが可能となる。また、配線３００毎の数Ｘ、Ｙ、Ｚの少なくともいずれかを３種類以上とすることでも、チップ間配線を最適化することが可能となる。
Figure 0007353729000002
図３を用いて、セル１０、セル２０のより具体的な構成と、セル１０、２０に接続された配線３００の好適な組み合わせについて説明する。
セル１０は光電変換部１０４と、光電変換部１０４の電荷を検出する電荷検出部１０５と、光電変換部１０４の電荷を電荷検出部１０５に転送する転送ゲート１０７と、を含む。光電変換部１０４は例えばフォトダイオードであり、電荷検出部１０５は例えばフローティングディフュージョンである。転送ゲート１０７は例えばＭＯＳゲートである。転送ゲート１０７には転送信号線ＰＴＸから転送信号が入力され、転送信号のレベルによって転送ゲート１０７のオン／オフが制御される。セル１０は電荷検出部１０５の電位をリセットするリセットトランジスタ１０２を含むことができる。リセットトランジスタ１０２のゲートにはリセット信号線ＰＲＥＳからリセット信号が入力され、リセット信のレベルによってリセットトランジスタ１０２のオン／オフが制御される。電荷検出部１０５のリセット電位供給部ＶＲＥＳからリセット電位がリセットトランジスタ１０２のソース／ドレインに入力される。セル１０は、電荷検出部１０５に接続されたゲートを有する検出トランジスタ１０３を含むことができる。検出トランジスタ１０３のゲートに電荷検出部１０５の電位が入力される。セル１０は光電変換部１０４の電荷を排出する排出トランジスタ１０１を含むことができる。排出トランジスタ１０１は例えばオーバーフロードレインである。排出トランジスタ１０１のゲートには排出信号線ＯＦＧから排出信号が入力され、排出信号のレベルによって排出トランジスタ１０１のオン／オフが制御される。光電変換部１０４のリセット（フォトダイオードリセット）をするための排出電位供給部ＶＯＦＤが排出トランジスタ１０１のソース／ドレインに入力される。
セル１０において、転送ゲート１０７は光電変換部１０４で生成された電荷を電荷検出部１０５に転送する。リセットトランジスタ１０２は信号読み出し後に電荷検出部１０５をリセットする。排出トランジスタ１０１は光電変換部１０４の電荷を排出する場合に使用し、蓄積時間の開始を決める。具体的には排出トランジスタ１０１がＯＮすると蓄積が開始となる。転送ゲート１０７がＯＮして光電変換部１０４から電荷検出部１０５へ電荷が転送され、転送ゲート１０７がＯＦＦすると蓄積が終了となる。複数の画素に対して、同時に上記動作を実施することにより、グローバルシャッター動作が可能となる。しかしながら、上記動作に特定せず、それぞれの画素が個別に駆動されていてもよい。
セル２０は、差動対を有する比較器の一部を含む。比較器はランプ信号比較型のＡＤ変換を行う。比較器は、差動対に接続されたテール電流源のトランジスタ２０１と、差動対に接続されたカレントミラーのトランジスタ２０２、２０３を含む。差動対の一方の入力トランジスタである検出トランジスタ１０３がセル１０に含まれ、差動対の他方の入力トランジスタである参照トランジスタ２０４がセル２０に含まれる。本例の参照トランジスタ２０４はセル２０に含まれるが、参照トランジスタ２０４がセル１０に含まれてもよい。参照トランジスタ２０４のゲートには参照信号としてのランプ信号ＲＡＭＰが入力される。検出トランジスタ１０３のゲートの電位と参照トランジスタ２０４のゲートの電位とを比較した結果に応じて、比較器の出力線ＯＵＴの出力信号が反転する。出力線ＯＵＴにはラッチ２０５が接続されており、出力信号が切り替わるタイミングでラッチ２０５はラッチパルスを生成する。ラッチ２０５の後段には、カウント信号が入力される不図示のメモリが設けられており、ラッチパルスのタイミングに応じてメモリにカウント信号を取り込む。取り込まれたカウント信号がデジタル化された画素信号となる。比較器とラッチ２０５とメモリでＡＤ変換回路が構成される。なお、ＡＤ変換回路のメモリはセル２０に含まれてもよいし、含まれなくてもよく、チップ１、２とは別のチップに設けることもできる。
図３には、チップ間の配線３００として、配線３０１、３０２、３０４、３０４を示している。配線３０１は、排出電位供給部ＶＯＦＤと排出トランジスタ１０１とを接続する。配線３０２は、リセット電位供給部ＶＲＥＳとリセットトランジスタ１０２とを接続する。配線３０３は、検出トランジスタ１０３とトランジスタ２０３とを接続する。配線３０４は、検出トランジスタ１０３と参照トランジスタ２０４およびトランジスタ２０１を接続する。
以下、配線３０１、３０２、３０４、３０４の具体的構造を説明する。
図４（ａ）は配線３０３、３０４を示している。配線３０３、３０４は図２で示した、種類Ａの配線３００である。コンタクト１１０は検出トランジスタ１０３のソース／ドレインに対応し、コンタクト２１０はトランジスタ２０１、２０２、２０３、２０４のソース／ドレインに対応する。１つの配線３０３、３０４に対して、チップ１のコンタクト１１０の１つが、１つの接合部３３０に接続されている。図４（ａ）においては、コンタクト１１０の１つとして検出トランジスタ１０３のコンタクトを示し、コンタクト２１０としてトランジスタ２０１、２０３のコンタクトを示している。また、各セル１０に対してセル２０をひとつ配置するため、接合部３３０の導電パターンは重畳領域に配置される。アナログ信号を扱う配線３０３、３０４については、配線３０３、３０４の寄生容量を低減したいため、接合部３３０は少なくする（Ｓ個）ことが望ましい。
図４（ｂ）は配線３０２を示している。配線３０２は図２で示した種類Ｄの配線３００である。コンタクト１１０はリセットトランジスタ１０２のソース／ドレインに対応し、コンタクト２１０はリセット電位供給部ＶＲＥＳに対応する。リセット電位供給部ＶＲＥＳは例えば、パッド部に設けた保護素子等である。本例においては、リセット電位はセル１０ごとに変更する必要がないため、複数のセル１０で共有することが可能である。加えて、レイアウト面積の制約より接合部３３０のパターンの数には制約がある。電荷検出部１０５の容量も大きくないためリセット時の変動も小さいことから、接合部３３０のパターンは最小限でもよく、図４（ｂ）のように、接合部３３０は少なくする（Ｓ個）ことが望ましい。リセット電位供給部ＶＲＥＳと接合部３３０の間の導電パターンの数も少なくできるため、その導電パターンの幅を広げるなどしてリセット電位の電圧降下を低減することができるため、安定した動作を行うことが可能となる。
図４（ｃ）は配線３０１を示している。配線３０１は表２で示した種類ＡＦ、あるいは種類ＴＵの配線３００である。コンタクト１１０は排出トランジスタ１０１に対応し、コンタクト２１０は排出電位供給部ＶＯＦＤに対応する。
複数の排出トランジスタ１０１に対して、複数の接合部３３０が接続されている。排出トランジスタ１０１は全画素同時タイミングで駆動する場合があり、電源の変動も大きくなる。その場合には低抵抗で接続し、変動を抑制するためにコンタクト２１０を多くする（Ｌ個）ことが望ましい。
図５（ａ）～（ｃ）は配線３０２を示している。コンタクト１１０はリセットトランジスタ１０２のソース／ドレインに対応し、コンタクト２１０はリセット電位供給部ＶＲＥＳに対応する。図５（ａ）の配線３０２は表２で示した、種類ＨＷの配線３００である。Ｌ個のリセットトランジスタ１０２に対して、Ｓ個のリセット電位供給部ＶＲＥＳが、複数の接合部３３０で接続されている。接合部３３０の数を増やすことで、低抵抗化が図れるので、他の構成においても配置可能な場合には図５（ａ）のような配線３００としてもよい。なお、図５（ａ）の配線３０２は表１および表２の種類Ｃ、Ｒ、ＣＧなどの配線３００であってもよい。
図５（ｂ）の配線３０２は表２で示した種類ＤＨの配線３００である。複数のリセットトランジスタ１０２に対して、１つの接合部３３０を介して、複数のリセット電位供給部ＶＲＥＳが接続されている。リセット電位供給部ＶＲＥＳを供給用するパッドが複数ある場合にはこのような配置でもよい。このような種類ＤＨの配線３００であれば、チップ面積が大きい場合には局所的な電源ドロップを低減することができる。なお、図５（ｂ）の配線３０２は表１および表２の種類Ｈ、ＰＱ、ＷＣなどの配線３００であってもよい。
図５（ｃ）の配線３０２は表１で示した種類Ｄの配線３００である。複数のリセットトランジスタ１０２に対して、複数の接合部３３０を介して、複数のリセット電位供給部ＶＲＥＳが接続されている。リセット電位供給部ＶＲＥＳを供給用するパッドが複数ある場合にはこのような配置でもよい。このような種類Ｄの配線３００であれば、チップ面積が大きい場合には局所的な電源ドロップを低減することができ、低抵抗化が図れる。なお、図５（ｃ）の配線３０２は表２の種類Ｐ、Ｗなどの配線３００であってもよい。
図５（ｄ）は配線３０１を示している。コンタクト１１０は排出トランジスタ１０１のソース／ドレインに対応し、コンタクト２１０は排出電位供給部ＶＯＦＤに対応する。排出トランジスタ１０１に接続される排出電位供給部ＶＯＦＤについては、種類Ｆの配線３００を採用することが好ましい。１つの排出トランジスタ１０１に対して、複数の排出電位供給部ＶＯＦＤが、１つの接合部３３０で接続されている。前述の通り、排出電位は変動が大きくなりやすいため、他の配線とのカップリングを抑制することが求められる。例えばチップ１に配置されるトランジスタのゲートの制御線とカップリングした場合には横スミアなどの特性が低下する可能性がある。そのため、排出電位供給部ＶＯＦＤに接続された配線３０１はチップ２側で配線し、チップ１へはより小さい面積で配線されることが望ましい。なお、図５（ｄ）の配線３０１は表２の種類ＡＦ、ＴＵなどの配線３００であってもよい。
参照トランジスタ２０４がセル１０に含まれる場合には、配線３０４の代わりに、参照トランジスタ２０４とトランジスタ２０２とを接続する、接合部３３０を含む配線３００（チップ間配線）が設けられる。参照トランジスタ２０４とトランジスタ２０２とを接続する配線３００もまた、配線３０４と同様に考えればよい。つまり、参照トランジスタ２０４とトランジスタ２０２とを接続する配線３００は、より接合部３３０の少ない（Ｙ＝Ｓ）、種類Ａ、Ｄ、Ｆ、Ｈとすることが好ましい。しかし、チップレイアウト次第では、この配線３００は種類Ｂ、Ｃ、Ｅ、Ｇであってもよい。また、Ｙに着目して表２に記載の任意の種類を選択することもできる。
参照トランジスタ２０４がセル１０に含まれる場合に、参照トランジスタ２０４のゲートに入力されるランプ信号ＲＡＭＰが、接合部３３０を含む配線３００（チップ間配線）によって伝送されてもよい。ランプ信号ＲＡＭＰを伝送する配線３００に含まれる接合部３３０の数は、ランプ信号ＲＡＭＰを効率的に伝送するために、配線３０３に含まれる接合部３３０の数よりも多くすることができる。たとえば、参照トランジスタ２０４のゲートに接続される配線３００は種類Ｂ、Ｃ、Ｅ、Ｇとすることができる。このとき、参照トランジスタ２０４のソース／ドレインに接続される配線３００は上述のように種類Ａ、Ｄ、Ｆ、Ｈとすることができる。なお、ランプ信号ＲＡＭＰとほかの信号とのクロストーク低減を重視する場合には、参照トランジスタ２０４のゲートに接続される配線３００も種類Ａ、Ｄ、Ｆ、Ｈであってもよい。ここではランプ信号ＲＡＭＰが接合部３３０を含む配線３００（チップ間配線）によって伝送される場合について説明したが、ランプ信号ＲＡＭＰを配線構造１２の配線層のみで伝送されてもよい。 以上の通り、チップ１のコンタクト１１０と、チップ２のコンタクト２１０と、接合部３３０の個数（Ｘ、Ｙ、Ｚ）の組み合わせを最適化することで、積層型の半導体装置ＡＰＲにおける特性を向上させることが可能となる。なお、以上の説明において、表１に記載の種類Ａ～Ｈとした配線３００について、着目するコンタクトと接続部の関係が維持されるのであれば、適宜、表２に記載の種類ＡＦ～ＣＧに変更することができる。
図６（ａ）は、複数のセル１０を１つのセル２０が共有している。複数のセル１０の出力がひとつの比較器に接続されるため、入力信号の選択手段が必要となり、セル１０には選択トランジスタ１０６が設けられている。配線３０６が選択トランジスタ１０６とトランジスタ２０３とを接続する。図３の形態と同様にリセット電位、排出電位はチップ２より供給されている。
図６（ｂ）に示すように、アナログ信号を伝送する配線３０６は、種類Ｄの配線３００が採用されている。チップ１のコンタクト１１０は選択トランジスタ１０６に対応し、チップ２のコンタクト２１０はトランジスタ２０３に対応する。複数の選択トランジスタ１０６に対して、１つのトランジスタ２０３が、１つの接合部３３０で接続されている。比較器と接続されるため、選択トランジスタ１０６はセル１０に配置される。アナログ信号を伝送する配線３０６は、寄生容量は抑制のため、接合部３３０の数は最小限にすることが望ましい。そのため、同一ノード、具体的には複数の選択トランジスタ１０６のソース／ドレインは配線構造１２の配線層で接続されていることが望ましい。
図７（ａ）に他の形態の等価回路図を示す。セル１０において、複数の光電変換部１０４で検出トランジスタ１０３を共有している。本構成とすることで、同数の光電変換部１０４に対して、必要となる接合部３３０の数を低減できる。図７（ａ）において、図３、６に示したラッチ２０５は省略している。
図７（ｂ）に示すように、配線３０１は、表２に示す種類ＤＥの配線３００が採用されている。チップ１のコンタクト１１０が排出トランジスタ１０１に対応し、チップ２のコンタクト２１０が排出電位供給部ＶＯＦＤに対応する。複数の排出トランジスタ１０１に対して、１つの排出電位供給部ＶＯＦＤが、１つの接合部３３０で接続されている。接合部３３０の数が低減されることで、配線の占有率が低下し、低抵抗化が必要な配線に振り分けることが可能となる。排出電位を供給する配線３０１に種類Ｅの配線３００を採用することで、低抵抗でかつ、他の制御線とのカップリングを低減することができる。また、本例では複数の光電変換部１０４を含む１つのセル１０に１つのセル２０が接続されているとした。しかし、各々が、複数の光電変換部１０４を含む複数のセル１０が１つのセル２０を共有していてもよい。ただし、その場合には図６で説明したように選択トランジスタをセル１０の各々に設ければよい。なお、図７（ｂ）の配線３０１は種類Ｅ、Ｖなどでもよい。
図８（ａ）、（ｂ）の形態では、チップ１にセル１０、チップ２にセル２０が設けられており、メモリを含む複数のセル３０（メモリセル）が行列状に配されたエリアを有するチップ３を備える。チップ３とチップ１との間にチップ２が積層されている。セル３０は図８（ａ）に示す接続関係を有するトランジスタ３４、３５、３６、３７を含む。
セル３０のｂｉｔ線３３には０または１のコード値が入力される。コード入力信号は例えばグレイコード等のビット信号である。セル３０では比較器の出力ＯＵＴが反転した時点のデータが記憶される。記憶された信号はｗｏｒｄ線３９の制御によりアクセスされると信号線ｍｏｕｔ３８へと読み出される。また、複数のセル３０でセル２０の出力を共有化する構成となっている。トランジスタ３４はスイッチトランジスタである。共通の貫通電極２５に接続された複数のセル３０から、データを書き込むセル３０を、トランジスタ３４をＯＮにすることで選択することができる。
図８（ｂ）において、チップ３は半導体層３１と配線構造３２を有する。そして、チップ１やチップ２と重なる領域であるエリア（不図示）を有する。チップ２の半導体層２１には、図１で説明したようなエリア２３において、チップ２とチップ３との間の電気的な接続を行う複数の貫通電極２５が設けられている。なお、チップ２は貫通電極２５が設けられ、半導体層２１とチップ３との間に配された絶縁膜２３０を更に有する。
複数の貫通電極２５のうちの１つの貫通電極２５に対して、チップ３に設けられた複数のセル３０の内の２つ以上（４つ）のセル３０が接続されている。１つの貫通電極２５を含む接続配線とチップ３とのコンタクトは各々のトランジスタ３４である。本構成において、チップ２の１つの貫通電極２５に対して、チップ３の複数のコンタクト１１０１が、１つの接合部３３０１で接続されている。貫通電極２５は寸法が大きく、また半導体層２１に与えるダメージが大きい。そのため、貫通電極２５の数を低減させるために、１つの貫通電極２５に複数のセル３０（トランジスタ３４）を接続することが好ましい。
図９（ａ）には、チップ１、２、３を積層した半導体装置を示す。図９（ａ）はこれまで説明してきた素子のうち、代表的な素子を簡単に示している。具体的には、図９（ａ）ではチップ１に設けられた素子として、光電変換部１０４と複数のトランジスタＴＲ１を示している。また、図９（ａ）では、チップ２に設けられた素子として、複数のトランジスタＴＲ２を、チップ３に設けられた素子として複数のトランジスタＴＲ３を示している。図９（ａ）の半導体装置は、チップ１のチップ２と反対側の面に、平坦化層ＰＬとカラーフィルタ層ＣＦとマイクロレンズＭＬとを有する。
半導体層２１を貫通する貫通電極２５として、貫通電極２５１、２５２が設けられている。貫通電極２５１、２５２には、導電パターン２２５１、２２５２を介して導電パターン２２６１、２２６２が接続されている。チップ２とチップ３との電気的な接続は貫通電極２５１、２５２に加えて、導電パターン２２６１、２２６２と導電パターン３２４１、３２４２との接合によって行われている。導電パターン２２６０と導電パターン３２４０との接合によって、チップ２，３の機械的接続が強化されている。各パターンの周囲には絶縁膜２８１、２８２、３２０が設けられ、パターン同士を絶縁している。
チップ２の半導体層２１とチップ３の半導体層３１との間には、チップ１、２間の接合部３３０の面積よりも大きい面積を有する金属パターン２２５０が設けられている。金属パターン２２５０の主成分はアルミニウムや銅である。
金属パターン２２５０と半導体層２１との距離が、半導体層２１の厚さよりも小さい。半導体層２１で生じた熱が接合部３３０を介して半導体層１１に伝わると半導体層１１のセル１０にノイズや特性ムラが生じうる。貫通電極２５（２５１、２５２）を設けるために半導体層２１は薄く（例えば１～５０μｍ）設定されている。そのため、半導体層２１内での熱伝導が生じにくい。そこで、半導体層２１に近接させて、大きい面積を有する金属パターン２２５０を配置することで、金属パターン２２５０によって半導体層２１内の熱を拡散することができる。
図９（ｂ）は、図９（ａ）の任意のパターンの重なりを模式的に示したものである。例えばチップ１とチップ２の接合面を含むある面に、任意のパターンを投影したものである。任意のパターンとしては、貫通電極２５１、２５２と、導電パターン２２５１、２２５２と、金属パターン２２５０と、複数の接合部３３０である。複数の接合部３３０は、導電パターン３２４１（２２６１）、３２４２（２２６２）、１２４１（２２４１）、１２４２（２２４２）である。
図９（ｂ）において、金属パターン２２５０は全体を覆うように設けられ、複数の開口を有する。複数の開口には、貫通電極２５１、２５２から供給される信号を伝達するための導電パターン２２５１、２２５２が設けられている。金属パターン２２５０と導電パターン２２５１、２２５２とは絶縁体で電気的に分離されている。金属パターン２２５０の面積は、複数の接合部を構成する導電パターン３２４１（２２６１）、３２４２（２２６２）、１２４１（２２４１）、１２４２（２２４２）の接合面積に比べて大きい。これは、金属パターン２２５０が熱を拡散させるためである。また、図９（ｂ）において、貫通電極２５１、２５２は、導電パターン３２４１（２２６１）、３２４２（２２６２）、１２４１（２２４１）、１２４２（２２４２）と重ならない。
図１０、１１には図９の半導体装置ＡＰＲの製造方法を示している。図１０、１１では、加工前の部材と加工後の部材に同一の符号を付し説明を簡単にしている。また、図１０、１１においては、出来上がりのチップの符号をウエハに読み替える。例えば、チップ１は第１ウエハ１とする。図１０（ａ）では、複数の光電変換部が設けられた第１ウエハ１を用意する。複数のトランジスタが設けられた。
まず、図１０（ａ）と図１０（ｂ）に示すように、半導体層１１と配線構造１２を有する第１ウエハ１と、半導体層２１と配線構造２２を有する第２ウエハ２と、を用意する。半導体層１１には複数の光電変換部が設けられ、配線構造１２は第１導電パターンを有する。半導体層２１には複数のトランジスタが設けられ、配線構造２２は第２導電パターンを有する。第１導電パターンと第２導電パターンは例えば、銅を含むパターンからなる。
そして、第１ウエハ１と第２ウエハ２とを張り合わせる（第１工程）。図１０（ｃ）では、第１ウエハ１の第１導電パターンと第２ウエハ２の第２導電パターンとが接合するように張り合わせが行われる。
張り合わせ工程の後に、図１０（ｄ）に示すように、第２ウエハ２を薄化する（第２工程）。薄化は、第１ウエハ１を支持基板として、ＣＭＰ法やドライエッチングやウェットエッチングなど任意の方法で行われる。薄化の際の第２ウエハ２の厚みは、機械的強度を鑑みて設定される。
薄化工程の後に、図１０（ｅ）に示すように、第２ウエハ２に貫通電極２５を形成する。貫通電極２５１を形成した後、絶縁膜２８１を形成し、貫通電極２５２と、貫通電極２５１の接続用電極と、を形成する。図１０（ｅ）では、貫通電極２５１、２５２は別構造を有し、別々に形成しているが、同一の構造を有し同時に形成することも可能である。また、貫通電極２５１、２５２を設けない構成もありうる。貫通電極２５１、２５２もタングステンや銅などの任意の導電材料で構成される。なお、貫通電極２５を形成する工程は、第２ウエハ２の薄化工程の前に行われてもよい。
薄化工程の後に、金属パターン２２５０、２２５１、２２５２を形成する（第３工程）。金属パターン２２５０、２２５１、２２５２は、第２ウエハ２に対して第１ウエハ１の側と反対側に形成される。金属パターン２２５０は、図９（ｂ）にて説明したように、第１導電パターンと第２導電パターンに重なるような位置に形成される。金属パターン２２５０は、図１０（ｆ）における上下方向において、第１導電パターンと第２導電パターンに重なるような位置に形成されるともいえる。
次に、図１０（ｇ）に示すように第２ウエハ２の第１ウエハ１と反対側に、更に導電パターン２２６０、２２６１、２２６２を形成する。導電パターン２２６０、２２６１、２２６２は例えば、銅を含むパターンからなる。
そして、金属パターン２２５０を形成した後に、半導体層３１と配線構造３２を有する第３ウエハ３を用意する。半導体層３１にはメモリが設けられ、配線構造３２は第３導電パターンを有する（図１１（ｈ））。
図１１（ｋ）に示すように、第２ウエハ２と第３ウエハ３とを張り合わせる（第４工程）。第３ウエハ３と第２ウエハ２とは、金属パターン２２５０が位置するように張り合わせる。この際、貫通電極２５１、２５２と第３ウエハ３の第３導電パターンとが電気的に接続される。
張り合わせた後に、第１ウエハ１を薄化する（図１１（ｊ）、第５工程）。薄化は、第２ウエハ２および第３ウエハ３を支持基板として、ＣＭＰ法やドライエッチングやウェットエッチングなど任意の方法で行われる。第１ウエハ１の厚みは、光電変換素子の受光感度や機械的強度を鑑みて設定され、１～１０μｍ、ここでは３μｍとする。
図１１（ｋ）のように、平坦化層ＰＬとカラーフィルタＣＦとマイクロレンズＭＬとを形成する。また、外部との接続部分（パッド）用の開口（不図示）などを形成し、半導体装置ＡＰＲが完成する。このような製造方法によれば、第１ウエハ１と第２ウエハ２の張り合わせにおいて、ウエハ上に形成された導電パターンを接合するため、高い位置合わせ精度の半導体装置を製造することができる。
第２ウエハ２を薄化する際には、機械的強度を鑑みて設定されるとした。しかし、熱の拡散を鑑みて、半導体層２１から金属パターン２２５０までの距離が半導体層２１から接合部３３０の第２導電パターン２２４１、２２４２までの距離より短くなるように設定することができる。あるいは、半導体層２１から金属パターン２２５０までの距離が、半導体層２１の厚さよりも小さくなるように設定することができる。
本例では第１ウエハ１と第２ウエハ２とを張り合わせてから第３ウエハ３を張り合わせたが、第２ウエハ２と第３ウエハ３を先に張り合わせてもよい。その場合には、第３ウエハ３を支持基板として第２ウエハ２の薄化を行う。そして、第２ウエハ２に貫通電極２５や第２導電パターン２２４１、２２４２を形成する。その第２ウエハ２に第１ウエハ１を張り合わせて、第２ウエハ２と第３ウエハ３を支持基板として第１ウエハ１を薄化する。その後の同様に工程を進め、半導体装置ＡＰＲを製造することができる。この方法によれば、第１ウエハ１を支持基板として使用しないため、余計なストレスや熱負荷がかからないため、暗電流などを低減することができる。
また、本例では、第１ウエハ１と第３ウエハ３との間に第２ウエハ２を設ける構成について説明したが、第１ウエハ１と第２ウエハ２との間に第３ウエハ３を設けてもよい。その際にも金属パターン２２５０を設けることが好ましい。
図１２は、チップ１、２の平面レイアウトを示した模式図である。チップ１は、セル１０（不図示）が配列するエリア１３と、エリア１３の外側に配置されたエリア１４とエリア１５とを有する。エリア１４には、チップ１の半導体層に電圧を供給するためのコンタクトが配置されている。ここでは、半導体層はグランドが供給されている。エリア１５には、例えばチップ１の半導体層の電位を固定するためのコンタクトが設けられている。チップ１の４つ角にはエリア１６が配置されている。エリア１６は他のチップや外部との接続に用いられる部分である。
図１２において、チップ２は、セル２０が配列するエリア２３（不図示）と、エリア２３の外側に配置された回路領域４０１を有する。回路領域４０１には、例えばセル２０を駆動するための走査回路が配置されている。チップ２の４つ角には、エリア２６が配置されている。エリア２６も他のチップや外部との接続に用いられる部分である。
図１３は、図１２に示したチップ１とチップ２が積層した状態の断面であり、チップ１におけるエリア１３とエリア１４とエリア１６を示している。チップ２は、エリア１３の接合部につながるパターン３００と、エリア１４の接合部につながるパターン４００と、エリア１４からエリア１６に渡って延在するパターン５００と、を有する。パターン３００、４００、５００は、導電体からなり、配線を構成している。エリア１６には開口が設けられており、導電体からなるパターン６００が露出しており、外部素子との接続に用いられる。また、エリア１６には保護回路などが設けられうる。
図１３（ｂ）、図１３（ｃ）は図１３（ａ）に対する変形例を示している。図１３（ｂ）は図１３（ａ）に対してパターン６００の位置が異なり、パターン６００は第２チップ側に設けられている。図１３（ｃ）は図１３（ａ）に対してエリア１４のチップ２側の素子が異なる。
図１３に示すように、エリア１４からエリア１６に渡っても複数の接合部３３０が設けられている。この構成によって、各チップの面内におけるパターンの均一性が向上するため、製造時の平坦性が向上する。また、電源電圧やグランド電圧といった一定の電圧を供給する電気的経路の抵抗を低くすることができる。もちろん、エリア１４やエリア１６における接合部３３０において使用する配線は、適宜、表１や表２に示す種類の配線を選択することができる。
また、チップ１において、１０００μｍ×１０００μｍの領域を取ったときの接合部の面積において、エリア１３に対するその他のエリア１４、１５、１６の比が０．５以上１．５以下の範囲に含まれる。より好ましくは、０．８以上１．２以下の範囲である。また、１００μｍ×１００μｍの領域に占める接合部の個数について、エリア１３に対するその他のエリア１４、１５、１６の比は０．５以上１．５以下の範囲に含まれる。
なお、図１３のパターン５００、４００のような大きな面積を有するパターンの平面形状は、蛇行したパターンや梯子形のパターンであると好ましい。それは、ＣＭＰ処理での平坦性が向上するためである。
次に、図１（ｂ）に示した機器ＥＱＰについて詳述する。説明したように、光電変換装置ＡＰＲは半導体デバイスＩＣの他に、半導体デバイスＩＣを収容するパッケージＰＫＧを含みうる。パッケージＰＫＧは、半導体デバイスＩＣが固定された基体と、半導体デバイスＩＣに対向するガラス等の蓋体と、基体に設けられた端子と半導体デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。
機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹの少なくともいずれかをさらに備え得る。光学系ＯＰＴは光電変換装置としての光電変換装置ＡＰＲに結像するものであり、例えばレンズやシャッター、ミラーである。制御装置ＣＴＲＬは光電変換装置ＡＰＲを制御するものであり、例えばＡＳＩＣなどの半導体デバイスである。処理装置ＰＲＣＳは光電変換装置ＡＰＲから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成する。処理装置ＰＲＣＳは、ＣＰＵ（中央処理装置）やＡＳＩＣ（特定用途向け集積回路）などの半導体デバイスである。表示装置ＤＳＰＬは光電変換装置ＡＰＲで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置ＭＭＲＹは、光電変換装置ＡＰＲで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。機械装置ＭＣＨＮはモーターやエンジン等の可動部あるいは推進部を有する。機器ＥＱＰでは、光電変換装置ＡＰＲから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、光電変換装置ＡＰＲが有する記憶回路部や演算回路部とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを更に備えることが好ましい。
図１（ｂ）に示した機器ＥＱＰは、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器でありうる。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッター動作のために光学系ＯＰＴの部品を駆動することができる。また、機器ＥＱＰは、車両や船舶、飛行体などの輸送機器（移動体）でありうる。また、機器ＥＱＰは、内視鏡やＣＴスキャナーなどの医療機器でありうる。また、機器ＥＱＰは、内視鏡やＣＴスキャナーなどの医療機器でありうる。
輸送機器における機械装置ＭＣＨＮは移動装置として用いられうる。輸送機器としての機器ＥＱＰは、光電変換装置ＡＰＲを輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置ＰＲＣＳは、光電変換装置ＡＰＲで得られた情報に基づいて移動装置としての機械装置ＭＣＨＮを操作するための処理を行うことができる。
本実施形態による光電変換装置ＡＰＲは、その設計者、製造者、販売者、購入者および／または使用者に、高い価値を提供することができる。そのため、光電変換装置ＡＰＲを機器ＥＱＰに搭載すれば、機器ＥＱＰ価値も高めることができる。よって、機器ＥＱＰの製造、販売を行う上で、本実施形態の光電変換装置ＡＰＲの機器ＥＱＰへの搭載を決定することは、機器ＥＱＰの価値を高める上で有利である。
本明細書において説明した各例において、任意の構成を適宜組み合わせ、変更することが可能である。また、本明細書に記載の半導体装置は、ＣＭＯＳ型のイメージセンサーに限定されず、少なくとも２つの受光素子（光電変換素子）が設けられた半導体装置に適用することが可能である。
１ チップ１
２ チップ２
３００ 配線
３３０ 接合部
１１０ コンタクト
２１０ コンタクト

Claims (23)

  1. 複数の第１セルが行列状に配された第１エリアを有する第１チップと、電気回路が配された第２エリアを有する第２チップと、が積層された半導体装置であって、
    前記第１チップと前記第２チップとの間の電気的な接続を行う複数の配線の各々が、前記第１チップに配された複数の導電パターンのいずれかと前記第２チップに配された複数の導電パターンのいずれかとの接合部を含んでおり、
    前記第１チップに配された前記複数の導電パターンを互いに絶縁する絶縁膜と前記第２チップに配された前記複数の導電パターンを互いに絶縁する絶縁膜との接合部を含んでおり、
    前記第１セルは、光電変換部と、前記光電変換部の電荷を検出する電荷検出部と、前記光電変換部の電荷を前記電荷検出部に転送する転送ゲートと、前記電荷検出部の電位をリセットするリセットトランジスタと、を含み、
    前記複数の配線の内の第１の配線が前記リセットトランジスタのソース／ドレインに接続され、前記第１の配線に含まれる前記接合部の数が、前記複数の配線の内の第２の配線に含まれる前記接合部の数よりも大きく、
    前記第１の配線は前記複数の第１セルのうちの２以上の第１セルによって共有され、
    前記第１の配線に含まれる前記接合部と前記第２の配線に含まれる前記接合部との少なくとも一方が、前記第１エリアと前記第２エリアが重なる重畳領域に配される、ことを特徴とする半導体装置。
  2. 複数の第１セルが行列状に配された第１エリアを有する第１チップと、電気回路が配された第２エリアを有する第２チップと、が積層された半導体装置であって、
    前記第１チップと前記第２チップとの間の電気的な接続を行う複数の配線の各々が、前記第１チップに配された複数の導電パターンのいずれかと前記第２チップに配された複数の導電パターンのいずれかとの接合部を含んでおり、
    前記第１セルは、光電変換部と、前記光電変換部の電荷を検出する電荷検出部と、前記光電変換部の電荷を前記電荷検出部に転送する転送ゲートと、前記光電変換部の電荷を排出する排出トランジスタと、を含み、
    前記複数の配線の内の第１の配線が前記排出トランジスタのソース／ドレインに接続され、
    前記第１チップに配された前記複数の導電パターンを互いに絶縁する絶縁膜と前記第２チップに配された前記複数の導電パターンを互いに絶縁する絶縁膜との接合部を含んでおり、前記第１の配線に含まれる前記接合部の数が、前記複数の配線の内の第２の配線に含まれる前記接合部の数よりも大きく、
    前記第１の配線は前記複数の第１セルのうちの２以上の第１セルによって共有され、
    前記第１の配線に含まれる前記接合部と前記第２の配線に含まれる前記接合部との少なくとも一方が、前記第１エリアと前記第２エリアが重なる重畳領域に配される、ことを特徴とする半導体装置。
  3. 複数の第１セルが行列状に配された第１エリアを有する第１チップと、電気回路が配された第２エリアを有する第２チップと、が積層された半導体装置であって、
    前記第１チップと前記第２チップとの間の電気的な接続を行う複数の配線の各々が、前記第１チップに配された複数の導電パターンのいずれかと前記第２チップに配された複数の導電パターンのいずれかとの接合部を含んでおり、
    前記第１チップに配された前記複数の導電パターンを互いに絶縁する絶縁膜と前記第２チップに配された前記複数の導電パターンを互いに絶縁する絶縁膜との接合部を含んでおり、
    前記第１セルは、光電変換部と、前記光電変換部の電荷を検出する電荷検出部と、前記光電変換部の電荷を前記電荷検出部に転送する転送ゲートと、前記電荷検出部の電位をリセットするリセットトランジスタと、を含み、
    前記複数の配線の内の第１の配線に含まれる前記接合部の数が、前記複数の配線の内の第２の配線に含まれる前記接合部の数よりも大きく、前記第２の配線が前記リセットトランジスタのソース／ドレインに接続され、
    前記第１の配線は前記複数の第１セルのうちの２以上の第１セルによって共有され、
    前記第１の配線に含まれる前記接合部と前記第２の配線に含まれる前記接合部との少なくとも一方が、前記第１エリアと前記第２エリアが重なる重畳領域に配される、ことを特徴とする半導体装置。
  4. 複数の第１セルが行列状に配された第１エリアを有する第１チップと、電気回路が配された第２エリアを有する第２チップと、が積層された半導体装置であって、
    前記第１チップと前記第２チップとの間の電気的な接続を行う複数の配線の各々が、前記第１チップに配された複数の導電パターンのいずれかと前記第２チップに配された複数の導電パターンのいずれかとの接合部を含んでおり、
    前記第１チップに配された前記複数の導電パターンを互いに絶縁する絶縁膜と前記第２チップに配された前記複数の導電パターンを互いに絶縁する絶縁膜との接合部を含んでおり、
    前記複数の配線の内の前記第１セルに接続された第１の配線に含まれる前記接合部の数に対する、前記第１の配線と前記第１チップの半導体層とのコンタクトの数の比が１以下であり、かつ前記複数の配線の内の前記第１セルに接続された第２の配線に含まれる前記接合部の数に対する、前記第２の配線と前記第１チップの半導体層とのコンタクトの数の比よりも大きく、
    前記第１の配線に含まれる前記接合部と前記第２の配線に含まれる前記接合部との少なくとも一方が、前記第１エリアと前記第２エリアが重なる重畳領域に配される、ことを特徴とする半導体装置。
  5. 前記第１の配線に含まれる前記接合部の数に対する、前記第１の配線に接続された前記第１チップのトランジスタの数の比が、前記第２の配線に含まれる前記接合部の数に対する、前記第２の配線に接続された前記第２チップのトランジスタの数の比よりも大きい、請求項４に記載の半導体装置。
  6. 前記第１セルは、光電変換部と、前記光電変換部の電荷を検出する電荷検出部と、前記光電変換部の電荷を前記電荷検出部に転送する転送ゲートと、を含む、請求項４または５のいずれか１項に記載の半導体装置。
  7. 前記第１セルは前記電荷検出部の電位をリセットするリセットトランジスタを含み、前記第１の配線が前記リセットトランジスタのソース／ドレインに接続されている、請求項６に記載の半導体装置。
  8. 前記第１セルは前記光電変換部の電荷を排出する排出トランジスタを含み、
    前記第１の配線が前記排出トランジスタのソース／ドレインに接続されている、
    請求項６に記載の半導体装置。
  9. 前記第１セルは前記電荷検出部の電位をリセットするリセットトランジスタを含み、前記第２の配線が前記リセットトランジスタのソース／ドレインに接続されている、請求項６に記載の半導体装置。
  10. 前記第１セルは、前記電荷検出部に接続されたゲートを有する検出トランジスタを含み、前記第２の配線が前記検出トランジスタのソース／ドレインに接続され、
    前記電気回路は前記第２エリアに配された第２セルに含まれており、
    前記第２セルは差動対を有する比較器の一部を含み、前記検出トランジスタは前記差動対の一方のトランジスタである、請求項６または７に記載の半導体装置。
  11. 前記第１セルは前記差動対の他方のトランジスタを含む、請求項１０に記載の半導体装置。
  12. 前記他方のトランジスタは前記重畳領域における前記複数の配線の内の第３の配線に接続されており、前記第３の配線に含まれる前記接合部の数が、前記第２の配線に含まれる前記接合部の数よりも大きい、請求項１１に記載の半導体装置。
  13. 前記重畳領域の周囲には前記複数の配線の内の第４の配線が設けられており、前記第４の配線に含まれる前記接合部の数は、前記第２の配線に含まれる前記接合部の数よりも大きい、請求項１２に記載の半導体装置。
  14. 前記第４の配線に含まれる前記接合部の数に対する、前記第４の配線と前記第１チップの半導体層とのコンタクトの数の比が、前記重畳領域における前記複数の配線の内の第２の配線に含まれる前記接合部の数に対する、前記第２の配線と前記第１チップの半導体層とのコンタクトの数の比よりも大きい、請求項１３に記載の半導体装置。
  15. 前記第１チップの半導体層には開口が設けられており、前記第１チップまたは前記第２チップは前記開口の下に位置する電極を有し、前記第４の配線は前記電極に接続されている、請求項１４に記載の半導体装置。
  16. 各々が光電変換部を有する複数の第１セルが行列状に配された第１エリアを有する第１チップと、
    Ｐ型トランジスタおよびＮ型トランジスタを含む第２セルが配された第２エリアを有する第２チップと、
    メモリを有する第３セルが配された第３エリアを有する第３チップと、を備え、前記第１エリアと前記第２エリアと前記第３エリアとが互いに重なる半導体装置であって、
    前記複数の光電変換部は前記第１チップの第１半導体層に設けられており、
    前記第１エリアと前記第２エリアが重なる第１重畳領域において前記第１チップと前記第２チップとの間の電気的な接続を行う複数の配線の各々が、前記第１チップに配された複数の導電パターンのいずれかと前記第２チップに配された複数の導電パターンのいずれかとの接合部を含んでおり、
    前記第２エリアと前記第３エリアが重なる第２重畳領域において、前記第２チップの第２半導体層には前記第２チップと前記第３チップとの間の電気的な接続を行う複数の貫通電極が設けられており、
    前記第２重畳領域において、前記第２チップの前記第２半導体層と前記第３チップの半導体層との間には、前記接合部の面積よりも大きい面積を有する金属パターンが設けられており、前記金属パターンと前記第２半導体層との距離が、前記第２半導体層の厚さよりも小さいことを特徴とする半導体装置。
  17. 前記配線の前記接合部は、前記第１チップに配された複数の導電パターンのうちの１つの前記導電パターンと前記第２チップに配された複数の導電パターンのうちの１つの前記導電パターンとにより構成されることを特徴とする請求項１乃至１６のいずれか１項に記載の半導体装置。
  18. 請求項１乃至１７のいずれか１項に記載の半導体装置と、
    前記半導体装置から出力された信号を処理する処理装置と、を備える機器。
  19. 前記機器は、スマートフォン、ウエアラブル端末、カメラ、移動体、医療機器であることを特徴とする請求項１８に記載の機器。
  20. 複数の光電変換部が設けられた第１ウエハと、複数のトランジスタが設けられた第２ウエハとを、前記第１ウエハの第１導電パターンと前記第２ウエハの第２導電パターンとが接合するように貼り合わせる第１工程と、
    前記第１工程の後に、前記第２ウエハを薄化する第２工程と、
    前記第２工程の後に、前記第２ウエハに対して前記第１ウエハの側と反対側に、前記第１導電パターンおよび前記第２導電パターンに重なるように金属パターンを形成する第３工程と、
    前記第３工程の後に、第３ウエハと前記第２ウエハとを、前記第２ウエハと前記第３ウエハとの間に前記金属パターンが位置するように貼り合わせる第４工程と、
    前記第４工程の後に、前記第１ウエハを薄化する第５工程と、を備え、
    前記金属パターンの面積が前記第１導電パターンと前記第２導電パターンとの接合面積よりも大きいことを特徴とする半導体装置の製造方法。
  21. 前記第４工程の前に、前記第２ウエハには前記第２ウエハの半導体層を貫通する貫通電極が設けられており、前記第４工程において、前記貫通電極と前記第３ウエハの第３導電パターンとが電気的に接続される、請求項２０に記載の半導体装置の製造方法。
  22. 前記貫通電極を構成する導電材料を前記第２工程の後に前記第２ウエハの上に配置する、請求項２１に記載の半導体装置の製造方法。
  23. 複数の第１セルが行列状に配された第１エリアを有する半導体層と、
    複数の配線と、を含む第１チップであって、
    前記第１セルは、光電変換部と、前記光電変換部の電荷を検出する電荷検出部と、前記電荷検出部の電位をリセットするリセットトランジスタを含み、
    前記複数の配線の各々は、前記第１チップと第２チップとの間の電気的な接続を行い、前記第１チップに配された複数の導電パターンのいずれかと前記第２チップに配された複数の導電パターンのいずれかとの接合部を有し、
    前記第１チップに配された前記複数の導電パターンを互いに絶縁する絶縁膜と前記第２チップに配された前記複数の導電パターンを互いに絶縁する絶縁膜との接合部を有し、
    前記複数の配線の内の第１の配線に含まれる前記接合部の数が、前記複数の配線の内の第２の配線に含まれる前記接合部の数よりも大きく、
    前記第１の配線は、前記リセットトランジスタのソース／ドレインに接続され、前記複数の第１セルのうちの２以上の第１セルによって共有され、
    前記第１の配線に含まれる前記接合部と前記第２の配線に含まれる前記接合部との少なくとも一方が、前記第１エリアと重なる領域に配される第１チップ。
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