CN109585474B - 半导体装置和设备 - Google Patents

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Abstract

本公开涉及半导体装置和设备。半导体装置包括具有配置为矩阵形式的多个像素电路的第一芯片和具有配置为矩阵形式的多个电气电路的第二芯片的叠层。构成像素电路的半导体元件与构成电路的半导体元件之间的布线路径或构成像素电路的半导体元件与构成电路的半导体元件的位置关系在电路之间不同。

Description

半导体装置和设备
技术领域
本公开涉及具有多个芯片的堆叠的半导体装置。
背景技术
具有包含像素电路的芯片和包含被配置为处理来自像素电路的信号的电气电路的芯片的堆叠的半导体装置可被用作成像装置，并且可用于大幅提高成像装置的价值。日本专利公开No.2012-104684和日本专利公开No.2013-51674公开了在其上具有像素单元的基板和在其上具有多个列电路的基板被堆叠。
日本专利公开No.2013-51674仅公开了使用多层布线用于基板之间的连接，这还没有被充分检查。因此，为了提高半导体装置的价值，仍需要对于半导体装置的性能和质量以及从设计阶段到制造阶段的交付时间和成本的降低进行改进。
本公开提供了用于半导体装置的价值提高的有利技术。
发明内容
根据本公开的第一方面，半导体装置包括第一芯片和第二芯片的堆叠，其中，第一芯片具有布置为J行和K列的矩阵形式的多个像素电路，第二芯片具有布置为T行和U列的矩阵形式的多个电气电路。第一芯片包含具有构成所述多个像素电路的多个半导体元件的第一半导体层和包含构成所述多个像素电路的M个布线层的第一布线结构。第二芯片包含具有构成所述多个电气电路的多个半导体元件的第二半导体层和包含构成所述多个电气电路的N个布线层的第二布线结构。第一布线结构被放置在第一半导体层和第二半导体层之间。第二布线结构被放置在第一布线结构和第二半导体层之间。包含于第一布线结构中的从第一半导体层起的第M布线层中并且连接到所述多个像素电路之一的第一导电部分和包含于第二布线结构中的从第二半导体层起的第N布线层中并且连接到所述多个电气电路之一的第二导电部分电连接。包含于第M布线层中并且连接到所述多个像素电路之一的第三导电部分和包含于第N布线层中并且连接到所述多个电气电路之一的第四导电部分电连接。从第二导电部分到构成所述多个像素电路的所述多个半导体元件的最短布线路径是第一长度，并且从第一导电部分到构成所述多个电气电路的所述多个半导体元件的最短布线路径是第二长度。从第四导电部分到构成所述多个像素电路的所述多个半导体元件的最短布线路径是第三长度，并且，从第三导电部分到构成所述多个电气电路的所述多个半导体元件的最短布线路径是第四长度。第三长度和第四长度的总和比第一长度和第二长度的总和长。
根据本公开的第二方面，半导体装置包括第一芯片和第二芯片的堆叠，其中，第一芯片具有布置为J行和K列的矩阵形式的多个像素电路，第二芯片具有布置为T行和U列的矩阵形式的多个电气电路。第一芯片包含具有构成所述多个像素电路的多个半导体元件的第一半导体层和包含构成所述多个像素电路的M个布线层的第一布线结构。第二芯片包含具有构成所述多个电气电路的多个半导体元件的第二半导体层和包含构成所述多个电气电路的N个布线层的第二布线结构。第一布线结构被放置在第一半导体层和第二半导体层之间。第二布线结构被放置在第一布线结构和第二半导体层之间。包含于第一布线结构中的从第一半导体层起的第M布线层中并且连接到所述多个像素电路中的第一电路的第一导电部分和包含于第二布线结构中的从第二半导体层起的第N布线层中并且连接到所述多个电气电路中的第二电路的第二导电部分电连接。从第二导电部分到构成所述多个像素电路的所述多个半导体元件的最短布线路径是第一长度，并且从第一导电部分到构成所述多个电气电路的所述多个半导体元件的最短布线路径是第二长度。第一长度比第二长度长。
根据本公开的第三方面，半导体装置包括第一芯片和第二芯片的堆叠，其中，第一芯片具有布置为J行和K列的矩阵形式的多个像素电路，第二芯片具有布置为T行和U列的矩阵形式的多个电气电路。第一芯片包含具有构成所述多个像素电路的多个半导体元件的第一半导体层。第二芯片包含具有构成所述多个电气电路的多个半导体元件的第二半导体层。第一布线结构被放置在第一半导体层和第二半导体层之间。第二布线结构被放置在第一布线结构和第二半导体层之间。构成所述多个电气电路中的第一电气电路的第一半导体元件通过构成第一布线结构和第二布线结构的第一连接单元电连接到构成所述多个像素电路的多个半导体元件中的至少一个。构成所述多个电气电路中的第二电气电路的第二半导体元件通过构成第一布线结构和第二布线结构的第一连接单元电连接到所述多个半导体元件中的至少一个。从第二半导体元件到构成所述多个像素电路的所述多个半导体元件中的连接到第二连接单元的半导体元件的最短距离比从第一半导体元件到构成所述多个像素电路的所述多个半导体元件中的连接到第一连接单元的半导体元件的最短距离长。
参照附图阅读示例性实施例的以下说明，本发明的其它特征将变得清晰。
附图说明
图1A和图1B是示出半导体装置的示意图。
图2A和图2B是示出半导体装置的示意图。
图3是示出半导体装置的示意图。
图4是示出半导体装置的示意图。
图5是示出半导体装置的示意图。
图6A和图6B是示出半导体装置的示意图。
图7是示出半导体装置的示意图。
图8是示出半导体装置的示意图。
图9是示出半导体装置的示意图。
具体实施方式
以下参照附图描述本公开的实施方式。在以下的描述和多个附图中，类似的附图标记始终指的是类似的部分。相互参照多个附图描述公共的配置，并且省略对通过类似的附图标记提到的类似部分的任何重复描述。
图1A示出半导体装置APR。半导体装置APR的全部或一部分是作为芯片1和芯片2的层叠构件的半导体装置IC。根据本实施例的半导体装置APR是可以用作例如图像传感器、AF(自动聚焦)传感器、测光传感器或测距传感器的光电转换装置。半导体装置APR包括芯片1和芯片2的堆叠。芯片1具有矩阵形式的多个像素电路10。芯片2具有矩阵形式的多个电气电路20。
芯片1包括半导体层11和布线结构12。半导体层11具有包含于多个像素电路10中的多个半导体元件(未示出)。布线结构12包括包含在多个像素电路10中的M个布线层(未示出)，这里，M是整数。芯片2包括半导体层21和布线结构22。半导体层21包括包含在多个电气电路20中的多个半导体元件(未示出)。布线结构22包括包含多个电气电路20的N个布线层(未示出)，这里，N是整数。
布线结构12被设置在半导体层11和半导体层21之间。布线结构22被设置在布线结构12和半导体层21之间。
像素电路10包括光电转换元件(将在后面描述其细节)，并且通常还包括放大元件。电气电路20是被配置为驱动像素电路10并处理来自像素电路10的信号的电气电路。
图1B示出包括半导体装置APR的设备EQP。半导体装置IC具有像素区域PX，该像素区域PX具有矩阵形式的包括像素电路10的像素PXC。像素CCT可以包括要包含于像素电路10中的光电转换元件、放大元件、微透镜以及滤色器。半导体装置IC可以具有围绕像素区域PX的***区域PR。***区域PR可以具有不包括像素电路10的电路。除了半导体装置IC之外，半导体装置APR还可以包括存放半导体装置IC的封装PKG。设备EQP可以包括光学***OPT、控制器件CTRL、处理器件PRCS、显示装置DSPL、存储设备MMRY和机械装置MCHN中的至少一个。将详细描述设备EQP。
第一实施例
参照图2A和图2B，将描述第一实施例。图2A示出在芯片1中的J行和K列矩阵形式的多个像素电路10的布置。实际上，J≥100，K≥100，并且，更优选J≥1000，K≥1000。像素电路10具有J个行，依次包括第a1行到第a4行、第b1行到第b4行、第c1行到第c4行、第d1行到第d4行。第a1行到第a4行依次包括第a1行、第a2行、第a3行和第a4行，它们统称为第a行。第b1行到第b4行统称为第b行，第c1行到第c4行统称为第c行，第d1行到第d4行统称为第d行。a、b、c、d为正整数，这里，a<b<c<d。a1、a2、a3和a4是正整数，这里，a1<a2<a3<a4。例如，当图2A所示的多个像素电路10都是像素电路10时，a1＝1，a2＝2，a3＝3，a4＝4，b1＝5，b4＝8，c1＝9，c4＝12，d1＝13，d4＝J＝16。下面的描述假定第a1行到第d4行是相邻行。当行彼此相邻时，a2＝1+a1，a3＝1+a2，a4＝1+a3，并且，b1＝1+a4，c1＝1+b4，d1＝1+c4。但是，这并不否认在两个行之间存在未示出的行的情况。
像素电路10具有K个列，依次包括第e1列、第f1列、第g1列、第h1列、第e2列、第f2列、第g2列和第h2列。换句话说，e1、f1、g1、h1、e2、f2、g2和h2是正整数。这里，e1<f1<g1<h1<e2<f2<g2<h2。同样，h2<e3<f3<g3<h3<e4<f4<g4<h4。例如，在图2A所示的多个像素电路10均为像素电路10的情况下，e1＝1，f1＝2，g1＝3，h1＝4，e2＝5，f＝6，g2＝7，h2＝8，h5＝K＝20。为了便于描述，第e1行到第h5行彼此相邻。在列彼此相邻的情况下，f1＝1+e1，g1＝1+f1，h1＝1+g1，e2＝1+h4，e3＝1+h2，e4＝1+h3，e5＝1+h4。但是，这并不否认在两个列之间存在未示出的列的情况。
在下面的描述中，第α行第β列的像素电路10由像素电路10(α，β)代表。通过像素电路10的行和列形成的角度不限于90度，而可以处于60度到120度的范围内，并且，行和列可以被布置成平行四边形矩阵。
同一列的两个或更多个像素电路10共同连接到信号线14。信号线14沿着同一列的像素电路10对齐的方向延伸。例如，第e1列的像素电路10(a1，e1)、10(b1，e1)、10(c1，e1)和10(d1，e1)连接到共同的信号线14。虽然同一列的所有像素电路10可以连接到一个信号线14，但是同一列的像素电路10中的两个或更多个像素电路10可以共同连接到多个信号线14。例如，第e1列的像素电路10(a2，e1)、10(b2，e1)、10(c2，e1)和10(d2，e1)可以共同连接到与连接像素电路10(a1，e1)的信号线14不同的信号线14。连接到多个信号线14的多个像素电路10依次选自要被读取到信号线14的像素电路10，并且被读出。为了提高信号读取的速度，来自同一列的像素电路10的信号被并行地读出到多个信号线14。
图2B示出在芯片2中以T行和U列矩阵形式布置的多个电气电路20。这里，T<J，U<K。更特别地T≥10并且U≥10，并且更优选地，T≤1000且U≤1000。电气电路20的T行依次包括第p行、第q行、第r行和第s行。换句话说，p、q、r、s是正整数，这里，p<q<r<s。例如，图2B所示的多个电气电路20均是电气电路20，p＝1，q＝2，r＝3，s＝T＝4。下面的描述假定第p行到第s行彼此相邻。当行相邻时，q＝1+p，r＝1+q，s＝1+r。但是，这并不否认在两个行之间存在未示出的行的情况。
电气电路20的U列依次包括第v列、第w列、第x列、第y列和第z列。换句话说，v、w、x、y和z为正整数，这里，v<w<x<y<z。例如，当图2B所示的多个电气电路20均为电气电路20时，v＝1，w＝2，x＝3，y＝4，z＝U＝5。下面的描述假定第v列到第z列彼此相邻。当列彼此相邻时，w＝1+v，x＝1+w，y＝1+x，z＝1+y，但是，这并不否认在两个列之间存在未示出的列的情况。
在以下的描述中，第γ行第δ列的电气电路20由电气电路20(γ，δ)代表。电气电路20的行和列形成的角度是不限于90度，而可以处于60度到120度的范围内，并且，行和列可以布置成平行四边形矩阵。
当芯片1和2芯片被堆叠时，电气电路20的行的对齐方向可以沿像素电路10的行的对齐方向。而且，电气电路20的列的对齐方向可以沿像素电路10的列的对齐方向。这可以防止像素电路10与电气电路20之间的布线路径的长度的不必要的增加。例如，电气电路20的行的对齐方向和像素电路10的行的对齐方向形成的角度可以处于-30度到+30度的范围内，并且可以一般等于0度。电气电路20的行的对齐方向与像素电路10的行的对齐方向正交会增加像素电路10与电气电路20之间的不必要的布线路径，这应被避免。
第v列的电气电路20包括第p行电气电路20(p，v)、第q行电气电路20(q，v)、第r行电气电路20(r，v)和第s行电气电路20(s，v)。第w列的电气电路20包括第p行电气电路20(p，w)、第q行电气电路20(q，w)、第r行电气电路20(r，w)和第s行电气电路20(s，w)。
多个像素电路10中的每一个连接到多个电气电路20中的一个。布线结构12具有多个导电部分(未示出)，并且布线结构22具有多个导电部分。布线结构12的导电部分和布线结构22的导电部分接合，从而多个像素电路10中的每一个可以通过布线结构12的导电部分和布线结构22的导电部分电连接到多个电气电路20。
连接到同一电气电路20的一组像素电路10被称为像素组15。根据本例子，像素组15包括J个像素电路10。在一个像素组15中，属于一个像素组15的所有像素电路10连接到同一电气电路20。像素组15以外的不包含于像素组15中的像素电路10不连接到同一电气电路20。根据本实施例，同一列的像素电路10中的多个像素电路10包含于像素组15中。根据本实施例，同一列的所有像素电路10属于一个像素组15。例如，第e1列的所有像素电路10属于像素组15e1。参照图2A，包含于第β列的像素电路10中的像素组15由像素组15β表示(这里，β是e1、f1或e2等)。
图2B示出电气电路20中的每一个连接到对应于电气电路20的多个像素组15中的哪个像素组15。例如，电气电路20(p，v)连接到像素组15e1，并且电气电路20(q，v)连接到像素组15f1。电气电路20(r，v)连接到像素组15g1，电气电路20(s，v)连接到像素组15h1。例如，电气电路20(p，w)连接到像素组15e2，电气电路20(q，w)连接到像素组15f2。电气电路20(r，w)连接到像素组15g2，电气电路20(s，w)连接到像素组15h2。例如，电气电路20(p，x)连接到像素组15e3，电气电路20(q，x)连接到像素组15f3。电气电路20(r，x)连接到像素组15g3，并且电气电路20(s，x)连接到像素组15h3。
在图2A和图2B所示的例子中，同一列的所有像素电路10属于同一像素组15。因此，第e1列的所有像素电路10连接到电气电路20(p，v)，而第f1列的所有像素电路10连接到电气电路20(q，v)。第g1列的所有像素电路10连接到电气电路20(r，v)，第h1列的所有像素电路10连接到电气电路20(s，v)。第e2列的所有像素电路10连接到电气电路20(p，w)，而第f2列的所有像素电路10连接到电气电路20(q，w)。第g2列的所有像素电路10连接到电气电路20(r，w)，第h2列的所有像素电路10连接到电气电路20(s，w)。第e3列的所有像素电路10连接到电气电路20(p，x)，第f3列的所有像素电路10连接到电气电路20(q，x)。第g3列的所有像素电路10连接到电气电路20(r，x)，第h3列的所有像素电路10连接到电气电路20(s，x)。
在本实施例中，由于e1<f1<g1<h1，p<q<r<s，因此，对于具有相同列号的电气电路20，随着像素电路10的列号的增加，要连接的电气电路20的行号增加。
由于h1<e2，因此，随着像素电路10的列号增加(从第h1列到第e2列)，要连接的电气电路20的列号改变(从第v列到第w列)。分配给同一列电气电路20的像素电路10的列数是e2-e1，它等于包含于同一列中的电气电路20的行数T(T＝e2-e1)。换句话说，对于每一等于T的像素电路10的列数，要连接的电气电路20的列改变。
根据本实施例，T-1列的像素电路10存在于连接到相同行(例如第p)相邻列(诸如第v行和第w行)的电气电路20的两个像素电路10(诸如第e1列和第e2列)之间。K列的像素电路10分配给各列的电气电路20中的一个。因此，T×U＝K。为了提高信号处理的并行度，J≤K是有利的。因此，J≤T×U。由于T<J，U<K，因此T×U<J×K。因此，满足T×U-K<J×K-T×U。对其进行变形，则T×U<(J+1)×K/2。因此，由于J+1≈J，因此T×U<J×K/2。因此，当采用根据本实施例的连接方法时，满足J≤T×U<J×K/2是有利的。
图3示出像素电路10和电路20的平面位置关系。图3示出构成多个像素电路10的多个半导体元件100和构成多个电气电路20的多个半导体元件200。应当注意，参照图3，示出半导体元件100中的特定半导体元件101～106和半导体元件200中的特定半导体元件201～206。多个半导体元件100中的每一个通过连接单元300电连接到多个半导体元件200中的任一个。参照图3，示出连接半导体元件101～106和半导体元件201～206的多个连接单元300中的特定连接单元301～306。
参照图3，半导体元件100与通过连接单元300连接到半导体元件100的半导体元件200之间的平面位置关系根据电气电路20而变化。下面将描述更多的细节。半导体元件201构成多个电气电路20中的电气电路20(p，v)。半导体元件201通过构成布线结构12和布线结构22的连接单元301电连接到构成多个像素电路10的多个半导体元件100中的至少半导体元件101。半导体元件203构成多个电气电路20中的电气电路20(s，v)。半导体元件203通过构成布线结构12和布线结构22的连接单元303电连接到构成多个像素电路10的多个半导体元件100中的至少半导体元件101。最短距离D1(未示出)是从半导体元件201到连接到构成多个像素电路10的多个半导体元件100的连接单元301的半导体元件201。最短距离D3(未示出)是从半导体元件203到连接到构成多个像素电路10的多个半导体元件100的连接单元303的半导体元件103。距离D3长于距离D1(D1<D3)。这里的术语“距离”指的是直线距离。虽然像素电路10(c1，e1)的半导体元件100也连接到连接单元301，但是半导体元件100不是位于距半导体元件201最短距离处的半导体元件100。此外，例如，半导体元件102和半导体元件202之间的距离与半导体元件104和半导体元件204之间的距离不同。半导体元件105和半导体元件205之间的距离具有距离D1和距离D3之间的值。
图3示出表示半导体元件100和半导体元件200之间的布线路径的粗线。连接半导体元件100和半导体元件200的布线路径可分为连接半导体元件100和连接单元300的布线路径以及连接连接单元300和半导体元件200的布线路径。
参照图3，通过半导体元件100和半导体元件200之间的连接单元300的布线路径示意性地代表布线路径的长度的实际大小关系。以下描述着重于第v列的电气电路20(p，v)、20(r，v)、20(s，v)与连接到第v列的电气电路20(p，v)、20(r，v)、20(s，v)的像素电路10之间的布线路径。一个半导体元件100和一个半导体元件200之间的布线路径的最短长度在像素电路10中以及在电气电路20中不同。图3示出像素电路10(a1，e1)的半导体元件101与电气电路20(p，v)的半导体元件201之间的布线路径的最短长度L1。
应当注意，像素电路10(c1，e1)的半导体元件100也通过信号线14a连接到半导体元件201。但是，像素电路10(a1、e1)的半导体元件100与半导体元件201之间的布线路径比像素电路10(a1，e1)的半导体元件101与电气电路20(p，v)的半导体元件201之间的布线路径长。因此，像素电路10(c1，e1)的半导体元件100与半导体元件201之间的布线路径不是像素电路10的半导体元件100与半导体元件201之间的最短布线路径。下面的描述以相同的方式指定最短的布线路径。
图3示出像素电路10(a4，e1)的半导体元件102与电气电路20(p，v)的半导体元件202之间的布线路径的最短长度L2。长度L3是像素电路10(d1，h1)的半导体元件103与电气电路20(s，v)的半导体元件203之间的最短布线路径。长度L4是像素电路10(d1，h1)的半导体元件104与电气电路20(s，v)的半导体元件204之间的最短布线路径。
长度L3和长度L4比长度L1和长度L2长(L1，L2<L3，L4)。像素电路10和电气电路20之间的布线路径的长度在电气电路20之间差异化可以增加像素电路10和电气电路20的布局自由度。特别地，采用较长的布线路径使得能够将电气电路20的半导体元件200放置在距像素电路10的半导体元件100较远的位置。较长的布线路径可以极大地有助于增加像素电路10的布局和电气电路20的布局的自由度。
可以考虑除布线路径的长度差异化以外的其它方法。例如，可以使得电气电路20内的布局在电气电路20之间差异化，使得半导体元件200可以在电气电路20之中被放置在不同位置。但是，它可能导致电气电路20可能具有彼此不同的性能的问题。单独设计数十到数千个电气电路20可能会导致在设计成本和设计时间方面的缺点。电气电路20可以按照像素电路10的列被逐列偏移(displace)。但是，它可能复杂化并增加用于共同连接多个电气电路20的全局布线的长度，而不期望获得大的优点。像本实施例一样，使用本地布线进行补偿对于像素电路10中的半导体元件100的位置和电气电路20中的半导体元件200的位置的平面差异是有利的。
长度L2小于长度L1(L2<L1)。长度L4大于长度L3(L3<L4)。像素电路10和电气电路20之间的布线路径长度在像素电路10之间的差异化可以增加像素电路10和电气电路20的布局自由度。特别地，采用较长的布线路径使得能够将电气电路20的半导体元件200放置在距像素电路10的半导体元件100较远的位置。较长的布线路径可以极大地有助于增加像素电路10的布局和电气电路20的布局的自由度。
图3示出像素电路10(c1，g1)的半导体元件105与电气电路20(r，v)的半导体元件205之间的布线路径的最短长度L5。长度L6是像素电路10(c4，g1)中的半导体元件106与电气电路20(r，v)中的半导体元件206之间的最短布线路径。长度L5和L6是长度L1、L2和长度L3、L4(L1、L2<L5、L6<L3、L4)之间的长度。布线路径的三个或更个多长度可以减少由于相邻电气电路20之间的布线路径长度的差异而导致的电气性能的差异。通过针对电气电路20之间的电气性能的差异应用信号处理，随着行前进而增加布线路径的长度可以简化校正算法。
到目前为止关于第v列的电气电路20进行了描述，从图3中容易地理解，对于第w列、第x列中的电气电路20的布线路径也是如此。
下面将更详细地描述布线路径。图4是半导体装置APR的断面图。布线结构12包括五(M)个布线层。五(M)个布线层是从半导体层11起的第一布线层121、第二(第m)布线层122、第三(第(m+ν)；m<m+ν+<m+μ)布线层123、第四(第(m+μ)；m+μ>m)布线层124、以及第五(第M)布线层125。
布线结构22包括六(N)个布线层。六(N)个布线层是从半导体层21起的第一布线层221、第二布线层222、第三(第n)布线层223、第四(第(N-2))布线层224、第五(第(N-1))布线层225、第六(第N)布线层226。
导电部分131和133被包含在布线结构12的从半导体层11起的第M布线层125中，并且经由布线结构12连接到多个像素电路10的任意像素电路10(α，β)。导电部分231和233被包含于布线结构22的从半导体层21起的第N布线层226中，并且经由布线结构22连接到多个电气电路20的任意电气电路20(γ，δ)。导电部分131和导电部分231电连接，而导电部分133和导电部分233电连接。连接单元301包括导电部分131和导电部分231的组合，并且连接单元303是导电部分133和导电部分233的组合。其他连接单元300也是如此，布线结构12中的导电部分和布线结构22中的导电部分在其中电连接。根据本实施例，芯片1和芯片2通过接合表面30接合。更具体地，导电部分131、133以及导电部分231和233主要含有铜，并且导电部分231的铜和导电部分131的铜经由接合表面30接合，并且导电部分133的铜和导电部分233的铜经由接合表面30接合。导电部分131和133中的每一个被嵌入布线结构12的层间绝缘膜的凹陷中，并且具有镶嵌结构(或本实施例中的双镶嵌结构)。导电部分231和233中的每一个被嵌入布线结构22的层间绝缘膜的凹陷中，并且具有镶嵌结构(或本实施例中的双镶嵌结构)。不仅导电部分131、133和导电部分231、233被接合，而且其中具有导电部分131和133的层间绝缘膜和其中具有导电部分231和233的层间绝缘膜也经由接合表面30而结合。在本实施例中，在接合表面30处，导电部分131和133面对在其中具有导电部分231和233的层间绝缘膜。在导电部分131和导电部分231相互接触以进行接合的情况下，连接单元301的位置可以适配到导电部分131和导电部分231之间的接合表面30处的位置。在导电部分133和导电部分233相互接触以进行接合的情况下，连接单元303的位置可以适配到导电部分133和导电部分233之间的接合表面30处的位置。在第M布线层125和第N布线层226彼此不接触的情况下，可以在第M布线层125和第N布线层226之间放置既不构成像素电路10也不构成电气电路20的布线层。
作为替代，导电部分131和133以及导电部分231和233可以通过放置在导电部分131和导电部分231以及导电部分133和导电部分233之间的凸块(bump)进行电连接。此外，作为替代，导电部分131和133以及导电部分231和233可以通过被配置为贯穿半导体层21的贯穿电极被连接。在所有配置中，导电部分131和导电部分231定位于半导体层11和电气电路20(p，v)之间。导电部分133和导电部分233定位于半导体层11和电气电路20(s，v)之间。
如图3所示，在电气电路20中的每一个中，连接单元300具有相似的相对位置关系。例如，包含于多个电气电路20中的连接单元301～306的对齐方向沿着像素电路10的行和列的对齐方向以及电气电路20的行和列的对齐方向。在包含于连接单元300中的导电部分具有镶嵌结构的情况下，可以使用CMP方法形成连接单元。为了减少由于CMP(化学机械抛光)方法造成的抛光不均匀，多个连接单元300可被尽可能均匀地放置在芯片1和2的接合表面30中。其原因在于，根据本实施例，连接单元300的位置是沿行和列放置的。
半导体元件100、200是均具有源极/漏极和栅极的晶体管，但可以是二极管。半导体元件100和200的导电部分131和133可以连接在半导体元件100和200的源极/漏极或栅极上。作为替代，半导体元件100和200可以是MIS型电容器元件或包含多晶硅或单晶硅的电阻元件。
用于电气电路20的晶体管可以例如具有含有钴硅化物或镍硅化物的硅化物层。栅电极可以是金属栅极，栅极绝缘膜可以是高k绝缘膜。要用于电气电路20的晶体管是平面MOSFET，但可以是Fin-FET。设置在半导体层21中的晶体管的栅极绝缘膜可以具有多种厚度。具有厚栅极绝缘膜的晶体管可用于诸如电源***或模拟***的期望具有高耐受电压的电路中。布线层125和226中的层间绝缘膜可以是单层，例如硅氧化物层、硅氮化物层、硅碳化物或它们的多层。低k绝缘层可用于布线层122、123、124和布线层222、223、224、225中的层间绝缘膜。包括导电部分131和133、231、232的布线层125、226的层间绝缘膜的硅氧化物层的碳浓度可以低于布线层122、123、124或布线层222、223、224、225的层间绝缘膜硅氧化物的碳浓度。这可以增加芯片1和2之间的接合强度。
半导体层11包括用于例如包含于像素电路10中的光电二极管的光电转换单元(未示出)。参照图4，光学结构19被设置在半导体层11上以及设置在布线结构12的关于半导体层11的相对侧，并且包括滤色器阵列17和/或微透镜阵列18。因此，半导体层11具有所谓的背照型结构。半导体层11可以具有例如1～10μm的范围内的厚度，并且比例如具有50-800μm的范围内的厚度的半导体层21薄。
长度L11是从导电部分231到包含于多个像素电路10中的多个半导体元件100的布线路径的最短长度。这里，最短布线路径长度可以是从导电部分231到半导体元件101。长度L12是从导电部分131到包含于多个电气电路20中的多个半导体元件200的布线路径的最短长度。这里，最短布线路径长度是从导电部分231到半导体元件201。长度L1基本上对应于L11和L12的总和(L1＝L11+L12)。长度L31是从导电部分233到包含于多个像素电路10中的多个半导体元件100的布线路径的最短长度。最短布线路径长度是从导电部分231到半导体元件103。长度L32是从导电部分133到包含于多个电气电路20中的多个半导体元件200的布线路径的最短长度。最短布线路径长度是从导电部分231到半导体元件203。长度L3基本上对应于L31和L32的总和(L3＝L31+L32)。
从导电部分231作为起点计算长度L11以及从导电部分131作为起点计算长度L12可能导致可能会包括导电部分131和导电部分133之间的重叠连接距离的布线路径长度。但是，导电部分131和导电部分133之间的连接距离可以在布线路径长度的比较中被消除。根据本例子，由于导电部分131和133之间的连接距离以及导电部分231和233之间的连接距离等于0，因此重叠对它们没有任何影响。在诸如凸块的另一导电构件被置于导电部分131和133与导电部分231和233之间的情况下，重叠可能具有影响。
关于相互连接的导电部分131和导电部分231，从导电部分231到半导体元件100的布线路径的长度L11比从导电部分131到半导体元件200的布线路径的长度L12长(L11＞L12)。此外，关于相互连接的导电部分133和导电部分233，从导电部分233到半导体元件100的布线路径的长度L31比从导电部分133到半导体元件200的布线路径的长度L32长(L31＞L32)。应当注意，从连接单元302到半导体元件102的布线路径的长度L2等于或短于从连接单元302到半导体元件202的布线路径的长度。此外，根据本实施例，长度L31比长度L12长(L12<L31)。长度L11比长度L32长(L32<L11)。
优选地，连接单元300的布线路径的长度在关于连接单元300的布线结构22侧比在布线结构12侧长。更具体地，可以在布线结构12中设置用于延长布线路径的导线。延长的布线路径可能增加在布线中混合的噪声。但是，用于延长设置在布线结构12中的布线路径的导线可以增加布线结构22侧的布线路径，这可以将布线与作为噪声源的电气电路20分开。这可以防止在半导体元件100和半导体元件200之间的布线路径中发生噪声。
为了减少电气电路20之间的性能变化，可以减少电气电路20之间的半导体元件200的位置关系的变化。随着在电气电路20之间的半导体元件200的位置关系的变化增加，由于电气电路20内的不同布局而引起的性能变化可能增加。本实施例假定在电气电路20中的半导体元件200的位置关系在电气电路20之间是相同的。从连接单元300到半导体元件200的布线路径尽可能地短。根据本实施例，长度L31比长度L12长(L12<L31)。长度L11比长度L32长(L32<L11)。长度L12等于长度L32(L12＝L32)。这可以减少由于从连接单元300到半导体元件200的布线路径长度引起的电气电路20之间的性能变化。对于像素电路10和电气电路20之间的不同布线路径，芯片1侧的布线路径可以在连接单元300之间被差异化，并且芯片2侧的布线路径可以在连接单元300之间被差异化。这可能导致布线路径之间的较大变化，并且可能增加其设计负担。为了增强性能和防止设计负担增加，芯片1侧和芯片2侧之一的布线路径应当尽可能地简单并且在连接单元300之间不应该有很大变化。
用于延长布线路径的导线可以包含于在布线结构12和布线结构22之间的具有较少数量的布线层的布线结构中。作为添加用于延长的布线路径的布线层的结果，布线结构12和布线结构22可以具有相等数量的布线层。用于延长的布线路径的布线层包含于布线结构12和布线结构22中的具有较多布线层的布线结构中的可能会降低产量或可能会增加成本。布线结构12和布线结构22之间的具有较少布线层的布线结构可以防止这种产量降低或这种成本增加，即使在对于延长的布线路径添加导线时也是如此。
总结这些点，如果L12<L11且L32<L31，则布线结构12的布线层的数量(M)可能等于或低于布线结构22的布线层的数量(N)(M≤N)。布线结构12的布线层的数量(M)可能低于布线结构22的布线层的数量(M)(M<N)。
在图4所示的配置中，共同连接到多个像素电路中的两个或更多个像素电路的共用线421、422、423、424包括第二(第m)布线层122。共用线421、422、423、424中的每一个连接到彼此不同行的多个像素电路10。例如，共用线421可以包含于信号线14a中，并且，例如，共用线422可以包含于信号线14d中。共用线421、422、423、424沿着与像素电路10的列的对齐方向相同的方向延伸。图4示出共用线421、423和连接导电部分131和133的延长线441、443。延长线441、443是被设置为用于延长共用线421、423与导电部131、133之间的布线路径的导线。延长线441、443的布线长度可以占据长度L11和L13的很大部分，并且可以占据长度L1和L3的很大部分。在图4所示的配置中，延长线441和443包含于第四(第(m+μ)；m+μ>m)布线层124中。为了用于延长的布线路径的延长线441和443的较低电阻，它们可以被设置在具有较粗布线宽度的上布线层中。
屏蔽线431、432、433被设置在延长线441和443和共用线422和424之间。屏蔽线431、432、433是配置为接收诸如接地电势或电源电势的固定电势的导线。屏蔽线431、432、433位于包括延长线441、443的第四(第(m+μ)；m+μ>m)布线层124和包括共用线422、424的第二(第m)布线层122之间。屏蔽线431、432、433包含于第三(第(m+ν)；m<m+ν<m+μ)布线层123中。共用线421和共用线422可以传递彼此不同的信号。然后，当连接到共用线421的延长线441接近共用线422(诸如与共用线422相交)时，可能在共用线421中的信号和共用线422中的信号之间导致串扰。因此，接收固定电势的屏蔽线431可以被放置在延长线441和共用线422之间，以防止这种串扰。此外，屏蔽线433被放置在连接到共用线423的延长线443和共用线424之间，使得可以防止共用线423中的信号和共用线424中的信号之间的串扰。
第二实施例
通过省略在第一和第二实施例中类似的部分的任何重复描述，参照图5描述第二实施例。例如，第一和第二实施例的相同之处在于，通过连接单元303的半导体元件103和半导体元件203之间的布线路径的长度L3比通过连接单元301的半导体元件101和半导体元件201之间的布线路径的长度L1长。
根据第一实施例，从连接单元300到半导体元件200的布线路径的长度(诸如长度L12、L32)在电气电路20之间相等(L12＝L32)。相反，根据第二实施例，长度L12和L32在电气电路20之间是不同的。例如，长度L32可以比长度L12长(L12＜L32)。因此，连接单元300可以在不受半导体元件200的位置限制的情况下被放置在适当的位置。作为结果，可以减少电气电路20的特性的变化。连接单元300的优化位置可以减少连接单元300之间的不均匀接合，这可以提高连接单元300的连接可靠性。
根据本实施例，与第一实施例类似，长度L11比通过连接单元301的半导体元件101和半导体元件201之间的布线路径的长度L12长(L12<L11)。因此，延长线441可以被放置在布线结构12中。另一方面，与第一实施例不同，长度L32比通过连接单元303的半导体元件103和半导体元件203之间的布线路径的长度L31长(L31<L32)。因此，不仅延长线443，而且还有延长线也被添加到布线结构22。
作为适用于第一实施例和第二实施例的像素电路10和电气电路20之间的连接的另一例子，可以配置为，随着电气电路20的列的一部分中的像素电路10的列增大，要连接的电气电路20的行号减小。例如，第e2列的像素电路10可以连接到电气电路(s，w)，第h2列的像素电路10可以连接到电气电路(p，w)。然后，第f2列的像素电路10可以连接到电气电路(r，w)，第g2列的像素电路10可以连接到电气电路(q，w)。因此，连接相邻列(诸如第h1列和第e2列)的像素电路10的、同一行的电气电路20(s，v)和电气电路20(s，w)可以彼此相邻。因此，像素电路10的相邻列中的信号处理可以在具有小的性能差异的各电气电路20中执行。因此，对应于相邻列的像素电路10的信号可以具有小的输出差异。电气电路20之间的性能差异可依赖于半导体元件100和半导体元件200之间的布线路径长度的差异。因此，在闭合像素电路10的两个列中，半导体元件100和半导体元件200之间的布线路径的长度差异可以尽可能小。
第三实施例
参照图6A，描述第三实施例。第三实施例与第一和第二实施例的不同在于像素电路10和电气电路20之间的连接关系。
参照图6A，根据本实施例，多个像素电路10和多个电气电路20具有以下连接关系。第e1列的像素电路10连接到电气电路20(p，v)，第h1列的像素电路10连接到电气电路20(p，w)。第e2列的像素电路10连接到电气电路20(q，v)，第h2列的像素电路10连接到电气电路20(q，w)。
根据第一实施例，从第e1列到第h1列的像素电路10连接到相同列(第v列)、但不同行(从第p行到第s行)的电气电路20。从第e2列到第h2列的像素电路10连接到相同列(第w列)、不同行(第p行到第s行)的电气电路20。另一方面，根据第三实施例，从第e1列到第h1列的像素电路10连接到相同行(p行)、但不同列(第v列、第w列)的电气电路20。从第e2列到第h2列的像素电路10连接到相同行(q行)、不同列(第v列、第w列)的电气电路20。根据本实施例，随着像素电路10的列号的增大，相应电气电路20的列号增大。作为结果，第h1列的像素电路10与第w列的电气电路20之间的距离可以长。但是，与第一实施例类似，布线路径长度L1、L2、L3和L4彼此不同。因此，可以在像素电路10的半导体元件100和电气电路20的半导体元件200的布置没有很大差别的情况下实现像素电路10和电气电路20之间的这种连接关系。
第四实施例
参照图6B，描述第四实施例。第四实施例对应于用于连接像素电路10和电气电路20的方法的另一例子。图6B示意性地示出像素电路10的半导体元件100、电气电路20的半导体元件200、连接单元300、它们的位置关系以及它们之间的布线路径的长度。在这种情况下，16个半导体元件100通过16个连接单元300连接到四个半导体元件200。
并且，根据本实施例，从像素电路10的半导体元件100到电气电路20的半导体元件200的布线路径的长度在一个电气电路20中可能不同。在一个电气电路20中，从像素电路10中的半导体元件100到连接单元300的布线路径的长度可不同。在一个电气电路20中，从连接单元300到电气电路20中的半导体元件200的布线路径的长度可不同。
在一个电气电路20中，可存在用于将信号从半导体元件100传送到半导体元件200的布线路径和用于将信号从半导体元件200传送到半导体元件100的布线路径的混合。从半导体元件100中的任一个传送到相应的半导体元件200的信号可以例如是从像素电路10输出的像素信号，并且可以在电气电路20中被处理。从半导体元件200中的任一个传送到相应的半导体元件100的信号可以例如是从电气电路20输出的驱动信号以用于驱动像素电路10。
根据本实施例，与第一实施例类似，用于延长布线路径的延长线可以放置在布线结构12中，或者可以部分地放置在布线结构22中。
第五实施例
本实施例具有与第一至第四实施例共同的配置。图7示出图1A和1B以及图2A和图2B所示的半导体装置的等效电路。图7示出图2A和2B所示的像素电路10的三个列的像素电路10以及图2A和2B所示的像素电路10的三个电气电路20。
芯片1的像素电路10具有用于一个列的像素电路10的四个(λ)信号线14a、14b、14c、14d。信号线14a、14b、14c和14d可以分别对应于共用线421、422、423和424。信号线14a、14b、14c和14d被统称为信号线14。第一行(第a1行)的像素电路10连接到信号线14a。第二、第三和第四行的像素电路10依次连接到信号线14b、14c和14d。关于第(λ+1)行以及后续行的像素电路10，第(ρ×λ+1)像素电路10(这里，ρ是自然数)连接到信号线14a。第(ρ×λ+2)行、第(ρ×λ+3)行和第(ρ×λ+4)行的像素电路10依次连接到信号线14b、14c、14d。在一个列具有J个像素的情况下，J/λ个像素电路10被共同地连接到一个信号线14a。像素电路10和信号线14之间的连接关系在像素电路10的另一列中也是同样的。
连接到彼此不同的λ个信号线的λ个连续布置的像素电路10的集合被称为像素集16。包括多个像素集16和J行的(J个)像素的组被称为像素组15。像素组15可以包括J行的(J个)像素和J/λ个像素集16。对一个像素组15，属于该一个像素组15的所有(J个)像素电路10连接到同一电气电路20。包含于除该像素组15以外的像素组15中的像素电路10不连接到同一电气电路20。
电流源120连接到信号线14的信号线。电流源120被配置为经由连接单元300向信号线14的信号线供给电流。虽然电流源120被设置在芯片2中，但是它可以被设置在芯片1中。
各信号线14经由连接单元300连接到电气电路20。在图7中的例子中，连接到第一列的像素电路10的信号线14连接到第一电气电路20。连接到第二列的像素电路10的信号线14连接到第二电气电路20。连接到第三列的像素电路10的信号线14连接到第三电气电路20。
电气电路20具有输入单元210、主单元220和输出单元230。输入单元210具有至少λ个输入端子。包含在信号线14中的λ个信号线14a、14b、14c和14d连接到输入单元210的λ个输入端子。例如，主单元220被配置为处理来自像素电路10的信号。因此，主单元220可以称为信号处理单元。输入单元210被配置为依次选择信号线14中的信号线14a、14b、14c和14d，并且，主单元220被配置为依次处理信号线14a、14b、14c和14d的信号。输出单元230被配置为输出来自电气电路20的信号。
图7示出关于多个像素电路10的要被处理的信号的序列号01～08。首先，通过未示出的扫描电路选择第一像素集16。例如，第(ρ×λ+1)行的像素电路10的信号、第(ρ×λ+2)行的像素电路10的信号、第(ρ×λ+3)行的像素电路10的信号、第(ρ×λ+4)行的像素电路10的信号被依次处理(序列号01～04)。然后，通过未示出的扫描电路选择下一像素集16。换句话说，第((ρ+1)×λ+1)行的像素电路10的信号、第((ρ+1)×λ+2)行的像素电路10的信号、第((ρ+1)×λ+3)行的像素电路10的信号、第((ρ+1)×λ+4)行的像素电路10的信号被读出到信号线14。然后，输入单元210和主单元220依次处理(序列号05～08)(第((ρ+1)×λ+2)行的像素电路10的信号、第((ρ+1)×λ+3)行的像素电路10的信号、第((ρ+1)×λ+4)行的像素电路10的信号。
来自同一行的像素电路10的信号可以通过对应于列的像素电路10的多个电气电路20被并行处理。例如，可以在同一列的多个电气电路20之间，并行地处理来自第(ρ×λ+1)行到第(ρ×λ+4)行的像素电路10的信号。并且，可以在同一列的多个电气电路20之间，并行地处理来自第((ρ+1)×λ+1)行到第((ρ+1)×λ+4)行的像素电路10的信号。在与对来自第((ρ+1)×λ+1)行到第((ρ+1)×λ+4)行的像素电路10的信号的处理不同的时间，执行对来自第(ρ×λ+1)行到第(ρ×λ+4)行的像素电路10的信号的处理。
图8示出像素电路10的等效电路的例子。像素电路10中的每一个具有作为光电二极管的光电转换元件601a、601b。像素电路10具有作为上述的放大元件的放大晶体管607。一个像素电路10对应于一个放大元件(放大晶体管607)。在如本实施例那样多个光电转换元件601a、601b共享放大晶体管607的情况下，一个像素电路10包括一个放大晶体管607和多个光电转换元件601a、601b。光电转换元件601a和601b接收透过未示出的一个微透镜和滤色器的光。换句话说，入射在光电转换元件601a上的光的波长与入射在光电转换元件601b上的光的波长基本上相等。像素PXC是对于微透镜、滤色器和光电转换元件601a、601b限定的光学单元。光电转换元件601a通过传送晶体管603a连接到电荷检测单元605。电荷检测单元605具有浮置扩散结构。传送晶体管603a的栅极通过控制线650连接到未示出的扫描电路。光电转换元件601b通过传送晶体管603b连接到电荷检测单元605。传送晶体管603b的栅极通过控制线655连接到未示出的扫描电路。
电荷检测单元605连接到复位晶体管606、和放大晶体管607的栅极。复位晶体管606和放大晶体管607接收电源电压Vdd。复位晶体管606的栅极通过控制线660连接到未示出的扫描电路。
放大晶体管607连接到选择晶体管608。选择晶体管608的栅极通过控制线665连接到未示出的垂直扫描电路。选择晶体管608连接到多个信号线14a～14d中的任一个信号线。根据本实施例的要连接到连接单元300的半导体元件100(101～106)是选择晶体管608，或者，如果选择晶体管608被省略，它是放大晶体管607。
图9示出电气电路20的等效电路的例子。例如，设置在输入单元210中的选择电路240可以是多路复用器。根据本实施例，连接到连接单元300的半导体元件200(201～206)可以是多路复用器的输入晶体管。本例子中的电气电路20可以包括作为主单元220的逐次逼近寄存器(SAR)模数转换器。由选择电路240选择的像素信号PIX通过被设置在输入单元210中的辅助电路250被输入到主单元220中的比较器电路260的反相输入端子(-)。辅助电路250可以是采样/保持电路和/或放大电路。参考信号REF被输入到比较器电路260的非反相输入端子(+)。参考信号REF是从信号产生电路290供给的。信号产生电路290可以包括数模转换器(DAC)。信号产生电路290的一部分可以包含于以矩阵形式布置的电气电路20中，并且剩余的部分可以被布置在***区域PR中(参见图1A和图1B)。比较器电路260输出比较信号CMP，该比较信号CMP指示比较结果是像素信号PIX和参考信号REF之间的大小关系。比较信号CMP由存储电路270存储。存储电路270可以是数字存储器。比较器电路260和存储电路270与来自信号产生电路290的同步信号CLK同步。信号产生电路290可以根据存储在存储电路270中的信号进行操作。存储电路270保持数字信号DIG。输出单元230包括要由扫描电路(未示出)选择的选择晶体管，并且当由扫描电路选择的选择晶体管接通时，可以从读出电路(未示出)读出来自希望的电气电路20的数据。从设置在输出单元230中的输出电路280输出数字信号(数据)。输出电路280可以包括例如感测放大器。输出电路280可以包括并行-串行转换器、和配置成通信低电压差分信号(LVDS)的接口电路。
具有第一信号电平的参考信号REF1被输入，并且指示比较结果的第一比较信号CMP1作为高阶位存储在存储器中。然后，基于第一比较信号CMP1的具有与第一信号电平不同的第二信号电平的参考信号REF2被输入，并且，指示比较结果的第二比较信号CMP2作为中间阶位存储在存储器中。然后，基于第二比较信号CMP2的具有与第二信号电平不同的第三信号电平的参考信号REF3被输入，并且指示比较结果的第三比较信号CMP3作为低阶位存储在存储器中。以这种方式，重复多个比较，使得可以获取具有多个位的数字信号DIG。
应当注意，电气电路20可以执行倾斜模数转换。在这种情况下，信号产生电路290产生作为参考信号REF的斜坡信号、和计数信号(未示出)。比较器电路260被配置为当参考信号REF和像素信号PIX之间的比较结果改变时反转比较信号CMP的输出。当比较信号CMP被反转时，存储电路270获得计数信号，使得可以获得对应于计数信号的计数值的数字信号DIG。
包括半导体装置的设备
在本实施例中，详细描述图1A中所示的设备EQP。半导体装置APR可以包括被配置为容纳半导体装置IC的封装PKG、以及作为芯片1和2的层叠构件的半导体装置IC。封装PKG可以包括半导体装置IC被固定于其上的基座构件、面向半导体装置IC的玻璃盖体、以及被配置为连接设置在基座构件上的端子和设置在所述半导体装置IC中的端子的诸如接合导线或凸块的连接构件。
设备EQP还可以包括光学***OPT、控制装置CTRL、处理装置PRCS、显示装置DSPL和存储装置MMRY中的至少一个。光学***OPT被配置为聚焦在作为光电转换装置的半导体装置APR上，诸如透镜、快门和反射镜。控制装置CTRL被配置为控制半导体装置APR，诸如为半导体装置，诸如ASIC。处理装置PRCS被配置为处理从半导体装置APR输出的信号，并且可以是用于构成AFE(模拟前端)或DFE(数字前端)的诸如CPU(中央处理单元)或ASIC(专用集成电路)的半导体装置。显示装置DSPL被配置为显示由半导体装置APR获取的信息(图像)，并且是EL显示装置或液晶显示装置。存储装置MMRY是被配置为存储由半导体装置APR获取的信息(图像)的磁性装置或半导体装置。存储装置MMRY可以是诸如SRAM或DRAM的易失性存储器或诸如闪速存储器或硬盘驱动的非易失性存储器。机器装置MCHN具有可移动部件或驱动部件，诸如马达或引擎。在设备EQP中，从半导体装置APR输出的信号可以显示在显示装置DSPL上，或者可以通过包含于设备EQP中的通信装置(未示出)向外传送。因此，除了包含于半导体装置APR中的存储控制单元和算术运算控制单元之外，设备EQP还可以包括存储器装置MMRY和处理装置PRCS。
图1A所示的设备EQP可以是诸如具有成像功能的信息终端(诸如智能电话和可穿戴终端)、照相机(诸如镜头替换照相机、小型照相机、摄像机和监视照相机)的电子设备。具有照相机的机器装置MCHN可以驱动用于变焦、聚焦和快门操作的光学***OPT部分。设备EQP可以是输送装置(移动体)，例如车辆、船舶或飞机。输送装置中的机器装置MCHN可以被用作移动装置。作为输送装置的设备EQP可以被配置成通过成像功能输送半导体装置APR辅助和/或自动驾驶(转向)。配置为辅助和/或自动驾驶(转向)的处理装置PRCS可以基于由半导体装置APR获取的信息执行用于操作作为移动装置的机器装置MCHN的处理。
根据本实施例的半导体装置APR可以为设计师、制造商、销售员、购买人和/或用户提供高价值。在设备EQP中安装半导体装置APR可以提高设备EQP的价值。因此，在制造或销售设备EQP时根据本实施例的设备EQP中的半导体装置APR的安装的确定可以有利地增加设备EQP的价值。
在不背离本公开的精神和范围的情况下，可以根据需要改变、变动或修改上述实施例。实施例的公开不仅可以包括这里指定的细节，而且还可以包括从说明书和附图中掌握的所有事项。具有相同名称但具有不同附图标记的组件可以区分为第一组件、第二组件和第三组件等。
本公开的实施例可以提供用于提高半导体装置的价值的有利技术。
虽然已参照示例性实施例说明了本发明，但应理解，本发明不限于公开的示例性实施例。以下的权利要求的范围应被赋予最宽的解释以包含所有的变型方式和等同的结构和功能。

Claims (20)

1.一种包括第一芯片和第二芯片的堆叠的半导体装置，其特征在于，第一芯片具有布置为J行和K列的矩阵形式的多个像素电路，第二芯片具有布置为T行和U列的矩阵形式的多个电气电路，
其中，第一芯片包含具有构成所述多个像素电路的多个半导体元件的第一半导体层、包含构成所述多个像素电路的M个布线层的第一布线结构、作为所述多个像素电路中的布置在所述K列中的一列中的像素电路的一部分的两个或更多个的像素电路连接到的第一信号线、和作为所述多个像素电路中的布置在所述K列中的所述一列中的像素电路的另一部分的两个或更多个的像素电路连接到的第二信号线，
其中，第二芯片包含具有构成所述多个电气电路的多个半导体元件的第二半导体层和包含构成所述多个电气电路的N个布线层的第二布线结构，
其中，第一布线结构被放置在第一半导体层和第二半导体层之间，
其中，第二布线结构被放置在第一布线结构和第二半导体层之间，
其中，包含于第一布线结构中的从第一半导体层起的第M布线层中并且连接到所述第一信号线的第一导电部分和包含于第二布线结构中的从第二半导体层起的第N布线层中并且连接到所述多个电气电路中的第一电路的第二导电部分电连接，
其中，包含于第M布线层中并且连接到所述第二信号线的第三导电部分和包含于第N布线层中并且连接到所述多个电气电路中的第二电路的第四导电部分电连接，
其中，从第二导电部分到构成所述多个像素电路的所述多个半导体元件的最短布线路径是第一长度，并且从第一导电部分到构成所述多个电气电路的所述多个半导体元件的最短布线路径是第二长度，
其中，从第四导电部分到构成所述多个像素电路的所述多个半导体元件的最短布线路径是第三长度，并且，从第三导电部分到构成所述多个电气电路的所述多个半导体元件的最短布线路径是第四长度，并且
其中，第三长度和第四长度的总和比第一长度和第二长度的总和长。
2.根据权利要求1所述的半导体装置，其中，第三长度比第一长度长。
3.根据权利要求1所述的半导体装置，其中，第四长度比第三长度长。
4.根据权利要求1所述的半导体装置，
其中，第四长度比第二长度长。
5.根据权利要求4所述的半导体装置，其中，M≤N。
6.根据权利要求4所述的半导体装置，其中，两个或更多个像素电路共同连接到所述第一信号线。
7.根据权利要求6所述的半导体装置，其中，所述第一信号线被包含于从第一半导体层到第一布线结构中的第m布线层的范围中，其中m<M。
8.根据权利要求6所述的半导体装置，其中，连接所述第一信号线和第一导电部分的导线被包含于从第一半导体层到第一布线结构的第m+μ布线层的范围中，其中m+μ>m。
9.根据权利要求6所述的半导体装置，其中，接收固定电势的导线被放置在连接所述第一信号线和第一导电部分的导线与所述第一信号线之间。
10.根据权利要求1所述的半导体装置，其中，第一导电部分和第二导电部分位于第一半导体层与所述第一电路之间。
11.根据权利要求1所述的半导体装置，
其中，从第三导电部分到构成所述多个电气电路的所述多个半导体元件的最短距离比从第一导电部分到构成所述多个电气电路的所述多个半导体元件的最短距离长。
12.根据权利要求11所述的半导体装置，
其中，所述第一布线结构包括所述多个像素电路中的至少两个像素电路分别连接到的多个信号线，所述多个信号线布置在所述K列所布置的方向，
其中，所述多个信号线中的第e1信号线连接到所述多个电气电路中的第p行第v列的电气电路，以及
其中，所述多个信号线中的第f1信号线连接到所述多个电气电路中的第q行第v列的电气电路。
13.根据权利要求12所述的半导体装置，
其中，所述多个信号线中的第e2信号线连接到所述多个电气电路中的第p行第w列的电气电路，以及
其中，所述多个信号线中的第f2信号线连接到所述多个电气电路中的第q行第w列的电气电路，并且
其中，e1<f1<e2<f2，以及T＝e2-e1。
14.根据权利要求12所述的半导体装置，
其中，所述多个信号线中的第g2信号线连接到所述多个电气电路中的第r行第w列的电气电路，以及
所述多个信号线中的第h2信号线连接到所述多个电气电路中的第s行第w列的电气电路。
15.根据权利要求11所述的半导体装置，其中，J≤T×U<J×K/2，10≤T<J，10≤U<K。
16.根据权利要求11所述的半导体装置，其中，所述多个电气电路中的每一个包含连接到所述多个像素电路中的两个或更多个像素电路的选择电路。
17.根据权利要求11所述的半导体装置，其中，所述多个电气电路中的每一个包含模数转换器。
18.根据权利要求17所述的半导体装置，其中，模数转换器是逐次逼近型模数转换器。
19.根据权利要求1所述的半导体装置，其中
J行和K列的所述矩阵形式布置在一区域内，并且
第一导电部分、所述第二导电部分、第三导电部分和第四导电部分在平面图中布置在所述区域中。
20.一种包括根据权利要求1～19中的任一项所述的半导体装置的设备，所述设备还包括以下项中的至少一些：
被配置为聚焦于所述半导体装置上的光学***，
被配置为控制所述半导体装置的控制装置，
被配置为处理从所述半导体装置输出的信号的处理装置，
被配置为基于通过所述半导体装置获得的信息被控制的机器装置，
被配置为显示通过所述半导体装置获得的信息的显示装置，以及
被配置为存储通过所述半导体装置获得的信息的存储装置。
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