JP7088224B2 - 半導体モジュールおよびこれに用いられる半導体装置 - Google Patents

半導体モジュールおよびこれに用いられる半導体装置 Download PDF

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Description

本発明は、パワー半導体素子を挟んで対向配置された2つの放熱部材を介した両面放熱構造の半導体モジュールおよびこれに用いられる半導体装置に関する。
従来、IGBT等のパワー半導体素子と、これを挟んで対向配置された2つの放熱部材とを備える両面放熱構造の半導体モジュールとして、例えば特許文献1に記載のものが挙げられる。特許文献1に記載の半導体モジュールは、下部ヒートシンクと、パワー半導体素子と、放熱ブロックと、上部ヒートシンクとがはんだを介してこの順に積層されている。また、この半導体モジュールは、リードフレームと、当該リードフレームとパワー半導体素子のゲートとを電気的に接続するワイヤと、これらを覆う封止材とを有してなる。そして、この半導体モジュールは、下部ヒートシンクおよび上部ヒートシンクのうちパワー半導体素子とは反対側の面が封止材から露出している。つまり、この半導体モジュールは、パワー半導体素子への通電により生じる熱をこれら2つのヒートシンク、すなわち放熱部材を介して外部に放出する構成とされている。
特開2001-156225号公報
上記の半導体モジュールにおいては、放熱ブロックは、2つの放熱部材間の隙間を所定以上とし、これらの放熱部材とワイヤとが接触して短絡することを防止するために配置される。
しかしながら、この放熱ブロックは、半導体モジュールの薄型化の阻害要因であると共に、パワー半導体素子から放熱部材までの熱抵抗を大きくする要因になっている。
本発明は、上記の点に鑑み、パワー半導体素子と、これを挟んで対向配置された2つの放熱部材とを備え、従来よりも薄型化および低熱抵抗化した両面放熱構造の半導体モジュール並びにこれに用いられる半導体装置を提供することを目的とする。
上記目的を達成するため、請求項1に記載の半導体モジュールは、第1放熱部材(1、7)と、半導体素子(20)と、その周囲を覆う封止材(21)と、半導体素子と電気的に接続された第1配線(26)および第2配線(27)を備え、半導体素子および封止材の上に形成された再配線層(24)と、を有してなり、第1放熱部材上に搭載された半導体装置(2)と、半導体装置上に配置された第2放熱部材(3、7)と、半導体装置と接合材(5)を介して電気的に接続されたリードフレーム(4)と、第1放熱部材の一部、半導体装置、および第2放熱部材の一部を覆う封止材(6)とを備え、半導体装置は、第2放熱部材のうち半導体装置と向き合う他面(3b)の外郭から一部がはみ出しており、第2配線は、その一端が、半導体装置のうち他面の外郭からはみ出した部分まで延設されており、一端がはんだを介してリードフレームと電気的に接続されている。
これにより、半導体装置と第2放熱部材、および半導体装置とリードフレームが、それぞれ接合材を介して接続された両面放熱構造の半導体モジュールとなる。そのため、この半導体モジュールは、従来構造では必要であった放熱ブロックおよびワイヤが不要となり、その分だけ厚みと熱抵抗が小さくなることから、従来よりも薄型化および低熱抵抗化される。
請求項22に記載の半導体装置は、第1放熱部材(1、7)と第2放熱部材(3、7)とを備える両面放熱構造の半導体モジュールに用いられ、第1放熱部材と第2放熱部材との間に配置される半導体装置であって、一面とその反対面の他面とを有する半導体素子(20)と、半導体素子の周囲を囲む封止材(21)と、半導体素子の一面と封止材の一部とを覆う再配線層(24)とを備え、再配線層は、絶縁層(25)と第1配線(26)と、第2配線(27)とを有してなり、第1配線は、絶縁層内に形成されると共に、半導体素子に一端が接続され、上面視にて、半導体素子の外郭内側に配置され、第2配線は、絶縁層内に形成されると共に、半導体素子に一端が接続され、上面視にて、他端が半導体素子の外郭よりも外側の領域にまで延設されている。
これによれば、上記の半導体装置は、放熱ブロックおよびワイヤを用いずに、第2放熱部材およびリードフレームとはんだ接合が可能となり、従来よりも薄型化および低熱抵抗化された半導体モジュールを製造するために適した構成となる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第1実施形態の半導体モジュールの構成を示す断面図である。 図1中の半導体装置の構成を示す断面図である。 図2の半導体装置を示す斜視図である。 従来の半導体モジュールの構成を示す断面図である。 図1の半導体モジュールの製造工程のうち半導体装置の製造工程であって、半導体基板の準備工程を示す断面図である。 図5Aに続く半導体装置の製造工程を示す断面図である。 図5Bに続く半導体装置の製造工程を示す断面図である。 図5Cに続く半導体装置の製造工程を示す断面図である。 図5Dに続く半導体装置の製造工程を示す断面図である。 図5Eに続く半導体装置の製造工程を示す断面図である。 図5Fに続く半導体装置の製造工程を示す断面図である。 図5Gに続く半導体装置の製造工程を示す断面図である。 図5Hに続く半導体装置の製造工程を示す断面図である。 図5Iに続く半導体装置の製造工程を示す断面図である。 図5Jに続く半導体装置の製造工程を示す断面図である。 図5Kに続く半導体装置の製造工程を示す断面図である。 図5Lに続く半導体装置の製造工程を示す断面図である。 図1の半導体モジュールの製造工程であって、半導体装置の搭載工程を示す断面図である。 図6Aに続く半導体モジュールの製造工程を示す断面図である。 図6Bの製造工程を示す平面図である。 図6Bに続く半導体モジュールの製造工程を示す断面図である。 第2実施形態の半導体モジュールの構成を示す断面図である。 第3実施形態の半導体モジュールの構成を示す断面図である。 図8の半導体モジュールのうち半導体装置を示す斜視図である。 図8の半導体モジュールにおける各構成要素の配置例を示す平面図である。 第3実施形態の半導体モジュールの変形例の構成を示す断面図である。 第4実施形態の半導体モジュールにおけるリードフレームの構成例を示す断面図である。 図12に示すXIIIの方向から見た矢視図である。 応力緩和部を備えないリードフレームに生じる応力を説明するための図である。 応力緩和部の第1の変形例を示す図であって、図13に相当する矢視図である。 応力緩和部の第2の変形例を示す図であって、図12に相当する断面図である。 図16に示すXVIIの方向から見た矢視図である。 第5実施形態の半導体モジュールの構成を示す断面図である。 ヒートシンクのうち半導体装置に対向する面について説明するための図である。 ヒートシンクの他面と半導体装置の一面との隙間について説明するための図である。 第5実施形態の半導体モジュールの変形例の構成を示す断面図である。 第6実施形態の半導体モジュールにおける半導体装置の構成例を示す断面図である。 第7実施形態の半導体モジュールにおけるリードフレームの構成例を示す断面図である。 第7実施形態に係るリードフレームの変形例の構成を示す断面図である。 第8実施形態の半導体モジュールにおける半導体装置の構成例を示す断面図である。 第8実施形態に係る半導体装置における突起部の配置例を示す平面図である。 第8実施形態に係る半導体装置における突起部の他の配置例を示す平面図である。 第3実施形態の他の変形例の構成を示す断面図である。 他の実施形態における半導体装置の変形例の構成を示す断面図である。 第2実施形態の変形例の構成を示す断面図である。 第3実施形態の別の変形例の構成を示す断面図である。 第1実施形態の変形例の構成を示す断面図である。 図32に示す半導体モジュールの製造工程のうち封止材の成形工程を示す図である。 第5実施形態の他の変形例の構成を示す断面図である。 段差部を備える伝熱絶縁基板を用いた半導体モジュールの構成例を示す断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
第1実施形態の半導体モジュールS1について、図1~図3を参照して説明する。半導体モジュールS1は、例えば、自動車の走行用モータに電力を供給するために直流電流を交流電流に変換する電力変換装置等に用いられると好適であり、「パワーカード」と称され得る。
図1では、後述する第2ヒートシンク3のうち別断面において外部に接続される配線部分を破線で示している。図2では、後述する絶縁層25を便宜的に区画した領域の境界を破線で示している。また、図2は、図3に一点鎖線で示すII-II間の断面図に相当する。
(構成)
本実施形態の半導体モジュールS1は、図1に示すように、第1ヒートシンク1と、半導体装置2と、第2ヒートシンク3と、リードフレーム4と、接合材5と、封止材6とを有してなる。半導体モジュールS1は、2つのヒートシンク1、3が半導体装置2を挟んで対向配置されており、半導体装置2で生じる熱がこれらのヒートシンク1、3を介して両面から外部に放出される両面放熱構造とされている。
第1ヒートシンク1は、図1に示すように、表裏の関係にある上面1aおよび下面1bを備える板状とされ、例えばCu(銅)やFe(鉄)等の金属材料等により構成される。第1ヒートシンク1は、上面1a上にはんだによりなる接合材5を介して半導体装置2が搭載されると共に、下面1bが封止材6から露出している。第1ヒートシンク1は、本実施形態では、半導体装置2の通電における電流経路とされており、例えば図1に示すように、上面1a側の一部が封止材6の外部まで延設されている。つまり、第1ヒートシンク1は、本実施形態では、放熱部材および配線の2つの役割を果たす。なお、第1ヒートシンク1は、「第1放熱部材」と称し得る。
半導体装置2は、図2に示すように、表面2aと裏面2bとを有する板状とされ、半導体素子20と、封止材21と、第1電極22と、第2電極23と、再配線層24とを有してなる。半導体装置2は、第2電極23に接続された第2配線27を再配線層24の一部として有すると共に、第2配線27の一端が半導体素子20の外郭よりも外側にまで延設された、ファンアウト型のパッケージ構造(以下「FOパッケージ構造」という)とされている。なお、半導体装置2は、FOパッケージ構造とされていればよく、ウェハレベルのパッケージ構造であってもよいし、パネルレベルのパッケージ構造であってもよい。
半導体装置2は、図1に示すように、第1ヒートシンク1の上面1aの外郭内側に配置されている。また、半導体装置2は、その一部が第2ヒートシンク3のうち対向する他面3bの外郭よりも外側にはみ出しており、そのはみ出した部分にまで第2配線27の一端が延設された構造とされている。これは、リードフレーム4とのワイヤ接続、および半導体装置2と第2ヒートシンク3との間の放熱ブロックを不要とし、従来よりも薄型化および低熱抵抗化を可能とするためである。この詳細については、後述する。
半導体素子20は、主としてシリコン、シリコンカーバイド等の半導体材料により構成され、例えばMOSトランジスタ、IGBT(絶縁ゲートバイポーラトランジスタ)等のパワー半導体素子であり、通常の半導体プロセスにより製造される。半導体素子20は、第1電極22および第2電極23が形成された面の反対面に図示しない第3電極が形成されており、第3電極が接合材5を介して第1ヒートシンク1の上面1aと電気的に接続されている。
封止材21は、図2に示すように、半導体素子20の周囲を覆う部材であり、例えばエポキシ樹脂等の任意の樹脂材料により構成される。封止材21は、半導体素子20の端面を覆いつつ、半導体素子20のうち第1電極22が形成された面とは反対側の面と共に半導体装置2の裏面2bを構成している。
第1電極22、第2電極23および図示しない第3電極は、例えば、Cu等の金属材料で構成され、電解メッキ等により半導体素子20の一面上に形成される。第1電極22および第3電極は、一対とされ、半導体素子20の主な電流経路とされている。第1電極22は、例えばエミッタ電極とされる。第2電極23は、複数形成され、そのうちの少なくとも1つが、例えばゲート電極とされ、第1電極22と第3電極との間の電流のオンオフを制御するために用いられる。また、複数の第2電極23のうちゲート電極とは異なるものは、例えば、他にも素子上のセンサー用端子等として用いられる。
なお、第1電極22、第2電極23は、後述する製造方法にて、第1配線26、第2配線27と同様に、電解メッキによりCu等の金属材料で構成されることで、Al(アルミニウム)等の材料で構成された場合に比べ、放熱性が向上する。
再配線層24は、図2に示すように、絶縁層25と、第1電極22に接続された第1配線26と、第2電極23に接続された第2配線27とを有してなり、半導体素子20および封止材21の上に通常の再配線技術により形成される。
絶縁層25は、例えば、ポリイミド等の絶縁性材料によりなり、任意の塗布工程等により形成される。
第1配線26および第2配線27は、例えば、Cuの金属材料等によりなり、電解メッキ等により形成される。第1配線26は、上面視にて、半導体素子20の外郭内側に形成され、その一端が接合材5を介して第2ヒートシンク3に電気的および熱的に接続されている。第2配線27は、上面視にて、一端が半導体素子20の外郭よりも外側に延設されると共に、接合材5を介してリードフレーム4と電気的に接続されている。第2配線27は、例えば図3に示すように、複数形成され、いずれも一端が半導体素子20の外郭の外側に延設される。なお、図3では、第2配線27が5つ形成され、それぞれが異なる第2電極23に接続された例を示しているが、第2電極23および第2配線27の数については任意である。
第2ヒートシンク3は、図1に示すように、表裏の関係にある一面3aおよび他面3bを備える板状とされ、第1ヒートシンク1と同様の材料により構成される。第2ヒートシンク3は、本実施形態では、半導体装置2の表面2aの一部と対向配置されている。第2ヒートシンク3は、本実施形態では、接合材5を介して第1配線26と電気的に接続されることで、第1ヒートシンク1と同様に半導体素子20の電流経路とされており、図1の別断面において、他面3b側の一部が封止材6の外部まで延設されている。つまり、第2ヒートシンク3は、本実施形態では、放熱部材および配線の2つの役割を果たす。なお、第2ヒートシンク3は、「第2放熱部材」と称し得る。
リードフレーム4は、例えば、CuやFe等の金属材料によりなり、図1に示すように、半導体装置2のうち第2配線27と接合材5を介して電気的に接続される。リードフレーム4は、例えば第2電極23と同数の複数のリードを備える。なお、これらのリードは、封止材6の形成までは、図示しないタイバーにより隣接する複数のリードが連結されているが、封止材6の形成後にプレス打ち抜き等によりタイバーが除去されることで分離した状態となる。また、リードフレーム4は、第2ヒートシンク3と同一の部材として構成され、封止材6の形成まで図示しないタイバーにより連結されていてもよい。この場合であっても、リードフレーム4は、封止材6の形成後にプレス打ち抜き等によりタイバーが除去されることで、第2ヒートシンク3と分離した状態となる。
接合材5は、半導体モジュールS1の構成要素同士を接合する接合材であり、電気的に接続するために導電性を有する材料、例えばはんだなどが用いられる。なお、接合材5は、はんだに限定されるものではないが、少なくともワイヤとは異なるものが用いられる。
封止材6は、例えばエポキシ樹脂等の熱硬化性樹脂等によりなり、図1に示すように、ヒートシンク1、3の一部、半導体装置2、リードフレーム4の一部および接合材5を覆っている。
以上が、本実施形態の半導体モジュールS1の基本的な構成である。
(効果)
次に、本実施形態の半導体モジュールS1の効果について、図4に示す従来構造の半導体モジュールS100と対比して説明する。
まず、従来構造の半導体モジュールS100について、簡単に説明する。なお、半導体モジュールS100の構造については公知のため、ここでは、半導体装置2との相違点について主に述べる。
従来構造の半導体モジュールS100は、図4に示すように、半導体装置101と、これを挟んで対向配置されたヒートシンク1、3と、放熱ブロック102と、ワイヤ103と、リードフレーム4と、接合材5と、封止材6とを有してなる。
半導体装置101は、図4に示すように、第1電極22、第2電極23および図示しない第3電極を備える半導体素子20によりなり、半導体装置2と異なり、封止材21および再配線層24を有していない。半導体装置101は、接合材5を介して第1ヒートシンク1上に搭載されると共に、第1ヒートシンク1の上面1aの外郭内側かつ第2ヒートシンク3の他面3bの外郭内側に配置されている。
放熱ブロック102は、Cu等の金属材料によりなり、図4に示すように、その一方の面が半導体素子20の第1電極22と接合材5を介して接続され、他方の面が接合材5を介して第2ヒートシンク3に接続されている。放熱ブロック102は、半導体素子20の電流経路を構成すると共に、半導体素子20で生じる熱を第2ヒートシンク3に伝搬する役割を果たす。また、放熱ブロック102は、半導体素子20と第2ヒートシンク3との隙間を所定以上とし、第2電極23に接続されたワイヤ103が、第2ヒートシンク3に接触して短絡することを防止するために配置される。
ワイヤ103は、Al(アルミ)、Au(金)等の金属材料により構成され、第2電極23およびリードフレーム4にワイヤボンディングにより接合され、これらを電気的に接続している。
上記した従来の半導体モジュールS100は、半導体装置101と第2ヒートシンク3との間に放熱ブロック102を配置して隙間を確保する必要があるため、これ以上の薄型化が難しい構造である。また、半導体モジュールS100は、半導体装置101と第2ヒートシンク3との間に、2層の接合材および1つの放熱ブロック102が介在しており、その分だけ熱抵抗が大きくなってしまう。
これに対して、本実施形態の半導体モジュールS1は、半導体装置2が、再配線層24を有する構成とされると共に、その一部が第2ヒートシンク3の他面3bの外郭よりも外側にはみ出すように配置されている。また、半導体モジュールS1は、半導体装置2のうち第2ヒートシンク3の他面3bの外郭よりも外側に延設された第2配線27が、はんだによりなる接合材5を介してリードフレーム4と接合された構造である。よって、半導体モジュールS1では、半導体装置2と第2ヒートシンク3とを直接はんだ接合することが可能となり、放熱ブロック102およびワイヤ103が不要となる。
その結果、半導体装置2と第2ヒートシンク3とを接続するものが1層の接合材5のみとなり、放熱ブロック102および1層の接合材5の分だけ厚みが小さくなり、かつ、熱抵抗が小さい構造の半導体モジュールとなる。別の観点では、半導体装置2は、FOパッケージ構造とされることで、リードフレーム4とのはんだ接合が可能となり、両面放熱構造の半導体モジュールの薄型化および低熱抵抗化に適した構造となるとも言える。また、半導体装置2は、再配線層24を有する構成とされることで、第1電極22や第2電極23の平面サイズ、ひいては半導体素子20の平面サイズを小さくでき、コスト面を改善する効果も期待される。
なお、単に第2ヒートシンク3の面積を小さくし、再配線層24を形成していない半導体素子20の第2電極23を第2ヒートシンク3の外郭よりも外側に配置して、ワイヤ103で第2電極23とリードフレーム4とを接続することも考えられる。
しかしながら、この方法の場合、放熱ブロック102が不要となり、その分の熱抵抗が小さくなるものの、第2ヒートシンク3の平面サイズについても小さくなり、その分だけ熱抵抗が大きくなってしまう。その結果、このような構造とされた半導体モジュールは、従来に比べて放熱性能が変わらないか、むしろ悪化するおそれがある。また、ワイヤ103を接続するために、第2電極23の平面サイズを大きくしなければならず、これに伴い、半導体素子20の平面サイズが大きくなるため、コスト面の悪化が懸念される。さらに、ワイヤ103を用いる場合、短絡を防ぐために配線長さが必要となると共に、インダクタンスが大きくなるため、交流電源と接続するとき、高周波信号にノイズが生じやすくなる。
したがって、FOパッケージ構造とされた半導体装置2を用いる半導体モジュールS1は、従来よりも、薄型化および低熱抵抗化された構造となることに加え、高周波信号のノイズ低減や半導体素子20の小型化によるコスト低減の効果も期待される。
(製造方法)
次に、本実施形態の半導体モジュールS1の製造方法の一例について、図5A~図6Cを参照して説明する。
まず、図5Aに示すように、通常の半導体プロセスで製造された半導体素子20を用意し、半導体素子20のうち後ほど第1電極22および第2電極23を形成する面を支持基板110に貼り付けて保持する。なお、この支持基板110としては、例えば、表面にシリコンとの密着性の高い図示しない粘着性シートを備える任意のものが使用される。
続いて、図示しない金型を用意し、コンプレッション成形等により、支持基板110に保持された半導体素子20をエポキシ樹脂等の樹脂材料で覆い、加熱等により硬化することで、図5Bに示すように、封止材21を成形する。その後、封止材21により覆われた半導体素子20を支持基板110から剥離する。
次いで、半導体素子20が露出した面上に、ポリイミド等の感光性の樹脂材料を含む溶液をスピンコート法等により塗布して乾燥し、図5Cに示すように、絶縁層25を構成する第1層251を形成する。
そして、図5Dに示すように、フォトリソグラフィエッチング法により、第1層251のパターニングを行った後、スパッタリング等の真空成膜法によりCu等によりなる第1のシード層281を形成する。
その後、図5Eに示すように、第1層251および第1のシード層281を覆うレジスト層253を形成する。レジスト層253は、感光性の樹脂材料を用い、第1層251と同様にスピンコート法等により形成されることができる。
続いて、第1層251のパターニングと同様の工程により、レジスト層253のパターニングを行い、図5Fに示すように、第1層251が除去された領域を含む開口部を形成する。
次いで、電解メッキ等によりCu等によるメッキ層を形成し、図5Gに示すように、第1電極22および第2電極23を形成し、続けて、第1配線26の一部と第2配線27の一部を形成する。
そして、図5Hに示すように、レジスト層253を剥離液等により除去した後、エッチング液により第1のシード層281のうちレジスト層253の除去によって露出した部分を除去する。
その後、図5Iに示すように、第1層251と同じように感光性の樹脂材料を用い、スピンコート法により、絶縁層25を構成する第2層252を形成した後、フォトリソグラフィエッチング法によりパターニングを行う。
続いて、図5Jに示すように、スパッタリング等の真空成膜法によりCu等によりなる第2のシード層282を形成する。第2のシード層282を形成後、上記と同様の工程により、第2層252上にレジスト層253を成膜し、パターニングを行うことで、図5Kに示すように、第2層252、第1配線26の一部および第2配線27の一部を覆うレジスト層253を形成する。
次いで、電解メッキ等によりCu等によりなる、第1配線26および第2配線27の残部を形成した後、剥離液によりレジスト層253を除去し、レジスト層253の除去によって露出した第2のシード層282をエッチング液等で除去する。これにより、図5Lに示すように、半導体素子20および封止材21上に、第1配線26と第2配線27とを備える再配線層24が形成される。
そして、図5Mに示すように、封止材21のうち再配線層24の反対側の面を研磨等により薄肉化し、半導体素子20を露出させる。その後、半導体素子20の露出面に、スパッタリング等の真空成膜法により、図示しない第3電極を形成する。なお、図示しない第3電極は、半導体素子20の露出面だけに形成されてもよいし、当該露出面に加えて、封止材21のうち再配線層24の反対側の面を含めた研磨面の全面に形成されてもよい。前者の場合、図示しないメタルマスクを用いることで、半導体素子20の露出面のみに第3電極を形成することができる。
上記の工程により、半導体装置2を製造することができるが、上記以外の他の任意の半導体プロセスが採用されてもよい。例えば、図5Aに示した半導体素子20を用意する工程において、第3電極が形成された半導体素子20を用意してもよい。この場合、第3電極を封止材21で覆った後に、封止材21を薄肉化することで第3電極を露出させることとなるが、特に支障はない。このように、半導体装置2の製造工程については、適宜変更されてもよい。
続いて、図6Aに示すように、Cu等の金属材料によりなる第1ヒートシンク1を用意し、半導体装置2をその上にはんだ接合する。なお、第1ヒートシンク1は、例えば、Cuによりなる金属板にプレス打ち抜き加工を施した後、ドライエッチングにより外部の電源等に接続する配線部分を形成すること等の任意の工程により得られる。
次いで、図6Bに示すように、半導体装置2の第1配線26および第2配線27上にはんだを塗布した後、第1配線26上に別途用意した第2ヒートシンク3を載せ、第2配線27上にリードフレーム4を載せて、はんだ接合をする。これにより、図6Cに示すように、半導体装置2は、平面視にて、第1ヒートシンク1の外郭内側に配置され、かつ第2ヒートシンク3の外郭から一部がはみ出すと共に、当該はみ出した部分でリードフレーム4が接続された状態となる。なお、半導体装置2は、図6Cに示すように、少なくとも一方のヒートシンクのうち半導体装置2に接続される部分よりも大きい平面寸法とされることが好ましい。これは、次に説明する封止材6の成形において、樹脂材料を充填し易くなり、ボイドが生じることが抑制されるためである。また、第2ヒートシンク3は、第1ヒートシンク1と同様の工程により得られる。さらに、リードフレーム4は、例えば、Cuによりなる金属板にプレス打ち抜き加工を施す等の任意の工程により得られる。加えて、半導体装置2と、第2ヒートシンク3およびリードフレーム4とをはんだ接合した後に、半導体装置2と第1ヒートシンク1とをはんだ接合しても構わない。
そして、図6Dに示すように、上型301と下型302とによりなり、封止材6の外形に相当するキャビティ303を有する金型300を用意する。その後、このキャビティ303内にヒートシンク1、3およびリードフレーム4がはんだ接合された半導体装置2を投入する。このワークを投入後、エポキシ樹脂等の樹脂材料を図示しない注入口からキャビティ303内に注入し、加熱等により硬化させて封止材6を成形する。封止材6の成形後、ワークを金型300から離型し、プレス打ち抜き加工等によりリードフレーム4のタイバーを除去することで、本実施形態の半導体モジュールS1を製造することができる。
本実施形態によれば、半導体装置2がFOパッケージ構造とされ、半導体装置2と、第2ヒートシンク3およびリードフレーム4とが直接はんだ接合されることで、放熱ブロック102およびワイヤ103を必要としない両面放熱構造の半導体モジュールS1となる。そのため、放熱ブロック102およびワイヤ103を備える従来の半導体モジュールS100に比べ、薄型化および低熱抵抗化がされた半導体モジュールS1となる。
(第2実施形態)
第2実施形態の半導体モジュールS2について、図7を参照して説明する。図7では、別断面において、後述する伝熱絶縁基板7から外部に延設された配線を破線で示している。
本実施形態の半導体モジュールS2は、図7に示すように、第1ヒートシンク1と半導体装置2との間、および半導体装置2と第2ヒートシンク3との間のそれぞれに、伝熱絶縁基板7が合計2つ配置されている点で上記第1実施形態と相違する。本実施形態では、この相違点について主に説明する。
伝熱絶縁基板7は、図7に示すように、電気伝導部71と、絶縁部72と、熱伝導部73とがこの順に積層された構成とされている。一方の伝熱絶縁基板7は、電気伝導部71が半導体装置2と接合材5を介して接続されると共に、熱伝導部73が図示しないはんだ等を介して第1ヒートシンク1と接続されている。他方の伝熱絶縁基板7は、電気伝導部71が半導体装置2と接合材5を介して接続されると共に、熱伝導部73が図示しないはんだ等を介して第2ヒートシンク3と接続されている。
伝熱絶縁基板7は、電気伝導部71、絶縁部72および熱伝導部73がいずれも熱伝導性の高い材料により構成され、全体として熱伝導性が高められる一方で、電気伝導部71と熱伝導部73とが絶縁部72により電気的に独立した構成とされている。この伝熱絶縁基板7を介することで、半導体モジュールS2は、半導体装置2が第1ヒートシンク1および第2ヒートシンク3と電気的には独立しつつも、熱的に接続された構成とされている。言い換えると、本実施形態の半導体モジュールS2は、第1放熱部材が第1ヒートシンク1と伝熱絶縁基板7とにより、第2放熱部材が第2ヒートシンク3と伝熱絶縁基板7とにより構成され、伝熱絶縁基板7側が半導体装置2に接続された構造とも言える。
伝熱絶縁基板7は、例えば、電気伝導部71が主にCu等の金属材料で、絶縁部72が主にAl(アルミナ)やAlN(窒化アルミニウム)等の絶縁性材料で、熱伝導部73が主にCu等の金属材料で、それぞれ構成される。伝熱絶縁基板7としては、例えば、DBC(Direct Bonded Copperの略)基板が用いられる。
伝熱絶縁基板7のうち電気伝導部71は、一部が外部の電源等に接続する配線とされているか、またはリードフレーム4などの他の配線が接続されており、半導体素子20との電気的なやり取りが可能とされている。
本実施形態によっても、放熱ブロック102およびワイヤ103が不要な構造であるため、上記第1実施形態と同様の効果が得られる。
また、半導体モジュールS2は、伝熱絶縁基板7により半導体装置2とヒートシンク1、3とが絶縁されており、外部の冷却器等に接続する際、冷却器等と半導体モジュールS2との間に絶縁層を別途介在させる必要がない構造である。そのため、この半導体モジュールS2は、外部の冷却器等に接続する際の信頼性が高くなるとの効果が期待される。
(第3実施形態)
第3実施形態の半導体モジュールS3について、図8~図10を参照して説明する。
本実施形態の半導体モジュールS3は、図8に示すように、半導体装置2が2つの半導体素子20と中継部材29と有してなり、ヒートシンク1、3に加えて、ヒートシンク8、9をさらに有して構成とされている点で上記第1実施形態と相違する。本実施形態では、この相違点について主に説明する。
半導体装置2は、本実施形態では、各種電極を備える半導体素子20と、その上に形成された第1配線26および第2配線27とを有する部分(以下、便宜的に「素子部」という)を2つ有してなる。また、半導体装置2は、これら2つの素子部の間に厚み方向において貫通する中継部材29を有した構成とされている。
以下の説明において、2つの半導体素子20を区別して分かりやすくするため、図8に示すように、便宜的に、ヒートシンク1、3に接続された半導体素子20を「第1半導体素子201」と称し、他方を「第2半導体素子202」と称する。なお、本実施形態では、これらの半導体素子201、202が、同一の構成とされた例について説明する。
第1半導体素子201および第2半導体素子202には、例えば、図9に示すように、いずれも第1配線26および複数の第2配線27が形成されており、2つの素子部は、その向きを揃えて配置されている。なお、図9の一点鎖線で示すII-II間における、断面構成およびヒートシンク1、3との接続については、上記第1実施形態における半導体装置2と同じである。
中継部材29は、例えば図8に示すように、第1部材29aと第2部材29bとを有してなり、半導体装置2の厚み方向において、ヒートシンクと当該ヒートシンクとは異なる部材とを電気的に接続する部材である。中継部材29は、例えば、Cuなどの金属材料により構成され、電解メッキ等により形成される。具体的には、例えば、離間した2つの半導体素子201、202の間に第2部材29bとしてCuピラーを配置し、これらを封止材21で覆う。この第2部材29bは、図8に示す例では、厚み方向の寸法が、第1電極22が形成された半導体素子201、202と同じとされており、封止材21で覆った後においては、半導体素子201、202のうち第1電極22が形成される側の面と共に露出している。その後、再配線層24の形成時に、Cuピラー上において残部である第1部材29aを再配線層24と同様の方法で延設することで、中継部材29を形成することができる。なお、封止材21で覆うピラーは、導電性を有する材料で構成されればよく、Cu以外でも構わない。中継部材29は、例えば、図8に示すように、第1ヒートシンク1および第4ヒートシンク9を接続するために用いられ、2つの半導体素子20の間の電流経路となる。中継部材29は、図8に示す例では、半導体装置2のうち第2ヒートシンク3から露出する部分、かつ第1ヒートシンク1の外郭内側に位置する部分に配置される。この中継部材29の平面レイアウトの例については、後述する。
第3ヒートシンク8は、図8に示すように、第1ヒートシンク1と同様に、表裏の関係にある上面8aと下面8bとを有する板状とされ、Cu等の金属材料により構成される。第3ヒートシンク8は、上面8a上に、半導体装置2のうち第2半導体素子202を備える素子部が接合材5を介して搭載されると共に、下面8bが封止材6から露出している。第3ヒートシンク8は、第1ヒートシンク1と直接的に接続されないよう、すなわち短絡しないように、第1ヒートシンク1とは所定以上の間隔を隔てて配置される。つまり、第3ヒートシンク8は、半導体装置2のうち第1ヒートシンク1と向き合う裏面2bに向き合いつつ、第1ヒートシンク1と封止材6を隔てて配置される。なお、第3ヒートシンク8は、「第3放熱部材」と称され得る。
第4ヒートシンク9は、図8に示すように、第2ヒートシンク3と同様に、表裏の関係にある一面9aと他面9bとを有する板状とされ、Cu等の金属材料により構成される。第4ヒートシンク9は、他面9bが、半導体装置2のうち第2半導体素子202を備える素子部と向き合う配置とされると共に、接合材5を介して第2半導体素子202と電気的に接続されている。第4ヒートシンク9は、一面9aが封止材6から露出している。第4ヒートシンク9は、第2ヒートシンク3と直接的に接続されて短絡しないようにする観点から、第2ヒートシンク3とは所定以上の間隔を隔てて配置されている。つまり、第4ヒートシンク9は、半導体装置2のうち第2ヒートシンク3と向き合う表面2aと向き合いつつ、第2ヒートシンク3と封止材6を隔てて配置される。なお、第4ヒートシンク9は、「第4放熱部材」と称され得る。
なお、半導体装置2のうち第2半導体素子202を備える素子部は、第3ヒートシンク8の上面8aの外郭内側に配置されている。また、当該素子部のうち第2配線27の一端は、第4ヒートシンク9の他面9bの外郭よりも外側に配置され、上記第1実施形態と同様に、図8の別断面において、リードフレーム4とはんだ接合されている。
つまり、本実施形態の半導体モジュールS3は、封止材6内に両面放熱構造とされた2つの素子部を備え、これらが中継部材29を介して電気的に直列に接続された構成とされている。このような半導体モジュールS3は、「2in1構造」と称され得る。
次に、4つのヒートシンク1、3、8、9と中継部材29との平面レイアウトの一例について、図10を参照して説明する。
例えば、半導体モジュールS3は、図10に示すように、2つの半導体素子20を備える半導体装置2が、対向配置されたヒートシンク1、3、および対向配置されたヒートシンク8、9のそれぞれの間に配置された構成とされる。また、半導体モジュールS3は、さらに、第1ヒートシンク1と第3ヒートシンク8との間に配置され、中継部材29を介して第2ヒートシンク3と電気的に接続された第5ヒートシンク10を備えている。
このような構成において、半導体装置2は、2つの中継部材291、292を備えている。例えば、第1の中継部材291は、図10に示すように、一面3aに対する法線方向から見て、第1ヒートシンク1と第4ヒートシンク9とが重畳している部分に配置され、それぞれのヒートシンクと接合材5を介して接続される。第2の中継部材292は、一面3aに対する法線方向から見て、第2ヒートシンク3と第5ヒートシンク10とが重畳している部分に配置され、それぞれのヒートシンクと接合材5を介して接続される。このようなレイアウトとされた半導体モジュールS3は、2つの半導体素子20それぞれについてオンオフの制御により、電流値を適宜変更される構成となる。
また、図10に示すように、複数のリードフレーム4は、2つの素子部に形成された図示しない第2配線27と、第2ヒートシンク3および第4ヒートシンク9の外郭外側で接続されている。そのため、本実施形態のように2in1構造であっても、放熱ブロック102およびワイヤ103が不要であり、従来よりも薄型化および低熱抵抗化される。
本実施形態によれば、上記第1実施形態と同様の効果が得られる。
(第3実施形態の変形例)
第3実施形態の変形例である半導体モジュールS4について、図11を参照して説明する。半導体モジュールS4は、図11に示すように、中継部材29の断面形状が変更されている点で、上記第3実施形態と相違する。
中継部材29は、本変形例では、断面視にて、少なくとも1箇所の段差部を有する形状とされている。また、中継部材29は、図11に示すように、第2部材29bが段差部を有する形状とされ、第1部材29aが位置をずらして延設されることで、半導体装置2の表面2aから露出する部分と、半導体装置2の裏面2bから露出する部分とが、オフセットされている。中継部材29は、基本的には、上記第3実施形態で上述した方法により形成される。例えば、まず、第2部材29bとして段差部を有するCuピラーの一部を封止材21で覆う。このとき、第2部材29bは、上記第3実施形態と同様に、半導体素子201、202のうち第1電極22が形成される側の面と共に、これと同じ側の面が封止材21から露出している。その後、平面視にて、当該Cuピラーのうち裏面2bから露出する部分とオフセットした位置において、第1部材29aを再配線層24と同様の方法で厚み方向に延設する。これにより、中継部材29は、段差部を有する形状になると共に、表面2aから露出する部分と裏面2bから露出する部分とがオフセットされる。なお、本変形例において、封止材21で覆うピラーは、柱状であってもよいし、段差部を有する形状(例えば断面視でL字状等)であってもよく、任意である。また、中継部材29は、ピラーが前者の場合には、平面視にてピラーの外郭からはみ出す部分を形成した後、当該はみ出した部分上にて残部を厚み方向に延設されることで形成される。中継部材29は、ピラーが後者の場合、ピラーの再配線層24を形成する側の面であって、封止材21の裏面側で露出する部分とはオフセットした位置にて残部を厚み方向に延設されることで形成される。上記した方法により、半導体装置2の表面2aから露出する部分と、裏面2b側から露出する部分とがオフセットされるように形成された中継部材29は、少なくとも1つの段差部を有する断面形状となる。これにより、薄型化だけでなく、平面サイズの小型化の効果が得られる。
具体的には、上記第3実施形態のように、中継部材29の断面形状が長方形状とされた場合には、中継部材29と第2ヒートシンク3との短絡を防止するためには、第1ヒートシンク1の幅寸法を第2ヒートシンク3よりも大きくする必要がある。また、図11に示すように、第1ヒートシンク1と第3ヒートシンク8との間隔、および第2ヒートシンク3と第4ヒートシンク9との間隔は、これらの間における短絡防止の観点から、いずれも所定以上のXとされる必要がある。これらを考慮すると、上記第3実施形態では、第1ヒートシンク1の幅寸法は、第2ヒートシンク3に少なくとも第4ヒートシンク9との間隔Xに加えて、中継部材29を接続するためのスペース分を加味したものとなる。
これに対して、本変形例では、中継部材29は、半導体装置2内で折り曲げられた形状とされ、第4ヒートシンク9と接続される部分が、第1ヒートシンク1と接続される部分とオフセットされている。その結果、図11に示すように、中継部材29は、その一端側を第1ヒートシンク1のうち第2ヒートシンク3からXの幅だけはみ出した部分に接続したとしても、一端側からオフセットされた他端側が第4ヒートシンク9と接続できる。
したがって、本変形例では、第1ヒートシンク1の幅寸法は、上記第3実施形態よりも小さくされることができる。また、この中継部材29の他端側が接続される第4ヒートシンク9は、同様の理由で、第3ヒートシンク8に比べて余分に幅寸法を大きくする必要がなくなり、上記第3実施形態よりも幅寸法小さくされることができる。これにより、半導体モジュールS4は、第1ヒートシンク1および第4ヒートシンク9の幅寸法が小さくされることで、平面サイズが上記第3実施形態よりも小さくなる。
本変形例によれば、上記第3実施形態と同様の効果に加えて、さらに平面サイズについても小型化できるとの効果が得られる半導体モジュールS4となる。
(第4実施形態)
第4実施形態の半導体モジュールについて、図12、図13を参照して説明する。
図12では、後述するリードフレーム4の応力緩和部42を見易くするため、本実施形態に係る半導体モジュールの構成要素のうち半導体装置2の一部、第2ヒートシンク3の一部およびリードフレーム4以外のものを省略している。また、図12では、説明の便宜上、紙面左右方向に沿った方向をX方向とし、紙面平面に対して直交する方向をY方向とし、紙面平面においてX方向に直行する方向をZ方向として、これらの方向を矢印等で示している。これは、後述する図16についても同様である。
図13では、図12と同様の理由により、半導体装置2の一部、リードフレーム4および接合材5以外の部材については省略すると共に、図12に示したX、Y、Zの各方向を矢印等で示している。これは、後述する図14、図15、図17についても同様である。
本実施形態に係る半導体モジュールは、例えば図12に示すように、半導体装置2の第2配線27に接合材5を介して接続されるリードフレーム4が応力緩和部42を備える構成である点において、上記第1実施形態と相違する。本実施形態では、この相違点について主に説明する。
以下、説明の便宜上、図12に示すように、リードフレーム4の両端のうち第2配線27に接続される側の端部を「第1端部4a」と称し、その反対側の端部を「第2端部4b」と称する。また、リードフレーム4に沿って第1端部4aから第2端部4bに向かう方向を「延設方向」と称する。
リードフレーム4は、本実施形態では、製造工程においてリードフレーム4のうち第1端部4a側に生じる応力を緩和し、第2配線27とリードフレーム4とを接続する接合材5にかかる負荷を低減する応力緩和部42を備える。具体的には、半導体モジュールを製造する工程のうちリードフレーム4を第2配線27に接合材5を介して接続した後の冷却工程において、リードフレーム4の熱収縮に起因して第1端部4aに応力が生じ、当該応力により接合材5に負荷がかかる。この負荷により接合材5にクラックが発生し得るため、接合信頼性の確保の観点から、第1端部4a側に生じる応力を低減することが好ましい。つまり、応力緩和部42に応力を集中させ、その個所を弾性または塑性変形させることで上記の応力ひいては接合材5への負荷を低減し、接合材5にクラックが生じることを防ぐ。
リードフレーム4は、例えば図12に示すように、第1端部4aと第2端部4bとの間に延設方向が変わる境界部分である境界部41を有する形状とされる。具体的には、リードフレーム4は、例えば、第1端部4aを含む一部および第2端部4bを含む一部がX方向に沿っており、その間の一部がZ方向に沿う形状とされうる。この場合、リードフレーム4の延設方向がX方向からZ方向に変化することとなり、この境界が境界部41である。
また、リードフレーム4は、第1端部4aと境界部41との間における一部が、延設方向が他の部分とは異なる応力緩和部42とされている。具体的には、例えば図13に示すように、リードフレーム4は、第1端部4aを含む所定の部分の延設方向がX方向に沿っているが、境界部41に至る途中において延設方向がY方向側に変化した応力緩和部42とされている。言い換えると、リードフレーム4は、本実施形態では、応力緩和部42が設けられることにより、第1端部4aから境界部41までの部分が略L字形状とされる。また、リードフレーム4は、平面視にて、第1端部4aから境界部41までの部分と第2端部4bから境界部41までの部分とが同一直線状に配置されないフラットな形状となっている。つまり、リードフレーム4は、第1端部4aから境界部41までの部分が直線状とは異なる形状とされた構成である。
第1端部4aから境界部41までの部分が直線状である場合、リードフレーム4を接合材5で半導体装置2に接続した後の冷却工程において、リードフレーム4が延設方向に沿って熱収縮し、図14の白抜き矢印に示す応力が生じる。この熱応力が大きいと、接合材5にクラックが生じ、半導体モジュールの信頼性が低下するおそれがある。応力緩和部42は、第1端部4aから境界部41までの部分においてその延設方向を変化させることで、接合材5にかかる熱応力を緩和する役割を果たす。なお、応力緩和部42は、例えば、金属材料によりなる板材にプレス打ち抜き加工を施すことにより形成される。
本実施形態によれば、上記第1実施形態の効果に加え、半導体装置2の第2配線27とリードフレーム4とを接続する接合材5にクラックが生じることが抑制され、さらに信頼性が向上する効果も得られる半導体モジュールとなる。
(第4実施形態の変形例)
応力緩和部42は、第1端部4a側に生じる応力を緩和できる構造であればよく、上記の例に限られるものではない。応力緩和部42は、例えば図15に示すように、上面視にてXY平面上において略U字形状とされてもよい。
また、応力緩和部42は、例えば図16に示すように、断面視にてZ方向に変形した略U字形状とされてもよい。この場合、リードフレーム4は、例えば図17に示すように、上面視にて、第1端部4aから境界部41までの部分と第2端部4bから境界部41までの部分とが同一直線上に位置する構成となる。しかし、応力緩和部42により境界部41から第1端部4aに至る途中においてリードフレーム4の延設方向が変化するため、半導体装置2に接続後の冷却工程において第1端部4aに生じる熱応力が低減される。
なお、応力緩和部42は、加工精度の観点からは、第1端部4aから境界部41までの部分と同一平面に位置するように形成されることが好ましい。また、応力緩和部42に応力を集中させ、その個所に弾性または塑性変形させる目的であれば、上記したように、応力緩和部42はリードフレーム4の延設方向の向きだけでなく、幅や厚みが部分的に他の部位と異なる形状とされてもよい。言い換えると、応力緩和部42は、第1端部4aから境界部41までの間において、リードフレーム4の厚み、幅および延設方向のうち少なくとも1つが他の部位とは異なる状態とされる部位である。また、ここでいうリードフレーム4の幅とは、延設方向に対して直交する方向における寸法を意味する。
本変形例によっても、上記第4実施形態と同様の効果が得られる。
(第5実施形態)
第5実施形態の半導体モジュールについて、図18~図20を参照して説明する。
図18では、後述する第2ヒートシンク3に形成される凹部31を見易くするため、封止材6を省略すると共に、その外郭を二点鎖線で示している。
本実施形態の半導体モジュールは、例えば図18に示すように、半導体装置2の第1配線26に接続される第2ヒートシンク3の他面3bに凹部31が形成されている点で上記第1実施形態と相違する。本実施形態では、この相違点について主に説明する。
第2ヒートシンク3は、本実施形態では、他面3bのうち半導体装置2の第1配線26に接合される領域とは異なる領域に一面3aに向かって凹んだ凹部31が形成されており、半導体装置2と第2ヒートシンク3との間の隙間を確保できる形状とされている。具体的には、第2ヒートシンク3は、図19に示すように、他面3bが半導体装置2に接合される接合領域3baと接合領域3baよりも他面3bの外郭側の領域である非接合領域3bbによりなり、非接合領域3bbの少なくとも一部が凹部31となっている。
凹部31は、例えば、非接合領域3bbのうち接合領域3baの近傍に位置する一部の領域を接合近傍領域3bcとして、接合近傍領域3bcの端部から他面3bの外郭に向かって傾斜したテーパ形状とされる。凹部31は、例えば、プレス、切削、鋳造やエッチングなどの任意の加工方法により形成されうる。凹部31は、例えば図20に示すように、凹部31のなす面を傾斜面とし、接合領域3baのなす面と傾斜面とのなす角度のうち鋭角のものをテーパ角度θとして、テーパ角度θが45°以下とされることが好ましい。これは、半導体装置2からの伝熱を外部に拡散させるための第2ヒートシンク3の領域を確保し、半導体装置2の放熱性が低下することを防ぐためである。
凹部31は、非接合領域3bbのうち他面3bの外郭側における半導体装置2と隙間D2が、接合近傍領域3bcにおける半導体装置2との隙間D1よりも大きい形状とされる。これは、封止材6の形成の際、半導体装置2と第2ヒートシンク3との隙間に封止材が流れ込みやすくし、封止材の充填性を確保するためである。
例えば、他面3b全体が平坦面である場合、接合材5の厚みが100μmもしくはそれ以下であって、フィラーを含む封止材を流し込むとき、フィラーが半導体装置2と第2ヒートシンク3との隙間に入りにくくなり、ボイドが生じるおそれがある。このようなボイドが封止材6に生じると、半導体モジュールにおける発熱/冷却のサイクルが繰り返された際、接合材5における熱応力を緩和する作用が弱まり、クラックが発生する可能性があり、信頼性確保の観点から好ましくない。
これに対して、本実施形態では、第2ヒートシンク3は、他面3bに凹部31を備え、半導体装置2と第2ヒートシンク3との隙間が接合近傍領域3bcから外側に向かうほど広くなる構造とされている。そのため、接合材5の厚みが薄く、かつフィラーを含む封止材を用いた場合であっても、半導体装置2と第2ヒートシンク3との隙間に当該封止材が流れ込みやすく、充填性が向上し、封止材6におけるボイドの発生が抑制される。
本実施形態によれば、上記第1実施形態の効果に加え、半導体装置2と第2ヒートシンク3との隙間における封止材6の充填性をより向上し、封止材6でのボイド発生が抑制され、信頼性がさらに向上する効果が得られる半導体モジュールとなる。
(第5実施形態の変形例)
第2ヒートシンク3における凹部31は、封止材6を形成する際に、封止材6を構成する樹脂材料が半導体装置2と第2ヒートシンク3との隙間に充填される形状であればよく、上記したテーパ形状に限られるものではない。凹部31は、例えば図21に示すように、階段形状とされてもよい。この場合であっても、第2ヒートシンク3の他面3bの非接合領域3bbにおける半導体装置2との隙間は、他面3bの外縁部分のほうが接合近傍領域3bcよりも大きくなる。そのため、半導体装置2と第2ヒートシンク3との隙間における封止材の充填性を確保することができる。
本変形例によっても、上記第5実施形態と同様の効果が得られる。
(第6実施形態)
第6実施形態の半導体モジュールについて、図22を参照して説明する。
本実施形態の半導体モジュールは、例えば図22に示すように、半導体装置2のうち第1配線26および第2配線27の一部が粗化された粗化部261、271とされている点で上記第1実施形態と相違する。本実施形態では、この相違点について主に説明する。
第1配線26は、本実施形態では、図22に示すように、再配線層24を構成する絶縁層25から露出する部分が粗化された粗化部261とされている。第2配線27は、本実施形態では、絶縁層25に覆われた部分および絶縁層25から露出する部分が粗化された粗化部271とされている。粗化部261、271は、例えば、特開2019-181710号公報などに記載の粗化めっき法や通常のめっき形成工程により配線を形成した後にレーザ光照射などの後処理工程により粗化する方法などの任意の方法により形成され得る。
粗化部261、271は、粗化されていない場合に比べ、接合材5や絶縁層25との界面における比表面積を大きくし、接触する材料との密着性を高めることにより、半導体モジュールの信頼性を向上させる役割を果たす。
なお、ここでいう「粗化部」とは、例えば、日本工業規格(JIS)で定める算出平均表面粗さRa(単位:μm)が0.3以上となることを意味する。
本実施形態によれば、上記第1実施形態の効果に加え、半導体装置2の再配線層24内における第2配線27の密着性、および配線26、27と接合材5との密着性が高められ、接合信頼性がさらに向上する効果が得られる半導体モジュールとなる。
(第7実施形態)
第7実施形態の半導体モジュールについて、図23を参照して説明する。
図23では、後述するリードフレーム4のカバー層43を見易くするため、本実施形態に係る半導体モジュールの構成要素のうち半導体装置2の一部、第2ヒートシンク3の一部およびリードフレーム4以外のものを省略している。
本実施形態の半導体モジュールは、リードフレーム4にカバー層43が設けられている点で上記第1実施形態と相違する。本実施形態では、この相違点について主に説明する。
リードフレーム4は、本実施形態では、第1端部4a側の一部の領域、すなわち第2配線27に接続される部分を含む所定の領域を覆うカバー層43を備えた構成とされている。カバー層43は、接合材5によりリードフレーム4を第2配線27に接続する際に、溶融した接合材5が例えば第2ヒートシンク3側などの意図しない領域にはみ出し、リードフレーム4と意図しない領域との短絡が生じることを防ぐために形成される。例えば、接合材5が半導体装置2に塗布され、溶融した接合材5が第2ヒートシンク3側にはみ出した場合には、はみ出した接合材5が第2ヒートシンク3とリードフレーム4とを直接接続し、短絡が生じ得る。カバー層43は、このような意図しない領域への接合材5の濡れ広がりを抑制する構成とされる。
具体的には、カバー層43は、接合材5の濡れ性がリードフレーム4よりも高い任意の材料により構成されることで、溶融した接合材5の濡れ広がる方向を制御する役割を果たす。例えば、リードフレーム4がCuで構成され、接合材5がはんだである場合には、カバー層43は、例えば、Au(金)、Ag(銀)、Sn(錫)やこれらの合金などにより構成される。カバー層43は、例えば、蒸着やスパッタリングなどの任意の方法により形成される。
第2配線27のうち絶縁層から露出する部分を露出部とし、リードフレーム4のうち第2配線27の露出部と向き合う部分を対向部として、カバー層43は、対向部から第2端部4b側の所定の領域を連続的に覆っている。これにより、溶融した接合材5がカバー層43に接触したとき、接合材5は、カバー層43に沿って第2端部4b側に濡れ広がるため、第2ヒートシンク3側にはみ出すことが抑制される。
本実施形態によれば、上記第1実施形態の効果に加えて、製造工程において接合材5が意図しない方向に流れることを防ぎ、絶縁不良が抑制される効果が得られる構造の半導体モジュールとなる。
なお、上記では、半導体装置2に接合材5を塗布した後、カバー層43を備えるリードフレーム4を接続する製造工程を例に説明した。しかしながら、この製造工程に限定されるものではなく、予め半導体装置2の裏面2bと第1配線26および第2配線27に接合材5を塗布しておき、カバー層43を備えるリードフレーム4を半導体装置2に接続してもよい。この場合には、半導体装置2と、第1ヒートシンク1、第2ヒートシンク3およびリードフレーム4とを一括で接合することができ、製造工程の簡略化が可能となる。
また、リードフレーム4は、接合材5の濡れ広がりを抑制可能な構成であればよく、カバー層43を有しない構成であってもよい。例えば、リードフレーム4は、カバー層43が形成されておらず、カバー層43に相当する領域以外の濡れ性を他の領域よりも悪化させた状態とすることで接合材5の濡れ広がりを抑制する構造であってもよい。リードフレーム4における接合材5の濡れ性を部分的に悪化させる手段としては、例えばレーザ照射等が挙げられる。すなわち、リードフレーム4は、接合材5の濡れ性が相対的に高い領域と低い領域とを備え、接合材5の濡れ性が相対的に高い領域が第1端部4aから第2端部4b側に延びる構成であればよい。これは、次に述べる変形例においても同様である。
(第7実施形態の変形例)
リードフレーム4は、例えば図24に示すように、第2配線27と向き合う対向部よりも第2端部4b側であって、対向部から所定の間隔を隔てた箇所に溝部44が形成されていてもよい。この場合、カバー層43は、リードフレーム4のうち少なくとも対向部から溝部44に至るまでの領域を覆うように形成される。
溝部44は、例えば図24に示すように、第2配線27に余剰な量の接合材5が塗布された際にその余剰分を吸収し、意図しない領域に接合材5が流れることを防ぐ役割を果たす。溝部44は、例えば、V溝加工やハーフエッチング法などの任意の加工方法により略V字状の溝とされるが、接合材5のうち余剰なものが流れ込める形状であればよく、その形状や深さなどについては任意である。溝部44は、対向部から離れすぎると、接合材5の余剰分を吸収しにくくなるため、例えば、境界部41よりも第1端部4a側であって、対向部から所定の範囲内に形成される。
本変形例によれば、余剰な接合材5が半導体装置2に塗布された場合であっても、溝部44でその余剰分を吸収し、意図しない領域に接合材5がはみ出すことを抑制でき、上記第7実施形態での効果がさらに高められた構造の半導体モジュールとなる。
(第8実施形態)
第8実施形態の半導体モジュールについて、図25~図27を参照して説明する。
図25では、後述する突起部2cを見易くするため、第1ヒートシンク1の一部および封止材6を省略している。
本実施形態の半導体モジュールは、例えば図25に示すように、半導体装置2に突起部2cが形成されており、半導体装置2と第2ヒートシンク3とが意図しない部位で接触しない構成とされている点で上記第1実施形態と相違する。本実施形態では、この相違点について主に説明する。
半導体装置2は、本実施形態では、例えば図26に示すように、第1配線26側の表面2aの外郭近傍の領域に突起部2cが複数形成されている。これは、製造工程において半導体装置2の端部が第2ヒートシンク3側に向かうように反った場合、半導体装置2の表面2aと第2ヒートシンク3の他面3bの端部とが広範囲で接触し、これらの隙間を塞ぐことによる封止材6の充填不良を防ぐためである。
つまり、突起部2cは、半導体装置2のうち反りによる変動が大きい外郭近傍に形成され、半導体装置2が反った場合に半導体装置2の表面2aより先に第2ヒートシンク3の他面3bに当接する部位である。これにより、突起部2cは、半導体装置2と第2ヒートシンク3との隙間を確保し、これらの隙間に封止材が流れ込むのを助け、封止材6にボイドが生じることを防ぐ役割を果たす。
突起部2cは、樹脂材料や金属材料などの任意の材料で構成される。突起部2cは、樹脂材料で構成される場合には、例えば、ポッティングなどの任意の湿式成膜法により形成され得る。突起部2cは、金属材料で構成される場合には、例えば、電解めっきなどの任意の方法により形成され得る。突起部2cは、後者の場合には、半導体装置2のうち例えば高周波信号などの電気信号を伝送する回路部分とは電気的に独立した構成とされる。
なお、突起部2cは、第2ヒートシンク3に当接するだけでもよいし、第2ヒートシンク3に接合されてもよい。例えば、突起部2cは、はんだを含んだ構成とされ、第2ヒートシンク3に接合されてもよく、この場合には、半導体装置2側にはんだが接合する構造を設けてもよい。これにより半導体装置2の放熱性をより高める効果も期待される。
突起部2cは、例えば、柱状とされ、図26に示すように、半導体装置2のうち反りが大きい領域であって、第2ヒートシンク3に当接し得る領域に複数配置される。具体的には、半導体装置2の表面2aのうち外郭近傍の所定の領域であって、第2ヒートシンク3の他面3bと向き合う領域を外縁領域2aaとして、突起部2cは、外縁領域2aaに形成される。突起部2cは、例えば、第1配線26よりも外側の外縁領域2aaに点在しており、第1配線26を囲むような配置とされる。
なお、突起部2cは、半導体装置2の反りにより半導体装置2の表面2aと第2ヒートシンク3の他面3bとの接触を抑制し、封止材の流入を阻害しなければよく、上記の配置や形状の例に限定されない。例えば、突起部2cは、図27に示すように、壁状とされてもよいし、他の任意の形状とされ、外縁領域2aa内において適宜配置が変更されてもよい。
本実施形態によれば、上記第1実施形態の効果に加え、製造工程にて半導体装置2の反りが生じても、半導体装置2と第2ヒートシンク3との隙間を確保し、封止材6でのボイド発生を抑制し、信頼性がより向上する効果が得られる半導体モジュールとなる。
(他の実施形態)
本発明は、実施例に準拠して記述されたが、本発明は当該実施例や構造に限定されるものではないと理解される。本発明は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらの一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本発明の範疇や思想範囲に入るものである。
(1)例えば、上記第3実施形態およびその変形例において、図28に示すように、半導体装置2と各ヒートシンク1、3、8、9との間に伝熱絶縁基板7を配置した構成とされてもよい。この場合、中継部材29は、伝熱絶縁基板7の電気伝導部71に電気的に接続され、各ヒートシンク1、3、8、9とは電気的には独立するものの、熱的には接続される。
(2)また、上記第3実施形態およびその変形例では、2つの素子部が1つの封止材6に覆われた2in1構造について説明したが、素子部の数が3以上とされても構わない。この場合であっても、従来よりも薄型化および低熱抵抗化の効果が得られる半導体モジュールとなる。
(3)上記各実施形態では、半導体装置2の第1配線26および第2配線27が、絶縁層25の外表面よりも外側に突出した形状とされた例について説明したが、図29に示すように、絶縁層25の外表面よりも内側に凹んだ形状とされてもよい。
(4)上記第2実施形態では、第1放熱部材が第1ヒートシンク1および伝熱絶縁基板7により、第2放熱部材が第2ヒートシンク3および伝熱絶縁基板7により、それぞれ構成された例について説明した。しかしながら、図30に示すように、第1放熱部材および第2放熱部材が、伝熱絶縁基板7のみで構成されてもよい。
また、上記(1)で説明した上記第3実施形態の他の変形例についても同様に、図31に示すように、第1ないし第4放熱部材が伝熱絶縁基板7のみで構成されてもよい。この場合、半導体モジュールは、1つの伝熱絶縁基板7のみで第1、第3放熱部材が構成されると共に、1つの伝熱絶縁基板7のみで第2、第4放熱部材が構成された構造となる。この伝熱絶縁基板7は、電気伝導部71のうち半導体素子201に接続される部分と半導体素子202に接続される部分とが電気的に独立した構成とされるが、熱伝導部73についてはパターニングされていなくてもよい。
(5)上記第1、第2実施形態では、半導体装置2内の半導体素子20が厚み方向の電流が生じる、いわゆる縦型の構成とされた例を前提に説明したが、半導体素子20は、これに限定されるものではない。例えば、半導体素子20は、第1電極22、第2電極23および第3電極が同一面内に形成された構成であってもよい。
(6)上記第1実施形態において、第2ヒートシンク3は、例えば図32に示すように、半導体装置2と接合される領域よりも外側の位置に一面3aと他面3bとを繋ぐ貫通孔32が形成されていてもよい。貫通孔32は、封止材6を成形する際に、封止材6を構成する樹脂材料(以下「封止材料」という)を半導体装置2と第2ヒートシンク3との間に充填させるための充填経路としての役割を果たす。
具体的には、貫通孔32は、例えば図33に示すように、第1ヒートシンク1、半導体装置2、第2ヒートシンク3およびリードフレーム4が接合されてなるワークを金型310にセットした後、封止材料を投入した際に当該封止材料が流れ込む経路となる。なお、ワークは、第2ヒートシンク3の一面3aが金型310の内壁に接しないように配置される。そして、封止材料は、図33にて矢印で示すように、一面3aから他面3bに向かって流れ、半導体装置2と第2ヒートシンク3との隙間を充填する。また、封止材を硬化後に例えば研削により第2ヒートシンク3の一面3aを露出させることで、図32に示す半導体モジュールを製造できる。これにより、上記第5実施形態と同様に、封止材6の充填性が向上した構成の半導体モジュールとなる。
また、貫通孔32は、例えば図34に示すように、上記第5実施形態およびその変形例における第2ヒートシンク3に形成されてもよい。この場合、貫通孔32は、第2ヒートシンク3の凹部31に形成され、凹部31と共に、半導体装置2と第2ヒートシンク3との隙間における封止材6の充填性を向上させる役割を果たす。
なお、貫通孔32は、上記第3実施形態およびその変形例における第2ヒートシンク3に形成されてもよい。この場合、第4ヒートシンク9に貫通孔32に相当する貫通孔が形成されると、より封止材6の充填性が向上するため、好ましい。
(7)第2放熱部材および第4放熱部材の一部または全部が伝熱絶縁基板7で構成された場合には、伝熱絶縁基板7は、例えば図35に示すように、電気伝導部71の外周部分に段差部74が形成されていてもよい。これにより、伝熱絶縁基板7と半導体装置2の表面2aとの隙間に封止材6が入り込みやすくなり、封止材6の充填性が向上した構成の半導体モジュールとなる。
1 第1ヒートシンク(第1放熱部材)
2 半導体装置
20 半導体素子
24 再配線層
26 第1配線
27 第2配線
3 第2ヒートシンク(第2放熱部材)
4 リードフレーム
5 接合材
6 封止材

Claims (22)

  1. 第1放熱部材(1、7)と、
    半導体素子(20)と、その周囲を覆う封止材(21)と、前記半導体素子と電気的に接続された第1配線(26)および第2配線(27)を備え、前記半導体素子および前記封止材の上に形成された再配線層(24)と、を有してなり、前記第1放熱部材上に搭載された半導体装置(2)と、
    前記半導体装置上に配置された第2放熱部材(3、7)と、
    前記半導体装置と接合材(5)を介して電気的に接続されたリードフレーム(4)と、
    前記第1放熱部材の一部、前記半導体装置、および前記第2放熱部材の一部を覆う封止材(6)とを備え、
    前記半導体装置は、前記第2放熱部材のうち前記半導体装置と向き合う他面(3b)の外郭から一部がはみ出しており、
    前記第2配線は、その一端が、前記半導体装置のうち前記他面の外郭からはみ出した部分まで延設されており、前記一端が前記接合材を介して前記リードフレームと電気的に接続されている、半導体モジュール。
  2. 前記半導体装置は、前記第1放熱部材のうち前記半導体装置と向き合う上面(1a)の外郭内側に配置されている、請求項1に記載の半導体モジュール。
  3. 前記第1放熱部材および前記第2放熱部材は、それぞれヒートシンク(1、3)であり、少なくとも1つは導電経路を構成している請求項1または2に記載の半導体モジュール。
  4. 前記第1放熱部材および前記第2放熱部材は、それぞれ伝熱絶縁基板(7)である請求項1または2に記載の半導体モジュール。
  5. 前記第1放熱部材および前記第2放熱部材は、それぞれヒートシンク(1、3)と伝熱絶縁基板(7)とが積層されたものであり、前記伝熱絶縁基板が前記半導体装置と前記接合材を介して接続されている、請求項1または2に記載の半導体モジュール。
  6. 前記半導体素子を第1半導体素子(201)として、前記半導体装置は、前記他面の外郭からはみ出した部分に、中継部材(29)と第2半導体素子(202)とを有しており、
    前記第2半導体素子を挟んで対向配置された第3放熱部材(7、8)および第4放熱部材(7、9)をさらに有し、
    前記半導体装置のうち前記第2放熱部材と向き合う面を表面(2a)とし、その反対面を裏面(2b)として、
    前記第3放熱部材は、前記裏面と向き合うと共に、前記第1放熱部材と前記封止材を隔てて配置され、
    前記第4放熱部材は、前記表面と向き合うと共に、前記第2放熱部材と前記封止材を隔てて配置され、
    少なくとも1つの前記中継部材は、前記表面と前記裏面とを繋ぐ方向に延設されると共に、一端が接合材を介して前記第1放熱部材と電気的に接続され、他端が接合材を介して前記第4放熱部材と電気的に接続されている、請求項1ないし5のいずれか1つに記載の半導体モジュール。
  7. 前記中継部材は、前記表面に対する法線方向から見て、前記表面において前記再配線層から露出した部分と前記裏面において前記封止材から露出した部分とがオフセットされている、請求項6に記載の半導体モジュール。
  8. 前記中継部材は、前記表面と前記裏面とを繋ぐ方向において、少なくとも1つの段差部を有する断面形状とされている、請求項7に記載の半導体モジュール。
  9. 前記第3放熱部材および前記第4放熱部材は、それぞれヒートシンク(8、9)である、請求項6ないし8のいずれか1つに記載の半導体モジュール。
  10. 前記第3放熱部材および前記第4放熱部材は、それぞれ伝熱絶縁基板(7)である、請求項6ないし8のいずれか1つに記載の半導体モジュール。
  11. 前記リードフレームの両端のうち前記第2配線に前記接合材を介して接続される側の端部を第1端部(4a)とし、前記第1端部とは反対側の端部を第2端部(4b)とし、前記第1端部から前記第2端部に向かう方向を延設方向として、
    前記リードフレームは、前記第1端部と前記第2端部との間に前記延設方向の向きが変化する境界部分である境界部(41)を有し、かつ、前記第1端部と前記境界部との間における一部が、前記リードフレームの厚み、幅および前記延設方向の向きのうち少なくとも1つが前記リードフレームの他の部分とは異なる応力緩和部(42)である、請求項1ないし10のいずれか1つに記載の半導体モジュール。
  12. 前記リードフレームのうち前記第1端部と前記境界部との間の部分は、同一平面上に位置するフラットな形状とされており、
    前記応力緩和部は、前記延設方向の向きが前記他の部分とは異なっている、請求項11に記載の半導体モジュール。
  13. 前記第2放熱部材のうち前記他面の反対側の面を一面(3a)とし、前記第2放熱部材の前記他面のうち前記半導体装置と前記接合材を介して接合された領域を接合領域(3ba)とし、残部を非接合領域(3bb)とし、前記非接合領域のうち前記接合領域の近傍に位置する一部の領域を接合近傍領域(3bc)として
    前記第2放熱部材は、ヒートシンクであって、前記非接合領域の少なくとも一部が前記他面から前記一面に向かって凹んだ凹部(31)とされており、
    前記非接合領域のうち前記他面の外郭側における前記半導体装置との隙間(D2)は、前記接合近傍領域における前記半導体装置との隙間(D1)よりも大きい、請求項1または2に記載の半導体モジュール。
  14. 前記凹部は、前記接合近傍領域から前記他面の外郭側に向かって傾斜した、テーパ形状である、請求項13に記載の半導体モジュール。
  15. 前記凹部の表面を傾斜面とし、前記傾斜面と前記接合領域のなす面とのなす角度のうち鋭角のものをテーパ角度(θ)として、前記テーパ角度は45°以下である、請求項14に記載の半導体モジュール。
  16. 前記凹部は、前記他面の外郭を含み、前記他面の外郭側から前記接合近傍領域に向かう階段形状とされている、請求項13に記載の半導体モジュール。
  17. 前記第1配線のうち前記再配線層を構成する絶縁層(25)から露出した部分は、粗化された粗化部(261)であり、
    前記第2配線のうち前記絶縁層に覆われた部分および前記絶縁層から露出する部分は、粗化された粗化部(271)である、請求項1ないし16のいずれか1つに記載の半導体モジュール。
  18. 前記リードフレームの両端のうち前記第2配線に前記接合材を介して接続される側の端部を第1端部(4a)とし、前記第1端部とは反対側の端部を第2端部(4b)として、
    前記リードフレームのうち前記第1端部の側の一部が、それ以外の領域よりも前記接合材の濡れ性が高い領域であり、
    前記リードフレームは、前記濡れ性が高い領域を介して前記半導体装置に接続されている、請求項1ないし17のいずれか1つに記載の半導体モジュール。
  19. 前記第2配線のうち前記再配線層を構成する絶縁層(25)から露出する部分を露出部として、
    前記リードフレームのうち前記露出部と向き合う部分である対向部よりも前記第2端部側の部分には、前記半導体装置とは反対側に凹んだ溝部(44)が形成されており、
    前記溝部、および前記対向部から前記溝部までの領域は、前記リードフレームの他の領域よりも前記濡れ性が高い領域である、請求項18に記載の半導体モジュール。
  20. 前記半導体装置の外表面のうち前記第2放熱部材と向き合う面を表面(2a)とし、前記表面の外郭近傍、かつ前記第2放熱部材の前記他面と向き合う一部の領域を外縁領域(2aa)として、
    前記半導体装置は、前記外縁領域に、前記第2放熱部材の前記他面と前記半導体装置との接触を抑制する突起部(2c)を備える、請求項1ないし12、16ないし19のいずれか1つに記載の半導体モジュール。
  21. 前記突起部は、はんだを含んだ構成とされると共に、前記第2放熱部材の前記他面に接合される、請求項20に半導体モジュール。
  22. 第1放熱部材(1、7)と第2放熱部材(3、7)とを備える両面放熱構造の半導体モジュールに用いられ、前記第1放熱部材と前記第2放熱部材との間に配置される半導体装置であって、
    一面とその反対面の他面とを有する半導体素子(20)と、
    前記半導体素子の周囲を囲む封止材(21)と、
    前記半導体素子の前記一面と前記封止材の一部とを覆う再配線層(24)とを備え、
    前記再配線層は、絶縁層(25)と第1配線(26)と、第2配線(27)とを有してなり、
    前記第1配線は、前記絶縁層内に形成されると共に、前記半導体素子に一端が接続され、上面視にて、前記半導体素子の外郭内側に配置され、
    前記第2配線は、前記絶縁層内に形成されると共に、前記半導体素子に一端が接続され、上面視にて、他端が前記半導体素子の外郭よりも外側の領域にまで延設されている、半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023053874A1 (ja) * 2021-09-30 2023-04-06 ローム株式会社 半導体装置
CN115602656B (zh) * 2022-12-12 2023-10-27 英诺赛科(苏州)半导体有限公司 半导体组件及其制备方法、半导体装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006222121A (ja) 2005-02-08 2006-08-24 Renesas Technology Corp 半導体装置の製造方法
JP2010287651A (ja) 2009-06-10 2010-12-24 Nissan Motor Co Ltd 半導体装置
JP2011181879A (ja) 2010-02-04 2011-09-15 Denso Corp 半導体装置およびその製造方法
JP2012243890A (ja) 2011-05-18 2012-12-10 Denso Corp 半導体装置およびその製造方法
JP2013172105A (ja) 2012-02-22 2013-09-02 Toyota Motor Corp 半導体モジュール
JP2014157927A (ja) 2013-02-15 2014-08-28 Denso Corp 半導体装置及びその製造方法
WO2015029511A1 (ja) 2013-08-28 2015-03-05 三菱電機株式会社 半導体装置およびその製造方法
JP2016105523A (ja) 2016-03-10 2016-06-09 三菱電機株式会社 半導体装置及びその製造方法
WO2020017465A1 (ja) 2018-07-19 2020-01-23 マイクロモジュールテクノロジー株式会社 半導体装置及び半導体装置の製造方法
US20200176348A1 (en) 2018-11-30 2020-06-04 Delta Electronics Int'l (Singapore) Pte Ltd Package structure and power module using same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3525832B2 (ja) 1999-11-24 2004-05-10 株式会社デンソー 半導体装置
TWI317991B (en) * 2003-12-19 2009-12-01 Advanced Semiconductor Eng Semiconductor package with flip chip on leadframe
US7830011B2 (en) * 2004-03-15 2010-11-09 Yamaha Corporation Semiconductor element and wafer level chip size package therefor
JP5118982B2 (ja) * 2007-01-31 2013-01-16 三洋電機株式会社 半導体モジュールおよびその製造方法
JP2011065544A (ja) * 2009-09-18 2011-03-31 Hitachi Information Systems Ltd 検査項目作成システム
JP5126201B2 (ja) * 2009-10-23 2013-01-23 株式会社デンソー 半導体モジュールおよびその製造方法
WO2011065544A1 (ja) * 2009-11-27 2011-06-03 日本電気株式会社 半導体装置、3次元実装型半導体装置、半導体モジュール、電子機器、及びその製造方法
JP2011165793A (ja) * 2010-02-08 2011-08-25 Renesas Electronics Corp 半導体装置及びその製造方法、並びに電子装置
US8507940B2 (en) * 2010-04-05 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Heat dissipation by through silicon plugs
JP5383717B2 (ja) * 2011-01-04 2014-01-08 三菱電機株式会社 半導体装置
JP2014063844A (ja) * 2012-09-20 2014-04-10 Sony Corp 半導体装置、半導体装置の製造方法及び電子機器
US9070667B2 (en) * 2013-02-27 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Peripheral electrical connection of package on package
JP6953859B2 (ja) * 2017-07-25 2021-10-27 株式会社デンソー 半導体装置
JP6919392B2 (ja) * 2017-07-26 2021-08-18 株式会社デンソー 半導体モジュール

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006222121A (ja) 2005-02-08 2006-08-24 Renesas Technology Corp 半導体装置の製造方法
JP2010287651A (ja) 2009-06-10 2010-12-24 Nissan Motor Co Ltd 半導体装置
JP2011181879A (ja) 2010-02-04 2011-09-15 Denso Corp 半導体装置およびその製造方法
JP2012243890A (ja) 2011-05-18 2012-12-10 Denso Corp 半導体装置およびその製造方法
JP2013172105A (ja) 2012-02-22 2013-09-02 Toyota Motor Corp 半導体モジュール
JP2014157927A (ja) 2013-02-15 2014-08-28 Denso Corp 半導体装置及びその製造方法
WO2015029511A1 (ja) 2013-08-28 2015-03-05 三菱電機株式会社 半導体装置およびその製造方法
JP2016105523A (ja) 2016-03-10 2016-06-09 三菱電機株式会社 半導体装置及びその製造方法
WO2020017465A1 (ja) 2018-07-19 2020-01-23 マイクロモジュールテクノロジー株式会社 半導体装置及び半導体装置の製造方法
US20200176348A1 (en) 2018-11-30 2020-06-04 Delta Electronics Int'l (Singapore) Pte Ltd Package structure and power module using same

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