JP7084770B2 - 表示装置 - Google Patents

Description

本発明は、表示装置及び画像判定装置に関する。

入力される画像が動画像である場合の動作と静止画像である場合の動作とが異なる表示装置が知られている（例えば特許文献１）。

特開平１１－２３１８３８号公報

しかしながら、特許文献１に記載の表示装置は、入力される画像が動画像であるか静止画像であるか判定するために、入力信号を画素単位で０又は１と判別して１画面分積算する加算器を用いている。このような方法では、連続する２フレームの画像が異なる画像であるにも関わらず同一画像であると誤認する可能性が無視できないレベルで存在する。例えば、２フレームの画像の一方が他方の対称画像（垂直同期方向の画素配置、水平同期方向の画素配置又はその両方が入れ替わった画像）である場合、加算器による判定では同一画像が連続しているものと誤認される。また、２フレーム間で画像全体の明度や画像全体のコントラストの強さが変化する場合、０又は１で判別した画素の点灯数が変わらない範囲内の変化であれば、加算器による判定では同一画像が連続しているものと誤認される。

本発明は、上記の課題に鑑みてなされたもので、より高精度に動画像と静止画像を区別可能な表示装置及び画像判定装置を提供することを目的とする。

本発明の一態様による表示装置は、複数の画素を備え、各画素には、画素信号として入力された電位を保持する保持回路が設けられている表示部と、画像信号に基づいて前記複数の画素を駆動して各画素の保持回路に画素信号を供給するする駆動部と、前記画像信号をフレーム単位で符号化する符号化回路と、前記フレーム単位で符号化したデータを複数記憶する記憶部と、複数の前記データ同士を比較して連続する複数のフレームの画像信号が動画信号か静止画信号か判定する判定回路と、前記画像信号と前記判定回路の結果に基づいて前記駆動部を制御する制御部と、を備え、前記制御部は、前記判定回路の結果が動画信号である場合に、前記駆動部を前記画像信号に基づいて前記複数の画素を駆動する第１状態に設定し、前記判定回路の結果が静止画像である場合に、前記駆動部の少なくとも一部の動作を停止する第２状態に設定する。

図１は、実施形態の表示装置が備える主要構成を示すブロック図である。 図２は、表示パネルの断面図である。 図３は、画素に係る基本的な画素回路を示す回路図である。 図４は、画素Ｐｉｘの回路構成の一例を示すブロック図である。 図５は、ＭＩＰ方式を採用した画素の動作を説明するためのタイミングチャートである。 図６は、静止画／動画検出回路の主要機能構成を示すブロック図である。 図７は、電源ＩＣが備える電力系統の模式的な区分を示すブロック図である。 図８は、駆動部が第２状態である場合の表示装置を示すブロック図である。 図９は、画像データが動画像から静止画像に切り替わる前後の各部の状態を示すタイミングチャートである。 図１０は、２つのレジスタを用いて１フレーム毎に符号化を行う場合におけるレジスタの記憶内容と判定信号との関係を示すタイミングチャートである。 図１１は、５つのレジスタを用いて２フレーム毎に符号化を行う場合におけるレジスタの記憶内容と判定信号との関係を示すタイミングチャートである。 図１２は、画像データの切り替わりに応じた各部の動作及び電力の状況を示す概略的なタイミングチャートである。

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

図１は、実施形態の表示装置１が備える主要構成を示すブロック図である。表示装置１は、回路基板４と、表示パネル１０とを備える。図１に示す回路基板４と表示パネル１０は、ＦＰＣ（Flexible Printed Circuits）の配線を介して接続されている。ＦＰＣの配線は、ケーブルの配線等、他の構成が備える配線で適宜置換可能である。また、回路基板４と表示パネル１０の基板は、ＦＰＣのような配線を介さない一体の構成であってもよい。

回路基板４は、インタフェースブリッジ４１と、静止画／動画検出回路４２と、システムコントローラ４３と、電源ＩＣ４４と、タイミングコントローラ４５とを備える。

インタフェースブリッジ４１は、外部からの第１入力信号ＩＰ１が入力されるインタフェースと接続されている。当該インタフェースとして、ＨＤＭＩ（登録商標、High Definition Multimedia Interface）、ＤＶＩ（Digital Visual Interface）、ＤｉｓｐｌａｙＰｏｒｔ（登録商標）等が挙げられる。インタフェースブリッジ４１は、当該インタフェースを経由して入力される第１入力信号ＩＰ１に基づいて、別の規格に対応する画像信号ＩＳを生成する。別の規格として、ＬＶＤＳ（Low Voltage Differential Signaling）のように、表示装置１内でのデータ伝送により適した規格が挙げられる。インタフェースブリッジ４１に関わる入力側のインタフェース及び出力側の規格はこれに限られるものでなく、同様の目的で利用される他のものに適宜変更可能である。このように、インタフェースブリッジ４１は、第１入力信号ＩＰ１を静止画／動画検出回路４２及びタイミングコントローラ４５で取り扱い可能な形式の画像信号ＩＳに変換する。

実施形態では、第１入力信号ＩＰ１がデジタル信号であるものとするが、第１入力信号ＩＰ１は、アナログ信号であってもよい。第１入力信号ＩＰ１がアナログ信号である場合、アナログ信号をデジタル信号に変換するアナログ／デジタル（Ａ／Ｄ）変換回路が設けられる。Ａ／Ｄ変換回路は、インタフェースブリッジ４１と第１入力信号ＩＰ１が入力されるインタフェースとの間又はインタフェースブリッジ４１内に設けられる。

インタフェースブリッジ４１には、フレーム画像を構成するための第１入力信号ＩＰ１が所定周期で連続して入力される。所定周期として、６０［Ｈｚ］、１２０［Ｈｚ］、１４４［Ｈｚ］、２４４［Ｈｚ］等が挙げられる。所定周期は予め定められており、表示装置１の性能に応じて適宜設定される。インタフェースブリッジ４１は、所定周期のリフレッシュレートに対応した画像信号ＩＳを出力する。

静止画／動画検出回路（判定回路）４２には、インタフェースブリッジ４１からの画像信号ＩＳが入力される。静止画／動画検出回路４２は、インタフェースブリッジ４１からの画像信号ＩＳに基づいて描画される複数のフレーム画像が動画像か静止画像かを判定する。実施形態の静止画／動画検出回路４２は、当該複数のフレーム画像を静止画像であると判定した場合、判定信号ＪＵを出力する。判定信号ＪＵは、インタフェースブリッジ４１からの画像信号ＩＳに基づいて描画される複数のフレーム画像が静止画像であることを示す信号である。静止画／動画検出回路４２の詳細については後述する。

システムコントローラ（制御部）４３は、外部からの第２入力信号ＩＰ２が入力されるインタフェースと接続されている。当該インタフェースは、表示装置１に対するコマンド入力に利用されるインタフェースであり、Ｉ^２Ｃ（登録商標、Inter Integrated Circuit）、ＳＰＩ（Serial Peripheral Interface）等が挙げられる。システムコントローラ４３は、第２入力信号ＩＰ２に基づいて、他の回路の動作を制御する。当該他の回路には、静止画／動画検出回路４２、電源ＩＣ（電源回路）４４、タイミングコントローラ４５等が含まれる。

電源ＩＣ４４は、表示装置１の各部に電力を供給する集積回路（ＩＣ：Integrated Circuit）である。電源ＩＣ４４は、回路基板４に接続された外部の電源ＰＵから供給される電力Ｅに基づいて、表示装置１の各部に適した電力Ｅ１，Ｅ２，Ｅ３等を出力する回路である。実施形態では、表示装置１における接地電位（グランドＧＮＤ）は、電源ＰＵとの接続によりもたらされる。

タイミングコントローラ４５は、インタフェースブリッジ４１からの画像信号ＩＳに基づいて表示パネル１０に信号を出力することで、表示パネル１０による画像の表示更新タイミングを制御する。すなわち、タイミングコントローラ４５は、表示パネル１０が動画像を表示する場合、動画像のフレームの切り替わりタイミングが所定周期となるよう信号を出力する。

表示パネル１０は、表示領域ＤＡに配置される画素Ｐｉｘと、ソースドライバ７１と、ゲートドライバ７２と、Ｃｏｍドライバ７３とを備える。ソースドライバ７１、ゲートドライバ７２及びＣｏｍドライバ７３は、画素Ｐｉｘの動作に関わる回路であり、表示領域ＤＡの周辺領域に配置される。

表示領域ＤＡ内には、複数の画素Ｐｉｘが、第１パネル２及び第２パネル３の主面と平行なＸ方向にＮ列（Ｎは、自然数）、第１パネル２及び第２パネル３の主面と平行且つＸ方向と交差するＹ方向にＭ行（Ｍは、自然数）のマトリクス状に配置されている。このように、複数の画素Ｐｉｘが配置される表示領域ＤＡを含む表示パネル１０は、表示部として機能する。

Ｍ×Ｎ個の画素Ｐｉｘの各々は、Ｒ（赤）、Ｇ（緑）及びＢ（青）のいずれかのカラーフィルタ２２（図２参照）と対向する。また、カラーフィルタ２２は、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４色であってもよいし、Ｗ（白）を含まない４色であってもよい。或いは、カラーフィルタ２２は、色が異なる５色以上を有する構成であってもよい。

図２は、表示パネル１０の断面図である。図２に示すように、表示パネル１０は、第１パネル２と、第２パネル３と、液晶層３０とを含む。第２パネル３は、第１パネル２と対向して配置される。液晶層３０は、第１パネル２と第２パネル３との間に設けられる。第２パネル３の一主面たる表面が、画像を表示させるための表示面１ａである。

表示面１ａ側の外部から入射した光は、第１パネル２の反射電極１５によって反射されて表示面１ａから出射する。実施形態の表示パネル１０は、この反射光を利用して、表示面１ａに画像を表示する反射型液晶表示装置の画像表示パネルである。このように、画素Ｐｉｘは、外部からの光を反射する反射電極１５を有する。なお、本明細書において、表示面１ａと平行な方向をＸ方向とし、表示面１ａと平行な面においてＸ方向と交差する方向をＹ方向とする。また、表示面１ａに垂直な方向をＺ方向とする。

第１パネル２は、第１基板１１と、絶縁層１２と、反射電極１５と、配向膜１８とを有する。第１基板１１は、ガラス基板又は樹脂基板が例示される。第１基板１１の表面には、図２では図示しない回路素子や、走査線ＧＣＬ（図３参照）、信号線ＳＧＬ（図３参照）等の各種配線が設けられる。回路素子は、ＴＦＴ（Thin Film Transistor）等のスイッチング素子５１を含む。

絶縁層１２は、第１基板１１の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。反射電極１５は、絶縁層１２の上に複数設けられる。配向膜１８は、反射電極１５と液晶層３０との間に設けられる。反射電極１５は、各画素Ｐｉｘごとに矩形状に設けられている。反射電極１５は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、反射電極１５は、これらの金属材料と、ＩＴＯ（Indium Tin Oxide）で例示される透光性導電材料と、を積層した構成としてもよい。反射電極１５は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。

反射電極１５によって反射された光は、拡散反射によって散乱されるものの、表示面１ａ側に向かって一様な方向に進む。また、反射電極１５に印加される電圧レベルが変化することにより、当該反射電極上の液晶層３０における光の透過状態、すなわち画素Ｐｉｘごとの光の透過状態が変化する。すなわち、反射電極１５は、画素電極としての機能も有する。

第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。

第２基板２１は、ガラス基板又は樹脂基板が例示される。共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の反射電極１５と対向して配置され、各画素Ｐｉｘに対する共通の電位を供給する。

液晶層３０は、ネマティック（Ｎｅｍａｔｉｃ）液晶を含んでいることが例示される。液晶層３０は、共通電極２３と反射電極１５との間の電圧レベルが変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光を画素Ｐｉｘ毎に変調する。

外光等が表示パネル１０の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して反射電極１５に到達する。そして、入射光は各画素Ｐｉｘの反射電極１５で反射される。かかる反射光は、画素Ｐｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。

出射される反射光の色は、カラーフィルタ２２が有する色に対応する。カラーフィルタ２２は、後述する図３のように、Ｒ（赤）の色領域２２Ｒ、Ｇ（緑）の色領域２２Ｇ、及び、Ｂ（青）の色領域２２Ｂの３色を有することが例示されるが、本開示はこれに限定されない。

図３は、画素Ｐｉｘに係る基本的な画素回路を示す回路図である。図１に示す第１基板１１には、各画素Ｐｉｘのスイッチング素子５１、各反射電極１５に画素信号ＳＩＧ（図１、図４参照）を供給する信号線ＳＧＬ、各スイッチング素子Ｔｒを駆動する駆動信号を供給する走査線ＧＣＬ等の配線が形成されている。信号線ＳＧＬ及び走査線ＧＣＬは、第１基板１１の表面と平行な平面に延在する。

図３に示すように、画素Ｐｉｘは、それぞれスイッチング素子５１、液晶素子５２及び保持回路５８を備えている。スイッチング素子５１は、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴで構成されている。液晶素子５２は、反射電極１５と共通電極２３との間で発生する液晶容量を含む。保持回路５８については後述する（図４参照）。

複数の走査線ＧＣＬは、ゲートドライバ７２に接続される。ゲートドライバ７２は、走査線ＧＣＬを順次走査するように駆動する。ゲートドライバ７２は、走査線ＧＣＬを介して走査信号Ｖｓｃａｎをスイッチング素子５１のゲートに印加して、画素Ｐｉｘのうちの１行（１水平ライン）を順次選択する。走査信号Ｖｓｃａｎが印加された状態の走査線ＧＣＬの電位（ＶＧＨ）は、走査信号Ｖｓｃａｎが印加されていない状態の電位（ＶＧＬ）に対して高い。また、複数の信号線ＳＧＬは、ソースドライバ７１に接続される。ソースドライバ７１は、選択された１水平ラインを構成する画素Ｐｉｘに、信号線ＳＧＬを介して画素信号ＳＩＧを供給する。そして、これらの画素Ｐｉｘでは、供給される画素信号ＳＩＧに応じて１水平ラインずつ表示が行われる。Ｃｏｍドライバ７３（図１参照）は、コモン電位Ｖ_ｃｏｍを共通電極２３に印加する。

タイミングコントローラ４５（図１参照）は、ソースドライバ７１が画素信号ＳＩＧを供給するタイミング及びゲートドライバ７２が走査信号Ｖｓｃａｎを印加するタイミングを制御する。また、ソースドライバ７１から出力される画素信号ＳＩＧは、画像信号ＩＳに基づいてタイミングコントローラ４５がソースドライバ７１に出力する信号に対応する。タイミングコントローラ４５がソースドライバ７１に出力する信号は、画素信号ＳＩＧを含む。このように、タイミングコントローラ４５は、画像信号ＩＳに基づいて複数の画素Ｐｉｘを個別に駆動する画素信号ＳＩＧを生成する。また、ソースドライバ７１は、複数の信号線ＳＧＬを介して複数の画素Ｐｉｘと接続され、画素信号ＳＩＧを画素Ｐｉｘに供給する信号出力回路として機能する。また、ゲートドライバ７２は、複数の走査線ＧＣＬを介して複数の画素Ｐｉｘと接続され、画素信号ＳＩＧが供給される画素Ｐｉｘを駆動する走査回路として機能する。また、タイミングコントローラ４５及びソースドライバ７１は、画像信号ＩＳに基づいて複数の画素Ｐｉｘを駆動する駆動部Ｄ（図７参照）として機能する。

なお、図１に示すゲートドライバ７２は、表示領域ＤＡのＸ方向の両端側に１つずつ設けられたゲートドライバ７２ａ，７２ｂを含む。また、図１に示すＣｏｍドライバ７３は、表示領域ＤＡのＸ方向の両端側に１つずつ設けられたＣｏｍドライバ７３ａ，７３ｂを含む。図１に示すように、表示領域ＤＡを挟んで対向する端部側に１つずつ回路を設けることで、ゲートドライバ７２から出力される走査信号Ｖｓｃａｎの電位、Ｃｏｍドライバ７３から出力されるコモン電位Ｖ_ｃｏｍの電位をより安定させることができる。なお、Ｃｏｍドライバ７３ａ，７３ｂをＤＡのＹ方向に沿って配置した構成も採用可能である。

図３に示す各画素Ｐｉｘに、カラーフィルタ２２に含まれるＲ（赤）の色領域２２Ｒ、Ｇ（緑）の色領域２２Ｇ、及び、Ｂ（青）の色領域２２Ｂがそれぞれ対応付けられる。３色の色領域２２Ｒ，２２Ｇ，２２Ｂに対応する画素ＰｉｘＲ，ＰｉｘＧ，ＰｉｘＢを１組として単位画素８０が構成される。単位画素８０は、ＲＧＢカラーモデルに基づいた第１入力信号ＩＰ１に対応する色再現を行う最小単位として機能する。これにより、表示パネル１０によりカラー表示に対応可能となる。

図４は、画素Ｐｉｘの回路構成の一例を示すブロック図である。図５は、ＭＩＰ方式を採用した画素Ｐｉｘの動作を説明するためのタイミングチャートである。画素Ｐｉｘは、ＭＩＰ（Ｍｅｍｏｒｙ Ｉｎ Ｐｉｘｅｌ）方式によりデータを記憶可能なメモリ機能を備える。

図４に示すように、画素Ｐｉｘは、保持回路５８を備える。保持回路５８は、スイッチング素子５１に接続されたメモリセル（ＭＩＰ）５７及び選択スイッチ回路６１を有する。選択スイッチ回路６１は、スイッチ５５，５６を含む。メモリセル５７は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）機能を備えている。

スイッチング素子５１は、信号線ＳＧＬに接続されている。スイッチング素子５１は、ゲートドライバ７２（図１、図３参照）から走査信号Ｖｓｃａｎが与えられることによってオン（閉）状態となる。ソースドライバ７１（図１、図３参照）から信号線ＳＧＬ及びスイッチング素子５１を介して画素信号ＳＩＧがメモリセル５７に供給される。メモリセル５７は、互いに逆向きに並列接続されたインバータ５７１，５７２を有しており、画素信号ＳＩＧに応じた電位を保持（ラッチ）するラッチ回路として機能する。メモリセル５７の電位は、高電位側の電力供給線ＶＤＤ及び低電位側の電力供給線ＶＳＳからの電力に基づいて保持される。電源ＩＣ４４（図１参照）は、高電位側の電力供給線ＶＤＤ及び低電位側の電力供給線ＶＳＳに対して電力を供給する。

選択スイッチ回路６１は、メモリセル５７に保持されている画素信号（以下、保持電位とも称する場合がある）ＳＩＧに基づいて、反射電極１５に供給すべき電位を選択する。選択スイッチ回路６１は、一対のスイッチ５５、５６を有している。一方のスイッチ５５は、ｘＦＲＰ配線と反射電極１５の間に設けられている。また、他方のスイッチ５６は、ＦＲＰ配線と反射電極１５の間に設けられている。また、一方のスイッチ５５は、インバータ５７２の出力側のノードの電位に基づいてＯＮ／ＯＦＦ制御される。具体的には、インバータ５７２の出力側のノードの電位がＨであると、当該一方のスイッチ５５はＯＮ状態となり、ｘＦＲＰ配線が反射電極１５と接続される。また、当該ノードの電位がＬであると、当該一方のスイッチ５５はＯＦＦ状態となる。また、他方のスイッチ５６は、インバータ５７１の出力側のノードの電位に基づいてＯＮ／ＯＦＦが制御される。具体的には、インバータ５７１の出力側のノードの電位がＨであると、当該他方のスイッチ５６はＯＮ状態となり、ＦＲＰ配線が反射電極１５と接続される。また、当該ノードの電位がＬであると、当該他方のスイッチ５６はＯＦＦ状態となる。Ｃｏｍドライバ７３（図１参照）は、一方のスイッチ５５の一方の端子に接続されるｘＦＲＰ配線にコモン電位Ｖ_ｃｏｍとは逆相となる電位を供給する。また、Ｃｏｍドライバ７３は、他方のスイッチ５６の一方の端子に接続されるＦＲＰ配線にコモン電位Ｖ_ｃｏｍと同相となる電位を供給する。このように、スイッチ５５，５６は、メモリセル５７の保持電位の極性に応じていずれか一方がオン状態となる。これにより、共通電極２３にコモン電位Ｖ_ｃｏｍが印加されている液晶素子５２に対して、当該コモン電位Ｖ_ｃｏｍと同相である電位がＦＲＰ配線から、又は逆相である電位がｘＦＲＰ配線から反射電極１５に印加される。なお、スイッチ５５、５６の各他方の端子は共通に接続され、その共通接続ノードが、本画素回路の出力ノードＮ_ｏｕｔである。

図５に示すように、メモリセル５７の保持電位が負側極性（インバータ５７１の出力側のノード電位がＨ，インバータ５７２の出力側のノード電位がＬ）のときは、液晶素子５２の画素電位がコモン電位Ｖ_ｃｏｍと同相になるため黒表示となり、メモリセル５７の保持電位が正側極性（インバータ５７１の出力側のノード電位がＬ，インバータ５７２の出力側ノード電位がＨ）の場合は、液晶素子５２の画素電位がコモン電位Ｖ_ｃｏｍと逆相になるため白表示となる。なお、黒表示とは、画素Ｐｉｘの反射電極１５からの反射光が最小になった状態の表示をさす。白表示とは、画素Ｐｉｘの反射電極１５からの反射光が最大になった状態の表示をさす。

以上のように、画素Ｐｉｘは、メモリセル５７の保持電位の極性に応じてスイッチ５５，５６のいずれか一方がオン状態となることで、反射電極１５に対して、ＦＲＰ配線又はｘＦＲＰ配線を介してコモン電位Ｖ_ｃｏｍと同相か逆相の電位が印加される。その結果、画素Ｐｉｘには常に一定の電圧が印加されることになるので、シェーディングの発生が抑制される。すなわち、メモリセル５７は、最新の画素信号ＳＩＧに対応した電位を保持する。このように、保持回路５８は、画素Ｐｉｘに最後に入力された電位を保持する機能を含む。

また、本実施形態のＭＩＰ方式は、データを記憶するメモリセル５７を画素Ｐｉｘ内に持つことにより、デジタル表示モードによる表示と、メモリ表示モードによる表示とを実現できる。デジタル表示モードとは、各画素Ｐｉｘのメモリセル５７に記憶される画素信号ＳＩＧをフレーム周期で切り替え、それによって画素Ｐｉｘの表示をフレーム毎に切り替える表示モードである。メモリ表示モードとは、画素Ｐｉｘ内のメモリセル５７に記憶されている画素信号ＳＩＧをフレーム毎に切り替えることはせず、メモリセル５７に保持されている画素信号ＳＩＧに基づいて、当該画素Ｐｉｘの表示状態を所定期間（例えばデジタル表示モードにおける複数のフレーム周期）に亘って維持する表示モードである。

デジタル表示モードの場合であっても、メモリセル５７に画素信号ＳＩＧを記憶するが、当該画素信号ＳＩＧはフレーム周期で変更される（リフレッシュ）。メモリ表示モードの場合、メモリに保持されている画素信号ＳＩＧを用いるため、当該画素信号ＳＩＧの書き込み動作をフレーム周期で実行する必要がない。そのため、メモリ表示モードの場合は、デジタル表示モードの場合に比べて消費電力が少なくて済むので、表示装置１の消費電力を低減することができる。実施形態では、デジタル表示モードが第１状態の表示モードであり、メモリ表示モードが第２状態の表示モードである。

なお、本例では、画素ＰｉｘがＳＲＡＭを内蔵する場合を例に挙げて説明したが、他のメモリ、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を内蔵してもよい。メモリ機能を有する画素Ｐｉｘとしては、上述のメモリセル５７を有する画素Ｐｉｘの他に、例えば、周知のメモリ性液晶を用いる画素Ｐｉｘであってもよい。

液晶の表示モードには、電界（電圧）無印加時に白表示、電界印加時に黒表示になるノーマリーホワイトモードと、電界無印加時に黒表示、電界印加時に白表示になるノーマリーブラックモードとがある。この両モードは液晶セルの構造は同じであり、図１の偏光板２６の配置が異なる。本実施形態の表示装置１は、電界（電圧）無印加時に黒表示、電界印加時に白表示になるノーマリーブラックモードで駆動される。

次に、静止画／動画検出回路４２による画像の判定に基づいた表示装置１の消費電力の制御について、図６から図１２を参照して説明する。

図６は、静止画／動画検出回路４２の主要機能構成を示すブロック図である。静止画／動画検出回路４２は、符号化回路４２ａと、記憶部４２ｂと、判定回路４２ｃとを備える回路である。符号化回路４２ａは、複数フレームの画像信号ＩＳをフレーム単位で符号化する。図６に示すように、画像信号ＩＳは、垂直同期信号ＶＳＹＮＣと、水平同期信号ＨＳＹＮＣと、クロック信号ＣＬＫと、画像データとを含む。垂直同期信号ＶＳＹＮＣは、１フレームの画像データに先立って入力される。すなわち、垂直同期信号ＶＳＹＮＣは、複数フレームの画像信号ＩＳをフレーム単位で区切る信号として機能する。符号化回路４２ａは、ある垂直同期信号ＶＳＹＮＣの後に続き、次の垂直同期信号ＶＳＹＮＣの手前まで入力された画像データを含む画像信号ＩＳを、１フレームの画像信号ＩＳとする。符号化回路４２ａは、このように取得した１フレームの画像信号ＩＳを符号化する。なお、符号化回路４２ａに対する水平同期信号ＨＳＹＮＣの入力は省略可能である。

実施形態では、符号化回路４２ａは、巡回冗長検査（ＣＲＣ：Cyclic Redundancy Check）方式で画像信号ＩＳを符号化するＣＲＣ演算回路である。すなわち、符号化回路４２ａは、１フレームの画像信号ＩＳに対応するＣＲＣ符号を、複数フレームの画像信号ＩＳに含まれるフレーム画像単位で生成する。実施形態で採用されるＣＲＣは、ＣＲＣ－１６であってもよいし、ＣＲＣ－３２であってもよいし、他の方式のＣＲＣであってもよい。また、符号化回路４２ａによる符号化で採用される方式はＣＲＣに限られるものでなく、他の誤り検出符号その他の符号化のための方式であってもよい。

ＣＲＣ方式について説明すると、符号化前のデジタル信号（画像信号ＩＳ）を所定の多項式に対応するビットパターンで除算した余りを符号化されたデータとして取り扱う。ＣＲＣ－１６が採用された場合の多項式として、式（１）に示す多項式が挙げられる。ＣＲＣ－３２が採用された場合の多項式として、式（２）に示す多項式が挙げられる。多項式に対応するビットパターンが長大であるほど、符号化された２つのデータが同一であるか否かを判定する精度がより高まる。
Ｘ^１６＋Ｘ^１５＋Ｘ^２＋１…（１）
Ｘ^３２＋Ｘ^２６＋Ｘ^２３＋Ｘ^２２＋Ｘ^１６＋Ｘ^１２＋Ｘ^１１＋Ｘ^１０＋Ｘ^８＋Ｘ^７＋Ｘ^５＋Ｘ^４＋Ｘ^２＋Ｘ＋１…（２）

記憶部４２ｂは、複数フレームの画像信号ＩＳを符号化したデータを記憶する。図６に示すように、記憶部４２ｂは、第１レジスタＲ１、第２レジスタＲ２、…、第ｎレジスタＲｎを含む。第１レジスタＲ１、第２レジスタＲ２、…、第ｎレジスタＲｎは、それぞれ１フレームの画像信号ＩＳに対応するＣＲＣ符号データを記憶する記憶回路（レジスタ）である。ｎは、２以上の自然数である。ｎ＝２の場合、記憶部４２ｂは、第１レジスタＲ１、第２レジスタＲ２を含む。ｎ＝５の場合、記憶部４２ｂは、第１レジスタＲ１、第２レジスタＲ２、…、第５レジスタＲ５を含む。自然数ｍが１≦ｍ≦ｎ－１を満たす場合、第（ｍ＋１）レジスタＲ（ｍ＋１）に記憶されるＣＲＣ符号データに対応するフレームは、第ｍレジスタＲｍに記憶されるＣＲＣ符号データに対応するフレームよりｐフレーム後のフレームである。ｐは、自然数である。ｎフレーム目までの画像信号ＩＳに対応するＣＲＣ符号データが第１レジスタＲ１、…、第ｎレジスタＲｎに記憶された後、ｎ＋ｐフレーム目のフレームに対応するＣＲＣ符号データは、第１レジスタＲ１に上書きで記憶される。

判定回路４２ｃは、フレーム単位で符号化されたデータ同士を比較して複数フレームの画像信号ＩＳが動画信号か静止画信号か判定する。判定に際して、判定回路４２ｃは、第１レジスタＲ１から第ｎレジスタＲｎまでのｎ個のレジスタに記憶されているｎ個のデータを読み出す。当該ｎ個のデータは、ｎフレームの画像信号ＩＳをフレーム単位で符号化したデータである。判定回路４２ｃは、当該ｎ個のデータが全て同一のデータであるか判定する。当該ｎ個のデータが全て同一のデータである場合、判定回路４２ｃは、当該ｎ個のデータに対応するｎフレームの画像信号ＩＳが静止画信号であると判定する。当該ｎ個のデータが全て同一のデータではない場合、判定回路４２ｃは、当該ｎ個のデータに対応するｎフレームの画像信号ＩＳが動画信号であると判定する。実施形態の判定回路４２ｃは、ｎフレームの画像信号ＩＳが静止画信号であると判定した場合、判定信号ＪＵを出力する。このように、符号化回路４２ａ、記憶部４２ｂ及び判定回路４２ｃを含む静止画／動画検出回路４２を備える構成（例えば、回路基板４）は、画像判定装置として機能する。

実施形態では、画像信号ＩＳに含まれるクロック信号ＣＬＫと、システムコントローラ４３が出力するクロック信号ＣＬＫとは同期しているものとする。システムコントローラ４３は、第２入力信号ＩＰ２に基づいて符号化回路４２ａ及び記憶部４２ｂの動作を制御するコマンドを出力する。符号化回路４２ａは、当該コマンドに応じて動作し、画像信号ＩＳを符号化する。記憶部４２ｂは、当該コマンドに応じて符号化回路４２ａと同期し、符号化された最新の画像信号ＩＳに対応するデータを記憶させるレジスタをシフトさせる。判定回路４２ｃは、記憶部４２ｂに新たなデータが記憶されることをトリガーとして動作し、レジスタに記憶されているｎ個のデータを読み出して全て同一のデータであるか判定する。

図７は、電源ＩＣ４４が備える電力系統の模式的な区分を示すブロック図である。電源ＩＣ４４は、第１電源部４４ａ、第２電源部４４ｂ、第３電源部４４ｃ等を備える。第１電源部４４ａは、電力Ｅ１を出力し、タイミングコントローラ４５を動作させる。第２電源部４４ｂは、電力Ｅ２を出力し、ソースドライバ７１を動作させる。第３電源部４４ｃは、電力Ｅ３を出力する。電力Ｅ３は、Ｃｏｍドライバ７３を動作させる電力Ｅ３１と保持回路５８を動作させる電力Ｅ３２を含む。Ｃｏｍドライバ７３が動作することで、コモン電位Ｖ_ｃｏｍが共通電極２３に印加される。また、第３電源部４４ｃは、高電位側の電力供給線ＶＤＤ及び低電位側の電力供給線ＶＳＳの各々に対する電位を供給する。さらに、第３電源部４４ｃは、コモン電位Ｖ_ｃｏｍと同相となる電位をＦＲＰ配線に、且つ、コモン電位Ｖ_ｃｏｍと逆相となる電位をＸＦＲＰ配線に供給する。第４電源部４４ｄは、ゲートドライバ７２の動作及び機能維持に必要な電力Ｅ４を供給する。第４電源部４４ｄからは、走査信号Ｖｓｃａｎが印加された状態の走査線ＧＣＬの電位（ＶＧＨ）と、走査信号Ｖｓｃａｎが印加されていない状態の電位（ＶＧＬ）の両方が個別に入力される。

判定信号ＪＵが出力されていない場合、システムコントローラ４３は、第１電源部４４ａ及び第２電源部４４ｂを動作させ、これによって、タイミングコントローラ４５、ソースドライバ７１及びゲートドライバ７２が動作し、タイミングコントローラ４５によるタイミング制御の下でソースドライバ７１からの画素信号ＳＩＧの出力及びゲートドライバ７２による走査が行われる。すなわち、フレームが切り替わる度に、複数の画素Ｐｉｘの各々に対する画素信号ＳＩＧの出力が行われる。これによって、表示領域ＤＡ内で描画される画像がフレームの切り替わりに応じて更新され、動画像が表示される。このように、システムコントローラ４３は、動画信号に基づいた駆動部Ｄ（タイミングコントローラ４５及びソースドライバ７１）の状態を第１状態（動画信号に基づいて複数の画素Ｐｉｘを駆動して各画素Ｐｉｘの保持回路５８に画素信号ＳＩＧを供給する状態）にする。第１状態で駆動部Ｄが動作する場合、デジタル表示モードにおけるリフレッシュが行われる。図１は、駆動部Ｄ（タイミングコントローラ４５及びソースドライバ７１）が第１状態である場合の表示装置１を示している。

図８は、駆動部Ｄが第２状態である場合の表示装置１を示すブロック図である。判定信号ＪＵが出力されている場合、システムコントローラ４３は、第１電源部４４ａ及び第２電源部４４ｂから電力の出力を停止させる。これによって、タイミングコントローラ４５及びソースドライバ７１の動作が停止する。すなわち、システムコントローラ４３は、静止画信号に基づいた駆動部Ｄ（タイミングコントローラ４５及びソースドライバ７１）の状態を第２状態（動作が停止した状態）にする。このように、システムコントローラ４３は、駆動部Ｄの動作を制御する。また、実施形態では、システムコントローラ４３は、ソースドライバ７１の停止に伴い、ソースドライバからの画素信号ＳＩＧの伝送タイミングに応じたゲートドライバ７２による走査も停止させる。すなわち、ゲートドライバ７２による走査タイミングを制御するためのタイミングコントローラ４５からの信号の出力も停止する。これによって、デジタル表示モードにおけるリフレッシュが停止し、メモリ表示モードになる。図８では、リフレッシュのための動作を停止したタイミングコントローラ４５、ソースドライバ７１及びゲートドライバ７２にマスキングを施している。また、タイミングコントローラ４５、ソースドライバ７１及びゲートドライバ７２がリフレッシュのための動作を停止することで出力されなくなる信号の出力経路を破線で示している。

ソースドライバ７１の動作が停止すると、信号線ＳＧＬはフローティング状態になる。フローティング状態の信号線ＳＧＬは、グランドＧＬＤに対してハイインピーダンスになる。ゲートドライバ７２の動作が停止すると、走査線ＧＣＬの電位は、走査信号Ｖｓｃａｎが印加されていない状態の電位（ＶＧＬ）になる。実施形態におけるこの電位（ＶＧＬ）は、グランドＧＬＤである。走査線ＧＣＬの電位の維持は、第４電源部４４ｄからの電力Ｅ４による。このように、第２状態では、所定周期でのフレームの切り替わりが停止し、画素Ｐｉｘの各々でメモリセル５７により保持されている画素信号ＳＩＧがソースドライバ７１の停止前に出力された最新の画素信号ＳＩＧのまま維持される。これによって、表示領域ＤＡ内で描画される画像がソースドライバ７１の停止前に出力された最新の画素信号ＳＩＧに対応した静止画像のままで維持される。

第３電源部４４ｃ及び第４電源部４４ｄは、判定信号ＪＵの出力の有無に関わらず動作し、電力供給を行う。すなわち、タイミングコントローラ４５、ソースドライバ７１及びゲートドライバ７２によるリフレッシュが停止している場合であっても、表示領域ＤＡ内では、メモリセル５７により保持されている画素Ｐｉｘの状態に応じた画像の表示出力が継続され、走査線ＧＣＬの電位が維持される。図示しないが、電源ＩＣ４４は、インタフェースブリッジ４１、静止画／動画検出回路４２、反転スイッチ６１等、画像信号ＩＳが静止画信号であるか動画信号であるかに関わらず動作する構成の電力を表示装置１の動作中に供給する。すなわち、インタフェースブリッジ４１による画像信号ＩＳの出力、静止画／動画検出回路４２による画像の判定及び反転スイッチ６１による反転駆動等は、画像の判定結果に関わらず行われる。

図９は、画像データが動画像から静止画像に切り替わる前後の各部の状態を示すタイミングチャートである。図９から後述する図１２までは、動画像を動画と省略し、静止画像を静止画と省略して示している。

図９に示すように、画像信号ＩＳに含まれる画像データが動画像のデータである場合、システムコントローラ４３からの判定信号ＪＵの出力はない。このため、判定信号ＪＵは、ロウ状態である。判定信号ＪＵがロウ状態であるため、第１電源部４４ａからの電力Ｅ１の出力及び第２電源部４４ｂからの電力Ｅ２の出力が行われる。第１電源部４４ａからの電力Ｅ１の出力に応じて、タイミングコントローラ４５は動作状態である。また、第２電源部４４ｂからの電力Ｅ２の出力に応じて、ソースドライバ７１及びゲートドライバ７２はリフレッシュを行う動作状態（ＯＮ）である。従って、フレーム画像の切り替わりに応じて画素Ｐｉｘの画素信号ＳＩＧが更新される。これによって、表示領域ＤＡ内で描画される画像は、動画像のデータに応じて切り替わる。

画像信号ＩＳに含まれる画像データが動画像のデータから静止画像のデータに切り替わると、ｎ個のレジスタに記憶されるデータが全て静止画像に対応したデータになるまでの遅延時間ＤＥを経て、システムコントローラ４３から判定信号ＪＵが出力されるようになる。これによって、判定信号ＪＵは、ハイ状態になる。判定信号ＪＵがハイ状態であるため、第１電源部４４ａからの電力Ｅ１の出力及び第２電源部４４ｂからの電力Ｅ２の出力が停止される。これによって、タイミングコントローラ４５、ソースドライバ７１及びゲートドライバ７２はリフレッシュを行わない非動作状態（ＯＦＦ）になる。従って、フレーム画像の切り替わりに応じた画素Ｐｉｘの画素信号ＳＩＧの更新が停止し、メモリセル５７によって保持されている最新の画素信号ＳＩＧで維持される。これによって、表示領域ＤＡ内で描画される画像は、最新の画素信号ＳＩＧに対応する静止画像になる。

遅延時間ＤＥの長さは、記憶部４２ｂが備えるレジスタの数（ｎ）及び符号化されるフレームの連続の度合い（ｐ）に応じる。

図１０は、２つのレジスタを用いて１フレーム毎に符号化を行う場合におけるレジスタの記憶内容と判定信号ＪＵとの関係を示すタイミングチャートである。すなわち、図１０の場合、ｎ＝２、ｐ＝１である。なお、図１０及び後述する図１１では、符号化にＣＲＣ－１６が採用された場合のＣＲＣ符号データを示しているが、これは一例であってこれに限られるものでない。また、図１０及び図１１では、連続する垂直同期信号ＶＳＹＮＣの間の時間に対応する１フレーム時間１Ｆを示している。また、図１０及び図１１では、符号化される画像信号ＩＳの垂直同期信号ＶＳＹＮＣの入力タイミングに対して１フレーム時間１Ｆ遅れで当該画像信号ＩＳのＣＲＣ符号データがレジスタに記憶されるものとして説明する。

図１０に示す例では、ｎ＝２であるため、記憶部４２ｂは、第１レジスタＲ１、第２レジスタＲ２を含む。また、ｐ＝１であるため、全てのフレームの画像信号ＩＳが毎フレーム符号化される。したがって、第１レジスタＲ１と第２レジスタＲ２に記憶される２つのＣＲＣ符号データに対応する２フレームは、連続する２フレームである。また、第１レジスタＲ１に記憶されるＣＲＣ符号データは、第２レジスタＲ２に記憶されるＣＲＣ符号データに対応するフレームの次のフレームに対応するＣＲＣ符号データで更新される。

タイミングＳＢ１よりも前の画像データは、動画像である。このため、ＣＲＣ符号データは、フレーム毎に異なるデータになる。この期間、システムコントローラ４３からの判定信号ＪＵの出力はない（判定信号ＪＵ＝ロウ状態）。

タイミングＳＢ１よりも後の画像データは、静止画像である。このため、タイミングＳＢ１から１フレーム時間１Ｆが経過した後から、ＣＲＣ符号データは同一（０９Ａ５）になる。図１０では、タイミングＳＢ１から１フレーム時間１Ｆが経過した後、第１レジスタＲ１に「０９Ａ５」のＣＲＣ符号データが記憶されている。また、タイミングＳＢ１から２フレーム分の時間（１Ｆ＋１Ｆ＝２Ｆ）が経過した後、第２レジスタＲ２に「０９Ａ５」のＣＲＣ符号データが記憶されている。このため、タイミングＳＢ１から２フレーム分の時間（２Ｆ）が経過したタイミングＳＳ１の時点で、第１レジスタＲ１と第２レジスタＲ２に記憶されるＣＲＣ符号データが同一になる。この時点から、システムコントローラ４３から判定信号ＪＵが出力される（判定信号ＪＵ＝ハイ状態）。すなわち、ｎ＝２、ｐ＝１である場合、遅延時間ＤＥ（図９参照）は、図１０に示すように、第１遅延時間ＤＥ１（＝２Ｆ）になる。

なお、タイミングＳＳ１より後に、画像データが再び動画像になることで、タイミングＳＥ１の時点で第１レジスタＲ１に記憶されるＣＲＣ符号データと第２レジスタＲ２に記憶されるＣＲＣ符号データが異なるデータになる。これによって、システムコントローラ４３からの判定信号ＪＵの出力がなくなる（判定信号ＪＵ＝ロウ状態）。

図１１は、５つのレジスタを用いて２フレーム毎に符号化を行う場合におけるレジスタの記憶内容と判定信号ＪＵとの関係を示すタイミングチャートである。すなわち、図１１の場合、ｎ＝５、ｐ＝２である。

図１１に示す例では、ｎ＝５であるため、記憶部４２ｂは、第１レジスタＲ１、第２レジスタＲ２、…、第５レジスタＲ５を含む。また、ｐ＝２であるため、１フレーム置きに画像信号ＩＳが符号化される。したがって、第ｍレジスタＲｍと第（ｍ＋１）レジスタＲ（ｍ＋１）に記憶される２つのＣＲＣ符号データに対応する２フレームは、符号化されない１フレームを挟んだ１つ飛びの２フレームである。また、第１レジスタＲ１に記憶されるＣＲＣ符号データは、第５レジスタＲ５に記憶されるＣＲＣ符号データに対応するフレームの２フレーム後のフレームに対応するＣＲＣ符号データで更新される。

タイミングＳＢ２よりも前の画像データは、動画像である。このため、ＣＲＣ符号データは、２フレーム毎に異なるデータになる。この期間、システムコントローラ４３からの判定信号ＪＵの出力はない（判定信号ＪＵ＝ロウ状態）。

タイミングＳＢ２よりも後の画像データは、静止画像である。このため、タイミングＳＢ２よりも後のタイミングであって符号化が行われる最初のタイミングよりも後に、ＣＲＣ符号データは同一（０９Ａ５）になる。図１１では、タイミングＳＢ２から１フレーム時間１Ｆが経過した後、第３レジスタＲ３に「０９Ａ５」のＣＲＣ符号データが記憶されている。また、タイミングＳＢ２から３フレーム分の時間（１Ｆ＋１Ｆ＋１Ｆ＝３Ｆ）が経過した後、第４レジスタＲ４に「０９Ａ５」のＣＲＣ符号データが記憶されている。以降、タイミングＳＢ２から５フレーム分、７フレーム分、９フレーム分の時間が経過したタイミングで、第５レジスタＲ５、第１レジスタＲ１、第２レジスタＲ２にそれぞれ「０９Ａ５」のＣＲＣ符号データが記憶されている。このため、タイミングＳＢ１から９フレーム分の時間（１Ｆ×９＝９Ｆ）が経過したタイミングＳＳ２の時点で、第１レジスタＲ１から第５レジスタＲ５に記憶される５個のＣＲＣ符号データが全て同一になる。従って、システムコントローラ４３から判定信号ＪＵが出力される（判定信号ＪＵ＝ハイ状態）。すなわち、ｎ＝５、ｐ＝２である場合、遅延時間ＤＥ（図９参照）は、図１０に示すように、第２遅延時間ＤＥ２（＝９Ｆ）とすることができる。

なお、画像データが動画像から静止画像に切り替わるタイミングが図１０に示すタイミングＳＢ２よりも１フレーム時間（１Ｆ）早い場合、第３レジスタＲ３に「０９Ａ５」のＣＲＣ符号データが記憶されるタイミングは、画像データが動画像から静止画像に切り替わるタイミングから２フレーム分の時間（１Ｆ＋１Ｆ＝２Ｆ）が経過した後のタイミングになる。この場合、図１０に示す例よりも遅延時間ＤＥ（図９参照）が１フレーム時間１Ｆだけ長くなる（＋１Ｆ）。従って、ｎ＝５、ｐ＝２である場合、遅延時間ＤＥ（図９参照）は、９～１０フレーム分の時間である。

なお、タイミングＳＳ２より後に、画像データが再び動画像になることで、タイミングＳＥ２の時点で第５レジスタＲ５に記憶されるＣＲＣ符号データと他のレジスタに記憶されるＣＲＣ符号データとが異なるデータになる。これによって、システムコントローラ４３からの判定信号ＪＵの出力がなくなる（判定信号ＪＵ＝ロウ状態）。

図１０及び図１１を参照した説明が示すように、遅延時間ＤＥは、ｎ×ｐ以下の自然数に対応するフレーム分の時間とすることができる。また、画像データが静止画像から動画像に切り替わった場合に判定信号ＪＵがロウ状態からハイ状態に移行するまでの時間は、遅延時間ＤＥよりも短い時間（ｐ以下の自然数に対応するフレーム分の時間）とすることができる。

以上、図１０及び図１１を参照してレジスタの数（ｎ）及び符号化されるフレームの連続の度合い（ｐ）の例を示したが、ｎ，ｐは任意である。

図１２は、画像データの切り替わりに応じた各部の動作及び電力の状況を示す概略的なタイミングチャートである。図１２に示すように、画像データが動画像である時間Ｔ１，５には、第１電源部４４ａからの電力Ｅ１の出力及び第２電源部４４ｂからの電力Ｅ２の出力が行われてタイミングコントローラ４５、ソースドライバ７１、ゲートドライバ７２及びＣｏｍドライバ７３が動作する。これに対し、画像データが動画像から静止画像に移行したことが記憶部４２ｂに含まれるレジスタに記憶されるデータによって判定されるまでの時間Ｔ２を経て、第１電源部４４ａからの電力Ｅ１の出力及び第２電源部４４ｂからの電力Ｅ２の出力が停止されてタイミングコントローラ４５、ソースドライバ７１及びゲートドライバ７２のリフレッシュのための動作が停止する。これによって、画像データが静止画像である時間Ｔ３には、Ｃｏｍドライバ７３及び各画素Ｐｉｘの保持回路５８を動作させる第３電源部４４ｃからの電力Ｅ３と、メモリ表示モードにおける走査線ＧＣＬの電位維持のための第４電源部４４ｄからの電力Ｅ４の出力に限定することができる。すなわち、時間Ｔ３には、画像表示を維持するために通電する構成をメモリ表示モードのために最低限必要な構成に限定できる。より具体的には、静止画像の表示中に駆動部Ｄの動作を停止させることによって消費電力の抑制を実現できる。また、時間Ｔ２及び画像データが静止画像から動画像に移行したことが記憶部４２ｂに含まれるレジスタに記憶されるデータによって判定されるまでの時間Ｔ４についても、時間Ｔ１，Ｔ５に比して、消費電力の抑制を実現できる。

図１２では、リフレッシュのための動作を含む表示装置１の消費電力Ｅ１と、リフレッシュのための動作を停止した表示装置１の消費電力Ｅ２と、消費電力Ｅ１と消費電力Ｅ２との差ＳＥとを示している。実施形態では、消費電力Ｅ２は、消費電力Ｅ１の４０％にすることが可能である。

以上説明したように、実施形態によれば、最新の駆動状態で画素Ｐｉｘの状態を維持する保持回路５８と、静止画像に対応して動作を停止可能な駆動部Ｄ（タイミングコントローラ４５及びソースドライバ７１）とを備える。これによって、静止画像の表示中に駆動部Ｄを停止させて消費電力を抑制することができる。また、実施形態によれば、複数フレームの画像信号ＩＳをフレーム単位で符号化し、複数フレームの画像信号ＩＳを符号化したデータを記憶し、フレーム単位で符号化されたデータ同士を比較して複数フレームの画像信号ＩＳが動画信号か静止画信号か判定する。これによって、複数フレームの画像信号ＩＳが動画信号か静止画信号かを判定する精度を、異なるデータを符号化したデータ同士の識別精度に対応させることができる。従って、異なるデータをより高精度に異なる符号とすることが可能な方式によって、より高精度に動画像と静止画像を区別可能になる。

また、ＣＲＣ方式を採用することで、より高精度に動画像と静止画像を区別可能になる。

また、駆動部Ｄにタイミングコントローラ４５及びソースドライバ７１を含めることで、消費電力をより抑制することができる。特に、タイミングコントローラ４５は、画像信号ＩＳに基づいた画素信号ＳＩＧの生成を行うため、より消費電力が高い構成である。従って、静止画像の表示中にタイミングコントローラ４５を含む駆動部Ｄの動作を停止させることで、消費電力をより抑制することができる。

また、メモリセル５７によって最後に入力された画素信号ＳＩＧを保持することで、静止画像の表示中に駆動部Ｄを停止させて消費電力を抑制することができる。

また、反射電極１５を有する画素Ｐｉｘが設けられる表示パネル１０と、静止画像に対応して動作を停止可能な駆動部Ｄ（タイミングコントローラ４５及びソースドライバ７１）とを組み合わせることで、光源を必ずしも必要とせず、省電力性を高めやすい反射型液晶表示装置の消費電力をより抑制可能になる。

なお、タイミングコントローラ４５は、画像信号ＩＳに基づいて画素信号ＳＩＧを生成する処理に付加的な画像処理を含んでいてもよい。付加的な画像処理として、画像信号ＩＳに含まれる１つの画素Ｐｉｘの階調に基づいた階調表現を、当該１つの画素Ｐｉｘとその周囲の画素Ｐｉｘ（例えば、隣接する画素Ｐｉｘ）の組み合わせで再現するための誤差拡散処理が挙げられる。また、他の付加的な画像処理として、単位画素８０がＷ（白）の画素Ｐｉｘを含む場合にＷ（白）の画素Ｐｉｘに単位画素８０の輝度成分を割り当てる処理が挙げられる。

また、実施形態では、画像信号ＩＳに含まれる画像データが静止画像である場合に判定信号ＪＵがハイになる方式を採用しているが、これに限られるものでなく、動画像と静止画像との判別結果を示す信号が静止画／動画検出回路４２から出力されればよい。例えば、判定信号ＪＵのハイ／ロウが逆であってもよい。この場合、判定信号ＪＵに基づいて動画像と静止画像とを判別する構成（システムコントローラ４３）の反応も逆になる。

また、実施形態では、単位画素８０が複数の画素Ｐｉｘを含む構成であるが、単位画素８０は、１つの画素Ｐｉｘであってもよい。また、実施形態では、第２状態でタイミングコントローラ４５及びソースドライバ７２の両方が動作を停止しているが、いずれか一方であってもよい。駆動部Ｄ（タイミングコントローラ４５及びソースドライバ７２）に含まれる少なくとも一部の構成が動作を停止することで、消費電力を抑制することができる。

また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

１ 表示装置
４ 回路基板
１０ 表示パネル
１５ 反射電極
２３ 共通電極
４１ インタフェースブリッジ
４２ 静止画／動画検出回路
４２ａ 符号化回路
４２ｂ 記憶部
４２ｃ 判定回路
４３ システムコントローラ
４４ 電源ＩＣ
４４ａ 第１電源部
４４ｂ 第２電源部
４４ｃ 第３電源部
４５ タイミングコントローラ
５７ ＭＩＰ
５８ 保持回路
７１ ソースドライバ
７２ ゲートドライバ
７３ Ｃｏｍドライバ
Ｄ 駆動部
ＤＡ 表示領域
ＧＣＬ 走査線
ＩＰ１ 第１入力信号
ＩＰ２ 第２入力信号
ＩＳ 画像信号
ＪＵ 判定信号
Ｐｉｘ 画素
Ｒ１ 第１レジスタ
Ｒ２ 第２レジスタ
Ｒｎ 第ｎレジスタ
ＳＧＬ 信号線
ＳＩＧ 画素信号

Claims (6)

1. 複数の画素を備え、各画素には、画素信号として入力された電位を保持する保持回路が設けられている表示部と、
   画像信号に基づいて前記複数の画素を駆動して各画素の保持回路に画素信号を供給するする駆動部と、
   共通電極にコモン電位を供給するＣｏｍドライバと、
   前記画像信号をフレーム単位で符号化する符号化回路と、
   前記フレーム単位で符号化したデータを複数記憶する記憶部と、
   複数の前記データ同士を比較して連続する複数のフレームの画像信号が動画信号か静止画信号か判定する判定回路と、
   前記画像信号と前記判定回路の結果に基づいて前記駆動部を制御する制御部と、を備え、
   前記画素は、前記表示部の外部からの光を反射する反射電極を有し、
   前記制御部は、
   前記判定回路の結果が動画信号である場合に、前記駆動部を前記画像信号に基づいて前記複数の画素を駆動する第１状態に設定し、
   前記判定回路の結果が静止画像である場合に、前記駆動部の少なくとも一部の動作を停止する第２状態に設定し、
   前記保持回路は、最新の画素信号に応じて前記反射電極の電位を前記コモン電位と同相又は逆相とし、
   前記コモン電位の供給は、前記第１状態及び前記第２状態のいずれであっても行われる、
   表示装置。
2. 前記符号化によって生成される符号は、巡回冗長検査方式の符号である
   請求項１に記載の表示装置。
3. 前記駆動部は、
   前記画像信号に基づいて前記複数の画素を個別に駆動する画素信号を生成するタイミングコントローラと、
   複数の信号線を介して前記複数の画素と接続され、前記画素信号を前記複数の画素に供給する信号出力回路と、を含み、
   前記第２状態では、少なくともこれらのうちのいずれか１つが停止状態となる
   請求項１又は２に記載の表示装置。
4. 前記制御部に制御されると共に前記駆動部に電源を供給する電源回路を備え、
   前記制御部は、前記判定回路の結果が静止画像である場合に、前記電源回路から前記タイミングコントローラへの電源供給を停止して前記駆動部を第２状態とする
   請求項３に記載の表示装置。
5. 前記制御部に制御されると共に前記駆動部に電源を供給する電源回路を備え、
   前記制御部は、前記判定回路の結果が静止画像である場合に、前記電源回路から前記信号出力回路への電源供給を停止して前記駆動部を第２状態とする
   請求項３又は４に記載の表示装置。
6. 前記保持回路は、ＳＲＡＭを含み、
   前記ＳＲＡＭの電位は、前記第１状態及び前記第２状態のいずれであっても保持される、
   請求項１から５のいずれか一項に記載の表示装置。

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