JP6978971B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関する。

画像を表示する表示装置は、複数の画素を備える。下記の特許文献１には、複数の画素の各々がメモリを含む、いわゆるＭＩＰ（Memory In Pixel）型の表示装置が記載されている。特許文献１記載の表示装置では、複数の画素の各々が、複数のメモリとこれらのメモリの切替え回路とを含んでいる。

特開平９−２１２１４０号公報

表示装置では、画素は、画素電極と共通電極との間の電圧に応じて、画像（フレーム）を表示する。また、表示装置では、画面の焼き付きを抑制するために、共通電極の電位を反転させるコモン反転駆動方式が用いられる場合がある。フレームを変化させる周波数と、共通電極の極性を反転させる周波数とは、表示装置の使用態様に応じて異ならせることが可能であることが望ましい。

本発明は、フレームを変化させる周波数と、共通電極の電位を反転させる周波数とを、異ならせることが可能な表示装置を提供することを目的とする。

本発明の一態様の表示装置は、行方向及び列方向に配列されると共に、副画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、基準クロック信号に基づいて、周波数の異なる複数のクロック信号を出力する、クロック信号出力回路と、複数のクロック信号の内の１つを選択クロック信号として選択する、選択回路と、各行に夫々設けられており、当該行に属する副画素のメモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、選択クロック信号に同期して、メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、複数の副画素に共通なコモン電位が供給される共通電極と、コモン電位を基準クロック信号に同期して反転させて、共通電極に出力する、共通電極駆動回路と、を備える。複数の副画素は、メモリ選択信号が供給されたメモリ選択線に応じて、複数のメモリの内の１つのメモリに格納されている副画素データに基づいて、画像を表示する。

本発明の一態様の表示装置は、行方向及び列方向に配列されると共に、副画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、基準クロック信号に基づいて、周波数の異なる複数のクロック信号を出力する、クロック信号出力回路と、複数のクロック信号の内の１つを第１選択クロック信号として選択するとともに、複数のクロック信号の内の１つを第２選択クロック信号として選択する、選択回路と、各行に夫々設けられており、当該行に属する副画素のメモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、第１選択クロック信号に同期して、メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、複数の副画素に共通なコモン電位が供給される共通電極と、コモン電位を第２選択クロック信号に同期して反転させて、共通電極に出力する、共通電極駆動回路と、を備える。複数の副画素は、メモリ選択信号が供給されたメモリ選択線に応じて、複数のメモリの内の１つのメモリに格納されている副画素データに基づいて、画像を表示する。

図１は、第１の実施形態の表示装置の全体構成の概要を示す図である。 図２は、第１の実施形態の表示装置の断面図である。 図３は、第１の実施形態の表示装置の画素内での副画素の配置を示す図である。 図４は、第１の実施形態の表示装置の分周回路及び選択回路の回路構成を示す図である。 図５は、第１の実施形態の表示装置の分周クロック信号の波形を示す図である。 図６は、第１の実施形態の表示装置のモジュール構成を示す図である。 図７は、第１の実施形態の表示装置の回路構成を示す図である。 図８は、第１の実施形態の表示装置の副画素の回路構成を示す図である。 図９は、第１の実施形態の表示装置の副画素のメモリの回路構成を示す図である。 図１０は、第１の実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。 図１１は、第１の実施形態の表示装置の副画素のレイアウトの概要を示す図である。 図１２は、第１の実施形態の表示装置の第１の動作タイミングを示すタイミング図である。 図１３は、第１の実施形態の表示装置の第２の動作タイミングを示すタイミング図である。 図１４は、第２の実施形態の表示装置の全体構成の概要を示す図である。 図１５は、第２の実施形態の表示装置の分周回路及び選択回路の回路構成を示す図である。 図１６は、第２の実施形態の表示装置のモジュール構成を示す図である。 図１７は、第２の実施形態の表示装置の回路構成を示す図である。 図１８は、第２の実施形態の表示装置の第１の動作タイミングを示すタイミング図である。 図１９は、第２の実施形態の表示装置の第２の動作タイミングを示すタイミング図である。 図２０は、第３の実施形態の表示装置の回路構成を示す図である。 図２１は、第３の実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。 図２２は、第３の実施形態の表示装置の動作タイミングを示すタイミング図である。 図２３は、第１から第３の実施形態の表示装置の適用例を示す図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（第１の実施形態）
［全体構成］
図１は、第１の実施形態の表示装置の全体構成の概要を示す図である。表示装置１は、第１パネル２と、第１パネル２に対向配置された第２パネル３と、を含む。表示装置１は、画像を表示する表示領域ＤＡと、表示領域ＤＡの外側の額縁領域ＧＤと、を有する。表示領域ＤＡにおいて、第１パネル２と第２パネル３との間には、液晶層が封入されている。

なお、第１の実施形態では、表示装置１は、液晶層を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置１は、液晶層に代えて有機ＥＬ（Electro-Luminescence）素子を使用した有機ＥＬ表示装置であっても良い。

表示領域ＤＡ内には、複数の画素Ｐｉｘが、第１パネル２及び第２パネル３の主面と平行なＸ方向にＮ列（Ｎは、自然数）、第１パネル２及び第２パネル３の主面と平行且つＸ方向と交差するＹ方向にＭ行（Ｍは、自然数）のマトリクス状に配置されている。

額縁領域ＧＤ内には、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択回路８と、ゲート線駆動回路９と、ゲート線選択回路１０と、分周回路３１と、選択回路３２とが、配置されている。なお、これら複数の回路のうち、インタフェース回路４と、ソース線駆動回路５と、共通電極駆動回路６と、反転駆動回路７と、メモリ選択回路８と、分周回路３１と、選択回路３２とをＩＣチップに組み込み、ゲート線駆動回路９と、ゲート線選択回路１０とを第１パネル２上に形成した構成を採用することも可能である。或いは、ＩＣチップに組み込まれる回路群を表示装置外のプロセッサに形成し、それらと表示装置１とを接続する構成も採用可能である。

Ｍ×Ｎ個の画素Ｐｉｘの各々は、複数の副画素ＳＰｉｘを含む。第１の実施形態では、複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）の３個とするが、本開示はこれに限定されない。複数の副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４個であっても良い。或いは、複数の副画素ＳＰｉｘは、色が異なる５個以上であっても良い。

第１の実施形態では、１つの画素Ｐｉｘに含まれる副画素ＳＰｉｘが３個であるので、表示領域ＤＡ内には、Ｍ×Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。また、第１の実施形態では、Ｍ×Ｎ個の画素Ｐｉｘの各々の３個の副画素ＳＰｉｘがＸ方向に配置されているので、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。

各副画素ＳＰｉｘは、複数のメモリを含む。第１の実施形態では、複数のメモリは、第１メモリから第３メモリまでの３個とするが、本開示はこれに限定されない。複数のメモリは、２個であっても良いし、４個以上であっても良い。

第１の実施形態では、１つの副画素ＳＰｉｘに含まれるメモリが３個であるので、表示領域ＤＡ内には、Ｍ×Ｎ×３×３個のメモリが配置されていることになる。また、第１の実施形態では、各副画素ＳＰｉｘが３個のメモリを含んでいるので、Ｍ×Ｎ個の画素Ｐｉｘの１つの行には、Ｎ×３×３個のメモリが配置されていることになる。

各副画素ＳＰｉｘは、各々が含む第１メモリから第３メモリまでの内の選択された１個のメモリに格納されている副画素データに基づいて、当該副画素ＳＰｉｘの表示が実施される。つまり、Ｍ×Ｎ×３個の副画素ＳＰｉｘに含まれるＭ×Ｎ×３×３個のメモリの集合は、３個のフレームメモリと同等である。

インタフェース回路４は、シリアル−パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、設定レジスタ４ｃを含む。シリアル−パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤが、外部回路からシリアルデータで供給される。外部回路は、ホストＣＰＵ（Central Processing Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。

シリアル−パラレル変換回路４ａは、供給されたコマンドデータＣＭＤをパラレルデータに変換して、設定レジスタ４ｃに出力する。設定レジスタ４ｃには、ソース線駆動回路５、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０及び選択回路３２を制御するための値がコマンドデータＣＭＤに基づいて設定される。

シリアル−パラレル変換回路４ａは、供給された画像データＩＤをパラレルデータに変換して、タイミングコントローラ４ｂに出力する。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、画像データＩＤをソース線駆動回路５に出力する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０及び選択回路３２を制御する。

共通電極駆動回路６、反転駆動回路７及び分周回路３１には、基準クロック信号ＣＬＫが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。

分周回路３１は、基準クロック信号ＣＬＫに基づいて、周波数の異なる複数のクロック信号を、選択回路３２に出力する。詳細には、分周回路３１は、基準クロック信号ＣＬＫを複数の分周比で分周した複数の分周クロック信号を、選択回路３２に出力する。

選択回路３２は、タイミングコントローラ４ｂの制御下で、複数の分周クロック信号の内の１つを選択クロック信号ＣＬＫ−ＳＥＬとして選択する。選択回路３２は、選択クロック信号ＣＬＫ−ＳＥＬを、メモリ選択回路８に出力する。

第１の実施形態では、表示装置１は、コモン反転駆動方式を採用する。表示装置１がコモン反転駆動方式を採用するので、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極の電位（コモン電位）を反転する。反転駆動回路７は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、副画素電極の電位を反転させる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。第１の実施形態では、表示装置１は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラック液晶表示装置とする。ノーマリーブラック液晶表示装置では、副画素電極の電位とコモン電位とが同相の場合には、黒色が表示され、副画素電極の電位とコモン電位とが異相の場合には、白色が表示される。なお、これに限らず、副画素電極の電位とコモン電位とが同相の場合には、白色が表示され、副画素電極の電位とコモン電位とが異相の場合には、黒色が表示されるノーマリーホワイトの構成も採用可能である。

表示装置１にて画像を表示させるべく、各副画素ＳＰｉｘの第１メモリから第３メモリまでに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ×Ｎ個の画素Ｐｉｘの内の１つの行を選択するためのゲート信号を出力する。

各副画素が１個のメモリを有するＭＩＰ型液晶表示装置では、１つの行（画素行（副画素行））当たり１本のゲート線が配置される。しかしながら、実施形態では、各副画素ＳＰｉｘが、第１メモリから第３メモリまでの３個のメモリを含んでいる。そこで、実施形態では、１つの行当たり、３本のゲート線が配置されている。３本のゲート線は、１つの行に含まれる副画素ＳＰｉｘの各々の第１メモリから第３メモリまでに夫々電気的に接続されている。なお、副画素ＳＰｉｘが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、１つの行当たり、６本のゲート線が配置される。

１つの行当たりに配置されている３本又は６本のゲート線が、ゲート線群に対応する。第１の実施形態では、表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のゲート線群が配置されている。

ゲート線駆動回路９は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。

ゲート線選択回路１０は、タイミングコントローラ４ｂの制御下で、１つの行に配置された３本のゲート線の内の１本を選択する。これにより、ゲート線駆動回路９から出力されたゲート信号は、１つの行に配置された３本のゲート線の内の選択された１本に、供給される。

ソース線駆動回路５は、タイミングコントローラ４ｂの制御下で、ゲート信号によって選択されているメモリに副画素データを夫々出力する。これにより、各副画素ＳＰｉｘの第１メモリから第３メモリに順次副画素データが夫々格納される。

表示装置１は、Ｍ行の画素Ｐｉｘを線順次走査することによって、１個のフレームデータの副画素データが各副画素ＳＰｉｘの第１メモリに格納される。そして、表示装置１は、線順次走査を３回実行することによって、各副画素ＳＰｉｘの第１メモリから第３メモリに３個のフレームデータが格納される。

これに際し、表示装置１は、１つの行の走査毎に第１のメモリへの書き込み、第２のメモリへの書き込み、第３のメモリへの書き込みを行う手順を採用することも可能である。かかる走査を第１行から第Ｍ行まで実施することにより、一度の線順次走査で各副画素ＳＰｉｘの第１メモリから第３メモリまでに副画素データを格納することができる。

第１の実施形態では、１つの行当たり、３本のメモリ選択線が配置されている。３本のメモリ選択線は、１つの行に含まれるＮ×３個の副画素ＳＰｉｘの各々の第１メモリから第３メモリまでに夫々電気的に接続されている。なお、副画素ＳＰｉｘが、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、１つの行当たり、６本のメモリ選択線が配置される。

１つの行当たりに配置されている３本又は６本のメモリ選択線が、メモリ選択線群に対応する。第１の実施形態では、表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のメモリ選択線群が配置されている。

メモリ選択回路８は、タイミングコントローラ４ｂの制御下で、選択クロック信号ＣＬＫ−ＳＥＬに同期して、各副画素ＳＰｉｘの第１メモリから第３メモリまでの内の１個を、同時に選択する。より詳細には、全ての副画素ＳＰｉｘの第１メモリが同時に選択される。或いは、全ての副画素ＳＰｉｘの第２メモリが同時に選択される。或いは、全ての副画素ＳＰｉｘの第３メモリが同時に選択される。従って、表示装置１は、各副画素ＳＰｉｘの第１メモリから第３メモリまでの選択を切り替えることによって、３つの画像の内の１つの画像を表示させることができる。これにより、表示装置１は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置１は、各副画素ＳＰｉｘの第１メモリから第３メモリまでの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。

［断面構造］
図２は、第１の実施形態の表示装置の断面図である。図２に示すように、表示装置１は、第１パネル２と、第２パネル３と、液晶層３０とを含む。第２パネル３は、第１パネル２と対向して配置される。液晶層３０は、第１パネル２と第２パネル３との間に設けられる。第２パネル３の一主面たる表面が、画像を表示させるための表示面１ａである。

表示面１ａ側の外部から入射した光は、第１パネル２の反射電極１５によって反射されて表示面１ａから出射する。表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型液晶表示装置である。なお、本明細書において、表示面１ａと平行な方向をＸ方向とし、表示面１ａと平行な面においてＸ方向と交差する方向をＹ方向とする。また、表示面１ａに垂直な方向をＺ方向とする。

第１パネル２は、第１基板１１と、絶縁層１２と、反射電極１５と、配向膜１８とを有する。第１基板１１は、ガラス基板又は樹脂基板が例示される。第１基板１１の表面には、図示しない回路素子や、ゲート線、データ線等の各種配線が設けられる。回路素子は、ＴＦＴ（Thin Film Transistor）等のスイッチング素子や、容量素子を含む。

絶縁層１２は、第１基板１１の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。反射電極１５は、絶縁層１２の上に複数設けられる。配向膜１８は、反射電極１５と液晶層３０との間に設けられる。反射電極１５は、副画素ＳＰｉｘ毎に矩形状に設けられている。反射電極１５は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、反射電極１５は、これらの金属材料と、ＩＴＯ（Indium Tin Oxide）で例示される透光性導電材料と、を積層した構成としても良い。反射電極１５は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。

反射電極１５によって反射された光は、拡散反射によって散乱されるものの、表示面１ａ側に向かって一様な方向に進む。また、反射電極１５に印加される電圧レベルが変化することにより、当該反射電極上の液晶層３０における光の透過状態、すなわち副画素毎の光の透過状態が変化する。すなわち、反射電極１５は、副画素電極としての機能も有する。

第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。

第２基板２１は、ガラス基板又は樹脂基板が例示される。共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の反射電極１５と対向して配置され、各副画素ＳＰｉｘに対する共通の電位を供給する。カラーフィルタ２２は、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の３色のフィルタを有することが例示されるが、本開示はこれに限定されない。

液晶層３０は、ネマティック（Ｎｅｍａｔｉｃ）液晶を含んでいることが例示される。液晶層３０は、共通電極２３と反射電極１５との間の電圧レベルが変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光を副画素ＳＰｉｘ毎に変調する。

外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して反射電極１５に到達する。そして、入射光は各副画素ＳＰｉｘの反射電極１５で反射される。かかる反射光は、副画素ＳＰｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。

［回路構成］
図３は、第１の実施形態の表示装置の画素内での副画素の配置を示す図である。画素Ｐｉｘは、Ｒ（赤）の副画素ＳＰｉｘ_Ｒと、Ｇ（緑）の副画素ＳＰｉｘ_Ｇと、Ｂ（青）の副画素ＳＰｉｘ_Ｂと、を含む。副画素ＳＰｉｘ_Ｒ、ＳＰｉｘ_Ｇ及びＳＰｉｘ_Ｂは、Ｘ方向に配列されている。

副画素ＳＰｉｘ_Ｒ、ＳＰｉｘ_Ｇ及びＳＰｉｘ_Ｂの各々は、メモリブロック５０と、反転スイッチ６１と、を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、第３メモリ５３と、を含む。反転スイッチ６１、第１メモリ５１、第２メモリ５２及び第３メモリ５３は、Ｙ方向に配列されている。

第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々は、１ビットのデータを格納するメモリセルとするが、本開示はこれに限定されない。第１メモリ５１、第２メモリ５２及び第３メモリ５３の各々は、２ビット以上のデータを格納するメモリセルであっても良い。

反転スイッチ６１は、第１メモリ５１、第２メモリ５２及び第３メモリ５３と、副画素電極（反射電極）１５（図２参照）との間に電気的に接続されている。反転スイッチ６１は、反転駆動回路７から供給される、基準クロック信号ＣＬＫに同期且つ同相で変化する表示信号、及び、基準クロック信号ＣＬＫに同期且つ逆相で変化する表示信号に基づいて、第１メモリ５１、第２メモリ５２及び第３メモリ５３の内の選択された１個のメモリから出力される副画素データを一定周期毎に反転して、副画素電極１５に出力する。表示信号が反転する周期は、共通電極２３の電位（コモン電位）が反転する周期と同じである。

反転スイッチ６１が、スイッチ回路に対応する。

図４は、第１の実施形態の表示装置の分周回路及び選択回路の回路構成を示す図である。

分周回路３１は、デイジーチェーン（daisy chain）接続された、第１の１／２分周器３３_１から第４の１／２分周器３３_４までを含む。第１の１／２分周器３３_１から第４の１／２分周器３３_４までの各々は、フリップフロップで構成可能である。

第１の１／２分周器３３_１には、基準クロック信号ＣＬＫである、第１分周クロック信号ＣＬＫ−Ｘ_０が供給される。第１分周クロック信号ＣＬＫ−Ｘ_０は、基準クロック信号ＣＬＫを１／１分周した信号と考えることができる。

第１の１／２分周器３３_１は、第１分周クロック信号ＣＬＫ−Ｘ_０を１／２分周した第２分周クロック信号ＣＬＫ−Ｘ_１を、第２の１／２分周器３３_２及び選択回路３２に出力する。第２の１／２分周器３３_２は、第２分周クロック信号ＣＬＫ−Ｘ_１を１／２分周した第３分周クロック信号ＣＬＫ−Ｘ_２を、第３の１／２分周器３３_３及び選択回路３２に出力する。

第３の１／２分周器３３_３は、第３分周クロック信号ＣＬＫ−Ｘ_２を１／２分周した第４分周クロック信号ＣＬＫ−Ｘ_３を、第４の１／２分周器３３_４及び選択回路３２に出力する。第４の１／２分周器３３_４は、第４分周クロック信号ＣＬＫ−Ｘ_３を１／２分周した第５分周クロック信号ＣＬＫ−Ｘ_４を、選択回路３２に出力する。

分周回路３１が、クロック信号出力回路に対応する。

選択回路３２は、セレクタ３４_１を含む。セレクタ３４_１には、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までが、供給される。セレクタ３４_１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_６に基づいて、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までの内の１つの分周クロック信号を、選択クロック信号ＣＬＫ−ＳＥＬとして、選択する。セレクタ３４_１は、選択クロック信号ＣＬＫ−ＳＥＬを、メモリ選択回路８に出力する。

なお、第１の実施形態では、分周回路３１は、１／２分周器３３を含むこととしたが、本開示はこれに限定されない。分周回路３１は、１／３分周器や１／４分周器を含んでも良い。また、第１の実施形態では、分周回路３１は、４個の１／２分周器３３を含むこととしたが、本開示はこれに限定されない。分周回路３１は、３個以下又は５個以上の分周器を含み、３つ以下又は５つ以上の分周クロック信号を選択回路３２に出力することとしても良い。また、第１の実施形態では、分周回路３１は、デイジーチェーン接続された、第１の１／２分周器３３_１から第４の１／２分周器３３_４までを含むこととしたが、本開示はこれに限定されない。複数の分周クロック信号の作成は、種々の回路構成によって実現可能である。

また、第１の実施形態では、表示装置１が、クロック信号出力回路として、分周回路３１を備えることとしたが、本開示はこれに限定されない。表示装置１は、分周回路３１に代えて、クロック信号出力回路として、基準クロック信号ＣＬＫを複数の逓倍比で逓倍した複数の逓倍クロック信号を選択回路３２に出力する、逓倍回路を備えても良い。この場合は、逓倍回路が、クロック信号出力回路に対応する。

図５は、第１の実施形態の表示装置の分周クロック信号の波形を示す図である。

基準クロック信号ＣＬＫの周波数をＮヘルツ（Ｎは、正の数）とする。第１分周クロック信号ＣＬＫ−Ｘ_０の周波数は、基準クロック信号ＣＬＫの周波数と同じ、Ｎヘルツである。

第１の１／２分周器３３_１は、第１分周クロック信号ＣＬＫ−Ｘ_０を１／２分周した第２分周クロック信号ＣＬＫ−Ｘ_１を出力する。第２分周クロック信号ＣＬＫ−Ｘ_１の周波数は、第１分周クロック信号ＣＬＫ−Ｘ_０の周波数の１／２である、Ｎ／２ヘルツである。第２分周クロック信号ＣＬＫ−Ｘ_１は、第１分周クロック信号ＣＬＫ−Ｘ_０の立ち下がりエッジであるタイミングｔ_０において、立ち上がる。なお、第１の実施形態では、第２分周クロック信号ＣＬＫ−Ｘ_１は、第１分周クロック信号ＣＬＫ−Ｘ_０の立ち下がりエッジにおいて立ち上がることとしたが、本開示はこれに限定されない。第２分周クロック信号ＣＬＫ−Ｘ_１は、第１分周クロック信号ＣＬＫ−Ｘ_０の立ち上がりエッジにおいて立ち上がっても良い。以下に説明する第３分周クロック信号ＣＬＫ−Ｘ_２、第４分周クロック信号ＣＬＫ−Ｘ_３及び第５分周クロック信号ＣＬＫ−Ｘ_４も、第２分周クロック信号ＣＬＫ−Ｘ_１と同様である。

第２の１／２分周器３３_２は、第２分周クロック信号ＣＬＫ−Ｘ_１を１／２分周した第３分周クロック信号ＣＬＫ−Ｘ_２を出力する。第３分周クロック信号ＣＬＫ−Ｘ_２の周波数は、第２分周クロック信号ＣＬＫ−Ｘ_１の周波数の１／２である、Ｎ／４ヘルツである。第３分周クロック信号ＣＬＫ−Ｘ_２は、第２分周クロック信号ＣＬＫ−Ｘ_１の立ち下がりエッジであるタイミングｔ_１において、立ち上がる。

第３の１／２分周器３３_３は、第３分周クロック信号ＣＬＫ−Ｘ_２を１／２分周した第４分周クロック信号ＣＬＫ−Ｘ_３を出力する。第４分周クロック信号ＣＬＫ−Ｘ_３の周波数は、第３分周クロック信号ＣＬＫ−Ｘ_２の周波数の１／２である、Ｎ／８ヘルツである。第４分周クロック信号ＣＬＫ−Ｘ_３は、第３分周クロック信号ＣＬＫ−Ｘ_２の立ち下がりエッジであるタイミングｔ_２において、立ち上がる。

第４の１／２分周器３３_４は、第４分周クロック信号ＣＬＫ−Ｘ_３を１／２分周した第５分周クロック信号ＣＬＫ−Ｘ_４を出力する。第５分周クロック信号ＣＬＫ−Ｘ_４の周波数は、第４分周クロック信号ＣＬＫ−Ｘ_３の周波数の１／２である、Ｎ／１６ヘルツである。第５分周クロック信号ＣＬＫ−Ｘ_４は、第４分周クロック信号ＣＬＫ−Ｘ_３の立ち下がりエッジであるタイミングｔ_３において、立ち上がる。

図６は、第１の実施形態の表示装置のモジュール構成を示す図である。詳細には、図６は、表示装置１での、分周回路３１及び選択回路３２の配置を示す図である。分周回路３１及び選択回路３２は、額縁領域ＧＤ内の、第１パネル２が第２パネル３と重ならない部分に、配置されている。第１パネル２には、フレキシブル基板Ｆが取り付けられている。分周回路３１には、フレキシブル基板Ｆを介して、基準クロック信号ＣＬＫが供給される。基準クロック信号ＣＬＫは、共通電極駆動回路６（図１参照）及び反転駆動回路７（図１参照）にも、供給される。

分周回路３１は、基準クロック信号ＣＬＫを分周した第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までを、選択回路３２に出力する。選択回路３２は、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までの内の１つを選択クロック信号ＣＬＫ−ＳＥＬとして選択する。選択回路３２は、選択クロック信号ＣＬＫ−ＳＥＬを、メモリ選択回路８（図１参照）に出力する。

分周回路３１及び選択回路３２は、ＣＯＧ（Chip On Glass）として、第１パネル２上に実装されても良い。また、分周回路３１及び選択回路３２は、ＣＯＦ（Chip On Film）として、フレキシブル基板Ｆ上に実装されても良い。

図７は、第１の実施形態の表示装置の回路構成を示す図である。図７では、各副画素ＳＰｉｘの内の２×２個の副画素ＳＰｉｘを示している。

副画素ＳＰｉｘは、メモリブロック５０及び反転スイッチ６１に加えて、液晶ＬＱと、保持容量Ｃと、副画素電極１５（図２参照）と、を含む。

共通電極駆動回路６は、各副画素ＳＰｉｘに共通するコモン電位ＶＣＯＭを、基準クロック信号ＣＬＫに同期且つ同相で変化させて、共通電極２３（図２参照）に出力する。共通電極駆動回路６は、基準クロック信号ＣＬＫを共通電極２３にそのままコモン電位ＶＣＯＭとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極２３にコモン電位ＶＣＯＭとして出力しても良い。

ゲート線駆動回路９は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個の出力端子を有している。ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_４に基づいて、Ｍ行の内の１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。

ゲート線駆動回路９は、制御信号Ｓｉｇ_４（スキャン開始信号及びクロックパルス信号）に基づいて、ゲート信号をＭ個の出力端子から順次出力するスキャナ回路であっても良い。或いは、ゲート線駆動回路９は、符号化された制御信号Ｓｉｇ_４を復号化し、該制御信号Ｓｉｇ_４で指定された出力端子にゲート信号を出力するデコーダ回路であっても良い。

ゲート線選択回路１０は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・を含む。Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_５によって共通に制御される。

第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ群のゲート線群ＧＬ_１、ＧＬ_２、・・・が配置されている。Ｍ群のゲート線群ＧＬ_１、ＧＬ_２、・・・の各々は、当該行の第１メモリ５１（図３参照）に電気的に接続された第１ゲート線ＧＣＬ_ａと、第２メモリ５２（図３参照）に電気的に接続された第２ゲート線ＧＣＬ_ｂと、第３メモリ５３（図３参照）に電気的に接続された第３ゲート線ＧＣＬ_ｃと、を含む。Ｍ群のゲート線群ＧＬ_１、ＧＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿っている。

Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・の各々は、制御信号Ｓｉｇ_５が第１の値の場合には、ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ_ａと、を電気的に接続する。Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・の各々は、制御信号Ｓｉｇ_５が第２の値の場合には、ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬ_ｂと、を電気的に接続する。Ｍ個のスイッチＳＷ_４＿１、ＳＷ_４＿２、・・・の各々は、制御信号Ｓｉｇ_５が第３の値の場合には、ゲート線駆動回路９の出力端子と、第３ゲート線ＧＣＬ_ｃと、を電気的に接続する。

ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ_ａと、が電気的に接続された場合には、ゲート信号が、各副画素ＳＰｉｘの第１メモリ５１に供給される。ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬ_ｂと、が電気的に接続された場合には、ゲート信号が、各副画素ＳＰｉｘの第２メモリ５２に供給される。ゲート線駆動回路９の出力端子と、第３ゲート線ＧＣＬ_ｃと、が電気的に接続された場合には、ゲート信号が、各副画素ＳＰｉｘの第３メモリ５３に供給される。

第１パネル２上には、Ｎ×３列の副画素ＳＰｉｘに対応して、Ｎ×３本のソース線ＳＧＬ_１、ＳＧＬ_２、・・・が配置されている。各ソース線ＳＧＬ_１、ＳＧＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｙ方向に沿っている。ソース線駆動回路５は、ゲート信号によって選択されている各副画素ＳＰｉｘの３個のメモリに対して、ソース線ＳＧＬ_１、ＳＧＬ_２、・・・を介して、副画素データを夫々出力する。

ゲート信号が供給された行の副画素ＳＰｉｘは、ゲート信号が供給されたゲート線ＧＣＬに応じて、ソース線ＳＧＬに供給されている副画素データを、第１メモリ５１から第３メモリ５３までの内の１つのメモリに格納する。

メモリ選択回路８は、スイッチＳＷ_２と、ラッチ７１と、スイッチＳＷ_３と、を含む。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_２によって制御される。

画像を表示する場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、第２メモリ５２及び第３メモリ５３の内のいずれかから画像データを読み出す場合について説明する。この場合には、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_２をスイッチＳＷ_２に出力する。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ_２に基づいて、オン状態になる。これにより、選択クロック信号ＣＬＫ−ＳＥＬがラッチ７１に供給される。

画像を表示しない場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、第２メモリ５２及び第３メモリ５３の内のいずれからも画像データを読み出さない場合について説明する。この場合には、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ_２をスイッチＳＷ_２に出力する。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される第２の値の制御信号Ｓｉｇ_２に基づいて、オフ状態になる。これにより、選択クロック信号ＣＬＫ−ＳＥＬがラッチ７１に供給されない。

ラッチ７１は、スイッチＳＷ_２がオン状態で選択クロック信号ＣＬＫ−ＳＥＬが供給される場合には、選択クロック信号ＣＬＫ−ＳＥＬのハイレベルを、選択クロック信号ＣＬＫ−ＳＥＬの１周期の時間だけ、保持する。ラッチ７１は、スイッチＳＷ_２がオフ状態で選択クロック信号ＣＬＫ−ＳＥＬが供給されない場合には、ハイレベルを保持する。

第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・が配置されている。Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々は、当該行の第１メモリ５１に電気的に接続された第１メモリ選択線ＳＥＬ_ａと、第２メモリ５２に電気的に接続された第２メモリ選択線ＳＥＬ_ｂと、第３メモリ５３に電気的に接続された第３メモリ選択線ＳＥＬ_ｃと、を含む。Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿っている。

スイッチＳＷ_３は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_３によって制御される。スイッチＳＷ_３は、制御信号Ｓｉｇ_３が第１の値の場合には、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａと、を電気的に接続する。スイッチＳＷ_３は、制御信号Ｓｉｇ_３が第２の値の場合には、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第２メモリ選択線ＳＥＬ_ｂと、を電気的に接続する。スイッチＳＷ_３は、制御信号Ｓｉｇ_３が第３の値の場合には、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第３メモリ選択線ＳＥＬ_ｃとを電気的に接続する。

各副画素ＳＰｉｘは、メモリ選択信号が供給されたメモリ選択線ＳＥＬに応じて、第１メモリ５１から第３メモリ５３までの内の１つのメモリに格納されている副画素データに基づいて、液晶層を変調する。その結果、表示面に画像（フレーム）が表示される。

第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ本の表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・が配置されている。Ｍ本の表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・の各々は、表示領域ＤＡ（図１参照）内において、Ｘ方向に沿っている。なお、反転スイッチ６１が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、１つの行当たり、第１表示信号線ＦＲＰ及び第２表示信号線ｘＦＲＰが設けられる。

１つの行当たりに配置されている１本又は２本の表示信号線が、表示信号線に対応する。

反転駆動回路７は、スイッチＳＷ_１を含む。スイッチＳＷ_１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_１によって制御される。スイッチＳＷ_１は、制御信号Ｓｉｇ_１が第１の値の場合には、基準クロック信号ＣＬＫを各表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・に供給する。これにより、基準クロック信号ＣＬＫに同期して、副画素電極１５の電位が反転する。スイッチＳＷ_１は、制御信号Ｓｉｇ_１が第２の値の場合には、基準電位（接地電位）ＧＮＤを各表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・に供給する。

図８は、第１の実施形態の表示装置の副画素の回路構成を示す図である。図８では、１個の副画素ＳＰｉｘを示している。

副画素ＳＰｉｘは、メモリブロック５０を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、第３メモリ５３と、スイッチＧｓｗ_１からＧｓｗ_３までと、スイッチＭｓｗ_１からＭｓｗ_３までと、を含む。

スイッチＧｓｗ_１の制御入力端子は、第１ゲート線ＧＣＬ_ａに電気的に接続されている。スイッチＧｓｗ_１は、第１ゲート線ＧＣＬ_ａにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ_１と、第１メモリ５１の入力端子と、の間を電気的に接続する。これにより、第１メモリ５１に、ソース線ＳＧＬ_１に供給される副画素データが格納される。

スイッチＧｓｗ_２の制御入力端子は、第２ゲート線ＧＣＬ_ｂに電気的に接続されている。スイッチＧｓｗ_２は、第２ゲート線ＧＣＬ_ｂにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ_１と、第２メモリ５２の入力端子と、の間を電気的に接続する。これにより、第２メモリ５２に、ソース線ＳＧＬ_１に供給される副画素データが格納される。

スイッチＧｓｗ_３の制御入力端子は、第３ゲート線ＧＣＬ_ｃに電気的に接続されている。スイッチＧｓｗ_３は、第３ゲート線ＧＣＬ_ｃにハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ_１と、第３メモリ５３の入力端子と、の間を電気的に接続する。これにより、第３メモリ５３に、ソース線ＳＧＬ_１に供給される副画素データが格納される。

なお、スイッチＧｓｗ_１からＧｓｗ_３までがハイレベルのゲート信号で動作する場合には、図８に示すように、ゲート線群ＧＬ_１は、第１ゲート線ＧＣＬ_ａから第３ゲート線ＧＣＬ_ｃまでを含む。ハイレベルのゲート信号で動作するスイッチは、Ｎチャネルトランジスタが例示されるが、本開示はこれに限定されない。

一方、スイッチＧｓｗ_１からＧｓｗ_３までが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、ゲート線群ＧＬ_１は、第１ゲート線ＧＣＬ_ａから第３ゲート線ＧＣＬ_ｃまでに加えて、反転ゲート信号が供給される第４ゲート線ｘＧＣＬ_ａから第６ゲート線ｘＧＣＬ_ｃまでを更に含む。ゲート信号と、反転ゲート信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。

入力端子が第１ゲート線ＧＣＬ_ａに電気的に接続され、出力端子が第４ゲート線ｘＧＣＬ_ａに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第４ゲート線ｘＧＣＬ_ａに供給することが可能である。同様に、入力端子が第２ゲート線ＧＣＬ_ｂに電気的に接続され、出力端子が第５ゲート線ｘＧＣＬ_ｂに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第５ゲート線ｘＧＣＬ_ｂに供給することが可能である。同様に、入力端子が第３ゲート線ＧＣＬ_ｃに電気的に接続され、出力端子が第６ゲート線ｘＧＣＬ_ｃに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第６ゲート線ｘＧＣＬ_ｃに供給することが可能である。

スイッチＭｓｗ_１の制御入力端子は、第１メモリ選択線ＳＥＬ_ａに電気的に接続されている。スイッチＭｓｗ_１は、第１メモリ選択線ＳＥＬ_ａにハイレベルのメモリ選択信号が供給されたらオン状態になり、第１メモリ５１の出力端子と、反転スイッチ６１の入力端子と、の間を電気的に接続する。これにより、第１メモリ５１に格納されている副画素データが、反転スイッチ６１に供給される。

スイッチＭｓｗ_２の制御入力端子は、第２メモリ選択線ＳＥＬ_ｂに電気的に接続されている。スイッチＭｓｗ_２は、第２メモリ選択線ＳＥＬ_ｂにハイレベルのメモリ選択信号が供給されたらオン状態になり、第２メモリ５２の出力端子と、反転スイッチ６１の入力端子と、の間を電気的に接続する。これにより、第２メモリ５２に格納されている副画素データが、反転スイッチ６１に供給される。

スイッチＭｓｗ_３の制御入力端子は、第３メモリ選択線ＳＥＬ_ｃに電気的に接続されている。スイッチＭｓｗ_３は、第３メモリ選択線ＳＥＬ_ｃにハイレベルのメモリ選択信号が供給されたらオン状態になり、第３メモリ５３の出力端子と、反転スイッチ６１の入力端子と、の間を電気的に接続する。これにより、第３メモリ５３に格納されている副画素データが、反転スイッチ６１に供給される。

なお、スイッチＭｓｗ_１からＭｓｗ_３までがハイレベルのメモリ選択信号で動作する場合には、図８に示すように、メモリ選択線群ＳＬ_１は、第１メモリ選択線ＳＥＬ_ａから第３メモリ選択線ＳＥＬ_ｃまでを含む。ハイレベルのゲート信号で動作するスイッチは、Ｎチャネルトランジスタが例示されるが、本開示はこれに限定されない。

一方、スイッチＭｓｗ_１からＭｓｗ_３までが、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、メモリ選択線群ＳＬ_１は、第１メモリ選択線ＳＥＬ_ａから第３メモリ選択線ＳＥＬ_ｃまでに加えて、反転メモリ選択信号が供給される第４メモリ選択線ｘＳＥＬ_ａから第６メモリ選択線ｘＳＥＬ_ｃまでを更に含む。メモリ選択信号と、反転メモリ選択信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。

入力端子が第１メモリ選択線ＳＥＬ_ａに電気的に接続され、出力端子が第４メモリ選択線ｘＳＥＬ_ａに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第４メモリ選択線ｘＳＥＬ_ａに供給することが可能である。同様に、入力端子が第２メモリ選択線ＳＥＬ_ｂに電気的に接続され、出力端子が第５メモリ選択線ｘＳＥＬ_ｂに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第５メモリ選択線ｘＳＥＬ_ｂに供給することが可能である。同様に、入力端子が第３メモリ選択線ＳＥＬ_ｃに電気的に接続され、出力端子が第６メモリ選択線ｘＳＥＬ_ｃに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第６メモリ選択線ｘＳＥＬ_ｃに供給することが可能である。

反転スイッチ６１には、基準クロック信号ＣＬＫに同期且つ同相で変化する表示信号が、第１表示信号線ＦＲＰ_１から供給される。また、反転スイッチ６１には、基準クロック信号ＣＬＫに同期且つ逆相で変化する反転表示信号が、第２表示信号線ｘＦＲＰ_１から供給される。反転スイッチ６１は、表示信号及び反転表示信号に基づいて、第１メモリ５１、第２メモリ５２又は第３メモリ５３に格納されている副画素データをそのまま又は反転して、副画素電極１５に供給する。副画素電極１５と共通電極２３との間には、液晶ＬＱ及び保持容量Ｃが、設けられている。保持容量Ｃは、副画素電極１５と共通電極２３との間の電圧を保持する。液晶ＬＱは、副画素電極１５と共通電極２３との間の電圧に基づいて分子の方向が変化し、副画素画像を表示する。なお、保持容量Ｃを備えない構成も採用可能である。

なお、反転スイッチ６１が表示信号で動作する場合には、第１表示信号線ＦＲＰ_１が、設けられる。一方、反転スイッチ６１が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、第１表示信号線ＦＲＰ_１に加えて、第２表示信号線ｘＦＲＰ_１が更に設けられる。そして、入力端子が第１表示信号線ＦＲＰ_１に電気的に接続され、出力端子が第２表示信号線ｘＦＲＰ_１に電気的に接続されたインバータ回路を設けることで、反転表示信号を第２表示信号線ｘＦＲＰ_１に供給することが可能である。

図９は、第１の実施形態の表示装置の副画素のメモリの回路構成を示す図である。図９は、第１メモリ５１の回路構成を示す図である。なお、第２メモリ５２及び第３メモリ５３の回路構成は、第１メモリ５１の回路構成と同様であるので、図示及び説明を省略する。

第１メモリ５１は、インバータ回路８１と、インバータ回路８１に逆方向に電気的に並列接続されたインバータ回路８２と、を含むＳＲＡＭ（Static Random Access Memory）セル構造を有する。インバータ回路８１の入力端子及びインバータ回路８２の出力端子が、ノードＮ１を構成し、インバータ回路８１の出力端子及びインバータ回路８２の入力端子が、ノードＮ２を構成する。インバータ回路８１及び８２は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して、動作する。

ノードＮ１は、スイッチＧｓｗ_１の出力端子に電気的に接続されている。ノードＮ２は、スイッチＭｓｗ_１の入力端子に電気的に接続されている。

図９では、スイッチＧｓｗ_１として、トランスファーゲートが用いられている例を示している。スイッチＧｓｗ_１の一方の制御入力端子は、第１ゲート線ＧＣＬ_ａに電気的に接続されている。スイッチＧｓｗ_１の他方の制御入力端子は、第４ゲート線ｘＧＣＬ_ａに電気的に接続されている。第４ゲート線ｘＧＣＬ_ａには、第１ゲート線ＧＣＬ_ａに供給されるゲート信号を反転した、反転ゲート信号が供給される。

スイッチＧｓｗ_１の入力端子は、ソース線ＳＧＬ_１に電気的に接続されている。スイッチＧｓｗ_１の出力端子は、ノードＮ１に電気的に接続されている。スイッチＧｓｗ_１は、第１ゲート線ＧＣＬ_ａに供給されるゲート信号がハイレベル且つ第４ゲート線ｘＧＣＬ_ａに供給される反転ゲート信号がローレベルになると、オン状態になり、ソース線ＳＧＬ_１と、ノードＮ１と、の間を電気的に接続する。これにより、ソース線ＳＧＬ_１に供給される副画素データが、第１メモリ５１に格納される。

図９では、スイッチＭｓｗ_１として、トランスファーゲートが用いられている例を示している。スイッチＭｓｗ_１の一方の制御入力端子は、第１メモリ選択線ＳＥＬ_ａに電気的に接続されている。スイッチＭｓｗ_１の他方の制御入力端子は、第４メモリ選択線ｘＳＥＬ_ａに電気的に接続されている。第４メモリ選択線ｘＳＥＬ_ａには、第１メモリ選択線ＳＥＬ_ａに供給されるメモリ選択信号を反転した、反転メモリ選択信号が供給される。

スイッチＭｓｗ_１の入力端子は、ノードＮ２に電気的に接続されている。スイッチＭｓｗ_１の出力端子は、ノードＮ３に接続されている。ノードＮ３は、第１メモリ５１の出力ノードであり、反転スイッチ６１（図８参照）に電気的に接続されている。スイッチＭｓｗ_１は、第１メモリ選択線ＳＥＬ_ａに供給されるメモリ選択信号がハイレベル且つ第４メモリ選択線ｘＳＥＬ_ａに供給される反転メモリ選択信号がローレベルになると、オン状態になる。これにより、ノードＮ２が、スイッチＭｓｗ_１及びノードＮ３を経由して、反転スイッチ６１の入力端子に、電気的に接続される。これにより、第１メモリ５１に格納されている副画素データが、反転スイッチ６１に供給される。

なお、スイッチＧｓｗ_１及びＭｓｗ_１の両方がオフ状態の場合には、副画素データが、インバータ回路８１及び８２で構成されるループを循環する。従って、第１メモリ５１は、副画素データを保持し続ける。

第１の実施形態では、第１メモリ５１がＳＲＡＭである場合を例に挙げて説明したが、本開示はこれに限定されない。第１メモリ５１の他の例は、ＤＲＡＭ（Dynamic Random Access Memory）が例示される。

図１０は、第１の実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。反転スイッチ６１は、インバータ回路９１と、Ｎチャネルトランジスタ９２及び９５と、Ｐチャネルトランジスタ９３及び９４と、を含む。

インバータ回路９１の入力端子、Ｐチャネルトランジスタ９４のゲート端子及びＮチャネルトランジスタ９５のゲート端子は、ノードＮ４に接続されている。ノードＮ４は、反転スイッチ６１の入力ノードであり、第１メモリ５１、第２メモリ５２及び第３メモリ５３のノードＮ３に電気的に接続されている。ノードＮ４には、第１メモリ５１、第２メモリ５２又は第３メモリ５３から副画素データが供給される。インバータ回路９１は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して、動作する。

Ｎチャネルトランジスタ９２のソース及びドレインの内の一方は、第２表示信号線ｘＦＲＰ_１に電気的に接続されている。Ｎチャネルトランジスタ９２のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

Ｐチャネルトランジスタ９３のソース及びドレインの内の一方は、第１表示信号線ＦＲＰ_１に電気的に接続されている。Ｐチャネルトランジスタ９３のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

Ｐチャネルトランジスタ９４のソース及びドレインの内の一方は、第２表示信号線ｘＦＲＰ_１に電気的に接続されている。Ｐチャネルトランジスタ９４のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

Ｎチャネルトランジスタ９５のソース及びドレインの内の一方は、第１表示信号線ＦＲＰ_１に電気的に接続されている。Ｎチャネルトランジスタ９５のソース及びドレインの内の他方は、ノードＮ５に電気的に接続されている。

ノードＮ５は、反転スイッチ６１の出力ノードであり、反射電極（副画素電極）１５に電気的に接続されている。

第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがハイレベルである場合には、インバータ回路９１の出力信号は、ローレベルになる。インバータ回路９１の出力信号がローレベルであると、Ｎチャネルトランジスタ９２はオフ状態になり、Ｐチャネルトランジスタ９３はオン状態になる。

また、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがハイレベルである場合には、Ｐチャネルトランジスタ９４はオフ状態になり、Ｎチャネルトランジスタ９５はオン状態になる。

従って、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがハイレベルである場合には、第１表示信号線ＦＲＰ_１に供給される表示信号が、Ｐチャネルトランジスタ９３及びＮチャネルトランジスタ９５を介して、副画素電極１５に供給される。

第１表示信号線ＦＲＰ_１に供給される表示信号は、基準クロック信号ＣＬＫに同期且つ同相で変化する。共通電極２３に供給されるコモン電位も、基準クロック信号ＣＬＫに同期且つ同相で変化する。表示信号とコモン電位とが同相である場合、液晶ＬＱは、電圧が印加されないので、分子の方向が変化しない。これにより、副画素は、黒表示（反射光を透過させない状態。反射光がカラーフィルタを透過せず、色が表示されない状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。

第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがローレベルである場合には、インバータ回路９１の出力信号は、ハイレベルになる。インバータ回路９１の出力信号がハイレベルであると、Ｎチャネルトランジスタ９２はオン状態になり、Ｐチャネルトランジスタ９３はオフ状態になる。

また、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがローレベルである場合には、Ｐチャネルトランジスタ９４はオン状態になり、Ｎチャネルトランジスタ９５はオフ状態になる。

従って、第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがローレベルである場合には、第２表示信号線ｘＦＲＰ_１に供給される反転表示信号が、Ｎチャネルトランジスタ９２及びＰチャネルトランジスタ９４を介して、副画素電極１５に供給される。

第２表示信号線ｘＦＲＰ_１に供給される反転表示信号は、基準クロック信号ＣＬＫに同期且つ逆相で変化する。共通電極２３に供給されるコモン電位は、基準クロック信号ＣＬＫに同期且つ同相で変化する。反転表示信号とコモン電位とが異相である場合、液晶ＬＱは、電圧が印加されるので、分子の方向が変化する。これにより、副画素は、白表示（反射光を透過させる状態。反射光がカラーフィルタを透過して色が表示される状態）となる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。

図１１は、第１の実施形態の表示装置の副画素のレイアウトの概要を示す図である。

反転スイッチ６１、第１メモリ５１、第２メモリ５２及び第３メモリ５３は、Ｙ方向に配列されている。第１メモリ５１、第２メモリ５２及び第３メモリ５３の出力ノードであるノードＮ３は、反転スイッチ６１の入力ノードであるノードＮ４に電気的に接続されている。反転スイッチ６１の出力ノードであるノードＮ５は、副画素電極１５に電気的に接続されている。

第１メモリ５１は、第１ゲート線ＧＣＬ_ａと、第４ゲート線ｘＧＣＬ_ａと、第１メモリ選択線ＳＥＬ_ａと、第４メモリ選択線ｘＳＥＬ_ａと、ソース線ＳＧＬ_１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。

第２メモリ５２は、第２ゲート線ＧＣＬ_ｂと、第５ゲート線ｘＧＣＬ_ｂと、第２メモリ選択線ＳＥＬ_ｂと、第５メモリ選択線ｘＳＥＬ_ｂと、ソース線ＳＧＬ_１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。

第３メモリ５３は、第３ゲート線ＧＣＬ_ｃと、第６ゲート線ｘＧＣＬ_ｃと、第３メモリ選択線ＳＥＬ_ｃと、第６メモリ選択線ｘＳＥＬ_ｃと、ソース線ＳＧＬ_１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。

反転スイッチ６１は、表示信号線ＦＲＰ_１と、第２表示信号線ｘＦＲＰ_１と、高電位側の電源供給線ＶＤＤと、低電位側の電源供給線ＶＳＳと、に電気的に接続されている。

［第１の動作例］
図１２は、第１の実施形態の表示装置の第１の動作タイミングを示すタイミング図である。

図１２の全体にわたって、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して反転するコモン電位を、共通電極２３に供給する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、第１分周クロック信号ＣＬＫ−Ｘ_０を選択するための制御信号Ｓｉｇ_６を、セレクタ３４_１に出力する。これにより、セレクタ３４_１は、第１分周クロック信号ＣＬＫ−Ｘ_０を選択クロック信号ＣＬＫ−ＳＥＬとして選択する。従って、選択クロック信号ＣＬＫ−ＳＥＬの周波数は、基準クロック信号ＣＬＫの周波数と同じである。セレクタ３４_１は、選択クロック信号ＣＬＫ−ＳＥＬを、メモリ選択回路８に出力する。

タイミングｔ_１０からタイミングｔ_１３までは、１つの行のＮ×３個の副画素ＳＰｉｘの各々に含まれる第１メモリ５１から第３メモリ５３までへの副画素データの書き込み期間である。

タイミングｔ_１０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_５を、ゲート線選択回路１０内のスイッチＳＷ_４に出力する。スイッチＳＷ_４は、ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ_ａと、を電気的に接続する。ゲート線駆動回路９は、ゲート信号を、各行の第１ゲート線ＧＣＬ_ａに出力する。第１ゲート線ＧＣＬ_ａにハイレベルのゲート信号が供給されると、当該行に属する副画素ＳＰｉｘの各々の第１メモリ５１が、副画素データの書き込み先として選択される。

また、タイミングｔ_１０において、ソース線駆動回路５は、「Ａ」という画像（フレーム）を表示するための副画素データを、ソース線ＳＧＬに出力する。これにより、各行に属する副画素ＳＰｉｘの各々の第１メモリ５１には、「Ａ」という画像を表示するための副画素データが、夫々書き込まれる。

また、タイミングｔ_１０からｔ_１１までに亘って、かかる動作が第１行から第Ｍ行まで線順次により実施される。これにより、全副画素ＳＰｉｘの第１メモリ５１には、画像「Ａ」を形成するための信号が書き込まれ、保存される。

また、タイミングｔ_１１からｔ_１２までに亘って、上記と同様の動作が第２ゲート線ＧＣＬ_ｂ及び画像「Ｂ」との関係で実施される。これにより、全副画素ＳＰｉｘの第２メモリ５２には、画像「Ｂ」を形成するための信号が書き込まれ、保存される。

また、タイミングｔ_１２からｔ_１３までに亘って、上記と同様の動作が第３ゲート線ＧＣＬ_ｃ及び画像「Ｃ」との関係で実施される。これにより、全副画素ＳＰｉｘの第３メモリ５３には、画像「Ｃ」を形成するための信号が書き込まれ、保存される。

タイミングｔ_１４からタイミングｔ_２０までは、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）期間である。

タイミングｔ_１４において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_２を、メモリ選択回路８内のスイッチＳＷ_２に出力する。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ_２に基づいて、オン状態になる。これにより、選択クロック信号ＣＬＫ−ＳＥＬが、ラッチ７１に供給される。

また、タイミングｔ_１４において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_３を、メモリ選択回路８内のスイッチＳＷ_３に出力する。スイッチＳＷ_３は、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａと、を電気的に接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａに供給される。

各々の第１メモリ選択線ＳＥＬ_ａに接続されている各第１メモリ５１は、「Ａ」という画像を表示するための副画素データを、反転スイッチ６１に出力する。これにより、タイミングｔ_１４において、表示装置１は、「Ａ」という画像を表示する。

同様の操作によって、タイミングｔ_１５〜タイミングｔ_１６では画像Ｂが、タイミングｔ_１６〜タイミングｔ_１７では画像Ｃが選択され、表示される。

タイミングｔ_１７からタイミングｔ_１９までの各部の動作は、タイミングｔ_１４からタイミングｔ_１６までの各部の動作と同様であるので、説明を省略する。

上記したように、表示装置１は、タイミングｔ_１４からタイミングｔ_２０までの期間において、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）を行うことができる。

タイミングｔ_２０からタイミングｔ_２２までは、「Ａ」という画像を表示する静止画表示期間である。

タイミングｔ_２０において、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ_２を、メモリ選択回路８内のスイッチＳＷ_２に出力する。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される第２の値の制御信号Ｓｉｇ_２に基づいて、オフ状態になる。これにより、選択クロック信号ＣＬＫ−ＳＥＬが、ラッチ７１に供給されない。ラッチ７１は、ハイレベルを保持する。

また、タイミングｔ_２０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_３を、メモリ選択回路８内のスイッチＳＷ_３に出力する。スイッチＳＷ_３は、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａと、を電気的に接続する。上記と同様の駆動により、タイミングｔ_２０からタイミングｔ_２２までにおいて、表示装置１は、「Ａ」という画像を静止画表示する。

なお、「Ａ」という画像を静止画表示している静止画表示期間内のタイミングｔ_２１において、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像（フレーム）を表示するための副画素データを書き込むことができる。

タイミングｔ_２１において、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ_５を、ゲート線選択回路１０内のスイッチＳＷ_４に出力する。スイッチＳＷ_４は、ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬ_ｂと、を電気的に接続する。ゲート線駆動回路９は、ゲート信号を、各行の第２ゲート線ＧＣＬ_ｂに出力する。第２ゲート線ＧＣＬ_ｂにハイレベルのゲート信号が供給されると、当該行に属する副画素ＳＰｉｘの各々の第２メモリ５２が、副画素データの書き込み先として選択される。

また、タイミングｔ_２１において、ソース線駆動回路５は、「Ｘ」という画像を表示するための副画素データを、ソース線ＳＧＬに出力する。これにより、各行に属する副画素ＳＰｉｘの各々の第２メモリ５２には、「Ｘ」という画像を表示するための副画素データが、夫々書き込まれる。

表示装置１は、タイミングｔ_２１と同様の動作をＭ回繰り返すことにより、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像（フレーム）を表示するための副画素データを書き込むことができる。

なお、図１２では、「Ａ」という画像を静止画表示している静止画表示期間内のタイミングｔ_２１において、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像を表示するための副画素データを書き込む場合について説明した。しかしながら、例えば、アニメーション表示（動画像表示）期間内の、「Ｃ」及び「Ａ」という画像をアニメーション表示（動画像表示）しているタイミングｔ_１６からタイミングｔ_１８までにおいて、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像を表示するための副画素データを書き込むことも可能である。

タイミングｔ_２２以降は、「Ｘ」、「Ｃ」及び「Ａ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）期間である。タイミングｔ_２２からタイミングｔ_３０までの各部の動作は、タイミングｔ_１４からタイミングｔ_１６までの各部の動作と同様であるので、説明を省略する。

［第２の動作例］
図１３は、第１の実施形態の表示装置の第２の動作タイミングを示すタイミング図である。

図１３の全体にわたって、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して反転するコモン電位を、共通電極２３に供給する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、第３分周クロック信号ＣＬＫ−Ｘ_２を選択するための制御信号Ｓｉｇ_６を、セレクタ３４_１に出力する。これにより、セレクタ３４_１は、第３分周クロック信号ＣＬＫ−Ｘ_２を選択クロック信号ＣＬＫ−ＳＥＬとして選択する。従って、選択クロック信号ＣＬＫ−ＳＥＬの周波数は、基準クロック信号ＣＬＫの周波数の１／４である。セレクタ３４_１は、選択クロック信号ＣＬＫ−ＳＥＬを、メモリ選択回路８に出力する。

例えば、基準クロック信号ＣＬＫの周波数は、１Ｈｚが例示される。従って、共通電極２３のコモン電位が反転する周波数は、１Ｈｚである。また、選択クロック信号ＣＬＫ−ＳＥＬの周波数は、基準クロック信号ＣＬＫの周波数の１／４である、０．２５Ｈｚである。従って、フレームが変化する周波数は、０．２５Ｈｚである。

タイミングｔ_４０からタイミングｔ_４３までは、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）期間である。

タイミングｔ_４０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_２を、メモリ選択回路８内のスイッチＳＷ_２に出力する。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ_２に基づいて、オン状態になる。これにより、選択クロック信号ＣＬＫ−ＳＥＬが、ラッチ７１に供給される。

また、タイミングｔ_４０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_３を、メモリ選択回路８内のスイッチＳＷ_３に出力する。スイッチＳＷ_３は、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａと、を電気的に接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａに供給される。

各々の第１メモリ選択線ＳＥＬ_ａに接続されている各第１メモリ５１は、「Ａ」という画像を表示するための副画素データを、反転スイッチ６１に出力する。これにより、タイミングｔ_４０において、表示装置１は、「Ａ」という画像を表示する。

タイミングｔ_４１において、上記と同様の動作が第２メモリ選択線ＳＥＬ_ｂ及び画像「Ｂ」との関係で実施される。これにより、タイミングｔ_４１において、表示装置１は、「Ｂ」という画像を表示する。

タイミングｔ_４２において、上記と同様の動作が第３メモリ選択線ＳＥＬ_ｃ及び画像「Ｃ」との関係で実施される。これにより、タイミングｔ_４２において、表示装置１は、「Ｃ」という画像を表示する。

タイミングｔ_４３以降の各部の動作は、タイミングｔ_４０からタイミングｔ_４２までの各部の動作と同様であるので、説明を省略する。

上記したように、表示装置１は、タイミングｔ_４０からタイミングｔ_４３までの期間において、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）を行うことができる。

第１の実施形態の表示装置１では、表示領域ＤＡ外に設けられるメモリ選択回路８が、各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの内の１個を、同時に選択する。従って、表示装置１は、各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの選択を切り替えることによって、３つの画像（３つのフレーム）の内の１つの画像（フレーム）を表示することができる。これにより、表示装置１は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置１は、各副画素ＳＰｉｘの第１メモリ５１から第３メモリ５３までの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。

また、第１の実施形態の表示装置１では、副画素データの書き込み時には、額縁領域ＧＤに配置されたゲート線選択回路１０が、第１メモリ５１から第３メモリ５３までのいずれかを選択する。また、副画素データの読み出し時には、額縁領域ＧＤに配置されたメモリ選択回路８が、第１メモリ５１から第３メモリ５３までのいずれかを選択する。従って、各画素Ｐｉｘが、メモリを切り替えるための回路を含む必要がない。これにより、表示装置１は、上記の如き効果に加えて、さらに画像表示パネルの微細化及び高精細化の要請に応えることが可能である。

また、第１の実施形態の表示装置１では、第１メモリ５１から第３メモリ５３までのいずれか１つに格納されている副画素データに基づいて画像を表示している期間に、第１メモリ５１から第３メモリ５３までの他のいずれか１つに、副画素データを書き込むこともできる。これにより、表示装置１は、画像を表示しながら、他の画像の副画素データを書き込むことも可能である。

また、第１の実施形態の表示装置１では、セレクタ３４_１が、制御信号Ｓｉｇ_６に基づいて、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までの内の１つを選択クロック信号ＣＬＫ−ＳＥＬとして選択する。そして、セレクタ３４_１は、選択クロック信号ＣＬＫ−ＳＥＬを、メモリ選択回路８に出力する。これにより、表示装置１は、外部から供給される基準クロック信号ＣＬＫの周波数を変えることなく、画像（フレーム）を変化させる周波数を変えることができる。また、表示装置１は、フレームを変化させる周波数と、共通電極２３の電位を反転させる周波数とを、異ならせることができる。これにより、表示装置１は、基準クロック信号ＣＬＫの周波数を変えなくても、使用態様に応じて、フレームを変化させる周波数と、共通電極２３の電位を反転させる周波数とを、異ならせることができる。従って、表示装置１は、フレームを変化させる周波数と、共通電極２３の極性を反転させる周波数とを、使用態様に応じて異ならせることができる。

また、第１の実施形態の表示装置１は、設定レジスタ４ｃの値に基づいて、フレームを変化させる周波数を変えることができる。従って、表示装置１は、外部回路から設定レジスタ４ｃの値を更新することによって、フレームの表示中であっても、フレームを変化させる周波数を変えることができる。従って、表示装置１は、フレームを変化させる周波数を、使用態様に応じて動的に変えることができる。

表示装置１が電子棚札に使用される場合がある。電子棚札では、フレームを変化させる周波数を動的に変えたいという要請がある。表示装置１は、このような要請に応えることができる。

なお、第１の実施形態では、基準クロック信号ＣＬＫが共通電極駆動回路６及び反転駆動回路７に供給され、選択クロック信号ＣＬＫ−ＳＥＬがメモリ選択回路８に供給されることとしたが、本開示はこれに限定されない。基準クロック信号ＣＬＫがメモリ選択回路８に供給され、選択クロック信号ＣＬＫ−ＳＥＬが共通電極駆動回路６及び反転駆動回路７に供給されても良い。これにより、表示装置１は、基準クロック信号ＣＬＫの周波数を変えなくても、使用態様に応じて、フレームを変化させる周波数と、共通電極２３の電位を反転する周波数とを、異ならせることができる。

（第２の実施形態）
［全体構成］
図１４は、第２の実施形態の表示装置の全体構成の概要を示す図である。

表示装置１Ａは、第１の実施形態の表示装置１の選択回路３２に代えて、選択回路３２Ａを備えている。

タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、選択回路３２Ａを制御する。

選択回路３２Ａは、タイミングコントローラ４ｂの制御下で、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までの内の１つを第１選択クロック信号ＣＬＫ−ＳＥＬ_１として選択する。そして、選択回路３２Ａは、第１選択クロック信号ＣＬＫ−ＳＥＬ_１を、メモリ選択回路８に出力する。また、選択回路３２Ａは、タイミングコントローラ４ｂの制御下で、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までの内の１つを第２選択クロック信号ＣＬＫ−ＳＥＬ_２として選択する。そして、選択回路３２Ａは、第２選択クロック信号ＣＬＫ−ＳＥＬ_２を、共通電極駆動回路６及び反転駆動回路７に出力する。第１選択クロック信号ＣＬＫ−ＳＥＬ_１の周波数と、第２選択クロック信号ＣＬＫ−ＳＥＬ_２の周波数とは、同じであっても良いし、異なっていても良い。

図１５は、第２の実施形態の表示装置の分周回路及び選択回路の回路構成を示す図である。

分周回路３１は、デイジーチェーン接続された、第１の１／２分周器３３_１から第４の１／２分周器３３_４までを含む。選択回路３２Ａは、第１セレクタ３４_１と、第２セレクタ３４_２と、を含む。

第１セレクタ３４_１には、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までが、供給される。第１セレクタ３４_１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_６に基づいて、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までの内の１つの分周クロック信号を、第１選択クロック信号ＣＬＫ−ＳＥＬ_１として、選択する。第１セレクタ３４_１は、第１選択クロック信号ＣＬＫ−ＳＥＬ_１を、メモリ選択回路８に出力する。

第２セレクタ３４_２には、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までが、供給される。第２セレクタ３４_２は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_７に基づいて、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までの内の１つの分周クロック信号を、第２選択クロック信号ＣＬＫ−ＳＥＬ_２として、選択する。第２セレクタ３４_２は、第２選択クロック信号ＣＬＫ−ＳＥＬ_２を、共通電極駆動回路６及び反転駆動回路７に出力する。

図１６は、第２の実施形態の表示装置のモジュール構成を示す図である。詳細には、図１６は、表示装置１Ａでの、分周回路３１及び選択回路３２Ａの配置を示す図である。

分周回路３１及び選択回路３２Ａは、額縁領域ＧＤ内の、第１パネル２が第２パネル３と重ならない部分に、配置されている。第１パネル２には、フレキシブル基板Ｆが取り付けられている。分周回路３１には、フレキシブル基板Ｆを介して、基準クロック信号ＣＬＫが供給される。

分周回路３１は、基準クロック信号ＣＬＫを分周した第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までを、選択回路３２Ａに出力する。選択回路３２Ａは、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までの内の１つを第１選択クロック信号ＣＬＫ−ＳＥＬ_１として選択する。選択回路３２Ａは、第１選択クロック信号ＣＬＫ−ＳＥＬ_１を、メモリ選択回路８（図１４参照）に出力する。選択回路３２Ａは、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までの内の１つを第２選択クロック信号ＣＬＫ−ＳＥＬ_２として選択する。選択回路３２Ａは、第２選択クロック信号ＣＬＫ−ＳＥＬ_２を、共通電極駆動回路６（図１４参照）及び反転駆動回路７（図１４参照）に出力する。

分周回路３１及び選択回路３２Ａは、ＣＯＧとして、第１パネル２上に実装されても良い。また、分周回路３１及び選択回路３２Ａは、ＣＯＦとして、フレキシブル基板Ｆ上に実装されても良い。

図１７は、第２の実施形態の表示装置の回路構成を示す図である。

メモリ選択回路８は、スイッチＳＷ_２を含む。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_２によって制御される。

画像を表示する場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、第２メモリ５２及び第３メモリ５３の内のいずれかから画像データを読み出す場合について説明する。この場合には、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_２をスイッチＳＷ_２に出力する。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ_２に基づいて、オン状態になる。これにより、第１選択クロック信号ＣＬＫ−ＳＥＬ_１がラッチ７１に供給される。

画像を表示しない場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、第２メモリ５２及び第３メモリ５３の内のいずれからも画像データを読み出さない場合について説明する。この場合には、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ_２をスイッチＳＷ_２に出力する。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される第２の値の制御信号Ｓｉｇ_２に基づいて、オフ状態になる。これにより、第１選択クロック信号ＣＬＫ−ＳＥＬ_１がラッチ７１に供給されない。

ラッチ７１は、スイッチＳＷ_２がオン状態で第１選択クロック信号ＣＬＫ−ＳＥＬ_１が供給される場合には、第１選択クロック信号ＣＬＫ−ＳＥＬ_１のハイレベルを、第１選択クロック信号ＣＬＫ−ＳＥＬ_１の１周期の時間だけ、保持する。ラッチ７１は、スイッチＳＷ_２がオフ状態で第１選択クロック信号ＣＬＫ−ＳＥＬ_１が供給されない場合には、ハイレベルを保持する。

共通電極駆動回路６は、各副画素ＳＰｉｘに共通するコモン電位ＶＣＯＭを、第２選択クロック信号ＣＬＫ−ＳＥＬ_２に同期して反転させて、共通電極２３（図２参照）に出力する。共通電極駆動回路６は、第２選択クロック信号ＣＬＫ−ＳＥＬ_２を共通電極２３にそのままコモン電位ＶＣＯＭとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極２３にコモン電位ＶＣＯＭとして出力しても良い。

反転駆動回路７は、スイッチＳＷ_１を含む。スイッチＳＷ_１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ_１によって制御される。スイッチＳＷ_１は、制御信号Ｓｉｇ_１が第１の値の場合には、第２選択クロック信号ＣＬＫ−ＳＥＬ_２を各表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・に供給する。これにより、第２選択クロック信号ＣＬＫ−ＳＥＬ_２に同期して、副画素電極１５の電位が反転する。スイッチＳＷ_１は、制御信号Ｓｉｇ_１が第２の値の場合には、基準電位（接地電位）ＧＮＤを各表示信号線ＦＲＰ_１、ＦＲＰ_２、・・・に供給する。

［第１の動作例］
図１８は、第２の実施形態の表示装置の第１の動作タイミングを示すタイミング図である。

図１８の全体にわたって、タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、第２分周クロック信号ＣＬＫ−Ｘ_１を選択するための制御信号Ｓｉｇ_６を、第１セレクタ３４_１に出力する。これにより、第１セレクタ３４_１は、第２分周クロック信号ＣＬＫ−Ｘ_１を、第１選択クロック信号ＣＬＫ−ＳＥＬ_１として選択する。従って、第１選択クロック信号ＣＬＫ−ＳＥＬ_１の周波数は、基準クロック信号ＣＬＫの周波数の１／２である。第１セレクタ３４_１は、第１選択クロック信号ＣＬＫ−ＳＥＬ_１を、メモリ選択回路８に出力する。

また、タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、第４分周クロック信号ＣＬＫ−Ｘ_３を選択するための制御信号Ｓｉｇ_７を、第２セレクタ３４_２に出力する。これにより、第２セレクタ３４_２は、第４分周クロック信号ＣＬＫ−Ｘ_３を、第２選択クロック信号ＣＬＫ−ＳＥＬ_２として選択する。従って、第２選択クロック信号ＣＬＫ−ＳＥＬ_２の周波数は、基準クロック信号ＣＬＫの周波数の１／８である。第２セレクタ３４_２は、第２選択クロック信号ＣＬＫ−ＳＥＬ_２を、共通電極駆動回路６及び反転駆動回路７に出力する。共通電極駆動回路６は、第１選択クロック信号ＣＬＫ−ＳＥＬ_１に同期して反転するコモン電位を、共通電極２３に供給する。

タイミングｔ_５０からタイミングｔ_５４までは、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）期間である。

タイミングｔ_５０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_２を、メモリ選択回路８内のスイッチＳＷ_２に出力する。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ_２に基づいて、オン状態になる。これにより、第１選択クロック信号ＣＬＫ−ＳＥＬ_１が、ラッチ７１に供給される。

また、タイミングｔ_５０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_３を、メモリ選択回路８内のスイッチＳＷ_３に出力する。スイッチＳＷ_３は、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａと、を電気的に接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａに供給される。

各々の第１メモリ選択線ＳＥＬ_ａに接続されている各第１メモリ５１は、「Ａ」という画像を表示するための副画素データを、反転スイッチ６１に出力する。これにより、タイミングｔ_５０において、表示装置１Ａは、「Ａ」という画像を表示する。

タイミングｔ_５１において、上記と同様の動作が第２メモリ選択線ＳＥＬ_ｂ及び画像「Ｂ」との関係で実施される。これにより、タイミングｔ_５１において、表示装置１Ａは、「Ｂ」という画像を表示する。

タイミングｔ_５２において、第２選択クロック信号ＣＬＫ−ＳＥＬ_２は、ローレベルからハイレベルに変化する。これにより、共通電極駆動回路６は、タイミングｔ_５２において、共通電極２３のコモン電位を反転させる。

タイミングｔ_５３において、上記と同様の動作が第３メモリ選択線ＳＥＬ_ｃ及び画像「Ｃ」との関係で実施される。これにより、タイミングｔ_５３において、表示装置１Ａは、「Ｃ」という画像を表示する。

タイミングｔ_５４以降のメモリ選択回路８の動作は、タイミングｔ_５０からタイミングｔ_５４までの動作と同様であるので、説明を省略する。

タイミングｔ_５５において、第２選択クロック信号ＣＬＫ−ＳＥＬ_２は、ローレベルからハイレベルに変化する。これにより、共通電極駆動回路６は、タイミングｔ_５５において、共通電極２３のコモン電位を反転させる。

タイミングｔ_５５以降の共通電極駆動回路６の動作は、タイミングｔ_５２からタイミングｔ_５５までの動作と同様であるので、説明を省略する。

上記したように、表示装置１Ａは、タイミングｔ_５０からタイミングｔ_５４までの期間において、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）を行うことができる。

［第２の動作例］
図１９は、第２の実施形態の表示装置の第２の動作タイミングを示すタイミング図である。

図１９の全体にわたって、タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、第３分周クロック信号ＣＬＫ−Ｘ_２を選択するための制御信号Ｓｉｇ_６を、第１セレクタ３４_１に出力する。これにより、第１セレクタ３４_１は、第３分周クロック信号ＣＬＫ−Ｘ_２を、第１選択クロック信号ＣＬＫ−ＳＥＬ_１として選択する。従って、第１選択クロック信号ＣＬＫ−ＳＥＬ_１の周波数は、基準クロック信号ＣＬＫの周波数の１／４である。第１セレクタ３４_１は、第１選択クロック信号ＣＬＫ−ＳＥＬ_１を、メモリ選択回路８に出力する。

また、タイミングコントローラ４ｂは、設定レジスタ４ｃの値に基づいて、第１分周クロック信号ＣＬＫ−Ｘ_０を選択するための制御信号Ｓｉｇ_７を、第２セレクタ３４_２に出力する。これにより、第２セレクタ３４_２は、第１分周クロック信号ＣＬＫ−Ｘ_０を、第２選択クロック信号ＣＬＫ−ＳＥＬ_２として選択する。従って、第２選択クロック信号ＣＬＫ−ＳＥＬ_２の周波数は、基準クロック信号ＣＬＫの周波数と同じである。第２セレクタ３４_２は、第２選択クロック信号ＣＬＫ−ＳＥＬ_２を、共通電極駆動回路６及び反転駆動回路７に出力する。共通電極駆動回路６は、第１選択クロック信号ＣＬＫ−ＳＥＬ_１に同期して反転するコモン電位を、共通電極２３に供給する。

例えば、基準クロック信号ＣＬＫ及び第２選択クロック信号ＣＬＫ−ＳＥＬ_２の周波数は、１Ｈｚが例示される。従って、共通電極２３のコモン電位が反転する周波数は、１Ｈｚである。また、第１選択クロック信号ＣＬＫ−ＳＥＬ_１の周波数は、基準クロック信号ＣＬＫの周波数の１／４である、０．２５Ｈｚである。従って、フレームが変化する周波数は、０．２５Ｈｚである。

タイミングｔ_６０からタイミングｔ_６４までは、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）期間である。

タイミングｔ_６０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_２を、メモリ選択回路８内のスイッチＳＷ_２に出力する。スイッチＳＷ_２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ_２に基づいて、オン状態になる。これにより、第１選択クロック信号ＣＬＫ−ＳＥＬ_１が、ラッチ７１に供給される。

また、タイミングｔ_６０において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ_３を、メモリ選択回路８内のスイッチＳＷ_３に出力する。スイッチＳＷ_３は、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａと、を電気的に接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ_１、ＳＬ_２、・・・の各々の第１メモリ選択線ＳＥＬ_ａに供給される。

各々の第１メモリ選択線ＳＥＬ_ａに接続されている各第１メモリ５１は、「Ａ」という画像を表示するための副画素データを、反転スイッチ６１に出力する。これにより、タイミングｔ_６０において、表示装置１Ａは、「Ａ」という画像を表示する。

タイミングｔ_６０において、第２選択クロック信号ＣＬＫ−ＳＥＬ_２は、ハイレベルからローレベルに変化する。これにより、共通電極駆動回路６は、タイミングｔ_６０において、共通電極２３のコモン電位を反転させる。

タイミングｔ_６１において、第２選択クロック信号ＣＬＫ−ＳＥＬ_２は、ハイレベルからローレベルに変化する。これにより、共通電極駆動回路６は、タイミングｔ_６１において、共通電極２３のコモン電位を反転させる。

タイミングｔ_６１以降の共通電極駆動回路６の動作は、タイミングｔ_６０からタイミングｔ_６１までの動作と同様であるので、説明を省略する。

タイミングｔ_６２において、上記と同様の動作が第２メモリ選択線ＳＥＬ_ｂ及び画像「Ｂ」との関係で実施される。これにより、タイミングｔ_６２において、表示装置１Ａは、「Ｂ」という画像を表示する。

タイミングｔ_６３において、上記と同様の動作が第３メモリ選択線ＳＥＬ_ｃ及び画像「Ｃ」との関係で実施される。これにより、タイミングｔ_６３において、表示装置１Ａは、「Ｃ」という画像を表示する。

タイミングｔ_６４以降のメモリ選択回路８の動作は、タイミングｔ_６０からタイミングｔ_６４までの動作と同様であるので、説明を省略する。

上記したように、表示装置１Ａは、タイミングｔ_６０からタイミングｔ_６４までの期間において、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）を行うことができる。

第２の実施形態の表示装置１Ａでは、第１セレクタ３４_１が、制御信号Ｓｉｇ_６に基づいて、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までの内の１つを第１選択クロック信号ＣＬＫ−ＳＥＬ_１として選択し、メモリ選択回路８に出力する。これにより、表示装置１Ａは、外部から供給される基準クロック信号ＣＬＫの周波数を変えることなく、画像（フレーム）を変化させる周波数を変えることができる。

また、第２の実施形態の表示装置１Ａでは、第２セレクタ３４_２が、制御信号Ｓｉｇ_７に基づいて、第１分周クロック信号ＣＬＫ−Ｘ_０から第５分周クロック信号ＣＬＫ−Ｘ_４までの内の１つを第２選択クロック信号ＣＬＫ−ＳＥＬ_２として選択し、共通電極駆動回路６及び反転駆動回路７に出力する。これにより、表示装置１Ａは、外部から供給される基準クロック信号ＣＬＫの周波数を変えることなく、共通電極２３のコモン電位を反転させる周波数を変えることができる。

これにより、表示装置１Ａは、基準クロック信号ＣＬＫの周波数を変えなくても、使用態様に応じて、フレームを変化させる周波数と、共通電極２３の電位を反転させる周波数とを、異ならせることができる。従って、表示装置１Ａは、フレームを変化させる周波数と、共通電極２３の極性を反転させる周波数とを、使用態様に応じて異ならせることができる。

液晶素子は、電圧が同じ方向に印加され続けると劣化し、液晶表示装置の画面には、焼き付きが発生する。コモン反転駆動は、この液晶表示装置の画面の焼き付きを抑制するために実施される。副画素ＳＰｉｘが、６ビット、８ビット又は１０ビット等の多階調表示を行う場合には、液晶素子の劣化が観察者の視覚に与える影響が大きい。従って、共通電極の極性を反転させる周波数を高くする必要がある。

一方、電子棚札等に使用される反射型液晶表示装置のように、副画素ＳＰｉｘが、１ビットの二値表示を行う場合には、液晶素子の劣化が観察者の視覚に与える影響が小さい。従って、共通電極の極性を反転させる周波数は、低くても良い。

第２の実施形態の表示装置１Ａは、共通電極２３の極性を反転させる周波数を、使用態様に応じて変えることができる。

また、第２の実施形態の表示装置１Ａは、設定レジスタ４ｃの値に基づいて、フレームを変化させる周波数及び共通電極２３のコモン電位を反転させる周波数を、変えることができる。従って、表示装置１Ａは、外部回路から設定レジスタ４ｃの値を更新することによって、フレームの表示中であっても、フレームを変化させる周波数及び共通電極２３の極性を反転させる周波数を、変えることができる。従って、表示装置１Ａは、フレームを変化させる周波数及び共通電極２３の極性を反転させる周波数を、使用態様に応じて動的に変えることができる。

（第３の実施形態）
図２０は、第３の実施形態の表示装置の回路構成を示す図である。

第３の実施形態の表示装置は、第２の実施形態の表示装置（図１７参照）と比較して、反転駆動回路７を備えていない。

第１表示信号線ＦＲＰには、共通電極２３に供給されるコモン電位に同期且つ同相で変化する表示信号が、共通電極駆動回路６から供給される。インバータ２００には、共通電極２３に供給されるコモン電位が供給される。第２表示信号線ｘＦＲＰには、共通電極２３に供給されるコモン電位に同期且つ逆相で変化する反転表示信号が、インバータ２００から供給される。

図２１は、第３の実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。反転スイッチ６１Ａは、Ｎチャネルトランジスタ２０１と、Ｐチャネルトランジスタ２０２と、を含む。

Ｎチャネルトランジスタ２０１のゲート端子及びＰチャネルトランジスタ２０２のゲート端子には、第１メモリ５１、第２メモリ５２又は第３メモリ５３から副画素データが供給される。

Ｎチャネルトランジスタ２０１のソース及びドレインの内の一方は、第２表示信号線ｘＦＲＰ_１に電気的に接続されている。Ｎチャネルトランジスタ２０１のソース及びドレインの内の他方は、副画素電極１５に電気的に接続されている。

Ｐチャネルトランジスタ２０２のソース及びドレインの内の一方は、第１表示信号線ＦＲＰ_１に電気的に接続されている。Ｐチャネルトランジスタ２０２のソース及びドレインの内の他方は、副画素電極１５に電気的に接続されている。

第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがハイレベルである場合には、Ｎチャネルトランジスタ２０１はオン状態になり、Ｐチャネルトランジスタ２０２はオフ状態になる。従って、副画素電極１５には、第２表示信号線ｘＦＲＰ_１に供給される反転表示信号が、Ｎチャネルトランジスタ２０１を介して、副画素電極１５に供給される。

第２表示信号線ｘＦＲＰ_１に供給される反転表示信号は、共通電極２３に供給されるコモン電位に同期且つ逆相で変化する。反転表示信号とコモン電位とが異相である場合、液晶ＬＱは、電圧が印加されるので、初期配向状態から液晶分子の方向が変化する。これにより、副画素ＳＰｉｘは、白表示（反射光を透過させる状態。反射光がカラーフィルタを透過して色が表示される状態）となる。これにより、表示装置１Ａは、コモン反転駆動方式を実現することができる。

第１メモリ５１、第２メモリ５２又は第３メモリ５３から供給される副画素データがローレベルである場合には、Ｎチャネルトランジスタ２０１はオフ状態になり、Ｐチャネルトランジスタ２０２はオン状態になる。従って、副画素電極１５には、第１表示信号線ＦＲＰ_１に供給される表示信号が、Ｐチャネルトランジスタ２０２を介して、副画素電極１５に供給される。

第１表示信号線ＦＲＰ_１に供給される表示信号は、共通電極２３に供給されるコモン電位に同期且つ同相で変化する。表示信号とコモン電位とが同相である場合、液晶ＬＱは、電圧が印加されないので、初期配向状態から液晶分子の方向が変化しない。これにより、副画素ＳＰｉｘは、黒表示（反射光を透過させない状態。反射光がカラーフィルタを透過せず、色が表示されない状態）となる。これにより、表示装置１Ａは、コモン反転駆動方式を実現することができる。なお、上記は液晶分子が初期配向状態の時に光を透過しない所謂ノーマリブラックの構成を示している。これに限らず、液晶分子が初期配向状態の時に光を透過させ、電圧が印加されて液晶分子が初期配向状態から配向状態を変化させると黒表示となる所謂ノーマリホワイトの構成も採用することができる。

図２２は、第３の実施形態の表示装置の動作タイミングを示すタイミング図である。図２２に示すように、第１表示信号線ＦＲＰに供給される表示信号は、共通電極２３に供給されるコモン電位に同期且つ同相で変化する。第２表示信号線ｘＦＲＰに供給される反転表示信号は、共通電極２３に供給されるコモン電位に同期且つ逆相で変化する。その他は、第２の実施形態の表示装置の動作タイミング（図１８、図１９参照）と同様であるので、説明を省略する。

第３の実施形態の表示装置は、第２の実施形態の表示装置と同様に動作するので、第２の実施形態の表示装置と同様の効果を奏する。また、第１表示信号線ＦＲＰと第２表示信号線ｘＦＲＰは、共通電極に共通電位を供給する配線に接続されて形成されているので、共通電位が第２選択クロック信号ＣＬＫ−ＳＥＬ_２に基づいて変化すると、これらの信号も同時に変化させることができ、回路の小型化、および同期特性が向上する。

（第１から第３の実施形態の適用例）
図２３は、第１から第３の実施形態の表示装置の適用例を示す図である。図２３は、表示装置１又は１Ａを電子棚札に適用した例を示す図である。

図２３に示すように、表示装置１Ｂ、１Ｃ及び１Ｄは、それぞれ棚１０２に取り付けられている。表示装置１Ｂ、１Ｃ及び１Ｄの各々は、上述した表示装置１又は１Ａと同様の構成を有する。表示装置１Ｂ、１Ｃ及び１Ｄは、床面１０３からの高さが互いに異なって設置され、且つ、パネル傾斜角度が互いに異なるように設置されている。ここで、パネル傾斜角度は、表示面１ａの法線と水平方向とがなす角度である。表示装置１Ｂ、１Ｃ及び１Ｄは、光源としての照明器具１００からの入射光１１０を反射することにより、画像１２０を観察者１０５側に出射する。

以上、本発明の好適な実施の形態を説明したが、本開示はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

１、１Ａ、１Ｂ、１Ｃ、１Ｄ 表示装置
１ａ 表示面
２ 第１パネル
３ 第２パネル
４ インタフェース回路
４ａ シリアル−パラレル変換回路
４ｂ タイミングコントローラ
４ｃ 設定レジスタ
５ ソース線駆動回路
６ 共通電極駆動回路
７ 反転駆動回路
８ メモリ選択回路
９ ゲート線駆動回路
１０ ゲート線選択回路
１１ 第１基板
１５ 副画素電極（反射電極）
２１ 第２基板
２３ 共通電極
３０ 液晶層
３１ 分周回路
３２ 選択回路
３３ １／２分周器
３４ セレクタ
５０ メモリブロック
５１ 第１メモリ
５２ 第２メモリ
５３ 第３メモリ
６１、６１Ａ 反転スイッチ
ＦＲＰ 表示信号線
ＧＬ ゲート線群
ＧＣＬ ゲート線
Ｐｉｘ 画素
ＳＰｉｘ 副画素
ＳＬ メモリ選択線群
ＳＥＬ メモリ選択線

Claims (8)

1. 行方向及び列方向に配列されると共に、副画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、
   基準クロック信号に基づいて、周波数の異なる複数のクロック信号を出力する、クロック信号出力回路と、
   前記複数のクロック信号の内の１つを選択クロック信号として選択する、選択回路と、
   各行に夫々設けられており、当該行に属する前記副画素の前記メモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、
   前記選択クロック信号に同期して、前記メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、
   前記複数の副画素に共通なコモン電位が供給される共通電極と、
   前記コモン電位を前記基準クロック信号に同期して反転させて、前記共通電極に出力する、共通電極駆動回路と、
   を備え、
   前記複数の副画素は、
   前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記複数のメモリの内の１つのメモリに格納されている前記副画素データに基づいて、画像を表示する、
   表示装置。
2. 前記複数の副画素の各々は、
   副画素電極と、
   前記メモリブロックから出力される前記副画素データを副画素電極に出力するスイッチ回路と、
   を更に含み、
   各行に夫々設けられ、前記スイッチ回路に電気的に夫々接続されている、複数の表示信号線と、
   前記副画素電極に供給される前記副画素データをそのまま又は反転させるための表示信号を、前記基準クロック信号に同期して反転させて前記複数の表示信号線に出力する、反転駆動回路と、
   を更に備え、
   前記スイッチ回路は、
   前記表示信号に基づいて、前記副画素データをそのまま又は反転させて前記副画素電極に出力する、
   請求項１に記載の表示装置。
3. 行方向及び列方向に配列されると共に、副画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の副画素と、
   基準クロック信号に基づいて、周波数の異なる複数のクロック信号を出力する、クロック信号出力回路と、
   前記複数のクロック信号の内の１つを第１選択クロック信号として選択するとともに、前記複数のクロック信号の内の１つを第２選択クロック信号として選択する、選択回路と、
   各行に夫々設けられており、当該行に属する前記副画素の前記メモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、
   前記第１選択クロック信号に同期して、前記メモリブロック内の複数のメモリから１つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、
   前記複数の副画素に共通なコモン電位が供給される共通電極と、
   前記コモン電位を前記第２選択クロック信号に同期して反転させて、前記共通電極に出力する、共通電極駆動回路と、
   を備え、
   前記複数の副画素は、
   前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記複数のメモリの内の１つのメモリに格納されている前記副画素データに基づいて、画像を表示する、
   表示装置。
4. 前記複数の副画素の各々は、
   副画素電極と、
   前記メモリブロックから出力される前記副画素データを副画素電極に出力するスイッチ回路と、
   を更に含み、
   各行に夫々設けられ、前記スイッチ回路に電気的に夫々接続されている、複数の表示信号線と、
   前記副画素電極に供給される前記副画素データをそのまま又は反転させるための表示信号を、前記第２選択クロック信号に同期して反転させて前記複数の表示信号線に出力する、反転駆動回路と、
   を更に備え、
   前記スイッチ回路は、
   前記表示信号に基づいて、前記副画素データをそのまま又は反転させて前記副画素電極に出力する、
   請求項３に記載の表示装置。
5. 前記クロック信号出力回路は、
   前記基準クロック信号を複数の分周比で分周した前記複数のクロック信号を、前記選択回路に出力する、
   請求項１から４のいずれか１項に記載の表示装置。
6. 各行に夫々設けられており、当該行に属する前記副画素の前記メモリブロックに電気的に夫々接続されている複数のゲート線を各々が含む、複数のゲート線群と、
   前記副画素データを前記メモリブロックに書き込む場合に、複数の行の内の１つの行を選択するゲート信号を複数の行に向けて順次出力するゲート線駆動回路と、
   各列に夫々設けられた複数のソース線と、
   前記副画素データを前記メモリブロックに書き込む場合に、複数の前記副画素データを前記複数のソース線に出力するソース線駆動回路と、
   前記副画素データを前記メモリブロックに書き込む場合に、前記複数のゲート線群の各々の内の１本のゲート線と、前記ゲート線駆動回路と、を電気的に接続するゲート線選択回路と、
   を更に備え、
   前記ゲート信号が供給された行の前記副画素は、
   前記ゲート信号が供給された前記ゲート線に応じて、前記ソース線に供給されている前記副画素データを、前記複数のメモリの内の１つのメモリに格納する、
   請求項１から５のいずれか１項に記載の表示装置。
7. 前記複数の副画素は、
   前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記複数のメモリの内の１つのメモリに格納されている前記副画素データに基づいて画像を表示しながら、前記ゲート信号が供給された前記ゲート線に応じて、前記ソース線に供給されている前記副画素データを、前記複数のメモリの内の他の１つのメモリに格納する、
   請求項６に記載の表示装置。
8. 前記メモリ選択回路は、
   前記複数のメモリ選択線群の各々の内の、前記メモリ選択信号の出力先の前記メモリ選択線を順次切り替え、
   前記複数の副画素は、
   前記メモリ選択信号の出力先の前記メモリ選択線が順次切り替えられることに応じて、前記複数のメモリに夫々格納されている複数の前記副画素データに基づいて、動画像を表示する、
   請求項１から７のいずれか１項に記載の表示装置。

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