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Abstract
【課題】消費電力を抑制できる。【解決手段】メモリブロックを各々が含む、複数の画素と、メモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、複数のメモリから1つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、複数の色の光を出射する複数の光源と、メモリの選択に同期して、光を出射する光源を選択する光源選択回路と、選択された光源から出射された光を表示領域に導く導光板と、を備える。複数の画素は、メモリ選択信号が供給されたメモリ選択線に応じて、1つのメモリに格納されている画素データに基づいて、画像を表示する。選択された光源は、1つのメモリが選択されている期間の全体に亘って、光を出射する。【選択図】図1
Description
本発明は、表示装置に関する。
下記の特許文献1には、反射型のフィールドシーケンシャル表示を行うカラー液晶表示装置が記載されている。このカラー液晶表示装置では、1フィールド表示期間は、赤色表示期間と、緑色表示期間と、青色表示期間と、を含む。そして、各色表示期間の1/2又は1/4を電気的書き込みに割り当て、残りの1/2又は3/4を光源の点灯に割り当てる(段落[0028])。
特許文献1記載のカラー液晶表示装置は、1フィールド表示期間の1/2又は1/4の期間では、光源を点灯させない。このため、このカラー液晶表示装置は、輝度が低くなってしまう。そこで、このカラー液晶表示装置は、輝度を高くするために、光源の輝度を高くする必要がある。従って、このカラー液晶表示装置は、消費電力が大きくなってしまう。
本発明は、消費電力を抑制できる表示装置を提供することを目的とする。
本発明の一態様の表示装置は、表示領域内に行方向及び列方向に配列されると共に、画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の画素と、各行に夫々設けられており、当該行に属する画素のメモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、メモリブロック内の複数のメモリから1つのメモリを選択するメモリ選択信号を、複数のメモリ選択線群に同時に出力するメモリ選択回路と、複数の色の光を出射する複数の光源と、メモリの選択に同期して、複数の光源の内から、光を出射する光源を選択する光源選択回路と、複数の光源の内の選択された光源から出射された光を表示領域に導く導光板と、を備える。複数の画素は、メモリ選択信号が供給されたメモリ選択線に応じて、複数のメモリの内の1つのメモリに格納されている画素データに基づいて、画像を表示する。複数の光源の内の選択された光源は、複数のメモリの内の1つのメモリが選択されている期間の全体に亘って、光を出射する。
本発明を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。更に、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
(第1の実施形態)
[全体構成]
図1は、第1の実施形態の表示装置の全体構成の概要を示す図である。表示装置1は、第1パネル2と、第1パネル2に対向配置された第2パネル3と、を含む。表示装置1は、画像を表示する表示領域DAと、表示領域DAの外側の額縁領域GDと、を有する。表示領域DAにおいて、第1パネル2と第2パネル3との間には、液晶層が封入されている。
[全体構成]
図1は、第1の実施形態の表示装置の全体構成の概要を示す図である。表示装置1は、第1パネル2と、第1パネル2に対向配置された第2パネル3と、を含む。表示装置1は、画像を表示する表示領域DAと、表示領域DAの外側の額縁領域GDと、を有する。表示領域DAにおいて、第1パネル2と第2パネル3との間には、液晶層が封入されている。
なお、第1の実施形態では、表示装置1は、液晶層を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置1は、液晶層に代えて有機EL(Electro-Luminescence)素子を使用した有機EL表示装置であっても良い。
表示領域DA内には、複数の画素領域Pixが、第1パネル2及び第2パネル3の主面と平行なX方向にN列(Nは、自然数)、第1パネル2及び第2パネル3の主面と平行且つX方向と交差するY方向にM行(Mは、自然数)のマトリクス状に配置されている。
額縁領域GD内には、インタフェース回路4と、ソース線駆動回路5と、共通電極駆動回路6と、反転駆動回路7と、メモリ選択回路8と、ゲート線駆動回路9と、ゲート線選択回路10と、分周回路31と、選択回路32とが、配置されている。なお、これら複数の回路のうち、インタフェース回路4と、ソース線駆動回路5と、共通電極駆動回路6と、反転駆動回路7と、メモリ選択回路8と、分周回路31と、選択回路32とをICチップに組み込み、ゲート線駆動回路9と、ゲート線選択回路10とを第1パネル2上に形成した構成を採用することも可能である。或いは、ICチップに組み込まれる回路群を表示装置外のプロセッサに形成し、それらと表示装置とを接続する構成も採用可能である。
表示装置1は、光源選択回路33と、光源駆動回路34と、光源部35と、導光板36と、を含む。光源部35は、赤(R)の光を出射する光源35Rと、緑(G)の光を出射する光源35Gと、青(B)の光を出射する光源35Bと、を含む。
第1の実施形態では、光源35R、35G及び35Bは、発光ダイオードとするが、本開示はこれに限定されない。他の光源は、冷陰極線管又は有機EL発光素子が例示される。また、第1の実施形態では、光源部35が赤(R)、緑(G)及び青(B)の光を出射することとしたが、本開示はこれに限定されない。光源部35は、他の複数の色の光を出射しても良い。
M×N個の画素領域Pixの各々に対応して画素SPixが設けられる。第1の実施形態では、画素領域Pixに対応して1個の画素SPixを設けることとしたが、本開示はこれに限定されない。画素領域Pixは、複数の画素SPixを含んでも良い。
第1の実施形態では、1つの画素領域Pixに対応して画素SPixが1個であるので、表示領域DA内には、M×N個の画素SPixが配置されていることになる。
各画素SPixは、複数のメモリを含む。第1の実施形態では、複数のメモリは、第1メモリ〜第4メモリの4個とするが、本開示はこれに限定されない。複数のメモリは、3個以下であっても良いし、5個以上であっても良い。
第1の実施形態では、1つの画素SPixに含まれるメモリが4個であるので、表示領域DA内には、M×N×4個のメモリが配置されていることになる。また、第1の実施形態では、各画素SPixが4個のメモリを含んでいるので、M×N個の画素領域Pixの1つの行には、N×4個のメモリが配置されていることになる。
各画素SPixは、各々が含む第1メモリ〜第4メモリの内の選択された1個のメモリに格納されている副画素データに基づいて、当該画素SPixの表示が実施される。
インタフェース回路4は、シリアル−パラレル変換回路4aと、タイミングコントローラ4bと、を含む。タイミングコントローラ4bは、設定レジスタ4cを含む。シリアル−パラレル変換回路4aには、コマンドデータCMD及び画像データIDが、外部回路からシリアルに供給される。外部回路は、ホストCPU(Central Processing Unit)又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。
シリアル−パラレル変換回路4aは、供給されたコマンドデータCMDをパラレルに変換して、設定レジスタ4cに出力する。設定レジスタ4cには、ソース線駆動回路5、反転駆動回路7、メモリ選択回路8、ゲート線駆動回路9、ゲート線選択回路10、選択回路32及び光源選択回路33を制御するための値がコマンドデータCMDに基づいて設定される。
シリアル−パラレル変換回路4aは、供給された画像データIDをパラレルに変換して、タイミングコントローラ4bに出力する。タイミングコントローラ4bは、設定レジスタ4cに設定された値に基づいて、画像データIDをソース線駆動回路5に出力する。また、タイミングコントローラ4bは、設定レジスタ4cに設定された値に基づいて、反転駆動回路7、メモリ選択回路8、ゲート線駆動回路9、ゲート線選択回路10、選択回路32及び光源選択回路33を制御する。
共通電極駆動回路6、反転駆動回路7及び分周回路31には、基準クロック信号CLKが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。
分周回路31は、基準クロック信号CLKに基づいて、周波数の異なる複数のクロック信号を、選択回路32に出力する。詳細には、分周回路31は、基準クロック信号CLKを複数の分周比で分周した複数の分周クロック信号を、選択回路32に出力する。
選択回路32は、タイミングコントローラ4bの制御下で、複数の分周クロック信号の内の1つを第1選択クロック信号CLK−SEL1として選択する。そして、選択回路32は、第1選択クロック信号CLK−SEL1を、メモリ選択回路8及び光源選択回路33に出力する。また、選択回路32は、タイミングコントローラ4bの制御下で、複数の分周クロック信号の内の1つを第2選択クロック信号CLK−SEL2として選択する。そして、選択回路32は、第2選択クロック信号CLK−SEL2を、共通電極駆動回路6及び反転駆動回路7に出力する。第1選択クロック信号CLK−SEL1の周波数と、第2選択クロック信号CLK−SEL2の周波数とは、同じであっても良いし、異なっていても良い。
第1の実施形態では、表示装置1は、コモン反転駆動方式を採用する。表示装置1がコモン反転駆動方式を採用するので、共通電極駆動回路6は、基準クロック信号CLKに同期して、共通電極の電位(コモン電位)を反転する。反転駆動回路7は、タイミングコントローラ4bの制御下で、基準クロック信号CLKに同期して、画素電極の電位を反転させる。これにより、表示装置1は、コモン反転駆動方式を実現することができる。第1の実施形態では、表示装置1は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラック液晶表示装置とする。ノーマリーブラック液晶表示装置では、画素電極の電位とコモン電位とが同相の場合には、黒色が表示され、画素電極の電位とコモン電位とが異相の場合には、白色が表示される。
表示装置1にて画像を表示させるべく、各画素SPixの第1メモリ〜第4メモリまでに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路9は、タイミングコントローラ4bの制御下で、M×N個の画素SPixの内の1つの行を選択するためのゲート信号を出力する。
各画素SPixが1個のメモリを有するMIP型液晶表示装置では、1つの行(画素行)当たり1本のゲート線が配置される。しかしながら、第1の実施形態では、各画素SPixが、第1メモリ〜第4メモリの4個のメモリを含んでいる。そこで、第1の実施形態では、1つの行当たり、4本のゲート線が配置されている。4本のゲート線は、1つの行に含まれる画素SPixの各々の第1メモリ〜第4メモリまでに夫々電気的に接続されている。なお、画素SPixが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、1つの行当たり、8本のゲート線が配置される。
1つの行当たりに配置されている4本又は8本のゲート線が、ゲート線群に対応する。第1の実施形態では、表示装置1は、M行の画素SPixを有するので、M群のゲート線群が配置されている。
ゲート線駆動回路9は、M行の画素SPixに対応して、M個の出力端子を有している。ゲート線駆動回路9は、タイミングコントローラ4bの制御下で、M行の内の1つの行を選択するためのゲート信号を、M個の出力端子から順次出力する。
ゲート線選択回路10は、タイミングコントローラ4bの制御下で、1つの行に配置された4本のゲート線の内の1本を選択する。これにより、ゲート線駆動回路9から出力されたゲート信号は、1つの行に配置された4本のゲート線の内の選択された1本に、供給される。
ソース線駆動回路5は、タイミングコントローラ4bの制御下で、ゲート信号によって選択されているメモリに副画素データを夫々出力する。これにより、各画素の第1メモリ〜第4メモリに順次副画素データが夫々格納される。
表示装置1は、M行の画素SPixを線順次走査することによって、1個のフレームデータの副画素データが各画素SPixの第1メモリに格納される。そして、表示装置1は、線順次走査を4回実行することによって、各画素SPixの第1メモリ〜第4メモリに4個のフレームデータが格納される。
これに際し、表示装置1は、1つの行の走査毎に第1のメモリへの書き込み、第2のメモリへの書き込み、第3のメモリへの書き込み、第4のメモリへの書き込みを行う手順を採用することも可能である。かかる走査を第1行〜第M行まで実施することにより、一度の線順次走査で各画素SPixの第1メモリ〜第4メモリまでに副画素データを格納することができる。
第1の実施形態では、1つの行当たり、4本のメモリ選択線が配置されている。4本のメモリ選択線は、1つの行に含まれるN個の画素SPixの各々の第1メモリ〜第4メモリまでに夫々電気的に接続されている。なお、画素SPixが、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、1つの行当たり、8本のメモリ選択線が配置される。
1つの行当たりに配置されている4本又は8本のメモリ選択線が、メモリ選択線群に対応する。第1の実施形態では、表示装置1は、M行の画素SPixを有するので、M群のメモリ選択線群が配置されている。
メモリ選択回路8は、タイミングコントローラ4bの制御下で、第1選択クロック信号CLK−SEL1に同期して、各画素SPixの第1メモリ〜第4メモリまでの内の1個を、同時に選択する。より詳細には、全ての画素SPixの第1メモリが同時に選択される。或いは、全ての画素SPixの第2メモリが同時に選択される。或いは、全ての画素SPixの第3メモリが同時に選択される。或いは、全ての画素SPixの第4メモリが同時に選択される。従って、表示装置1は、各画素SPixの第1メモリ〜第4メモリまでの選択を切り替えることによって、4つの画像の内の1つの画像を表示させることができる。これにより、表示装置1は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置1は、各画素SPixの第1メモリ〜第4メモリまでの選択を順次切り替えることによって、アニメーション表示(動画像表示)を行うことができる。
光源選択回路33は、タイミングコントローラ4bの制御下で、第1選択クロック信号CLK−SEL1に同期して、光源35R、35G及び35Bの内の1個を選択する。例えば、光源選択回路33は、第1選択クロック信号CLK−SEL1に同期して、光源35R、35G及び35Bを順次選択する。光源駆動回路34は、光源選択回路33で選択された光源35R、35G及び35Bの内の1個に駆動電流を出力することにより、光源35R、35G及び35Bの内の1個を駆動する。光源35R、35G及び35Bの内の1個は、光を導光板36に出射する。導光板36は、光源35R、35G及び35Bの内の1個から出射された光の進行方向を、画素SPix内の後述する画素電極(反射電極)に向ける。画素電極で反射された光は、観察者の目に入射する。従って、表示装置1は、第1選択クロック信号CLK−SEL1に同期して、赤(R)の画像、緑(G)の画像及び青(B)の画像を順次表示できる。これにより、観察者は、赤(R)の画像、緑(G)の画像及び青(B)の画像が混色したカラー画像を視認できる。
[断面構造]
図2は、第1の実施形態の表示装置の断面図である。図2に示すように、表示装置1は、第1パネル2と、第2パネル3と、液晶層30と、光源部35と、導光板36と、を含む。第2パネル3は、第1パネル2と対向して配置される。導光板36は、第2パネル3のZ方向側の主面に貼り合わされている。液晶層30は、第1パネル2と第2パネル3との間に設けられる。導光板36の一主面たる表面が、画像を表示させるための表示面1aである。
図2は、第1の実施形態の表示装置の断面図である。図2に示すように、表示装置1は、第1パネル2と、第2パネル3と、液晶層30と、光源部35と、導光板36と、を含む。第2パネル3は、第1パネル2と対向して配置される。導光板36は、第2パネル3のZ方向側の主面に貼り合わされている。液晶層30は、第1パネル2と第2パネル3との間に設けられる。導光板36の一主面たる表面が、画像を表示させるための表示面1aである。
光源部35が光を出射していない期間において、表示面1a側の外部から入射した光は、第1パネル2の画素電極(反射電極)15によって反射されて表示面1aから出射する。表示装置1は、この反射光を利用して、表示面1aに画像を表示する反射型液晶表示装置である。なお、本明細書において、表示面1aと平行な方向をX方向とし、表示面1aと平行な面においてX方向と交差する方向をY方向とする。また、表示面1aに垂直な方向をZ方向とする。
また、光源部35が光を出射している期間において、光源部35から導光板36の側面に入射した光97は、表示面1aによって、Z方向と反対側に反射される。そして、光97は、画素電極15によって反射されて表示面1aから出射する。
第1パネル2は、第1基板11と、絶縁層12と、画素電極15と、配向膜18とを有する。第1基板11は、ガラス基板又は樹脂基板が例示される。第1基板11の表面には、図示しない回路素子や、ゲート線、データ線等の各種配線が設けられる。回路素子は、TFT(Thin Film Transistor)等のスイッチング素子や、容量素子を含む。
絶縁層12は、第1基板11の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。画素電極15(以下以降も「(反射電極)」という記載は不要です)は、絶縁層12の上に複数設けられる。配向膜18は、画素電極15と液晶層30との間に設けられる。画素電極15は、画素SPix毎に矩形状に設けられている。画素電極15は、アルミニウム(Al)又は銀(Ag)で例示される金属で形成されている。また、画素電極15は、これらの金属材料と、ITO(Indium Tin Oxide)で例示される透光性導電材料と、を積層した構成としても良い。画素電極15は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。
画素電極15によって反射された光は、拡散反射によって散乱されるものの、表示面1a側に向かって一様な方向に進む。また、画素電極15に印加される電圧レベルが変化することにより、当該画素電極15上の液晶層30における光の透過状態、すなわち画素SPix毎の反射光の透過状態が変化する。
第2パネル3は、第2基板21と、共通電極23と、配向膜28と、1/4波長板24と、1/2波長板25と、偏光板26とを含む。第2基板21の両面のうち、第1パネル2と対向する面に、共通電極23が設けられる。共通電極23と液晶層30との間に配向膜28が設けられる。第2基板21の、表示面1a側の面に、1/4波長板24、1/2波長板25及び偏光板26が、この順で積層されている。
第2基板21は、ガラス基板又は樹脂基板が例示される。共通電極23は、ITOで例示される透光性導電材料で形成されている。共通電極23は、複数の画素電極15と対向して配置され、各画素SPixに対する共通の電位を供給する。
液晶層30は、ネマティック(Nematic)液晶を含んでいることが例示される。液晶層30は、共通電極23と画素電極15との間の電圧レベルが変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層30を透過する光を画素SPix毎に変調する。
外光等が表示装置1の表示面1a側から入射する入射光となり、第2パネル3及び液晶層30を透過して画素電極15に到達する。そして、入射光は各画素SPixの画素電極15で反射される。かかる反射光は、画素SPix毎に変調されて表示面1aから出射される。これにより、画像の表示が行われる。
[回路構成]
図3は、第1の実施形態の表示装置の画素を示す図である。画素領域Pixは、1個の画素SPix(画素電極15)に対応して設けられる。
図3は、第1の実施形態の表示装置の画素を示す図である。画素領域Pixは、1個の画素SPix(画素電極15)に対応して設けられる。
画素SPixは、メモリブロック50と、反転スイッチ71と、を含む。メモリブロック50は、第1メモリ51と、第2メモリ52と、第3メモリ53と、第4メモリ54と、を含む。第1メモリ51は、赤(R)の画像を表示するための画素データを記憶する。第2メモリ52は、緑(G)の画像を表示するための画素データを記憶する。第3メモリ53は、青(B)の画像を表示するための画素データを記憶する。第4メモリ54は、モノクロの画像を表示するための画素データを記憶する。
第4メモリ54が、特定のメモリに対応する。
第1メモリ51〜第4メモリ54の各々は、1ビットのデータを格納するメモリセルとするが、本開示はこれに限定されない。第1メモリ51〜第4メモリ54の各々は、2ビット以上のデータを格納するメモリセルであっても良い。
反転スイッチ71は、第1メモリ51〜第4メモリ54と、画素電極15(図2参照)との間に電気的に接続されている。反転スイッチ71は、反転駆動回路7から供給される、基準クロック信号CLKに同期して反転する表示信号に基づいて、第1メモリ51〜第4メモリ54の内の選択された1個のメモリから出力される副画素データを一定周期毎に反転して、画素電極15に出力する。表示信号が反転する周期は、共通電極23の電位(コモン電位)が反転する周期と同じである。
反転スイッチ71が、スイッチ回路に対応する。
なお、図2に示す如く、画素SPixは、メモリブロック50と反転スイッチ71とを含むバックプレーン部98と、バックプレーン部98上に絶縁層12を介して設けられる反射電極15とを備えて形成されるが、かかるバックプレーン部98の全てが平面視で画素電極15直下にある構成はもちろん、画素電極15に対してバックプレーン部98の一部又は全部が平面視でずれた位置99に設けられる構成も採用可能である。
また、各画素SPixの反射電極15と共通電極23間の液晶分子の配向状態が変化することにより当該画素SPixの表示状態が変化することから、反射電極15に対向する共通電極23の一部、及びこれらの間に位置する液晶分子を含めて1つの画素SPixと捉えることも可能である。
なお、図2に示す如く、画素SPixは、メモリブロック50と反転スイッチ71とを含むバックプレーン部98と、バックプレーン部98上に絶縁層12を介して設けられる反射電極15とを備えて形成されるが、かかるバックプレーン部98の全てが平面視で画素電極15直下にある構成はもちろん、画素電極15に対してバックプレーン部98の一部又は全部が平面視でずれた位置99に設けられる構成も採用可能である。
また、各画素SPixの反射電極15と共通電極23間の液晶分子の配向状態が変化することにより当該画素SPixの表示状態が変化することから、反射電極15に対向する共通電極23の一部、及びこれらの間に位置する液晶分子を含めて1つの画素SPixと捉えることも可能である。
図4は、第1の実施形態の表示装置の分周回路及び選択回路の回路構成を示す図である。
分周回路31は、デイジーチェーン(daisy chain)接続された、第1の1/2分周器31−1〜第4の1/2分周器31−4を含む。第1の1/2分周器31−1〜第4の1/2分周器31−4の各々は、フリップフロップで構成可能である。
第1の1/2分周器31−1には、基準クロック信号CLKである、第1分周クロック信号CLK−X0が供給される。第1分周クロック信号CLK−X0は、基準クロック信号CLKを1/1分周した信号と考えることができる。
第1の1/2分周器31−1は、第1分周クロック信号CLK−X0を1/2分周した第2分周クロック信号CLK−X1を、第2の1/2分周器31−2及び選択回路32に出力する。第2の1/2分周器31−2は、第2分周クロック信号CLK−X1を1/2分周した第3分周クロック信号CLK−X2を、第3の1/2分周器31−3及び選択回路32に出力する。
第3の1/2分周器31−3は、第3分周クロック信号CLK−X2を1/2分周した第4分周クロック信号CLK−X3を、第4の1/2分周器31−4及び選択回路32に出力する。第4の1/2分周器31−4は、第4分周クロック信号CLK−X3を1/2分周した第5分周クロック信号CLK−X4を、選択回路32に出力する。
分周回路31が、クロック信号出力回路に対応する。
選択回路32は、第1セレクタ32−1と、第2セレクタ32−2と、を含む。第1セレクタ32−1には、第1分周クロック信号CLK−X0〜第5分周クロック信号CLK−X4が、供給される。第1セレクタ32−1は、タイミングコントローラ4bから供給される制御信号Sig6に基づいて、第1分周クロック信号CLK−X0〜第5分周クロック信号CLK−X4の内の1つの分周クロック信号を、第1選択クロック信号CLK−SEL1として、選択する。第1セレクタ32−1は、第1選択クロック信号CLK−SEL1を、メモリ選択回路8及び光源選択回路33に出力する。
第2セレクタ32−2には、第1分周クロック信号CLK−X0〜第5分周クロック信号CLK−X4が、供給される。第2セレクタ32−2は、タイミングコントローラ4bから供給される制御信号Sig7に基づいて、第1分周クロック信号CLK−X0〜第5分周クロック信号CLK−X4の内の1つの分周クロック信号を、第2選択クロック信号CLK−SEL2として、選択する。第2セレクタ32−2は、第2選択クロック信号CLK−SEL2を、共通電極駆動回路6及び反転駆動回路7に出力する。
なお、第1の実施形態では、分周回路31は、第1の1/2分周器31−1〜第4の1/2分周器31−4を含むこととしたが、本開示はこれに限定されない。分周回路31は、1/3分周器や1/4分周器を含んでも良い。また、第1の実施形態では、分周回路31は、第1の1/2分周器31−1〜第4の1/2分周器31−4を含むこととしたが、本開示はこれに限定されない。分周回路31は、3個以下又は5個以上の分周器を含み、3つ以下又は5つ以上の分周クロック信号を選択回路32に出力することとしても良い。また、第1の実施形態では、分周回路31は、デイジーチェーン接続された、第1の1/2分周器31−1〜第4の1/2分周器31−4を含むこととしたが、本開示はこれに限定されない。複数の分周クロック信号の作成は、種々の回路構成によって実現可能である。
また、第1の実施形態では、表示装置1が、クロック信号出力回路として、分周回路31を備えることとしたが、本開示はこれに限定されない。表示装置1は、分周回路31に代えて、クロック信号出力回路として、基準クロック信号CLKを複数の逓倍比で逓倍した複数の逓倍クロック信号を選択回路32に出力する、逓倍回路を備えても良い。この場合は、逓倍回路が、クロック信号出力回路に対応する。
図5は、第1の実施形態の表示装置の分周クロック信号の波形を示す図である。
基準クロック信号CLKの周波数をNヘルツ(Nは、正の数)とする。第1分周クロック信号CLK−X0の周波数は、基準クロック信号CLKの周波数と同じ、Nヘルツである。
第1の1/2分周器31−1は、第1分周クロック信号CLK−X0を1/2分周した第2分周クロック信号CLK−X1を出力する。第2分周クロック信号CLK−X1の周波数は、第1分周クロック信号CLK−X0の周波数の1/2である、N/2ヘルツである。第2分周クロック信号CLK−X1は、第1分周クロック信号CLK−X0の立ち下がりエッジであるタイミングt0において、立ち上がる。なお、第1の実施形態では、第2分周クロック信号CLK−X1は、第1分周クロック信号CLK−X0の立ち下がりエッジにおいて立ち上がることとしたが、本開示はこれに限定されない。第2分周クロック信号CLK−X1は、第1分周クロック信号CLK−X0の立ち上がりエッジにおいて立ち上がっても良い。以下に説明する第3分周クロック信号CLK−X2、第4分周クロック信号CLK−X3及び第5分周クロック信号CLK−X4も、第2分周クロック信号CLK−X1と同様である。
第2の1/2分周器31−2は、第2分周クロック信号CLK−X1を1/2分周した第3分周クロック信号CLK−X2を出力する。第3分周クロック信号CLK−X2の周波数は、第2分周クロック信号CLK−X1の周波数の1/2である、N/4ヘルツである。第3分周クロック信号CLK−X2は、第2分周クロック信号CLK−X1の立ち下がりエッジであるタイミングt1において、立ち上がる。
第3の1/2分周器31−3は、第3分周クロック信号CLK−X2を1/2分周した第4分周クロック信号CLK−X3を出力する。第4分周クロック信号CLK−X3の周波数は、第3分周クロック信号CLK−X2の周波数の1/2である、N/8ヘルツである。第4分周クロック信号CLK−X3は、第3分周クロック信号CLK−X2の立ち下がりエッジであるタイミングt2において、立ち上がる。
第4の1/2分周器31−4は、第4分周クロック信号CLK−X3を1/2分周した第5分周クロック信号CLK−X4を出力する。第5分周クロック信号CLK−X4の周波数は、第4分周クロック信号CLK−X3の周波数の1/2である、N/16ヘルツである。第5分周クロック信号CLK−X4は、第4分周クロック信号CLK−X3の立ち下がりエッジであるタイミングt3において、立ち上がる。
図6は、第1の実施形態の表示装置のモジュール構成を示す図である。詳細には、図6は、表示装置1での、分周回路31及び選択回路32の配置を示す図である。
分周回路31及び選択回路32は、額縁領域GD内の、第1パネル2が第2パネル3と重ならない部分に、配置されている。第1パネル2には、フレキシブル基板Fが取り付けられている。分周回路31には、フレキシブル基板Fを介して、基準クロック信号CLKが供給される。
分周回路31は、基準クロック信号CLKを分周した第1分周クロック信号CLK−X0〜第5分周クロック信号CLK−X4を、選択回路32に出力する。選択回路32は、第1分周クロック信号CLK−X0〜第5分周クロック信号CLK−X4の内の1つを第1選択クロック信号CLK−SEL1として選択する。選択回路32は、第1選択クロック信号CLK−SEL1を、メモリ選択回路8及び光源選択回路33(図1参照)に出力する。選択回路32は、第1分周クロック信号CLK−X0〜第5分周クロック信号CLK−X4の内の1つを第2選択クロック信号CLK−SEL2として選択する。選択回路32は、第2選択クロック信号CLK−SEL2を、共通電極駆動回路6及び反転駆動回路7(図1参照)に出力する。
分周回路31及び選択回路32は、COGとして、第1パネル2上に実装されても良い。また、分周回路31及び選択回路32は、COFとして、フレキシブル基板F上に実装されても良い。
図7は、第1の実施形態の表示装置の回路構成を示す図である。図7では、2×2個の画素SPixを示している。
画素SPixは、メモリブロック50及び反転スイッチ71に加えて、液晶LQと、保持容量Cと、画素電極15(図2参照)と、を含む。
共通電極駆動回路6は、各画素SPixに共通するコモン電位VCOMを、基準クロック信号CLKに同期して反転させて、共通電極23(図2参照)に出力する。共通電極駆動回路6は、基準クロック信号CLKを共通電極23にそのままコモン電位VCOMとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極23にコモン電位VCOMとして出力しても良い。
ゲート線駆動回路9は、M行の画素SPixに対応して、M個の出力端子を有している。ゲート線駆動回路9は、タイミングコントローラ4bから供給される制御信号Sig4に基づいて、M行の内の1つの行を選択するためのゲート信号を、M個の出力端子から順次出力する。
ゲート線駆動回路9は、制御信号Sig4(スキャン開始信号及びクロックパルス信号)に基づいて、ゲート信号をM個の出力端子から順次出力するスキャナ回路であっても良い。或いは、ゲート線駆動回路9は、符号化された制御信号Sig4を復号化し、該制御信号Sig4で指定された出力端子にゲート信号を出力するデコーダ回路であっても良い。
ゲート線選択回路10は、M行の画素SPixに対応して、M個のスイッチSW4_1、SW4_2、・・・を含む。M個のスイッチSW4_1、SW4_2、・・・は、タイミングコントローラ4bから供給される制御信号Sig5によって共通に制御される。
第1パネル2上には、M行の画素SPixに対応して、M群のゲート線群GL1、GL2、・・・が配置されている。M群のゲート線群GL1、GL2、・・・の各々は、当該行の第1メモリ51(図3参照)に電気的に接続された第1ゲート線GCLaと、第2メモリ52(図3参照)に電気的に接続された第2ゲート線GCLbと、第3メモリ53(図3参照)に電気的に接続された第3ゲート線GCLcと、第4メモリ54(図3参照)に電気的に接続された第4ゲート線GCLdと、を含む。M群のゲート線群GL1、GL2、・・・の各々は、表示領域DA(図1参照)内において、X方向に沿っている。
M個のスイッチSW4_1、SW4_2、・・・の各々は、制御信号Sig5が第1の値の場合には、ゲート線駆動回路9の出力端子と、第1ゲート線GCLaと、を電気的に接続する。M個のスイッチSW4_1、SW4_2、・・・の各々は、制御信号Sig5が第2の値の場合には、ゲート線駆動回路9の出力端子と、第2ゲート線GCLbと、を電気的に接続する。M個のスイッチSW4_1、SW4_2、・・・の各々は、制御信号Sig5が第3の値の場合には、ゲート線駆動回路9の出力端子と、第3ゲート線GCLcと、を電気的に接続する。M個のスイッチSW4_1、SW4_2、・・・の各々は、制御信号Sig5が第4の値の場合には、ゲート線駆動回路9の出力端子と、第4ゲート線GCLdと、を電気的に接続する。
ゲート線駆動回路9の出力端子と、第1ゲート線GCLaと、が電気的に接続された場合には、ゲート信号が、各画素SPixの第1メモリ51に供給される。ゲート線駆動回路9の出力端子と、第2ゲート線GCLbと、が電気的に接続された場合には、ゲート信号が、各画素SPixの第2メモリ52に供給される。ゲート線駆動回路9の出力端子と、第3ゲート線GCLcと、が電気的に接続された場合には、ゲート信号が、各画素SPixの第3メモリ53に供給される。ゲート線駆動回路9の出力端子と、第4ゲート線GCLdと、が電気的に接続された場合には、ゲート信号が、各画素SPixの第4メモリ54に供給される。
第1パネル2上には、N列の画素SPixに対応して、N本のソース線SGL1、SGL2、・・・が配置されている。各ソース線SGL1、SGL2、・・・の各々は、表示領域DA(図1参照)内において、Y方向に沿っている。ソース線駆動回路5は、ゲート信号によって選択されている各画素SPixの4個のメモリに対して、ソース線SGL1、SGL2、・・・を介して、副画素データを夫々出力する。
ゲート信号が供給された行の画素SPixは、ゲート信号が供給されたゲート線GCLに応じて、ソース線SGLに供給されている副画素データを、第1メモリ51〜第4メモリ54までの内の1つのメモリに格納する。
メモリ選択回路8は、スイッチSW2と、スイッチSW3と、ラッチ72と、インバータ73と、を含む。スイッチSW2は、タイミングコントローラ4bから供給される制御信号Sig2によって制御される。スイッチSW3は、タイミングコントローラ4bから供給される制御信号Sig3によって制御される。
各色(赤(R)、緑(G)又は青(B))画像を表示する場合、つまり、各画素SPixの第1メモリ51〜第3メモリ53の内のいずれかから画像データを読み出す場合について説明する。この場合には、タイミングコントローラ4bは、第1の値の制御信号Sig2をスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第1の値の制御信号Sig2に基づいて、オン状態になる。これにより、第1選択クロック信号CLK−SEL1がラッチ72に供給される。
各色(赤(R)、緑(G)又は青(B))画像を表示しない場合、つまり、各画素SPixの第1メモリ51〜第3メモリ53の内のいずれからも画像データを読み出さない場合について説明する。この場合には、タイミングコントローラ4bは、第2の値の制御信号Sig2をスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第2の値の制御信号Sig2に基づいて、オフ状態になる。これにより、第1選択クロック信号CLK−SEL1がラッチ72に供給されない。
ラッチ72は、スイッチSW2がオン状態で第1選択クロック信号CLK−SEL1が供給される場合には、第1選択クロック信号CLK−SEL1のハイレベルを第1選択クロック信号CLK−SEL1の1周期保持する。ラッチ72は、スイッチSW2がオフ状態で第1選択クロック信号CLK−SEL1が供給されない場合には、ハイレベルを保持する。
第1パネル2上には、M行の画素SPixに対応して、M群のメモリ選択線群SL1、SL2、・・・が配置されている。M群のメモリ選択線群SL1、SL2、・・・の各々は、当該行の第1メモリ51に電気的に接続された第1メモリ選択線SELaと、第2メモリ52に電気的に接続された第2メモリ選択線SELbと、第3メモリ53に電気的に接続された第3メモリ選択線SELcと、第4メモリ54に電気的に接続された第4メモリ選択線SELdと、を含む。M群のメモリ選択線群SL1、SL2、・・・の各々は、表示領域DA(図1参照)内において、X方向に沿っている。
スイッチSW3は、制御信号Sig3が第1の値の場合には、ラッチ72の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaと、を電気的に接続する。スイッチSW3は、制御信号Sig3が第2の値の場合には、ラッチ72の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第2メモリ選択線SELbと、を電気的に接続する。スイッチSW3は、制御信号Sig3が第3の値の場合には、ラッチ72の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第3メモリ選択線SELcとを電気的に接続する。
モノクロ画像を表示する場合、つまり、各画素SPixの第4メモリ54から画像データを読み出す場合について説明する。この場合には、タイミングコントローラ4bは、ローレベルの表示切替信号Sig8をインバータ73に出力する。インバータ73は、ハイレベルの信号を、M群のメモリ選択線群SL1、SL2、・・・の各々の第4メモリ選択線SELdに出力する。
モノクロ画像を表示しない場合、つまり、各画素SPixの第4メモリ54から画像データを読み出さない場合について説明する。この場合には、タイミングコントローラ4bは、ハイレベルの表示切替信号Sig8をインバータ73に出力する。インバータ73は、ローレベルの信号を、M群のメモリ選択線群SL1、SL2、・・・の各々の第4メモリ選択線SELdに出力する。
各画素SPixは、メモリ選択信号が供給されたメモリ選択線SELに応じて、第1メモリ51〜第4メモリ54の内の1つのメモリに格納されている副画素データに基づいて、液晶層を変調する。その結果、表示面に画像(フレーム)が表示される。
第1パネル2上には、M行の画素SPixに対応して、M本の表示信号線FRP1、FRP2、・・・が配置されている。M本の表示信号線FRP1、FRP2、・・・の各々は、表示領域DA(図1参照)内において、X方向に沿っている。なお、反転スイッチ71が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、1つの行当たり、表示信号線FRP及び第2表示信号線xFRPが設けられる。
1つの行当たりに配置されている1本又は2本の表示信号線が、表示信号線に対応する。
反転駆動回路7は、スイッチSW1を含む。スイッチSW1は、タイミングコントローラ4bから供給される制御信号Sig1によって制御される。スイッチSW1は、制御信号Sig1が第1の値の場合には、第2選択クロック信号CLK−SEL2を各表示信号線FRP1、FRP2、・・・に供給する。これにより、第2選択クロック信号CLK−SEL2に同期して、画素電極15の電位が反転する。スイッチSW1は、制御信号Sig1が第2の値の場合には、基準電位(接地電位)GNDを各表示信号線FRP1、FRP2、・・・に供給する。
図8は、第1の実施形態の表示装置の画素の回路構成を示す図である。図8では、1個の画素SPixを示している。
画素SPixは、メモリブロック50を含む。メモリブロック50は、第1メモリ51〜第4メモリ54と、スイッチGsw1〜Gsw4と、スイッチMsw1〜Msw4と、を含む。
スイッチGsw1の制御入力端子は、第1ゲート線GCLaに電気的に接続されている。スイッチGsw1は、第1ゲート線GCLaにハイレベルのゲート信号が供給されたらオン状態になり、ソース線SGL1と、第1メモリ51の入力端子と、の間を電気的に接続する。これにより、第1メモリ51に、ソース線SGL1に供給される副画素データが格納される。
スイッチGsw2の制御入力端子は、第2ゲート線GCLbに電気的に接続されている。スイッチGsw2は、第2ゲート線GCLbにハイレベルのゲート信号が供給されたらオン状態になり、ソース線SGL1と、第2メモリ52の入力端子と、の間を電気的に接続する。これにより、第2メモリ52に、ソース線SGL1に供給される副画素データが格納される。
スイッチGsw3の制御入力端子は、第3ゲート線GCLcに電気的に接続されている。スイッチGsw3は、第3ゲート線GCLcにハイレベルのゲート信号が供給されたらオン状態になり、ソース線SGL1と、第3メモリ53の入力端子と、の間を電気的に接続する。これにより、第3メモリ53に、ソース線SGL1に供給される副画素データが格納される。
スイッチGsw4の制御入力端子は、第4ゲート線GCLdに電気的に接続されている。スイッチGsw4は、第4ゲート線GCLdにハイレベルのゲート信号が供給されたらオン状態になり、ソース線SGL1と、第4メモリ54の入力端子と、の間を電気的に接続する。これにより、第4メモリ54に、ソース線SGL1に供給される副画素データが格納される。
なお、スイッチGsw1〜Gsw4がハイレベルのゲート信号で動作する場合には、図8に示すように、ゲート線群GL1は、第1ゲート線GCLa〜第4ゲート線GCLdを含む。ハイレベルのゲート信号で動作するスイッチは、Nチャネルトランジスタが例示されるが、本開示はこれに限定されない。
一方、スイッチGsw1〜Gsw4が、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、ゲート線群GL1は、第1ゲート線GCLa〜第4ゲート線GCLdまでに加えて、反転ゲート信号が供給される第5ゲート線xGCLa〜第8ゲート線xGCLdまでを更に含む。ゲート信号と、反転ゲート信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。
入力端子が第1ゲート線GCLaに電気的に接続され、出力端子が第5ゲート線xGCLaに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第5ゲート線xGCLaに供給することが可能である。同様に、入力端子が第2ゲート線GCLbに電気的に接続され、出力端子が第6ゲート線xGCLbに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第6ゲート線xGCLbに供給することが可能である。同様に、入力端子が第3ゲート線GCLcに電気的に接続され、出力端子が第7ゲート線xGCLcに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第7ゲート線xGCLcに供給することが可能である。同様に、入力端子が第4ゲート線GCLdに電気的に接続され、出力端子が第8ゲート線xGCLdに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第8ゲート線xGCLdに供給することが可能である。
スイッチMsw1の制御入力端子は、第1メモリ選択線SELaに電気的に接続されている。スイッチMsw1は、第1メモリ選択線SELaにハイレベルのメモリ選択信号が供給されたらオン状態になり、第1メモリ51の出力端子と、反転スイッチ71の入力端子と、の間を電気的に接続する。これにより、第1メモリ51に格納されている副画素データが、反転スイッチ71に供給される。
スイッチMsw2の制御入力端子は、第2メモリ選択線SELbに電気的に接続されている。スイッチMsw2は、第2メモリ選択線SELbにハイレベルのメモリ選択信号が供給されたらオン状態になり、第2メモリ52の出力端子と、反転スイッチ71の入力端子と、の間を電気的に接続する。これにより、第2メモリ52に格納されている副画素データが、反転スイッチ71に供給される。
スイッチMsw3の制御入力端子は、第3メモリ選択線SELcに電気的に接続されている。スイッチMsw3は、第3メモリ選択線SELcにハイレベルのメモリ選択信号が供給されたらオン状態になり、第3メモリ53の出力端子と、反転スイッチ71の入力端子と、の間を電気的に接続する。これにより、第3メモリ53に格納されている副画素データが、反転スイッチ71に供給される。
スイッチMsw4の制御入力端子は、第4メモリ選択線SELdに電気的に接続されている。スイッチMsw4は、第4メモリ選択線SELdにハイレベルのメモリ選択信号が供給されたらオン状態になり、第4メモリ54の出力端子と、反転スイッチ71の入力端子と、の間を電気的に接続する。これにより、第4メモリ54に格納されている副画素データが、反転スイッチ71に供給される。
なお、スイッチMsw1〜Msw4がハイレベルのメモリ選択信号で動作する場合には、図8に示すように、メモリ選択線群SL1は、第1メモリ選択線SELa〜第4メモリ選択線SELdまでを含む。ハイレベルのゲート信号で動作するスイッチは、Nチャネルトランジスタが例示されるが、本開示はこれに限定されない。
一方、スイッチMsw1〜Msw4が、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、メモリ選択線群SL1は、第1メモリ選択線SELa〜第4メモリ選択線SELdまでに加えて、反転メモリ選択信号が供給される第5メモリ選択線xSELa〜第8メモリ選択線xSELdまでを更に含む。メモリ選択信号と、反転メモリ選択信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。
入力端子が第1メモリ選択線SELaに電気的に接続され、出力端子が第5メモリ選択線xSELaに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第5メモリ選択線xSELaに供給することが可能である。同様に、入力端子が第2メモリ選択線SELbに電気的に接続され、出力端子が第6メモリ選択線xSELbに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第6メモリ選択線xSELbに供給することが可能である。同様に、入力端子が第3メモリ選択線SELcに電気的に接続され、出力端子が第7メモリ選択線xSELcに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第7メモリ選択線xSELcに供給することが可能である。同様に、入力端子が第4メモリ選択線SELdに電気的に接続され、出力端子が第8メモリ選択線xSELdに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第8メモリ選択線xSELdに供給することが可能である。
反転スイッチ71には、基準クロック信号CLKに同期して反転する表示信号が、表示信号線FRP1から供給される。反転スイッチ71は、表示信号に基づいて、第1メモリ51、第2メモリ52、第3メモリ53又は第4メモリ54に格納されている副画素データをそのまま又は反転して、画素電極15に供給する。画素電極15と共通電極23との間には、液晶LQ及び保持容量Cが、設けられている。保持容量Cは、画素電極15と共通電極23との間の電圧を保持する。液晶LQは、画素電極15と共通電極23との間の電圧に基づいて分子の方向が変化し、画素画像を表示する。
なお、反転スイッチ71が表示信号で動作する場合には、図8に示すように、1本の表示信号線FRP1が、設けられる。一方、反転スイッチ71が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、表示信号線FRP1に加えて、第2表示信号線xFRP1が更に設けられる。そして、入力端子が表示信号線FRP1に電気的に接続され、出力端子が第2表示信号線xFRP1に電気的に接続されたインバータ回路を設けることで、反転表示信号を第2表示信号線xFRP1に供給することが可能である。
図9は、第1の実施形態の表示装置の画素のメモリの回路構成を示す図である。図9は、第1メモリ51の回路構成を示す図である。なお、第2メモリ52〜第4メモリ54の回路構成は、第1メモリ51の回路構成と同様であるので、図示及び説明を省略する。
第1メモリ51は、インバータ回路81と、インバータ回路81に逆方向に電気的に並列接続されたインバータ回路82と、を含むSRAM(Static Random Access Memory)セル構造を有する。インバータ回路81の入力端子及びインバータ回路82の出力端子が、ノードN1を構成し、インバータ回路81の出力端子及びインバータ回路82の入力端子が、ノードN2を構成する。インバータ回路81及び82は、高電位側の電源供給線VDD及び低電位側の電源供給線VSSから供給される電力を使用して、動作する。
ノードN1は、スイッチGsw1の出力端子に電気的に接続されている。ノードN2は、スイッチMsw1の入力端子に電気的に接続されている。
図9では、スイッチGsw1として、トランスファーゲートが用いられている例を示している。スイッチGsw1の一方の制御入力端子は、第1ゲート線GCLaに電気的に接続されている。スイッチGsw1の他方の制御入力端子は、第5ゲート線xGCLaに電気的に接続されている。第5ゲート線xGCLaには、第1ゲート線GCLaに供給されるゲート信号を反転した、反転ゲート信号が供給される。
スイッチGsw1の入力端子は、ソース線SGL1に電気的に接続されている。スイッチGsw1の出力端子は、ノードN1に電気的に接続されている。スイッチGsw1は、第1ゲート線GCLaに供給されるゲート信号がハイレベル且つ第5ゲート線xGCLaに供給される反転ゲート信号がローレベルになると、オン状態になり、ソース線SGL1と、ノードN1と、の間を電気的に接続する。これにより、ソース線SGL1に供給される副画素データが、第1メモリ51に格納される。
図9では、スイッチMsw1として、トランスファーゲートが用いられている例を示している。スイッチMsw1の一方の制御入力端子は、第1メモリ選択線SELaに電気的に接続されている。スイッチMsw1の他方の制御入力端子は、第5メモリ選択線xSELaに電気的に接続されている。第5メモリ選択線xSELaには、第1メモリ選択線SELaに供給されるメモリ選択信号を反転した、反転メモリ選択信号が供給される。
スイッチMsw1の入力端子は、ノードN2に電気的に接続されている。スイッチMsw1の出力端子は、ノードN3に接続されている。ノードN3は、第1メモリ51の出力ノードであり、反転スイッチ71(図8参照)に電気的に接続されている。スイッチMsw1は、第1メモリ選択線SELaに供給されるメモリ選択信号がハイレベル且つ第5メモリ選択線xSELaに供給される反転メモリ選択信号がローレベルになると、オン状態になる。これにより、ノードN2が、スイッチMsw1及びノードN3を経由して、反転スイッチ71の入力端子に、電気的に接続される。これにより、第1メモリ51に格納されている副画素データが、反転スイッチ71に供給される。
なお、スイッチGsw1及びMsw1の両方がオフ状態の場合には、副画素データが、インバータ回路81及び82で構成されるループを循環する。従って、第1メモリ51は、副画素データを保持し続ける。
第1の実施形態では、第1メモリ51がSRAMである場合を例に挙げて説明したが、本開示はこれに限定されない。第1メモリ51の他の例は、DRAM(Dynamic Random Access Memory)が例示される。
図10は、第1の実施形態の表示装置の画素の反転スイッチの回路構成を示す図である。反転スイッチ71は、インバータ回路91と、Nチャネルトランジスタ92及び95と、Pチャネルトランジスタ93及び94と、を含む。
インバータ回路91の入力端子、Pチャネルトランジスタ94のゲート端子及びNチャネルトランジスタ95のゲート端子は、ノードN4に接続されている。ノードN4は、反転スイッチ71の入力ノードであり、第1メモリ51〜第4メモリ54のノードN3に電気的に接続されている。ノードN4には、第1メモリ51、第2メモリ52、第3メモリ53又は第4メモリ54から副画素データが供給される。インバータ回路91は、高電位側の電源供給線VDD及び低電位側の電源供給線VSSから供給される電力を使用して、動作する。
Nチャネルトランジスタ92のソース及びドレインの内の一方は、第2表示信号線xFRP1に電気的に接続されている。Nチャネルトランジスタ92のソース及びドレインの内の他方は、ノードN5に電気的に接続されている。
Pチャネルトランジスタ93のソース及びドレインの内の一方は、表示信号線FRP1に電気的に接続されている。Pチャネルトランジスタ93のソース及びドレインの内の他方は、ノードN5に電気的に接続されている。
Pチャネルトランジスタ94のソース及びドレインの内の一方は、第2表示信号線xFRP1に電気的に接続されている。Pチャネルトランジスタ94のソース及びドレインの内の他方は、ノードN5に電気的に接続されている。
Nチャネルトランジスタ95のソース及びドレインの内の一方は、表示信号線FRP1に電気的に接続されている。Nチャネルトランジスタ95のソース及びドレインの内の他方は、ノードN5に電気的に接続されている。
ノードN5は、反転スイッチ71の出力ノードであり、画素電極15に電気的に接続されている。
第1メモリ51、第2メモリ52、第3メモリ53又は第4メモリ54から供給される副画素データがハイレベルである場合には、インバータ回路91の出力信号は、ローレベルになる。インバータ回路91の出力信号がローレベルであると、Nチャネルトランジスタ92はオフ状態になり、Pチャネルトランジスタ93はオン状態になる。
また、第1メモリ51、第2メモリ52、第3メモリ53又は第4メモリ54から供給される副画素データがハイレベルである場合には、Pチャネルトランジスタ94はオフ状態になり、Nチャネルトランジスタ95はオン状態になる。
従って、第1メモリ51、第2メモリ52、第3メモリ53又は第4メモリ54から供給される副画素データがハイレベルである場合には、表示信号線FRP1に供給される表示信号が、Pチャネルトランジスタ93及びNチャネルトランジスタ95を介して、画素電極15に供給される。
表示信号線FRP1に供給される表示信号は、第2選択クロック信号CLK−SEL2に同期して、反転する。共通電極23に供給されるコモン電位も、第2選択クロック信号CLK−SEL2に同期して、表示信号と同相で、反転する。表示信号とコモン電位とが同相である場合、液晶LQは、電圧が印加されないので、液晶分子の方向が変化しない。これにより、画素は、黒表示(反射光を透過させない状態)となる。これにより、表示装置1は、コモン反転駆動方式を実現することができる。
第1メモリ51、第2メモリ52、第3メモリ53又は第4メモリ54から供給される副画素データがローレベルである場合には、インバータ回路91の出力信号は、ハイレベルになる。インバータ回路91の出力信号がハイレベルであると、Nチャネルトランジスタ92はオン状態になり、Pチャネルトランジスタ93はオフ状態になる。
また、第1メモリ51、第2メモリ52、第3メモリ53又は第4メモリ54から供給される副画素データがローレベルである場合には、Pチャネルトランジスタ94はオン状態になり、Nチャネルトランジスタ95はオフ状態になる。
従って、第1メモリ51、第2メモリ52、第3メモリ53又は第4メモリ54から供給される副画素データがローレベルである場合には、第2表示信号線xFRP1に供給される反転表示信号が、Nチャネルトランジスタ92及びPチャネルトランジスタ94を介して、画素電極15に供給される。
第2表示信号線xFRP1に供給される反転表示信号は、第2選択クロック信号CLK−SEL2に同期して、反転する。共通電極23に供給されるコモン電位は、第2選択クロック信号CLK−SEL2に同期して、表示信号と異相で、反転する。表示信号とコモン電位とが異相である場合、液晶LQは、電圧が印加されるので、液晶分子の方向が変化する。これにより、画素は、白表示(反射光を透過させる状態)となる。これにより、表示装置1は、コモン反転駆動方式を実現することができる。
[第1の動作例]
図11は、第1の実施形態の表示装置の動作タイミングを示すタイミング図である。図12は、第1の実施形態の表示装置で順次表示される画像を示す図である。
図11は、第1の実施形態の表示装置の動作タイミングを示すタイミング図である。図12は、第1の実施形態の表示装置で順次表示される画像を示す図である。
図11の全体に亘って、タイミングコントローラ4bは、設定レジスタ4cの値に基づいて、第2分周クロック信号CLK−X1を選択するための制御信号Sig6を、第1セレクタ32−1に出力する。これにより、第1セレクタ32−1は、第2分周クロック信号CLK−X1を、第1選択クロック信号CLK−SEL1として選択する。従って、第1選択クロック信号CLK−SEL1の周波数は、基準クロック信号CLKの周波数の1/2である。第1セレクタ32−1は、第1選択クロック信号CLK−SEL1を、メモリ選択回路8及び光源選択回路33に出力する。
また、タイミングコントローラ4bは、設定レジスタ4cの値に基づいて、第4分周クロック信号CLK−X3を選択するための制御信号Sig7を、第2セレクタ32−2に出力する。これにより、第2セレクタ32−2は、第4分周クロック信号CLK−X3を、第2選択クロック信号CLK−SEL2として選択する。従って、第2選択クロック信号CLK−SEL2の周波数は、基準クロック信号CLKの周波数の1/8である。第2セレクタ32−2は、第2選択クロック信号CLK−SEL2を、共通電極駆動回路6及び反転駆動回路7に出力する。共通電極駆動回路6は、第2選択クロック信号CLK−SEL2に同期して反転するコモン電位を、共通電極23に供給する。
タイミングt10からタイミングt13までは、各画素SPixの第1メモリ51〜第3メモリ53への副画素データの書き込み期間である。
タイミングt10において、タイミングコントローラ4bは、第1の値の制御信号Sig5を、ゲート線選択回路10内のスイッチSW4に出力する。スイッチSW4は、ゲート線駆動回路9の出力端子と、第1ゲート線GCLaと、を電気的に接続する。ゲート線駆動回路9は、ゲート信号を、第1ゲート線GCLaに出力する。第1ゲート線GCLaにハイレベルのゲート信号が供給されると、当該行に属する画素SPixの各々の第1メモリ51が、副画素データの書き込み先として選択される。
また、タイミングt10において、ソース線駆動回路5は、画像データA1(R)を構成する行の画素データを、ソース線SGLに出力する。これにより、当該行に属する画素SPixの第1メモリ51には、画像データA1(R)を構成する行の画素データが、夫々書き込まれる。
また、タイミングt10からタイミングt11までに亘って、かかる動作が第1行〜第M行まで線順次により実施される。これにより、全画素SPixの第1メモリ51には、画像データA1(R)が書き込まれ、保存される。
また、タイミングt11からタイミングt12までに亘って、上記と同様の動作が第2ゲート線GCLb及び画像データB1(G)との関係で実施される。これにより、全画素SPixの第2メモリ52には、画像データB1(G)が書き込まれ、保存される。
また、タイミングt12からタイミングt13までに亘って、上記と同様の動作が第3ゲート線GCLc及び画像データC1(B)との関係で実施される。これにより、全画素SPixの第3メモリ53には、画像データC1(B)が書き込まれ、保存される。
タイミングt14からタイミングt22までは、3つの画像データA1(R)、B1(G)及びC1(B)に基づく3つの画像(フレーム)を順次切り替えて表示するカラー表示(カラー静止画像表示)期間である。
タイミングt14において、タイミングコントローラ4bは、第1の値の制御信号Sig2を、メモリ選択回路8内のスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第1の値の制御信号Sig2に基づいて、オン状態になる。これにより、第1選択クロック信号CLK−SEL1が、ラッチ72に供給される。
また、タイミングt14において、タイミングコントローラ4bは、第1の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ72の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaと、を電気的に接続する。これにより、メモリ選択信号が、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaに供給される。
各々の第1メモリ選択線SELaに接続されている各第1メモリ51は、画像データA1(R)を構成する画素データを、反転スイッチ71に出力する。これにより、タイミングt14において、表示装置1は、画像データA1(R)に基づく画像を表示する。
また、タイミングt14において、タイミングコントローラ4bは、光源35Rを選択するように、光源選択回路33を制御する。光源選択回路33は、光源35Rを駆動するように、光源駆動回路34を制御する。光源駆動回路34は、駆動電流を光源35Rに出力する。これにより、光源35Rは、赤(R)の光を導光板36に出射する。導光板36に出射された赤(R)の光は、画素電極15に向けられる。画素電極15によって反射された赤(R)の光は、観察者の目に到達する。
図12を参照すると、タイミングt14において、全画素SPixは、画像データA1(R)に基づく画像を表示する。そして、光源35Rは、赤(R)の光を出射する。これにより、表示装置1は、画像データA1(R)に基づく画像を赤(R)の光で照射した、赤(R)の画像IM1(R)を表示する。赤(R)の画像IM1(R)は、観察者の目に到達する。
再び図11を参照すると、タイミングt15において、タイミングコントローラ4bは、第2の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ72の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第2メモリ選択線SELbと、を電気的に接続する。これにより、メモリ選択信号が、M群のメモリ選択線群SL1、SL2、・・・の各々の第2メモリ選択線SELbに供給される。
各々の第2メモリ選択線SELbに接続されている各第2メモリ52は、画像データB1(G)を構成する画素データを、反転スイッチ71に出力する。これにより、タイミングt15において、表示装置1は、画像データB1(G)に基づく画像を表示する。
また、タイミングt15において、タイミングコントローラ4bは、光源35Gを選択するように、光源選択回路33を制御する。光源選択回路33は、光源35Gを駆動するように、光源駆動回路34を制御する。光源駆動回路34は、駆動電流を光源35Gに出力する。これにより、光源35Gは、緑(G)の光を導光板36に出射する。導光板36に出射された緑(G)の光は、画素電極15に向けられる。画素電極15によって反射された緑(G)の光は、観察者の目に到達する。
再び図12を参照すると、タイミングt15において、全画素SPixは、画像データB1(G)に基づく画像を表示する。そして、光源35Gは、緑(G)の光を出射する。これにより、表示装置1は、画像データB1(G)に基づく画像を緑(G)の光で照射した、緑(G)の画像IM1(G)を表示する。緑(G)の画像IM1(G)は、観察者の目に到達する。
再び図11を参照すると、タイミングt17において、タイミングコントローラ4bは、第3の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ72の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第3メモリ選択線SELcと、を電気的に接続する。これにより、メモリ選択信号が、M群のメモリ選択線群SL1、SL2、・・・の各々の第3メモリ選択線SELcに供給される。
各々の第3メモリ選択線SELcに接続されている各第3メモリ53は、画像データC1(B)を構成する画素データを、反転スイッチ71に出力する。これにより、タイミングt17において、表示装置1は、画像データC1(B)に基づく画像を表示する。
また、タイミングt17において、タイミングコントローラ4bは、光源35Bを選択するように、光源選択回路33を制御する。光源選択回路33は、光源35Bを駆動するように、光源駆動回路34を制御する。光源駆動回路34は、駆動電流を光源35Bに出力する。これにより、光源35Bは、青(B)の光を導光板36に出射する。導光板36に出射された青(B)の光は、画素電極15に向けられる。画素電極15によって反射された青(B)の光は、観察者の目に到達する。
再び図12を参照すると、タイミングt17において、全画素SPixは、画像データC1(B)に基づく画像を表示する。そして、光源35Bは、青(B)の光を出射する。これにより、表示装置1は、画像データC1(B)に基づく画像を青(B)の光で照射した、青(B)の画像IM1(B)を表示する。青(B)の画像IM1(B)は、観察者の目に到達する。
このように、表示装置1は、タイミングt14からタイミングt17において、画像IM1(R)、IM1(G)及びIM1(B)を、順次表示する。従って、観察者は、画像IM1(R)、IM1(G)及びIM1(B)を混色した、カラー画像IM1を視認できる。
ところで、再び図11を参照すると、タイミングt16からタイミングt17において、全画素SPixの第4メモリ54への画像データの書き込みが行われる。タイミングt16からタイミングt17においては、全画素SPixの第2メモリ52及び第3メモリ53に格納された画像データに基づく画像IM1(G)及びIM1(B)が表示されているが、第4メモリ54は参照されていない。従って、タイミングt16からタイミングt17において、第4メモリ54への画像データの書き込みが可能である。
タイミングt16において、タイミングコントローラ4bは、第4の値の制御信号Sig5を、ゲート線選択回路10内のスイッチSW4に出力する。スイッチSW4は、ゲート線駆動回路9の出力端子と、第4ゲート線GCLdと、を電気的に接続する。ゲート線駆動回路9は、ゲート信号を、第4ゲート線GCLdに出力する。第4ゲート線GCLdにハイレベルのゲート信号が供給されると、当該行に属する画素SPixの各々の第4メモリ54が、副画素データの書き込み先として選択される。
また、タイミングt16において、ソース線駆動回路5は、画像データDを構成する行の画素データを、ソース線SGLに出力する。これにより、当該行に属する画素SPixの第4メモリ54には、画像データDを構成する行の画素データが、夫々書き込まれる。
また、タイミングt16からタイミングt18までに亘って、かかる動作が第1行〜第M行まで線順次により実施される。これにより、全画素SPixの第4メモリ54には、画像データDが書き込まれ、保存される。
タイミングt18からタイミングt22までのカラー表示動作は、タイミングt14からタイミングt18までのカラー表示動作と同様であるので、説明を省略する。
タイミングt14からタイミングt22までの期間では、第1メモリ51→第2メモリ52→第3メモリ53→第1メモリ51→第2メモリ52→第3メモリ53という順序で、メモリが参照される。従って、表示装置1は、タイミングt14からタイミングt22までの期間では、画像IM1(R)→画像IM1(G)→画像IM1(B)→画像IM1(R)→画像IM1(G)→画像IM1(B)という順序で、画像を表示する。
タイミングt22からタイミングt26までは、画像データDに基づく画像を表示するモノクロ表示(モノクロ静止画像表示)期間である。
タイミングt22において、タイミングコントローラ4bは、ローレベルの表示切替信号Sig8をインバータ73に出力する。インバータ73は、ハイレベルの信号を、M群のメモリ選択線群SL1、SL2、・・・の各々の第4メモリ選択線SELdに出力する。これにより、メモリ選択信号が、M群のメモリ選択線群SL1、SL2、・・・の各々の第4メモリ選択線SELdに供給される。
各々の第4メモリ選択線SELdに接続されている各第4メモリ54は、画像データDを構成する画素データを、反転スイッチ71に出力する。これにより、タイミングt22において、表示装置1は、画像データDに基づく画像を表示する。
また、タイミングt22において、タイミングコントローラ4bは、いずれの光源35R、35G及び35Bも選択しないように、光源選択回路33を制御する。光源選択回路33は、いずれの光源35R、35G及び35Bも駆動しないように、光源駆動回路34を制御する。光源駆動回路34は、駆動電流をいずれの光源35R、35G及び35Bにも出力しない。これにより、光源35R、35G及び35Bは、いずれも光を出射しない。そして、表示面1aから入射した外部光が、画素電極15によって反射され、観察者の目に到達する。
再び図12を参照すると、タイミングt22において、全画素SPixは、画像データDに基づく画像を表示する。そして、光源35R、35G及び35Bは、いずれも光を出射しない。これにより、表示装置1は、画像データDに基づく画像を外部光で照射した、モノクロの画像IMmを表示する。モノクロの画像IMmは、観察者の目に到達する。従って、観察者は、モノクロの画像IMmを視認できる。
タイミングt18からタイミングt26までの期間では、第1メモリ51→第2メモリ52→第3メモリ53→第4メモリ54という順序で、メモリが参照される。従って、表示装置1は、タイミングt18からタイミングt26までの期間では、画像IM1(R)→画像IM1(G)→画像IM1(B)→画像IMmという順序で、画像を表示する。
ところで、再び図11を参照すると、タイミングt20からタイミングt25において、全画素SPixの第1メモリ51〜第3メモリ53への画像データの書き込みが行われる。タイミングt20からタイミングt22においては、全画素SPixの第2メモリ52及び第3メモリ53に格納された画像データB1(G)及びC1(B)に基づく画像IM1(G)及びIM1(B)が表示されているが、第1メモリ51は参照されていない。従って、タイミングt20からタイミングt22においては、第1メモリ51への画像データの書き込みが可能である。
また、タイミングt22からタイミングt25においては、全画素SPixの第4メモリ54に格納された画像データDに基づく画像IMmが表示されているが、第2メモリ52〜第3メモリ53は参照されていない。従って、タイミングt22からタイミングt25においては、第2メモリ52〜第3メモリ53への画像データの書き込みが可能である。
タイミングt20において、タイミングコントローラ4bは、第1の値の制御信号Sig5を、ゲート線選択回路10内のスイッチSW4に出力する。スイッチSW4は、ゲート線駆動回路9の出力端子と、第1ゲート線GCLaと、を電気的に接続する。ゲート線駆動回路9は、ゲート信号を、第1ゲート線GCLaに出力する。第1ゲート線GCLaにハイレベルのゲート信号が供給されると、当該行に属する画素SPixの各々の第1メモリ51が、副画素データの書き込み先として選択される。
また、タイミングt20において、ソース線駆動回路5は、画像データA2(R)を構成する行の画素データを、ソース線SGLに出力する。これにより、当該行に属する画素SPixの各々の第1メモリ51には、画像データA2(R)を構成する行の画素データが、夫々書き込まれる。
また、タイミングt20からタイミングt23までに亘って、かかる動作が第1行〜第M行まで線順次により実施される。これにより、全画素SPixの第1メモリ51には、画像データA2(R)が書き込まれ、保存される。
また、タイミングt23からタイミングt24までに亘って、上記と同様の動作が第2ゲート線GCLb及び画像データB2(G)との関係で実施される。これにより、全画素SPixの第2メモリ52には、画像データB2(G)が書き込まれ、保存される。
また、タイミングt24からタイミングt25までに亘って、上記と同様の動作が第3ゲート線GCLc及び画像データC2(B)との関係で実施される。これにより、全画素SPixの第3メモリ53には、画像データC2(B)が書き込まれ、保存される。
タイミングt26からタイミングt29までは、3つの画像データA2(R)、B2(G)及びC2(B)に基づく3つの画像(フレーム)を順次切り替えて表示するカラー表示(カラー静止画像表示)期間である。
タイミングt26において、タイミングコントローラ4bは、第1の値の制御信号Sig2を、メモリ選択回路8内のスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第1の値の制御信号Sig2に基づいて、オン状態になる。これにより、第1選択クロック信号CLK−SEL1が、ラッチ72に供給される。
また、タイミングt26において、タイミングコントローラ4bは、第1の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ72の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaと、を電気的に接続する。これにより、メモリ選択信号が、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaに供給される。
各々の第1メモリ選択線SELaに接続されている各第1メモリ51は、画像データA2(R)を構成する画素データを、反転スイッチ71に出力する。これにより、タイミングt26において、表示装置1は、画像データA2(R)に基づく画像を表示する。
また、タイミングt26において、タイミングコントローラ4bは、光源35Rを選択するように、光源選択回路33を制御する。光源選択回路33は、光源35Rを駆動するように、光源駆動回路34を制御する。光源駆動回路34は、駆動電流を光源35Rに出力する。これにより、光源35Rは、赤(R)の光を導光板36に出射する。導光板36に出射された赤(R)の光は、画素電極15に向けられる。画素電極15によって反射された赤(R)の光は、観察者の目に到達する。
これにより、表示装置1は、画像データA2(R)に基づく画像を赤(R)の光で照射した、赤(R)の画像を表示する。赤(R)の画像は、観察者の目に到達する。
タイミングt27において、タイミングコントローラ4bは、第2の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ72の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第2メモリ選択線SELbと、を電気的に接続する。これにより、メモリ選択信号が、M群のメモリ選択線群SL1、SL2、・・・の各々の第2メモリ選択線SELbに供給される。
各々の第2メモリ選択線SELbに接続されている各第2メモリ52は、画像データB2(G)を構成する画素データを、反転スイッチ71に出力する。これにより、タイミングt27において、表示装置1は、画像データB2(G)に基づく画像を表示する。
また、タイミングt27において、タイミングコントローラ4bは、光源35Gを選択するように、光源選択回路33を制御する。光源選択回路33は、光源35Gを駆動するように、光源駆動回路34を制御する。光源駆動回路34は、駆動電流を光源35Gに出力する。これにより、光源35Gは、緑(G)の光を導光板36に出射する。導光板36に出射された緑(G)の光は、画素電極15に向けられる。画素電極15によって反射された緑(G)の光は、観察者の目に到達する。
これにより、表示装置1は、画像データB2(G)に基づく画像を緑(G)の光で照射した、緑(G)の画像を表示する。緑(G)の画像は、観察者の目に到達する。
タイミングt28において、タイミングコントローラ4bは、第3の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ72の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第3メモリ選択線SELcと、を電気的に接続する。これにより、メモリ選択信号が、M群のメモリ選択線群SL1、SL2、・・・の各々の第3メモリ選択線SELcに供給される。
各々の第3メモリ選択線SELcに接続されている各第3メモリ53は、画像データC2(B)を構成する画素データを、反転スイッチ71に出力する。これにより、タイミングt28において、表示装置1は、画像データC2(B)に基づく画像を表示する。
また、タイミングt28において、タイミングコントローラ4bは、光源35Bを選択するように、光源選択回路33を制御する。光源選択回路33は、光源35Bを駆動するように、光源駆動回路34を制御する。光源駆動回路34は、駆動電流を光源35Bに出力する。これにより、光源35Bは、青(B)の光を導光板36に出射する。導光板36に出射された青(B)の光は、画素電極15に向けられる。画素電極15によって反射された青(B)の光は、観察者の目に到達する。
これにより、表示装置1は、画像データC2(B)に基づく画像を青(B)の光で照射した、青(B)の画像を表示する。青(B)の画像は、観察者の目に到達する。
このように、表示装置1は、タイミングt26からタイミングt28において、赤(R)の画像、緑(G)の画像及び青(B)の画像を、順次表示する。従って、観察者は、赤(R)の画像、緑(G)の画像及び青(B)の画像を混色した、カラー画像を視認できる。
タイミングt22からタイミングt29までの期間では、第4メモリ54→第1メモリ51→第2メモリ52→第3メモリ53という順序で、メモリが参照される。従って、表示装置1は、タイミングt22からタイミングt29までの期間では、画像Imm→画像IM2(R)→画像IM2(G)→画像IM2(B)という順序で、画像を表示する。
タイミングt29以降のカラー表示動作は、タイミングt26からタイミングt28までのカラー表示動作と同様であるので、説明を省略する。
表示装置1は、各色(赤(R)、緑(G)又は青(B))画像を表示する時間(例えば、タイミングt14からタイミングt15まで、タイミングt15からタイミングt16まで等)の全体に亘って、光源35R、35G又は35Bに光を出射させることができる。従って、各色(赤(R)、緑(G)又は青(B))画像を表示する時間(例えば、タイミングt14からタイミングt18まで、タイミングt18からタイミングt22まで等)の全体に亘って、光源35R、35G又は35Bに光を出射させることができる。これにより、表示装置1は、画像の輝度の低下を抑制できる。従って、表示装置1は、光源の輝度を高くする必要がない。これにより、表示装置1は、消費電力を抑制することができる。
また、表示装置1は、モノクロ画像を表示する時間(例えば、タイミングt22からタイミングt26まで)の全体に亘って、光源35R、35G及び35Bに光を出射させない。これにより、表示装置1は、モノクロ画像を表示する時間では、消費電力を抑制できる。表示装置1の1つの適用例として、電子棚札が例示される。電子棚札では、商品説明をカラー画像で行い、価格表示をモノクロ画像で行うといった利用態様が考えられる。表示装置1は、このような利用態様において、消費電力を抑制することができる。
換言すると、表示装置1は、輝度を高くすることができる。このことについて、比較例と対比して説明する。
[比較例]
図13(a)は、比較例の画素を示す図である。画素200は、赤(R)の副画素201R(副画素電極202R)と、青(B)の副画素201B(副画素電極202B)と、緑(G)の副画素201G(副画素電極202G)と、を含む。副画素電極202R、202B及び202Gの各々の面積は、画素200の面積の1/3以下である。その理由は、画素200が3個の副画素電極202R、202B及び202Gを含み、更に、副画素電極202Rと副画素電極202Bとの間及び副画素電極202Bと副画素電極202Gとの間に、間隙が必要であるからである。一方、図13(b)で示すように、第1の実施形態の画素電極15の面積は、画素領域Pixの面積に概ね近い。
図13(a)は、比較例の画素を示す図である。画素200は、赤(R)の副画素201R(副画素電極202R)と、青(B)の副画素201B(副画素電極202B)と、緑(G)の副画素201G(副画素電極202G)と、を含む。副画素電極202R、202B及び202Gの各々の面積は、画素200の面積の1/3以下である。その理由は、画素200が3個の副画素電極202R、202B及び202Gを含み、更に、副画素電極202Rと副画素電極202Bとの間及び副画素電極202Bと副画素電極202Gとの間に、間隙が必要であるからである。一方、図13(b)で示すように、第1の実施形態の画素電極15の面積は、画素領域Pixの面積に概ね近い。
従って、第1の実施形態の表示装置1は、各色(赤(R)、緑(G)又は青(B))画像を、比較例の概ね3倍以上の面積で表示できるので、比較例よりも高輝度で画像を表示できる。
図14は、別の比較例の動作タイミングを示すタイミング図である。具体的には、当該比較例は、本願実施例と同じ大きさの反射型の画素電極を有しており、ゲート線によって画素スイッチがオンとなることで当該画素電極が信号線に接続され、画素信号が書き込まれる。このように、図14に示される別の比較例は、画素電極の大きさは本実施形態と同じであるが、各画素電極に画素信号を書き込むための書き込み期間が必要となる。以下に図14に沿って具体的に当該別の実施例の駆動を説明する。図14に示す如く、当該画素電極が垂直同期信号VSYNCの1周期は、フィールド同期信号FSYNCの3周期を含む。フィールド同期信号FSYNCの1周期は、赤(R)、緑(G)又は青(B)の画像データの書込み期間及び表示期間を含む。
フィールド同期信号FSYNCがハイレベルのタイミングt51において、赤(R)の画像データの副画素への書込みが開始される。タイミングt52において、赤(R)の光源の発光が開始される。タイミングt51からタイミングt52までの期間が、赤(R)の画像データの書込み期間211である。
フィールド同期信号FSYNCがハイレベルのタイミングt53において、赤(R)の光源の発光が終了する。タイミングt52からタイミングt53までの期間が、赤(R)の画像表示期間212である。
フィールド同期信号FSYNCがハイレベルのタイミングt53において、緑(G)の画像データの副画素への書込みが開始される。タイミングt54において、緑(G)の光源の発光が開始される。タイミングt53からタイミングt54までの期間が、緑(G)の画像データの書込み期間213である。
フィールド同期信号FSYNCがハイレベルのタイミングt55において、緑(G)の光源の発光が終了する。タイミングt54からタイミングt55までの期間が、緑(G)の画像表示期間214である。
フィールド同期信号FSYNCがハイレベルのタイミングt55において、青(B)の画像データの副画素への書込みが開始される。タイミングt56において、青(B)の光源の発光が開始される。タイミングt55からタイミングt56までの期間が、青(B)の画像データの書込み期間215である。
フィールド同期信号FSYNCがハイレベルのタイミングt57において、青(B)の光源の発光が終了する。タイミングt56からタイミングt57までの期間が、青(B)の画像表示期間216である。
比較例では、フィールド同期信号FSYNCの1周期の概ね半分の期間が、画像データの書込み期間であり、概ね半分の期間が、画像表示期間である。
一方、図11で示したように、第1の実施形態の表示装置1は、タイミングt14からタイミングt14までの期間に、赤(R)の光源35Rを点灯させて、赤(R)の画像を表示する。また、表示装置1は、タイミングt15からタイミングt17までの期間に、緑(G)の光源35Gを点灯させて、緑(G)の画像を表示する。また、表示装置1は、タイミングt17からタイミングt18までの期間に、青(B)の光源35Bを点灯させて、青(B)の画像を表示する。
つまり、表示装置1は、各色(赤(R)、緑(G)又は青(B))画像を、比較例の概ね2倍の期間表示できる。
以上により、表示装置1は、比較例よりも高輝度で画像を表示できる。
また、図3に示した画素SPix(画素電極15)の面積を、図13に示した副画素電極202R、202B及び202Gの各々の面積と同じにした場合には、概ね3倍の高精細化が可能である。
[第2の動作例]
第1の動作例で説明したように、表示装置1は、第1メモリ51〜第4メモリ54の内の1つのメモリに格納されている画像データに基づく画像を表示している間に、第1メモリ51〜第4メモリ54の内の他の1つのメモリに画像データを格納できる。表示装置1は、このことを利用して、カラーアニメーション表示(カラー動画像表示)を行うことができる。
第1の動作例で説明したように、表示装置1は、第1メモリ51〜第4メモリ54の内の1つのメモリに格納されている画像データに基づく画像を表示している間に、第1メモリ51〜第4メモリ54の内の他の1つのメモリに画像データを格納できる。表示装置1は、このことを利用して、カラーアニメーション表示(カラー動画像表示)を行うことができる。
図15は、第1の実施形態の表示装置で順次表示される画像を示す図である。
図15を参照すると、タイミングt40において、全画素SPixは、画像データA1(R)に基づく画像を表示する。そして、光源35Rは、赤(R)の光を出射する。これにより、表示装置1は、画像データA1(R)に基づく画像を赤(R)の光で照射した、赤(R)の画像IM1(R)を表示する。赤(R)の画像IM1(R)は、観察者の目に到達する。
タイミングt41において、全画素SPixは、画像データB1(G)に基づく画像を表示する。そして、光源35Gは、緑(G)の光を出射する。これにより、表示装置1は、画像データB1(G)に基づく画像を緑(G)の光で照射した、緑(G)の画像IM1(G)を表示する。緑(G)の画像IM1(G)は、観察者の目に到達する。
タイミングt42において、全画素SPixは、画像データC1(B)に基づく画像を表示する。そして、光源35Bは、青(B)の光を出射する。これにより、表示装置1は、画像データC1(B)に基づく画像を青(B)の光で照射した、青(B)の画像IM1(B)を表示する。青(B)の画像IM1(B)は、観察者の目に到達する。
このように、表示装置1は、タイミングt40からタイミングt42において、画像IM1(R)、IM1(G)及びIM1(B)を、順次表示する。従って、観察者は、画像IM1(R)、IM1(G)及びIM1(B)を混色した、カラー画像IM1を視認できる。
ところで、タイミングt42からタイミングt43において、全画素SPixの第1メモリ51への画像データA2(R)の書き込みが行われる。タイミングt42からタイミングt43においては、全画素SPixの第3メモリ53に格納された画像データC1(B)に基づく画像IM1(B)が表示されているが、第1メモリ51は参照されていない。従って、タイミングt42からタイミングt43において、第1メモリ51への画像データA2(R)の書き込みが可能である。
タイミングt43において、全画素SPixは、画像データA2(R)に基づく画像を表示する。そして、光源35Rは、赤(R)の光を出射する。これにより、表示装置1は、画像データA2(R)に基づく画像を赤(R)の光で照射した、赤(R)の画像IM2(R)を表示する。赤(R)の画像IM2(R)は、観察者の目に到達する。
ところで、タイミングt43からタイミングt44において、全画素SPixの第2メモリ52への画像データB2(G)の書き込みが行われる。タイミングt43からタイミングt44においては、全画素SPixの第1メモリ51に格納された画像データA2(R)に基づく画像IM2(R)が表示されているが、第2メモリ52は参照されていない。従って、タイミングt43からタイミングt44において、第2メモリ52への画像データB2(G)の書き込みが可能である。
タイミングt44において、全画素SPixは、画像データB2(G)に基づく画像を表示する。そして、光源35Gは、緑(G)の光を出射する。これにより、表示装置1は、画像データB2(G)に基づく画像を緑(G)の光で照射した、緑(G)の画像IM2(G)を表示する。緑(G)の画像IM2(G)は、観察者の目に到達する。
ところで、タイミングt44からタイミングt45において、全画素SPixの第3メモリ53への画像データC2(B)の書き込みが行われる。タイミングt44からタイミングt45においては、全画素SPixの第2メモリ52に格納された画像データB2(G)に基づく画像IM2(G)が表示されているが、第3メモリ53は参照されていない。従って、タイミングt44からタイミングt45において、第3メモリ53への画像データC2(B)の書き込みが可能である。
タイミングt45において、全画素SPixは、画像データC2(B)に基づく画像を表示する。そして、光源35Bは、青(B)の光を出射する。これにより、表示装置1は、画像データC2(B)に基づく画像を青(B)の光で照射した、青(B)の画像IM2(B)を表示する。青(G)の画像IM2(B)は、観察者の目に到達する。
このように、表示装置1は、タイミングt43からタイミングt45において、画像IM2(R)、IM2(G)及びIM2(B)を、順次表示する。従って、観察者は、画像IM2(R)、IM2(G)及びIM2(B)を混色した、カラー画像IM2を視認できる。
従って、表示装置1は、カラーアニメーション表示(カラー動画像表示)を行うことができる。
[変形例]
図16は、第1の実施形態の表示装置の画素の変形例を示す図である。画素領域Pixは、画素SPixを含む。
図16は、第1の実施形態の表示装置の画素の変形例を示す図である。画素領域Pixは、画素SPixを含む。
画素SPixは、メモリブロック50と、反転スイッチ71と、を含む。メモリブロック50は、第1メモリ51〜第12メモリ62を含む。第1メモリ51、第4メモリ54及び第7メモリ57は、赤(R)の画像を表示するための画素データを記憶する。第2メモリ52、第5メモリ55及び第8メモリ58は、緑(G)の画像を表示するための画素データを記憶する。第3メモリ53、第6メモリ56及び第9メモリ59は、青(B)の画像を表示するための画素データを記憶する。第10メモリ60〜第12メモリ62は、モノクロの画像を表示するための画素データを記憶する。
第10メモリ60〜第12メモリ62が、特定のメモリに対応する。
表示装置1が、第1メモリ51→第2メモリ52→第3メモリ53という順序でメモリを参照するとともに、光源35R→光源35G→光源35Bという順序で光源を発光させることで、観察者は、第1のカラー画像を視認できる。表示装置1が、第4メモリ54→第5メモリ55→第6メモリ56という順序でメモリを参照するとともに、光源35R→光源35G→光源35Bという順序で光源を発光させることで、観察者は、第2のカラー画像を視認できる。表示装置1が、第7メモリ57→第8メモリ58→第9メモリ59という順序でメモリを参照するとともに、光源35R→光源35G→光源35Bという順序で光源を発光させることで、観察者は、第3のカラー画像を視認できる。
従って、表示装置1は、カラーアニメーション表示(カラー動画像表示)を行うことができる。
表示装置1は、第1の画像(観察者が、第1のカラー画像を視認)→第2の画像(観察者が、第2のカラー画像を視認)→第3の画像(観察者が、第3のカラー画像を視認)→第1の画像(観察者が、第1のカラー画像を視認)→・・・と、第1の画像〜第3の画像を繰り返し表示しても良い。
また、表示装置1は、第10メモリ60を参照するとともに、光源を発光させないことで、第1のモノクロ画像を表示することができる。表示装置1は、第11メモリ61を参照するとともに、光源を発光させないことで、第2のモノクロ画像を表示することができる。表示装置1は、第12メモリ62を参照するとともに、光源を発光させないことで、第3のモノクロ画像を表示することができる。
従って、表示装置1は、第10メモリ60→第11メモリ61→第12メモリ62という順序でメモリを参照するとともに、光源を発光させないことで、第1のモノクロ画像→第2のモノクロ画像→第3のモノクロ画像という順序で、モノクロアニメーション表示(モノクロ動画像表示)を行うことができる。
表示装置1は、第1のモノクロ画像→第2のモノクロ画像→第3のモノクロ画像→第1のモノクロ画像→・・・と、第1のモノクロ画像〜第3のモノクロ画像を繰り返し表示しても良い。
表示装置1は、第1の画像(観察者が、第1のカラー画像を視認)→第2の画像(観察者が、第2のカラー画像を視認)→第3の画像(観察者が、第3のカラー画像を視認)→第1のモノクロ画像→第2のモノクロ画像→第3のモノクロ画像→第1の画像(観察者が、第1のカラー画像を視認)→・・・と、第1の画像〜第3の画像及び第1のモノクロ画像〜第3のモノクロ画像を繰り返し表示しても良い。
[適用例]
図17は、第1の実施形態の表示装置の適用例を示す図である。図17は、表示装置1を電子棚札に適用した例を示す図である。
図17は、第1の実施形態の表示装置の適用例を示す図である。図17は、表示装置1を電子棚札に適用した例を示す図である。
図17に示すように、表示装置1A、1B及び1Cは、それぞれ棚102に取り付けられている。表示装置1A、1B及び1Cの各々は、上述した表示装置1と同様の構成を有する。表示装置1A、1B及び1Cは、床面103からの高さが互いに異なって設置され、且つ、パネル傾斜角度が互いに異なるように設置されている。ここで、パネル傾斜角度は、表示面1aの法線と水平方向とがなす角度である。表示装置1A、1B及び1Cは、光源としての照明器具100からの入射光110を反射することにより、画像120を観察者105側に出射する。
(第2の実施形態)
図18は、第2の実施形態の表示装置の回路構成を示す図である。第1の実施形態と同一の構成要素については、同一の符号を付して説明を省略する。図18では、各画素SPixの内の2×2個の画素SPixを示している。
図18は、第2の実施形態の表示装置の回路構成を示す図である。第1の実施形態と同一の構成要素については、同一の符号を付して説明を省略する。図18では、各画素SPixの内の2×2個の画素SPixを示している。
ゲート線選択回路10Aは、M行の画素領域Pixに対応して、M個のデコーダ回路301、302、・・・を含む。M個のデコーダ回路301、302、・・・は、タイミングコントローラ4bから供給される制御信号SigCによって制御される。タイミングコントローラ4bは、4進カウンタを有し、レジスタ設定値に基づいて、制御信号SigCを出力する。
M個のデコーダ回路301、302、・・・の各々は、制御信号SigCが「0」且つゲート線駆動回路9から供給されるゲート信号がハイレベルの場合には、ゲート信号を第1ゲート線GCLaに出力する。
M個のデコーダ回路301、302、・・・の各々は、制御信号SigCが「1」且つゲート線駆動回路9から供給されるゲート信号がハイレベルの場合には、ゲート信号を第2ゲート線GCLbに出力する。
M個のデコーダ回路301、302、・・・の各々は、制御信号SigCが「2」且つゲート線駆動回路9から供給されるゲート信号がハイレベルの場合には、ゲート信号を第3ゲート線GCLcに出力する。
M個のデコーダ回路301、302、・・・の各々は、制御信号SigCが「3」且つゲート線駆動回路9から供給されるゲート信号がハイレベルの場合には、ゲート信号を第4ゲート線GCLdに出力する。
図19は、第2の実施形態の表示装置のゲート線選択回路の動作タイミングを示すタイミング図である。
制御信号SigCが「0」であるタイミングt61からタイミングt62までの期間は、M行×N列の画素SPixの第1メモリ51への画像データ書込み期間である。ゲート線駆動回路9が、タイミングコントローラ4bから供給される制御信号Sig4に基づいて、M行の内の1つの行を選択するためのゲート信号を、M個の出力端子から順次出力する。従って、M個のデコーダ回路301、302、・・・は、第1行目の第1ゲート線GCLaから第M行目の第1ゲート線GCLaまでに、ゲート信号を順次出力する。
制御信号SigCが「1」であるタイミングt62からタイミングt63までの期間は、M行×N列の画素SPixの第2メモリ52への画像データ書込み期間である。ゲート線駆動回路9が、タイミングコントローラ4bから供給される制御信号Sig4に基づいて、M行の内の1つの行を選択するためのゲート信号を、M個の出力端子から順次出力する。従って、M個のデコーダ回路301、302、・・・は、第1行目の第2ゲート線GCLbから第M行目の第2ゲート線GCLbまでに、ゲート信号を順次出力する。
制御信号SigCが「2」であるタイミングt63からタイミングt64までの期間は、M行×N列の画素SPixの第3メモリ53への画像データ書込み期間である。ゲート線駆動回路9が、タイミングコントローラ4bから供給される制御信号Sig4に基づいて、M行の内の1つの行を選択するためのゲート信号を、M個の出力端子から順次出力する。従って、M個のデコーダ回路301、302、・・・は、第1行目の第3ゲート線GCLcから第M行目の第3ゲート線GCLcまでに、ゲート信号を順次出力する。
制御信号SigCが「3」であるタイミングt64からタイミングt65までの期間は、M行×N列の画素SPixの第4メモリ54への画像データ書込み期間である。ゲート線駆動回路9が、タイミングコントローラ4bから供給される制御信号Sig4に基づいて、M行の内の1つの行を選択するためのゲート信号を、M個の出力端子から順次出力する。従って、M個のデコーダ回路301、302、・・・は、第1行目の第4ゲート線GCLdから第M行目の第4ゲート線GCLdまでに、ゲート信号を順次出力する。
再び図18を参照すると、メモリ選択回路8Aは、デコーダ回路300を含む。デコーダ回路300は、タイミングコントローラ4bから供給される制御信号SigA及びSigBによって制御される。制御信号SigA及びSigBの各々は、1ビットであり、制御信号SigA及びSigBは、2ビットの信号を構成する。タイミングコントローラ4bは、3進カウンタを有し、レジスタ設定値に基づいて、制御信号SigA及びSigBを出力する。
デコーダ回路300は、制御信号SigA及びSigBが「0」の場合には、メモリ選択信号を第1メモリ選択線SELaに出力する。
デコーダ回路300は、制御信号SigA及びSigBが「1」の場合には、メモリ選択信号を第2メモリ選択線SELbに出力する。
デコーダ回路300は、制御信号SigA及びSigBが「2」の場合には、メモリ選択信号を第3メモリ選択線SELcに出力する。
デコーダ回路300は、制御信号SigA及びSigBが「3」の場合には、メモリ選択信号を第4メモリ選択線SELdに出力する。
図20は、第2の実施形態の表示装置のメモリ選択回路の動作タイミングを示すタイミング図である。
制御信号SigA及びSigBが「3」であるタイミングt71からタイミングt72までの期間は、M行×N列の画素SPixの第4メモリ54の選択期間である。デコーダ回路300は、第1行目から第M行目までの第4メモリ選択線SELdに、メモリ選択信号を出力する。これにより、表示装置1は、モノクロ画像を表示する。
制御信号SigA及びSigBが「0」であるタイミングt72からタイミングt73までの期間は、M行×N列の画素SPixの第1メモリ51の選択期間である。デコーダ回路300は、第1行目から第M行目までの第1メモリ選択線SELaに、メモリ選択信号を出力する。これにより、表示装置1は、赤(R)の画像を表示する。
制御信号SigA及びSigBが「1」であるタイミングt73からタイミングt74までの期間は、M行×N列の画素SPixの第2メモリ52の選択期間である。デコーダ回路300は、第1行目から第M行目までの第2メモリ選択線SELbに、メモリ選択信号を出力する。これにより、表示装置1は、緑(G)の画像を表示する。
制御信号SigA及びSigBが「2」であるタイミングt74からタイミングt75までの期間は、M行×N列の画素SPixの第3メモリ53の選択期間である。デコーダ回路300は、第1行目から第M行目までの第3メモリ選択線SELcに、メモリ選択信号を出力する。これにより、表示装置1は、青(B)の画像を表示する。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも1つを行うことができる。
1、1A、1B、1C 表示装置
1a 表示面
2 第1パネル
3 第2パネル
4 インタフェース回路
4a シリアル−パラレル変換回路
4b タイミングコントローラ
4c 設定レジスタ
5 ソース線駆動回路
6 共通電極駆動回路
7 反転駆動回路
8、8A メモリ選択回路
9 ゲート線駆動回路
10、10A ゲート線選択回路
11 第1基板
15 画素電極(反射電極)
21 第2基板
23 共通電極
30 液晶層
31 分周回路
32 選択回路
33 光源選択回路
34 光源駆動回路
35 光源部
35R、35G、35B 光源
36 導光板
50 メモリブロック
51 第1メモリ
52 第2メモリ
53 第3メモリ
54 第4メモリ
55 第5メモリ
56 第6メモリ
57 第7メモリ
58 第8メモリ
59 第9メモリ
60 第10メモリ
61 第11メモリ
62 第12メモリ
71 反転スイッチ
FRP 表示信号線
GL ゲート線群
GCL ゲート線
Pix 画素領域
SPix 画素
SL メモリ選択線群
SEL メモリ選択線
1a 表示面
2 第1パネル
3 第2パネル
4 インタフェース回路
4a シリアル−パラレル変換回路
4b タイミングコントローラ
4c 設定レジスタ
5 ソース線駆動回路
6 共通電極駆動回路
7 反転駆動回路
8、8A メモリ選択回路
9 ゲート線駆動回路
10、10A ゲート線選択回路
11 第1基板
15 画素電極(反射電極)
21 第2基板
23 共通電極
30 液晶層
31 分周回路
32 選択回路
33 光源選択回路
34 光源駆動回路
35 光源部
35R、35G、35B 光源
36 導光板
50 メモリブロック
51 第1メモリ
52 第2メモリ
53 第3メモリ
54 第4メモリ
55 第5メモリ
56 第6メモリ
57 第7メモリ
58 第8メモリ
59 第9メモリ
60 第10メモリ
61 第11メモリ
62 第12メモリ
71 反転スイッチ
FRP 表示信号線
GL ゲート線群
GCL ゲート線
Pix 画素領域
SPix 画素
SL メモリ選択線群
SEL メモリ選択線
Claims (6)
- 表示領域内に行方向及び列方向に配列されると共に、画素データを格納する複数のメモリを有するメモリブロックを各々が含む、複数の画素と、
各行に夫々設けられており、当該行に属する前記画素の前記メモリブロックに電気的に接続されている複数のメモリ選択線を各々が含む、複数のメモリ選択線群と、
前記メモリブロック内の前記複数のメモリから1つのメモリを選択するメモリ選択信号を、前記複数のメモリ選択線群に同時に出力するメモリ選択回路と、
複数の色の光を出射する複数の光源と、
メモリの選択に同期して、前記複数の光源の内から、光を出射する光源を選択する光源選択回路と、
前記複数の光源の内の選択された光源から出射された光を前記表示領域に導く導光板と、
を備え、
前記複数の画素は、
前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記複数のメモリの内の1つのメモリに格納されている前記画素データに基づいて、画像を表示し、
前記複数の光源の内の選択された光源は、
前記複数のメモリの内の1つのメモリが選択されている期間の全体に亘って、光を出射する、
表示装置。 - 前記メモリ選択回路は、
前記複数のメモリ選択線群の各々の内の、前記メモリ選択信号の出力先の前記メモリ選択線を順次切り替え、
前記複数の画素は、
前記メモリ選択信号の出力先の前記メモリ選択線が順次切り替えられることに応じて、前記複数のメモリに夫々格納されている複数の前記画素データに基づいて、複数の画像を順次表示し、
前記光源選択回路は、
前記メモリ選択信号の出力先の前記メモリ選択線が順次切り替えられることに応じて、光を出射する前記光源を順次選択する、
請求項1に記載の表示装置。 - 前記光源選択回路は、
前記メモリブロック内の前記複数のメモリの内の特定のメモリが前記メモリ選択回路によって選択されている場合は、前記複数の光源のいずれも選択しない、
請求項1又は2に記載の表示装置。 - 前記複数の画素の各々は、
副画素電極と、
前記メモリブロックから出力される前記画素データを画素電極に出力するスイッチ回路と、
を更に含み、
前記複数の画素に共通なコモン電位が供給される共通電極と、
前記コモン電位をクロック信号に同期して反転させて、前記共通電極に出力する、共通電極駆動回路と、
各行に夫々設けられ、前記スイッチ回路に電気的に夫々接続されている、複数の表示信号線と、
前記画素電極に供給される前記画素データをそのまま又は反転させるための表示信号を、前記クロック信号に同期して反転させて前記複数の表示信号線に出力する、反転駆動回路と、
を更に備え、
前記スイッチ回路は、
前記表示信号に基づいて、前記画素データをそのまま又は反転させて前記画素電極に出力する、
請求項1から3のいずれか1項に記載の表示装置。 - 各行に夫々設けられており、当該行に属する前記画素の前記メモリブロックに電気的に夫々接続されている複数のゲート線を各々が含む、複数のゲート線群と、
前記画素データを前記メモリブロックに書き込む場合に、複数の行の内の1つの行を選択するゲート信号を出力するゲート線駆動回路と、
各列に夫々設けられた複数のソース線と、
前記画素データを前記メモリブロックに書き込む場合に、複数の前記画素データを前記複数のソース線に出力するソース線駆動回路と、
前記画素データを前記メモリブロックに書き込む場合に、前記複数のゲート線群の各々の内の1本のゲート線に前記ゲート信号を順次出力するゲート線選択回路と、
を更に備え、
前記ゲート信号が供給された行の前記画素は、
前記ゲート信号が供給された前記ゲート線に応じて、前記ソース線に供給されている前記画素データを、前記複数のメモリの内の1つのメモリに格納する、
請求項1から4のいずれか1項に記載の表示装置。 - 前記複数の画素は、
前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記複数のメモリの内の1つのメモリに格納されている前記画素データに基づいて画像を表示しながら、前記ゲート信号が供給された前記ゲート線に応じて、前記ソース線に供給されている前記画素データを、前記複数のメモリの内の他の1つのメモリに格納する、
請求項5に記載の表示装置。
Priority Applications (2)
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JP2018072709A JP2019184714A (ja) | 2018-04-04 | 2018-04-04 | 表示装置 |
US16/374,434 US10621927B2 (en) | 2018-04-04 | 2019-04-03 | Display device |
Applications Claiming Priority (1)
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JP2018072709A JP2019184714A (ja) | 2018-04-04 | 2018-04-04 | 表示装置 |
Publications (1)
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2018072709A Pending JP2019184714A (ja) | 2018-04-04 | 2018-04-04 | 表示装置 |
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JP (1) | JP2019184714A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112020004826T5 (de) | 2019-10-07 | 2022-06-23 | Kabushiki Kaisha Tokai-Rika-Denki-Seisakusho | Bildverarbeitungsvorrichtung und nicht-vorübergehendes computerlesbares Medium |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP4501503B2 (ja) * | 2004-04-02 | 2010-07-14 | 株式会社日立製作所 | 画像表示装置 |
JP2006106614A (ja) | 2004-10-08 | 2006-04-20 | Alps Electric Co Ltd | カラー液晶表示装置 |
WO2010143330A1 (ja) * | 2009-06-10 | 2010-12-16 | シャープ株式会社 | 駆動装置,駆動方法,画像表示装置,テレビジョン受像機,ディスプレイモニター装置,プログラム,及び,記録媒体 |
US8928686B2 (en) * | 2010-06-08 | 2015-01-06 | Dolby Laboratories Licensing Corporation | Tone and gamut mapping methods and apparatus |
-
2018
- 2018-04-04 JP JP2018072709A patent/JP2019184714A/ja active Pending
-
2019
- 2019-04-03 US US16/374,434 patent/US10621927B2/en active Active
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112020004826T5 (de) | 2019-10-07 | 2022-06-23 | Kabushiki Kaisha Tokai-Rika-Denki-Seisakusho | Bildverarbeitungsvorrichtung und nicht-vorübergehendes computerlesbares Medium |
Also Published As
Publication number | Publication date |
---|---|
US20190311684A1 (en) | 2019-10-10 |
US10621927B2 (en) | 2020-04-14 |
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