JP7083666B2 - Ic、ドライバic、表示システムおよび電子機器 - Google Patents
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Description
本実施の形態では、電流検出機能を備えるICについて説明する。図1にICの機能ブロック図を示す。
IC100には、2個の入力チャンネルに対して、1個の電流検出回路が設けられている。図2に、電流検出回路の単位回路、および、単位回路のテストに用いられる回路の構成例を示す。
図3に電流生成回路125の回路構成例を示す。
図4Aに、電流検出モードでのIC100の動作シーケンスの一例を示す。IC100の動作モードを電流検出モードにするため、低レベル(“L”)の信号RTCMがIC100に入力される。信号RTCMが“L”である間、LOG/LS部124は信号TDSP、TDCLKを回路160に出力する。よって、電流検出モードでは、信号ENCは“H”が維持され、A/D回路133は常時アクティブ状態である。
t0で信号CMREVは“L”であるので、スイッチマトリクス137[h]において、スイッチSW73[h]、SW74[h]はオン状態であり、スイッチSW75[h]、SW76[h]はオフ状態である(図5A参照)。従って、ピンPI[2h-1]と増幅回路131[h]の端子INM[h]とが電気的に接続され、ピンPI[2h]と増幅回路131[h]の端子INP[h]とが電気的に接続される。
期間t1―t2は、2N個のピンPIのプリチャージが行われる。信号CMPREが“H”になることで、スイッチSW71[h]、SW72[h]はオン状態になる(図5B)。よって、ピンPI[2h-1]、PI[2h]はピンPMV1に電気的に接続され、電圧CMVRIにプリチャージされる。かつ、端子INM[h]、INP[h]も電圧CMVRIにプリチャージされる。
期間t3―t4では、I/V回路130のオフセット電圧を補正するためオフセットキャンセルが行われる。t3で信号CMSETは“H”になり、スイッチSWiv[h]はオン状態となる。端子INM[h]と出力端子OT131[h]とが電気的に接続されることで、増幅回路131[h]のオフセット電圧が補正される。(図5C)。
期間t4―t5で、I/V回路130は端子INMを流れる電流を電圧に変換し、S/H回路132はサンプリング動作をする。
t5で信号CMSHが“L”になり、IVシーケンスが終了し、ADシーケンスが開始する。S/H回路132[h]では、スイッチSWsh[h]がオフ状態となるため、t5での出力端子OT131[h]の電圧V132が保持される(図5E)。電圧V132は、期間t4―t5において端子INM[h]を流れた電流量に対応する。t6で、A/D回路133[h]は、電圧V132をデジタルデータに変換し、デジタルデータを出力ドライバ114のバッファ回路134[h]に出力する。
図4Cは、RDシーケンスの一例を示すタイミングチャートである。信号TDSPが出力ドライバ114に入力されることで、RDシーケンスが開始する。出力ドライバ114のシフトレジスタ118において、信号TDCLKの立ち上がりに応じて、信号TDSPのシフト動作が行われ、かつバッファ回路134[1]―134[N]から順次デジタルデータが出力される。
テストモードでは、電流生成回路125で生成した電流IRFINTを、CM回路140[1]―140[N]に逐次入力することで、1ユニットずつCM回路140のテストを行う。図6Aに、テストモードでのIC100の動作シーケンスの一例を示す。
t10において信号CMREVは“L”である。スイッチSW73[h]、SW74[h]、はオン状態であり、スイッチSW75[h]、SW76[h]はオフ状態である(図5A)。スイッチマトリクス128において、スイッチSW83、SW84はオン状態であり、スイッチSW85、SW86はオフ状態である。
期間t11ーt12で、ピンPI[2h-1]、PI[2h]、および配線TM81、TM82のプリチャージが行われる。信号CMPREが“H”になることで、スイッチSW71[h]、SW72[h]、SW81、SW82はオン状態になる。ピンPI[2h-1]、PI[2h]、配線TM81、TM82はピンPMV1に電気的に接続されるため、ピンPI[2h-1]、PI[2h]、配線TM81、TM82、端子INM[h]、INP[h]、ノードNtは電圧CMVRIにプリチャージされる。電流生成回路125の容量素子Ctの電荷量Qtは0クーロンになる。
期間t13―t14に、I/V回路130[h]のオフセット電圧を補正するオフセットキャンセルが行われる。信号CMSETは“H”であるので、スイッチSWiv[h]はオン状態となり、端子INM[h]と出力端子OT131[h]とが電気的に接続される。
期間t14―t15では、電流生成回路125は電流IRFINTを生成し、出力する。I/V回路130は端子INMを流れる電流を電圧に変換し、S/H回路132はサンプリング動作を行う。
t15で信号CMSHが“L”になり、IVシーケンスが終了し、ADシーケンスが開始する。S/H回路132[h]では、スイッチSWsh[h]がオフ状態となるため、t15での出力端子OT131[h]の電圧VT132を保持する。t16で、A/D回路133[h]は、電圧VT132をデジタルデータに変換し、デジタルデータをバッファ回路134[h]に出力する。t17で、信号TSEL[h]が“L”になり、ADシーケンスが終了する。
本実施の形態では、実施の形態1のテスト回路を適用したソースドライバICについて説明する。
図8は、SDR部201の構成例を示す機能ブロック図である。SDR部201は、レシーバ210、ロジック部211、シフトレジスタ212、ラッチ部214、215、レベルシフト部216、デジタルアナログ変換部(D/A部)217、増幅部218を有する。図8の例では、ピンPSの個数はMS(MSは1以上の整数)である。
図9はCSN部202の構成例を示す機能ブロック図である。
図10に電流生成部258の回路構成例を示す。電流生成部258は端子B20、B21、電流生成回路258G、ASW回路258A、258Bを有する。端子B20は電流TIREFの出力端子である。端子B21は電流IRFEXTの入力端子である。電流IRFEXTは外部参照電流であり、ピンAOI、ASW回路259を経て、端子B21に入力される。
図11を参照して、ASW部230、I/V部231、S/H部232等の回路構成例を説明する。図11にはCM回路245[h]に対応する各部の単位回路を示す。
I/V回路241の増幅回路41は、端子INP1の電圧と端子INP2の電圧との平均電圧と、端子INMの電圧との差分を増幅する機能を有する。例えば、端子INP1、INP2、INMの電圧がそれぞれ、Vinp1、Vinp2、Vinmである場合、増幅回路41は差分電圧((Vinp1+Vinp2)/2-Vinm)を増幅する機能を有する。例えば、増幅回路41の増幅率(差動利得)がADであり、同相利得が0dBである場合は、増幅回路41の端子OTAの電圧Vampoと、入力電圧Vinp1、Vinp2、Vinmとの関係は、下記式(a1)で表される。
Vampo=AD((Vinp1+Vinp2)/2-Vinm) ・・・(a1)
信号RITG[2:0]が3’b111であるとき、スイッチマトリクス240[h]によって、端子INM[h]は高インピーダンス状態にされる。
図13Aに、信号CMREVが1’b0であり、信号RITG[2:0]が3’b100であるときの、スイッチマトリクス240[h]の回路構成を示す。端子INM[h]はピンPM[2h-1]に導通され、端子INP1[h]、INP2[h]はピンPVR4に導通される。したがって、図13AのI/V回路241[h]の回路構成は、積分回路241SEと等価である。積分回路241SEは、シングルエンド入力積分回路であり、定電圧(CMVRI)を参照電圧に用いて、ピンPM[2h-1]を流れる電流を積分する。
図13Bに、信号CMREVが1’b0であり、信号RITG[2:0]が3’b010であるときの、スイッチマトリクス240[h]の回路構成を示す。端子INM[h]はピンPM[2h-1]に導通され、端子INP1[h]、INP2[h]はピンPM[2h]に導通される。したがって、図13BのI/V回路241[h]の回路構成は、差動積分回路241Dと等価である。差動積分回路241DはピンPM[2h]の電圧を参照電圧に用いて、ピンPM[2h-1]を流れる電流を積分する。
I/V回路241が、3個のピンINM、INP1、INP2に異なる信号が入力できる回路構成であるときの電流検出モードが、「3入力差動検出モード」である。
A/D回路243[h]は、コンパレータ43[h]、フリップフロップ(FF)44[h]、45[h]、インバータ回路46[h]、セレクタ47[h]を有する。
バッファ部236は、3N個のTRIバッファ回路48を有する。一例として、各TRIバッファ回路48は4ビットのデータを保持する。信号ADO[11:0]_hを保持するために、3個のTRIバッファ回路48[3h-2]、48[3h-1]、48[3h]が設けられている。TRIバッファ回路48[3h-2]、48[3h-1]、48[3h]は信号ADO[11:8]_h、ADOUT[7:4]_h、ADO[3:0]_hをそれぞれ保持する。
信号CMPO_hは、TRIバッファ回路53[h]に出力され、保持される。TRIバッファ回路53[h]には、シフトレジスタ255から信号TSEL_hが入力される。信号TSEL_hが“H”であるとき、TRIバッファ回路53[h]は信号を出力する。つまり、シフトレジスタ255によって選択されたTRIバッファ回路53の出力信号は、信号TCMPOとしてMUX269へ出力される。
LOG/LS部254は各N個のOR回路62、インバータ回路63、AND回路64、レベルシフト回路67―69を有する。信号RTCMがOR回路62に入力され、信号RANA[1]がAND回路64に入力され、信号RANA[3]がインバータ回路63に入力される。
上掲したように、ASW部252は、テストモードにおいて信号TAMPOを読み出す出力回路と、A/D部233に信号TCMPINを送信する入力回路との機能をもつ。例えば、スイッチS34[h]、S35[h]がオン状態のとき、増幅回路41[h]の出力は信号TAMPOとしてASW回路259に送信される。スイッチS34[h]がオフ状態であり、S35[h]がオン状態のとき、信号TCMPINがASW回路259からS/H回路242[h]に入力される。
表1は、ピンPAIOの真理値表である。ピンPAIOの機能は、信号RANA[3:0]によって設定される。より具体的には、信号RANA[2:0]によりASW回路259の回路構成が設定され、信号RANA[1]、RANA[3]により、ASW部252の回路構成が設定される。
表2は、ピンPDO2の真理値表である。ピンPDO2の出力信号は、信号RDIG[1:0]によって設定される。より具体的には、MUX269は信号RDIG[1:0]をデコードし、ピンPDO2から出力する信号を選択する。
図15Aに、電流検出モードでのCSN部202の動作シーケンスの一例を示す。動作シーケンスは、RS(レジスタ設定)シーケンス、SN(検出)シーケンス、RD(読み出し)シーケンスに大別される。SNシーケンスはIV(電流電圧変換)シーケンス、AD(デジタルアナログ変換)シーケンスで構成される。
RSシーケンスでは、設定レジスタ271の設定データが更新される。信号CMRSTが“H”になると、CSN部202のロジック回路(設定レジスタ271、A/D部233のフリップフロップ45など)がリセットされる。次に、設定レジスタ271に信号RGCLK、RGSRDを入力する。設定レジスタ271は信号RGCLKの立ち上がり(または立ち下がり)のタイミングで、信号RGSRDを取り込み、データを保持する。ここでは、以下のように、設定レジスタ271に設定データを書き込む。
期間t1―t5にIVシーケンスが行われる。なお、t1以前に設定レジスタ271の設定データによって、ASW部230、CM回路245[h]の回路構成が設定されている。A/D回路243はアクティブ状態である。I/V回路241の端子OTAとS/H回路242の入力端子間は導通されている。具体的には、I/V回路241[h]の端子INM[h]、INP1[h]、INP2[h]は、ピンPM[2h-1]、PM[2h-2]、PM[2h]にそれぞれ電気的に接続されている。
期間t1―t2にプリチャージ動作が行われる。“H”の信号CMPREが入力されるため、ASW部230のスイッチS11がオン状態となる。これにより、N個のピンPM、ならびにN個のI/V回路241の端子INM、INP1、INP2はそれぞれピンPVR4に電気的に接続され、電圧CMVRIにプリチャージされる。
期間t3―t4に、増幅回路41のオフセット電圧を補正するオフセットキャンセルが行われる。“H”の信号CMSETが入力されるため、スイッチS41はオン状態である。端子OTAが端子INMと導通され、容量素子C41は放電される。
期間t4―t5に、I/V回路241は端子INMを流れる電流を電圧に変換し、S/H回路242は、端子OTAの電圧をサンプリングする。
期間t5―t11でADシーケンスが実行される。期間t6―t11に信号CMCLKがカウンタ277に入力され、カウンタ277は信号CNT[11:0]、CMCLKBを生成する。信号CMCLKBは信号CMCLKの反転信号である。D/A回路278は、信号CNT[11:0]をアナログ変換し、信号DACOを生成する。信号DACOはコンパレータ43の端子(+)に入力される。
図15Bは、RDシーケンスの一例を示すタイミングチャートである。信号TDSPが出力ドライバ235に入力されることで、RDシーケンスが開始する。出力ドライバ235のシフトレジスタ237において、信号TDCLKの立ち上がりに応じて、信号TDSPのシフト動作が行われ、フリップフロップ49[1]―49[3N]はTRIバッファ回路48[1]―48[3N]にイネーブル信号をそれぞれ出力する。TRIバッファ回路48[1]―48[3N]には、逐次“H”のイネーブル信号が入力され、保持している4ビットデータを信号CMDO[3:0]としてピンPDO1に出力する。シフトレジスタ237の最終段の出力は、信号CSROとしてピンPDO2から出力される。
テストモードでは、CM回路245[1]―245[N]に電流TIREFを逐次入力することで、1ユニットずつCM回路245をテストする。図18に、テストモードでのCSN部202の動作シーケンスの一例を示す。動作シーケンスは、RSシーケンス(1)、NサイクルのSNシーケンス、RSシーケンス(2)、RDシーケンスに大別される。
RSシーケンス(1)では、設定レジスタ271の設定データが更新される。信号CMRSTが“H”になると、CSN部202の設定レジスタ271、A/D部233のフリップフロップ45などがリセットされる。次に、設定レジスタ271に信号RGCLK、RGSRDを入力して、設定レジスタ271に設定データを書き込む。RSシーケンス(1)では、CSN部202をテストモードにするため信号RTCMは“1”に設定される。
セレクタ275によって、シフトレジスタ255に信号TDCLK、TDSPが入力される。シフトレジスタ255は、信号TDSPをシフト動作し、信号TSEL[1]―TSEL[N]を生成する。信号TSEL[1]―TSEL[N]によって、CM回路245[1]―245[N]は逐次選択される。選択されたCM回路245はSNシーケンスを実行する。
RSシーケンス(2)では、RDシーケンスを実行するための設定データを設定レジスタ271に書き込む。RSシーケンス(2)では、信号RTCMは“0”に設定される。例えば、信号CSROをピンPDO2から出力するため、信号RDIG[1:0]は2’b00に設定される。その他の設定データは、RSシーケンス(1)と同じデータを用いることができる。
図15Bのタイミングチャートに従い、出力ドライバ235は動作する。CM回路245[1]―245[N]が生成したN個の12ビットデジタル信号(ADO[11:0])が、シリアル形式の4ビットデジタル信号(CMDO[3:0])に変換され、ピンPDO1から出力される。信号CMDO[3:0]を解析することで、CM回路245の良否判定等を行う。
図18に電流検出モードでのCM回路245[h]のIV、ADシーケンスの動作例を示す。
t21以前に、設定レジスタ271の設定データによって、ASW部230、スイッチマトリクス240[h]、250の回路構成が設定されている。スイッチマトリクス240[h]によって、端子INM[h]、INP1[h]、INP2[h]は、ピンPM[2h-1]、PM[2h-2]、PM[2h]にそれぞれ導通される。スイッチマトリクス250の端子B0―B3は、配線TM3―TM0にそれぞれ導通される。電流TIREFは配線TM3を通り、端子INM[h]に入力される。
期間t21―t22にプリチャージ動作が行われる。“H”の信号CMPREが入力されるため、ASW部230のスイッチS11がオン状態となり、スイッチマトリクス250のスイッチS21がオン状態になる。ピンPM[2h-1]―PM[2h+1]、端子INM[h]、INP1[h]、INP2[h]、配線TM0―TM3、はそれぞれピンPVR4に電気的に接続され、電圧CMVRIにプリチャージされる。
期間t23―t24に、増幅回路41[h]のオフセット電圧を補正するオフセットキャンセルが行われる。スイッチS41[h]はオン状態である。容量素子C41[h]は放電され、その電荷量は0クーロンとなる。
期間t23―t24では、電流生成部258のスイッチSWtがオン状態であり、スイッチSWtbがオフ状態である。ノードNtに電圧CMVRCが入力され、容量素子Ctは充電される。容量素子Ctの電荷量Qtは、(CMVRC-CMVRI)×Ctである。t24で信号CMSETが“L”になると、一定時間遅延してスイッチSWtがオフ状態になる。次いで、スイッチSWtbがオン状態になり、ノードNtbに電流IRFINTが流れる。電流TIREFとして電流IRFINTが端子B20からスイッチマトリクス250に出力される。電流TIREFは、配線TM2を経て、端子INM[h]に入力される。
期間t24―t25では、I/V回路241[h]は端子INM[h]を流れる電流TIREFを電圧に変換し、S/H回路242[h]は端子OTA[h]の電圧をサンプリングする。
期間t25―t31でADシーケンスが実行される。A/D回路243[h]は、電圧TVSMPを12ビットデジタル信号(ADO[11:0]_h)に変換する。カウント値Xirfは、電荷量Qtに対応する。
本実施の形態では、実施の形態2のSD‐ICを搭載した表示パネル、同表示パネルを搭載した表示システムについて説明する。
図19Aは、表示システムの構成例を示すブロック図である。表示システム500は、プロセッサ510、表示コントローラ515、表示パネル520を有する。
図20A、図20Bを参照して、サブ画素10、画素アレイ521の構成例を説明する。
図21A、図21Bを参照して、スイッチ回路523U、523Dについて説明する。
図23―図25を参照して、電流検出動作例を説明する。図23は電流検出動作例のフローチャートである。図24、図25は、電流検出動作例を説明するための簡略化した回路図である。
CSN部202に“H”の信号CMRSTを入力し、CSN部202をリセットする。
RSシーケンスを実行し、CSN部202のモードを電流検出モードにするための設定データを、CSN部202の設定レジスタ271に書き込む。I/V部231の検出モードが3入力差動検出モードである場合を例に、以降のステップを説明する。
周辺回路522によって、サブ画素10に階調信号を書き込む。j回目のステップSS12であれば、ゲート線GL1_jを選択し、第j行のサブ画素10に階調信号を書き込む。
次に、CSN部202でI/Vシーケンスを行うため、端子MOと配線MLを導通させる。スイッチ回路523U、523DのトランジスタM14―M16、M24―M26をオフ状態にし、トランジスタM11―M12をオン状態にする(図25)。CSN部202のI/V回路241は、端子INP1、INP2の電圧を平均した電圧を参照電圧に用いて、端子INMを流れる電流を電圧に変換する。I/Vシーケンスの終了タイミングで、スイッチ回路523U、523DのトランジスタM11、M12をオフ状態にし、端子MOと配線MLを非導通状態にする。
CSN部202はA/Dシーケンスを行う。A/D回路243はI/V回路241の出力電圧をデジタルデータに変換する。CSN部202がA/Dシーケンスを実行している間、スイッチ回路523U、523DのトランジスタM14―M16、M24―M26をオン状態にして、配線MLに電圧V0を入力する。
CSN部202はR/Dシーケンスを行い、信号CMDO[3:0]を出力する。
ステップSS15はステップSS12と同様に行われる。サブ画素10G、10Bに階調信号NL_G、NL_Bを書き込む。ステップSS16で検出対象となる列のサブ画素10Rに階調信号CM_Rを書き込み、その他のサブ画素10Rに階調信号NL_Rを書き込む。
ステップSS16はステップSS13と同様であり、CSN部はIVシーケンス(ステップSS16‐1)、ADシーケンス(ステップSS16‐2)を行う。
CSN部202はR/Dシーケンスを行い、信号CMDO[3:0]を出力する。
図23の動作例では、ステップSS12―SS18のサイクル数はNrに設定し、1行ごとにサブ画素10の電流を検出している。サイクル数はNrに限定されない。検出対象とするサブ画素数等に応じて、設定される。
以下、図26A―図26C、図27、図28A、図28Bを参照して、画素アレイ、サブ画素の他の構成例を説明する。
実施の形態4では、図29、図30A、図30Bを参照して、表示パネルの構成例について説明する。
本明細書等で開示する表示システムは、様々な電子機器の表示部に用いることができる。本明細書等で開示されるSD‐ICによって、表示部の輝度を補正することができるため、階調データのビット数の増加、大画面化、画素数の増加などが容易である。電子機器には、テレビジョン受信装置(以下、TV装置)、VR(仮想現実)ヘッドマウントディスプレイ、医用表示装置(画像診断装置の表示装置)、デジタルサイネージ、航空機、船舶、自動車、機械等の操作を模擬する模擬装置(シミュレータ)、デジタルカメラ、デジタルビデオカメラ、モバイル機器(例えば、タブレット端末、スマートフォン、ゲーム機)、ウエアラブル機器等がある。
41:増幅回路、 43:コンパレータ、 44、45、49、60:フリップフロップ、 46:インバータ回路、 47:セレクタ、 48:TRI(トライステート)バッファ回路、 53:TRIバッファ回路、 62:OR回路、 63:インバータ回路、 64:AND回路、 67、68、69:レベルシフト回路、
100:IC、 110:電流電圧変換部、 112:サンプルホールド部、 113:アナログデジタル変換部、 114:出力ドライバ、 117:スイッチ部、 118:シフトレジスタ、 121:レベルシフト部、 122、 123:ロジック部、 124:LOG/LS(ロジック及びレベルシフタ)部、 125:電流生成回路、 125a:遅延回路、 128:スイッチマトリクス、 129:スイッチ部、
130:電流電圧変換回路(I/V回路)、 131:増幅回路、 132:サンプルホールド回路(S/H回路)、 133:アナログデジタル変換回路(A/D回路)、 134:バッファ回路、 135:レジスタ、 137:スイッチマトリクス、 139:スイッチ回路、 140:CM回路、 160:回路、 161:レベルシフタ、 162:OR回路、 163:レジスタ、 168:シフトレジスタ、
200:SD‐IC(ソースドライバIC)、 201:SDR(ソースドライバ)部、 202:CSN(電流検出)部、 210:レシーバ、 211:ロジック部、 212:シフトレジスタ、 214:ラッチ部、 215:ラッチ部、 216:レベルシフト部、 217:デジタルアナログ変換部(D/A部)、 218:増幅部、 224、 225:ラッチ回路、 226:レベルシフタ、 227:デジタルアナログ変換回路(D/A回路)、 228:増幅回路、 230:ASW(アナログスイッチ)部、 231:I/V(電流電圧変換)部、 232:S/H(サンプルホールド)部、 233:アナログデジタル変換部(A/D部)、 235:出力ドライバ、 236:バッファ部、 237:シフトレジスタ、240:スイッチマトリクス、 241:I/V回路、241S:積分回路、 241D:差動積分回路、 242:S/H回路、 243:A/D回路、 245:CM回路、 250:スイッチマトリクス、 251:ASW部、 252:ASW部、 253:バッファ部、 254:LOG/LS部、 255:シフトレジスタ、 258:電流生成部、 258a:遅延回路、 258A、 258B、259、260、261:ASW回路、 258G:電流生成回路、 269:MUX(マルチプレクサ)、 270:レベルシフト部、 271:設定レジスタ、 272:デコーダ、 274、275:セレクタ、 277:カウンタ、 278:D/A回路、
500:表示システム、 510:プロセッサ、 512:実行ユニット、 513:メモリ装置、 515:表示コントローラ、 516:画像プロセッサ、 517:タイミングコントローラ、 518:メモリ装置、 520:表示パネル、 521:画素アレイ、 522:周辺回路、 523D、523U:スイッチ回路、 524L、524R:ゲートドライバ回路、 531、532:回路、
551、552、553、554:画素アレイ、
2010:TV装置、 2011:表示部、 2013:筐体、 2015:支持台、 2020:表示装置、 2021:表示部、 2023:筐体、 2025:支持台、 2040:医用表示装置、 2041:表示部、 2043:筐体、 2045:支持部、 2050:医用表示装置、 2051:表示部、 2053:筐体、 2055:支持台、 2110:情報端末、 2111:表示部、 2113:筐体、 2114:光センサ、 2115:カメラ、 2116:操作ボタン、 2117:スタイラスペン、 2130:PC(パーソナルコンピュータ)、 2131:表示部、 2131:筐体、 2133:筐体、 2134:光センサ、 2135:カメラ、 2136:キーボード、 2150:スマートフォン、 2151:表示部、 2153:筐体、 2154:光センサ、 2156:マイク、 2157:スピーカ、 2158:操作ボタン、 2200:自動車、 2210:ナビゲーションシステム、 2220:リアビューモニタ、 2221:表示部、 2223:筐体、 2225:接続部、 2230:後部座席モニタ、 2231:表示部、 2233:筐体、 2235:ヘッドレスト、 2300:デジタルサイネージ、 2301:表示部、 2303:筐体、 2305:スピーカ、
4001:基板、 4005:シール材、 4006:基板、 4010、4011:トランジスタ、 4014、4015、4021、4030、4031、4156、4157、4150、4151:導電層、 4018:FPC、 4019:異方性導電層、 4020:容量素子、 4102、4103、4110、4111、4112:絶縁層、 4120:画素アレイ、 4125:ゲートドライバ回路、 4126:端子部、 4152:半導体層、 4201、4202、4203:表示パネル、 4510:隔壁、 4511:発光層、 4513:EL(エレクトロルミネセンス)素子、 4514:充填材、
P11、P12、PAIO、PDI、PDO1、PDO2、PI、PM、PMV1、PMV2、PS、PVP、PVR1、PVR2、PVR3、PVR4:ピン、
B0、B1、B2、B3、B10、B11、B12、B20、B21、INM、INP、INP1、INP2、MO、OTA、OT131:端子、
N81、N82、N132、Nsh、Nt、Nta、Ntb:ノード、
S11、S12、S13、S14、S15、S16、S17、S18、S21、S22、S23、S24、S25、S26、S27、S28、S30、S31、S32、S33、S34、S35、S41、S42、SW71、SW72、SW73、SW74、SW75、SW76、SW81、SW82、SW83、SW84、SW85、SW86、SW87、SW88、SWiv、SWsh、SWt、SWtb:スイッチ、
Civ、Csh、Ct、C41、C42、Cn10、Cn11、Cn12、Cn81、Cn82、CS1、CS2、CS3:容量素子、
ANL、ML、TM0、TM1、TM2、TM3、TM81、TM82:配線、
GL1、GL1a、GL1b、GL2:ゲート線、
SL1、SL1a、SL1b:ソース線、
DE1、DE2、DE3:EL素子、
M11、M12、M13、M14、M15、M16、M24、M25、M26、MD1、MD2、MD3、MM1、MM2、MS1、MS2、MS3:トランジスタ
Claims (14)
- 第1乃至第K(Kは2以上の整数)ピンと、
第1乃至第N(Nは2以上の整数)電流検出回路と、
第1容量素子を有する電流生成回路と、を有し、
第j(jは1乃至Nの整数)電流検出回路は、第[2j-1]ピンと第[2j]ピンを流れる電流を検出し、
前記電流生成回路は、前記第1容量素子が保持する電荷量に応じた参照電流を生成し、
前記第1乃至第N電流検出回路をテストするため、前記第1乃至第N電流検出回路は、前記参照電流が逐次入力され、
前記電流生成回路は、第1スイッチ、第2スイッチ、第1ノード乃至第3ノード、第1選択回路、および第2選択回路を有し、
前記第1容量素子の第1端子は第1電圧が入力され、
前記第1スイッチは、前記第1ノードと前記第1容量素子の第2端子間の導通状態を制御し、
前記第2スイッチは、前記第2ノードと前記第1容量素子の第2端子間の導通状態を制御し、
前記第1選択回路は、複数の電圧から1の電圧を選択し、選択した電圧を前記第1ノードに入力し、
前記第2選択回路は、前記第2ノードおよび前記第3ノードから1のノードを選択し、
前記選択されたノードを流れる電流は、前記参照電流として出力されることを特徴とするIC。 - 請求項1において、
前記第1乃至第N電流検出回路はそれぞれ電流電圧変換回路を有し、
前記電流電圧変換回路は、増幅回路、第2容量素子、および第3スイッチを有し、
前記増幅回路は、反転入力端子、第1非反転入力端子、第2非反転入力端子、および出力端子を有し、
前記第2容量素子の第1端子および第2端子は、前記反転入力端子および前記出力端子にそれぞれ電気的に接続され、
前記第3スイッチは、前記反転入力端子と前記出力端子間の導通状態を制御することを特徴とするIC。 - 請求項1において、
前記第1乃至第N電流検出回路はそれぞれ電流電圧変換回路を有し、
前記電流電圧変換回路は、増幅回路、第2容量素子、および第3スイッチを有し、
前記増幅回路は、反転入力端子、第1非反転入力端子、第2非反転入力端子、および出力端子を有し、
前記増幅回路は、前記第1非反転入力端子の電圧および前記第2非反転入力端子の電圧の平均電圧と、前記反転入力端子の電圧との差分を増幅し、
前記第2容量素子の第1端子および第2端子は、前記反転入力端子および前記出力端子にそれぞれ電気的に接続され、
前記第3スイッチは、前記反転入力端子と前記出力端子間の導通状態を制御することを特徴とするIC。 - 請求項2又3において、
前記電流電圧変換回路の前記第3スイッチは、第1信号対により制御され、
前記電流生成回路は遅延回路を有し、
前記遅延回路は、前記第1信号対を遅延して第2信号対を生成し、前記第2信号対を遅延して第3信号対を生成し、
前記電流生成回路の前記第1スイッチおよび前記第2スイッチは、前記第2信号対および前記第3信号対によりそれぞれ制御されることを特徴とするIC。 - 請求項2乃至4の何れか1項において、
前記第1乃至第N電流検出回路はそれぞれサンプルホールド回路、およびアナログデジタル変換回路を有し、
前記サンプルホールド回路は、前記電流電圧変換回路の出力電圧を保持し、
前記アナログデジタル変換回路は、前記サンプルホールド回路が保持する電圧をデジタルデータに変換することを特徴とするIC。 - 2N個(Nは1以上の整数)の第1ピン[1]乃至[2N]と、
第2ピンと、
第1配線および第2配線と、
N個の電流検出回路[1]乃至[N]と、
第1乃至第3スイッチ回路と、
電流生成回路と、を有するICであり、
前記電流生成回路は、第1容量素子、第1スイッチ、第2スイッチ、第1ノード乃至第4ノード、第1選択回路、および第2選択回路を有し、
前記第1容量素子の第1端子は前記第2ピンに電気的に接続され、
前記第1スイッチは前記第1ノードと前記第1容量素子の第2端子間の導通状態を制御し、
前記第2スイッチは前記第2ノードと前記第1容量素子の第2端子間の導通状態を制御し、
前記第3ノードは、電流が入力され、
前記第4ノードを流れる電流は、参照電流として前記電流生成回路から出力され、
前記第1選択回路は複数の電圧から1の電圧を選択し、選択した電圧を前記第1ノードに入力し、
前記第2選択回路は、前記第2ノードまたは前記第3ノードを選択し、選択したノードを前記第4ノードに電気的に接続し、
前記第1スイッチ回路は、電流検出回路[h](hは1乃至Nの整数)の入力端子[h]と第1ピン[2h-1]間の導通状態、および前記入力端子[h]と第1ピン[2h]間の導通状態を制御し、
前記電流検出回路[h]は、前記入力端子[h]を流れる電流を検出し、
前記第2スイッチ回路は、前記第1配線と前記第4ノード間の導通状態、および前記第2配線と前記第4ノード間の導通状態を制御し、
前記第3スイッチ回路は、前記第1配線と前記第1ピン[2h]間の導通状態、および前記第2配線と第1ピン[2h-1]間の導通状態を制御することを特徴とするIC。 - 請求項6において、
前記電流検出回路[h]は電流電圧変換回路[h]、サンプルホールド回路[h]、およびアナログデジタル変換回路[h]を有し、
前記電流電圧変換回路[h]は増幅回路[h]、第2容量素子[h]、および第3スイッチ[h]を有し、
前記増幅回路[h]は反転入力端子[h]、第1非反転入力端子[h]、第2非反転入力端子[h]、および出力端子[h]を有し、
前記第2容量素子[h]の第1端子および第2端子は、前記反転入力端子[h]および前記出力端子[h]にそれぞれ電気的に接続され、
前記第3スイッチ[h]は、前記反転入力端子[h]と前記出力端子[h]間の導通状態を制御し、
前記反転入力端子[h]は前記入力端子[h]に電気的に接続され、
前記増幅回路[h]は、前記第1非反転入力端子[h]の電圧および前記第2非反転入力端子[h]の電圧の平均電圧と、前記反転入力端子[h]の電圧との差分を増幅し、
前記サンプルホールド回路[h]は、前記出力端子[h]の電圧を保持し、
前記アナログデジタル変換回路[h]は、前記サンプルホールド回路[h]が保持する電圧をデジタルデータに変換することを特徴とするIC。 - 請求項7において、
前記第3スイッチ[h]は第1信号対により制御され、
前記電流生成回路は遅延回路を有し、
前記遅延回路は、前記第1信号対を遅延して第2信号対を生成し、前記第2信号対を遅延して第3信号対を生成し、
前記第1スイッチは前記第2信号対により制御され、
前記第2スイッチは前記第3信号対により制御されることを特徴とするIC。 - 請求項7または8において、
前記第1スイッチ回路は、
前記第1ピン[2h-1]と前記反転入力端子[h]間を導通し、前記第1ピン[2h-1]と前記第1非反転入力端子[h]間を導通し、かつ前記第1ピン[2h]と前記第2非反転入力端子[h]間を導通する機能と、
前記第1ピン[2h]と前記反転入力端子[h]間を導通し、前記第1ピン[2h-1]と前記第1非反転入力端子[h]間を導通し、かつ前記第1ピン[2h+1]と前記第2非反転入力端子[h]間を導通する機能とを有することを特徴とするIC。 - 請求項7または8において、
前記第1スイッチ回路は、
前記第1ピン[2h-1]に前記反転入力端子[h]を導通し、前記第1ピン[2h-1]に前記第1非反転入力端子[h]および前記第2非反転入力端子[h]を導通する機能と、
前記第1ピン[2h-1]に前記反転入力端子[h]を導通し、前記第1ピン[2h]に前記第1非反転入力端子[h]および前記第2非反転入力端子[h]を導通する機能と、
前記第1ピン[2h]に前記反転入力端子[h]を導通し、前記第1ピン[2h-1]に前記第1非反転入力端子[h]および前記第2非反転入力端子[h]を導通する機能と、
前記第1ピン[2h]に前記反転入力端子[h]を導通し、前記第1ピン[2h+1]に前記第1非反転入力端子[h]および前記第2非反転入力端子[h]を導通する機能とを有することを特徴とするIC。 - 請求項7乃至9の何れか1項において、
前記第1スイッチ回路は、
前記第1ピン[2h-1]に前記反転入力端子[h]を導通し、前記第2ピンに前記第1非反転入力端子[h]および前記第2非反転入力端子[h]を導通する機能と、
前記第1ピン[2h]に前記反転入力端子[h]を導通し、前記第2ピンに前記第1非反転入力端子[h]および前記第2非反転入力端子[h]を導通する機能とを有することを特徴とするIC。 - 請求項6乃至11の何れか1項に記載のICに、ドライバ部が設けられているドライバICであって、
前記ドライバ部は外部から入力される画像信号を処理し、階調信号を生成することを特徴とするドライバIC。 - 請求項12に記載のドライバIC、および画素アレイを有する表示システムであって、
前記ドライバICは前記画素アレイに前記階調信号を送信することを特徴とする表示システム。 - 表示部を有する電子機器であり、
前記表示部は、請求項12に記載のドライバIC、および画素アレイを有し、
前記ドライバICは前記画素アレイに前記階調信号を入力することを特徴とする電子機器。
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