JP2004061805A - 液晶駆動回路 - Google Patents
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Abstract
【課題】液晶駆動回路において、階調基準電位バッファの出力オフセット電圧を測定可能にする。また、階調電位間のリーク電流を測定可能にする。
【解決手段】高電位側の階調基準電位入力を第１のバッファで低インピーダンス化した上で第１の抵抗分割回路５１〜５５により高電位側の階調電位を生成し、低電位側の階調基準電位入力を第２のバッファで低インピーダンス化した上で第２の抵抗分割回路５６〜６０により低電位側の階調電位を生成する液晶駆動回路において、第１のバッファ１〜５の出力と低電位側の階調基準電位入力ＶＧＬ（ｉ）との間にそれぞれ第１のトランスファゲート１１〜１５を介挿し、第２のバッファ６〜１０の出力と高電位側の階調基準電位入力ＶＧＨ（ｉ）との間に第２のトランスファゲート２１〜２５を介挿し、第１のトランスファゲートのオン／オフ制御と第２のトランスファゲートのオン／オフ制御とを排他的に行う。
【選択図】 図１
【解決手段】高電位側の階調基準電位入力を第１のバッファで低インピーダンス化した上で第１の抵抗分割回路５１〜５５により高電位側の階調電位を生成し、低電位側の階調基準電位入力を第２のバッファで低インピーダンス化した上で第２の抵抗分割回路５６〜６０により低電位側の階調電位を生成する液晶駆動回路において、第１のバッファ１〜５の出力と低電位側の階調基準電位入力ＶＧＬ（ｉ）との間にそれぞれ第１のトランスファゲート１１〜１５を介挿し、第２のバッファ６〜１０の出力と高電位側の階調基準電位入力ＶＧＨ（ｉ）との間に第２のトランスファゲート２１〜２５を介挿し、第１のトランスファゲートのオン／オフ制御と第２のトランスファゲートのオン／オフ制御とを排他的に行う。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、液晶パネルを駆動する液晶駆動回路に関するものである。
【０００２】
【従来の技術】
近年、液晶パネルはＯＡ用途を中心に狭額縁化が益々進んできている。このパネルの狭額縁化の対応として、パネル上の額縁部分の信号配線を液晶駆動回路チップ側にもたせるために、液晶駆動回路が複雑になり、検査解析が困難になりつつある。
【０００３】
以下に、従来の液晶駆動回路について、ドット反転駆動対応で階調基準電位入力が高電位側５本、低電位側５本で、液晶パネルの表示階調が６４階調であり、液晶駆動出力数が２ｎ出力の場合を説明する。ｎは正の整数である。
【０００４】
図４は従来の液晶駆動回路の回路図である。この液晶駆動回路は、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を低インピーダンス変換するための第１のバッファ１〜５と、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を低インピーダンス変換するための第２のバッファ６〜１０と、第１のバッファ１〜５の出力から高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を生成するための第１の抵抗分割回路５１〜５５と、第２のバッファ６〜１０の出力から低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を生成するための第２の抵抗分割回路５６〜６０と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択するためのｎ個の階調選択回路６１（１）〜６１（ｎ）と、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択するためのｎ個の階調選択回路６２（１）〜６２（ｎ）と、階調選択回路６１（１）〜６１（ｎ）の各出力のうちの１つと階調選択回路６２（１）〜６２（ｎ）の各出力のうちの１つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）として出力する２ｎ個の第３のバッファ７１（１）〜７１（２ｎ）とにより構成されている。
【０００５】
次に、以上のように構成された液晶駆動回路について、液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）の出力動作について説明する。
【０００６】
まず、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を第１のバッファ１〜５で低インピーダンス変換した後、第１の抵抗分割回路５１〜５５で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を発生させ、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を第２のバッファ６〜１０で低インピーダンス変換した後、第２の抵抗分割回路５６〜６０で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を発生させる。
【０００７】
次に、階調選択回路６１（１）で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択し、階調選択回路６２（１）で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択する。続いて、第３のバッファ７１（１）で階調選択回路６１（１）の出力と階調選択回路６２（１）の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力ＯＵＴ（１）を出力する。同様にして、液晶駆動出力ＯＵＴ（２）〜ＯＵＴ（２ｎ）も出力する。
【０００８】
【発明が解決しようとする課題】
この従来の液晶駆動回路では、半導体製造時のプロセス不出来等により液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）にオフセット電圧が付いた場合に、その原因が第１のバッファ１〜５によるものなのか、第２のバッファ６〜１０によるものなのか、第３のバッファ７１（１）〜７１（２ｎ）によるものなのかを切り分けることができず、検査解析に支障を来すという課題があった。
【０００９】
また、半導体製造時のプロセス不出来等によりチップ上での高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）の配線間で微小リークが発生した場合、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）に直接外部から電位を与えることができないために、微小リークを検査することができず、検査解析に支障を来すという課題があった。
【００１０】
本発明は、上記従来の課題を解決するものであり、第１のバッファおよび第２のバッファの出力オフセット電圧を直接測定できる液晶駆動回路を提供することを目的とし、また、複数の階調電位間の微小リークを直接検査できる液晶駆動回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。前提として、当該の液晶駆動回路は、複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成するように構成してある。このように構成した液晶駆動回路において、前記複数の第１のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ第１のトランスファゲートを介挿する。また、前記複数の第２のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間に第２のトランスファゲートを介挿する。そして、前記複数の第１のトランスファゲートのオン／オフ制御と前記複数の第２のトランスファゲートのオン／オフ制御とを排他的に行うように構成してある。なお、この構成については後述する実施の形態での図１を参照することができる。
【００１２】
この構成による作用は次のとおりである。第１のバッファの出力オフセット電圧を測定する場合には、第１のトランスファゲートをオンにし、第２のトランスファゲートをオフにする。これにより、第１のバッファの出力オフセット電圧をオン状態の第１のトランスファゲートを介して低電位側の階調基準電位入力の端子から測定する。また、第２のバッファの出力オフセット電圧を測定する場合には、第２のトランスファゲートをオンにし、第１のトランスファゲートをオフにする。これにより、第２のバッファの出力オフセット電圧をオン状態の第２のトランスファゲートを介して高電位側の階調基準電位入力の端子から測定する。すなわち、複数の第１のバッファおよび複数の第２のバッファの出力オフセット電圧を直接に測定することができる。
【００１３】
上記において、前記第１および第２のトランスファゲートはＣＭＯＳ型トランジスタで構成してもよいし、あるいは、高電位側にある前記第１のトランスファゲートはＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある前記第２のトランスファゲートはＮチャネル型ＭＯＳトランジスタで構成するのでもよい。動作の安定性を重視する場合には前者を採用し、回路規模の縮小を重視する場合には後者を採用するとよい。
【００１４】
別の解決手段として、本発明は次のような手段を講じる。前提として、当該の液晶駆動回路は、複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成し、前記生成した高電位側および低電位側の階調電位を選択した上で複数の第３のバッファから液晶駆動出力として出力するように構成してある。このように構成した液晶駆動回路において、前記複数の第１のバッファの出力の各々とこれと同数の前記第３のバッファの出力の各々との間にそれぞれ第１のトランスファゲートを介挿する。また、前記複数の第２のバッファの出力の各々とこれと同数の前記第３のバッファの前記のものとは別の出力の各々との間にそれぞれ第２のトランスファゲートを介挿する。また、前記第３のバッファの出力と前記複数の第１および第２のトランスファゲートとの接続点と前記第３のバッファとの間にそれぞれ第３のトランスファゲートを介挿する。そして、前記複数の第１および第２のトランスファゲートのオン／オフ制御と前記複数の第３のトランスファゲートのオン／オフ制御とを排他的に行うように構成してある。なお、この構成については後述する実施の形態での図２を参照することができる。
【００１５】
この構成による作用は次のとおりである。第１のバッファの出力オフセット電圧と第２のバッファの出力オフセット電圧を同時に測定することができる。すなわち、これらの出力オフセット電圧を測定する場合には、第１および第２のトランスファゲートをオンにし、第３のトランスファゲートをオフにする。これにより、第１のバッファおよび第２のバッファの出力オフセット電圧を液晶駆動出力の端子から同時に測定することができる。
【００１６】
上記において、前記第１、第２および第３のトランスファゲートはＣＭＯＳ型トランジスタで構成してもよいし、あるいは、高電位側にある前記第１のトランスファゲートはＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある前記第２のトランスファゲートはＮチャネル型ＭＯＳトランジスタで構成し、前記第３のトランスファゲートはＣＭＯＳ型トランジスタで構成するのでもよい。動作の安定性を重視する場合には前者を採用し、回路規模の縮小を重視する場合には後者を採用するとよい。
【００１７】
さらに、別の観点から、本発明は次のように構成する。前提として、当該の液晶駆動回路は、複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成するように構成してある。このように構成した液晶駆動回路において、前記複数の第１のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ第１のトランスファゲートを介挿する。また、前記複数の第２のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間にそれぞれ第２のトランスファゲートを介挿する。さらに、前記複数の第１のバッファの出力の各々と前記複数の第１のトランスファゲートとの接続点の各々と、前記複数の第１のバッファの出力の各々との間にそれぞれ第３のトランスファゲートを介挿する。また、前記複数の第２のバッファの出力の各々と前記複数の第２のトランスファゲートとの接続点の各々と、前記複数の第２のバッファの出力の各々との間にそれぞれ第４のトランスファゲートを介挿する。そして、前記複数の第１および第２のトランスファゲートのオン／オフ制御と前記複数の第３および第４のトランスファゲートのオン／オフ制御とを排他的に行うように構成してある。なお、この構成については後述する実施の形態での図１を参照することができる。
【００１８】
この構成による作用は次のとおりである。高電位側の階調電位の配線と低電位側の階調電位の配線との間にリーク電流が生じるか否かを測定する場合には、第３および第４のトランスファゲートをオフにするとともに、第１および第２のトランスファゲートをオンにし、高電位側の階調基準電位入力の端子に高電位を印加し、低電位側の階調基準電位入力の端子に低電位を印加する。高電位側の階調電位のいずれかの配線と低電位側の階調電位のいずれかの配線との間にリークがあれば、高電位側の階調基準電位入力の端子と低電位側の階調基準電位入力の端子との間でリーク電流が流れるので、リーク電流を測定することができる。
【００１９】
上記において、前記第１から第４までのトランスファゲートはＣＭＯＳ型トランジスタで構成してもよいし、あるいは、高電位側にある前記第１および第３のトランスファゲートはＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある前記第２および第４のトランスファゲートはＮチャネル型ＭＯＳトランジスタで構成するのでもよい。動作の安定性を重視する場合には前者を採用し、回路規模の縮小を重視する場合には後者を採用するとよい。
【００２０】
別の解決手段として、本発明は次のような手段を講じる。前提として、複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成するように構成してある。このように構成した液晶駆動回路において、前記複数の高電位側の階調電位の奇数番目の各々と前記１つの高電位側の階調基準電位入力との間にそれぞれ第１のトランスファゲートを介挿する。また、前記複数の高電位側の階調電位の偶数番目の各々と前記１つの低電位側の階調基準電位入力との間にそれぞれ第２のトランスファゲートを介挿する。また、前記複数の低電位側の階調電位の奇数番目の各々と前記１つの低電位側の階調基準電位入力との間にそれぞれ第３のトランスファゲートを介挿する。また、前記複数の低電位側の階調電位の偶数番目の各々と前記１つの高電位側の階調基準電位入力との間にそれぞれ第４のトランスファゲートを介挿する。さらに、前記複数の第１の抵抗分割回路の各分割点と前記複数の高電位側の階調電位の各々との間にそれぞれ第５のトランスファゲートを介挿する。また、前記複数の第２の抵抗分割回路の各分割点と前記複数の低電位側の階調電位の各々との間にそれぞれ第６のトランスファゲートを介挿する。そして、前記複数の第１から第４までのトランスファゲートのオン／オフ制御と前記複数の第５および第６のトランスファゲートのオン／オフ制御とを排他的に行うように構成してある。なお、この構成については後述する実施の形態での図３を参照することができる。
【００２１】
この構成による作用は次のとおりである。高電位側の階調電位の配線において隣接する奇数番目の配線と偶数番目の配線との間にリーク電流が生じるか否か、あるいは、低電位側の階調電位の配線において隣接する奇数番目の配線と偶数番目の配線との間にリーク電流が生じるか否かを測定する場合には、第５および第６のトランスファゲートをオフにするとともに、第１から第４までのトランスファゲートをオンにし、前記１つの高電位側の階調基準電位入力の端子に高電位を印加し、前記１つの低電位側の階調基準電位入力の端子に低電位を印加する。高電位側の階調電位の配線において隣接する奇数番目の配線と偶数番目の配線との間にリークが生じれば、あるいは、低電位側の階調電位の配線において隣接する奇数番目の配線と偶数番目の配線との間にリーク生じれば、前記１つの高電位側の階調基準電位入力の端子と前記１つの低電位側の階調基準電位入力の端子との間にリーク電流が流れるので、リーク電流を測定することができる。
【００２２】
上記において、前記第１から第６までのトランスファゲートはＣＭＯＳ型トランジスタで構成してもよいし、あるいは、高電位側にある前記第１、第４および第５のトランスファゲートはＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある前記第２、第３および第６のトランスファゲートはＮチャネル型ＭＯＳトランジスタで構成するのでもよい。動作の安定性を重視する場合には前者を採用し、回路規模の縮小を重視する場合には後者を採用するとよい。
【００２３】
また、出力オフセット電圧の測定とリーク電流の測定とに対応するものとして、次のように構成する解決手段がある。すなわち、複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成する液晶駆動回路において、次のような構成要素を備える。
【００２４】
すなわち、前記複数の第１のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第１のトランスファゲートと、前記複数の第２のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第２のトランスファゲートと、前記複数の第１のバッファの出力の各々と前記複数の第１のトランスファゲートとの接続点の各々と、前記複数の第１のバッファの出力の各々との間にそれぞれ介挿した複数の第３のトランスファゲートと、前記複数の第２のバッファの出力の各々と前記複数の第２のトランスファゲートとの接続点の各々と、前記複数の第２のバッファの出力の各々との間にそれぞれ介挿した複数の第４のトランスファゲートとである。そして、前記複数の第１のトランスファゲートのオン／オフ制御と前記複数の第２のトランスファゲートのオン／オフ制御とを排他的に行う出力オフセット電圧の測定モードと、前記複数の第１および第２のトランスファゲートのオン／オフ制御と前記複数の第３および第４のトランスファゲートのオン／オフ制御とを排他的に行うリーク電流の測定モードとを備える。
【００２５】
このように構成すると、モード切り換えにより、出力オフセット電圧の測定とリーク電流の測定とを共に実現することができる。
【００２６】
【発明の実施の形態】
（実施の形態１）
図１は本発明の実施の形態１における液晶駆動回路の構成を示す回路図である。本実施の形態は請求項１と請求項７に対応している。本実施の形態では、ドット反転駆動対応で階調基準電位入力が高電位側５本、低電位側５本で、液晶パネルの表示階調が６４階調で、液晶駆動出力数が２ｎ出力の場合を説明する。ｎは正の整数である。
【００２７】
図１において、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を低インピーダンス変換するための第１のバッファ１〜５と、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を低インピーダンス変換するための第２のバッファ６〜１０と、第１のバッファ１〜５の出力から高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を生成するための第１の抵抗分割回路５１〜５５と、第２のバッファ６〜１０の出力から低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を生成するための第２の抵抗分割回路５６〜６０と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択するための階調選択回路６１（１）〜６１（ｎ）と、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択するための階調選択回路６２（１）〜６２（ｎ）と、階調選択回路６１（１）〜６１（ｎ）の各出力のうちの１つと階調選択回路６２（１）〜６２（ｎ）の各出力のうちの１つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）として出力する第３のバッファ７１（１）〜７１（２ｎ）とにより構成されている。さらに、第１のバッファ１〜５の出力と低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）とを接続する第１のトランスファゲート１１〜１５と、第２のバッファ６〜１０の出力と高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）とを接続する第２のトランスファゲート２１〜２５と、第１のバッファ１〜５と第１の抵抗分割回路５１〜５６との接続点と第１のバッファ１〜５との間に介挿された第３のトランスファゲート３１〜３５と、第２のバッファ６〜１０と第２の抵抗分割回路５６〜６０との接続点と第２のバッファ６〜１０との間に介挿された第４のトランスファゲート４１〜４５とを有している。
【００２８】
次に、以上のように構成された液晶駆動回路について、通常の液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）の出力動作について説明する。
【００２９】
まず、第１のトランスファゲート１１〜１５および第２のトランスファゲート２１〜２５をオフ状態とし、第３のトランスファゲート３１〜３５および第４のトランスファゲート４１〜４５をオン状態としておき、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を第１のバッファ１〜５で低インピーダンス変換した後、第１の抵抗分割回路５１〜５５で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を発生させ、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を第２のバッファ６〜１０で低インピーダンス変換した後、第２の抵抗分割回路５６〜６０で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を発生させる。
【００３０】
続いて、階調選択回路６１（１）で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択し、階調選択回路６２（１）で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択し、第３のバッファ７１（１）で階調選択回路６１（１）の出力と階調選択回路６２（１）の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力ＯＵＴ（１）を出力する。同様にして、液晶駆動出力ＯＵＴ（２）〜ＯＵＴ（２ｎ）も出力する。
【００３１】
次に、第１のバッファ１〜５および第２のバッファ６〜１０の出力オフセット電圧を直接測定する方法について説明する。
【００３２】
まず、第１のバッファ１〜５の出力オフセット電圧を測定する場合は、第１のトランスファゲート１１〜１５をオンに切り換える。第２のトランスファゲート２１〜２５はオフ状態のままとする。また、第３のトランスファゲート３１〜３５、第４のトランスファゲート４１〜４５はオン状態のままとする。これにより、第１のバッファ１〜５の出力オフセット電圧を、オン状態に切り換えた第１のトランスファゲート１１〜１５を介して低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）から測定できる。なお、第４のトランスファゲート４１〜４５はオフにしてもかまわない。
【００３３】
また、第２のバッファ６〜１０の出力オフセット電圧を測定する場合は、第１のトランスファゲート１１〜１５をオフに切り換え、第２のトランスファゲート２１〜２５をオンに切り換える。第３のトランスファゲート３１〜３５、第４のトランスファゲート４１〜４５はオン状態のままとする。これにより、第２のバッファ６〜１０の出力オフセット電圧を、オン状態に切り換えた第２のトランスファゲート２１〜２５を介して高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）から測定できる。なお、第３のトランスファゲート３１〜３５はオフにしてもかまわない。
【００３４】
上記の出力オフセット電圧の測定は請求項１に対応している。なお、出力オフセット電圧を測定するだけでリーク電流の測定を行わない機種においては、第３のトランスファゲート３１〜３５および第４のトランスファゲート４１〜４５を省略してよい。
【００３５】
次に、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）と低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）との間のリーク電流の測定方法について説明する。ここでは、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）の配線と低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）の配線とが互いに隣り合うように配置されているものとする。
【００３６】
第３のトランスファゲート３１〜３５および第４のトランスファゲート４１〜４５をオフ状態に切り換え、第１のトランスファゲート１１〜１５および第２のトランスファゲート２１〜２５をオン状態に切り換える。そして、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）に高電位を入力し、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）に低電位を入力する。これにより、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）と低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）との隣接するものどうし間にリークがあれば、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）の端子と低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）の端子との間にリーク電流が流れることになるため、リーク電流を測定することができる。これは、請求項７に対応している。
【００３７】
なお、上記のリーク電流の測定の説明で明らかなように、リーク電流を測定する機種においては、第１のトランスファゲート１１〜１５、第２のトランスファゲート２１〜２５に加えて、第３のトランスファゲート３１〜３５および第４のトランスファゲート４１〜４５が必要である。
【００３８】
なお、本実施の形態での第１のトランスファゲート１１〜１５、第２のトランスファゲート２１〜２５、第３のトランスファゲート３１〜３５および第４のトランスファゲート４１〜４５の構成例としては、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとを相補的に接続したＣＭＯＳ型トランスファゲートがある。
【００３９】
また、高電位側にある第１のトランスファゲート１１〜１５および第３のトランスファゲート３１〜３５をＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある第２のトランスファゲート２１〜２５および第４のトランスファゲート４１〜４５をＮチャネル型ＭＯＳトランジスタで構成してもよい。この場合は、ＣＭＯＳ型のトランスファゲートに比べて、小面積にすることができる。
【００４０】
また、本実施の形態では、階調基準電位入力数を高電位側５本、低電位側５本の場合について説明したが、各５本以外の場合でも同様の回路構成、動作で説明ができる。また、階調電位についても同様に６４階調以外の場合でも同様の回路構成、動作で説明ができる。
【００４１】
（実施の形態２）
図２は本発明の実施の形態２における液晶駆動回路の構成を示す回路図である。本実施の形態は請求項４に対応している。本実施の形態では、ドット反転駆動対応で階調基準電位入力が高電位側５本、低電位側５本で、液晶パネルの表示階調が６４階調で、液晶駆動出力数が２ｎ出力の場合を説明する。
【００４２】
図２において、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を低インピーダンス変換するための第１のバッファ１〜５と、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を低インピーダンス変換するための第２のバッファ６〜１０と、第１のバッファ１〜５の出力から高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を生成するための第１の抵抗分割回路５１〜５５と、第２のバッファ６〜１０の出力から低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を生成するための第２の抵抗分割回路５６〜６０と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択するための階調選択回路６１（１）〜６１（ｎ）と、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択するための階調選択回路６２（１）〜６２（ｎ）と、階調選択回路６１（１）〜６１（ｎ）の各出力のうちの１つと階調選択回路６２（１）〜６２（ｎ）の各出力のうちの１つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）として出力する第３のバッファ７１（１）〜７１（２ｎ）とにより構成されている。さらに、第１のバッファ１〜５の出力と液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（５）とを接続する第１のトランスファゲート１１１〜１１５と、第２のバッファ６〜１０の出力と液晶駆動出力ＯＵＴ（６）〜ＯＵＴ（１０）とを接続する第２のトランスファゲート１２１〜１２５と、第３のバッファ７１（１）〜７１（１０）と液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（１０）とを接続する第３のトランスファゲート１３１〜１４０とを有している。
【００４３】
次に、以上のように構成された液晶駆動回路について、通常の液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）の出力動作について説明する。
【００４４】
まず、第１のトランスファゲート１１１〜１１５および第２のトランスファゲート１２１〜１２５をオフ状態とし、第３のトランスファゲート１３１〜１４０をオン状態としておき、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を第１のバッファ１〜５で低インピーダンス変換した後、第１の抵抗分割回路５１〜５５で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を発生させ、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を第２のバッファ６〜１０で低インピーダンス変換した後、第２の抵抗分割回路５６〜６０で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を発生させる。
【００４５】
続いて、階調選択回路６１（１）で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択し、階調選択回路６２（１）で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択し、第３のバッファ７１（１）で階調選択回路６１（１）の出力と階調選択回路６２（１）の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力ＯＵＴ（１）を出力する。同様にして、液晶駆動出力ＯＵＴ（２）〜ＯＵＴ（２ｎ）も出力する。
【００４６】
次に、第１のバッファ１〜５および第２のバッファ６〜１０の出力オフセット電圧を直接測定する方法について説明する。
【００４７】
まず、第３のトランスファゲート１３１〜１４０をオフ状態とし、第１のトランスファゲート１１１〜１１５および第２のトランスファゲート１２１〜１２５をオン状態とする。これにより、第１のバッファ１〜５の出力オフセット電圧と第２のバッファ６〜１０の出力オフセット電圧を液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（１０）から同時に測定することができる。
【００４８】
なお、本実施の形態での第１のトランスファゲート１１１〜１１５、第２のトランスファゲート１２１〜１２５および第３のトランスファゲート１３１〜１４０の構成例としては、ＣＭＯＳ型トランスファゲートがある。
【００４９】
また、高電位側にある第１のトランスファゲート１１１〜１１５をＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある第２のトランスファゲート１２１〜１２５をＮチャネル型ＭＯＳトランジスタで構成してもよい。この場合は、ＣＭＯＳ型のトランスファゲートに比べて、小面積にすることができる。
【００５０】
また、本実施の形態では、階調基準電位入力数を高電位側５本、低電位側５本の場合について説明したが、各５本以外の場合でも同様の回路構成、動作で説明ができる。また、階調電位についても同様に６４階調以外の場合でも同様の回路構成、動作で説明ができる。
【００５１】
（実施の形態３）
図３は本発明の実施の形態３における液晶駆動回路の構成を示す回路図である。本実施の形態は請求項１０に対応している。本実施の形態では、ドット反転駆動対応で階調基準電位入力が高電位側５本、低電位側５本で、液晶パネルの表示階調が６４階調で、液晶駆動出力数が２ｎ出力の場合を説明する。
【００５２】
図３において、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を低インピーダンス変換するための第１のバッファ１〜５と、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を低インピーダンス変換するための第２のバッファ６〜１０と、第１のバッファ１〜５の出力から高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を生成するための第１の抵抗分割回路５１〜５５と、第２のバッファ６〜１０の出力から低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を生成するための第２の抵抗分割回路５６〜６０と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択するための階調選択回路６１（１）〜６１（ｎ）と、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択するための階調選択回路６２（１）〜６２（ｎ）と、階調選択回路６１（１）〜６１（ｎ）の各出力のうちの１つと階調選択回路６２（１）〜６２（ｎ）の各出力のうちの１つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）として出力する第３のバッファ７１（１）〜７１（２ｎ）とにより構成されている。さらに、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの奇数番目と高電位側の１つの階調基準電位入力ＶＧＨ（５）とを接続する第１のトランスファゲート８１（１）〜８１（３２）と、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの偶数番目と低電位側の１つの階調基準電位入力ＶＧＬ（１）とを接続する第２のトランスファゲート８２（１）〜８２（３２）と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの奇数番目と低電位側の１つの階調基準電位入力ＶＧＬ（１）とを接続する第３のトランスファゲート８３（１）〜８３（３２）と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの偶数番目と高電位側の１つの階調基準電位入力ＶＧＨ（５）とを接続する第４のトランスファゲート８４（１）〜８４（３２）と、第１の抵抗分割回路５１〜５５の各分割点と高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）との間に介挿された第５のトランスファゲート８５（１）〜８５（６４）と、第２の抵抗分割回路５６〜６０の各分割点と低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）との間に介挿された第６のトランスファゲート８６（１）〜８６（６４）とを有している。
【００５３】
次に、以上のように構成された液晶駆動回路について、通常の液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）の出力動作について説明する。
【００５４】
まず、第１のトランスファゲート８１（１）〜８１（３２）、第２のトランスファゲート８２（１）〜８２（３２）、第３のトランスファゲート８３（１）〜８３（３２）および第４のトランスファゲート８４（１）〜８４（３２）をオフ状態とし、第５のトランスファゲート８５（１）〜８５（６４）および第６のトランスファゲート８６（１）〜８６（６４）をオン状態としておく。高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を第１のバッファ１〜５で低インピーダンス変換した後、第１の抵抗分割回路５１〜５５で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を発生させ、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を第２のバッファ６〜１０で低インピーダンス変換した後、第２の抵抗分割回路５６〜６０で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を発生させる。
【００５５】
続いて、階調選択回路６１（１）で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択し、階調選択回路６２（１）で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択し、第３のバッファ７１（１）で階調選択回路６１（１）の出力と階調選択回路６２（１）の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力ＯＵＴ（１）を出力する。同様にして、液晶駆動出力ＯＵＴ（２）〜ＯＵＴ（２ｎ）も出力する。
【００５６】
次に、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）における奇数番目の配線と偶数番目の配線との間のリーク電流の測定、および、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）における奇数番目の配線と偶数番目の配線との間のリーク電流の測定の方法について説明する。ここでは、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）における奇数番目の配線と偶数番目の配線とを互いに隣り合うように配置されているとともに、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）における奇数番目の配線と偶数番目の配線とを互いに隣り合うように配置されているものとする。
【００５７】
第１のトランスファゲート８１（１）〜８１（３２）、第２のトランスファゲート８２（１）〜８２（３２）、第３のトランスファゲート８３（１）〜８３（３２）および第４のトランスファゲート８４（１）〜８４（３２）をオン状態に切り換え、第５のトランスファゲート８５（１）〜８５（６４）および第６のトランスファゲート８６（１）〜８６（６４）をオフ状態に切り換える。さらに、高電位側の階調基準電位入力ＶＧＨ（５）に高電位を入力し、低電位側の階調基準電位入力ＶＧＬ（１）に低電位を入力する。これにより、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）の隣接するものどうし間、あるいは、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）の隣接するものどうし間にリークがあれば、高電位側の階調基準電位入力ＶＧＨ（５）の端子と低電位側の階調基準電位入力ＶＧＬ（１）の端子との間にリーク電流が流れることになるため、リーク電流を測定することができる。
【００５８】
なお、本実施の形態での第１から第６までのトランスファゲートの構成例としては、ＣＭＯＳ型トランスファゲートがある。
【００５９】
また、高電位側にある第１のトランスファゲート８１（１）〜８１（３２）と、第４のトランスファゲート８４（１）〜８４（３２）と、第５のトランスファゲート８５（１）〜８５（６４）とをＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある第２のトランスファゲート８２（１）〜８２（３２）と、第３のトランスファゲート８３（１）〜８３（３２）と、第６のトランスファゲート８６（１）〜８６（６４）とをＮチャネル型ＭＯＳトランジスタで構成してもよい。この場合は、ＣＭＯＳ型のトランスファゲートに比べて、小面積にすることができる。
【００６０】
また、本実施の形態では、リーク電流の測定として、高電位側の階調基準電位入力ＶＧＨ（５）に高電位を入力し、低電位側の階調基準電位入力ＶＧＬ（１）に低電位を入力する構成としたが、他の高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（４）のうちの１つに高電位を入力し、他の低電位側の階調基準電位入力ＶＧＬ（２）〜ＶＧＬ（５）のうちの１つに低電位を入力する構成としてもよい。この場合も、同様の動作でリーク電流を測定することができる。
【００６１】
また、本実施の形態では、階調基準電位入力数を高電位側５本、低電位側５本の場合について説明したが、各５本以外の場合でも同様の回路構成、動作で説明ができる。また、階調電位についても同様に６４階調以外の場合でも同様の回路構成、動作で説明ができる。
【００６２】
【発明の効果】
本発明によれば、複数の第１のバッファの出力オフセット電圧と複数の第２のバッファの出力オフセット電圧とを直接測定することができる。
【００６３】
また、複数の第１のバッファの出力オフセット電圧と複数の第２のバッファの出力オフセット電圧との直接の測定を同時に行うことができ、効率が良い。
【００６４】
また、複数の第１の階調電位と複数の第２の階調電位との間のリーク電流を測定することができる。
【００６５】
また、複数の第１の階調電位どうし間のリーク電流や複数の第２の階調電位どうし間のリーク電流を測定することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における液晶駆動回路の構成を示す回路図
【図２】本発明の実施の形態２における液晶駆動回路の構成を示す回路図
【図３】本発明の実施の形態３における液晶駆動回路の構成を示す回路図
【図４】従来の技術における液晶駆動回路の構成を示す回路図
【符号の説明】
１〜５ 第１のバッファ
６〜１０ 第２のバッファ
１１〜１５ 第１のトランスファゲート
２１〜２５ 第２のトランスファゲート
３１〜３５ 第３のトランスファゲート
４１〜４５ 第４のトランスファゲート
５１〜５５ 第１の抵抗分割回路
５６〜６０ 第２の抵抗分割回路
６１（１）〜６１（ｎ） 階調選択回路
６２（１）〜６２（ｎ） 階調選択回路
７１（１）〜７１（２ｎ） 第３のバッファ
８１（１）〜８１（３２） 第１のトランスファゲート
８２（１）〜８２（３２） 第２のトランスファゲート
８３（１）〜８３（３２） 第３のトランスファゲート
８４（１）〜８４（３２） 第４のトランスファゲート
８５（１）〜８５（６４） 第５のトランスファゲート
８６（１）〜８６（６４） 第６のトランスファゲート
１１１〜１１５ 第１のトランスファゲート
１２１〜１２５ 第２のトランスファゲート
１３１〜１４０ 第３のトランスファゲート
ＶＧＨ（１）〜ＶＧＨ（５） 高電位側の階調基準電位入力
ＶＧＬ（１）〜ＶＧＬ（５） 低電位側の階調基準電位入力
ＶＨ（１）〜ＶＨ（６４） 高電位側の階調電位
ＶＬ（１）〜ＶＬ（６４） 低電位側の階調電位
ＯＵＴ（１）〜ＯＵＴ（２ｎ） 液晶駆動出力
【発明の属する技術分野】
本発明は、液晶パネルを駆動する液晶駆動回路に関するものである。
【０００２】
【従来の技術】
近年、液晶パネルはＯＡ用途を中心に狭額縁化が益々進んできている。このパネルの狭額縁化の対応として、パネル上の額縁部分の信号配線を液晶駆動回路チップ側にもたせるために、液晶駆動回路が複雑になり、検査解析が困難になりつつある。
【０００３】
以下に、従来の液晶駆動回路について、ドット反転駆動対応で階調基準電位入力が高電位側５本、低電位側５本で、液晶パネルの表示階調が６４階調であり、液晶駆動出力数が２ｎ出力の場合を説明する。ｎは正の整数である。
【０００４】
図４は従来の液晶駆動回路の回路図である。この液晶駆動回路は、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を低インピーダンス変換するための第１のバッファ１〜５と、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を低インピーダンス変換するための第２のバッファ６〜１０と、第１のバッファ１〜５の出力から高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を生成するための第１の抵抗分割回路５１〜５５と、第２のバッファ６〜１０の出力から低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を生成するための第２の抵抗分割回路５６〜６０と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択するためのｎ個の階調選択回路６１（１）〜６１（ｎ）と、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択するためのｎ個の階調選択回路６２（１）〜６２（ｎ）と、階調選択回路６１（１）〜６１（ｎ）の各出力のうちの１つと階調選択回路６２（１）〜６２（ｎ）の各出力のうちの１つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）として出力する２ｎ個の第３のバッファ７１（１）〜７１（２ｎ）とにより構成されている。
【０００５】
次に、以上のように構成された液晶駆動回路について、液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）の出力動作について説明する。
【０００６】
まず、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を第１のバッファ１〜５で低インピーダンス変換した後、第１の抵抗分割回路５１〜５５で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を発生させ、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を第２のバッファ６〜１０で低インピーダンス変換した後、第２の抵抗分割回路５６〜６０で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を発生させる。
【０００７】
次に、階調選択回路６１（１）で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択し、階調選択回路６２（１）で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択する。続いて、第３のバッファ７１（１）で階調選択回路６１（１）の出力と階調選択回路６２（１）の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力ＯＵＴ（１）を出力する。同様にして、液晶駆動出力ＯＵＴ（２）〜ＯＵＴ（２ｎ）も出力する。
【０００８】
【発明が解決しようとする課題】
この従来の液晶駆動回路では、半導体製造時のプロセス不出来等により液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）にオフセット電圧が付いた場合に、その原因が第１のバッファ１〜５によるものなのか、第２のバッファ６〜１０によるものなのか、第３のバッファ７１（１）〜７１（２ｎ）によるものなのかを切り分けることができず、検査解析に支障を来すという課題があった。
【０００９】
また、半導体製造時のプロセス不出来等によりチップ上での高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）の配線間で微小リークが発生した場合、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）に直接外部から電位を与えることができないために、微小リークを検査することができず、検査解析に支障を来すという課題があった。
【００１０】
本発明は、上記従来の課題を解決するものであり、第１のバッファおよび第２のバッファの出力オフセット電圧を直接測定できる液晶駆動回路を提供することを目的とし、また、複数の階調電位間の微小リークを直接検査できる液晶駆動回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。前提として、当該の液晶駆動回路は、複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成するように構成してある。このように構成した液晶駆動回路において、前記複数の第１のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ第１のトランスファゲートを介挿する。また、前記複数の第２のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間に第２のトランスファゲートを介挿する。そして、前記複数の第１のトランスファゲートのオン／オフ制御と前記複数の第２のトランスファゲートのオン／オフ制御とを排他的に行うように構成してある。なお、この構成については後述する実施の形態での図１を参照することができる。
【００１２】
この構成による作用は次のとおりである。第１のバッファの出力オフセット電圧を測定する場合には、第１のトランスファゲートをオンにし、第２のトランスファゲートをオフにする。これにより、第１のバッファの出力オフセット電圧をオン状態の第１のトランスファゲートを介して低電位側の階調基準電位入力の端子から測定する。また、第２のバッファの出力オフセット電圧を測定する場合には、第２のトランスファゲートをオンにし、第１のトランスファゲートをオフにする。これにより、第２のバッファの出力オフセット電圧をオン状態の第２のトランスファゲートを介して高電位側の階調基準電位入力の端子から測定する。すなわち、複数の第１のバッファおよび複数の第２のバッファの出力オフセット電圧を直接に測定することができる。
【００１３】
上記において、前記第１および第２のトランスファゲートはＣＭＯＳ型トランジスタで構成してもよいし、あるいは、高電位側にある前記第１のトランスファゲートはＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある前記第２のトランスファゲートはＮチャネル型ＭＯＳトランジスタで構成するのでもよい。動作の安定性を重視する場合には前者を採用し、回路規模の縮小を重視する場合には後者を採用するとよい。
【００１４】
別の解決手段として、本発明は次のような手段を講じる。前提として、当該の液晶駆動回路は、複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成し、前記生成した高電位側および低電位側の階調電位を選択した上で複数の第３のバッファから液晶駆動出力として出力するように構成してある。このように構成した液晶駆動回路において、前記複数の第１のバッファの出力の各々とこれと同数の前記第３のバッファの出力の各々との間にそれぞれ第１のトランスファゲートを介挿する。また、前記複数の第２のバッファの出力の各々とこれと同数の前記第３のバッファの前記のものとは別の出力の各々との間にそれぞれ第２のトランスファゲートを介挿する。また、前記第３のバッファの出力と前記複数の第１および第２のトランスファゲートとの接続点と前記第３のバッファとの間にそれぞれ第３のトランスファゲートを介挿する。そして、前記複数の第１および第２のトランスファゲートのオン／オフ制御と前記複数の第３のトランスファゲートのオン／オフ制御とを排他的に行うように構成してある。なお、この構成については後述する実施の形態での図２を参照することができる。
【００１５】
この構成による作用は次のとおりである。第１のバッファの出力オフセット電圧と第２のバッファの出力オフセット電圧を同時に測定することができる。すなわち、これらの出力オフセット電圧を測定する場合には、第１および第２のトランスファゲートをオンにし、第３のトランスファゲートをオフにする。これにより、第１のバッファおよび第２のバッファの出力オフセット電圧を液晶駆動出力の端子から同時に測定することができる。
【００１６】
上記において、前記第１、第２および第３のトランスファゲートはＣＭＯＳ型トランジスタで構成してもよいし、あるいは、高電位側にある前記第１のトランスファゲートはＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある前記第２のトランスファゲートはＮチャネル型ＭＯＳトランジスタで構成し、前記第３のトランスファゲートはＣＭＯＳ型トランジスタで構成するのでもよい。動作の安定性を重視する場合には前者を採用し、回路規模の縮小を重視する場合には後者を採用するとよい。
【００１７】
さらに、別の観点から、本発明は次のように構成する。前提として、当該の液晶駆動回路は、複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成するように構成してある。このように構成した液晶駆動回路において、前記複数の第１のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ第１のトランスファゲートを介挿する。また、前記複数の第２のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間にそれぞれ第２のトランスファゲートを介挿する。さらに、前記複数の第１のバッファの出力の各々と前記複数の第１のトランスファゲートとの接続点の各々と、前記複数の第１のバッファの出力の各々との間にそれぞれ第３のトランスファゲートを介挿する。また、前記複数の第２のバッファの出力の各々と前記複数の第２のトランスファゲートとの接続点の各々と、前記複数の第２のバッファの出力の各々との間にそれぞれ第４のトランスファゲートを介挿する。そして、前記複数の第１および第２のトランスファゲートのオン／オフ制御と前記複数の第３および第４のトランスファゲートのオン／オフ制御とを排他的に行うように構成してある。なお、この構成については後述する実施の形態での図１を参照することができる。
【００１８】
この構成による作用は次のとおりである。高電位側の階調電位の配線と低電位側の階調電位の配線との間にリーク電流が生じるか否かを測定する場合には、第３および第４のトランスファゲートをオフにするとともに、第１および第２のトランスファゲートをオンにし、高電位側の階調基準電位入力の端子に高電位を印加し、低電位側の階調基準電位入力の端子に低電位を印加する。高電位側の階調電位のいずれかの配線と低電位側の階調電位のいずれかの配線との間にリークがあれば、高電位側の階調基準電位入力の端子と低電位側の階調基準電位入力の端子との間でリーク電流が流れるので、リーク電流を測定することができる。
【００１９】
上記において、前記第１から第４までのトランスファゲートはＣＭＯＳ型トランジスタで構成してもよいし、あるいは、高電位側にある前記第１および第３のトランスファゲートはＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある前記第２および第４のトランスファゲートはＮチャネル型ＭＯＳトランジスタで構成するのでもよい。動作の安定性を重視する場合には前者を採用し、回路規模の縮小を重視する場合には後者を採用するとよい。
【００２０】
別の解決手段として、本発明は次のような手段を講じる。前提として、複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成するように構成してある。このように構成した液晶駆動回路において、前記複数の高電位側の階調電位の奇数番目の各々と前記１つの高電位側の階調基準電位入力との間にそれぞれ第１のトランスファゲートを介挿する。また、前記複数の高電位側の階調電位の偶数番目の各々と前記１つの低電位側の階調基準電位入力との間にそれぞれ第２のトランスファゲートを介挿する。また、前記複数の低電位側の階調電位の奇数番目の各々と前記１つの低電位側の階調基準電位入力との間にそれぞれ第３のトランスファゲートを介挿する。また、前記複数の低電位側の階調電位の偶数番目の各々と前記１つの高電位側の階調基準電位入力との間にそれぞれ第４のトランスファゲートを介挿する。さらに、前記複数の第１の抵抗分割回路の各分割点と前記複数の高電位側の階調電位の各々との間にそれぞれ第５のトランスファゲートを介挿する。また、前記複数の第２の抵抗分割回路の各分割点と前記複数の低電位側の階調電位の各々との間にそれぞれ第６のトランスファゲートを介挿する。そして、前記複数の第１から第４までのトランスファゲートのオン／オフ制御と前記複数の第５および第６のトランスファゲートのオン／オフ制御とを排他的に行うように構成してある。なお、この構成については後述する実施の形態での図３を参照することができる。
【００２１】
この構成による作用は次のとおりである。高電位側の階調電位の配線において隣接する奇数番目の配線と偶数番目の配線との間にリーク電流が生じるか否か、あるいは、低電位側の階調電位の配線において隣接する奇数番目の配線と偶数番目の配線との間にリーク電流が生じるか否かを測定する場合には、第５および第６のトランスファゲートをオフにするとともに、第１から第４までのトランスファゲートをオンにし、前記１つの高電位側の階調基準電位入力の端子に高電位を印加し、前記１つの低電位側の階調基準電位入力の端子に低電位を印加する。高電位側の階調電位の配線において隣接する奇数番目の配線と偶数番目の配線との間にリークが生じれば、あるいは、低電位側の階調電位の配線において隣接する奇数番目の配線と偶数番目の配線との間にリーク生じれば、前記１つの高電位側の階調基準電位入力の端子と前記１つの低電位側の階調基準電位入力の端子との間にリーク電流が流れるので、リーク電流を測定することができる。
【００２２】
上記において、前記第１から第６までのトランスファゲートはＣＭＯＳ型トランジスタで構成してもよいし、あるいは、高電位側にある前記第１、第４および第５のトランスファゲートはＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある前記第２、第３および第６のトランスファゲートはＮチャネル型ＭＯＳトランジスタで構成するのでもよい。動作の安定性を重視する場合には前者を採用し、回路規模の縮小を重視する場合には後者を採用するとよい。
【００２３】
また、出力オフセット電圧の測定とリーク電流の測定とに対応するものとして、次のように構成する解決手段がある。すなわち、複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成する液晶駆動回路において、次のような構成要素を備える。
【００２４】
すなわち、前記複数の第１のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第１のトランスファゲートと、前記複数の第２のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第２のトランスファゲートと、前記複数の第１のバッファの出力の各々と前記複数の第１のトランスファゲートとの接続点の各々と、前記複数の第１のバッファの出力の各々との間にそれぞれ介挿した複数の第３のトランスファゲートと、前記複数の第２のバッファの出力の各々と前記複数の第２のトランスファゲートとの接続点の各々と、前記複数の第２のバッファの出力の各々との間にそれぞれ介挿した複数の第４のトランスファゲートとである。そして、前記複数の第１のトランスファゲートのオン／オフ制御と前記複数の第２のトランスファゲートのオン／オフ制御とを排他的に行う出力オフセット電圧の測定モードと、前記複数の第１および第２のトランスファゲートのオン／オフ制御と前記複数の第３および第４のトランスファゲートのオン／オフ制御とを排他的に行うリーク電流の測定モードとを備える。
【００２５】
このように構成すると、モード切り換えにより、出力オフセット電圧の測定とリーク電流の測定とを共に実現することができる。
【００２６】
【発明の実施の形態】
（実施の形態１）
図１は本発明の実施の形態１における液晶駆動回路の構成を示す回路図である。本実施の形態は請求項１と請求項７に対応している。本実施の形態では、ドット反転駆動対応で階調基準電位入力が高電位側５本、低電位側５本で、液晶パネルの表示階調が６４階調で、液晶駆動出力数が２ｎ出力の場合を説明する。ｎは正の整数である。
【００２７】
図１において、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を低インピーダンス変換するための第１のバッファ１〜５と、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を低インピーダンス変換するための第２のバッファ６〜１０と、第１のバッファ１〜５の出力から高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を生成するための第１の抵抗分割回路５１〜５５と、第２のバッファ６〜１０の出力から低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を生成するための第２の抵抗分割回路５６〜６０と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択するための階調選択回路６１（１）〜６１（ｎ）と、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択するための階調選択回路６２（１）〜６２（ｎ）と、階調選択回路６１（１）〜６１（ｎ）の各出力のうちの１つと階調選択回路６２（１）〜６２（ｎ）の各出力のうちの１つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）として出力する第３のバッファ７１（１）〜７１（２ｎ）とにより構成されている。さらに、第１のバッファ１〜５の出力と低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）とを接続する第１のトランスファゲート１１〜１５と、第２のバッファ６〜１０の出力と高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）とを接続する第２のトランスファゲート２１〜２５と、第１のバッファ１〜５と第１の抵抗分割回路５１〜５６との接続点と第１のバッファ１〜５との間に介挿された第３のトランスファゲート３１〜３５と、第２のバッファ６〜１０と第２の抵抗分割回路５６〜６０との接続点と第２のバッファ６〜１０との間に介挿された第４のトランスファゲート４１〜４５とを有している。
【００２８】
次に、以上のように構成された液晶駆動回路について、通常の液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）の出力動作について説明する。
【００２９】
まず、第１のトランスファゲート１１〜１５および第２のトランスファゲート２１〜２５をオフ状態とし、第３のトランスファゲート３１〜３５および第４のトランスファゲート４１〜４５をオン状態としておき、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を第１のバッファ１〜５で低インピーダンス変換した後、第１の抵抗分割回路５１〜５５で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を発生させ、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を第２のバッファ６〜１０で低インピーダンス変換した後、第２の抵抗分割回路５６〜６０で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を発生させる。
【００３０】
続いて、階調選択回路６１（１）で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択し、階調選択回路６２（１）で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択し、第３のバッファ７１（１）で階調選択回路６１（１）の出力と階調選択回路６２（１）の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力ＯＵＴ（１）を出力する。同様にして、液晶駆動出力ＯＵＴ（２）〜ＯＵＴ（２ｎ）も出力する。
【００３１】
次に、第１のバッファ１〜５および第２のバッファ６〜１０の出力オフセット電圧を直接測定する方法について説明する。
【００３２】
まず、第１のバッファ１〜５の出力オフセット電圧を測定する場合は、第１のトランスファゲート１１〜１５をオンに切り換える。第２のトランスファゲート２１〜２５はオフ状態のままとする。また、第３のトランスファゲート３１〜３５、第４のトランスファゲート４１〜４５はオン状態のままとする。これにより、第１のバッファ１〜５の出力オフセット電圧を、オン状態に切り換えた第１のトランスファゲート１１〜１５を介して低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）から測定できる。なお、第４のトランスファゲート４１〜４５はオフにしてもかまわない。
【００３３】
また、第２のバッファ６〜１０の出力オフセット電圧を測定する場合は、第１のトランスファゲート１１〜１５をオフに切り換え、第２のトランスファゲート２１〜２５をオンに切り換える。第３のトランスファゲート３１〜３５、第４のトランスファゲート４１〜４５はオン状態のままとする。これにより、第２のバッファ６〜１０の出力オフセット電圧を、オン状態に切り換えた第２のトランスファゲート２１〜２５を介して高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）から測定できる。なお、第３のトランスファゲート３１〜３５はオフにしてもかまわない。
【００３４】
上記の出力オフセット電圧の測定は請求項１に対応している。なお、出力オフセット電圧を測定するだけでリーク電流の測定を行わない機種においては、第３のトランスファゲート３１〜３５および第４のトランスファゲート４１〜４５を省略してよい。
【００３５】
次に、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）と低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）との間のリーク電流の測定方法について説明する。ここでは、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）の配線と低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）の配線とが互いに隣り合うように配置されているものとする。
【００３６】
第３のトランスファゲート３１〜３５および第４のトランスファゲート４１〜４５をオフ状態に切り換え、第１のトランスファゲート１１〜１５および第２のトランスファゲート２１〜２５をオン状態に切り換える。そして、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）に高電位を入力し、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）に低電位を入力する。これにより、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）と低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）との隣接するものどうし間にリークがあれば、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）の端子と低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）の端子との間にリーク電流が流れることになるため、リーク電流を測定することができる。これは、請求項７に対応している。
【００３７】
なお、上記のリーク電流の測定の説明で明らかなように、リーク電流を測定する機種においては、第１のトランスファゲート１１〜１５、第２のトランスファゲート２１〜２５に加えて、第３のトランスファゲート３１〜３５および第４のトランスファゲート４１〜４５が必要である。
【００３８】
なお、本実施の形態での第１のトランスファゲート１１〜１５、第２のトランスファゲート２１〜２５、第３のトランスファゲート３１〜３５および第４のトランスファゲート４１〜４５の構成例としては、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとを相補的に接続したＣＭＯＳ型トランスファゲートがある。
【００３９】
また、高電位側にある第１のトランスファゲート１１〜１５および第３のトランスファゲート３１〜３５をＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある第２のトランスファゲート２１〜２５および第４のトランスファゲート４１〜４５をＮチャネル型ＭＯＳトランジスタで構成してもよい。この場合は、ＣＭＯＳ型のトランスファゲートに比べて、小面積にすることができる。
【００４０】
また、本実施の形態では、階調基準電位入力数を高電位側５本、低電位側５本の場合について説明したが、各５本以外の場合でも同様の回路構成、動作で説明ができる。また、階調電位についても同様に６４階調以外の場合でも同様の回路構成、動作で説明ができる。
【００４１】
（実施の形態２）
図２は本発明の実施の形態２における液晶駆動回路の構成を示す回路図である。本実施の形態は請求項４に対応している。本実施の形態では、ドット反転駆動対応で階調基準電位入力が高電位側５本、低電位側５本で、液晶パネルの表示階調が６４階調で、液晶駆動出力数が２ｎ出力の場合を説明する。
【００４２】
図２において、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を低インピーダンス変換するための第１のバッファ１〜５と、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を低インピーダンス変換するための第２のバッファ６〜１０と、第１のバッファ１〜５の出力から高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を生成するための第１の抵抗分割回路５１〜５５と、第２のバッファ６〜１０の出力から低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を生成するための第２の抵抗分割回路５６〜６０と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択するための階調選択回路６１（１）〜６１（ｎ）と、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択するための階調選択回路６２（１）〜６２（ｎ）と、階調選択回路６１（１）〜６１（ｎ）の各出力のうちの１つと階調選択回路６２（１）〜６２（ｎ）の各出力のうちの１つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）として出力する第３のバッファ７１（１）〜７１（２ｎ）とにより構成されている。さらに、第１のバッファ１〜５の出力と液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（５）とを接続する第１のトランスファゲート１１１〜１１５と、第２のバッファ６〜１０の出力と液晶駆動出力ＯＵＴ（６）〜ＯＵＴ（１０）とを接続する第２のトランスファゲート１２１〜１２５と、第３のバッファ７１（１）〜７１（１０）と液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（１０）とを接続する第３のトランスファゲート１３１〜１４０とを有している。
【００４３】
次に、以上のように構成された液晶駆動回路について、通常の液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）の出力動作について説明する。
【００４４】
まず、第１のトランスファゲート１１１〜１１５および第２のトランスファゲート１２１〜１２５をオフ状態とし、第３のトランスファゲート１３１〜１４０をオン状態としておき、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を第１のバッファ１〜５で低インピーダンス変換した後、第１の抵抗分割回路５１〜５５で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を発生させ、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を第２のバッファ６〜１０で低インピーダンス変換した後、第２の抵抗分割回路５６〜６０で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を発生させる。
【００４５】
続いて、階調選択回路６１（１）で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択し、階調選択回路６２（１）で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択し、第３のバッファ７１（１）で階調選択回路６１（１）の出力と階調選択回路６２（１）の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力ＯＵＴ（１）を出力する。同様にして、液晶駆動出力ＯＵＴ（２）〜ＯＵＴ（２ｎ）も出力する。
【００４６】
次に、第１のバッファ１〜５および第２のバッファ６〜１０の出力オフセット電圧を直接測定する方法について説明する。
【００４７】
まず、第３のトランスファゲート１３１〜１４０をオフ状態とし、第１のトランスファゲート１１１〜１１５および第２のトランスファゲート１２１〜１２５をオン状態とする。これにより、第１のバッファ１〜５の出力オフセット電圧と第２のバッファ６〜１０の出力オフセット電圧を液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（１０）から同時に測定することができる。
【００４８】
なお、本実施の形態での第１のトランスファゲート１１１〜１１５、第２のトランスファゲート１２１〜１２５および第３のトランスファゲート１３１〜１４０の構成例としては、ＣＭＯＳ型トランスファゲートがある。
【００４９】
また、高電位側にある第１のトランスファゲート１１１〜１１５をＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある第２のトランスファゲート１２１〜１２５をＮチャネル型ＭＯＳトランジスタで構成してもよい。この場合は、ＣＭＯＳ型のトランスファゲートに比べて、小面積にすることができる。
【００５０】
また、本実施の形態では、階調基準電位入力数を高電位側５本、低電位側５本の場合について説明したが、各５本以外の場合でも同様の回路構成、動作で説明ができる。また、階調電位についても同様に６４階調以外の場合でも同様の回路構成、動作で説明ができる。
【００５１】
（実施の形態３）
図３は本発明の実施の形態３における液晶駆動回路の構成を示す回路図である。本実施の形態は請求項１０に対応している。本実施の形態では、ドット反転駆動対応で階調基準電位入力が高電位側５本、低電位側５本で、液晶パネルの表示階調が６４階調で、液晶駆動出力数が２ｎ出力の場合を説明する。
【００５２】
図３において、高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を低インピーダンス変換するための第１のバッファ１〜５と、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を低インピーダンス変換するための第２のバッファ６〜１０と、第１のバッファ１〜５の出力から高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を生成するための第１の抵抗分割回路５１〜５５と、第２のバッファ６〜１０の出力から低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を生成するための第２の抵抗分割回路５６〜６０と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択するための階調選択回路６１（１）〜６１（ｎ）と、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択するための階調選択回路６２（１）〜６２（ｎ）と、階調選択回路６１（１）〜６１（ｎ）の各出力のうちの１つと階調選択回路６２（１）〜６２（ｎ）の各出力のうちの１つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）として出力する第３のバッファ７１（１）〜７１（２ｎ）とにより構成されている。さらに、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの奇数番目と高電位側の１つの階調基準電位入力ＶＧＨ（５）とを接続する第１のトランスファゲート８１（１）〜８１（３２）と、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの偶数番目と低電位側の１つの階調基準電位入力ＶＧＬ（１）とを接続する第２のトランスファゲート８２（１）〜８２（３２）と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの奇数番目と低電位側の１つの階調基準電位入力ＶＧＬ（１）とを接続する第３のトランスファゲート８３（１）〜８３（３２）と、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの偶数番目と高電位側の１つの階調基準電位入力ＶＧＨ（５）とを接続する第４のトランスファゲート８４（１）〜８４（３２）と、第１の抵抗分割回路５１〜５５の各分割点と高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）との間に介挿された第５のトランスファゲート８５（１）〜８５（６４）と、第２の抵抗分割回路５６〜６０の各分割点と低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）との間に介挿された第６のトランスファゲート８６（１）〜８６（６４）とを有している。
【００５３】
次に、以上のように構成された液晶駆動回路について、通常の液晶駆動出力ＯＵＴ（１）〜ＯＵＴ（２ｎ）の出力動作について説明する。
【００５４】
まず、第１のトランスファゲート８１（１）〜８１（３２）、第２のトランスファゲート８２（１）〜８２（３２）、第３のトランスファゲート８３（１）〜８３（３２）および第４のトランスファゲート８４（１）〜８４（３２）をオフ状態とし、第５のトランスファゲート８５（１）〜８５（６４）および第６のトランスファゲート８６（１）〜８６（６４）をオン状態としておく。高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（５）を第１のバッファ１〜５で低インピーダンス変換した後、第１の抵抗分割回路５１〜５５で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）を発生させ、低電位側の階調基準電位入力ＶＧＬ（１）〜ＶＧＬ（５）を第２のバッファ６〜１０で低インピーダンス変換した後、第２の抵抗分割回路５６〜６０で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）を発生させる。
【００５５】
続いて、階調選択回路６１（１）で低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）のうちの１つを選択し、階調選択回路６２（１）で高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）のうちの１つを選択し、第３のバッファ７１（１）で階調選択回路６１（１）の出力と階調選択回路６２（１）の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力ＯＵＴ（１）を出力する。同様にして、液晶駆動出力ＯＵＴ（２）〜ＯＵＴ（２ｎ）も出力する。
【００５６】
次に、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）における奇数番目の配線と偶数番目の配線との間のリーク電流の測定、および、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）における奇数番目の配線と偶数番目の配線との間のリーク電流の測定の方法について説明する。ここでは、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）における奇数番目の配線と偶数番目の配線とを互いに隣り合うように配置されているとともに、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）における奇数番目の配線と偶数番目の配線とを互いに隣り合うように配置されているものとする。
【００５７】
第１のトランスファゲート８１（１）〜８１（３２）、第２のトランスファゲート８２（１）〜８２（３２）、第３のトランスファゲート８３（１）〜８３（３２）および第４のトランスファゲート８４（１）〜８４（３２）をオン状態に切り換え、第５のトランスファゲート８５（１）〜８５（６４）および第６のトランスファゲート８６（１）〜８６（６４）をオフ状態に切り換える。さらに、高電位側の階調基準電位入力ＶＧＨ（５）に高電位を入力し、低電位側の階調基準電位入力ＶＧＬ（１）に低電位を入力する。これにより、高電位側の階調電位ＶＨ（１）〜ＶＨ（６４）の隣接するものどうし間、あるいは、低電位側の階調電位ＶＬ（１）〜ＶＬ（６４）の隣接するものどうし間にリークがあれば、高電位側の階調基準電位入力ＶＧＨ（５）の端子と低電位側の階調基準電位入力ＶＧＬ（１）の端子との間にリーク電流が流れることになるため、リーク電流を測定することができる。
【００５８】
なお、本実施の形態での第１から第６までのトランスファゲートの構成例としては、ＣＭＯＳ型トランスファゲートがある。
【００５９】
また、高電位側にある第１のトランスファゲート８１（１）〜８１（３２）と、第４のトランスファゲート８４（１）〜８４（３２）と、第５のトランスファゲート８５（１）〜８５（６４）とをＰチャネル型ＭＯＳトランジスタで構成し、低電位側にある第２のトランスファゲート８２（１）〜８２（３２）と、第３のトランスファゲート８３（１）〜８３（３２）と、第６のトランスファゲート８６（１）〜８６（６４）とをＮチャネル型ＭＯＳトランジスタで構成してもよい。この場合は、ＣＭＯＳ型のトランスファゲートに比べて、小面積にすることができる。
【００６０】
また、本実施の形態では、リーク電流の測定として、高電位側の階調基準電位入力ＶＧＨ（５）に高電位を入力し、低電位側の階調基準電位入力ＶＧＬ（１）に低電位を入力する構成としたが、他の高電位側の階調基準電位入力ＶＧＨ（１）〜ＶＧＨ（４）のうちの１つに高電位を入力し、他の低電位側の階調基準電位入力ＶＧＬ（２）〜ＶＧＬ（５）のうちの１つに低電位を入力する構成としてもよい。この場合も、同様の動作でリーク電流を測定することができる。
【００６１】
また、本実施の形態では、階調基準電位入力数を高電位側５本、低電位側５本の場合について説明したが、各５本以外の場合でも同様の回路構成、動作で説明ができる。また、階調電位についても同様に６４階調以外の場合でも同様の回路構成、動作で説明ができる。
【００６２】
【発明の効果】
本発明によれば、複数の第１のバッファの出力オフセット電圧と複数の第２のバッファの出力オフセット電圧とを直接測定することができる。
【００６３】
また、複数の第１のバッファの出力オフセット電圧と複数の第２のバッファの出力オフセット電圧との直接の測定を同時に行うことができ、効率が良い。
【００６４】
また、複数の第１の階調電位と複数の第２の階調電位との間のリーク電流を測定することができる。
【００６５】
また、複数の第１の階調電位どうし間のリーク電流や複数の第２の階調電位どうし間のリーク電流を測定することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における液晶駆動回路の構成を示す回路図
【図２】本発明の実施の形態２における液晶駆動回路の構成を示す回路図
【図３】本発明の実施の形態３における液晶駆動回路の構成を示す回路図
【図４】従来の技術における液晶駆動回路の構成を示す回路図
【符号の説明】
１〜５ 第１のバッファ
６〜１０ 第２のバッファ
１１〜１５ 第１のトランスファゲート
２１〜２５ 第２のトランスファゲート
３１〜３５ 第３のトランスファゲート
４１〜４５ 第４のトランスファゲート
５１〜５５ 第１の抵抗分割回路
５６〜６０ 第２の抵抗分割回路
６１（１）〜６１（ｎ） 階調選択回路
６２（１）〜６２（ｎ） 階調選択回路
７１（１）〜７１（２ｎ） 第３のバッファ
８１（１）〜８１（３２） 第１のトランスファゲート
８２（１）〜８２（３２） 第２のトランスファゲート
８３（１）〜８３（３２） 第３のトランスファゲート
８４（１）〜８４（３２） 第４のトランスファゲート
８５（１）〜８５（６４） 第５のトランスファゲート
８６（１）〜８６（６４） 第６のトランスファゲート
１１１〜１１５ 第１のトランスファゲート
１２１〜１２５ 第２のトランスファゲート
１３１〜１４０ 第３のトランスファゲート
ＶＧＨ（１）〜ＶＧＨ（５） 高電位側の階調基準電位入力
ＶＧＬ（１）〜ＶＧＬ（５） 低電位側の階調基準電位入力
ＶＨ（１）〜ＶＨ（６４） 高電位側の階調電位
ＶＬ（１）〜ＶＬ（６４） 低電位側の階調電位
ＯＵＴ（１）〜ＯＵＴ（２ｎ） 液晶駆動出力
Claims (15)
- 複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成する液晶駆動回路において、
前記複数の第１のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第１のトランスファゲートと、
前記複数の第２のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第２のトランスファゲートとを備え、かつ、
前記複数の第１のトランスファゲートのオン／オフ制御と前記複数の第２のトランスファゲートのオン／オフ制御とを排他的に行うように構成してあることを特徴とする液晶駆動回路。 - 前記第１および第２のトランスファゲートはＣＭＯＳ型トランジスタで構成されている請求項１に記載の液晶駆動回路。
- 前記第１のトランスファゲートはＰチャネル型ＭＯＳトランジスタで構成され、前記第２のトランスファゲートはＮチャネル型ＭＯＳトランジスタで構成されている請求項１に記載の液晶駆動回路。
- 複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成し、前記生成した高電位側および低電位側の階調電位を選択した上で複数の第３のバッファから液晶駆動出力として出力する液晶駆動回路において、
前記複数の第１のバッファの出力の各々とこれと同数の前記第３のバッファの出力の各々との間にそれぞれ介挿した複数の第１のトランスファゲートと、
前記複数の第２のバッファの出力の各々とこれと同数の前記第３のバッファの前記のものとは別の出力の各々との間にそれぞれ介挿した複数の第２のトランスファゲートと、
前記第３のバッファの出力と前記複数の第１および第２のトランスファゲートとの接続点と前記第３のバッファとの間にそれぞれ介挿した複数の第３のトランスファゲートとを備え、かつ、
前記複数の第１および第２のトランスファゲートのオン／オフ制御と前記複数の第３のトランスファゲートのオン／オフ制御とを排他的に行うように構成してあることを特徴とする液晶駆動回路。 - 前記第１、第２および第３のトランスファゲートはＣＭＯＳ型トランジスタで構成されている請求項４に記載の液晶駆動回路。
- 前記第１のトランスファゲートはＰチャネル型ＭＯＳトランジスタで構成され、前記第２のトランスファゲートはＮチャネル型ＭＯＳトランジスタで構成され、前記第３のトランスファゲートはＣＭＯＳ型トランジスタで構成されている請求項４に記載の液晶駆動回路。
- 複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成する液晶駆動回路において、
前記複数の第１のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第１のトランスファゲートと、
前記複数の第２のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第２のトランスファゲートと、
前記複数の第１のバッファの出力の各々と前記複数の第１のトランスファゲートとの接続点の各々と、前記複数の第１のバッファの出力の各々との間にそれぞれ介挿した複数の第３のトランスファゲートと、
前記複数の第２のバッファの出力の各々と前記複数の第２のトランスファゲートとの接続点の各々と、前記複数の第２のバッファの出力の各々との間にそれぞれ介挿した複数の第４のトランスファゲートとを備え、かつ、
前記複数の第１および第２のトランスファゲートのオン／オフ制御と前記複数の第３および第４のトランスファゲートのオン／オフ制御とを排他的に行うように構成してあることを特徴とする液晶駆動回路。 - 前記第１、第２、第３および第４のトランスファゲートはＣＭＯＳ型トランジスタで構成されている請求項７に記載の液晶駆動回路。
- 前記第１および第３のトランスファゲートはＰチャネル型ＭＯＳトランジスタで構成され、前記第２および第４のトランスファゲートはＮチャネル型ＭＯＳトランジスタで構成されている請求項７に記載の液晶駆動回路。
- 複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成する液晶駆動回路において、
前記複数の高電位側の階調電位の奇数番目の各々と前記１つの高電位側の階調基準電位入力との間にそれぞれ介挿した複数の第１のトランスファゲートと、
前記複数の高電位側の階調電位の偶数番目の各々と前記１つの低電位側の階調基準電位入力との間にそれぞれ介挿した複数の第２のトランスファゲートと、
前記複数の低電位側の階調電位の奇数番目の各々と前記１つの低電位側の階調基準電位入力との間にそれぞれ介挿した複数の第３のトランスファゲートと、
前記複数の低電位側の階調電位の偶数番目の各々と前記１つの高電位側の階調基準電位入力との間にそれぞれ介挿した複数の第４のトランスファゲートと
前記複数の第１の抵抗分割回路の各分割点と前記複数の高電位側の階調電位の各々との間にそれぞれ介挿した複数の第５のトランスファゲートと、
前記複数の第２の抵抗分割回路の各分割点と前記複数の低電位側の階調電位の各々との間にそれぞれ介挿した複数の第６のトランスファゲートとを備え、かつ、
前記複数の第１から第４までのトランスファゲートのオン／オフ制御と前記複数の第５および第６のトランスファゲートのオン／オフ制御とを排他的に行うように構成してあることを特徴とする液晶駆動回路。 - 前記第１から第６までのトランスファゲートはＣＭＯＳ型トランジスタで構成されている請求項１０に記載の液晶駆動回路。
- 前記第１、第４および第５のトランスファゲートはＰチャネル型ＭＯＳトランジスタで構成され、前記第２、第３および第６のトランスファゲートはＮチャネル型ＭＯＳトランジスタで構成されている請求項１０に記載の液晶駆動回路。
- 複数の高電位側の階調基準電位入力を複数の第１のバッファで低インピーダンス化した上で複数の第１の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第２のバッファで低インピーダンス化した上で複数の第２の抵抗分割回路により複数の低電位側の階調電位を生成する液晶駆動回路において、
前記複数の第１のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第１のトランスファゲートと、
前記複数の第２のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第２のトランスファゲートと、
前記複数の第１のバッファの出力の各々と前記複数の第１のトランスファゲートとの接続点の各々と、前記複数の第１のバッファの出力の各々との間にそれぞれ介挿した複数の第３のトランスファゲートと、
前記複数の第２のバッファの出力の各々と前記複数の第２のトランスファゲートとの接続点の各々と、前記複数の第２のバッファの出力の各々との間にそれぞれ介挿した複数の第４のトランスファゲートとを備え、かつ、
前記複数の第１のトランスファゲートのオン／オフ制御と前記複数の第２のトランスファゲートのオン／オフ制御とを排他的に行う出力オフセット電圧の測定モードと、
前記複数の第１および第２のトランスファゲートのオン／オフ制御と前記複数の第３および第４のトランスファゲートのオン／オフ制御とを排他的に行うリーク電流の測定モードとを備えていることを特徴とする液晶駆動回路。 - 前記第１、第２、第３および第４のトランスファゲートはＣＭＯＳ型トランジスタで構成されている請求項１３に記載の液晶駆動回路。
- 前記第１および第３のトランスファゲートはＰチャネル型ＭＯＳトランジスタで構成され、前記第２および第３のトランスファゲートはＮチャネル型ＭＯＳトランジスタで構成されている請求項１３に記載の液晶駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002219454A JP4066328B2 (ja) | 2002-07-29 | 2002-07-29 | 液晶駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002219454A JP4066328B2 (ja) | 2002-07-29 | 2002-07-29 | 液晶駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004061805A true JP2004061805A (ja) | 2004-02-26 |
| JP4066328B2 JP4066328B2 (ja) | 2008-03-26 |
Family
ID=31940355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002219454A Expired - Fee Related JP4066328B2 (ja) | 2002-07-29 | 2002-07-29 | 液晶駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4066328B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008216442A (ja) * | 2007-03-01 | 2008-09-18 | Nec Electronics Corp | 表示パネルのデータ側駆動回路、及びそのテスト方法 |
| WO2011048723A1 (ja) * | 2009-10-22 | 2011-04-28 | パナソニック株式会社 | 表示パネル駆動用の半導体集積回路、表示パネルの駆動モジュールおよび表示装置 |
-
2002
- 2002-07-29 JP JP2002219454A patent/JP4066328B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2008216442A (ja) * | 2007-03-01 | 2008-09-18 | Nec Electronics Corp | 表示パネルのデータ側駆動回路、及びそのテスト方法 |
| WO2011048723A1 (ja) * | 2009-10-22 | 2011-04-28 | パナソニック株式会社 | 表示パネル駆動用の半導体集積回路、表示パネルの駆動モジュールおよび表示装置 |
| JP5148751B2 (ja) * | 2009-10-22 | 2013-02-20 | パナソニック株式会社 | 表示パネル駆動用の半導体集積回路、表示パネルの駆動モジュールおよび表示装置 |
| US8570350B2 (en) | 2009-10-22 | 2013-10-29 | Panasonic Corporation | Semiconductor integrated circuit for driving display panel, display panel driving module, and display device |
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| Publication number | Publication date |
|---|---|
| JP4066328B2 (ja) | 2008-03-26 |
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| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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