JP2004061805A - 液晶駆動回路 - Google Patents
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Abstract
【解決手段】高電位側の階調基準電位入力を第1のバッファで低インピーダンス化した上で第1の抵抗分割回路51〜55により高電位側の階調電位を生成し、低電位側の階調基準電位入力を第2のバッファで低インピーダンス化した上で第2の抵抗分割回路56〜60により低電位側の階調電位を生成する液晶駆動回路において、第1のバッファ1〜5の出力と低電位側の階調基準電位入力VGL(i)との間にそれぞれ第1のトランスファゲート11〜15を介挿し、第2のバッファ6〜10の出力と高電位側の階調基準電位入力VGH(i)との間に第2のトランスファゲート21〜25を介挿し、第1のトランスファゲートのオン/オフ制御と第2のトランスファゲートのオン/オフ制御とを排他的に行う。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、液晶パネルを駆動する液晶駆動回路に関するものである。
【0002】
【従来の技術】
近年、液晶パネルはOA用途を中心に狭額縁化が益々進んできている。このパネルの狭額縁化の対応として、パネル上の額縁部分の信号配線を液晶駆動回路チップ側にもたせるために、液晶駆動回路が複雑になり、検査解析が困難になりつつある。
【0003】
以下に、従来の液晶駆動回路について、ドット反転駆動対応で階調基準電位入力が高電位側5本、低電位側5本で、液晶パネルの表示階調が64階調であり、液晶駆動出力数が2n出力の場合を説明する。nは正の整数である。
【0004】
図4は従来の液晶駆動回路の回路図である。この液晶駆動回路は、高電位側の階調基準電位入力VGH(1)〜VGH(5)を低インピーダンス変換するための第1のバッファ1〜5と、低電位側の階調基準電位入力VGL(1)〜VGL(5)を低インピーダンス変換するための第2のバッファ6〜10と、第1のバッファ1〜5の出力から高電位側の階調電位VH(1)〜VH(64)を生成するための第1の抵抗分割回路51〜55と、第2のバッファ6〜10の出力から低電位側の階調電位VL(1)〜VL(64)を生成するための第2の抵抗分割回路56〜60と、低電位側の階調電位VL(1)〜VL(64)のうちの1つを選択するためのn個の階調選択回路61(1)〜61(n)と、高電位側の階調電位VH(1)〜VH(64)のうちの1つを選択するためのn個の階調選択回路62(1)〜62(n)と、階調選択回路61(1)〜61(n)の各出力のうちの1つと階調選択回路62(1)〜62(n)の各出力のうちの1つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力OUT(1)〜OUT(2n)として出力する2n個の第3のバッファ71(1)〜71(2n)とにより構成されている。
【0005】
次に、以上のように構成された液晶駆動回路について、液晶駆動出力OUT(1)〜OUT(2n)の出力動作について説明する。
【0006】
まず、高電位側の階調基準電位入力VGH(1)〜VGH(5)を第1のバッファ1〜5で低インピーダンス変換した後、第1の抵抗分割回路51〜55で高電位側の階調電位VH(1)〜VH(64)を発生させ、低電位側の階調基準電位入力VGL(1)〜VGL(5)を第2のバッファ6〜10で低インピーダンス変換した後、第2の抵抗分割回路56〜60で低電位側の階調電位VL(1)〜VL(64)を発生させる。
【0007】
次に、階調選択回路61(1)で低電位側の階調電位VL(1)〜VL(64)のうちの1つを選択し、階調選択回路62(1)で高電位側の階調電位VH(1)〜VH(64)のうちの1つを選択する。続いて、第3のバッファ71(1)で階調選択回路61(1)の出力と階調選択回路62(1)の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力OUT(1)を出力する。同様にして、液晶駆動出力OUT(2)〜OUT(2n)も出力する。
【0008】
【発明が解決しようとする課題】
この従来の液晶駆動回路では、半導体製造時のプロセス不出来等により液晶駆動出力OUT(1)〜OUT(2n)にオフセット電圧が付いた場合に、その原因が第1のバッファ1〜5によるものなのか、第2のバッファ6〜10によるものなのか、第3のバッファ71(1)〜71(2n)によるものなのかを切り分けることができず、検査解析に支障を来すという課題があった。
【0009】
また、半導体製造時のプロセス不出来等によりチップ上での高電位側の階調電位VH(1)〜VH(64)、低電位側の階調電位VL(1)〜VL(64)の配線間で微小リークが発生した場合、高電位側の階調電位VH(1)〜VH(64)、低電位側の階調電位VL(1)〜VL(64)に直接外部から電位を与えることができないために、微小リークを検査することができず、検査解析に支障を来すという課題があった。
【0010】
本発明は、上記従来の課題を解決するものであり、第1のバッファおよび第2のバッファの出力オフセット電圧を直接測定できる液晶駆動回路を提供することを目的とし、また、複数の階調電位間の微小リークを直接検査できる液晶駆動回路を提供することを目的とする。
【0011】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。前提として、当該の液晶駆動回路は、複数の高電位側の階調基準電位入力を複数の第1のバッファで低インピーダンス化した上で複数の第1の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第2のバッファで低インピーダンス化した上で複数の第2の抵抗分割回路により複数の低電位側の階調電位を生成するように構成してある。このように構成した液晶駆動回路において、前記複数の第1のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ第1のトランスファゲートを介挿する。また、前記複数の第2のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間に第2のトランスファゲートを介挿する。そして、前記複数の第1のトランスファゲートのオン/オフ制御と前記複数の第2のトランスファゲートのオン/オフ制御とを排他的に行うように構成してある。なお、この構成については後述する実施の形態での図1を参照することができる。
【0012】
この構成による作用は次のとおりである。第1のバッファの出力オフセット電圧を測定する場合には、第1のトランスファゲートをオンにし、第2のトランスファゲートをオフにする。これにより、第1のバッファの出力オフセット電圧をオン状態の第1のトランスファゲートを介して低電位側の階調基準電位入力の端子から測定する。また、第2のバッファの出力オフセット電圧を測定する場合には、第2のトランスファゲートをオンにし、第1のトランスファゲートをオフにする。これにより、第2のバッファの出力オフセット電圧をオン状態の第2のトランスファゲートを介して高電位側の階調基準電位入力の端子から測定する。すなわち、複数の第1のバッファおよび複数の第2のバッファの出力オフセット電圧を直接に測定することができる。
【0013】
上記において、前記第1および第2のトランスファゲートはCMOS型トランジスタで構成してもよいし、あるいは、高電位側にある前記第1のトランスファゲートはPチャネル型MOSトランジスタで構成し、低電位側にある前記第2のトランスファゲートはNチャネル型MOSトランジスタで構成するのでもよい。動作の安定性を重視する場合には前者を採用し、回路規模の縮小を重視する場合には後者を採用するとよい。
【0014】
別の解決手段として、本発明は次のような手段を講じる。前提として、当該の液晶駆動回路は、複数の高電位側の階調基準電位入力を複数の第1のバッファで低インピーダンス化した上で複数の第1の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第2のバッファで低インピーダンス化した上で複数の第2の抵抗分割回路により複数の低電位側の階調電位を生成し、前記生成した高電位側および低電位側の階調電位を選択した上で複数の第3のバッファから液晶駆動出力として出力するように構成してある。このように構成した液晶駆動回路において、前記複数の第1のバッファの出力の各々とこれと同数の前記第3のバッファの出力の各々との間にそれぞれ第1のトランスファゲートを介挿する。また、前記複数の第2のバッファの出力の各々とこれと同数の前記第3のバッファの前記のものとは別の出力の各々との間にそれぞれ第2のトランスファゲートを介挿する。また、前記第3のバッファの出力と前記複数の第1および第2のトランスファゲートとの接続点と前記第3のバッファとの間にそれぞれ第3のトランスファゲートを介挿する。そして、前記複数の第1および第2のトランスファゲートのオン/オフ制御と前記複数の第3のトランスファゲートのオン/オフ制御とを排他的に行うように構成してある。なお、この構成については後述する実施の形態での図2を参照することができる。
【0015】
この構成による作用は次のとおりである。第1のバッファの出力オフセット電圧と第2のバッファの出力オフセット電圧を同時に測定することができる。すなわち、これらの出力オフセット電圧を測定する場合には、第1および第2のトランスファゲートをオンにし、第3のトランスファゲートをオフにする。これにより、第1のバッファおよび第2のバッファの出力オフセット電圧を液晶駆動出力の端子から同時に測定することができる。
【0016】
上記において、前記第1、第2および第3のトランスファゲートはCMOS型トランジスタで構成してもよいし、あるいは、高電位側にある前記第1のトランスファゲートはPチャネル型MOSトランジスタで構成し、低電位側にある前記第2のトランスファゲートはNチャネル型MOSトランジスタで構成し、前記第3のトランスファゲートはCMOS型トランジスタで構成するのでもよい。動作の安定性を重視する場合には前者を採用し、回路規模の縮小を重視する場合には後者を採用するとよい。
【0017】
さらに、別の観点から、本発明は次のように構成する。前提として、当該の液晶駆動回路は、複数の高電位側の階調基準電位入力を複数の第1のバッファで低インピーダンス化した上で複数の第1の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第2のバッファで低インピーダンス化した上で複数の第2の抵抗分割回路により複数の低電位側の階調電位を生成するように構成してある。このように構成した液晶駆動回路において、前記複数の第1のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ第1のトランスファゲートを介挿する。また、前記複数の第2のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間にそれぞれ第2のトランスファゲートを介挿する。さらに、前記複数の第1のバッファの出力の各々と前記複数の第1のトランスファゲートとの接続点の各々と、前記複数の第1のバッファの出力の各々との間にそれぞれ第3のトランスファゲートを介挿する。また、前記複数の第2のバッファの出力の各々と前記複数の第2のトランスファゲートとの接続点の各々と、前記複数の第2のバッファの出力の各々との間にそれぞれ第4のトランスファゲートを介挿する。そして、前記複数の第1および第2のトランスファゲートのオン/オフ制御と前記複数の第3および第4のトランスファゲートのオン/オフ制御とを排他的に行うように構成してある。なお、この構成については後述する実施の形態での図1を参照することができる。
【0018】
この構成による作用は次のとおりである。高電位側の階調電位の配線と低電位側の階調電位の配線との間にリーク電流が生じるか否かを測定する場合には、第3および第4のトランスファゲートをオフにするとともに、第1および第2のトランスファゲートをオンにし、高電位側の階調基準電位入力の端子に高電位を印加し、低電位側の階調基準電位入力の端子に低電位を印加する。高電位側の階調電位のいずれかの配線と低電位側の階調電位のいずれかの配線との間にリークがあれば、高電位側の階調基準電位入力の端子と低電位側の階調基準電位入力の端子との間でリーク電流が流れるので、リーク電流を測定することができる。
【0019】
上記において、前記第1から第4までのトランスファゲートはCMOS型トランジスタで構成してもよいし、あるいは、高電位側にある前記第1および第3のトランスファゲートはPチャネル型MOSトランジスタで構成し、低電位側にある前記第2および第4のトランスファゲートはNチャネル型MOSトランジスタで構成するのでもよい。動作の安定性を重視する場合には前者を採用し、回路規模の縮小を重視する場合には後者を採用するとよい。
【0020】
別の解決手段として、本発明は次のような手段を講じる。前提として、複数の高電位側の階調基準電位入力を複数の第1のバッファで低インピーダンス化した上で複数の第1の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第2のバッファで低インピーダンス化した上で複数の第2の抵抗分割回路により複数の低電位側の階調電位を生成するように構成してある。このように構成した液晶駆動回路において、前記複数の高電位側の階調電位の奇数番目の各々と前記1つの高電位側の階調基準電位入力との間にそれぞれ第1のトランスファゲートを介挿する。また、前記複数の高電位側の階調電位の偶数番目の各々と前記1つの低電位側の階調基準電位入力との間にそれぞれ第2のトランスファゲートを介挿する。また、前記複数の低電位側の階調電位の奇数番目の各々と前記1つの低電位側の階調基準電位入力との間にそれぞれ第3のトランスファゲートを介挿する。また、前記複数の低電位側の階調電位の偶数番目の各々と前記1つの高電位側の階調基準電位入力との間にそれぞれ第4のトランスファゲートを介挿する。さらに、前記複数の第1の抵抗分割回路の各分割点と前記複数の高電位側の階調電位の各々との間にそれぞれ第5のトランスファゲートを介挿する。また、前記複数の第2の抵抗分割回路の各分割点と前記複数の低電位側の階調電位の各々との間にそれぞれ第6のトランスファゲートを介挿する。そして、前記複数の第1から第4までのトランスファゲートのオン/オフ制御と前記複数の第5および第6のトランスファゲートのオン/オフ制御とを排他的に行うように構成してある。なお、この構成については後述する実施の形態での図3を参照することができる。
【0021】
この構成による作用は次のとおりである。高電位側の階調電位の配線において隣接する奇数番目の配線と偶数番目の配線との間にリーク電流が生じるか否か、あるいは、低電位側の階調電位の配線において隣接する奇数番目の配線と偶数番目の配線との間にリーク電流が生じるか否かを測定する場合には、第5および第6のトランスファゲートをオフにするとともに、第1から第4までのトランスファゲートをオンにし、前記1つの高電位側の階調基準電位入力の端子に高電位を印加し、前記1つの低電位側の階調基準電位入力の端子に低電位を印加する。高電位側の階調電位の配線において隣接する奇数番目の配線と偶数番目の配線との間にリークが生じれば、あるいは、低電位側の階調電位の配線において隣接する奇数番目の配線と偶数番目の配線との間にリーク生じれば、前記1つの高電位側の階調基準電位入力の端子と前記1つの低電位側の階調基準電位入力の端子との間にリーク電流が流れるので、リーク電流を測定することができる。
【0022】
上記において、前記第1から第6までのトランスファゲートはCMOS型トランジスタで構成してもよいし、あるいは、高電位側にある前記第1、第4および第5のトランスファゲートはPチャネル型MOSトランジスタで構成し、低電位側にある前記第2、第3および第6のトランスファゲートはNチャネル型MOSトランジスタで構成するのでもよい。動作の安定性を重視する場合には前者を採用し、回路規模の縮小を重視する場合には後者を採用するとよい。
【0023】
また、出力オフセット電圧の測定とリーク電流の測定とに対応するものとして、次のように構成する解決手段がある。すなわち、複数の高電位側の階調基準電位入力を複数の第1のバッファで低インピーダンス化した上で複数の第1の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第2のバッファで低インピーダンス化した上で複数の第2の抵抗分割回路により複数の低電位側の階調電位を生成する液晶駆動回路において、次のような構成要素を備える。
【0024】
すなわち、前記複数の第1のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第1のトランスファゲートと、前記複数の第2のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第2のトランスファゲートと、前記複数の第1のバッファの出力の各々と前記複数の第1のトランスファゲートとの接続点の各々と、前記複数の第1のバッファの出力の各々との間にそれぞれ介挿した複数の第3のトランスファゲートと、前記複数の第2のバッファの出力の各々と前記複数の第2のトランスファゲートとの接続点の各々と、前記複数の第2のバッファの出力の各々との間にそれぞれ介挿した複数の第4のトランスファゲートとである。そして、前記複数の第1のトランスファゲートのオン/オフ制御と前記複数の第2のトランスファゲートのオン/オフ制御とを排他的に行う出力オフセット電圧の測定モードと、前記複数の第1および第2のトランスファゲートのオン/オフ制御と前記複数の第3および第4のトランスファゲートのオン/オフ制御とを排他的に行うリーク電流の測定モードとを備える。
【0025】
このように構成すると、モード切り換えにより、出力オフセット電圧の測定とリーク電流の測定とを共に実現することができる。
【0026】
【発明の実施の形態】
(実施の形態1)
図1は本発明の実施の形態1における液晶駆動回路の構成を示す回路図である。本実施の形態は請求項1と請求項7に対応している。本実施の形態では、ドット反転駆動対応で階調基準電位入力が高電位側5本、低電位側5本で、液晶パネルの表示階調が64階調で、液晶駆動出力数が2n出力の場合を説明する。nは正の整数である。
【0027】
図1において、高電位側の階調基準電位入力VGH(1)〜VGH(5)を低インピーダンス変換するための第1のバッファ1〜5と、低電位側の階調基準電位入力VGL(1)〜VGL(5)を低インピーダンス変換するための第2のバッファ6〜10と、第1のバッファ1〜5の出力から高電位側の階調電位VH(1)〜VH(64)を生成するための第1の抵抗分割回路51〜55と、第2のバッファ6〜10の出力から低電位側の階調電位VL(1)〜VL(64)を生成するための第2の抵抗分割回路56〜60と、低電位側の階調電位VL(1)〜VL(64)のうちの1つを選択するための階調選択回路61(1)〜61(n)と、高電位側の階調電位VH(1)〜VH(64)のうちの1つを選択するための階調選択回路62(1)〜62(n)と、階調選択回路61(1)〜61(n)の各出力のうちの1つと階調選択回路62(1)〜62(n)の各出力のうちの1つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力OUT(1)〜OUT(2n)として出力する第3のバッファ71(1)〜71(2n)とにより構成されている。さらに、第1のバッファ1〜5の出力と低電位側の階調基準電位入力VGL(1)〜VGL(5)とを接続する第1のトランスファゲート11〜15と、第2のバッファ6〜10の出力と高電位側の階調基準電位入力VGH(1)〜VGH(5)とを接続する第2のトランスファゲート21〜25と、第1のバッファ1〜5と第1の抵抗分割回路51〜56との接続点と第1のバッファ1〜5との間に介挿された第3のトランスファゲート31〜35と、第2のバッファ6〜10と第2の抵抗分割回路56〜60との接続点と第2のバッファ6〜10との間に介挿された第4のトランスファゲート41〜45とを有している。
【0028】
次に、以上のように構成された液晶駆動回路について、通常の液晶駆動出力OUT(1)〜OUT(2n)の出力動作について説明する。
【0029】
まず、第1のトランスファゲート11〜15および第2のトランスファゲート21〜25をオフ状態とし、第3のトランスファゲート31〜35および第4のトランスファゲート41〜45をオン状態としておき、高電位側の階調基準電位入力VGH(1)〜VGH(5)を第1のバッファ1〜5で低インピーダンス変換した後、第1の抵抗分割回路51〜55で高電位側の階調電位VH(1)〜VH(64)を発生させ、低電位側の階調基準電位入力VGL(1)〜VGL(5)を第2のバッファ6〜10で低インピーダンス変換した後、第2の抵抗分割回路56〜60で低電位側の階調電位VL(1)〜VL(64)を発生させる。
【0030】
続いて、階調選択回路61(1)で低電位側の階調電位VL(1)〜VL(64)のうちの1つを選択し、階調選択回路62(1)で高電位側の階調電位VH(1)〜VH(64)のうちの1つを選択し、第3のバッファ71(1)で階調選択回路61(1)の出力と階調選択回路62(1)の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力OUT(1)を出力する。同様にして、液晶駆動出力OUT(2)〜OUT(2n)も出力する。
【0031】
次に、第1のバッファ1〜5および第2のバッファ6〜10の出力オフセット電圧を直接測定する方法について説明する。
【0032】
まず、第1のバッファ1〜5の出力オフセット電圧を測定する場合は、第1のトランスファゲート11〜15をオンに切り換える。第2のトランスファゲート21〜25はオフ状態のままとする。また、第3のトランスファゲート31〜35、第4のトランスファゲート41〜45はオン状態のままとする。これにより、第1のバッファ1〜5の出力オフセット電圧を、オン状態に切り換えた第1のトランスファゲート11〜15を介して低電位側の階調基準電位入力VGL(1)〜VGL(5)から測定できる。なお、第4のトランスファゲート41〜45はオフにしてもかまわない。
【0033】
また、第2のバッファ6〜10の出力オフセット電圧を測定する場合は、第1のトランスファゲート11〜15をオフに切り換え、第2のトランスファゲート21〜25をオンに切り換える。第3のトランスファゲート31〜35、第4のトランスファゲート41〜45はオン状態のままとする。これにより、第2のバッファ6〜10の出力オフセット電圧を、オン状態に切り換えた第2のトランスファゲート21〜25を介して高電位側の階調基準電位入力VGH(1)〜VGH(5)から測定できる。なお、第3のトランスファゲート31〜35はオフにしてもかまわない。
【0034】
上記の出力オフセット電圧の測定は請求項1に対応している。なお、出力オフセット電圧を測定するだけでリーク電流の測定を行わない機種においては、第3のトランスファゲート31〜35および第4のトランスファゲート41〜45を省略してよい。
【0035】
次に、高電位側の階調電位VH(1)〜VH(64)と低電位側の階調電位VL(1)〜VL(64)との間のリーク電流の測定方法について説明する。ここでは、高電位側の階調電位VH(1)〜VH(64)の配線と低電位側の階調電位VL(1)〜VL(64)の配線とが互いに隣り合うように配置されているものとする。
【0036】
第3のトランスファゲート31〜35および第4のトランスファゲート41〜45をオフ状態に切り換え、第1のトランスファゲート11〜15および第2のトランスファゲート21〜25をオン状態に切り換える。そして、高電位側の階調基準電位入力VGH(1)〜VGH(5)に高電位を入力し、低電位側の階調基準電位入力VGL(1)〜VGL(5)に低電位を入力する。これにより、高電位側の階調電位VH(1)〜VH(64)と低電位側の階調電位VL(1)〜VL(64)との隣接するものどうし間にリークがあれば、高電位側の階調基準電位入力VGH(1)〜VGH(5)の端子と低電位側の階調基準電位入力VGL(1)〜VGL(5)の端子との間にリーク電流が流れることになるため、リーク電流を測定することができる。これは、請求項7に対応している。
【0037】
なお、上記のリーク電流の測定の説明で明らかなように、リーク電流を測定する機種においては、第1のトランスファゲート11〜15、第2のトランスファゲート21〜25に加えて、第3のトランスファゲート31〜35および第4のトランスファゲート41〜45が必要である。
【0038】
なお、本実施の形態での第1のトランスファゲート11〜15、第2のトランスファゲート21〜25、第3のトランスファゲート31〜35および第4のトランスファゲート41〜45の構成例としては、Nチャネル型MOSトランジスタとPチャネル型MOSトランジスタとを相補的に接続したCMOS型トランスファゲートがある。
【0039】
また、高電位側にある第1のトランスファゲート11〜15および第3のトランスファゲート31〜35をPチャネル型MOSトランジスタで構成し、低電位側にある第2のトランスファゲート21〜25および第4のトランスファゲート41〜45をNチャネル型MOSトランジスタで構成してもよい。この場合は、CMOS型のトランスファゲートに比べて、小面積にすることができる。
【0040】
また、本実施の形態では、階調基準電位入力数を高電位側5本、低電位側5本の場合について説明したが、各5本以外の場合でも同様の回路構成、動作で説明ができる。また、階調電位についても同様に64階調以外の場合でも同様の回路構成、動作で説明ができる。
【0041】
(実施の形態2)
図2は本発明の実施の形態2における液晶駆動回路の構成を示す回路図である。本実施の形態は請求項4に対応している。本実施の形態では、ドット反転駆動対応で階調基準電位入力が高電位側5本、低電位側5本で、液晶パネルの表示階調が64階調で、液晶駆動出力数が2n出力の場合を説明する。
【0042】
図2において、高電位側の階調基準電位入力VGH(1)〜VGH(5)を低インピーダンス変換するための第1のバッファ1〜5と、低電位側の階調基準電位入力VGL(1)〜VGL(5)を低インピーダンス変換するための第2のバッファ6〜10と、第1のバッファ1〜5の出力から高電位側の階調電位VH(1)〜VH(64)を生成するための第1の抵抗分割回路51〜55と、第2のバッファ6〜10の出力から低電位側の階調電位VL(1)〜VL(64)を生成するための第2の抵抗分割回路56〜60と、低電位側の階調電位VL(1)〜VL(64)のうちの1つを選択するための階調選択回路61(1)〜61(n)と、高電位側の階調電位VH(1)〜VH(64)のうちの1つを選択するための階調選択回路62(1)〜62(n)と、階調選択回路61(1)〜61(n)の各出力のうちの1つと階調選択回路62(1)〜62(n)の各出力のうちの1つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力OUT(1)〜OUT(2n)として出力する第3のバッファ71(1)〜71(2n)とにより構成されている。さらに、第1のバッファ1〜5の出力と液晶駆動出力OUT(1)〜OUT(5)とを接続する第1のトランスファゲート111〜115と、第2のバッファ6〜10の出力と液晶駆動出力OUT(6)〜OUT(10)とを接続する第2のトランスファゲート121〜125と、第3のバッファ71(1)〜71(10)と液晶駆動出力OUT(1)〜OUT(10)とを接続する第3のトランスファゲート131〜140とを有している。
【0043】
次に、以上のように構成された液晶駆動回路について、通常の液晶駆動出力OUT(1)〜OUT(2n)の出力動作について説明する。
【0044】
まず、第1のトランスファゲート111〜115および第2のトランスファゲート121〜125をオフ状態とし、第3のトランスファゲート131〜140をオン状態としておき、高電位側の階調基準電位入力VGH(1)〜VGH(5)を第1のバッファ1〜5で低インピーダンス変換した後、第1の抵抗分割回路51〜55で高電位側の階調電位VH(1)〜VH(64)を発生させ、低電位側の階調基準電位入力VGL(1)〜VGL(5)を第2のバッファ6〜10で低インピーダンス変換した後、第2の抵抗分割回路56〜60で低電位側の階調電位VL(1)〜VL(64)を発生させる。
【0045】
続いて、階調選択回路61(1)で低電位側の階調電位VL(1)〜VL(64)のうちの1つを選択し、階調選択回路62(1)で高電位側の階調電位VH(1)〜VH(64)のうちの1つを選択し、第3のバッファ71(1)で階調選択回路61(1)の出力と階調選択回路62(1)の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力OUT(1)を出力する。同様にして、液晶駆動出力OUT(2)〜OUT(2n)も出力する。
【0046】
次に、第1のバッファ1〜5および第2のバッファ6〜10の出力オフセット電圧を直接測定する方法について説明する。
【0047】
まず、第3のトランスファゲート131〜140をオフ状態とし、第1のトランスファゲート111〜115および第2のトランスファゲート121〜125をオン状態とする。これにより、第1のバッファ1〜5の出力オフセット電圧と第2のバッファ6〜10の出力オフセット電圧を液晶駆動出力OUT(1)〜OUT(10)から同時に測定することができる。
【0048】
なお、本実施の形態での第1のトランスファゲート111〜115、第2のトランスファゲート121〜125および第3のトランスファゲート131〜140の構成例としては、CMOS型トランスファゲートがある。
【0049】
また、高電位側にある第1のトランスファゲート111〜115をPチャネル型MOSトランジスタで構成し、低電位側にある第2のトランスファゲート121〜125をNチャネル型MOSトランジスタで構成してもよい。この場合は、CMOS型のトランスファゲートに比べて、小面積にすることができる。
【0050】
また、本実施の形態では、階調基準電位入力数を高電位側5本、低電位側5本の場合について説明したが、各5本以外の場合でも同様の回路構成、動作で説明ができる。また、階調電位についても同様に64階調以外の場合でも同様の回路構成、動作で説明ができる。
【0051】
(実施の形態3)
図3は本発明の実施の形態3における液晶駆動回路の構成を示す回路図である。本実施の形態は請求項10に対応している。本実施の形態では、ドット反転駆動対応で階調基準電位入力が高電位側5本、低電位側5本で、液晶パネルの表示階調が64階調で、液晶駆動出力数が2n出力の場合を説明する。
【0052】
図3において、高電位側の階調基準電位入力VGH(1)〜VGH(5)を低インピーダンス変換するための第1のバッファ1〜5と、低電位側の階調基準電位入力VGL(1)〜VGL(5)を低インピーダンス変換するための第2のバッファ6〜10と、第1のバッファ1〜5の出力から高電位側の階調電位VH(1)〜VH(64)を生成するための第1の抵抗分割回路51〜55と、第2のバッファ6〜10の出力から低電位側の階調電位VL(1)〜VL(64)を生成するための第2の抵抗分割回路56〜60と、低電位側の階調電位VL(1)〜VL(64)のうちの1つを選択するための階調選択回路61(1)〜61(n)と、高電位側の階調電位VH(1)〜VH(64)のうちの1つを選択するための階調選択回路62(1)〜62(n)と、階調選択回路61(1)〜61(n)の各出力のうちの1つと階調選択回路62(1)〜62(n)の各出力のうちの1つとのどちらか一方を選択し、低インピーダンス変換後に液晶駆動出力OUT(1)〜OUT(2n)として出力する第3のバッファ71(1)〜71(2n)とにより構成されている。さらに、高電位側の階調電位VH(1)〜VH(64)のうちの奇数番目と高電位側の1つの階調基準電位入力VGH(5)とを接続する第1のトランスファゲート81(1)〜81(32)と、高電位側の階調電位VH(1)〜VH(64)のうちの偶数番目と低電位側の1つの階調基準電位入力VGL(1)とを接続する第2のトランスファゲート82(1)〜82(32)と、低電位側の階調電位VL(1)〜VL(64)のうちの奇数番目と低電位側の1つの階調基準電位入力VGL(1)とを接続する第3のトランスファゲート83(1)〜83(32)と、低電位側の階調電位VL(1)〜VL(64)のうちの偶数番目と高電位側の1つの階調基準電位入力VGH(5)とを接続する第4のトランスファゲート84(1)〜84(32)と、第1の抵抗分割回路51〜55の各分割点と高電位側の階調電位VH(1)〜VH(64)との間に介挿された第5のトランスファゲート85(1)〜85(64)と、第2の抵抗分割回路56〜60の各分割点と低電位側の階調電位VL(1)〜VL(64)との間に介挿された第6のトランスファゲート86(1)〜86(64)とを有している。
【0053】
次に、以上のように構成された液晶駆動回路について、通常の液晶駆動出力OUT(1)〜OUT(2n)の出力動作について説明する。
【0054】
まず、第1のトランスファゲート81(1)〜81(32)、第2のトランスファゲート82(1)〜82(32)、第3のトランスファゲート83(1)〜83(32)および第4のトランスファゲート84(1)〜84(32)をオフ状態とし、第5のトランスファゲート85(1)〜85(64)および第6のトランスファゲート86(1)〜86(64)をオン状態としておく。高電位側の階調基準電位入力VGH(1)〜VGH(5)を第1のバッファ1〜5で低インピーダンス変換した後、第1の抵抗分割回路51〜55で高電位側の階調電位VH(1)〜VH(64)を発生させ、低電位側の階調基準電位入力VGL(1)〜VGL(5)を第2のバッファ6〜10で低インピーダンス変換した後、第2の抵抗分割回路56〜60で低電位側の階調電位VL(1)〜VL(64)を発生させる。
【0055】
続いて、階調選択回路61(1)で低電位側の階調電位VL(1)〜VL(64)のうちの1つを選択し、階調選択回路62(1)で高電位側の階調電位VH(1)〜VH(64)のうちの1つを選択し、第3のバッファ71(1)で階調選択回路61(1)の出力と階調選択回路62(1)の出力とのうちのどちらか一方を選択し、低インピーダンス変換した後、液晶駆動出力OUT(1)を出力する。同様にして、液晶駆動出力OUT(2)〜OUT(2n)も出力する。
【0056】
次に、高電位側の階調電位VH(1)〜VH(64)における奇数番目の配線と偶数番目の配線との間のリーク電流の測定、および、低電位側の階調電位VL(1)〜VL(64)における奇数番目の配線と偶数番目の配線との間のリーク電流の測定の方法について説明する。ここでは、高電位側の階調電位VH(1)〜VH(64)における奇数番目の配線と偶数番目の配線とを互いに隣り合うように配置されているとともに、低電位側の階調電位VL(1)〜VL(64)における奇数番目の配線と偶数番目の配線とを互いに隣り合うように配置されているものとする。
【0057】
第1のトランスファゲート81(1)〜81(32)、第2のトランスファゲート82(1)〜82(32)、第3のトランスファゲート83(1)〜83(32)および第4のトランスファゲート84(1)〜84(32)をオン状態に切り換え、第5のトランスファゲート85(1)〜85(64)および第6のトランスファゲート86(1)〜86(64)をオフ状態に切り換える。さらに、高電位側の階調基準電位入力VGH(5)に高電位を入力し、低電位側の階調基準電位入力VGL(1)に低電位を入力する。これにより、高電位側の階調電位VH(1)〜VH(64)の隣接するものどうし間、あるいは、低電位側の階調電位VL(1)〜VL(64)の隣接するものどうし間にリークがあれば、高電位側の階調基準電位入力VGH(5)の端子と低電位側の階調基準電位入力VGL(1)の端子との間にリーク電流が流れることになるため、リーク電流を測定することができる。
【0058】
なお、本実施の形態での第1から第6までのトランスファゲートの構成例としては、CMOS型トランスファゲートがある。
【0059】
また、高電位側にある第1のトランスファゲート81(1)〜81(32)と、第4のトランスファゲート84(1)〜84(32)と、第5のトランスファゲート85(1)〜85(64)とをPチャネル型MOSトランジスタで構成し、低電位側にある第2のトランスファゲート82(1)〜82(32)と、第3のトランスファゲート83(1)〜83(32)と、第6のトランスファゲート86(1)〜86(64)とをNチャネル型MOSトランジスタで構成してもよい。この場合は、CMOS型のトランスファゲートに比べて、小面積にすることができる。
【0060】
また、本実施の形態では、リーク電流の測定として、高電位側の階調基準電位入力VGH(5)に高電位を入力し、低電位側の階調基準電位入力VGL(1)に低電位を入力する構成としたが、他の高電位側の階調基準電位入力VGH(1)〜VGH(4)のうちの1つに高電位を入力し、他の低電位側の階調基準電位入力VGL(2)〜VGL(5)のうちの1つに低電位を入力する構成としてもよい。この場合も、同様の動作でリーク電流を測定することができる。
【0061】
また、本実施の形態では、階調基準電位入力数を高電位側5本、低電位側5本の場合について説明したが、各5本以外の場合でも同様の回路構成、動作で説明ができる。また、階調電位についても同様に64階調以外の場合でも同様の回路構成、動作で説明ができる。
【0062】
【発明の効果】
本発明によれば、複数の第1のバッファの出力オフセット電圧と複数の第2のバッファの出力オフセット電圧とを直接測定することができる。
【0063】
また、複数の第1のバッファの出力オフセット電圧と複数の第2のバッファの出力オフセット電圧との直接の測定を同時に行うことができ、効率が良い。
【0064】
また、複数の第1の階調電位と複数の第2の階調電位との間のリーク電流を測定することができる。
【0065】
また、複数の第1の階調電位どうし間のリーク電流や複数の第2の階調電位どうし間のリーク電流を測定することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1における液晶駆動回路の構成を示す回路図
【図2】本発明の実施の形態2における液晶駆動回路の構成を示す回路図
【図3】本発明の実施の形態3における液晶駆動回路の構成を示す回路図
【図4】従来の技術における液晶駆動回路の構成を示す回路図
【符号の説明】
1〜5 第1のバッファ
6〜10 第2のバッファ
11〜15 第1のトランスファゲート
21〜25 第2のトランスファゲート
31〜35 第3のトランスファゲート
41〜45 第4のトランスファゲート
51〜55 第1の抵抗分割回路
56〜60 第2の抵抗分割回路
61(1)〜61(n) 階調選択回路
62(1)〜62(n) 階調選択回路
71(1)〜71(2n) 第3のバッファ
81(1)〜81(32) 第1のトランスファゲート
82(1)〜82(32) 第2のトランスファゲート
83(1)〜83(32) 第3のトランスファゲート
84(1)〜84(32) 第4のトランスファゲート
85(1)〜85(64) 第5のトランスファゲート
86(1)〜86(64) 第6のトランスファゲート
111〜115 第1のトランスファゲート
121〜125 第2のトランスファゲート
131〜140 第3のトランスファゲート
VGH(1)〜VGH(5) 高電位側の階調基準電位入力
VGL(1)〜VGL(5) 低電位側の階調基準電位入力
VH(1)〜VH(64) 高電位側の階調電位
VL(1)〜VL(64) 低電位側の階調電位
OUT(1)〜OUT(2n) 液晶駆動出力
Claims (15)
- 複数の高電位側の階調基準電位入力を複数の第1のバッファで低インピーダンス化した上で複数の第1の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第2のバッファで低インピーダンス化した上で複数の第2の抵抗分割回路により複数の低電位側の階調電位を生成する液晶駆動回路において、
前記複数の第1のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第1のトランスファゲートと、
前記複数の第2のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第2のトランスファゲートとを備え、かつ、
前記複数の第1のトランスファゲートのオン/オフ制御と前記複数の第2のトランスファゲートのオン/オフ制御とを排他的に行うように構成してあることを特徴とする液晶駆動回路。 - 前記第1および第2のトランスファゲートはCMOS型トランジスタで構成されている請求項1に記載の液晶駆動回路。
- 前記第1のトランスファゲートはPチャネル型MOSトランジスタで構成され、前記第2のトランスファゲートはNチャネル型MOSトランジスタで構成されている請求項1に記載の液晶駆動回路。
- 複数の高電位側の階調基準電位入力を複数の第1のバッファで低インピーダンス化した上で複数の第1の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第2のバッファで低インピーダンス化した上で複数の第2の抵抗分割回路により複数の低電位側の階調電位を生成し、前記生成した高電位側および低電位側の階調電位を選択した上で複数の第3のバッファから液晶駆動出力として出力する液晶駆動回路において、
前記複数の第1のバッファの出力の各々とこれと同数の前記第3のバッファの出力の各々との間にそれぞれ介挿した複数の第1のトランスファゲートと、
前記複数の第2のバッファの出力の各々とこれと同数の前記第3のバッファの前記のものとは別の出力の各々との間にそれぞれ介挿した複数の第2のトランスファゲートと、
前記第3のバッファの出力と前記複数の第1および第2のトランスファゲートとの接続点と前記第3のバッファとの間にそれぞれ介挿した複数の第3のトランスファゲートとを備え、かつ、
前記複数の第1および第2のトランスファゲートのオン/オフ制御と前記複数の第3のトランスファゲートのオン/オフ制御とを排他的に行うように構成してあることを特徴とする液晶駆動回路。 - 前記第1、第2および第3のトランスファゲートはCMOS型トランジスタで構成されている請求項4に記載の液晶駆動回路。
- 前記第1のトランスファゲートはPチャネル型MOSトランジスタで構成され、前記第2のトランスファゲートはNチャネル型MOSトランジスタで構成され、前記第3のトランスファゲートはCMOS型トランジスタで構成されている請求項4に記載の液晶駆動回路。
- 複数の高電位側の階調基準電位入力を複数の第1のバッファで低インピーダンス化した上で複数の第1の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第2のバッファで低インピーダンス化した上で複数の第2の抵抗分割回路により複数の低電位側の階調電位を生成する液晶駆動回路において、
前記複数の第1のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第1のトランスファゲートと、
前記複数の第2のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第2のトランスファゲートと、
前記複数の第1のバッファの出力の各々と前記複数の第1のトランスファゲートとの接続点の各々と、前記複数の第1のバッファの出力の各々との間にそれぞれ介挿した複数の第3のトランスファゲートと、
前記複数の第2のバッファの出力の各々と前記複数の第2のトランスファゲートとの接続点の各々と、前記複数の第2のバッファの出力の各々との間にそれぞれ介挿した複数の第4のトランスファゲートとを備え、かつ、
前記複数の第1および第2のトランスファゲートのオン/オフ制御と前記複数の第3および第4のトランスファゲートのオン/オフ制御とを排他的に行うように構成してあることを特徴とする液晶駆動回路。 - 前記第1、第2、第3および第4のトランスファゲートはCMOS型トランジスタで構成されている請求項7に記載の液晶駆動回路。
- 前記第1および第3のトランスファゲートはPチャネル型MOSトランジスタで構成され、前記第2および第4のトランスファゲートはNチャネル型MOSトランジスタで構成されている請求項7に記載の液晶駆動回路。
- 複数の高電位側の階調基準電位入力を複数の第1のバッファで低インピーダンス化した上で複数の第1の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第2のバッファで低インピーダンス化した上で複数の第2の抵抗分割回路により複数の低電位側の階調電位を生成する液晶駆動回路において、
前記複数の高電位側の階調電位の奇数番目の各々と前記1つの高電位側の階調基準電位入力との間にそれぞれ介挿した複数の第1のトランスファゲートと、
前記複数の高電位側の階調電位の偶数番目の各々と前記1つの低電位側の階調基準電位入力との間にそれぞれ介挿した複数の第2のトランスファゲートと、
前記複数の低電位側の階調電位の奇数番目の各々と前記1つの低電位側の階調基準電位入力との間にそれぞれ介挿した複数の第3のトランスファゲートと、
前記複数の低電位側の階調電位の偶数番目の各々と前記1つの高電位側の階調基準電位入力との間にそれぞれ介挿した複数の第4のトランスファゲートと
前記複数の第1の抵抗分割回路の各分割点と前記複数の高電位側の階調電位の各々との間にそれぞれ介挿した複数の第5のトランスファゲートと、
前記複数の第2の抵抗分割回路の各分割点と前記複数の低電位側の階調電位の各々との間にそれぞれ介挿した複数の第6のトランスファゲートとを備え、かつ、
前記複数の第1から第4までのトランスファゲートのオン/オフ制御と前記複数の第5および第6のトランスファゲートのオン/オフ制御とを排他的に行うように構成してあることを特徴とする液晶駆動回路。 - 前記第1から第6までのトランスファゲートはCMOS型トランジスタで構成されている請求項10に記載の液晶駆動回路。
- 前記第1、第4および第5のトランスファゲートはPチャネル型MOSトランジスタで構成され、前記第2、第3および第6のトランスファゲートはNチャネル型MOSトランジスタで構成されている請求項10に記載の液晶駆動回路。
- 複数の高電位側の階調基準電位入力を複数の第1のバッファで低インピーダンス化した上で複数の第1の抵抗分割回路により複数の高電位側の階調電位を生成し、複数の低電位側の階調基準電位入力を複数の第2のバッファで低インピーダンス化した上で複数の第2の抵抗分割回路により複数の低電位側の階調電位を生成する液晶駆動回路において、
前記複数の第1のバッファの出力の各々と前記複数の低電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第1のトランスファゲートと、
前記複数の第2のバッファの出力の各々と前記複数の高電位側の階調基準電位入力の各々との間にそれぞれ介挿した複数の第2のトランスファゲートと、
前記複数の第1のバッファの出力の各々と前記複数の第1のトランスファゲートとの接続点の各々と、前記複数の第1のバッファの出力の各々との間にそれぞれ介挿した複数の第3のトランスファゲートと、
前記複数の第2のバッファの出力の各々と前記複数の第2のトランスファゲートとの接続点の各々と、前記複数の第2のバッファの出力の各々との間にそれぞれ介挿した複数の第4のトランスファゲートとを備え、かつ、
前記複数の第1のトランスファゲートのオン/オフ制御と前記複数の第2のトランスファゲートのオン/オフ制御とを排他的に行う出力オフセット電圧の測定モードと、
前記複数の第1および第2のトランスファゲートのオン/オフ制御と前記複数の第3および第4のトランスファゲートのオン/オフ制御とを排他的に行うリーク電流の測定モードとを備えていることを特徴とする液晶駆動回路。 - 前記第1、第2、第3および第4のトランスファゲートはCMOS型トランジスタで構成されている請求項13に記載の液晶駆動回路。
- 前記第1および第3のトランスファゲートはPチャネル型MOSトランジスタで構成され、前記第2および第3のトランスファゲートはNチャネル型MOSトランジスタで構成されている請求項13に記載の液晶駆動回路。
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Cited By (2)
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JP2008216442A (ja) * | 2007-03-01 | 2008-09-18 | Nec Electronics Corp | 表示パネルのデータ側駆動回路、及びそのテスト方法 |
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2002
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008216442A (ja) * | 2007-03-01 | 2008-09-18 | Nec Electronics Corp | 表示パネルのデータ側駆動回路、及びそのテスト方法 |
WO2011048723A1 (ja) * | 2009-10-22 | 2011-04-28 | パナソニック株式会社 | 表示パネル駆動用の半導体集積回路、表示パネルの駆動モジュールおよび表示装置 |
JP5148751B2 (ja) * | 2009-10-22 | 2013-02-20 | パナソニック株式会社 | 表示パネル駆動用の半導体集積回路、表示パネルの駆動モジュールおよび表示装置 |
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