JPH07131347A - Ａ／ｄ変換器テスト回路及びｄ／ａ変換器テスト回路 - Google Patents

Abstract

(57)【要約】 【目的】 Ａ／Ｄ変換器の良否を迅速に判定する。 【構成】 Ａ／Ｄ変換器１２ａ，１２ｂの出力の上位ビ
ットＤ_1a，Ｄ_1bの排他的論理和、Ａ／Ｄ変換器１２ｂ，
１２ｃの出力の上位ビットＤ_1b，Ｄ_1cの排他的論理和、
がそれぞれＥＸＯＲゲート１３ａ，１３ｂによって得ら
れる。両ゲートの出力の論理和がＯＲゲート１３ｃによ
って得られる。Ｄ_1a，Ｄ_1b，Ｄ_1cが全て等しい場合のみ
ＯＲゲート１３ｃの出力は“Ｌ”となる。トライステー
トバッファ１５ａの制御端にはＯＲゲート１３ｃの出力
が与えられ、入力端にはＤ_1cが与えられる。 【効果】 Ａ／Ｄ変換器の全てが正常の場合にはＤ_1a，
Ｄ_1b，Ｄ_1cが全て等しく、トライステートバッファ１５
ａの出力端にはこれらの値が与えられる。Ａ／Ｄ変換器
の一部が異常の場合には、トライステートバッファ１５
ａの出力端はハイインピーダンス状態となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＡ／Ｄ変換器又はＤ／
Ａ変換器をテストする技術に関し、特に複数のＡ／Ｄ変
換器又は複数のＤ／Ａ変換器を同時にテストする技術に
関するものである。

【０００２】

【従来の技術】近年の半導体技術の進歩により、連続的
なアナログ量である映像信号、音声信号等をアナログ信
号で処理する代わりに、これらを離散的なディジタル量
に変換し、ディジタル信号出処理することによってシス
テムの多機能化、高精度化することが可能になってい
る。これに伴い、従来はディジタル信号処理回路とは別
に用いられていたＡ／Ｄ（アナログ／ディジタル）変換
器やＤ／Ａ（ディジタル／アナログ）変換器がディジタ
ル信号処理回路と同一の半導体集積回路上で実現される
ようになってきた。

【０００３】図２７は信号処理システム１０１のブロッ
ク図である。信号処理システム１０１はアナログ信号Ａ
Ｉを入力し、アナログ信号ＡＯを出力する。信号処理シ
ステム１０１は直列に接続されたＡ／Ｄ変換器１０２、
ディジタル信号処理回路１０３及びＤ／Ａ変換器１０４
を備えている。

【０００４】信号処理システム１０１に入力されたアナ
ログ信号ＡＩは、Ａ／Ｄ変換器１０２において一定周期
でサンプリングされ、Ａ／Ｄ変換されてディジタル信号
ＤＩへと変換される。ディジタル信号処理回路１０３は
ディジタル信号ＤＩを受け、所定のディジタル信号処理
を行い、その結果であるディジタル信号ＤＯを出力す
る。ディジタル信号ＤＯはＤ／Ａ変換器１０４において
Ｄ／Ａ変換され、アナログ信号ＡＯが出力される。この
ように構成された信号処理システム１０１は同一の半導
体集積回路上に設けられる。

【０００５】しかも、Ａ／Ｄ変換器やＤ／Ａ変換器はそ
れぞれ一つずつのみ設けられるものではない。図２８は
「複数の高速ＡＤＣを内蔵した映像信号処理ＬＳＩ」
（１９９２年電子情報通信学会春季大会、講演番号Ｃ−
６１１、丸川他）の予稿集において開示された半導体集
積回路のブロック図であり、２つのＡ／Ｄ変換器及び２
つのＤ／Ａ変換器が集積されていることが示されてい
る。

【０００６】ところで半導体集積回路に内蔵されたＡ／
Ｄ変換器やＤ／Ａ変換器の性能の評価や、量産時におけ
る良品の選別を行わなければならない場合がある。この
ような場合、Ａ／Ｄ変換器にテスト端子を設けて単体の
Ａ／Ｄ変換器と同様に評価するテスト方法が従来から知
られている。このテスト端子の機能を多重化して、テス
ト状態と実動作状態とを切り換えることにより、実質的
に端子数の増加を抑えるテスト方法も知られている。

【０００７】また、回路内部にＡ／Ｄ変換器を選択する
手段を設け、選択されたＡ／Ｄ変換器についてのみテス
トを行うテスト方法も知られている。図２９は「ＡＤ／
ＤＡ変換器内蔵ビデオ信号処理ＬＳＩ」（ＩＣＤ８９−
１１９、岡田他）において開示された、Ａ／Ｄ変換器及
びＤ／Ａ変換器のテストを行う方法を表すブロック図で
ある。ここで開示される方法では、Ａ／Ｄ変換器のテス
トに用いられるアナログデータがアナログスイッチを介
してＡ／Ｄ変換器に与えられる。そしてＡ／Ｄ変換器に
おける変換により得られたディジタル信号はスイッチ及
びテストバスを介して入出力バッファへと与えられる。

【０００８】複数個のＡ／Ｄ変換器をテストする場合に
は、ブロック選択レジスタによって他のＡ／Ｄ変換器が
選択される。これにより、半導体集積回路に内蔵された
複数個のＡ／Ｄ変換器を、単体のＡ／Ｄ変換器と同様に
評価することができる。

【０００９】

【発明が解決しようとする課題】半導体集積回路に内蔵
された複数のＡ／Ｄ変換器や複数のＤ／Ａ変換器の性能
評価や量産時における良品の選別を、従来のテスト方法
で行うと、Ａ／Ｄ変換器に別途テスト端子が必要とな
り、複数個のＡ／Ｄ変換器が内蔵されている場合にはテ
スト端子の分だけ半導体集積回路の端子数が余分に必要
となる。

【００１０】これを回避するため、テスト端子の機能を
多重化したり、テストされるべきＡ／Ｄ変換器等を選択
してテストを行っても、全てのＡ／Ｄ変換器、Ｄ／Ａ変
換器をテストするには非常に多くのテスト時間を必要と
するという問題点があった。

【００１１】特に量産時の良品選別に対してこのような
テスト方法を用いることは、時間的制約上、実際には困
難である。しかも上記の問題点は、同一の半導体集積回
路において内蔵されるＡ／Ｄ変換器、Ｄ／Ａ変換器の数
が増大し、集積度が向上するにつれて一層顕著なものに
なってくる。

【００１２】この発明は上記の問題点を解消するために
なされたもので、Ａ／Ｄ変換器、Ｄ／Ａ変換器の数が増
大しても、迅速にこれらの良否を判断することが可能な
テストを実行できるテスト回路を提供することを目的と
している。

【００１３】

【課題を解決するための手段】この発明の第１の態様に
かかるＡ／Ｄ変換器テスト回路は、ディジタル信号であ
る変換器出力をそれぞれが出力する、複数のＡ／Ｄ変換
器の良否をテストするＡ／Ｄ変換器テスト回路であっ
て、（ａ）前記Ａ／Ｄ変換器の前記変換器出力が全て一
致するか否かを検出し、一致検出信号を出力する一致検
出回路と、（ｂ）前記一致検出信号によって制御され、
前記Ａ／Ｄ変換器の良否を示すテスト結果出力を与える
出力部とを備える。

【００１４】また、この発明の第２の態様にかかるＡ／
Ｄ変換器テスト回路は、Ｎビットのディジタル信号であ
る変換器出力をそれぞれが出力する、Ｍ個のＡ／Ｄ変換
器の良否をテストするＡ／Ｄ変換器テスト回路であっ
て、（ａ）第１端と、Ｋ番目（１≦Ｋ≦Ｍ）の前記Ａ／
Ｄ変換器の出力する前記変換器出力の第Ｌビット目（１
≦Ｌ≦Ｎ）が与えられる第２端と、自身の前記第１端へ
自身の前記第２端に与えられた値を伝達するか否かを制
御する制御端とを含むスイッチＳ_KLと、（ｂ）前記スイ
ッチＳ_KLの含む前記制御端の全てに共通して接続され、
選択信号が与えられる制御端子と、（ｃ）前記スイッチ
Ｓ_1L，Ｓ_2L，…，Ｓ_MLの前記第１端を共通して接続する
テスト結果出力端子Ｔ_L とを備える。

【００１５】またこの発明の第３の態様にかかるＤ／Ａ
変換器テスト回路は、デジタル信号をＤ／Ａ変換して変
換電流を流すＤ／Ａ変換器の良否をテストするＤ／Ａ変
換器テスト回路であって、（ａ）前記Ｄ／Ａ変換器にデ
ィジタル信号であるテスト信号を与えるテスト信号入力
回路と、（ｂ）前記Ｄ／Ａ変換器の変換電流の和を出力
する出力部とを備えるまたこの発明の第４の態様にかか
るＤ／Ａ変換器テスト回路は、それぞれが、Ｎビットの
ディジタル信号をビット毎に入力するＮ個の入力端を有
し、前記デジタル信号をＤ／Ａ変換して変換電流を流す
２Ｍ個のＤ／Ａ変換器の良否をテストするＤ／Ａ変換器
テスト回路であって、（ａ）Ｎビットのテスト信号をビ
ット毎に入力するＮ個のテスト信号入力端子と、（ｂ）
テスト結果出力端子と、（ｃ）第Ｊ番目（１≦Ｊ≦Ｍ）
の前記Ｄ／Ａ変換器の第Ｌ番目（１≦Ｌ≦Ｎ）の前記入
力端に接続された第１端と、第Ｌ番目の前記テスト信号
入力端子に与えられた値が与えられる第２端と、自身の
前記第１端へ自身の前記第２端に与えられた値を伝達す
るか否かを制御する制御端とを含むスイッチＳ_JLと、
（ｃ）第Ｋ番目（（Ｍ＋１）≦Ｋ≦２Ｍ）の前記Ｄ／Ａ
変換器の第Ｌ番目の前記入力端に接続された第１端と、
前記第Ｌ番目のテスト信号入力端子に与えられた値と相
補的な値が与えられる第２端と、自身の前記第１端へ自
身の前記第２端に与えられた値を伝達するか否かを制御
する制御端とを含むスイッチＳ_KLと、（ｄ）前記スイッ
チＳ_JL，Ｓ_KLの含む前記制御端の全てに共通して接続さ
れ、選択信号が与えられる制御端子と、（ｅ）前記Ｄ／
Ａ変換器の前記変換電流の全てを前記テスト結果出力端
子に与えるか否かを前記選択信号に基づいて制御する出
力部とを備える。

【００１６】

【作用】この発明の第１の態様にかかるＡ／Ｄ変換器テ
スト回路において、全てのＡ／Ｄ変換器に同一のアナロ
グ信号が入力される。そして全てのＡ／Ｄ変換器が正常
であれば、全てのＡ／Ｄ変換器の変換器出力は同一であ
る。よって一致検出信号が活性化され、一致検出信号に
よって制御される出力部はテスト結果出力を与える。

【００１７】この発明の第２の態様にかかるＡ／Ｄ変換
器テスト回路において、全てのＡ／Ｄ変換器に同一のア
ナログ信号が入力される。そして全てのＡ／Ｄ変換器が
正常であればテスト結果出力端子において互いに相補的
な２つの値のいずれかが出力される。一方、いずれかの
Ａ／Ｄ変換器が異常であればテスト結果出力端子におい
て上記の相補的な２つの値の中間の値が出力される。

【００１８】この発明の第３の態様にかかるＤ／Ａ変換
器テスト回路において、Ｄ／Ａ変換器に対しテスト信号
が入力される。全てのＤ／Ａ変換器が正常であれば、変
換電流の和はテスト信号の値に比例する。

【００１９】この発明の第４の態様にかかるＤ／Ａ変換
器テスト回路において、第１乃至第Ｍ番目のＤ／Ａ変換
器に対しテスト信号が入力される。一方、第（Ｍ＋１）
番目乃至第２Ｍ番目のＤ／Ａ変換器に対しては上記のテ
スト信号と相補的な信号が与えられる。そして全てのＤ
／Ａ変換器が正常であれば、上記のテスト信号の値が変
化してもテスト結果出力端子において得られる変換電流
は一定となる。一方、いずれかのＤ／Ａ変換器が異常で
あれば、上記のテスト信号の値の変化に対してテスト結
果出力端子において得られる変換電流も変化する。

【００２０】

【実施例】Ａ．第１実施例： （Ａ−１）基本的な考え方：図１はこの発明の第１実施
例にかかるＡ／Ｄ変換器テスト回路９１を含んだ半導体
集積回路１０の構成を示す回路図である。半導体集積回
路１０は、３つのアナログ入力端子１１ａ，１１ｂ，１
１ｃと、これらのアナログ入力端子に対応して設けられ
た２ビットのＡ／Ｄ変換器１２ａ，１２ｂ，１２ｃと、
これらのＡ／Ｄ変換器に対応して設けられたディジタル
信号処理回路１４ａ，１４ｂ，１４ｃと、この発明にか
かるＡ／Ｄ変換器テスト回路９１を構成する一致検出回
路１３及び出力部１５並びにテスト結果出力端子１６
ａ，１６ｂとを備えている。

【００２１】Ａ／Ｄ変換器１２ａ，１２ｂ，１２ｃはそ
れぞれアナログ入力端子１１ａ，１１ｂ，１１ｃに与え
られたアナログ信号Ａ_a ，Ａ_b ，Ａ_c をＡ／Ｄ変換し、
それぞれ２ビットのディジタル信号Ｄ_1aＤ_0a，Ｄ
_1bＤ_0b，Ｄ_1cＤ_0cをディジタル信号処理回路１４ａ，１
４ｂ，１４ｃに伝達する。半導体集積回路１０における
Ａ／Ｄ変換器１２ａ，１２ｂ，１２ｃのディジタル信号
処理回路１４ａ，１４ｂ，１４ｃに対する関係は、図１
００に示された従来の技術における信号処理システム１
０１におけるＡ／Ｄ変換器１０２のディジタル信号処理
回路１０３に対する関係と同一であり、ディジタル信号
Ｄ_1aＤ_0a，Ｄ_1bＤ_0b，Ｄ_1cＤ_0cはディジタル信号ＤＩに
対応する。

【００２２】一致検出回路１３は、ディジタル信号処理
回路１４ａ，１４ｂ，１４ｃと並列の関係にあってＡ／
Ｄ変換器１２ａ，１２ｂ，１２ｃへ続続されている。一
致検出回路１３は４つのＥＸＯＲゲート１３ａ，１３
ｂ，１３ｄ，１３ｅ及び２つのＯＲゲート１３ｃ，１３
ｆを備えている。また、出力部１５は２つのトライステ
ートバッファ１５ａ，１５ｂを備えている。

【００２３】Ａ／Ｄ変換器１２ａ，１２ｂ，１２ｃをテ
ストする場合にはアナログ入力端子１１ａ，１１ｂ，１
１ｃの全てに同一のアナログ信号ＡＩを与える。これは
例えば図１において示されるようにアナログ信号発生器
１００へとアナログ入力端子１１ａ，１１ｂ，１１ｃを
共通して接続することによって実現できる。

【００２４】Ａ／Ｄ変換器１２ａ，１２ｂ，１２ｃの全
てが正常であれば、同一のアナログ信号ＡＩに対応し
て、互いに等しいディジタル信号Ｄ_1aＤ_0a，Ｄ_1bＤ_0b，
Ｄ_1cＤ_0cを出力する。一方、一致検出回路１３はディジ
タル信号Ｄ_1aＤ_0a，Ｄ_1bＤ_0b，Ｄ_1cＤ_0cが互いに一致す
るか否かを検出する。よって、一致検出回路１３の出力
によってＡ／Ｄ変換器１２ａ，１２ｂ，１２ｃの全てが
正常あるか否かが判断できることになる。出力部１５は
その判断をテスト結果出力端子１６ａ，１６ｂを介して
外部に伝達するものである。

【００２５】（Ａ−２）一致検出回路１３の説明：ＥＸ
ＯＲゲート１３ａの２つの入力端は、Ａ／Ｄ変換器
Ａ_a ，Ａ_b の上位ビット側の出力端にそれぞれ接続され
る。即ち、ＥＸＯＲゲート１３ａの２つの入力端にはデ
ィジタル信号Ｄ_1a，Ｄ_1bがそれぞれ与えられる。同様に
してＥＸＯＲゲート１３ｂの２つの入力端は、Ａ／Ｄ変
換器Ａ_b ，Ａ_c の上位ビット側の出力端にそれぞれ接続
される。即ち、ＥＸＯＲゲート１３ｂの２つの入力端に
はディジタル信号Ｄ_1b，Ｄ_1cがそれぞれ与えられる。Ｏ
Ｒゲート１３ｃはＥＸＯＲゲート１３ａ，１３ｂの出力
の論理和を採って出力する。よってＯＲゲート１３ｃは
ディジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cの全てが“Ｈ”
（“１”）又は“Ｌ”（“０”）に一致した場合のみ
“Ｌ”を出力し、それ以外では“Ｈ”を出力する。

【００２６】同様にして、ＥＸＯＲゲート１３ｄの２つ
の入力端は、Ａ／Ｄ変換器Ａ_a ，Ａ_b の下位ビット側の
出力端にそれぞれ接続される。即ち、ＥＸＯＲゲート１
３ｄの２つの入力端にはディジタル信号Ｄ_0a，Ｄ_0bがそ
れぞれ与えられる。同様にしてＥＸＯＲゲート１３ｅの
２つの入力端は、Ａ／Ｄ変換器Ａ_b ，Ａ_c の下位ビット
側の出力端にそれぞれ接続される。即ち、ＥＸＯＲゲー
ト１３ｅの２つの入力端にはディジタル信号Ｄ_0b，Ｄ_0c
がそれぞれ与えられる。ＯＲゲート１３ｆはＥＸＯＲゲ
ート１３ｄ，１３ｅの出力の論理和を採って出力する。
よってＯＲゲート１３ｆはディジタル信号Ｄ_0a，Ｄ_0b，
Ｄ_0cの全てが“Ｈ”（“１”）又は“Ｌ”（“０”）に
一致した場合のみ“Ｌ”を出力し、それ以外では“Ｈ”
を出力する。

【００２７】ＥＸＯＲゲート１３ｄ，１３ｅ及びＯＲゲ
ート１３ｃ，１３ｆはＭＯＳトランジスタによって具体
的に実現可能である。図２及び図３はＥＸＯＲゲート１
３ｄ（１３ｅ）及びＯＲゲート１３ｃ（１３ｆ）をＭＯ
Ｓトランジスタで構成した態様を示す回路図である。い
ずれの図においても、記号Ｉ₁ ，Ｉ₂ は入力端を、記号
Ｏは出力端を示す。また、高電位点２５１は“Ｈ”に対
応し（本実施例では電源電位を与える）、低電位点２５
２は“Ｌ”に対応する（本実施例では接地電位を与え
る）。

【００２８】（Ａ−３）出力部１５の説明：出力部１５
において設けられるトライステートバッファ１５ａ，１
５ｂは負論理の制御端を有しており、制御端の論理が
“Ｌ”になると入力端に与えられた信号をそのまま出力
端に伝達する。その一方、制御端の論理が“Ｈ”になる
と出力端はハイインピーダンス状態（“Ｚ”）となる。

【００２９】トライステートバッファ１５ａ，１５ｂは
ＭＯＳトランジスタによって具体的に実現可能であり、
図４はトライステートバッファ１５ａ（１５ｂ）をＭＯ
Ｓトランジスタで構成した態様を示す回路図である。記
号Ｉは入力端を、記号Ｏは出力端を、そして記号Ｃは制
御端を、それぞれ示す。トライステートバッファの最終
段には高電位点２５１から低電位点２５２へ直列に接続
されたＰＭＯＳトランジスタ２５４及びＮＭＯＳトラン
ジスタ２５５が設けられている。両トランジスタ２５
４，２５５のドレインは共通して出力端Ｏに接続されて
いる。

【００３０】トランジスタ２５４のゲートには制御端Ｃ
に与えられた論理の反転と入力端Ｉに与えられた論理の
論理積の反転が与えられる。また、トランジスタ２５５
のゲートには制御端Ｃに与えられた論理と入力端Ｉに与
えられた論理との論理和の反転が与えられる。

【００３１】トライステートバッファ１５ａ，１５ｂの
制御端にはＯＲゲート１３ｃ，１３ｆの出力がそれぞれ
与えられ、トライステートバッファ１５ａの入力端には
Ａ／Ｄ変換器１２ａ，１２ｂ，１２ｃのいずれかの上位
ビット側の出力（ディジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cのい
ずれかであり、ここではＤ_1c）が与えられる。またトラ
イステートバッファ１５ｂの入力端にはＡ／Ｄ変換器１
２ａ，１２ｂ，１２ｃのいずれかの下位ビット側の出力
（ディジタル信号Ｄ_0a，Ｄ_0b，Ｄ_0cのいずれかであり、
ここではＤ_0c）が与えられる。

【００３２】いま、全てのＡ／Ｄ変換器１２ａ，１２
ｂ，１２ｃが正常に動作していれば、ディジタル信号Ｄ
_0a，Ｄ_0b，Ｄ_0cは互いに一致し、かつディジタル信号Ｄ
_1a，Ｄ_1b，Ｄ_1cも互いに一致する。このためＯＲゲート
１３ｃ，１３ｆの出力はいずれも“Ｌ”となり、トライ
ステートバッファ１５ａ，１５ｂはそれぞれその出力端
にディジタル信号Ｄ_1c（＝Ｄ_1a＝Ｄ_1b）及びディジタル
信号Ｄ_0c（＝Ｄ_0a＝Ｄ_0b）を与える。

【００３３】一方、Ａ／Ｄ変換器１２ａ，１２ｂ，１２
ｃのいずれかが正常に動作しない場合には同一のアナロ
グ信号ＡＩに対して異なるディジタル信号Ｄ_1aＤ_0a，Ｄ
_1bＤ_0b，Ｄ_1cＤ_0cが生成される。このような場合にはＯ
Ｒゲート１３ｃ，１３ｆの出力の少なくともいずれか一
方が“Ｈ”となるので、トライステートバッファ１５
ａ，１５ｂの少なくともいずれか一方が“Ｚ”となる。

【００３４】従って、アナログ信号ＡＩとして、Ａ／Ｄ
変換器１２ａ，１２ｂ，１２ｃが出力し得る全てのパタ
ーンに対応するもの（本実施例ではＡ／Ｄ変換器１２
ａ，１２ｂ，１２ｃが２ビットであるので、“００”，
“０１”，“１０”，“１１”の４つのパターンに対応
するアナログ信号）をアナログ入力端子１１ａ，１１
ｂ，１１ｃに共通して与えることでこれらのＡ／Ｄ変換
器の全てをテストすることができる。即ち、トライステ
ートバッファ１５ａ，１５ｂのそれぞれに接続されたテ
スト結果出力端子１６ａ，１６ｂが“Ｚ”となることが
なければＡ／Ｄ変換器１２ａ，１２ｂ，１２ｃの全てが
正常であり、テスト結果出力端子１６ａ，１６ｂはそれ
ぞれディジタル信号Ｄ_1c（＝Ｄ_1a＝Ｄ_1b），Ｄ_0c（＝Ｄ
_0a＝Ｄ_0b）を出力する。そして、テスト結果出力端子１
６ａにおいて“Ｚ”が生じたならば、Ａ／Ｄ変換器１２
ａ，１２ｂ，１２ｃのいずれかの上位ビットの出力が異
常であることが、またテスト結果出力端子１６ｂにおい
て“Ｚ”が生じたならば、Ａ／Ｄ変換器１２ａ，１２
ｂ，１２ｃのいずれかの下位ビットの出力が異常である
ことが、それぞれ検出される。

【００３５】以上のように、第１実施例に示された発明
においては複数のＡ／Ｄ変換器の良否を一度にテストす
ることができ、迅速な良否判断を行うことが容易に行え
る。

【００３６】Ｂ．第２実施例： （Ｂ−１）基本的な考え方：図５はこの発明の第２実施
例にかかるＡ／Ｄ変換器テスト回路９２を含んだ半導体
集積回路２０の構成を示す回路図である。半導体集積回
路２０は、半導体集積回路１０の一致検出回路１３及び
出力部１５をそれぞれ一致検出回路２３及び出力部２５
に置換した構成となっており、Ａ／Ｄ変換器テスト回路
９２は一致検出回路２３及び出力部２５並びにテスト結
果出力端子１６ａ，１６ｂから構成されている。

【００３７】一致検出回路２３は一致検出回路１３と類
似して、ディジタル信号Ｄ_1aＤ_0a，Ｄ_1bＤ_0b，Ｄ_1cＤ_0c
が互いに一致しているか否かを検出する。一致検出回路
２３は２つのＮＡＮＤゲート２３ａ，２３ｃと、２つの
ＮＯＲゲート２３ｂ，２３ｄを備えている。

【００３８】ＮＡＮＤゲート２３ａ，２３ｃ及びＮＯＲ
ゲート２３ｂ，２３ｄはいずれもＭＯＳトランジスタを
用いて実現することができる。図６及び図７は、それぞ
れＮＡＮＤゲート２３ａ（２３ｃ）及びＮＯＲゲート２
３ｂ（２３ｄ）をＭＯＳトランジスタで構成した態様を
示す回路図である。いずれの図においても記号Ｉ₁ ，Ｉ
₂ ，Ｉ₃ は入力端を、記号Ｏは出力端を、それぞれ示
す。

【００３９】出力部２５は出力部１５と類似して、Ａ／
Ｄ変換器１２ａ，１２ｂ，１２ｃのいずれかに異常があ
った場合に“Ｚ”をテスト結果出力端子１６ａ，１６ｂ
に与えるものである。出力部２５は高電位点２５１及び
低電位点２５２、並びにＰＭＯＳトランジスタ２５ａ，
２５ｃ及びＮＭＯＳトランジスタ２５ｂ，２５ｄを備え
ている。

【００４０】（Ｂ−２）一致検出回路２３の説明：ＮＡ
ＮＤゲート２３ａの３つの入力端は、Ａ／Ｄ変換器１２
ａ，１２ｂ，１２ｃの上位ビット側の出力端にそれぞれ
接続される。即ち、ＮＡＮＤゲート２３ａの３つの入力
端にはディジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cが与えられる。
同様にしてＮＯＲゲート２３ｂの３つの入力端は、Ａ／
Ｄ変換器１２ａ，１２ｂ，１２ｃの上位ビット側の出力
端にそれぞれ接続される。即ち、ＮＯＲゲート２３ｂの
３つの入力端にはディジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cが与
えられる。

【００４１】ＮＡＮＤゲート２３ａ及びＮＯＲゲート２
３ｂはそれぞれ一致検出信号Ａ₁ ，Ｂ₁ を出力する。一
致検出信号Ａ₁ はディジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cの論
理積の反転であるので、ディジタル信号Ｄ_1a，Ｄ_1b，Ｄ
_1cが全て“Ｈ”を採る場合のみ“Ｌ”を出力し、それ以
外では“Ｈ”を出力する。また、一致検出信号Ｂ₁ はデ
ィジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cの論理和の反転であるの
で、ディジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cが全て“Ｌ”を採
る場合のみ“Ｈ”を出力し、それ以外では“Ｌ”を出力
する。

【００４２】今、Ａ／Ｄ変換器１２ａ，１２ｂ，１２ｃ
の全てが正しくディジタル信号の上位ビットＤ_1a，
Ｄ_1b，Ｄ_1cを与える場合を考える。これら３者の値が等
しく“Ｈ”であれば一致検出信号の対（Ａ₁ ，Ｂ₁ ）は
（“Ｌ”，“Ｌ”）であり、３者の値が等しく“Ｌ”で
あれば一致検出信号の対（Ａ₁ ，Ｂ₁ ）は（“Ｈ”，
“Ｈ”）である。

【００４３】一方、Ａ／Ｄ変換器１２ａ，１２ｂ，１２
ｃのうちに異常な動作をするものがあり、３者の値が一
致しない場合には、一致検出信号の対（Ａ₁ ，Ｂ₁ ）は
（“Ｈ”，“Ｌ”）となる。

【００４４】同様にして、ＮＡＮＤゲート２３ｃの３つ
の入力端は、Ａ／Ｄ変換器１２ａ，１２ｂ，１２ｃの下
位ビット側の出力端にそれぞれ接続される。即ち、ＮＡ
ＮＤゲート２３ｃの３つの入力端にはディジタル信号Ｄ
_0a，Ｄ_0b，Ｄ_0cが与えられる。同様にしてＮＯＲゲート
２３ｄの３つの入力端は、Ａ／Ｄ変換器１２ａ，１２
ｂ，１２ｃの下位ビット側の出力端にそれぞれ接続され
る。即ち、ＮＯＲゲート２３ｄの３つの入力端にはディ
ジタル信号Ｄ_0a，Ｄ_0b，Ｄ_0cが与えられる。

【００４５】ＮＡＮＤゲート２３ｃ及びＮＯＲゲート２
３ｄはそれぞれ一致検出信号Ａ₀ ，Ｂ₀ を出力する。一
致検出信号Ａ₀ はディジタル信号Ｄ_0a，Ｄ_0b，Ｄ_0cの論
理積の反転であるので、ディジタル信号Ｄ_0a，Ｄ_0b，Ｄ
_0cが全て“Ｈ”を採る場合のみ“Ｌ”を出力し、それ以
外では“Ｈ”を出力する。また、一致検出信号Ｂ₀ はデ
ィジタル信号Ｄ_0a，Ｄ_0b，Ｄ_0cの論理和の反転であるの
で、ディジタル信号Ｄ_0a，Ｄ_0b，Ｄ_0cが全て“Ｌ”を採
る場合のみ“Ｈ”を出力し、それ以外では“Ｌ”を出力
する。

【００４６】ディジタル信号の下位ビットＤ_0a，Ｄ_0b，
Ｄ_0cの３者の値が等しく“Ｈ”であれば一致検出信号の
対（Ａ₀ ，Ｂ₀ ）は（“Ｌ”，“Ｌ”）であり、３者の
値が等しく“Ｌ”であれば一致検出信号の対（Ａ₀ ，Ｂ
₀ ）は（“Ｈ”，“Ｈ”）である。

【００４７】一方、Ａ／Ｄ変換器１２ａ，１２ｂ，１２
ｃのうちに異常な動作をするものがあり、３者の値が一
致しない場合には、一致検出信号の対（Ａ₀ ，Ｂ₀ ）は
（“Ｈ”，“Ｌ”）となる。

【００４８】（Ｂ−３）出力部２５の説明：出力部２５
には一致検出信号Ａ₁ ，Ｂ₁ ，Ａ₀ ，Ｂ₀ が与えられ
る。これらは順にＰＭＯＳトランジスタ２５ａ、ＮＭＯ
Ｓトランジスタ２５ｂ、ＰＭＯＳトランジスタ２５ｃ、
ＮＭＯＳトランジスタ２５ｄのゲートに与えられる。

【００４９】トランジスタ２５ａ，２５ｃのソースは高
電位点２５１に、トランジスタ２５ｂ，２５ｄのソース
は低電位点２５２に、それぞれ接続される。そしてトラ
ンジスタ２５ａ，２５ｂのドレインは共通してテスト結
果出力端子１６ａに、トランジスタ２５ｃ，２５ｄのド
レインは共通してテスト結果出力端子１６ｂに、それぞ
れ接続される。

【００５０】トランジスタ２５ａ，２５ｃはＰチャネル
型であるので、そのゲートに“Ｌ”が与えられるとオン
し、高電位点２５１の電位をそれぞれテスト結果出力端
子１６ａ、１６ｂに伝達し、外部に“Ｈ”を出力する。
ゲートに“Ｈ”が与えられるとオフする。一方、トラン
ジスタ２５ｃ，２５ｄはＮチャネル型であるので、その
ゲートに“Ｈ”が与えられるとオンし、低電位点２５２
の電位をそれぞれテスト結果出力端子１６ａ、１６ｂに
伝達し、外部に“Ｌ”を出力する。ゲートに“Ｌ”が与
えられるとオフする。

【００５１】前節「（Ｂ−２）一致検出回路２３の説
明」の最後に説明したようにして信号Ａ₁ ，Ｂ₁ が与え
られるため、テスト結果出力端子１６ａに与えられる論
理はディジタル信号の上位ビットＤ_1a，Ｄ_1b，Ｄ_1cの一
致／不一致によって次のようになる。

【００５２】・全て“Ｈ”に一致…“Ｈ” ・全て“Ｌ”に一致…“Ｌ” ・３者の値が不一致…“Ｚ” これは、ディジタル信号の下位ビットＤ_0a，Ｄ_0b，Ｄ_0c
の一致／不一致によってテスト結果出力端子１６ｂに与
えられる論理に関しても同一である。よって、第２実施
例においても第１実施例と同様の効果を得ることができ
る。しかし、更に他の効果をも併せ持つ。

【００５３】図２から分かるように一つのＥＸＯＲゲー
トを構成するのに必要なトランジスタの数は８個であ
り、図３から分かるように一つのＯＲゲートを構成する
のに必要なトランジスタの数は６個である。よって、第
１実施例では一致検出回路１３が４つのＥＸＯＲゲート
と２つのＯＲゲートを必要とするので、一致検出回路１
３は３８個のトランジスタを必要とすることがわかる。
そして図４から分かるように一つのトライステートバッ
ファは１２個のトランジスタから構成されるので、２つ
のトライステートバッファを必要とする出力部１５は２
４個のトランジスタを必要とする。結局、第１実施例の
効果を得るためには合計６２個のトランジスタが必要で
ある。

【００５４】一方、第２実施例においては一致検出回路
２３は２つのＮＡＮＤゲートと２つのＮＯＲゲートを必
要とする。そして図６及び図７から分かるように、一つ
のＮＡＮＤゲート及び一つのＮＯＲゲートを構成するに
は、いずれも６個のトランジスタを必要とする。よって
一致検出回路２３は２４個のトランジスタから構成され
る。そして図５からわかるように、出力部２５はトラン
ジスタ４個から構成されるので、結局第１実施例の効果
を得るためには合計２８個のトランジスタしか必要でな
い。

【００５５】このように第２実施例では第１実施例と比
較して必要とされるトランジスタの個数が少なくて済む
ので、半導体集積回路に内蔵させる場合においても必要
な面積が小さくて済み、ディジタル信号処理回路等の他
の素子の集積度を実質的に低下させる度合いが小さくて
済む。

【００５６】Ｃ．第３実施例： （Ｃ−１）基本的な考え方：図８はこの発明の第３実施
例にかかるＡ／Ｄ変換器テスト回路９３を含んだ半導体
集積回路３０の構成を示す回路図である。半導体集積回
路３０は、第２実施例において示された半導体集積回路
２０の一致検出回路２３を一致検出回路３３に置換した
構成となっており、Ａ／Ｄ変換器テスト回路９３は一致
検出回路３３及び出力部２５並びにテスト結果出力端子
１６ａ，１６ｂから構成されている。

【００５７】一致検出回路３３も一致検出回路１３，２
３と類似して、ディジタル信号Ｄ_1aＤ_0a，Ｄ_1bＤ_0b，Ｄ
_1cＤ_0cが互いに一致しているか否かを検出する。一致検
出回路３３は６つのＮＭＯＳトランジスタ３３ａ，３３
ｂ，３３ｃ，３３ｇ，３３ｈ，３３ｉ及び６つのＰＭＯ
Ｓトランジスタ３３ｄ，３３ｅ，３３ｆ，３３ｊ，３３
ｋ，３３ｌ、並びに４つの抵抗Ｒ₁ ，Ｒ₂ ，Ｒ₃ ，Ｒ₄
を備えている。

【００５８】一致検出回路３３も第２実施例に示された
一致検出回路２３と同様にして一致検出信号Ａ₁ ，
Ｂ₁ ，Ａ₀ ，Ｂ₀ を出力する。そして、出力部２５はこ
れらの一致検出信号を受けて第２実施例に示されたよう
な動作をするので、第２実施例と同様の効果が得られる
ことになる。従って第３実施例においては一致検出回路
３３の構成及び動作のみを説明するに止める。

【００５９】（Ｃ−２）一致検出回路３３の説明：トラ
ンジスタ３３ａ，３３ｂ，３３ｃのそれぞれのゲート
は、Ａ／Ｄ変換器１２ａ，１２ｂ，１２ｃの上位ビット
側の出力端にそれぞれ接続される。即ち、トランジスタ
３３ａ，３３ｂ，３３ｃのゲートにはディジタル信号Ｄ
_1a，Ｄ_1b，Ｄ_1cがそれぞれ与えられる。トランジスタ３
３ａのソースは低電位点２５２に接続され、そのドレイ
ンはトランジスタ３３ｂのソースに接続されている。そ
してトランジスタ３３ｂのドレインはトランジスタ３３
ｃのソースに接続され、トランジスタ３３ｃのドレイン
は抵抗Ｒ₁ を介して高電位点２５１に接続されている。
つまり、トランジスタ３３ａ，３３ｂ，３３ｃ及び抵抗
Ｒ₁ は低電位点２５２から高電位点２５１へと直列に接
続されている。

【００６０】同様にしてトランジスタ３３ｄ，３３ｅ，
３３ｆのそれぞれのゲートは、Ａ／Ｄ変換器１２ａ，１
２ｂ，１２ｃの上位ビット側の出力端にそれぞれ接続さ
れる。即ち、トランジスタ３３ｄ，３３ｅ，３３ｆのゲ
ートにはディジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cがそれぞれ与
えられる。トランジスタ３３ｄのソースは高電位点２５
１に接続され、トランジスタ３３ｆのドレインは抵抗Ｒ
₂ を介して低電位点２５２に接続されており、トランジ
スタ３３ｄ，３３ｅ，３３ｆ及び抵抗Ｒ₂ は高電位点２
５１から低電位点２５２へと直列に接続されている。

【００６１】トランジスタ３３ｃ，３３ｆのドレインは
それぞれ一致検出信号Ａ₁ ，Ｂ₁ を出力する。トランジ
スタ３３ａ，３３ｂ，３３ｃは全てＮチャネル型である
ので、ディジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cが全て“Ｈ”を
採る場合のみ全てがオンし、トランジスタ３３ｃのドレ
インは低電位点２５２とほぼ等しい電位を採って一致検
出信号Ａ₁ は“Ｌ”となる。ディジタル信号Ｄ_1a，
Ｄ_1b，Ｄ_1cの一つでも“Ｌ”をとるものがあればこれに
対応するトランジスタがオフするので、トランジスタ３
３ｃのドレインには抵抗Ｒ₁ を介して高電位点２５１の
電位が与えられ、一致検出信号Ａ₁ は“Ｈ”となる。一
方、トランジスタ３３ｄ，３３ｅ，３３ｆは全てＰチャ
ネル型であるのでディジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cが全
て“Ｌ”を採る場合のみ全てオンし、トランジスタ３３
ｆのドレインは高電位点２５１とほぼ等しい電位を採っ
て一致検出信号Ｂ₁ は“Ｈ”となる。ディジタル信号Ｄ
_1a，Ｄ_1b，Ｄ_1cの一つでも“Ｈ”をとるものがあればこ
れに対応するトランジスタがオフするので、トランジス
タ３３ｆのドレインには抵抗Ｒ₂ を介して低電位点２５
２の電位が与えられ、一致検出信号Ｂ₁ は“Ｌ”とな
る。

【００６２】第３実施例でいうこれらの一致検出信号
が、第２実施例で示された一致検出信号と同一のもので
あることはいうまでもない。

【００６３】同様にして、トランジスタ３３ｇ，３３
ｈ，３３ｉ及び抵抗２５１は低電位点２５２から高電位
点２５１へと直列に接続され、トランジスタ３３ｉのド
レインから一致検出信号Ａ₀ が出力される。また、トラ
ンジスタ３３ｊ，３３ｋ，３３ｌ及び抵抗Ｒ₄ は高電位
点２５１から低電位点２５２へと直列に接続され、トラ
ンジスタ３３ｌのドレインから一致検出信号Ｂ₀ が出力
される。

【００６４】第３実施例においては、第２実施例と同様
にして一致検出信号Ａ₁ ，Ｂ₁ ，Ａ₀ ，Ｂ₀ を用いてＡ
／Ｄ変換器１２ａ，１２ｂ，１２ｃの良否を迅速に調べ
ることができる。しかし、更に他の効果をも有してい
る。

【００６５】一致検出回路３３においては既に述べたよ
うに、トランジスタは１２個しか要求されない。抵抗Ｒ
₁ ，Ｒ₂ ，Ｒ₃ ，Ｒ₄ はトランジスタのオン抵抗を用い
ることが可能であり、これらを勘定にいれても一致検出
回路３３と出力部２５とで合計２０個のトランジスタし
か必要ではない。これは第１実施例において要求された
トランジスタの数６２個は勿論、第２実施例において要
求されたトランジスタの数２８個よりも少ない。

【００６６】よって、第３実施例では第１及び第２実施
例で得られた効果ばかりでなく、必要とするトランジス
タの数を低減することができるという新たな効果をも有
している。

【００６７】Ｄ．ハイインピーダンス状態の測定：上記
第１乃至第３実施例において、Ａ／Ｄ変換器１２ａ，１
２ｂ，１２ｃの良否は、これらがハイインピーダンス状
態にあるか否かによって判断される。このハイインピー
ダンス状態の測定を如何に行うのかについて以下に説明
する。

【００６８】第１実施例においてテスト結果出力端子１
６ａはトライステートバッファ１５ａの出力端に接続さ
れるが、図４からわかるようにトランジスタ２５４，２
５５のドレインに共通して接続されており、トランジス
タ２５４，２５５はそれぞれ第２及び第３実施例の出力
部２５にいう２５ａ，２５ｂに対応していることがわか
る。それ故、ここでは出力部２５に関してのみ説明す
る。この説明は第１実施例でのテスト結果出力端子１６
ａの測定においても同様であるし、また第１乃至第３実
施例でのテスト結果出力端子１６ｂの測定においても同
様である。

【００６９】図９はＡ／Ｄ変換器１２ａ，１２ｂ，１２
ｃの良否を、即ちテスト結果出力端子１６ａの状態を測
定する場合でのテスト結果出力端子１６ａ近傍の接続関
係を示した回路図である。テスト結果出力端子１６ａの
左側に半導体集積回路２０（あるいは１０，３０）が存
在し、右側にテスト結果出力端子１６ａの状態を測定る
ための測定系が存在する。測定系は等価回路で示されて
おり、負荷容量Ｃ及び抵抗Ｒ₁₁，Ｒ₁₂によって構成され
ている。抵抗Ｒ₁₁，Ｒ₁₂は高電位点２５１と低電位点２
５２の間に直列に接続され、負荷容量Ｃが抵抗Ｒ₁₂と並
列に接続されている。抵抗Ｒ₁₁，Ｒ₁₂の抵抗値は、トラ
ンジスタ２５ａ，２５ｂのオン抵抗Ｒ_a，Ｒ_b が無視で
きるほど大きく選ばれる。

【００７０】図１０は、トランジスタ２５ａがオンし、
トランジスタ２５ｂがオフした場合を示す回路図であ
る。これはディジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cの全てが
“Ｈ”をとった場合に対応する。この場合、テスト結果
出力端子１６ａはトランジスタ２５ａのオン抵抗Ｒ_a を
介して高電位点２５１に接続される。トランジスタ２５
ｂはオフしており、そのドレインはほぼ絶縁状態となっ
ているのでここでは省略して描かれている。

【００７１】テスト結果出力端子１６ａは抵抗Ｒ_a ，Ｒ
₁₁の並列接続を介して高電位点２５１に接続され、抵抗
Ｒ₁₂を介して低電位点２５２に接続されるので、その電
位は、

【００７２】

【数１】

【００７３】と表される。既述のように、抵抗Ｒ₁₁，Ｒ
₁₂の抵抗値は、トランジスタ２５ａのオン抵抗Ｒ_a が無
視できるほど大きく選ばれるので、数１は、

【００７４】

【数２】

【００７５】となり、テスト結果出力端子１６ａの状態
は“Ｈ”であることが検出される。

【００７６】図１１は、トランジスタ２５ｂがオンし、
トランジスタ２５ａがオフした場合を示す回路図であ
る。これはディジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cの全てが
“Ｌ”をとった場合に対応する。この場合、テスト結果
出力端子１６ａはトランジスタ２５ｂのオン抵抗Ｒ_b を
介して低電位点２５２に接続される。トランジスタ２５
ａはオフしており、そのドレインはほぼ絶縁状態となっ
ているのでここでは省略して描かれている。

【００７７】テスト結果出力端子１６ａは抵抗Ｒ_b ，Ｒ
₁₂の並列接続を介して低電位点２５２に接続され、抵抗
Ｒ₁₁を介して高電位点２５１に接続されるので、その電
位は、

【００７８】

【数３】

【００７９】と表される。既述のように、抵抗Ｒ₁₁，Ｒ
₁₂の抵抗値は、トランジスタ２５ｂのオン抵抗Ｒ_b が無
視できるほど大きく選ばれるので、数３は、

【００８０】

【数４】

【００８１】となり、テスト結果出力端子１６ａの状態
は“Ｌ”であることが検出される。

【００８２】図１２は、トランジスタ２５ａ，２５ｂが
共にオフした場合を示す回路図である。これはディジタ
ル信号Ｄ_1a，Ｄ_1b，Ｄ_1cに“Ｈ”，“Ｌ”が混在した場
合に対応する。この場合、テスト結果出力端子１６ａは
測定系の抵抗Ｒ₁₁，Ｒ₁₂を介してそれぞれ高電位点２５
１及び低電位点２５２に接続される。トランジスタ２５
ａ，２５ｂはオフしており、そのドレインはほぼ絶縁状
態となっているのでここでは省略して描かれている。

【００８３】テスト結果出力端子１６ａの電位は、

【００８４】

【数５】

【００８５】と表され、高電位点２５１と低電位点２５
２の中間の電位が検出される。例えばＲ₁₁＝Ｒ₁₂として
おくと数５は、

【００８６】

【数６】

【００８７】となり、テスト結果出力端子１６ａの状態
が“Ｚ”であることが検出される。

【００８８】Ｅ．第４実施例：前節の「Ｄ．ハイインピ
ーダンス状態の測定」の説明からもわかるように、第１
乃至第３実施例においてハイインピーダンス状態を検出
するためには、高電位点２５１及び低電位点２５２を有
する測定系を用いた上で、テスト結果出力端子１６ａの
電位を測定しなければならなかった。第４実施例では出
力部２５を改良することにより、そのような測定系を外
部に必要としないテストを説明する。

【００８９】図１３は第４実施例にかかる出力部２５３
の構成を示す回路図である。出力部２５３は第２実施例
の図５の出力部２５と置換して用いることができ、また
第３実施例の図８の出力部２５と置換して用いることも
できる。

【００９０】出力部２５３は出力部２５に更にＮＭＯＳ
トランジスタ２５ｅ，２５ｇ及びＰＭＯＳトランジスタ
２５ｆ，２５ｈを追加した構成を有している。トランジ
スタ２５ｅのゲートはトランジスタ２５ａのゲートに接
続され、一致検出信号Ａ₁ が与えられる。また、トラン
ジスタ２５ｆのゲートはトランジスタ２５ｂのゲートに
接続され、一致検出信号Ｂ₁ が与えられる。トランジス
タ２５ｆのソースは高電位点２５１に接続され、トラン
ジスタ２５ｅのソースは低電位点２５２に接続され、ト
ランジスタ２５ｅ，２５ｆのドレインはトランジスタ２
５ａ，２５ｂのドレインと共通してテスト結果出力端子
１６ａに接続される。

【００９１】同様にして、トランジスタ２５ｇのゲート
はトランジスタ２５ｃのゲートに接続され、一致検出信
号Ａ₀ が与えられる。また、トランジスタ２５ｈのゲー
トはトランジスタ２５ｄのゲートに接続され、一致検出
信号Ｂ₀ が与えられる。トランジスタ２５ｈのソースは
高電位点２５１に接続され、トランジスタ２５ｇのソー
スは低電位点２５２に接続され、トランジスタ２５ｇ，
２５ｈのドレインはトランジスタ２５ｃ，２５ｄのドレ
インと共通してテスト結果出力端子１６ｂに接続され
る。

【００９２】まずＡ／Ｄ変換器１２ａ，１２ｂ，１２ｃ
の全てが正しくディジタル信号の上位ビットＤ_1a，
Ｄ_1b，Ｄ_1cを与える場合を考える。これら３者の値が等
しく“Ｈ”であれば一致検出信号の対（Ａ₁ ，Ｂ₁ ）は
（“Ｌ”，“Ｌ”）である。この場合にはトランジスタ
２５ａ，２５ｆがオンし、トランジスタ２５ｂ，２５ｅ
がオフする。このため、テスト結果出力端子１６ａはト
ランジスタ２５ａ，２５ｆのオン抵抗の並列接続を介し
て高電位点２５１に接続され、その状態は“Ｈ”とな
る。

【００９３】また、ディジタル信号の上位ビットＤ_1a，
Ｄ_1b，Ｄ_1cの３者の値が等しく“Ｌ”であれば一致検出
信号の対（Ａ₁ ，Ｂ₁ ）は（“Ｈ”，“Ｈ”）である。
この場合にはトランジスタ２５ｂ，２５ｅがオンし、ト
ランジスタ２５ａ，２５ｆがオフする。このため、テス
ト結果出力端子１６ａはトランジスタ２５ｂ，２５ｅの
オン抵抗の並列接続を介して低電位点２５２に接続さ
れ、その状態は“Ｌ”となる。

【００９４】一方、Ａ／Ｄ変換器１２ａ，１２ｂ，１２
ｃのうちに異常な動作をするものがあり、ディジタル信
号の上位ビットＤ_1a，Ｄ_1b，Ｄ_1cの３者の値が一致しな
い場合には、一致検出信号の対（Ａ₁ ，Ｂ₁ ）は
（“Ｈ”，“Ｌ”）となる。この場合にはトランジスタ
２５ｅ，２５ｆがオンし、トランジスタ２５ａ，２５ｂ
がオフする。このため、テスト結果出力端子１６ａはト
ランジスタ２５ｅ，２５ｆのオン抵抗を介してそれぞれ
低電位点２５２及び高電位点２５１に接続され、“Ｈ”
に対応する電位と“Ｌ”に対応する電位との中間の電位
が与えられる。

【００９５】テスト結果出力端子１６ｂに関しても同様
である。ディジタル信号の下位ビットＤ_0a，Ｄ_0b，Ｄ_0c
の値が等しく“Ｈ”であればテスト結果出力端子１６ｂ
はトランジスタ２５ｃ，２５ｈのオン抵抗の並列接続を
介して高電位点２５１に接続され、その状態は“Ｈ”と
なる。また、ディジタル信号の下位ビットＤ_0a，Ｄ_0b，
Ｄ_0cの３者の値が等しく“Ｌ”であればテスト結果出力
端子１６ｂはトランジスタ２５ｇ，２５ｄのオン抵抗の
並列接続を介して低電位点２５２に接続され、その状態
は“Ｌ”となる。一方、Ａ／Ｄ変換器１２ａ，１２ｂ，
１２ｃのうちに異常な動作をするものがあり、ディジタ
ル信号の下位ビットＤ_0a，Ｄ_0b，Ｄ_0cの３者の値が一致
しない場合にはテスト結果出力端子１６ａはトランジス
タ２５ｇ，２５ｈのオン抵抗を介してそれぞれ低電位点
２５２及び高電位点２５１に接続され、中間の電位が与
えられる。

【００９６】このため第４実施例においては、図９にお
いて示されたような抵抗Ｒ₁₁，Ｒ₁₂を有した外部の測定
系を用いることなく、テスト出力端子１６ａ，１６ｂの
電位を測定することによってＡ／Ｄ変換器１２ａ，１２
ｂ，１２ｃの良否を判断することができる。

【００９７】Ｆ．第５実施例：第５実施例では第１実施
例において示された出力部１５を改良することにより、
「Ｄ．ハイインピーダンス状態の測定」で示されたよう
な測定系を外部に必要としないテストを説明する。

【００９８】図１４は第５実施例にかかる出力部１５３
の構成を示す回路図である。出力部１５３は第１実施例
の図１の出力部１５と置換して用いることができる。

【００９９】出力部１５３は出力部１５に更にＮＭＯＳ
トランジスタ２５ｅ，２５ｇ及びＰＭＯＳトランジスタ
２５ｆ，２５ｈを追加した構成を有している。出力部１
５は図４を参照して図１４において示されるように展開
される。図１４に示されたトランジスタ２５４ａ，２５
４ｂはいずれも図４に示されたトランジスタ２５４に、
また図１４に示されたトランジスタ２５５ａ，２５５ｂ
はいずれも図４に示されたトランジスタ２５５に、それ
ぞれ対応して機能する。

【０１００】トランジスタ２５ｅのゲートはトランジス
タ２５４ａのゲートに接続され、トランジスタ２５ｆの
ゲートはトランジスタ２５５ａのゲートに接続される。
トランジスタ２５ｆのソースは高電位点２５１に接続さ
れ、トランジスタ２５ｅのソースは低電位点２５２に接
続され、トランジスタ２５ｅ，２５ｆのドレインはトラ
ンジスタ２５４ａ，２５５ａのドレインと共通してテス
ト結果出力端子１６ａに接続される。

【０１０１】同様にして、トランジスタ２５ｇのゲート
はトランジスタ２５４ｂのゲートに接続され、またトラ
ンジスタ２５ｈのゲートはトランジスタ２５５ｂのゲー
トに接続される。トランジスタ２５ｈのソースは高電位
点２５１に接続され、トランジスタ２５ｇのソースは低
電位点２５２に接続され、トランジスタ２５ｇ，２５ｈ
のドレインはトランジスタ２５４ｂ，２５５ｂのドレイ
ンと共通してテスト結果出力端子１６ｂに接続される。

【０１０２】まずＡ／Ｄ変換器１２ａ，１２ｂ，１２ｃ
の全てが正しくディジタル信号の上位ビットＤ_1a，
Ｄ_1b，Ｄ_1cを与える場合を考える。これら３者の値が等
しく“Ｈ”であれば図１に示されたＯＲゲート１３ｃの
出力は“Ｌ”であり、トランジスタ２５４ａと２５ｆが
オンし、トランジスタ２５５ａ，２５ｅがオフする。こ
のため、テスト結果出力端子１６ａはトランジスタ２５
４ａ，２５ｆのオン抵抗の並列接続を介して高電位点２
５１に接続され、その状態は“Ｈ”となる。

【０１０３】また、ディジタル信号の上位ビットＤ_1a，
Ｄ_1b，Ｄ_1cの３者の値が等しく“Ｌ”であっても図１に
示されたＯＲゲート１３ｃの出力は“Ｌ”である。よっ
てトランジスタ２５５ａと２５ｅがオンし、トランジス
タ２５４ａ，２５ｆがオフする。このため、テスト結果
出力端子１６ａはトランジスタ２５５ａ，２５ｅのオン
抵抗の並列接続を介して低電位点２５２に接続され、そ
の状態は“Ｌ”となる。

【０１０４】一方、Ａ／Ｄ変換器１２ａ，１２ｂ，１２
ｃのうちに異常な動作をするものがあり、ディジタル信
号の上位ビットＤ_1a，Ｄ_1b，Ｄ_1cの３者の値が一致しな
い場合には、図１に示されたＯＲゲート１３ｃの出力は
“Ｈ”となる。この場合にはトランジスタ２５ｅ，２５
ｆがオンし、トランジスタ２５４ａ，２５５ａがオフす
る。このため、テスト結果出力端子１６ａはトランジス
タ２５ｅ，２５ｆのオン抵抗を介してそれぞれ低電位点
２５２及び高電位点２５１に接続され、“Ｈ”に対応す
る電位と“Ｌ”に対応する電位との中間の電位が与えら
れる。

【０１０５】テスト結果出力端子１６ｂに関しても同様
である。ディジタル信号の下位ビットＤ_0a，Ｄ_0b，Ｄ_0c
の値が等しく“Ｈ”であればテスト結果出力端子１６ｂ
はトランジスタ２５４ｂ，２５ｈのオン抵抗の並列接続
を介して高電位点２５１に接続され、その状態は“Ｈ”
となる。また、ディジタル信号の下位ビットＤ_0a，
Ｄ_0b，Ｄ_0cの３者の値が等しく“Ｌ”であればテスト結
果出力端子１６ｂはトランジスタ２５ｇ，２５５ｂのオ
ン抵抗の並列接続を介して低電位点２５２に接続され、
その状態は“Ｌ”となる。一方、Ａ／Ｄ変換器１２ａ，
１２ｂ，１２ｃのうちに異常な動作をするものがあり、
ディジタル信号の下位ビットＤ_0a，Ｄ_0b，Ｄ_0cの３者の
値が一致しない場合にはテスト結果出力端子１６ｂはト
ランジスタ２５ｇ，２５ｈのオン抵抗を介してそれぞれ
低電位点２５２及び高電位点２５１に接続され、中間の
電位が与えられる。

【０１０６】このため第５実施例においては第４実施例
と同様に、図９で示された抵抗Ｒ₁₁，Ｒ₁₂を有した外部
の測定系を用いることなく、テスト出力端子１６ａ，１
６ｂの電位を測定することによってＡ／Ｄ変換器１２
ａ，１２ｂ，１２ｃの良否を判断することができる。

【０１０７】Ｇ．第６実施例：第４及び第５実施例にお
いて出力部２５３，１５３が中間電位を出力する場合に
はトランジスタ２５ｅ，２５ｆの対、あるいはトランジ
スタ２５ｇ，２５ｈの対において貫通電流が流れ、これ
らを内蔵する半導体集積回路の消費電力が大きくなる。
第６実施例は消費電力を抑えつつ、第４及び第５実施例
の効果を得ることができるように構成されている。

【０１０８】図１５はこの発明の第６実施例にかかるＡ
／Ｄ変換器テスト回路９４を含んだ半導体集積回路４０
の構成を示す回路図である。半導体集積回路４０は半導
体集積回路２０においてＡ／Ｄ変換器テスト回路９２を
Ａ／Ｄ変換器テスト回路９４に置換した構成を有してい
る。そしてＡ／Ｄ変換器テスト回路９４はＡ／Ｄ変換器
テスト回路９２の出力部２５を出力部２５３に置換し、
更にモード端子１７と、一致検出回路２３及び出力部２
５３の間に設けられた切り換え部４１を備えた構成を有
している。

【０１０９】切り換え部４１はＮＭＯＳトランジスタ４
１ａ，４１ｂ，４１ｃ，４１ｄを備えており、それぞれ
のソースには一致検出信号Ａ₁ ，Ｂ₁ ，Ａ₀ ，Ｂ₀ が与
えられる。一方、それぞれのドレインには出力部２５３
の備えるトランジスタ２５ｅ，２５ｆ，２５ｇ，２５ｈ
のゲートが接続されている。トランジスタ４１ａ，４１
ｂ，４１ｃ，４１ｄのゲートにはモード端子１７が接続
されており、半導体集積回路４０の外部からモード端子
１７に“Ｈ”に対応する電位が与えられない限りトラン
ジスタ４１ａ，４１ｂ，４１ｃ，４１ｄは導通せず、従
ってトランジスタ２５ｅ，２５ｆ，２５ｇ，２５ｈのゲ
ートはフローティング状態となる。よって、Ａ／Ｄ変換
器１２ａ，１２ｂ，１２ｃの良否をテストする場合のみ
モード端子１７に外部から“Ｈ”に対応する電位を与え
れば、トランジスタ２５ｅ，２５ｆの対、あるいはトラ
ンジスタ２５ｇ，２５ｈの対においてにおいて流れる貫
通電流によって生じる消費電力を軽減することができ
る。

【０１１０】よって、第６実施例によれば、第４実施例
の効果を得ることができる上、更に消費電力を軽減する
ことができるという効果が得られる。

【０１１１】勿論、容易に類推できるように、切り換え
部４１を第５実施例に適用することもできる。図１６
は、Ａ／Ｄ変換器テスト回路９５を含んだ半導体集積回
路５０の構成を示す回路図である。半導体集積回路５０
は半導体集積回路１０においてＡ／Ｄ変換器テスト回路
９１をＡ／Ｄ変換器テスト回路９５に置換した構成を有
している。そしてＡ／Ｄ変換器テスト回路９５はＡ／Ｄ
変換器テスト回路９１の出力部１５を出力部１５３に置
換し、更にモード端子１７と、一致検出回路１３及び出
力部１５３の間に設けられた切り換え部４１を備えた構
成を有している。

【０１１２】このように構成された場合においてもＡ／
Ｄ変換器１２ａ，１２ｂ，１２ｃの良否をテストする場
合のみモード端子１７に外部から“Ｈ”に対応する電位
を与えれば、貫通電流によって生じる消費電力を軽減す
ることができる。

【０１１３】よって、第６実施例によれば、第５実施例
の効果を得ることができる上、更に消費電力を軽減する
ことができるという効果が得られる。

【０１１４】Ｈ．第７実施例：図１７はこの発明の第７
実施例にかかるＡ／Ｄ変換器テスト回路９６を含んだ半
導体集積回路４０の構成を示す回路図である。半導体集
積回路６０は第１実施例において示された半導体集積回
路１０と同様に、アナログ入力端子１１ａ，１１ｂ，１
１ｃ並びにこれらに対応して設けられたＡ／Ｄ変換器１
２ａ，１２ｂ，１２ｃ及びディジタル信号処理回路１４
ａ，１４ｂ，１４ｃを備えている。しかし、第１実施例
とは異なり、Ａ／Ｄ変換器テスト回路９６はＡ／Ｄ変換
器１２ａ，１２ｂ，１２ｃに接続されているものの、デ
ィジタル信号処理回路１４ａ，１４ｂ，１４ｃとは並列
の関係にはない。

【０１１５】Ａ／Ｄ変換器テスト回路９６は一致検出回
路６３並びにテスト結果出力端子１６ａ，１６ｂ及びモ
ード端子１７を備えている。

【０１１６】一致検出回路６３は一つのインバータ６３
ａ及び１２個のＮＭＯＳトランジスタ６３ｂ〜６３ｍを
備えている。トランジスタ６３ｂ，６３ｃ，６３ｄ，６
３ｅ，６３ｆ，６３ｇのドレインには、それぞれＡ／Ｄ
変換器１２ａの出力の上位ビットＤ_1a、Ａ／Ｄ変換器１
２ａの出力の下位ビットＤ_0a、Ａ／Ｄ変換器１２ｂの出
力の上位ビットＤ_1b、Ａ／Ｄ変換器１２ｂの出力の下位
ビットＤ_0b、Ａ／Ｄ変換器１２ｃの出力の上位ビットＤ
_1c、Ａ／Ｄ変換器１２ｃの出力の下位ビットＤ_0cが与え
られる。同様にしてトランジスタ６３ｈ，６３ｉ，６３
ｊ，６３ｋ，６３ｌ，６３ｍのドレインにも、それぞれ
Ａ／Ｄ変換器１２ａの出力の上位ビットＤ_1a、Ａ／Ｄ変
換器１２ａの出力の下位ビットＤ_0a、Ａ／Ｄ変換器１２
ｂの出力の上位ビットＤ_1b、Ａ／Ｄ変換器１２ｂの出力
の下位ビットＤ_0b、Ａ／Ｄ変換器１２ｃの出力の上位ビ
ットＤ_1c、Ａ／Ｄ変換器１２ｃの出力の下位ビットＤ_0c
が与えられる。

【０１１７】そしてディジタル信号処理回路１４ａには
トランジスタ６３ｂ，６３ｃのソースが、ディジタル信
号処理回路１４ｂにはトランジスタ６３ｄ，６３ｅのソ
ースが、ディジタル信号処理回路１４ｃにはトランジス
タ６３ｆ，６３ｇのソースが、それぞれ接続される。一
方、トランジスタ６３ｈ，６３ｊ，６３ｌのソースは共
通してテスト結果出力端子１６ａに、トランジスタ６３
ｉ，６３ｋ，６３ｍのソースは共通してテスト結果出力
端子１６ｂに、それぞれ接続される。

【０１１８】モード端子１７には選択信号Ｓが与えら
れ、トランジスタ６３ｈ，６３ｉ，６３ｊ，６３ｋ，６
３ｌ，６３ｍのゲートには選択信号Ｓが、そしてトラン
ジスタ６３ｂ，６３ｃ，６３ｄ，６３ｅ，６３ｆ，６３
ｇのゲートにはインバータ６３ａによって得られた選択
信号Ｓを反転した論理が、それぞれ与えられる。

【０１１９】選択信号Ｓが“Ｌ”の場合には、インバー
タ６３ａによってトランジスタ６３ｂ，６３ｃ，６３
ｄ，６３ｅ，６３ｆ，６３ｇのゲートには“Ｈ”が与え
られ、これらのトランジスタはオンしてディジタル信号
Ｄ_1aＤ_0a，Ｄ_1bＤ_0b，Ｄ_1cＤ_0cがそれぞれディジタル信
号処理回路１４ａ，１４ｂ，１４ｃに与えられる。その
一方で、トランジスタ６３ｈ，６３ｉ，６３ｊ，６３
ｋ，６３ｌ，６３ｍのゲートには“Ｌ”が与えられ、こ
れらのトランジスタはオフするためにテスト結果出力端
子１６ａ，１６ｂはハイインピーダンス状態となる。

【０１２０】逆に選択信号Ｓが“Ｈ”の場合には、イン
バータ６３ａによってトランジスタ６３ｂ，６３ｃ，６
３ｄ，６３ｅ，６３ｆ，６３ｇのゲートには“Ｌ”が与
えられ、これらのトランジスタはオフする。よってディ
ジタル信号処理回路１４ａ，１４ｂ，１４ｃはディジタ
ル信号Ｄ_1aＤ_0a，Ｄ_1bＤ_0b，Ｄ_1cＤ_0cを受け取らない。
一方、トランジスタ６３ｈ，６３ｉ，６３ｊ，６３ｋ，
６３ｌ，６３ｍのゲートには“Ｈ”が与えられ、これら
のトランジスタはオンする。よってテスト結果出力端子
１６ａにはＡ／Ｄ変換器１２ａ，１２ｂ，１２ｃの出力
の上位ビットＤ_1a，Ｄ_1b，Ｄ_1cが一度に与えられ、また
テスト結果出力端子１６ｂにはＡ／Ｄ変換器１２ａ，１
２ｂ，１２ｃの出力の下位ビットＤ_0a，Ｄ_0b，Ｄ_0cが一
度に与えられることになる。

【０１２１】図１８は、選択信号Ｓが“Ｈ”である場合
にトランジスタ６３ｈ，６３ｊ，６３ｌの近傍を等価的
に示した回路図であり、トランジスタ６３ｂ，６３ｃ，
６３ｄ，６３ｅ，６３ｆ，６３ｇはオフしているためこ
こでは省略している。

【０１２２】Ａ／Ｄ変換器１２ａ，１２ｂ，１２ｃは通
常その最終段にＣＭＯＳインバータ１２１，１２２，１
２３がそれそれ備えられている。ＣＭＯＳインバータ１
２１はＰＭＯＳトランジスタ１２１ａ及びＮＭＯＳトラ
ンジスタ１２１ｂを備え、これらのソースはそれぞれ高
電位点２５１及び低電位点２５２に接続されている。そ
してこれらのドレインが共通に接続されてここからディ
ジタル信号Ｄ_1aが出力される。同様にしてＣＭＯＳイン
バータ１２２はＰＭＯＳトランジスタ１２２ａ及びＮＭ
ＯＳトランジスタ１２２ｂを備え、これらのソースはそ
れぞれ高電位点２５１及び低電位点２５２に接続されて
いる。そしてこれらのドレインが共通に接続されてここ
からディジタル信号Ｄ_1bが出力される。同様にしてＣＭ
ＯＳインバータ１２３はＰＭＯＳトランジスタ１２３ａ
及びＮＭＯＳトランジスタ１２３ｂを備え、これらのソ
ースはそれぞれ高電位点２５１及び低電位点２５２に接
続されている。そしてこれらのドレインが共通に接続さ
れてここからディジタル信号Ｄ_1cが出力される。

【０１２３】まず、Ａ／Ｄ変換器１２ａ，１２ｂ，１２
ｃが全て正常に動作する場合を考える。この場合にはデ
ィジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cは互いに一致する。例え
ば、これらが全て“Ｈ”の場合には、トランジスタ１２
１ａ，１２２ａ，１２３ａの全てがオンしており、トラ
ンジスタ１２１ｂ，１２２ｂ，１２３ｂの全てがオフし
ている。この場合にはテスト結果出力端子１６ａ近傍の
等価回路は図１９の様になる。トランジスタ１２１ａの
オン抵抗とトランジスタ６３ｈのオン抵抗との和、トラ
ンジスタ１２２ａのオン抵抗とトランジスタ６３ｊのオ
ン抵抗との和、トランジスタ１２３ａのオン抵抗とトラ
ンジスタ６３ｌのオン抵抗との和は互いに等しいと仮定
し、これらを図１８では抵抗Ｒ_onで示している。このよ
うな場合にはテスト結果出力端子１６ａの電位は高電位
点２５１の電位（“Ｈ”に対応し、ここではＶＤＤとす
る）に等しくなる。

【０１２４】或いはディジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cが
全て“Ｌ”の場合には、トランジスタ１２１ｂ，１２２
ｂ，１２３ｂの全てがオンしており、トランジスタ１２
１ａ，１２２ａ，１２３ａの全てがオフしている。この
場合にはテスト結果出力端子１６ａ近傍の等価回路は図
２０の様になる。トランジスタ１２１ｂ，１２２ｂ，１
２３ｂのオン抵抗がそれぞれトランジスタ１２１ａ，１
２２ａ，１２３ａのオン抵抗に等しいとすると図２０に
示された抵抗も抵抗Ｒ_onに等しくなる。このような場合
にはテスト結果出力端子１６ａの電位は低電位点２５２
の電位（“Ｌ”に対応し、ここではＧＮＤ＝０とする）
に等しくなる。

【０１２５】ところがＡ／Ｄ変換器１２ａ，１２ｂ，１
２ｃの少なくとも一つが異常である場合には、テスト結
果出力端子１６ａの電位はＶＤＤと０との中間の値をと
る。

【０１２６】図２１は、例えばディジタル信号Ｄ_1a，Ｄ
_1bの２者が“Ｈ”であって、ディジタル信号Ｄ_1cが
“Ｌ”の場合におけるテスト結果出力端子１６ａの近傍
を示した回路図である。テスト結果出力端子１６ａは２
つの抵抗Ｒ_onの並列接続によって高電位点２５１に接続
され、抵抗Ｒ_onによって低電位点２５２に接続されてい
る。従って、テスト結果出力端子１６ａの電位は、Ｖ
_16a ＝２・ＶＤＤ／３となる。

【０１２７】図２２は、例えばディジタル信号Ｄ_1a，Ｄ
_1bの２者が“Ｌ”であって、ディジタル信号Ｄ_1cが
“Ｈ”の場合におけるテスト結果出力端子１６ａの近傍
を示した回路図である。テスト結果出力端子１６ａは２
つの抵抗Ｒ_onの並列接続によって低電位点２５２に接続
され、抵抗Ｒ_onによって高電位点２５１に接続されてい
る。従って、テスト結果出力端子１６ａの電位は、Ｖ
_16a ＝ＶＤＤ／３となる。

【０１２８】以上のように、テスト結果出力端子１６ａ
の電位を測定してこれが“Ｈ”若しくは“Ｌ”に対応し
ていればＡ／Ｄ変換器１２ａ，１２ｂ，１２ｃの上位ビ
ットの出力が正常であることが分かり、“Ｈ”と“Ｌ”
に対応する電位の中間電位をとる場合にはＡ／Ｄ変換器
１２ａ，１２ｂ，１２ｃの上位ビットの出力に異常が存
在することが分かる。同様にして、テスト結果出力端子
１６ｂの電位を測定してＡ／Ｄ変換器１２ａ，１２ｂ，
１２ｃの下位ビットの出力が正常であるか否かが分か
る。

【０１２９】従って、第７実施例においても第６実施例
と同様に、消費電力を増大させることなくＡ／Ｄ変換器
の良否を迅速に判定することができるという効果を有す
る。

【０１３０】Ｉ．第８実施例： （Ｉ−１）基本的な考え方：図２３はこの発明の第８実
施例にかかるＤ／Ａ変換器テスト回路９７を含んだ半導
体集積回路７０の構成を示す回路図である。半導体集積
回路７０は２ビットのＤ／Ａ変換器７２ａ，７２ｂ，７
２ｃと、これらのＤ／Ａ変換器に対応して設けられたデ
ィジタル信号処理回路７４ａ，７４ｂ，７４ｃと、この
発明にかかるＤ／Ａ変換器テスト回路９７を構成するテ
スト信号入力端子７１０，７１１、テスト信号入力回路
７３、出力部７６、モード端子７７、テスト結果出力端
子７８を備えている。

【０１３１】モード端子７７には選択信号Ｓが与えら
れ、これが“Ｌ”の場合にはテスト信号入力回路７３は
ディジタル信号処理回路７４ａ，７４ｂ，７４ｃからの
信号をＤ／Ａ変換器７２ａ，７２ｂ，７２ｃに伝達す
る。一方、選択信号Ｓが“Ｈ”の場合にはテスト信号入
力回路７３はテスト信号入力端子７１０，７１１に与え
られたテスト信号をＤ／Ａ変換器７２ａ，７２ｂ，７２
ｃに伝達する。

【０１３２】即ち選択信号Ｓが“Ｌ”の場合において半
導体集積回路７０は通常動作をし、半導体集積回路７０
におけるＤ／Ａ変換器７２ａ，７２ｂ，７２ｃのディジ
タル信号処理回路７４ａ，７４ｂ，７４ｃに対する関係
は、図１００に示された従来の技術における信号処理シ
ステム１０１におけるＤ／Ａ変換器１０４のディジタル
信号処理回路１０３に対する関係と同一である。この場
合においてＤ／Ａ変換器７２ａ，７２ｂ，７２ｃに与え
られるディジタル信号はディジタル信号ＤＯに対応す
る。

【０１３３】一方、選択信号Ｓが“Ｈ”の場合において
半導体集積回路７０はテスト動作をし、このテストにお
いてＤ／Ａ変換器７２ａ，７２ｂ，７２ｃの良否が判定
される。この際にテスト信号入力端子７１０，７１１に
与えられるテスト信号は、外部からディジタル信号発生
器２００によって与えられる。

【０１３４】Ｄ／Ａ変換器７２ａ，７２ｂ，７２ｃは２
ビットのディジタル信号Ｄ_1aＤ_0a，Ｄ_1bＤ_0b，Ｄ_1cＤ_0c
を受け、これらをＤ／Ａ変換してアナログ信号Ａ_a ，Ａ
_b ，Ａ_c を得る。このとき、これらのアナログ信号はそ
れぞれ電流Ｉ_a ，Ｉ_b ，Ｉ_cとして出力される。

【０１３５】出力部７６は選択信号Ｓが“Ｈ”の場合
（テスト動作時）にＤ／Ａ変換器７２ａ，７２ｂ，７２
ｃの出力をテスト結果出力端子７８に与える。しかし、
選択信号Ｓが“Ｌ”の場合（通常動作時）にはテスト結
果出力端子７８を絶縁状態にする。

【０１３６】Ｄ／Ａ変換器７２ａ，７２ｂ，７２ｃの全
てが正常であれば、同一のディジタル信号に対応して、
互いに等しいアナログ信号Ａ_a ，Ａ_b ，Ａ_c を出力す
る。よって、テスト時においてテスト結果出力端子７８
から引き出される電流の値を測定することによってＤ／
Ａ変換器７２ａ，７２ｂ，７２ｃの良否の判断を行うこ
とができることになる。

【０１３７】（Ｉ−２）テスト信号入力回路７３の説
明：テスト信号入力回路７３は一つのインバータ７３ａ
及び１２個のＮＭＯＳトランジスタ７３ｂ〜７３ｍを備
えている。

【０１３８】そしてトランジスタ７３ｂ，７３ｃ，７３
ｈ，７３ｉのドレインはＤ／Ａ変換器７２ａに、トラン
ジスタ７３ｄ，７３ｅ，７３ｊ，７３ｋのドレインはＤ
／Ａ変換器７２ｂに、トランジスタ７３ｆ，７３ｇ，７
３ｌ，７３ｍのドレインはＤ／Ａ変換器７２ｃに、それ
ぞれ接続される。

【０１３９】また、トランジスタ７３ｂ，７３ｃのソー
スにはディジタル信号処理回路７４ａの出力が、トラン
ジスタ７３ｄ，７３ｅのソースにはディジタル信号処理
回路７４ｂの出力が、トランジスタ７３ｆ，７３ｇのソ
ースにはディジタル信号処理回路７４ｃの出力が、それ
ぞれ与えられる。

【０１４０】一方、トランジスタ７３ｈ，７３ｊ，７３
ｌのソースはテスト信号入力端子７１１に、トランジス
タ７３ｉ，７３ｋ，７３ｍのソースはテスト信号入力端
子７１０に、それぞれ接続されている。

【０１４１】そしてトランジスタ７３ｈ，７３ｉ，７３
ｊ，７３ｋ，７３ｌ，７３ｍのゲートには選択信号Ｓ
が、そしてトランジスタ７３ｂ，７３ｃ，７３ｄ，７３
ｅ，７３ｆ，７３ｇのゲートにはインバータ７３ａによ
って得られた選択信号Ｓを反転した論理が、それぞれ与
えられる。

【０１４２】選択信号Ｓが“Ｌ”の場合には、インバー
タ７３ａによってトランジスタ７３ｂ，７３ｃ，７３
ｄ，７３ｅ，７３ｆ，７３ｇのゲートには“Ｈ”が与え
られ、これらのトランジスタはオンしてディジタル信号
処理回路７４ａ，７４ｂ，７４ｃからの出力がＤ／Ａ変
換器７２ａ，７２ｂ，７２ｃに与えられる。これらの出
力はディジタル信号Ｄ_1aＤ_0a，Ｄ_1bＤ_0b，Ｄ_1cＤ_0cとし
て把握され、それぞれＤ／Ａ変換されてアナログ信号Ａ
_a ，Ａ_b ，Ａ_c が得られ、これらはそれぞれアナログ信
号出力端子７５ａ，７５ｂ，７５ｃに伝達される他、出
力部７６にも伝達される。

【０１４３】逆に選択信号Ｓが“Ｈ”の場合には、イン
バータ７３ａによってトランジスタ７３ｂ，７３ｃ，７
３ｄ，７３ｅ，７３ｆ，７３ｇのゲートには“Ｌ”が与
えられ、これらのトランジスタはオフする。よってＤ／
Ａ変換器７２ａ，７２ｂ，７２ｃは、ディジタル信号処
理回路１４ａ，１４ｂ，１４ｃからの出力の代わりにデ
ィジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cとしてテスト入力端子７
１１に与えられた信号を、またディジタル信号Ｄ_0a，Ｄ
_0b，Ｄ_0cとしてテスト入力端子７１０に与えられた信号
を、それぞれ受け取る。これらはＤ／Ａ変換されてアナ
ログ信号Ａ_a ，Ａ_b ，Ａ_c が得られ、これらはそれぞれ
アナログ信号出力端子７５ａ，７５ｂ，７５ｃに伝達さ
れる他、出力部７６にも伝達される。

【０１４４】（Ｉ−３）出力部７６の説明：出力部７６
は３個のＮＭＯＳトランジスタ７６ａ，７６ｂ，７６ｃ
を備えており、これらのゲートには選択信号Ｓが与えら
れる。またこれらのソースは共通してテスト結果出力端
子７８に接続されている。トランジスタ７６ａ，７６
ｂ，７６ｃのドレインはそれぞれＤ／Ａ変換器７２ａ，
７２ｂ，７２ｃに接続され、アナログ信号Ａ_a ，Ａ_b ，
Ａ_c が与えられる。

【０１４５】選択信号Ｓが“Ｌ”の場合にはトランジス
タ７６ａ，７６ｂ，７６ｃがオフしており、アナログ信
号Ａ_a ，Ａ_b ，Ａ_c はそれぞれアナログ信号出力端子７
５ａ，７５ｂ，７５ｃに与えられるのみである。よっ
て、選択信号Ｓが“Ｌ”であって通常動作時においては
ディジタル信号処理回路７４ａ，７４ｂ，７４ｃの出力
するディジタル信号がそれぞれＤ／Ａ変換器７２ａ，７
２ｂ，７２ｃに与えられ、アナログ信号に変換されてア
ナログ信号出力端子７５ａ，７５ｂ，７５ｃから出力さ
れるという通常の動作が行われる。

【０１４６】一方、選択信号Ｓが“Ｈ”の場合にはトラ
ンジスタ７６ａ，７６ｂ，７６ｃがオンし、アナログ信
号Ａ_a ，Ａ_b ，Ａ_c に対応する電流Ｉ_a ，Ｉ_b ，Ｉ_c が
全てテスト結果出力端子７８へと流れる。よって、外部
からテスト結果出力端子７８と接地との間に抵抗Ｒ_EXを
挿入し、その両端の電圧を測定することによって、電流
Ｉ_a ，Ｉ_b ，Ｉ_c の総和を検出することができる。

【０１４７】（Ｉ−４）Ｄ／Ａ変換器７２ａ，７２ｂ，
７２ｃの良否の判別：Ｄ／Ａ変換器７２ａ，７２ｂ，７
２ｃが全て正常な場合、テスト信号入力端子７１１，７
１０に与えられる２ビットのディジタル信号が“０
０”，”０１”，“１０”，“１１”である場合に対し
てそれぞれ０，Ｉ₀ ，２Ｉ₀ ，３Ｉ₀ の電流値をとる電
流を流すとして説明することが可能である。

【０１４８】図２４はテスト信号入力端子７１１，７１
０に与えられる２ビットのディジタル信号と抵抗Ｒ_EXの
両端の電圧との関係を表したグラフである。Ｄ／Ａ変換
器７２ａ，７２ｂ，７２ｃが全て正常な場合には、実線
で示されるように、２ビットのディジタル信号が“０
０”，”０１”，“１０”，“１１”である場合に対し
抵抗Ｒ_EXの両端の電圧はそれぞれ０，３Ｉ₀ Ｒ_EX，６Ｉ
₀ Ｒ_EX，９Ｉ₀ Ｒ_EXとなる。

【０１４９】もしも、Ｄ／Ａ変換器７２ａ，７２ｂ，７
２ｃのうちのいずれか一つにおいて、テスト信号入力端
子７１１，７１０に与えられる２ビットのディジタル信
号が“００”，”０１”，“１０”，“１１”である場
合に対してそれぞれ０，０，Ｉ₀ ，２Ｉ₀ の電流値をと
る電流を流すという異常が生じているとした場合を考え
る。この場合には、破線で示されるように、２ビットの
ディジタル信号が“００”，”０１”，“１０”，“１
１”である場合に対し抵抗Ｒ_EXの両端の電圧はそれぞれ
０，２Ｉ₀ Ｒ_EX，５Ｉ₀ Ｒ_EX，８Ｉ₀ Ｒ_EXとなる。

【０１５０】従って、ディジタル信号発生器２００によ
ってテスト信号入力端子７１１，７１０に与えられる２
ビットのディジタル信号を“００”，”０１”，“１
０”，“１１”と順次その値が“０１”ずつ大きくなる
ように変化させてゆき、等しい増加分で抵抗Ｒ_EXの両端
の電圧が増加すると、Ｄ／Ａ変換器７２ａ，７２ｂ，７
２ｃは正常であると分かる。一方、２ビットのディジタ
ル信号を等しい増加分で増加させた場合において、抵抗
Ｒ_EXの両端の電圧の増加分が等しくない場合には、Ｄ／
Ａ変換器７２ａ，７２ｂ，７２ｃに異常が生じているこ
とがわかる。

【０１５１】従って、第８実施例においては、Ｄ／Ａ変
換器７２ａ，７２ｂ，７２ｃの良否を同時に判定するこ
とができるので、これを迅速に行うことができるという
効果がある。

【０１５２】Ｊ．第９実施例： （Ｊ−１）基本的な考え方：図２５はこの発明の第９実
施例にかかるＤ／Ａ変換器テスト回路９８を含んだ半導
体集積回路８０の構成を示す回路図である。半導体集積
回路８０は２ビットのＤ／Ａ変換器８２ａ，８２ｂ，８
２ｃ，８２ｄと、これらのＤ／Ａ変換器に対応して設け
られたディジタル信号処理回路８４ａ，８４ｂ，８４
ｃ，８４ｄと、この発明にかかるＤ／Ａ変換器テスト回
路９８を構成するテスト信号入力端子８１０，８１１、
テスト信号入力回路８３、出力部８６、モード端子８
７、テスト結果出力端子８８を備えている。第９実施例
にかかる発明ではＤ／Ａ変換器は偶数個備えられる。

【０１５３】モード端子８７には選択信号Ｓが与えら
れ、これが“Ｌ”の場合にはテスト信号入力回路８３は
ディジタル信号処理回路８４ａ，８４ｂ，８４ｃ，８４
ｄからの信号をＤ／Ａ変換器８２ａ，８２ｂ，８２ｃ，
８２ｄに伝達する。一方、選択信号Ｓが“Ｈ”の場合に
はテスト信号入力回路８３はテスト信号入力端子８１
０，８１１に与えられたテスト信号をＤ／Ａ変換器８２
ａ，８２ｂ，８２ｃ，８２ｄに伝達する。

【０１５４】一方、選択信号Ｓが“Ｈ”の場合において
半導体集積回路８０はテスト動作をし、このテストにお
いてＤ／Ａ変換器８２ａ，８２ｂ，８２ｃ，８２ｄの良
否が判定される。この際にテスト信号入力端子８１０，
８１１に与えられるテスト信号は、外部からディジタル
信号発生器２００によって与えられる。

【０１５５】Ｄ／Ａ変換器８２ａ，８２ｂ，８２ｃ，８
２ｄは２ビットのディジタル信号Ｄ_1aＤ_0a，Ｄ_1bＤ_0b，
Ｄ_1cＤ_0c，Ｄ_1dＤ_0dを受け、これらをＤ／Ａ変換してア
ナログ信号Ａ_a ，Ａ_b ，Ａ_c ，Ａ_d を得る。このとき、
これらのアナログ信号はそれぞれ電流Ｉ_a ，Ｉ_b ，
Ｉ_c ，Ｉ_d として出力される。

【０１５６】出力部８６は選択信号Ｓが“Ｈ”の場合
（テスト動作時）にＤ／Ａ変換器８２ａ，８２ｂ，８２
ｃ，８２ｄの出力をテスト結果出力端子８８に与える。
しかし、選択信号Ｓが“Ｌ”の場合（通常動作時）には
テスト結果出力端子８８を絶縁状態にする。

【０１５７】Ｄ／Ａ変換器８２ａ，８２ｂ，８２ｃ，８
２ｄの全てが正常であれば、同一のディジタル信号に対
応して、互いに等しいアナログ信号Ａ_a ，Ａ_b ，Ａ_c ，
Ａ_dを出力する。よって、第８実施例と同様に、テスト
時においてテスト結果出力端子８８から引き出される電
流の値を測定することによってＤ／Ａ変換器８２ａ，８
２ｂ，８２ｃ，８２ｃの良否の判断を行うことができる
ことになる。

【０１５８】（Ｊ−２）テスト信号入力回路８３の説
明：テスト信号入力回路８３は３個のインバータ８３
ａ，８３ｂ，８３ｃ及び１６個のＮＭＯＳトランジスタ
８３ｄ〜８３ｓを備えている。

【０１５９】そしてトランジスタ８３ｄ，８３ｅ，８３
ｌ，８３ｍのドレインはＤ／Ａ変換器８２ａに、トラン
ジスタ８３ｆ，８３ｇ，８３ｎ，８３ｏのドレインはＤ
／Ａ変換器８２ｂに、トランジスタ８３ｈ，８３ｉ，８
３ｐ，８３ｑのドレインはＤ／Ａ変換器８２ｃに、トラ
ンジスタ８３ｊ，８３ｋ，８３ｒ，８３ｓのドレインは
Ｄ／Ａ変換器８２ｄに、それぞれ接続される。

【０１６０】また、トランジスタ８３ｄ，８３ｅのソー
スにはディジタル信号処理回路８４ａの出力が、トラン
ジスタ８３ｆ，８３ｇのソースにはディジタル信号処理
回路８４ｂの出力が、トランジスタ８３ｈ，８３ｉのソ
ースにはディジタル信号処理回路８４ｃの出力が、トラ
ンジスタ８３ｊ，８３ｋのソースにはディジタル信号処
理回路８４ｄの出力が、それぞれ与えられる。

【０１６１】一方、トランジスタ８３ｌ，８３ｎのソー
スはインバータ８３ｂを介して、またトランジスタ８３
ｐ，８３ｒのソースは直接に、それぞれテスト信号入力
端子８１１に接続されている。そしてトランジスタ８３
ｍ，８３ｏのソースはインバータ８３ｃを介して、また
トランジスタ８３ｑ，８３ｓのソースは直接に、それぞ
れテスト信号入力端子８１０に接続されている。

【０１６２】そしてトランジスタ８３ｌ，８３ｍ，８３
ｎ，８３ｏ，８３ｐ，８３ｑ，８３ｒ，８３ｓのゲート
には選択信号Ｓが、そしてトランジスタ８３ｄ，８３
ｅ，８３ｆ，８３ｇ，８３ｈ，８３ｉ，８３ｊ，８３ｋ
のゲートにはインバータ８３ａによって得られた選択信
号Ｓを反転した論理が、それぞれ与えられる。

【０１６３】第８実施例において示されたテスト信号入
力回路８３と類似して、選択信号Ｓが“Ｌ”の場合には
トランジスタ８３ｄ，８３ｅ，８３ｆ，８３ｇ，８３
ｈ，８３ｉ，８３ｊ，８３ｋがオンし、ディジタル信号
処理回路８４ａ，８４ｂ，８４ｃ，８４ｄからの出力が
Ｄ／Ａ変換器８２ａ，８２ｂ，８２ｃ，８２ｄに与えら
れ、ディジタル信号Ｄ_1aＤ_0a，Ｄ_1bＤ_0b，Ｄ_1cＤ_0c，Ｄ
_1dＤ_0dとして把握される。これらのディジタル信号は、
それぞれＤ／Ａ変換されてアナログ信号Ａ_a ，Ａ_b ，Ａ
_c ，Ａ_d が得られ、それぞれアナログ信号出力端子８５
ａ，８５ｂ，８５ｃ，８５ｄに伝達される他、出力部８
６にも伝達される。

【０１６４】逆に選択信号Ｓが“Ｈ”の場合には、Ｄ／
Ａ変換器８２ａ，８２ｂ，８２ｃ，８２ｄはディジタル
信号Ｄ_1c，Ｄ_1dとしてテスト入力端子８１１に与えられ
た信号を、ディジタル信号Ｄ_1a，Ｄ_1bとしてテスト入力
端子８１１に与えられた信号の反転を、それぞれ受け取
る。またディジタル信号Ｄ_0c，Ｄ_0dとしてテスト入力端
子８１０に与えられた信号を、ディジタル信号Ｄ_0a，Ｄ
_0bとしてテスト入力端子８１０に与えられた信号の反転
を、それぞれ受け取る。これらはＤ／Ａ変換されてアナ
ログ信号Ａ_a ，Ａ_b ，Ａ_c ，Ａ_d が得られ、アナログ信
号出力端子８５ａ，８５ｂ，８５ｃ，８５ｄに伝達され
る他、出力部８６にも伝達される。

【０１６５】（Ｊ−３）出力部８６の説明：出力部８６
は４個のＮＭＯＳトランジスタ８６ａ，８６ｂ，８６
ｃ，８６ｄを備えており、これらのゲートには選択信号
Ｓが与えられる。第８実施例の出力部７６と類似して出
力部８６は選択信号Ｓが“Ｈ”の時にテスト結果出力端
子８８へと電流の和（Ｉ_a ＋Ｉ_b ＋Ｉ_c ＋Ｉ_d ）を与え
る。外部からテスト結果出力端子８８と接地との間に抵
抗Ｒ_EXを挿入し、その両端の電圧を測定することによっ
て、電流の和（Ｉ_a ＋Ｉ_b ＋Ｉ_c ＋Ｉ_d ）を検出するこ
とができる。

【０１６６】（Ｊ−４）Ｄ／Ａ変換器８２ａ，８２ｂ，
８２ｃ，８２ｄの良否の判別：テスト時においてＤ／Ａ
変換器８２ａに与えられるディジタル信号Ｄ_1aＤ_0aと、
Ｄ／Ａ変換器８２ｂに与えられるディジタル信号Ｄ_1bＤ
_0bとは互いに等しい。またＤ／Ａ変換器８２ｃに与えら
れるディジタル信号Ｄ_1cＤ_0cと、Ｄ／Ａ変換器８２ｄに
与えられるディジタル信号Ｄ_1dＤ_0dとは互いに等しい。

【０１６７】しかし、インバータ８３ｂ，８３ｃに起因
して、ディジタル信号Ｄ_1aＤ_0aとディジタル信号Ｄ_1cＤ
_0cとは相補的な値をとる。例えばディジタル信号Ｄ_1aＤ
_0aが“００”，“０１”，“１０”，“１１”を採る場
合には、ディジタル信号Ｄ_1cＤ_0cはこれらに対応してそ
れぞれ“１１”，“１０”，“０１”，“００”を採
る。

【０１６８】このため、Ｄ／Ａ変換器８２ａ，８２ｂ，
８２ｃ，８２ｄの全てが正常に動作する場合には、テス
ト入力端子８１０，８１１に与えられたディジタル信号
の値によらず電流の和（Ｉ_a ＋Ｉ_b ＋Ｉ_c ＋Ｉ_d ）が一
定に保たれる。

【０１６９】例えば、第８実施例と同様に、Ｄ／Ａ変換
器８２ａ，８２ｂ，８２ｃ，８２ｄの全てにおいて、与
えられた２ビットのディジタル信号が“００”，”０
１”，“１０”，“１１”である場合に対してそれぞれ
０，Ｉ₀ ，２Ｉ₀ ，３Ｉ₀ の電流値をとる電流を流すと
する。この場合には、テスト入力端子８１０，８１１に
ディジタル信号Ｄ₁ ，Ｄ₀ がそれぞれ与えられたとし
て、電流Ｉ_a ，Ｉ_b ，Ｉ_c，Ｉ_d は表１に示される値を
採る。

【０１７０】

【表１】

【０１７１】よって、Ｄ／Ａ変換器８２ａ，８２ｂ，８
２ｃ，８２ｄの全てが正常に動作する場合には、テスト
入力端子８１０，８１１に与えられたディジタル信号の
値によらず電流の和（Ｉ_a ＋Ｉ_b ＋Ｉ_c ＋Ｉ_d ）は一定
値６Ｉ₀ に保たれる。

【０１７２】ところが、Ｄ／Ａ変換器８２ａに異常があ
り、与えられる２ビットのディジタル信号が“０
０”，”０１”，“１０”，“１１”である場合に対し
てそれぞれ０，０，Ｉ₀ ，２Ｉ₀ の電流値をとる電流を
流すとする。この場合には、テスト入力端子８１０，８
１１与えられたディジタル信号Ｄ₁ Ｄ₀ に対して電流Ｉ
_a ，Ｉ_b ，Ｉ_c ，Ｉ_d は表２に示される値を採る。

【０１７３】

【表２】

【０１７４】よってこの場合には、テスト入力端子８１
０，８１１に与えられたディジタル信号の値によって電
流の和（Ｉ_a ＋Ｉ_b ＋Ｉ_c ＋Ｉ_d ）は５Ｉ₀ 及び６Ｉ₀
の２つの値を採ることになる。

【０１７５】つまり、第９実施例においては偶数個のＤ
／Ａ変換器を２組（上記の例ではＤ／Ａ変換器８２ａ，
８２ｂの組と、Ｄ／Ａ変換器８２ｃ，８２ｄの組）に分
け、それぞれの組に相補的なテスト信号を与えている。
よって、全てのＤ／Ａ変換器が正常な場合にはテスト信
号の値によらずにテスト結果出力端子８８から一定の値
の電流が得られるが、異常が発生した場合には一定の値
が得られないので、全てのＤ／Ａ変換器の良否を迅速に
判定することができる。

【０１７６】Ｋ．第１０実施例：第１乃至第７実施例で
はＡ／Ｄ変換器のテストに、第８乃至第９実施例ではＤ
／Ａ変換器のテストに、それぞれ関する技術について具
体的に説明してきたが、Ａ／Ｄ変換器とＤ／Ａ変換器の
両方のテストを行うテスト回路を実現することもでき
る。

【０１７７】図２６は第１０実施例にかかるテスト回路
を含む半導体集積回路９０の構成を示すブロック図であ
る。半導体集積回路９０は、アナログ入力端子１１ａ，
１１ｂ，１１ｃ、アナログ信号出力端子７５ａ，７５
ｂ，７５ｃ及び入出力端子１６ｃ，１６ｄ、テスト結果
出力端子７８を備えている。そしてアナログ入力端子１
１ａ，１１ｂ，１１ｃのそれぞれに対応して接続されて
設けられたＡ／Ｄ変換器１２ａ，１２ｂ，１２ｃ、アナ
ログ信号出力端子７５ａ，７５ｂ，７５ｃのそれぞれに
対応して接続されて設けられたＤ／Ａ変換器７２ａ，７
２ｂ，７２ｃを備えている。

【０１７８】更にディジタル信号処理回路１４も設けら
れており、Ａ／Ｄ変換器１２ａ，１２ｂ，１２ｃは一致
検出回路２３を介してディジタル信号処理回路１４に接
続されており、またＤ／Ａ変換器７２ａ，７２ｂ，７２
ｃはテスト信号入力回路７３を介してディジタル信号処
理回路１４に接続されている。

【０１７９】第６実施例と同様にして、一致検出回路２
３には切り換え部４１が接続されており、切り換え部４
１には出力部２５３が接続されている。また、第８実施
例と同様にしてＤ／Ａ変換器７２ａ，７２ｂ，７２ｃと
テスト結果出力端子７８との間には出力部７６が接続さ
れている。そして出力部２５３及びテスト信号入力回路
７３はいずれも入出力端子１６ｃ，１６ｄに接続されて
いる。

【０１８０】切り換え部４１にはモード端子１７ａが接
続され、これに“Ｈ”が与えられると切り換え部４１は
一致検出回路２３の出力を出力部２５３に与え、“Ｌ”
が与えられた場合には一致検出回路２３の出力を出力部
２５３に与えない。即ちモード端子１７ａは第６実施例
におけるモード端子１７に対応する。

【０１８１】また、テスト信号入力回路７３と出力部７
６にはモード端子１７ｂが接続され、これに“Ｈ”が与
えられた場合にはテスト信号入力回路７３にテスト信号
が与えられ、また出力部７６はＤ／Ａ変換器７２ａ，７
２ｂ，７２ｃの出力する変換電流をテスト結果出力端子
７８に与える。そしてモード端子１７ｂに“Ｌ”が与え
られると、テスト信号入力回路７３にはディジタル信号
処理回路１４の出力が与えられ、出力部７６は変換電流
をテスト結果出力端子７８に与えない。即ちモード端子
１７ｂは第８実施例におけるモード端子７７に対応す
る。

【０１８２】そして、入出力端子１６ｃ，１６ｄは双方
向端子であり、モード端子１７ａが“Ｈ”の場合には第
６実施例におけるテスト結果出力端子１６ａ，１６ｂと
して機能し、モード端子１７ｂが“Ｈ”の場合には第８
実施例におけるテスト信号入力端子７１０，７１１とし
て機能することになる。

【０１８３】また、モード端子１７ａ，１７ｂのいずれ
もが“Ｌ”の場合には半導体集積回路９０は、Ｄ／Ａ変
換器、Ａ／Ｄ変換器のいずれのテストも行わす、図１０
０に示された半導体集積回路１０１と同様に、アナログ
信号をディジタル信号へ変換し、ディジタル信号処理を
行って、アナログ信号へ変換するという通常の機能を果
たすことになる。なお、モード端子１７ａ，１７ｂのい
ずれも“Ｈ”とすることは禁止される。

【０１８４】上記に説明したように、この発明の第１０
実施例によれば同一の半導体集積回路に設けられたＤ／
Ａ変換器及びＡ／Ｄ変換器を、第６及び第８実施例と同
様にして迅速にテストすることができる。

【０１８５】なお、本実施例においては第６実施例にお
いて説明されたように、一致検出回路２３を一致検出回
路１３に、また出力部２５３を出力部１５３に、それぞ
れ置換しても同様の効果が得られるし、第９実施例で示
されたようにＤ／Ａ変換器が偶数個設けられた場合には
テスト信号入力回路７３をテスト信号入力回路８３に、
また出力部７６を出力部８６に、それぞれ置換しても迅
速なテストが行えるという効果が得られる。

【０１８６】

【発明の効果】以上に示されたように、この発明の第１
及び第２の態様にかかるＡ／Ｄ変換器テスト回路によれ
ば、全てのＡ／Ｄ変換器が正常であるか否かが一度に検
出され、これらの良否を迅速に判断することができる。

【０１８７】特に第２の態様によればＡ／Ｄ変換器に異
常なものが存在する場合において、テスト結果出力端子
には“Ｈ”と“Ｌ”との中間の電位が与えられるので、
その検出が容易である。

【０１８８】また、この発明の第３及び第４の態様にか
かるＤ／Ａ変換器テスト回路によれば、変化するテスト
信号に対応してテスト結果出力端子において得られる変
換電流を測定することで、全てのＤ／Ａ変換器が正常で
あるか否かが一度に検出され、これらの良否を迅速に判
断することができる。

【０１８９】特に第４の態様によれば、全てのＤ／Ａ変
換器が正常である場合に得られる変換電流が一定となる
ので、その検出が容易である。

【図面の簡単な説明】

【図１】この発明の第１実施例の構成を示す回路図であ
る。

【図２】この発明の第１実施例の構成を示す回路図であ
る。

【図３】この発明の第１実施例の構成を示す回路図であ
る。

【図４】この発明の第１実施例の構成を示す回路図であ
る。

【図５】この発明の第２実施例の構成を示す回路図であ
る。

【図６】この発明の第２実施例の構成を示す回路図であ
る。

【図７】この発明の第２実施例の構成を示す回路図であ
る。

【図８】この発明の第３実施例の構成を示す回路図であ
る。

【図９】この発明の第３実施例の動作を示す回路図であ
る。

【図１０】この発明の第３実施例の動作を示す回路図で
ある。

【図１１】この発明の第３実施例の動作を示す回路図で
ある。

【図１２】この発明の第３実施例の動作を示す回路図で
ある。

【図１３】この発明の第４実施例の構成を示す回路図で
ある。

【図１４】この発明の第５実施例の構成を示す回路図で
ある。

【図１５】この発明の第６実施例の構成を示す回路図で
ある。

【図１６】この発明の第６実施例の構成を示す回路図で
ある。

【図１７】この発明の第７実施例の構成を示す回路図で
ある。

【図１８】この発明の第７実施例の動作を示す回路図で
ある。

【図１９】この発明の第７実施例の動作を示す回路図で
ある。

【図２０】この発明の第７実施例の動作を示す回路図で
ある。

【図２１】この発明の第７実施例の動作を示す回路図で
ある。

【図２２】この発明の第７実施例の動作を示す回路図で
ある。

【図２３】この発明の第８実施例の構成を示す回路図で
ある。

【図２４】この発明の第８実施例の動作を示すグラフで
ある。

【図２５】この発明の第９実施例の構成を示す回路図で
ある。

【図２６】この発明の第１０実施例の構成を示す回路図
である。

【図２７】従来の技術を示すブロック図である。

【図２８】従来の技術を示すブロック図である。

【図２９】従来の技術を示すブロック図である。

【符号の説明】

１２ａ〜１２ｃ Ａ／Ｄ変換器 １３，２３，３３，６３ 一致検出回路 １５，２５，７６，８６，１５３，２５３ 出力部 ７２ａ〜７２ｃ，８２ａ〜８２ｄ Ｄ／Ａ変換器 ７３，８３ テスト信号入力回路 ７８，８８ テスト結果出力端子 ９１〜９６ Ａ／Ｄ変換器テスト回路 ９７，９８ Ｄ／Ａ変換器テスト回路 ７１０，７１１，８１０，８１１ テスト信号入力端子

【手続補正書】

【提出日】平成６年５月３１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項４

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】またこの発明の第３の態様にかかるＤ／Ａ
変換器テスト回路は、デジタル信号をＤ／Ａ変換して変
換電流を流すＤ／Ａ変換器の良否をテストするＤ／Ａ変
換器テスト回路であって、（ａ）前記Ｄ／Ａ変換器にデ
ィジタル信号であるテスト信号を与えるテスト信号入力
回路と、（ｂ）前記Ｄ／Ａ変換器の変換電流の和を出力
する出力部とを備える。またこの発明の第４の態様にか
かるＤ／Ａ変換器テスト回路は、それぞれが、Ｎビット
のディジタル信号をビット毎に入力するＮ個の入力端を
有し、前記デジタル信号をＤ／Ａ変換して変換電流を流
す２Ｍ個のＤ／Ａ変換器の良否をテストするＤ／Ａ変換
器テスト回路であって、（ａ）Ｎビットのテスト信号を
ビット毎に入力するＮ個のテスト信号入力端子と、
（ｂ）テスト結果出力端子と、（ｃ）第Ｊ番目（１≦Ｊ
≦Ｍ）の前記Ｄ／Ａ変換器の第Ｌ番目（１≦Ｌ≦Ｎ）の
前記入力端に接続された第１端と、第Ｌ番目の前記テス
ト信号入力端子に与えられた値が与えられる第２端と、
自身の前記第１端へ自身の前記第２端に与えられた値を
伝達するか否かを制御する制御端とを含むスイッチＳ_JL
と、（ｄ）第Ｋ番目（（Ｍ＋１）≦Ｋ≦２Ｍ）の前記Ｄ
／Ａ変換器の第Ｌ番目の前記入力端に接続された第１端
と、前記第Ｌ番目のテスト信号入力端子に与えられた値
と相補的な値が与えられる第２端と、自身の前記第１端
へ自身の前記第２端に与えられた値を伝達するか否かを
制御する制御端とを含むスイッチＳ_KLと、（ｅ）前記ス
イッチＳ_JL，Ｓ_KLの含む前記制御端の全てに共通して接
続され、選択信号が与えられる制御端子と、（ｆ）前記
Ｄ／Ａ変換器の前記変換電流の全てを前記テスト結果出
力端子に与えるか否かを前記選択信号に基づいて制御す
る出力部とを備える。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】Ａ／Ｄ変換器１２ａ，１２ｂ，１２ｃはそ
れぞれアナログ入力端子１１ａ，１１ｂ，１１ｃに与え
られたアナログ信号Ａ_a ，Ａ_b ，Ａ_c をＡ／Ｄ変換し、
それぞれ２ビットのディジタル信号Ｄ_1aＤ_0a，Ｄ
_1bＤ_0b，Ｄ_1cＤ_0cをディジタル信号処理回路１４ａ，１
４ｂ，１４ｃに伝達する。半導体集積回路１０における
Ａ／Ｄ変換器１２ａ，１２ｂ，１２ｃのディジタル信号
処理回路１４ａ，１４ｂ，１４ｃに対する関係は、図２
７に示された従来の技術における信号処理システム１０
１におけるＡ／Ｄ変換器１０２のディジタル信号処理回
路１０３に対する関係と同一であり、ディジタル信号Ｄ
_1aＤ_0a，Ｄ_1bＤ_0b，Ｄ_1cＤ_0cはディジタル信号ＤＩに対
応する。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】一致検出回路１３は、ディジタル信号処理
回路１４ａ，１４ｂ，１４ｃと並列の関係にあってＡ／
Ｄ変換器１２ａ，１２ｂ，１２ｃへ接続されている。一
致検出回路１３は４つのＥＸＯＲゲート１３ａ，１３
ｂ，１３ｄ，１３ｅ及び２つのＯＲゲート１３ｃ，１３
ｆを備えている。また、出力部１５は２つのトライステ
ートバッファ１５ａ，１５ｂを備えている。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正内容】

【００２５】（Ａ−２）一致検出回路１３の説明：ＥＸ
ＯＲゲート１３ａの２つの入力端は、Ａ／Ｄ変換器１２
ａ，１２ｂの上位ビット側の出力端にそれぞれ接続され
る。即ち、ＥＸＯＲゲート１３ａの２つの入力端にはデ
ィジタル信号Ｄ_1a，Ｄ_1bがそれぞれ与えられる。同様に
してＥＸＯＲゲート１３ｂの２つの入力端は、Ａ／Ｄ変
換器１２ｂ，１２ｃの上位ビット側の出力端にそれぞれ
接続される。即ち、ＥＸＯＲゲート１３ｂの２つの入力
端にはディジタル信号Ｄ_1b，Ｄ_1cがそれぞれ与えられ
る。ＯＲゲート１３ｃはＥＸＯＲゲート１３ａ，１３ｂ
の出力の論理和を採って出力する。よってＯＲゲート１
３ｃはディジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cの全てが“Ｈ”
（“１”）又は“Ｌ”（“０”）に一致した場合のみ
“Ｌ”を出力し、それ以外では“Ｈ”を出力する。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２６

【補正方法】変更

【補正内容】

【００２６】同様にして、ＥＸＯＲゲート１３ｄの２つ
の入力端は、Ａ／Ｄ変換器１２ａ，１２ｂの下位ビット
側の出力端にそれぞれ接続される。即ち、ＥＸＯＲゲー
ト１３ｄの２つの入力端にはディジタル信号Ｄ_0a，Ｄ_0b
がそれぞれ与えられる。同様にしてＥＸＯＲゲート１３
ｅの２つの入力端は、Ａ／Ｄ変換器１２ｂ，１２ｃの下
位ビット側の出力端にそれぞれ接続される。即ち、ＥＸ
ＯＲゲート１３ｅの２つの入力端にはディジタル信号Ｄ
_0b，Ｄ_0cがそれぞれ与えられる。ＯＲゲート１３ｆはＥ
ＸＯＲゲート１３ｄ，１３ｅの出力の論理和を採って出
力する。よってＯＲゲート１３ｆはディジタル信号
Ｄ_0a，Ｄ_0b，Ｄ_0cの全てが“Ｈ”（“１”）又は“Ｌ”
（“０”）に一致した場合のみ“Ｌ”を出力し、それ以
外では“Ｈ”を出力する。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００５０

【補正方法】変更

【補正内容】

【００５０】トランジスタ２５ａ，２５ｃはＰチャネル
型であるので、そのゲートに“Ｌ”が与えられるとオン
し、高電位点２５１の電位をそれぞれテスト結果出力端
子１６ａ、１６ｂに伝達し、外部に“Ｈ”を出力する。
ゲートに“Ｈ”が与えられるとオフする。一方、トラン
ジスタ２５ｂ，２５ｄはＮチャネル型であるので、その
ゲートに“Ｈ”が与えられるとオンし、低電位点２５２
の電位をそれぞれテスト結果出力端子１６ａ、１６ｂに
伝達し、外部に“Ｌ”を出力する。ゲートに“Ｌ”が与
えられるとオフする。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００５３

【補正方法】変更

【補正内容】

【００５３】図２から分かるように一つのＥＸＯＲゲー
トを構成するのに必要なトランジスタの数は８個であ
り、図３から分かるように一つのＯＲゲートを構成する
のに必要なトランジスタの数は６個である。よって、第
１実施例では一致検出回路１３が４つのＥＸＯＲゲート
と２つのＯＲゲートを必要とするので、一致検出回路１
３は４４個のトランジスタを必要とすることがわかる。
そして図４から分かるように一つのトライステートバッ
ファは１２個のトランジスタから構成されるので、２つ
のトライステートバッファを必要とする出力部１５は２
４個のトランジスタを必要とする。結局、第１実施例の
効果を得るためには合計６８個のトランジスタが必要で
ある。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００５４

【補正方法】変更

【補正内容】

【００５４】一方、第２実施例においては一致検出回路
２３は２つのＮＡＮＤゲートと２つのＮＯＲゲートを必
要とする。そして図６及び図７から分かるように、一つ
のＮＡＮＤゲート及び一つのＮＯＲゲートを構成するに
は、いずれも６個のトランジスタを必要とする。よって
一致検出回路２３は２４個のトランジスタから構成され
る。そして図５からわかるように、出力部２５はトラン
ジスタ４個から構成されるので、結局第２実施例の効果
を得るためには合計２８個のトランジスタしか必要でな
い。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００６３

【補正方法】変更

【補正内容】

【００６３】同様にして、トランジスタ３３ｇ，３３
ｈ，３３ｉ及び抵抗Ｒ₃ は低電位点２５２から高電位点
２５１へと直列に接続され、トランジスタ３３ｉのドレ
インから一致検出信号Ａ₀ が出力される。また、トラン
ジスタ３３ｊ，３３ｋ，３３ｌ及び抵抗Ｒ₄ は高電位点
２５１から低電位点２５２へと直列に接続され、トラン
ジスタ３３ｌのドレインから一致検出信号Ｂ₀ が出力さ
れる。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００６５

【補正方法】変更

【補正内容】

【００６５】一致検出回路３３においては既に述べたよ
うに、トランジスタは１２個しか要求されない。抵抗Ｒ
₁ ，Ｒ₂ ，Ｒ₃ ，Ｒ₄ はトランジスタのオン抵抗を用い
ることが可能であり、これらを勘定にいれても一致検出
回路３３と出力部２５とで合計２０個のトランジスタし
か必要ではない。これは第１実施例において要求された
トランジスタの数６８個は勿論、第２実施例において要
求されたトランジスタの数２８個よりも少ない。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００９５

【補正方法】変更

【補正内容】

【００９５】テスト結果出力端子１６ｂに関しても同様
である。ディジタル信号の下位ビットＤ_0a，Ｄ_0b，Ｄ_0c
の値が等しく“Ｈ”であればテスト結果出力端子１６ｂ
はトランジスタ２５ｃ，２５ｈのオン抵抗の並列接続を
介して高電位点２５１に接続され、その状態は“Ｈ”と
なる。また、ディジタル信号の下位ビットＤ_0a，Ｄ_0b，
Ｄ_0cの３者の値が等しく“Ｌ”であればテスト結果出力
端子１６ｂはトランジスタ２５ｇ，２５ｄのオン抵抗の
並列接続を介して低電位点２５２に接続され、その状態
は“Ｌ”となる。一方、Ａ／Ｄ変換器１２ａ，１２ｂ，
１２ｃのうちに異常な動作をするものがあり、ディジタ
ル信号の下位ビットＤ_0a，Ｄ_0b，Ｄ_0cの３者の値が一致
しない場合にはテスト結果出力端子１６ｂはトランジス
タ２５ｇ，２５ｈのオン抵抗を介してそれぞれ低電位点
２５２及び高電位点２５１に接続され、中間の電位が与
えられる。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】０１０９

【補正方法】変更

【補正内容】

【０１０９】切り換え部４１はＮＭＯＳトランジスタ４
１ａ，４１ｂ，４１ｃ，４１ｄを備えており、それぞれ
のソースには一致検出信号Ａ₁ ，Ｂ₁ ，Ａ₀ ，Ｂ₀ が与
えられる。一方、それぞれのドレインには出力部２５３
の備えるトランジスタ２５ｅ，２５ｆ，２５ｇ，２５ｈ
のゲートが接続されている。トランジスタ４１ａ，４１
ｂ，４１ｃ，４１ｄのゲートにはモード端子１７が接続
されており、半導体集積回路４０の外部からモード端子
１７に“Ｈ”に対応する電位が与えられない限りトラン
ジスタ４１ａ，４１ｂ，４１ｃ，４１ｄは導通せず、従
ってトランジスタ２５ｅ，２５ｆ，２５ｇ，２５ｈのゲ
ートはフローティング状態となる。よって、Ａ／Ｄ変換
器１２ａ，１２ｂ，１２ｃの良否をテストする場合のみ
モード端子１７に外部から“Ｈ”に対応する電位を与え
れば、トランジスタ２５ｅ，２５ｆの対、あるいはトラ
ンジスタ２５ｇ，２５ｈの対において流れる貫通電流に
よって生じる消費電力を軽減することができる。

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】０１１４

【補正方法】変更

【補正内容】

【０１１４】Ｈ．第７実施例：図１７はこの発明の第７
実施例にかかるＡ／Ｄ変換器テスト回路９６を含んだ半
導体集積回路６０の構成を示す回路図である。半導体集
積回路６０は第１実施例において示された半導体集積回
路１０と同様に、アナログ入力端子１１ａ，１１ｂ，１
１ｃ並びにこれらに対応して設けられたＡ／Ｄ変換器１
２ａ，１２ｂ，１２ｃ及びディジタル信号処理回路１４
ａ，１４ｂ，１４ｃを備えている。しかし、第１実施例
とは異なり、Ａ／Ｄ変換器テスト回路９６はＡ／Ｄ変換
器１２ａ，１２ｂ，１２ｃに接続されているものの、デ
ィジタル信号処理回路１４ａ，１４ｂ，１４ｃとは並列
の関係にはない。

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】０１２３

【補正方法】変更

【補正内容】

【０１２３】まず、Ａ／Ｄ変換器１２ａ，１２ｂ，１２
ｃが全て正常に動作する場合を考える。この場合にはデ
ィジタル信号Ｄ_1a，Ｄ_1b，Ｄ_1cは互いに一致する。例え
ば、これらが全て“Ｈ”の場合には、トランジスタ１２
１ａ，１２２ａ，１２３ａの全てがオンしており、トラ
ンジスタ１２１ｂ，１２２ｂ，１２３ｂの全てがオフし
ている。この場合にはテスト結果出力端子１６ａ近傍の
等価回路は図１９の様になる。トランジスタ１２１ａの
オン抵抗とトランジスタ６３ｈのオン抵抗との和、トラ
ンジスタ１２２ａのオン抵抗とトランジスタ６３ｊのオ
ン抵抗との和、トランジスタ１２３ａのオン抵抗とトラ
ンジスタ６３ｌのオン抵抗との和は互いに等しいと仮定
し、これらを図１９では抵抗Ｒ_onで示している。このよ
うな場合にはテスト結果出力端子１６ａの電位は高電位
点２５１の電位（“Ｈ”に対応し、ここではＶＤＤとす
る）に等しくなる。

【手続補正１６】

【補正対象書類名】明細書

【補正対象項目名】０１３２

【補正方法】変更

【補正内容】

【０１３２】即ち選択信号Ｓが“Ｌ”の場合において半
導体集積回路７０は通常動作をし、半導体集積回路７０
におけるＤ／Ａ変換器７２ａ，７２ｂ，７２ｃのディジ
タル信号処理回路７４ａ，７４ｂ，７４ｃに対する関係
は、図２７に示された従来の技術における信号処理シス
テム１０１におけるＤ／Ａ変換器１０４のディジタル信
号処理回路１０３に対する関係と同一である。この場合
においてＤ／Ａ変換器７２ａ，７２ｂ，７２ｃに与えら
れるディジタル信号はディジタル信号ＤＯに対応する。

【手続補正１７】

【補正対象書類名】明細書

【補正対象項目名】０１８３

【補正方法】変更

【補正内容】

【０１８３】また、モード端子１７ａ，１７ｂのいずれ
もが“Ｌ”の場合には半導体集積回路９０は、Ｄ／Ａ変
換器、Ａ／Ｄ変換器のいずれのテストも行わす、図２７
に示された半導体集積回路１０１と同様に、アナログ信
号をディジタル信号へ変換し、ディジタル信号処理を行
って、アナログ信号へ変換するという通常の機能を果た
すことになる。なお、モード端子１７ａ，１７ｂのいず
れも“Ｈ”とすることは禁止される。

【手続補正１８】

【補正対象書類名】明細書

【補正対象項目名】図２６

【補正方法】変更

【補正内容】

【図２６】この発明の第１０実施例の構成を示すブロッ
ク図である。

【手続補正１９】

【補正対象書類名】図面

【補正対象項目名】図１４

【補正方法】変更

【補正内容】

【図１４】

【手続補正２０】

【補正対象書類名】図面

【補正対象項目名】図２５

【補正方法】変更

【補正内容】

【図２５】

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ディジタル信号である変換器出力をそれ
   ぞれが出力する、複数のＡ／Ｄ変換器の良否をテストす
   るＡ／Ｄ変換器テスト回路であって、 （ａ）前記Ａ／Ｄ変換器の前記変換器出力が全て一致す
   るか否かを検出し、一致検出信号を出力する一致検出回
   路と、 （ｂ）前記一致検出信号によって制御され、前記Ａ／Ｄ
   変換器の良否を示すテスト結果出力を与える出力部と を備えるＡ／Ｄ変換器テスト回路。
2. 【請求項２】 Ｎビットのディジタル信号である変換器
   出力をそれぞれが出力する、Ｍ個のＡ／Ｄ変換器の良否
   をテストするＡ／Ｄ変換器テスト回路であって、 （ａ）第１端と、Ｋ番目（１≦Ｋ≦Ｍ）の前記Ａ／Ｄ変
   換器の出力する前記変換器出力の第Ｌビット目（１≦Ｌ
   ≦Ｎ）が与えられる第２端と、自身の前記第１端へ自身
   の前記第２端に与えられた値を伝達するか否かを制御す
   る制御端とを含むスイッチＳ_KLと、 （ｂ）前記スイッチＳ_KLの含む前記制御端の全てに共通
   して接続され、選択信号が与えられる制御端子と、 （ｃ）前記スイッチＳ_1L，Ｓ_2L，…，Ｓ_MLの前記第１端
   を共通して接続するテスト結果出力端子Ｔ_L と を備えるＡ／Ｄ変換器テスト回路。
3. 【請求項３】 デジタル信号をＤ／Ａ変換して変換電流
   を流すＤ／Ａ変換器の良否をテストするＤ／Ａ変換器テ
   スト回路であって、 （ａ）前記Ｄ／Ａ変換器にディジタル信号であるテスト
   信号を与えるテスト信号入力回路と、 （ｂ）前記Ｄ／Ａ変換器の変換電流の和を出力する出力
   部と を備えるＤ／Ａ変換器テスト回路。
4. 【請求項４】 それぞれが、Ｎビットのディジタル信号
   をビット毎に入力するＮ個の入力端を有し、前記デジタ
   ル信号をＤ／Ａ変換して変換電流を流す２Ｍ個のＤ／Ａ
   変換器の良否をテストするＤ／Ａ変換器テスト回路であ
   って、 （ａ）Ｎビットのテスト信号をビット毎に入力するＮ個
   のテスト信号入力端子と、 （ｂ）テスト結果出力端子と、 （ｃ）第Ｊ番目（１≦Ｊ≦Ｍ）の前記Ｄ／Ａ変換器の第
   Ｌ番目（１≦Ｌ≦Ｎ）の前記入力端に接続された第１端
   と、第Ｌ番目の前記テスト信号入力端子に与えられた値
   が与えられる第２端と、自身の前記第１端へ自身の前記
   第２端に与えられた値を伝達するか否かを制御する制御
   端とを含むスイッチＳ_JLと、 （ｃ）第Ｋ番目（（Ｍ＋１）≦Ｋ≦２Ｍ）の前記Ｄ／Ａ
   変換器の第Ｌ番目の前記入力端に接続された第１端と、
   前記第Ｌ番目のテスト信号入力端子に与えられた値と相
   補的な値が与えられる第２端と、自身の前記第１端へ自
   身の前記第２端に与えられた値を伝達するか否かを制御
   する制御端とを含むスイッチＳ_KLと、 （ｄ）前記スイッチＳ_JL，Ｓ_KLの含む前記制御端の全て
   に共通して接続され、選択信号が与えられる制御端子
   と、 （ｅ）前記Ｄ／Ａ変換器の前記変換電流の全てを前記テ
   スト結果出力端子に与えるか否かを前記選択信号に基づ
   いて制御する出力部と を備えるＤ／Ａ変換器テスト回路。