JP7073767B2 - 炭化珪素半導体装置の製造方法および炭化珪素基板の製造方法 - Google Patents

炭化珪素半導体装置の製造方法および炭化珪素基板の製造方法 Download PDF

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Description

この発明は、炭化珪素半導体装置の製造方法および炭化珪素基板の製造方法に関する。
従来、ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とを基板主面に平行な方向（以下、横方向とする）に交互に繰り返し配置してなる並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）半導体装置が公知である。超接合半導体装置の製造方法として、トレンチ埋め込みエピタキシャル方式により並列ｐｎ層を形成する方法が公知である。
トレンチ埋め込みエピタキシャル方式では、ｎ+型出発基板の上にｎ型エピタキシャル層を形成し、このｎ型エピタキシャル層にトレンチを形成する。そして、トレンチの内部を含めたｎ型エピタキシャル層上にｐ型エピタキシャル層を形成してトレンチの内部をｐ型エピタキシャル層で埋め込むことで並列ｐｎ層を形成する（例えば、下記特許文献１，２参照。）。
下記特許文献１，２では、トレンチの内部にエピタキシャル層を埋め込む際にハロゲン化物ガスの供給によりボイド発生を抑制し、かつ半導体基板の表面付近でのエピタキシャル成長を抑制している。また、下記特許文献２では、トレンチ開口付近でのエピタキシャル層の成長速度を、トレンチの底面側でのエピタキシャル層の成長速度よりも遅くすることでエピタキシャル層によるトレンチ開口付近での塞がりを抑制している。
また、シリコン（Ｓｉ）は、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、シリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。炭化珪素を半導体材料とした場合においても、トレンチ埋め込みエピタキシャル方式により並列ｐｎ層を形成可能である。
特開２００７－０９６１３７号公報 特開２０１２－０６４９５８号公報
しかしながら、発明者らが鋭意研究を重ねた結果、トレンチ埋め込みエピタキシャル方式により炭化珪素を半導体材料としてｎ型領域１０３とｐ型領域１０４とを横方向に交互に繰り返し配置してなる並列ｐｎ層１０５を形成する場合、高耐圧かつ低オン抵抗の超接合半導体装置を実現するにあたって、次の問題が生じることが判明した。図１０は、従来の炭化珪素半導体装置の製造途中の状態を示す断面図である。
高耐圧かつ低オン抵抗の超接合半導体装置を実現するには、並列ｐｎ層１０５のｎ型領域１０３となるｎ型エピタキシャル層１２１に、アスペクト比（＝トレンチ１３１の深さｄ１０１／トレンチ１３１の幅ｗ１０１）の高いトレンチ１３１を形成する。そして、このトレンチ１３１の内部を、並列ｐｎ層１０５のｐ型領域１０４となるｐ型エピタキシャル層１２２で埋め込む必要がある。
トレンチ１３１の内部へのｐ型エピタキシャル層１２２の埋め込みは、トレンチ１３１のアスペクト比が高くなるほど難しくなる。また、ｎ型エピタキシャル層１２１の隣り合うトレンチ１３１間の部分（メサ領域）１２１ａの表面に、ｐ型エピタキシャル層１２２の一部１２２ａがメサ領域１２１ａの表面に垂直に突出する柱状にエピタキシャル成長する。ｐ型エピタキシャル層１２２の、柱状の部分１２２ａを含めたｎ型エピタキシャル層１２１上の部分１２２ｂは、炭化珪素半導体装置の各部として用いない不要部分である。
このようにｐ型エピタキシャル層１２２の一部１２２ａがメサ領域１２１ａの表面に柱状にエピタキシャル成長した場合、ｐ型エピタキシャル層１２２の柱状の部分１２２ａ同士の間の隙間１３２に流入する原料ガスで、トレンチ１３１の内部にｐ型エピタキシャル層１２２をエピタキシャル成長させることとなる。トレンチ１３１の内部を完全に埋め込むまでｐ型エピタキシャル層１２２を成長させると、ｐ型エピタキシャル層１２２の柱状の部分１２２ａの高さｈ１０１は、トレンチ１３１の深さｄ１０１以上となる。
また、ｐ型エピタキシャル層１２２の一部１２２ａがメサ領域１２１ａの表面に柱状にエピタキシャル成長した場合、ｐ型エピタキシャル層１２２の柱状の部分１２２ａの高さｈ１０１が増すと、ｐ型エピタキシャル層１２２の柱状の部分１２２ａ同士の間隔（原料ガスが流入する隙間１３２の幅）ｗ１０２に狭くなる部分が生じる。これによって、トレンチ１３１の内部に原料ガスが流入しにくくなるため、トレンチ１３１の内部へのｐ型エピタキシャル層１２２の埋め込みがさらに困難になる。
この問題を解消する方法として、上記特許文献１，２のようにエピタキシャル成長装置の成長炉に原料ガスとともに塩化水素（ＨＣｌ）ガス等のエッチングガスを多量に導入し、ｐ型エピタキシャル層１２２の、メサ領域１２１ａの表面にエピタキシャル成長する部分１２２ａをエッチングすることで当該部分１２２ａのエピタキシャル成長を抑制しながら、トレンチ１３１の内部をｐ型エピタキシャル層１２２で埋め込む方法がある。
しかしながら、ＨＣｌガスのエッチング作用を利用する方法では、ｐ型エピタキシャル層１２２の、トレンチ１３１の内部に埋め込まれた部分も多少エッチングされてしまうため、トレンチ１３１の内部へのｐ型エピタキシャル層１２２の埋め込みを高速化することができない。さらに、多量に導入したＨＣｌガスによりエピタキシャル成長装置の構成部品が劣化しやすい（金属部の腐食等）という問題がある。
この発明は、上述した従来技術による問題点を解消するため、リードタイムを短縮することができ、かつ半導体製造装置の劣化を抑制することができる炭化珪素半導体装置の製造方法および炭化珪素基板の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、第１導電型領域と第２導電型領域とを交互に繰り返し配置してなる並列ｐｎ層を備えた炭化珪素半導体装置の製造方法であって、次の特徴を有する。まず、炭化珪素からなる第１導電型の半導体基板の一方の主面から所定深さに達するトレンチを形成し、前記第１導電型領域となる部分を残す第１工程を行う。次に、前記半導体基板の一方の主面の、前記トレンチ以外の部分を覆うマスク膜を形成する第２工程を行う。次に、前記半導体基板の一方の主面を前記マスク膜で覆った状態で、前記トレンチの内部を前記第２導電型領域となる第２導電型エピタキシャル層で埋め込むことで、前記第１導電型領域と前記第２導電型領域との前記並列ｐｎ層を形成する第３工程を行う。前記第３工程の後、前記第２導電型エピタキシャル層の、前記半導体基板の一方の主面よりも前記マスク膜側の部分と、前記マスク膜と、を除去することで、前記半導体基板の一方の主面に、前記第１導電型領域と前記第２導電型領域とを前記半導体基板の一方の主面に平行な方向に交互に繰り返した前記並列ｐｎ層を露出させる第４工程を行う。前記第２工程では、前記第２導電型エピタキシャル層のエピタキシャル成長温度以上の耐熱性を有する高融点金属の炭化物で前記マスク膜を形成する。前記第３工程では、前記マスク膜の上にも前記第２導電型エピタキシャル層を形成する。前記第４工程では、前記第２導電型エピタキシャル層の、前記半導体基板の一方の主面よりも前記マスク膜側の部分と、前記マスク膜と、を研削して除去し、前記半導体基板の一方の主面に露出した前記並列ｐｎ層の表面を研磨する。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１工程の後に、スパッタリング法により前記マスク膜を形成する膜形成工程と、前記トレンチの内壁上の前記マスク膜を除去して前記トレンチの内壁を露出させ、前記半導体基板の一方の主面の、前記トレンチ以外の部分上にのみ前記マスク膜を残す除去工程と、を行うことを特徴とする。また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記除去工程では、前記マスク膜をウエットエッチングすることで、前記トレンチの内壁上の前記マスク膜を除去することを特徴とする。また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記マスク膜を２０ｎｍ以上４０ｎｍ以下の厚さで形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程の後、前記半導体基板の一方の主面に露出した前記並列ｐｎ層の表面層に所定の素子構造を形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程では、アスペクト比が５以上の前記トレンチを形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程の前に、炭化珪素からなる出発基板の上に、第１導電型エピタキシャル層を積層して前記半導体基板を作製する工程をさらに含む。前記第１工程では、前記第１導電型エピタキシャル層に前記トレンチを形成し、前記第１導電型領域となる部分を残すことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記マスク膜として、炭化タンタル膜を形成することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素基板の製造方法は、炭化珪素からなる第１導電型の半導体基板に、第１導電型領域と第２導電型領域とを主面に平行な方向に交互に繰り返し配置してなる並列ｐｎ層を備えた炭化珪素基板の製造方法であって、次の特徴を有する。まず、前記半導体基板の一方の主面から所定深さに達するトレンチを形成し、前記第１導電型領域となる部分を残す第１工程を行う。次に、前記半導体基板の一方の主面の、前記トレンチ以外の部分を覆うマスク膜を形成する第２工程を行う。次に、前記半導体基板の一方の主面を前記マスク膜で覆った状態で、前記トレンチの内部を前記第２導電型領域となる第２導電型エピタキシャル層で埋め込むことで、前記第１導電型領域と前記第２導電型領域との前記並列ｐｎ層を形成する第３工程を行う。前記第３工程の後、前記第２導電型エピタキシャル層の、前記半導体基板の一方の主面よりも前記マスク膜側の部分と、前記マスク膜と、を除去することで、前記半導体基板の一方の主面に、前記第１導電型領域と前記第２導電型領域とを前記半導体基板の一方の主面に平行な方向に交互に繰り返した前記並列ｐｎ層を露出させる第４工程を行う。前記第２工程では、前記第２導電型エピタキシャル層のエピタキシャル成長温度以上の耐熱性を有する高融点金属の炭化物で前記マスク膜を形成する。前記第３工程では、前記マスク膜の上にも前記第２導電型エピタキシャル層を形成する。前記第４工程では、前記第２導電型エピタキシャル層の、前記半導体基板の一方の主面よりも前記マスク膜側の部分と、前記マスク膜と、を研削して除去し、前記半導体基板の一方の主面に露出した前記並列ｐｎ層の表面を研磨する。
また、この発明にかかる炭化珪素基板の製造方法は、上述した発明において、前記第２工程では、前記第１工程の後に、スパッタリング法により前記マスク膜を形成する膜形成工程と、前記トレンチの内壁上の前記マスク膜を除去して前記トレンチの内壁を露出させ、前記半導体基板の一方の主面の、前記トレンチ以外の部分上にのみ前記マスク膜を残す除去工程と、を行うことを特徴とする。また、この発明にかかる炭化珪素基板の製造方法は、上述した発明において、前記除去工程では、前記マスク膜をウエットエッチングすることで、前記トレンチの内壁上の前記マスク膜を除去することを特徴とする。また、この発明にかかる炭化珪素基板の製造方法は、上述した発明において、前記第２工程では、前記マスク膜として、炭化タンタル膜を形成することを特徴とする。
上述した発明によれば、上記高融点金属の炭化物で形成されたマスク膜上には第２導電型エピタキシャル層はエピタキシャル成長しにくいため、トレンチ間（メサ領域）の表面上に柱状の余分な第２導電型エピタキシャル層が成長しない。このため、トレンチの内部に効率的にｐ型エピタキシャル層を埋め込むことができる。また、メサ領域の表面上に柱状の余分な第２導電型エピタキシャル層が成長しないため、エピタキシャル成長炉に導入するＨＣｌガス等のエッチングガスを減量することができる。
本発明にかかる炭化珪素半導体装置の製造方法および炭化珪素基板の製造方法によれば、リードタイムを短縮することができ、かつ半導体製造装置の劣化を抑制することができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造方法により製造される炭化珪素半導体装置の一例を示す断面図である。 従来の炭化珪素半導体装置の製造途中の状態を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法および炭化珪素基板の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。
（実施の形態）
実施の形態にかかる炭化珪素（ＳｉＣ）半導体装置の製造方法について、ドリフト層を、不純物濃度を高めたｎ型領域３とｐ型領域４とを基板おもて面に平行な方向（横方向：後述する第２方向Ｙ）に交互に繰り返し配置してなる並列ｐｎ層５とした超接合（ＳＪ）半導体装置を作製（製造）する場合を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。
図２～８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図２～８には、超接合ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）を作製（製造）する場合の断面構造を図示する。また、図２～８には、ｎ+型ドレイン層となるｎ+型出発基板１の導電型を「ｎ+ｓｕｂ」と示す（図９においても同様）。
まず、図２に示すように、炭化珪素からなるｎ+型出発基板１を例えば有機洗浄およびＲＣＡ洗浄等により洗浄する。ｎ+型出発基板１は、例えば結晶構造を四層周期六方晶構造（４Ｈ－ＳｉＣ）とし、おもて面を（０００１）面、いわゆるＳｉ面としてもよい。次に、ｎ+型出発基板１のおもて面に、例えば窒素（Ｎ）などのｎ型不純物を所定のドーピング濃度で導入した炭化珪素からなるｎ型エピタキシャル層２１をエピタキシャル成長させる（ステップＳ１）。
ステップＳ１の処理により、ｎ+型出発基板１のおもて面上にｎ型エピタキシャル層２１を堆積したエピタキシャル基板（半導体ウエハ）１０が作製される。ｎ型エピタキシャル層２１の厚さｔ１は、実施の形態にかかる炭化珪素半導体装置の耐圧に応じて決定され、耐圧を高く設定するほど厚くなる。例えば、実施の形態にかかる炭化珪素半導体装置が耐圧３．３ｋＶクラスである場合には、ｎ型エピタキシャル層２１の厚さｔ１は３０μｍ程度であってもよい。
また、例えば、実施の形態にかかる炭化珪素半導体装置が耐圧６．５ｋＶクラスである場合には、ｎ型エピタキシャル層２１の厚さｔ１は７０μｍ程度であってもよい。この場合、後述する並列ｐｎ層５の厚さ（すなわちトレンチ３３の深さｄ１）を例えば２５μｍ以上３０μｍ以下程度とし、この並列ｐｎ層５と後述するｎ型バッファ層２との間に、通常のｎ-型ドリフト層（すなわちＳＪ構造としないｎ-型ドリフト層）を４０μｍ程度の厚さで設けてもよい。
次に、エピタキシャル基板１０を洗浄した後、図３に示すように、例えばプラズマ化学気相成長（ＰＣＶＤ：Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、エピタキシャル基板１０のおもて面（エピタキシャル基板１０の、ｎ型エピタキシャル層２１側の表面）に酸化膜（ＳｉＯ2膜）３１を形成する。
酸化膜３１の厚さｔ２は、酸化膜３１を後の工程で形成されるトレンチ３３（図５参照）の形成時にエッチング用マスクとして用いる際に必要な厚さである。トレンチ３３とは、後の工程でｐ型エピタキシャル層２２が埋め込まれるトレンチである。具体的には、酸化膜３１の厚さｔ２は、トレンチ３３を形成するためのドライエッチングにより酸化膜３１が消失しない厚さであり、例えば５μｍ程度であってもよい。
次に、図４に示すように、酸化膜３１の表面にレジストを塗布し、フォトリソグラフィによりトレンチ３３の形成領域に対応する部分が開口したレジスト膜３２を形成する。レジスト膜３２の開口部３２ａは、エピタキシャル基板１０のおもて面側から見てエピタキシャル基板１０のおもて面に平行な方向（以下、第１方向とする）Ｘに延びるストライプ状のレイアウト（不図示）に配置されている。
レジスト膜３２の開口部３２ａの幅ｗ１は、トレンチ３３の短手方向（第２方向Ｙ）の幅と略同じ例えば３μｍ程度であってもよい。レジスト膜３２の、開口部３２ａ間に残る部分の幅ｗ２は、隣り合うトレンチ３３間に挟まれた部分の幅（メサ領域２１ａの短手方向の幅ｗ４：図５参照）と略同じ例えば３μｍ程度であってもよい。レジスト膜３２の厚さｔ３は、酸化膜３１のドライエッチング時にレジスト膜３２が消失しないように十分に厚い。
次に、レジスト膜３２をマスクとして、例えばトリフルオロメタン（ＣＨＦ3）ガス、四フッ化炭素（ＣＦ4）ガスおよびアルゴン（Ａｒ）ガスの混合ガスを用いて、ｎ型エピタキシャル層２１の表面が露出するまで酸化膜３１をドライエッチングする。これにより、酸化膜３１はレジスト膜３２と同じパターンに開口され、酸化膜３１の、トレンチ３３の形成領域に対応する部分に開口部３１ａが形成される。そして、レジスト膜３２を除去する。
次に、図５に示すように、酸化膜３１の残部をマスクとしてｎ型エピタキシャル層２１をドライエッチングすることで、エピタキシャル基板１０のおもて面から所定深さｄ１に達する複数のトレンチ３３を形成する（ステップＳ２）。トレンチ３３の深さｄ１は、ｎ型エピタキシャル層２１の厚さｔ１よりも浅く、例えば２５μｍ程度であってもよい。トレンチ３３のアスペクト比（＝トレンチ３３の深さｄ１／トレンチ３３の短手方向の幅ｗ３）は、例えば５以上とすることで本発明の効果をより得ることができ、具体的には例えば８．３程度であってもよい。
ステップＳ２のトレンチ３３のドライエッチングは、サイドエッチ（横方向のエッチング）およびサブトレンチの発生を可能な限り抑制することが好ましく、例えばフッ化硫黄（ＳＦ6）ガス、酸素（Ｏ2）ガスおよびアルゴン（Ａｒ）ガスの混合ガスを用いるのがよい。サブトレンチとは、トレンチ３３の底面コーナー部の凹みである。トレンチ３３の底面コーナー部とは、トレンチ３３の底面と側壁との境界である。
ｎ型エピタキシャル層２１の、隣り合うトレンチ３３間に挟まれた部分（メサ領域）２１ａは並列ｐｎ層５のｎ型領域３となる。ｎ型エピタキシャル層２１の、トレンチ３３の底面よりもｎ+型出発基板１側の部分はｎ型バッファ層２となる。ｎ型エピタキシャル層２１の、ｎ型バッファ層２となる部分は、並列ｐｎ層５のｎ型領域３となる部分よりも不純物濃度が低くてもよい。次に、トレンチ３３のドライエッチングにマスクとして用いた酸化膜３１の残部を、例えばフッ酸（ＨＦ）等で除去した後、エピタキシャル基板１０をさらに洗浄する。
次に、図６に示すように、メサ領域２１ａの表面（エピタキシャル基板１０のおもて面の、トレンチ３３以外の部分（平坦部））にマスク膜、例えば炭化タンタル（ＴａＣ）膜３４を形成する（ステップＳ３）。ＴａＣ膜３４は、例えばスパッタリング法により形成することが好ましい。その理由は、ＣＶＤ法によりＴａＣ膜３４を形成した場合、トレンチ３３の内壁（側壁および底面）にＴａＣ膜３４が堆積しやすいからである。スパッタリング法によりＴａＣ膜３４を形成することで、スパッタリングによる生成物質（すなわちＴａＣ）がエピタキシャル基板１０のおもて面側からトレンチ３３の内壁側へ回り込んで、トレンチ３３の内壁に付着することを抑制することができる。
ＴａＣ膜３４の厚さは可能な限り薄くして、エピタキシャル基板１０のおもて面側からトレンチ３３の内壁側へのＴａＣの回り込みを抑制することが好ましい。具体的には、ＴａＣ膜３４の、エピタキシャル基板１０のおもて面上の部分の厚さ（以下、基板上の部分の厚さとする）ｔ４は、例えば２０ｎｍ以上４０ｎｍ以下程度であってもよい。ＴａＣ膜３４の基板上の部分の厚さｔ４を４０ｎｍ程度とした場合、ＴａＣ膜３４の、トレンチ３３の側壁上の部分の厚さは１０ｎｍ程度である（ＴａＣ膜３４の、トレンチ３３の側壁上の部分は不図示）。また、トレンチ３３の底面にもＴａＣが若干付着する。
すなわち、スパッタリング法によりＴａＣ膜３４を形成することで、エピタキシャル基板１０のおもて面上の部分の厚さ（基板上の部分の厚さｔ４）と、トレンチ３３の内壁上の部分の厚さと、が異なるＴａＣ膜３４を形成することができる。具体的には、ＴａＣ膜３４は、例えば、タンタル（Ｔａ）を９９．９９％の純度で含有するスパッタリングターゲットを用い、アルゴン（Ａｒ）ガスに対して２０％程度の流量比になるようにエチレン（Ｃ2Ｈ4）ガスを導入した混合ガス雰囲気において１Ｐａの圧力での反応性スパッタリングにより形成してもよい。ＴａＣ膜３４の形成時、エピタキシャル基板１０を例えば４００℃程度に加熱してもよい。
次に、ＴａＣ膜３４をエッチングし、ＴａＣ膜３４の、トレンチ３３の内壁上の部分を除去する（ステップＳ４）。上述したようにＴａＣ膜３４の基板上の部分の厚さｔ４を４０ｎｍ程度とした場合、ＴａＣ膜３４の、トレンチ３３の側壁上の部分の厚さは１０ｎｍ程度となり、トレンチ３３の底面上にもＴａＣ膜３４が若干形成される。このため、基板上の部分の厚さｔ４が３０ｎｍになるまでＴａＣ膜３４をエッチングすることで、ＴａＣ膜３４の、トレンチ３３の内壁上の部分を除去してトレンチ３３の内壁を露出させることができる。ＴａＣ膜３４のエッチングには、例えば、フッ酸（ＨＦ）および硝酸（ＨＮＯ3）の混合溶液、または、フッ酸（ＨＦ）、硫酸（Ｈ2ＳＯ4）および硝酸（ＨＮＯ3）の混合溶液を用いてもよい。そして、エピタキシャル基板１０を純水で洗浄し、乾燥させる。
次に、図７に示すように、メサ領域２１ａの表面をＴａＣ膜３４で覆った状態で、例えばＣＶＤ法により炭化珪素からなるｐ型エピタキシャル層２２をエピタキシャル成長させて、トレンチ３３の内部をｐ型エピタキシャル層２２で埋め込む（ステップＳ５）。具体的には、エピタキシャル成長装置（例えばＣＶＤ装置）のエピタキシャル成長炉に、ステップＳ４の処理までを終了させたエピタキシャル基板１０を挿入する。そして、エピタキシャル成長炉に、例えば、キャリアガスとして水素（Ｈ2）ガスを５０ｓｌｍ程度導入し、原料ガスとしてモノシラン（ＳｉＨ4）ガスおよびジメチルメタン（Ｃ3Ｈ8）ガスを導入し、ドーピングガスとしてトリメチルアルミニウム（ＴＭＡ）ガスを導入し、かつ塩化水素（ＨＣｌ）ガス等のエッチングガスを導入したガス雰囲気において、１６５０℃程度の温度で２時間２０分以上３時間以下程度の成膜時間でｐ型エピタキシャル層２２をエピタキシャル成長させてもよい。
ステップＳ５の処理で用いる各ガスの流量は、ＳｉＨ4ガスを３０ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ）程度とし、Ｃ3Ｈ8ガスを１０ｓｃｃｍ程度とし、ＨＣｌガスを０．７ｓｌｍ以上１．７ｓｌｍ以下程度とし、ＴＭＡガスを０．５ｓｃｃｍ以上６ｓｃｃｍ以下程度としてもよい。ＨＣｌガスは、ｐ型エピタキシャル層２２へのボイドの発生を防止する機能を有する。ＨＣｌガスの流量を上記範囲とする理由は、次の通りである。ＨＣｌガスの流量が０．７ｓｌｍ未満である場合、ｐ型エピタキシャル層２２にボイドが発生しやすくなるからである。ＨＣｌガスの流量が１．７ｓｌｍよりも多い場合、ＨＣｌガスによるエッチング作用が高くなりすぎて、トレンチ３３へのｐ型エピタキシャル層２２の埋め込み速度が遅くなるからである。ＴＭＡガスの流量は、ｐ型エピタキシャル層２２が所定のドーピング濃度になるように調整する。
ステップＳ５の処理時、メサ領域２１ａの表面は、ＴａＣ膜３４で覆われた状態となっている。ＴａＣ膜３４は、炭化珪素層のエピタキシャル成長時に必要なエピタキシャル成長炉内の高温度（エピタキシャル成長温度：例えば１７００℃以上程度）に対する耐熱性を有し、かつＴａＣ膜３４にはほぼ炭化珪素層が付着しない。このため、ＴａＣ膜３４で覆われたメサ領域２１ａ上には炭化珪素からなるｐ型エピタキシャル層２２は堆積しにくい。したがって、ｐ型エピタキシャル層２２のメサ領域２１ａ上の部分に、トレンチ３３の内部へのｐ型エピタキシャル層２２の埋め込みを阻害する柱状の部分（図１０の従来技術の符号１２２ａに相当）は形成されない。かつ、トレンチ３３の内壁はＴａＣ膜３４で覆われていないため、トレンチ３３の内壁に所定のエピタキシャル成長条件に基づく速度でｐ型エピタキシャル層２２が堆積し、ｐ型エピタキシャル層２２でトレンチ３３の内部が埋め込まれる。これにより、トレンチ３３の内部をｐ型エピタキシャル層２２で効率的に埋め込むことができ、トレンチ３３の内部へのｐ型エピタキシャル層２２の埋め込みを高速化することができる。
ｐ型エピタキシャル層２２の、トレンチ３３の内部に埋め込まれた部分は、並列ｐｎ層５のｐ型領域４となる。すなわち、ｎ型エピタキシャル層２１の、トレンチ３３間に挟まれた部分（ｎ型領域３）と、ｐ型エピタキシャル層２２の、トレンチ３３の内部に埋め込まれた部分（ｐ型領域４）と、でｎ型領域３とｐ型領域４とをエピタキシャル基板１０のおもて面に平行な方向（横方向）で、かつ第１方向Ｘと直交する方向（以下、第２方向）Ｙに交互に繰り返し配置した並列ｐｎ層５が形成される。並列ｐｎ層５のｎ型領域３およびｐ型領域４は、エピタキシャル基板１０のおもて面側から見て第１方向Ｘに延びるストライプ状のレイアウト（不図示）に配置される。
ｐ型エピタキシャル層２２の、並列ｐｎ層５の表面上に突出する部分３５は、超接合ＭＯＳＦＥＴの各部として用いない不要部分である。ｐ型エピタキシャル層２２の、並列ｐｎ層５の表面上に突出する部分３５とは、ｐ型エピタキシャル層２２の、トレンチ３３の開口側（すなわちトレンチ３３の、エピタキシャル基板１０のおもて面側）から上方にはみ出している部分である。このため、エピタキシャル成長炉からエピタキシャル基板１０を取り出した後、図８に示すように、ｐ型エピタキシャル層２２の、並列ｐｎ層５の表面上に突出する部分３５と、メサ領域２１ａの表面上のＴａＣ膜３４と、を並列ｐｎ層５のｎ型領域３およびｐ型領域４が露出するまで研削する。さらに、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）により、その後の素子構造の形成に支障が生じないように、並列ｐｎ層５の表面（すなわちエピタキシャル基板１０のおもて面）を平坦化する（ステップＳ６）。
ステップＳ６における研削や研磨によるｐ型エピタキシャル層２２の除去量（研削・研磨量）は、従来技術（図１０参照）と比べて大幅に少ない。その理由は、上述したようにメサ領域２１ａの表面を覆うＴａＣ膜３４上にｐ型エピタキシャル層２２がほぼ堆積しないからである。ここまでの工程により、表面に素子構造を形成可能な状態に平坦化された並列ｐｎ層５を有する超接合構造のエピタキシャル基板（平坦化後のエピタキシャル基板）１０’が得られる。次に、このエピタキシャル基板１０’を洗浄する。次に、エピタキシャル基板１０’に、一般的な方法によりＭＯＳＦＥＴの所定の素子構造を形成する（ステップＳ７）。その後、エピタキシャル基板１０’をダイシング（切断）して個々のチップ状に個片化することで、超接合ＭＯＳＦＥＴが完成する。
このように作製された超接合ＭＯＳＦＥＴの構造の一例について説明する。図９は、実施の形態にかかる炭化珪素半導体装置の製造方法により製造される炭化珪素半導体装置の一例を示す断面図である。図９に示す実施の形態にかかる炭化珪素半導体装置は、ドリフト層を、不純物濃度を高めたｎ型領域３とｐ型領域４とをエピタキシャル基板（半導体チップ）１０’のおもて面に平行な方向（横方向）に交互に繰り返し配置してなる並列ｐｎ層５とした超接合ＭＯＳＦＥＴである。
エピタキシャル基板１０’は、ｎ+型ドレイン層となるｎ+型出発基板１のおもて面上にｎ型バッファ層２を介して並列ｐｎ層５を積層してなる。ｎ型バッファ層２は、並列ｐｎ層５のｎ型領域３よりも不純物濃度が低くてもよい。また、ｎ型バッファ層２は、配置されていなくてもよい。エピタキシャル基板１０’のおもて面（並列ｐｎ層５側の表面）側には、ｐ型ベース領域６、ｎ+型ソース領域７、ゲート絶縁膜８およびゲート電極９からなる例えば一般的なプレーナゲート構造のＭＯＳゲート構造が設けられている。
ｐ型ベース領域６は、エピタキシャル基板１０’のおもて面の表面層に選択的に設けられている。ｐ型ベース領域６は、並列ｐｎ層５のｐ型領域４に深さ方向Ｚに対向し、当該ｐ型領域４に接する。ｐ型ベース領域６の幅ｗ１１はｐ型領域４の幅ｗ１２よりも広く、ｐ型ベース領域６は、深さ方向Ｚに対向するｐ型領域４から当該ｐ型領域４に隣り合うｎ型領域３にわたって設けられている。深さ方向Ｚとは、エピタキシャル基板１０’のおもて面から裏面に向かう方向である。ｎ+型ソース領域７は、ｐ型ベース領域６の内部に選択的に設けられている。ｐ型ベース領域６の内部に、ｐ+型コンタクト領域（不図示）が設けられていてもよい。
ゲート絶縁膜８は、ｐ型ベース領域６の、ｎ+型ソース領域７と並列ｐｎ層５のｎ型領域３とに挟まれた部分の表面上に、並列ｐｎ層５のｎ型領域３を挟んで隣り合うｎ+型ソース領域７間にわたって設けられている。ゲート電極９は、ゲート絶縁膜８上に設けられている。ソース電極１２は、ｎ+型ソース領域７およびｐ型ベース領域６（ｐ+型コンタクト領域が設けられている場合には、ｎ+型ソース領域７およびｐ+型コンタクト領域）に接するとともに、層間絶縁膜１１によってゲート電極９と電気的に絶縁されている。エピタキシャル基板１０’の裏面（ｎ+型出発基板１の裏面）には、ドレイン電極１３が設けられている。
以上、説明したように、実施の形態によれば、ｎ型エピタキシャル層にトレンチを形成して並列ｐｎ層のｎ型領域となる部分を残した後、トレンチ間（メサ領域）の表面をＴａＣ膜で覆った状態でトレンチの内部に、並列ｐｎ層のｐ型領域となるｐ型エピタキシャル層を埋め込む。ＴａＣ膜上にはｐ型エピタキシャル層はエピタキシャル成長しにくいため、メサ領域の表面上に柱状の余分なｐ型エピタキシャル層が成長しない。このため、トレンチの内部に効率的にｐ型エピタキシャル層を埋め込むことができる。これによって、従来技術と同じエピタキシャル成長条件でｐ型エピタキシャル層をエピタキシャル成長させたとしても、ｐ型エピタキシャル層の埋め込み速度を従来技術よりも高速化させることができる。
また、実施の形態によれば、メサ領域の表面上に柱状に余分なｐ型エピタキシャル層が成長しないため、並列ｐｎ層のｎ型領域およびｐ型領域を露出させるとともに、エピタキシャル基板のおもて面を平坦化するための研削および研磨工程の処理時間を短縮することができる。このように、ｐ型エピタキシャル層の埋め込み速度が高速化され、かつ研削および研磨工程の処理時間が短縮化されることで、生産性を向上させることができ、かつリードタイムを短縮することができる。また、実施の形態によれば、メサ領域の表面上に柱状に余分なｐ型エピタキシャル層が成長しないため、エピタキシャル成長炉に導入するＨＣｌガス等のエッチングガスを減量することができる。このため、エッチングガスによるエピタキシャル成長装置の構成部品の劣化（金属部の腐食等）を防止することができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、本発明は、トレンチゲート型ＭＯＳＦＥＴにも適用可能である。この場合、例えばステップＳ７の素子構造の形成において、並列ｐｎ層上にｐ型ベース領域となるｐ型エピタキシャル層を形成し、ｐ型ベース領域を深さ方向に貫通して並列ｐｎ層のｎ型領域に達するゲートトレンチを形成すればよい。また、実施の形態において、各部の寸法や不純物濃度、ｐ型エピタキシャル層のエピタキシャル成長条件等は要求される仕様等に応じて種々設定される。
また、上述した実施の形態では、トレンチの内部を炭化珪素エピタキシャル層で埋め込む際にトレンチ間（メサ領域）表面を覆うマスク膜を炭化タンタル（ＴａＣ）膜とした場合を例に説明しているが、これに限らず、炭化タンタル膜に代えて、炭化タンタル膜と同じ効果が得られる材料で形成されたマスク膜を形成してもよい。すなわち、マスク膜として使用可能な程度の膜質を有し、トレンチ内壁上に形成された部分を薬品による溶解やプラズマ処理により除去可能であり、かつマスク膜の表面に炭化珪素エピタキシャル層が堆積しにくい材料で、メサ領域表面を覆うマスク膜が形成されればよい。
なお、トレンチの内部を炭化珪素エピタキシャル層で埋め込む際にメサ領域表面を覆うマスク膜の材料として、当該マスク膜の表面に炭化珪素エピタキシャル層がほぼ堆積しない（マスク膜の表面で炭化珪素分子をはじきすぎる）材料を用いた場合、マスク膜の表面に堆積されない炭化珪素分子（はじかれた炭化珪素分子）がパーティクル（微細な塵）発生の原因になる虞がある。このため、マスク膜の表面上に堆積する部分の厚さを薄く抑えることができ、かつパーティクル発生を抑制可能な程度にマスク膜の表面に炭化珪素分子が付着される材料で、表面を覆うマスク膜が形成されることが好ましい。
具体的には、例えば、炭化タンタル膜に代えて、メサ領域表面を覆うマスク膜として、スパッタリング法やＣＶＤ法により形成可能であり、かつ酸素プラズマ処理により除去可能な炭素（Ｃ）膜を用いた場合においても炭化タンタル膜と同じ効果が得られる。このように炭素膜でメサ領域表面を覆った場合、トレンチの内部に埋め込む炭化珪素エピタキシャル層のエピタキシャル成長時に、炭素膜上に成長した当該炭化珪素エピタキシャル層が剥離してパーティクル発生の原因になる虞があるため、パーティクルの発生を抑制するための対策を行うことが好ましい。
また、炭化タンタル膜に代えて、メサ領域表面を覆うマスク膜として、他の高融点金属の炭化物膜を用いた場合においても炭化タンタル膜と同じ効果が得られる。高融点金属の炭化物とは、炭化珪素層のエピタキシャル成長時に必要なエピタキシャル成長炉内の高温度（エピタキシャル成長温度）に対する耐熱性を有する金属と、炭素（Ｃ）と、の化合物である。この高融点金属の炭化物膜の材料は、例えば、六方晶構造を有する炭化タングステン（ＷＣ）や炭化モリブデン（Ｍｏ2Ｃ）であってもよいし、面心立方格子構造（立方晶構造）を有する炭化チタン（ＴｉＣ）や炭化ニオブ（ＮｂＣ）であってもよいし、単純立方格子構造（立方晶構造）を有する炭化バナジウム（ＶＣ）や炭化ジルコニウム（ＺｒＣ）であってもよい。好ましくは、炭化タンタル膜の代わりとしては、炭化タンタル膜と同じ結晶構造を有する炭化チタンや炭化ニオブがより適している。これら高融点金属の炭化物膜はメサ領域表面上への余分な炭化珪素エピタキシャル層の成長を抑制可能な条件で形成されればよく、その形成条件やエッチング条件等は要求される仕様等に応じて種々設定される。
また、上述した実施の形態では、ｎ+型出発基板上にｎ型エピタキシャル層を積層したエピタキシャル基板（半導体基板）に、並列ｐｎ層のｐ型領域を埋め込むトレンチを形成する場合を例に説明しているが、これに限らず、ｎ型バルク基板（半導体基板）に並列ｐｎ層のｐ型領域を埋め込むトレンチを形成してもよい。また、並列ｐｎ層のｐ型領域を埋め込むトレンチを２つ以上形成する場合を例に説明しているが、並列ｐｎ層のｐ型領域を埋め込むトレンチを１つのみ形成し、２つのｎ型領域とこの２つのｎ型領域に挟まれた１つのｐ型領域を有する並列ｐｎ層を形成してもよい。
また、上述した実施の形態では、エピタキシャル基板のおもて面側から見て、ｎ型領域とｐ型領域とをストライプ状のレイアウトに配置した並列ｐｎ層を例に説明しているが、エピタキシャル基板のおもて面側から見て、並列ｐｎ層のｎ型領域をマトリクス状に配置し、ｐ型領域をｎ型領域の周囲を囲む格子状に配置してもよい。また、本発明は、超接合半導体装置を作製する場合に限らず、トレンチ埋め込みエピタキシャル方式によりｎ型領域とｐ型領域とを横方向に交互に繰り返し配置した構成を有する炭化珪素半導体装置に適用可能である。
また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。すなわち、ｎ+型出発基板上にｐ型エピタキシャル層を堆積し、当該ｐ型エピタキシャル層に形成したトレンチの内部にｎ型エピタキシャル層を埋め込む場合にも適用可能である。この場合、ｐ型エピタキシャル層の、隣り合うトレンチ間に挟まれた部分（メサ領域）の表面にＴａＣ膜を形成すればよい。また、ｎチャネル型ＭＯＳＦＥＴを作製することに代えて、並列ｐｎ層を有する超接合構造のエピタキシャル基板を用いてｐチャネル型ＭＯＳＦＥＴも作製してもよい。
以上のように、本発明にかかる炭化珪素半導体装置の製造方法および炭化珪素基板の製造方法は、トレンチ埋め込みエピタキシャル方式によりｎ型領域とｐ型領域とを横方向に交互に繰り返し配置した構成のエピタキシャル基板の作製（製造）、およびこのエピタキシャル基板を用いた作製される炭化珪素半導体装置に有用であり、特に超接合半導体装置の作製に適している。
１ ｎ+型出発基板
２ ｎ型バッファ層
３ 並列ｐｎ層のｎ型領域
４ 並列ｐｎ層のｐ型領域
５ 並列ｐｎ層
６ ｐ型ベース領域
７ ｎ+型ソース領域
８ ゲート絶縁膜
９ ゲート電極
１０ エピタキシャル基板
１０' 平坦化後のエピタキシャル基板
１１ 層間絶縁膜
１２ ソース電極
１３ ドレイン電極
２１ ｎ型エピタキシャル層
２１ａ メサ領域
２２ ｐ型エピタキシャル層
３１ ｐ型エピタキシャル層が埋め込まれるトレンチの形成時にマスクとして用いる酸化膜（酸化膜マスク）
３１ａ 酸化膜（酸化膜マスク）の開口部
３２ レジスト膜
３２ａ レジスト膜の開口部
３３ トレンチ
３４ ＴａＣ膜
３５ ｐ型エピタキシャル層の、並列ｐｎ層の表面上に突出する部分
ｄ１ トレンチの深さ
ｔ１ ｎ型エピタキシャル層の厚さ
ｔ２ 酸化膜（酸化膜マスク）の厚さ
ｔ３ レジスト膜の厚さ
ｔ４ ＴａＣ膜の、エピタキシャル基板のおもて面上の部分の厚さ
ｔ５ ｐ型エピタキシャル層の、メサ領域上に堆積される部分の厚さ
ｗ１ レジスト膜の開口部の幅
ｗ２ レジスト膜の、開口部間に残る部分の幅
ｗ３ トレンチの短手方向の幅
ｗ４ メサ領域の短手方向の幅
ｗ１１ ｐ型ベース領域の幅
ｗ１２ 並列ｐｎ層のｐ型領域の幅
Ｘ トレンチがエピタキシャル基板のおもて面に平行にストライプ状に延びる方向（第１方向）
Ｙ エピタキシャル基板のおもて面に平行で、かつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向

Claims (12)

  1. 第１導電型領域と第２導電型領域とを交互に繰り返し配置してなる並列ｐｎ層を備えた炭化珪素半導体装置の製造方法であって、
    炭化珪素からなる第１導電型の半導体基板の一方の主面から所定深さに達するトレンチを形成し、前記第１導電型領域となる部分を残す第１工程と、
    前記半導体基板の一方の主面の、前記トレンチ以外の部分を覆うマスク膜を形成する第２工程と、
    前記半導体基板の一方の主面を前記マスク膜で覆った状態で、前記トレンチの内部を前記第２導電型領域となる第２導電型エピタキシャル層で埋め込むことで、前記第１導電型領域と前記第２導電型領域との前記並列ｐｎ層を形成する第３工程と、
    前記第３工程の後、前記第２導電型エピタキシャル層の、前記半導体基板の一方の主面よりも前記マスク膜側の部分と、前記マスク膜と、を除去することで、前記半導体基板の一方の主面に、前記第１導電型領域と前記第２導電型領域とを前記半導体基板の一方の主面に平行な方向に交互に繰り返した前記並列ｐｎ層を露出させる第４工程と、
    を含み、
    前記第２工程では、前記第２導電型エピタキシャル層のエピタキシャル成長温度以上の耐熱性を有する高融点金属の炭化物で前記マスク膜を形成し、
    前記第３工程では、前記マスク膜の上にも前記第２導電型エピタキシャル層を形成し、
    前記第４工程では、前記第２導電型エピタキシャル層の、前記半導体基板の一方の主面よりも前記マスク膜側の部分と、前記マスク膜と、を研削して除去し、前記半導体基板の一方の主面に露出した前記並列ｐｎ層の表面を研磨することを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記第２工程では、
    前記第１工程の後に、スパッタリング法により前記マスク膜を形成する膜形成工程と、
    前記トレンチの内壁上の前記マスク膜を除去して前記トレンチの内壁を露出させ、前記半導体基板の一方の主面の、前記トレンチ以外の部分上にのみ前記マスク膜を残す除去工程と、を行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記除去工程では、前記マスク膜をウエットエッチングすることで、前記トレンチの内壁上の前記マスク膜を除去することを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 前記第２工程では、前記マスク膜を２０ｎｍ以上４０ｎｍ以下の厚さで形成することを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  5. 前記第４工程の後、前記半導体基板の一方の主面に露出した前記並列ｐｎ層の表面層に所定の素子構造を形成することを特徴とする請求項１～４のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  6. 前記第１工程では、アスペクト比が５以上の前記トレンチを形成することを特徴とする請求項１～５のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  7. 前記第１工程の前に、炭化珪素からなる出発基板の上に、第１導電型エピタキシャル層を積層して前記半導体基板を作製する工程をさらに含み、
    前記第１工程では、前記第１導電型エピタキシャル層に前記トレンチを形成し、前記第１導電型領域となる部分を残すことを特徴とする請求項１～６のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  8. 前記第２工程では、前記マスク膜として、炭化タンタル膜を形成することを特徴とする請求項１～７のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  9. 炭化珪素からなる第１導電型の半導体基板に、第１導電型領域と第２導電型領域とを主面に平行な方向に交互に繰り返し配置してなる並列ｐｎ層を備えた炭化珪素基板の製造方法であって、
    前記半導体基板の一方の主面から所定深さに達するトレンチを形成し、前記第１導電型領域となる部分を残す第１工程と、
    前記半導体基板の一方の主面の、前記トレンチ以外の部分を覆うマスク膜を形成する第２工程と、
    前記半導体基板の一方の主面を前記マスク膜で覆った状態で、前記トレンチの内部を前記第２導電型領域となる第２導電型エピタキシャル層で埋め込むことで、前記第１導電型領域と前記第２導電型領域との前記並列ｐｎ層を形成する第３工程と、
    前記第３工程の後、前記第２導電型エピタキシャル層の、前記半導体基板の一方の主面よりも前記マスク膜側の部分と、前記マスク膜と、を除去することで、前記半導体基板の一方の主面に、前記第１導電型領域と前記第２導電型領域とを前記半導体基板の一方の主面に平行な方向に交互に繰り返した前記並列ｐｎ層を露出させる第４工程と、
    を含み、
    前記第２工程では、前記第２導電型エピタキシャル層のエピタキシャル成長温度以上の耐熱性を有する高融点金属の炭化物で前記マスク膜を形成し、
    前記第３工程では、前記マスク膜の上にも前記第２導電型エピタキシャル層を形成し、
    前記第４工程では、前記第２導電型エピタキシャル層の、前記半導体基板の一方の主面よりも前記マスク膜側の部分と、前記マスク膜と、を研削して除去し、前記半導体基板の一方の主面に露出した前記並列ｐｎ層の表面を研磨することを特徴とする炭化珪素基板の製造方法。
  10. 前記第２工程では、
    前記第１工程の後に、スパッタリング法により前記マスク膜を形成する膜形成工程と、
    前記トレンチの内壁上の前記マスク膜を除去して前記トレンチの内壁を露出させ、前記半導体基板の一方の主面の、前記トレンチ以外の部分上にのみ前記マスク膜を残す除去工程と、を行うことを特徴とする請求項９に記載の炭化珪素基板の製造方法。
  11. 前記除去工程では、前記マスク膜をウエットエッチングすることで、前記トレンチの内壁上の前記マスク膜を除去することを特徴とする請求項１０に記載の炭化珪素基板の製造方法。
  12. 前記第２工程では、前記マスク膜として、炭化タンタル膜を形成することを特徴とする請求項９～１１のいずれか一つに記載の炭化珪素基板の製造方法。
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