JP7065311B2 - 素子チップの製造方法 - Google Patents

素子チップの製造方法 Download PDF

Info

Publication number
JP7065311B2
JP7065311B2 JP2017224931A JP2017224931A JP7065311B2 JP 7065311 B2 JP7065311 B2 JP 7065311B2 JP 2017224931 A JP2017224931 A JP 2017224931A JP 2017224931 A JP2017224931 A JP 2017224931A JP 7065311 B2 JP7065311 B2 JP 7065311B2
Authority
JP
Japan
Prior art keywords
protective film
substrate
resin
organic solvent
mixture
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017224931A
Other languages
English (en)
Other versions
JP2019096738A (ja
Inventor
篤史 針貝
功幸 松原
尚吾 置田
秀彦 唐崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Priority to JP2017224931A priority Critical patent/JP7065311B2/ja
Priority to US16/194,547 priority patent/US10763124B2/en
Publication of JP2019096738A publication Critical patent/JP2019096738A/ja
Priority to US16/939,492 priority patent/US10923362B2/en
Application granted granted Critical
Publication of JP7065311B2 publication Critical patent/JP7065311B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • H01L21/30655Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836Wafer tapes, e.g. grinding or dicing support tapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/11001Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Dicing (AREA)
  • Application Of Or Painting With Fluid Materials (AREA)
  • Laser Beam Processing (AREA)

Description

本発明は、素子領域に電気集積回路やバンプ等による凹凸を有する素子チップをプラズマエッチングにより形成する素子チップの製造方法に関する。
プラズマエッチングにより半導体基板を複数の素子チップに個片化(ダイシング)する際には、素子領域を保護するためにマスク(保護膜)が形成される。マスクとしては、一般にレジスト膜が利用されるが、特許文献1のように水溶性樹脂の被膜が利用されることもある。水溶性樹脂の被膜をマスクとして利用すると、マスクを除去する際に水で除去することができるため、簡便である。
特表2014-523112号公報
基板の表面は撥水性が高いことに加え、素子領域には、露出した電極やバンプなどが配置されており、微細な凹凸が形成されることになる。このような基板の表面に水溶性樹脂の水溶液を塗布すると、凹凸の細部まで水溶液が行き渡らなかったり、水が揮発し難いため、乾燥するまでの間、液膜が流動したりして、凹凸に沿った被膜形成が困難となる。凹凸に沿った被覆が不完全な場合、素子領域を画定する分割領域上の被膜をレーザグルービングにより除去する際に生じるデブリが素子領域に付着したり、分割領域をプラズマエッチングする際に素子領域がプラズマに晒されてダメージを受けたりする。そのため、水溶液を基板の表面の凹凸に追従させて塗布し、より均一な塗膜を形成することが重要である。
凹凸を有する基板の表面に、より均一な塗膜を形成するためには、塗膜を形成する際に、水溶液に含まれる揮発性の成分を、素早く乾燥させることが望ましい。塗膜の乾燥を促進するために、加熱乾燥を行なうことも考えられる。しかし、基板は、ダイシングテープなどの保持シート上に保持された状態で加工される。保持シートの耐熱温度は、80℃以下(多くの場合、60℃以下)であり、耐熱性に乏しいため、揮発性の成分を乾燥させる際に十分な加熱を行なうことが難しい。塗膜の乾燥が不十分である場合、レーザグルービングやプラズマエッチングの際に、マスク焼けが発生したり、加工形状が歪んだりすることがある。
本発明の一局面は、第1の面と前記第1の面とは反対側の第2の面とを有し、前記第1の面に凸部および/または凹部が形成された複数の素子領域と、前記素子領域を画定する分割領域を有する基板を準備する準備工程と、
前記基板および前記基板を取り囲む環状のフレームを前記第2の面側から保持シートで保持する保持工程と、
水溶性の第1樹脂と水より高い蒸気圧を有する有機溶媒とを含む第1混合物を、前記基板の前記第1の面に塗布し、塗膜を乾燥させて、前記凸部および/または前記凹部に沿うように前記第1樹脂を含む保護膜を形成する保護膜形成工程と、
前記分割領域を覆う前記保護膜にレーザ光を照射して、前記分割領域を覆う前記保護膜を除去し、前記分割領域において前記基板の前記第1の面を露出させるレーザグルービング工程と、
前記素子領域を前記保護膜で被覆した状態で、前記分割領域において、前記基板を前記第1の面から前記第2の面までプラズマエッチングすることにより、前記基板を複数の素子チップに個片化する個片化工程と、
前記素子領域を被覆する前記保護膜を、水性洗浄液に接触させて除去する除去工程と、
を備える、素子チップの製造方法に関する。
本発明の上記局面によれば、素子領域上の凹凸に沿って水溶性樹脂を含む保護膜を形成することができるとともに、マスク焼けや加工形状の歪みを抑制することができる。
本発明の実施形態に係る素子チップの製造方法を示すフローチャートである。 基板を説明するための模式図である。 素子チップの一部を拡大した断面模式図である。 搬送キャリアに固着された基板を説明するための模式図である。 本実施形態に係る製造方法の保護膜形成工程において、第1樹脂と有機溶媒とを含む第1混合物の塗布により形成される塗膜を説明するための断面模式図である。 第1樹脂の水溶液の塗布により形成される塗膜(従来技術)を説明するための断面模式図である。 レーザグルービング工程を説明するための断面模式図である。 個片化工程により個片化された素子チップを説明するための断面模式図である。 保護膜が除去された状態の素子チップを説明するための断面模式図である。 ドライエッチング装置の一例を示す模式図である。
添付図面を参照して、本発明に係る素子チップの製造方法の実施形態を以下説明する。実施形態の説明において、理解を容易にするために方向を表す用語(たとえば「上方」、「鉛直」等)を適宜用いるが、これは説明のためのものであって、これらの用語は本発明を限定するものでない。なお各図面において、各構成部品の形状または特徴を明確にするため、これらの寸法を相対的なものとして図示し、必ずしも同一の縮尺比で表したものではない。
本発明の実施形態に係る素子チップの製造方法は、概略、図1のフローチャートに示すように、(a)複数の素子領域、およびこれらを画定する分割領域を有する基板を準備する工程(基板準備工程)と、(b)基板およびフレームを保持シートで保持する工程(基板保持工程)と、(c)水溶性の樹脂(第1樹脂)と有機溶媒とを含む混合物(第1混合物)を塗布し、塗膜を乾燥させて第1樹脂を含む保護膜を形成する工程(保護膜形成工程)と、(d)分割領域を覆う保護膜をレーザ光の照射により除去する工程(レーザグルービング工程)と、(e)分割領域において、基板を表面から裏面までプラズマエッチングすることにより、基板を複数の素子チップに個片化する工程(個片化工程)と、(f)保護膜を除去する工程(保護膜除去工程)と、を備える。
(a)基板準備工程
基板準備工程で準備される基板は、プラズマエッチング技術を用いて、複数の素子チップに個片化されるものである。基板は、シリコンウエハのような半導体基板、フレキシブルプリント基板のような樹脂基板、セラミックス基板等であってもよく、半導体基板は、シリコン(Si)、ガリウム砒素(GaAs)、窒化ガリウム(GaN)、炭化ケイ素(SiC)等で形成されたものであってもよい。本発明は基板の材料等に限定されるものではない。
図2は基板1を説明するための模式図である。図2(a)は、基板1を上から見た平面図であり、図2(b)は、図2(a)のIIB-IIB線から見た断面図であり、図2(c)は、図2(a)の部分拡大図である。基板1は、図2(b)に示すように、対向する第1および第2の面1a,1b(以下、「表面1a」および「裏面1b」ともいう。)を含む。また図2(c)に示すように、基板1は、その表面1a上に複数の素子領域R1およびこれを画定する分割領域R2を有する。基板1の各素子領域R1は、所望の電気回路を構成する集積回路を含み、プラズマエッチング工程後、素子チップを構成し、各分割領域R2は、ダイシングラインを構成するものである。
図3は、素子チップの一部を拡大した断面模式図である。図3の例では、素子チップ11は、基板1(半導体層)と、基板1上に形成された多層配線層30と、多層配線層30上に形成された保護層31および電極としてのバンプ32とを備える。素子チップ11の保護層31上にはUBM膜(アンダーバンプメタル膜)32Aが形成されており、バンプ32は、このUBM膜32B上に形成されている。つまり、UBM膜32Aは、バンプ32の下地層であり、基本的には電気伝導性を有し、多層配線層30中のメタル配線30Aと電気的に接続されている。多層配線層30には、このようなメタル配線30Aと、絶縁膜30Bと、トランジスタ30Cとが設けられている。また、多層配線層30には、TEG(Test Element Group)と呼ばれるメタル層30Dが設けられている。
このように素子領域R1には、電気集積回路が形成されており、露出した回路や、バンプなどが存在する。そのため、回路やバンプなどにより、基板1の表面1aには、凸部および/または凹部が形成される。
なお、バンプ32には、一般に、半田が使用される。半田は、めっき法、印刷法または蒸着法などにより形成できる。バンプ32に含まれる金属としては、Cu、CuとSnとAgとの合金、AgとSnとの合金、Au、Al、またはAl合金などが挙げられる。バンプ32の形状は、特に限定されず、角柱、円柱、山型、ボールなどであってもよい。バンプ32の配置および個数は特に限定されず、目的に応じて適宜設定される。ここで、電極としての凸型のバンプ32は、凹型のパッド電極であってもよい。バンプ32として、例えば、直径40μm、高さ50μmのCuピラーを用いてもよい。
多層配線層30としては、Low-k材料とCu配線とを備える厚み5μm程度の配線層を例示することができる。基板1としては、例えば、Siからなる厚み70μmの半導体層を例示することができる。基板1の多層配線層30と反対側には、例えば、厚さ1μm程度のSiOからなる絶縁膜層が設けられていてもよい。
メタル配線30Aの材質としては、例えば、Cu、Al、Al合金、またはWが挙げられる。絶縁膜30Bの材質としては、例えば、SiO、SiN、SiOC、またはLow-k材料が挙げられる。トランジスタ30Cとしては、公知のものが使用できる。メタル層Dの材質としては、例えば、Cu、Al、Al合金、またはWが挙げられる。
各素子領域R1の表面1a上の電気回路は、半導体回路、電子部品素子、MEMS等の回路層を有してもよいが、これらに限定されない。回路層は、絶縁膜、導電層、樹脂保護層、電極パッド、端子部等を含む多層積層体として構成されてもよい。バンプは、多層積層体の端子部に接続される。
基板1は、多層積層体を構成した後、基板1の厚みを薄くするため、裏面1bを研磨してもよい。より具体的には、回路層を具備する表面1aを、バックグラインド(BG)テープで覆って保護し、基板1の裏面1bを研磨すればよい。
基板1は、任意の平面形状、例えば、図4(a)に示すように、略円形の平面形状を有する。基板1の平面形状は、円形の他、矩形の平面形状であってもよく、オリエンテーションフラット(図4(a))、およびノッチ等の切欠きを有するものであってもよい。特に制限されないが、基板1の最大径は、例えば、50mm以上300mm以下であり、厚みは、例えば、10μm以上800μm以下である。
(b)基板保持工程
基板1および環状のフレーム2は、素子領域R1に所望の電気集積回路を形成する際、または少なくとも後述する保護膜形成工程の前に、保持シート3に保持される。図4(a)は、保持シート3に固着させた基板1および環状のフレーム2を上から見た平面図であり、図4(b)は、図4(a)のIVB-IVB線から見た断面図である。保持シート3は、粘着剤を含む上面(粘着面3a)と、粘着剤を含まない下面(非粘着面3b)とを有する。保持シート3は、その粘着面3aに基板1および環状のフレーム2を固着させることにより、基板1およびフレーム2を基板1の裏面1b側から保持する。環状のフレーム2は、円形の開口部2aを含み、フレーム2の開口部2aと基板1とが同心円状に配置されるように保持シート3に保持され、基板1で覆われていない開口部2aにおいて粘着面3aが露出している。本明細書では、保持シート3と、これに固着されたフレーム2との組み合わせを搬送キャリア4といい、搬送キャリア4に固着された基板1をキャリア付き基板1ともいう。基板1は、それ自体が薄いものであっても、搬送キャリア4により保持されるため、後続の工程において、基板1を容易に操作および搬送することができる。
保持シート3の基材は、ポリエチレン、ポリプロピレン等のポリオレフィン、ポリエチレンテレフタレート等のポリエステル等の熱可塑性樹脂を用いて形成される。また、後述する保護膜除去工程後、保持シート3は、フレーム2から取り外され、半径方向に拡張させることにより、個別の素子チップの間隔を広げ、粘着面3aから容易にピックアップできるように、伸縮性を有してもよい。保持シート3の基材には、伸縮性を付加するための
ゴム成分(例えば、エチレン-プロピレンゴム(EPM)、エチレン-プロピレン-ジエンゴム(EPDM))、可塑剤、軟化剤、酸化防止剤、導電性材料等の各種添加剤が含まれていてもよい。熱可塑性樹脂は、アクリル基等の光重合反応を示す官能基を有してもよい。保持シート3の基材の厚みは、特に限定されないが、例えば50μm~150μmである。
一方、保持シート3の粘着面3aは、粘着力を低減させることができる粘着成分からなることが好ましい。これは、後述の個片化工程の後に、紫外線(UV光)を照射することにより個片化された素子チップを粘着面3aからさらに容易にピックアップしやすくするためである。保持シート3は、例えば、フィルム状の基材の一方の粘着面3aにUV硬化型アクリル粘着剤を5μm~20μmの厚みに塗布することにより形成してもよい。
フレーム2は、基板1および保持シート3を保持した状態で搬送できる程度の剛性を有している。フレーム2の開口部2aは、上述の円形形状の他、矩形、六角形など多角形の形状を有するものであってもよい。フレーム2は、図4に示すように、位置決めのためのノッチ2bまたはコーナーカット2cを有していてもよい。フレーム2は、例えば、アルミニウム、ステンレス鋼等の金属や、樹脂等を用いて形成される。
(c)保護膜形成工程
保護膜形成工程では、水溶性の第1樹脂と有機溶媒とを含む第1混合物が、基板1の表面1aに塗布され、塗膜が形成される。そして、塗膜を乾燥することで、第1樹脂を含む保護膜が形成される。
図5Aは、本実施形態に係る製造方法の保護膜形成工程において、第1樹脂と有機溶媒とを含む第1混合物の塗布により形成される塗膜を説明するための断面模式図である。図5Bは、第1樹脂の水溶液の塗布により形成される塗膜(従来技術)を説明するための断面模式図である。図5Aおよび図5Bでは、基板1の表面1aの複数の素子領域R1に、それぞれ、突起状のバンプ32を備える回路層が形成されている例を示す。回路層の構造は、特に限定されないが、ここでは、回路層が、多層配線層30と、多層配線層30を保護する絶縁性の保護層31と、多層配線層30の端子部に接続された突起状のバンプ32とを具備する場合について説明する。多層配線層30の配置は、特に限定されず、図5Aおよび図5Bに示すように素子領域R1と分割領域R2の両方に配置されていてもよいし、素子領域R1のみに配置されていてもよい。
図5Aおよび図5Bに示すように、基板1の表面1aには、突起状のバンプ32や、多層配線層30および保護層31により、凸部が形成される。そして、隣接するバンプ32間や、隣接する多層配線層30(および保護層31)間には、凹部が形成される。素子領域R1の表面を含め、基板1の表面1aには、通常、絶縁膜(例えば、ポリイミド、ポリベンゾオキサゾール(PBO)、窒化珪素などの層)が形成されているため、撥水性が高い。
図5Bでは、このような表面1aに第1樹脂の水溶液を塗布するため、水の高い表面張力により、表面1aの凸部および/または凹部(凸部の根元など)に水溶液が行き渡らないことがある。また、水が揮発し難いため、乾燥するまでの間、液膜状の水溶液が流動し易い。そのため、表面1aの凸部および/または凹部に沿って塗膜を形成することが難しく、保護膜による被覆が不十分になる。その結果、保護膜が薄い部分にピンホールや凹みが出来るため、エッチング中に保護膜がなくなり、基板1の表面1aがプラズマにさらされることになる。保護膜による被覆が不十分な場合、後続のレーザグルービング工程で保護膜を除去する際に発生するデブリが素子領域に付着したり、個片化工程において分割領域をプラズマエッチングする際に素子領域がプラズマに晒されてダメージを受けたりする。また、水溶液が凸部および/または凹部に行き渡らない部分には、ボイドが形成されることがある。ボイドは、プラズマエッチングを行なう際に、膨張したり破裂したりして、素子チップの品質を低下させる。さらに、基板1が保持されている保持シート3は、耐熱性に乏しいため、水溶液の塗膜の乾燥を促進するために十分な加熱を行なうことが難しい。塗膜の乾燥が不十分であると、レーザグルービング工程や個片化工程において、マスク焼けや加工形状のひずみが生じることがある。
それに対し、本実施形態によれば、第1樹脂と水より高い蒸気圧を有する有機溶媒とを含む第1混合物26を基板1の表面1a(より具体的には、素子領域R1および分割領域R2)に塗布して塗膜28aを形成する。このような有機溶媒は、表面張力や粘度も比較的小さいため、図5Aに示すように、第1混合物26を表面1aの凸部および/または凹部に行き渡らせることができる。また、上記の有機溶媒は水に比べて蒸気圧が高いため、第1混合物26が塗布される間にも揮発して、塗膜28aの流動が抑制される。よって、表面1aの凸部および/または凹部に沿って塗膜28aを形成することができる。塗膜28aの乾燥により保護膜28が凸部および/または凹部に沿って形成されることになる。このように、本実施形態に係る保護膜形成工程では、基板1の表面1aが回路層を有し、そのため第1の面1aが複雑な表面形状を有する場合でも、保護膜28で表面1aを覆うことができる。よって、素子領域R1へのレーザグルービング工程におけるデブリの付着や個片化工程におけるプラズマによるダメージを抑制することができる。さらに、有機溶媒が揮発し易いことで、塗膜28aの乾燥温度を低くしても十分に乾燥させることができる。よって、ダイシングテープ3への熱ダメージを低減できるとともに、ダイシングテープのダメージに起因する工程不良を低減できる。また、レーザグルービング工程や個片化工程において、マスク焼けが起こったり、加工形状の歪みが発生したりすることを低減できる。
なお、図5Aでは、スプレー塗布装置を用いて、スプレー塗布装置のノズル20から第1混合物26をスプレー塗布する例を示したが、この場合に限定されず、例えば、スピンコートなどの他の塗布方法を採用してもよい。また、スプレー塗布とスピンコートとを組み合わせてもよい。スプレー塗布によれば、塗膜を薄く均一に形成できるとともに、第1混合物26がスプレーされると、液滴が着地する間にも有機溶媒が揮発して、塗膜の流動をさらに抑制し易くなる。そのため、凸部および/または凹部に沿うように保護膜28を形成し易くなる。よって、少なくともスプレー塗布を利用することが好ましい。また、スプレー塗布とスピンコートとを組み合わせる場合にもスプレー塗布後にスピンコートを行なうことが好ましい。スプレー塗布後にスピンコートを行なうと、スプレー塗布により薄い塗膜が表面1aの凸部および/または凹部に沿うように形成された後にスピンコートにより塗膜の厚みを容易に大きくすることができるため、厚みの大きな保護膜28を形成する場合にも対応できる。
スプレー塗布装置は、インクジェット方式、超音波方式、静電スプレー方式のものであってもよい。インクジェット方式および超音波方式の塗布装置は、ヒータ加熱や、ピエゾ素子、超音波等を利用して第1混合物26の小滴を形成し、形成した小滴を基板1の表面1aに向けて吐出して堆積させるものである。静電スプレー方式の塗布装置は、帯電させた第1混合物を、逆極性を有する基板1の表面1aに噴霧する方式である。スピンコートを行なうためのスピンコーティング塗布装置は、基板1を、鉛直方向の回転軸を中心に回転させながら、基板1の中心付近から第1混合物26を滴下することにより、第1混合物26を基板1の表面1aの全体に塗布するものである。
第1混合物26の塗布と形成される塗膜28aの乾燥とは少なくとも一回行なえばよいが、複数回繰り返してもよい。複数回繰り返すことで、保護膜28の厚みを大きくすることができる。スプレー塗布とスピンコートとを組み合わせる場合には、スプレー塗布および乾燥を複数回繰り返した後に、スピンコートおよび乾燥を行なうことが好ましい。必要に応じて、さらにスピンコートと乾燥とを繰り返してもよい。スプレー塗布とスピンコートとを組み合わせる場合には、第1混合物26をスプレー塗布した後(スプレー塗布工程)、第1混合物をスピンコートしてもよく、第2樹脂と溶媒とを含む第2混合物をスピンコートしてもよい(スピンコート工程)。スプレー塗布工程で形成される塗膜(第1塗膜)は、乾燥することが好ましい(第1乾燥工程)。スピンコート工程で形成される第1混合物の塗膜や、第2混合物の塗膜(第2塗膜)も、乾燥することが好ましい。第2塗膜を乾燥する工程を第2乾燥工程と呼ぶことがある。スピンコート工程で第1塗膜上に形成される第2塗膜を乾燥することにより得られる保護膜は、第1樹脂に加え、第2樹脂を含む。ただし、第2樹脂は、第1樹脂と同じであってもよく、異なっていてもよい。各塗布方法で用いられる混合物の粘度や構成成分の濃度などは適宜調整される。
水溶性の第1樹脂としては、例えば、ポリ酢酸ビニルまたはそのケン化物(ポリ酢酸ビニルの部分ケン化物、ポリビニルアルコールなど)、ポリアクリル酸、ポリメタクリル酸、ポリアクリルアミド、2-アクリルアミド-2-メチルプロパンスルホン酸、ポリビニルピロリドン、ポリスチレンスルホン酸、ポリエチレンオキサイド、水溶性ポリエステル、オキサゾール系水溶性ポリマー(オキサゾール-2-エチル-4,5-ジヒドロホモポリマーなど)、またはこれらの塩(アルカリ金属塩、アンモニウム塩など)などが挙げられる。第1樹脂は一種を単独で用いてもよく、二種以上を組み合わせて用いてもよい。これらのうち、有機溶媒により希釈し易く、第1有機溶媒の選択の幅が広い観点から、水溶性ポリエステル、オキサゾール系水溶性ポリマーなどが好ましい。
第1混合物26は、水より高い蒸気圧を有する有機溶媒(第1有機溶媒)を含む。第1有機溶媒の25℃における蒸気圧は、水の3.1kPaよりも高ければよく、5kPa以上であることが好ましく、塗膜28aの流動を抑制し易い観点からは、10kPa以上または20kPa以上であることがさらに好ましい。
凸部および/または凹部に沿って塗膜28a(または保護膜28)を薄く形成し易い観点からは、第1有機溶媒は、比較的低粘度であることが好ましい。第1有機溶媒の20℃における粘度は、1.5mPa・s以下であることが好ましく、1.3mPa・s以下であることがより好ましく、水の粘度より低い(例えば、1mPa・s未満または0.5mPa・s以下である)ことがさらに好ましい。
第1有機溶媒としては、第1樹脂に対する親和性が高い観点から、水溶性の有機溶媒が好ましい。第1混合物26は、さらに水を含むことができるが、第1有機溶媒として水溶性の有機溶媒を用いると、第1混合物26が水を含む場合にも第1混合物26が相分離し難く、均一な塗膜形成が可能である。
第1有機溶媒の具体例としては、例えば、メタノール、エタノール、アセトン、エチルメチルケトン、アセトニトリル、ジメチルアセトアミドなどが挙げられる。第1有機溶媒は、一種を単独でまたは二種以上を組み合わせて用いることができる。
なお、第1樹脂と第1有機溶媒との組合せは、室温(25℃)の第1混合物において、第1樹脂が溶解した状態となるように選択すればよい。第1混合物中で第1樹脂が溶解した状態となるように、第1樹脂と第1有機溶媒とを選択することが好ましい。例えば、ポリビニルアルコールを含む第1樹脂を用いる場合には、エタノールを含む第1有機溶媒を用いることが好ましい。オキサゾール系水溶性ポリマーを含む第1樹脂を用いる場合には、エタノールおよび/またはアセトンを含む第1有機溶媒を用いることが好ましい。水溶性ポリエステルを含む第1樹脂を用いる場合には、アセトンを含む第1有機溶媒を用いることが好ましい。
また、第1混合物中での第1樹脂の溶解状態は、第1混合物中の第1樹脂の含有量、第1混合物中の第1有機溶媒の含有量、および/または第1混合物が水を含む場合には水の含有量などを調節することによっても変化する。そのため、室温(25℃)の第1混合物において、第1樹脂が溶解した状態となるように、第1樹脂、第1有機溶媒、および/または水の含有量を調節してもよい。
第1混合物26は、さらに第1有機溶媒以外の有機溶媒(第2有機溶媒)を含むことができる。溶媒として第1有機溶媒のみを用いてもよいが、第1有機溶媒と水とを併用することが好ましい。第1混合物中の溶媒に占める第1有機溶媒の比率は、第1樹脂の種類、第1有機溶媒の種類、第1混合物の組成などに応じて、決定すればよい。
スピンコートされる第2混合物に含まれる第2樹脂としては、水溶性の樹脂を用いてもよく、難水溶性の樹脂を用いてもよい。水溶性樹脂としては、特に制限されない。水溶性樹脂としては、第1樹脂について例示したものから選択してもよい。難水溶性の樹脂としては、例えば、フォトレジストなどのレジスト(レジスト材料)が挙げられる。
第2混合物に含まれる溶媒としては、例えば、水、有機溶媒、およびこれらの混合溶媒が挙げられる。第2樹脂が水溶性の樹脂を含む場合、溶媒としては、少なくとも水を用いることが好ましく、水と有機溶媒とを併用してもよい。第2樹脂として難水溶性の樹脂を用いる場合には、溶媒は、少なくとも有機溶媒を含むことが好ましい。溶媒は、第2樹脂を溶解できればよく、第2樹脂の種類や第2混合物中の濃度などに応じて選択すればよい。第2混合物に含まれる有機溶媒(第2有機溶媒)は、第1有機溶媒について例示したものから選択してもよい。第2混合物に含まれる溶媒は、第1有機溶媒と同じであってもよく、異なっていてもよい。第2樹脂および第2混合物に含まれる溶媒は、双方ともが第1混合物に含まれる第1樹脂および第1有機溶媒とそれぞれ同じであってもよく、いずれか一方が同じであってもよく、双方ともが第1樹脂および第1有機溶媒と異なるものであってもよい。
第1混合物26および第2混合物は、それぞれ、必要に応じて、さらに添加剤を含んでもよい。例えば、第1混合物26や第2混合物がメタル防食剤を含む場合、水による電極の腐食を抑制できるため、有利である。メタル防食剤としては、例えば、リン酸塩、アミン塩類、低級脂肪酸およびこれらの塩類が挙げられる。メタル防食剤は一種を用いてもよく、二種以上を組み合わせて用いてもよい。
第1混合物26および第2混合物の塗布により形成される塗膜は、それぞれ、乾燥される。第1混合物の塗膜28a(および必要により第2混合物の塗膜)を乾燥することにより保護膜28が形成される。スプレー塗布とスピンコートとを利用して保護膜28を形成する場合には、例えば、スプレー塗布により塗膜を形成した後、乾燥し、次いでスピンコートにより塗膜を形成した後に、乾燥してもよい。
塗膜の乾燥は、加熱下で行なってもよいが、保持シートの耐熱温度よりも低い温度、例えば、50℃以下で行なうことが好ましく、50℃未満(例えば、40℃以下)で行なうことがさらに好ましい。乾燥は、減圧下で行なってもよい。第1混合物26は、第1有機溶媒を含むため、このような温度下や減圧下で容易に乾燥することができる。また、第1混合物を先に塗布することで、凹凸に追随するより均一な塗膜を形成できるため、第2混合物を利用する場合にも、凹凸に沿った保護膜を形成できるとともに、ボイドの形成も抑制できる。保護膜28における溶媒の残存が抑制されるため、レーザグルービング工程および/または個片化工程において、マスク焼けを低減できるとともに、加工形状の歪みが生じるのを抑制できる。
本工程において形成される保護膜28の厚みは、基板1の表面1aにおける凹部および凸部の状態や個片化工程におけるプラズマエッチング条件などに応じて調節できる。基板1の外縁に形成される保護膜28の厚みを、基板1の外縁の内側に形成される保護膜28の厚みよりも大きくすることが好ましい。個片化工程では、基板1の外縁部のマスクをエッチングする速度が、ローディング効果等により、基板1の中心側よりも大きくなることがある。このような場合であっても、外縁の保護膜28の厚みが大きいことで、エッチングされ易い基板1の外縁部をプラズマから保護できる。これにより、プラズマエッチングにおいて残渣やパーティクルが発生するのを抑制し易くなる。スプレー塗布を利用すれば基板1の外縁と中心部とで保護膜28の厚みを容易に変化させることができる。また、分割領域R2上の保護膜28をレーザグルービングにより除去するため、外縁の保護膜の厚みが大きくても容易に除去することができる。
なお、基板1の面方向における中心からの距離が、基板1の最大径の80%以上である領域を基板1の外縁とする。
(d)レーザグルービング工程
図6は、レーザグルービング工程を説明するための断面模式図である。レーザグルービング工程では、基板1の分割領域R2を覆う保護膜28にレーザ光を照射して、保護膜28を除去し、分割領域R2において基板1の表面1aを露出させる。基板1の分割領域R2を覆う保護膜28の下に多層配線層30や、多層配線層30を保護する絶縁性の保護層31が配置されている場合には、レーザ光の照射により多層配線層30や絶縁性の保護層31も除去し、分割領域R2において基板1の表面1aを露出させる。これにより、残存する保護膜28により、所定のパターンが形成される。例えば、図3における多層配線層30のメタル配線30Aおよび/またはメタル層30Dは、素子領域R1と分割領域R2とに亘って設けられていることがあり、この場合、分割領域R2において多層配線層30をレーザグルービングすることで、分割領域R2のメタル配線層30Aやメタル層30Dが除去される。
レーザグルービングによる加工は次のようにして行うことができる。レーザ光源としては、例えば、UV波長(例えば355nm)のナノ秒レーザが用いられる。そして、分割領域R2上の保護膜28にレーザ光を照射し、保護膜28を除去する。照射の条件は特に制限されないが、例えば、パルス周期40kHz、出力0.3W、スキャン速度200mm/秒でレーザ光を照射してもよい。
分割領域R2上の保護膜28の下に多層配線層30が配置されている場合、レーザグルービングによる加工は、例えば、次のようにして行うことができる。レーザ光源として、UV波長(例えば355nm)のナノ秒レーザを用いる。そして、パルス周期40kHz、出力0.3W、スキャン速度200mm/秒で、分割領域R2へのレーザ光の照射を2回実施し、保護膜28を除去する。その後、パルス周期25kHz、出力1.7W、スキャン速度100mm/秒で、分割領域R2へのレーザ光の照射を1回実施し、多層配線層30を除去する。保護膜28の除去のためのレーザ照射を、低出力条件で2回実施することで、保護膜28の基板からの剥がれ(デラミネーション)を抑制できる。また、多層配線層30を除去するためのレーザ照射を、高出力条件で行うことで、多層配線層30がCuからなるTEGを含む場合でも、多層配線層30を除去できる。
レーザグルービングの間、基板1および保持テープ3の温度を50℃以下に維持することが好ましい。
(e)個片化工程(プラズマエッチング工程)
図7は、個片化工程により個片化された素子チップを説明するための断面模式図である。個片化工程では、レーザグルービング工程で露出させた、図6に示す基板1の分割領域R2において、図7の状態まで、基板1の表面1aから裏面1bまでプラズマエッチングすることにより、基板1を複数の素子領域R1に対応する素子チップ11に個片化する。本工程では、パターン化された保護膜28をマスクとしてプラズマエッチングが行なわれる。
プラズマエッチング工程およびこれに用いられるドライエッチング装置の一例について以下に説明する。
図9は、本工程で使用されるドライエッチング装置50の一例を示す模式図である。ドライエッチング装置50のチャンバ52の頂部には誘電体窓(図示せず)が設けられており、誘電体窓の上方には上部電極としてのアンテナ54が配置されている。アンテナ54は、第1高周波電源部56に電気的に接続されている。一方、チャンバ52内の処理室58の底部側には、搬送キャリア4に固着された基板1が配置されるステージ60が配置されている。ステージ60には内部に冷媒流路(図示せず)が形成されており、冷媒流路に冷媒を循環させることにより、ステージ60は冷却される。ステージ60は下部電極としても機能し、第2高周波電源部62に電気的に接続されている。また、ステージ60は図示しない静電吸着用電極(ESC電極)を備え、ステージ60に載置された搬送キャリア4に固着された基板1をステージ60に静電吸着できるようになっている。また、ステージ60には冷却用ガスを供給するための図示しない冷却用ガス孔が設けられており、冷却用ガス孔からヘリウムなどの冷却用ガスを供給することで冷却されたステージ60に静電吸着された搬送キャリア4に固着された基板1を冷却できる。チャンバ52のガス導入口64はエッチングガス源66に流体的に接続されており、排気口68はチャンバ52内を真空排気するための真空ポンプを含む真空排気部70に接続されている。
図4に示すような搬送キャリア4および基板1が、処理チャンバ内のステージに載置された後、真空ポンプを用いて処理チャンバ内を減圧し、所定のプロセスガスが処理チャンバ内に導入される。そしてアンテナ(プラズマ源)に高周波電力を供給することで形成されたプロセスガスのプラズマにより、処理チャンバ内の基板1の分割領域R2がドライエッチングされて、基板1は、図7に示すように、素子領域R1を含む複数の素子チップ11に分割される。
またドライエッチング装置は、プロセスガス源、アッシングガス源、真空ポンプ、および高周波電力源を制御する制御装置を備え、最適化されたドライエッチング条件でプラズマエッチングを行うように上記構成要素を制御する。
プラズマエッチング工程では、基板1がシリコンからなる場合、BOSCH法によりエッチングを行うことができる。BOSCH法では、保護膜を堆積させるプラズマと、シリコンをエッチングさせるプラズマを交互に発生させる。保護膜を堆積させるプラズマは、例えば、Cを300sccmで供給しながら、チャンバ圧力を20Paに調圧し、アンテナ54に2000~5000WのRF電力を印加して、2~10秒程度発生させればよい。また、シリコンをエッチングさせるプラズマは、例えば、SFを600sccmで供給しながら、チャンバ圧力を20Paに調圧し、アンテナ54に2000~5000WのRF電力を印加するとともに、下部電極に50~500WのLF電力を印加して、5~20秒程度発生させればよい。なお、基板1(半導体層)の加工形状におけるノッチングを抑制する為に、下部電極に印加するRF電力をパルス状にしてもよい。このような、保護膜を堆積させるプラズマとシリコンをエッチングさせるプラズマとを例えば、20サイクル程度繰り返すことで、100μm厚の基板1をエッチングし、素子チップ11に分割することができる。なお、プラズマエッチング工程で発生させるプラズマによる熱ダメージを低減するため、プラズマエッチング工程では搬送キャリア4および基板1は冷却されることが好ましい。例えば、ステージ60の温度を20℃以下に温度調節しながら、ESC電極に3kVの直流電圧を印加するとともに、冷却用ガスとして50~200PaのHeを保持テープ3とステージ60の間に供給することにより、搬送キャリア4および基板1を冷却することができる。なお、基板1が所定以下の厚み(例えば、30μm以下)である場合には、BOSCH法を使用せずに、シリコンを連続的にエッチングしてもよい。
また、レーザグルービングで露出させた分割領域R2には、多層配線層30や絶縁性の保護層31や保護膜28に含まれる、メタル、絶縁物、およびSiなどの溶融したデブリが付着していることがある。デブリが付着した状態で上述のBOSCH法等によるシリコンのエッチングを行うと、デブリに起因して、柱状残渣やエッチングストップが発生したり、マスクの表面の荒れが発生したりする場合がある。そのため、BOSCH法等によるシリコンのエッチングを行う前に、イオン性の強い条件でのプラズマエッチングを行い、分割領域R2に付着したデブリを除去することが好ましい。これにより、BOSCH法等によるシリコンのエッチングにおいて柱状残渣やエッチングストップの発生を防止し、加工形状を良くし、プロセス安定性を改善できる。デブリを除去するために使用するプラズマは、シリコン及びシリコン酸化物層が除去できるガス種を用いることが好ましく、例えば、SFとOの混合ガスを200sccmで供給しながら、チャンバ圧力を5Paに調圧し、アンテナ54に1000~2000WのRF電力を印加して発生させたプラズマに、1~2分程度晒せばよい。このとき、ステージ60が備える下部電極に150W程度のLF電力を印加することで、デブリの除去効果を高くすることができる。
(f)保護膜除去工程
図8は、保護膜が除去された状態の素子チップを説明するための断面模式図である。保護膜除去工程では、個片化工程で個片化された素子チップ11の素子領域R1を被覆する保護膜28を除去する。保護膜28の除去は、個片化工程で得られる図7に示すような素子チップ11の保護膜28を、水性洗浄液に接触させることにより除去する。
水性洗浄液としては、水を用いてもよく、水と有機溶媒との混合物を用いてもよい。有機溶媒としては、例えば、第1有機溶媒について例示したものを用いてもよい。水性洗浄液は、必要に応じて、添加剤を含んでもよい。添加剤としては、例えば、酸、界面活性剤、メタル防食剤などが挙げられる。
水性洗浄液は、保護膜28に接触させればよいが、スプレーなどにより吹き付けると、保護膜28を効率よく除去することができる。
除去工程においては、保護膜28を水性洗浄液に接触させる前に、保護膜28の表面を、酸素を含むプラズマに晒して(アッシング処理して)、保護膜28の一部を除去してもよい。プラズマエッチングを行なう際に、保護膜28の表面に保護膜28の構成材料が変質または硬化した層が形成されることがあるが、アッシング処理により、このような層を除去することができ、水性洗浄液による保護膜28の除去を容易に行なうことができる。
アッシング処理は、個片化工程のプラズマエッチングを行った処理チャンバ内で引き続き行ってもよい。アッシング処理は、アッシングガス(例えば、酸素ガス)を処理チャンバ内に導入し、同様にアンテナ(プラズマ源)に高周波電力を供給することで形成されたアッシングガスのプラズマにより、処理チャンバ内の基板1の表面1aから保護膜28を除去することができる。
アッシング処理では、図9に示す処理室58内を真空排気部70によって真空排気するとともにエッチングガス源66から処理室58内に例えば酸素を含むエッチングガスを供給する。そして、処理室58内を所定圧力に維持し、アンテナ54に対して第1高周波電源部56から高周波電力を供給し、処理室58内にプラズマを発生させて基板1に照射し、即ち保護膜28の表面をプラズマに晒す。このとき、プラズマ中のラジカルとイオンの物理化学的作用により保護膜28の一部が除去される(ライトアッシング)。これにより、前述した水性洗浄液による保護膜28の除去を容易に行なうことができる。
さらに言えば、ライトアッシングで保護膜28の残膜やデブリを除去するためには、酸素などのアッシングガスにCFなどの反応性のガスを加えて、SiやSiOやマスク硬化層の除去効果を高めることが好ましい。また、メタル成分を除去するためには、Biasパワーを高くしてイオン性(スパッタ性)を高めた条件でプラズマエッチングを行うことが好ましい。ライトアッシングで使用するプラズマは、レジスト最表層の硬化、変質層を除去できるガス種を用いることが好ましく、例えば、OとCFの混合ガスを300sccmで供給しながら、チャンバ圧力を1Paに調圧し、アンテナ54に2000~5000WのRF電力を印加して発生させたプラズマに、1~3分程度晒せばよい。このとき、ステージ60が備える下部電極に100W程度のLF電力を印加することで、ライトアッシング効果を高くすることができる。
本発明は、基板上に電気集積回路やバンプ等による凹凸を有する素子チップをプラズマエッチングにより形成する製造方法に適している。
1…基板、1a…第1の面(表面)、1b…第2の面(裏面)、R1…素子領域、R2…分割領域、2…フレーム、2a…開口部、2b…ノッチ、2c…コーナーカット、3…保持シート、3a…粘着面、3b…非粘着面、4…搬送キャリア、11…素子チップ、20…ノズル、26…第1混合物、28a…塗膜、28…保護膜、30…多層配線層、30A…メタル配線、30B…絶縁膜、30C…トランジスタ、30D…メタル層、31…保護層、32…バンプ、32A…UBM膜、50…ドライエッチング装置、52…チャンバ、54…アンテナ、56…第1高周波電源部、58…処理室、60…ステージ、62…第2高周波電源部、64…ガス導入口、66…エッチングガス源、68…排気口、70…真空排気部

Claims (10)

  1. 第1の面と前記第1の面とは反対側の第2の面とを有し、前記第1の面に凸部および/または凹部が形成された複数の素子領域と、前記素子領域を画定する分割領域を有する基板を準備する準備工程と、
    前記基板および前記基板を取り囲む環状のフレームを前記第2の面側から保持シートで保持する保持工程と、
    水溶性の第1樹脂と水より高い蒸気圧を有する有機溶媒とを含む第1混合物を、前記基板の前記第1の面に塗布し、塗膜を50℃以下または減圧下で乾燥させて、前記凸部および/または前記凹部に沿うように前記第1樹脂を含む保護膜を形成する保護膜形成工程と、
    前記分割領域を覆う前記保護膜にレーザ光を照射して、前記分割領域を覆う前記保護膜を除去し、前記分割領域において前記基板の前記第1の面を露出させるレーザグルービング工程と、
    前記素子領域を前記保護膜で被覆した状態で、前記分割領域において、前記基板を前記第1の面から前記第2の面までプラズマエッチングすることにより、前記基板を複数の素子チップに個片化する個片化工程と、
    前記素子領域を被覆する前記保護膜を、水性洗浄液に接触させて除去する除去工程と、を備え
    前記保護膜形成工程が、前記第1混合物を前記基板の前記第1の面にスプレー塗布するスプレー塗布工程と、前記スプレー塗布工程で形成された第1塗膜を乾燥させる第1乾燥工程とを含み、
    前記有機溶媒は、アセトン、エチルメチルケトン、およびアセトニトリルのいずれかを含む、素子チップの製造方法。
  2. 前記有機溶媒は、20℃における粘度が1.3mPa・s以下である、請求項1に記載の素子チップの製造方法。
  3. 前記第1混合物は、さらに水を含み、
    前記有機溶媒は、水溶性である、請求項1または2に記載の素子チップの製造方法。
  4. 前記第1混合物は、さらにメタル防食剤を含む、請求項3に記載の素子チップの製造方法。
  5. 前記保護膜形成工程において、前記第1混合物の塗布と前記塗膜の乾燥とを複数回繰り返す、請求項1~4のいずれか1項に記載の素子チップの製造方法。
  6. 前記保護膜形成工程が、第1乾燥工程の後、乾燥された前記第1塗膜上に、第2樹脂と溶媒とを含む第2混合物をスピンコートして第2塗膜を形成するスピンコート工程と、前記第2塗膜を乾燥することにより、前記第1樹脂および前記第2樹脂を含む前記保護膜を形成する第2乾燥工程とを含む、請求項1~5のいずれか1項に記載の素子チップの製造方法。
  7. 前記保護膜形成工程において、前記基板の外縁に形成される前記保護膜の厚みが、前記基板の前記外縁の内側に形成される前記保護膜の厚みよりも大きい、請求項1~のいずれか1項に記載の素子チップの製造方法。
  8. 前記除去工程において、前記保護膜を前記水性洗浄液に接触させる前に、前記保護膜の表面を、酸素を含むプラズマに晒して、前記保護膜の一部を除去する、請求項1~のいずれか1項に記載の素子チップの製造方法。
  9. 前記第1樹脂は、オキサゾール系水溶性ポリマーを含み、
    前記有機溶媒は、アセトンを含む、請求項1~8のいずれか1項に記載の素子チップの製造方法。
  10. 前記第1樹脂は、水溶性ポリエステルを含み、
    前記有機溶媒は、アセトンを含む、請求項1~8のいずれか1項に記載の素子チップの製造方法。
JP2017224931A 2017-11-22 2017-11-22 素子チップの製造方法 Active JP7065311B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2017224931A JP7065311B2 (ja) 2017-11-22 2017-11-22 素子チップの製造方法
US16/194,547 US10763124B2 (en) 2017-11-22 2018-11-19 Manufacturing process of element chip
US16/939,492 US10923362B2 (en) 2017-11-22 2020-07-27 Manufacturing process of element chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017224931A JP7065311B2 (ja) 2017-11-22 2017-11-22 素子チップの製造方法

Publications (2)

Publication Number Publication Date
JP2019096738A JP2019096738A (ja) 2019-06-20
JP7065311B2 true JP7065311B2 (ja) 2022-05-12

Family

ID=66532531

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017224931A Active JP7065311B2 (ja) 2017-11-22 2017-11-22 素子チップの製造方法

Country Status (2)

Country Link
US (2) US10763124B2 (ja)
JP (1) JP7065311B2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10916474B2 (en) 2018-06-25 2021-02-09 Semiconductor Components Industries, Llc Method of reducing residual contamination in singulated semiconductor die
JP7209247B2 (ja) * 2018-09-25 2023-01-20 パナソニックIpマネジメント株式会社 素子チップの製造方法
US11257679B2 (en) * 2018-11-26 2022-02-22 Stmicroelectronics Pte Ltd Method for removing a sacrificial layer on semiconductor wafers
CN109671672A (zh) * 2018-12-06 2019-04-23 武汉华星光电半导体显示技术有限公司 一种柔性基板切割方法
JP7258416B2 (ja) * 2018-12-06 2023-04-17 株式会社ディスコ 被加工物の加工方法、デバイスチップの製造方法
US10818551B2 (en) * 2019-01-09 2020-10-27 Semiconductor Components Industries, Llc Plasma die singulation systems and related methods
JP7296601B2 (ja) * 2019-06-25 2023-06-23 パナソニックIpマネジメント株式会社 素子チップの洗浄方法および素子チップの製造方法
DE102019119107A1 (de) * 2019-07-15 2021-01-21 RF360 Europe GmbH Elektrisches Bauelement, elektrische Vorrichtung und Verfahren zur Herstellung einer Vielzahl von elektrischen Bauelementen
JP2021015938A (ja) * 2019-07-16 2021-02-12 株式会社ディスコ 水溶性の樹脂シート及びウェーハの加工方法
JP7412915B2 (ja) * 2019-07-30 2024-01-15 東京応化工業株式会社 保護膜形成剤、及び半導体チップの製造方法
JP7490932B2 (ja) * 2019-07-31 2024-05-28 住友ベークライト株式会社 硬化性樹脂組成物および電子デバイスの製造方法
JP7292146B2 (ja) * 2019-08-07 2023-06-16 株式会社ディスコ レーザー加工条件選定方法
JP7300953B2 (ja) * 2019-09-27 2023-06-30 株式会社ディスコ ウエーハの加工方法
JP2021077768A (ja) * 2019-11-08 2021-05-20 東京応化工業株式会社 保護膜形成剤、半導体チップの製造方法、及び(メタ)アクリル樹脂の製造方法
GB201918333D0 (en) 2019-12-12 2020-01-29 Spts Technologies Ltd A semiconductor wafer dicing process
KR102439099B1 (ko) * 2020-03-19 2022-09-02 매그나칩 반도체 유한회사 반도체 다이 형성 및 칩-온-플라스틱 패키징 방법
JP2022049438A (ja) * 2020-09-16 2022-03-29 株式会社ディスコ ウエーハの加工方法
US11889742B2 (en) * 2020-11-04 2024-01-30 Samsung Display Co., Ltd. Apparatus of manufacturing display device and method of manufacturing display device
WO2023164546A1 (en) * 2022-02-25 2023-08-31 Applied Materials, Inc. Inkjet inks for deposition and removal in a laser dicing process

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253402A (ja) 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
JP2010125351A (ja) 2008-11-25 2010-06-10 Disco Abrasive Syst Ltd 保護膜の被覆方法および保護膜被覆装置
JP2012256780A (ja) 2011-06-10 2012-12-27 Fuji Electric Co Ltd スピンコート法によるレジスト塗布方法
JP2014049761A (ja) 2012-08-29 2014-03-17 Dongwoo Fine-Chem Co Ltd レーザダイシング用ウエハ保護膜組成物
JP2014523112A (ja) 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド レーザ・プラズマエッチングによる基板のダイシング用水溶性マスク
JP2016010796A (ja) 2014-06-04 2016-01-21 東京エレクトロン株式会社 液塗布方法、液塗布装置、及びコンピュータ読み取り可能な記録媒体
JP2017103330A (ja) 2015-12-01 2017-06-08 株式会社ディスコ ウエーハの分割方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5248384A (en) * 1991-12-09 1993-09-28 Taiwan Semiconductor Manufacturing Company Rapid thermal treatment to eliminate metal void formation in VLSI manufacturing process
JPH08153710A (ja) * 1994-11-30 1996-06-11 Toshiba Corp 半導体装置の製造方法
US6291339B1 (en) * 1999-01-04 2001-09-18 Advanced Micro Devices, Inc. Bilayer interlayer dielectric having a substantially uniform composite interlayer dielectric constant over pattern features of varying density and method of making the same
JP2005003840A (ja) * 2003-06-11 2005-01-06 Clariant Internatl Ltd 微細パターン形成材料および微細パターン形成方法
KR100659391B1 (ko) * 2005-08-20 2006-12-19 삼성전자주식회사 공중합체, 버퍼막용 고분자 수지 조성물, 이를 이용한 패턴형성 방법 및 이를 이용한 커패시터 제조 방법
JP4724073B2 (ja) * 2006-08-17 2011-07-13 富士通株式会社 レジストパターンの形成方法、半導体装置及びその製造方法
US9299664B2 (en) * 2010-01-18 2016-03-29 Semiconductor Components Industries, Llc Method of forming an EM protected semiconductor die
US8372719B2 (en) * 2010-03-15 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask removal for semiconductor devices
JP6106970B2 (ja) * 2012-07-02 2017-04-05 株式会社ニコン 空間光変調器および露光装置
US20140057414A1 (en) * 2012-08-27 2014-02-27 Aparna Iyer Mask residue removal for substrate dicing by laser and plasma etch
US9946157B2 (en) * 2015-03-31 2018-04-17 Sumitomo Chemical Company, Limited Resist composition and method for producing resist pattern
US10363629B2 (en) * 2017-06-01 2019-07-30 Applied Materials, Inc. Mitigation of particle contamination for wafer dicing processes

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253402A (ja) 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
JP2010125351A (ja) 2008-11-25 2010-06-10 Disco Abrasive Syst Ltd 保護膜の被覆方法および保護膜被覆装置
JP2012256780A (ja) 2011-06-10 2012-12-27 Fuji Electric Co Ltd スピンコート法によるレジスト塗布方法
JP2014523112A (ja) 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド レーザ・プラズマエッチングによる基板のダイシング用水溶性マスク
JP2014049761A (ja) 2012-08-29 2014-03-17 Dongwoo Fine-Chem Co Ltd レーザダイシング用ウエハ保護膜組成物
JP2016010796A (ja) 2014-06-04 2016-01-21 東京エレクトロン株式会社 液塗布方法、液塗布装置、及びコンピュータ読み取り可能な記録媒体
JP2017103330A (ja) 2015-12-01 2017-06-08 株式会社ディスコ ウエーハの分割方法

Also Published As

Publication number Publication date
US10763124B2 (en) 2020-09-01
US20200357654A1 (en) 2020-11-12
US20190157100A1 (en) 2019-05-23
US10923362B2 (en) 2021-02-16
JP2019096738A (ja) 2019-06-20

Similar Documents

Publication Publication Date Title
JP7065311B2 (ja) 素子チップの製造方法
JP7233019B2 (ja) 素子チップの製造方法
JP7142323B2 (ja) 素子チップの製造方法
US10497622B2 (en) Element chip manufacturing method
US10854464B2 (en) Manufacturing process of elemental chip
US10242914B2 (en) Element chip manufacturing method
JP2017103330A (ja) ウエーハの分割方法
KR20060041961A (ko) 메사형 반도체 장치의 제법
JP7296601B2 (ja) 素子チップの洗浄方法および素子チップの製造方法
CN111312658B (zh) 晶片的加工方法
US10607846B2 (en) Method of manufacturing element chip
JP7054813B2 (ja) 素子チップの製造方法
JP2022096079A (ja) 素子チップの製造方法
JP2020188153A (ja) 樹脂組成物、樹脂被覆基板および素子チップの製造方法
JP6775174B2 (ja) 素子チップの製造方法
JP7300953B2 (ja) ウエーハの加工方法
JP7207969B2 (ja) ウエーハの加工方法
JP7390615B2 (ja) 樹脂塗布装置、樹脂膜形成方法ならびに素子チップの製造方法
JP2020188154A (ja) 樹脂組成物、樹脂被覆基板および素子チップの製造方法
KR20060079380A (ko) 반도체 웨이퍼의 모서리 처리 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201015

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211019

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220301

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220323

R151 Written notification of patent or utility model registration

Ref document number: 7065311

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151