JP7038648B2 - 制御装置 - Google Patents

Description

本発明は、制御線と制御対象との間に論理回路を有する制御装置に関する。

従来、発電プラントまたは変電所などの施設に設けられる設備を制御する制御装置は、一部に故障が発生しても出力を誤らずに制御を継続する必要があることから、かかる制御装置には、３重化以上の多重化アーキテクチャが用いられることがある。

例えば、特許文献１には、３系統の各々からの出力信号を受け取り、受け取った３つの出力信号の多数決を取る論理回路を有し、かかる論理回路によって選択した出力信号をシステム出力信号として制御対象へ出力する制御装置が開示されている。かかる制御装置では、各系統の出力部に主出力回路と副出力回路を設け、３つの出力信号線の各々を異なる出力部内の主出力回路と副出力回路により制御する。これにより、出力部に２重故障が発生した場合でも、正常出力が多数となる出力信号を論理回路に供給することができる。

特開２０１７－０２１７１２号公報

上記特許文献１に記載の制御装置では、出力部に２重故障が発生した場合でも正常出力が多数となる出力信号を論理回路に供給することができるが、論理回路に異常が発生した場合、正常な出力信号を制御対象へ出力できない場合がある。

本発明は、上記に鑑みてなされたものであって、論理回路の異常を検出することができる制御装置を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明の制御装置は、多重化された３つ以上の制御部と、制御電源から電圧が供給される３つ以上の制御線と、論理回路と、３つ以上の電流検出部と、異常検出部とを備える。論理回路は、３つ以上の制御線と制御対象との間に各々接続され、３つ以上の制御部のうち互いに異なる組み合わせの２つ以上の制御部によって制御される２つ以上のスイッチを制御線毎に有する。３つ以上の電流検出部は、３つ以上の制御線のうち互いに異なる組み合わせの２つの制御線間の電流差分を各々検出する。異常検出部は、３つ以上の電流検出部によって検出される３つ以上の電流差分に基づいて、論理回路の異常を検出する。３つ以上の制御部の各々は、制御線毎の２つ以上のスイッチのうち対応するスイッチをオフするタイミングおよびオンするタイミングの少なくとも一方のタイミングを３つ以上の制御部間で互いにずらし、且つ少なくとも一方のタイミングをずらす順序を切り替える。

本発明によれば、論理回路の異常を検出することができる、という効果を奏する。

本発明の実施の形態１にかかる制御装置の構成の一例を示す図 実施の形態１にかかる制御装置の論理回路の構成を示す図 実施の形態１にかかる論理回路と制御部との関係を示す図 実施の形態１にかかる制御部の制御信号が第１のずれ順序である場合における制御線に流れる電流と電流検出部の検出信号との関係を示す図 実施の形態１にかかる制御部の制御信号が第２のずれ順序である場合における制御線に流れる電流と電流検出部の検出信号との関係を示す図 実施の形態１にかかる制御部の制御信号が第３のずれ順序である場合における制御線に流れる電流と電流検出部の検出信号との関係を示す図 実施の形態１にかかる異常検出部の構成例を示す図 実施の形態１にかかる制御部の制御信号と制御線に流れる電流と電流検出部の検出信号との関係の他の例を示す図 実施の形態１にかかる論理回路を構成する複数のスイッチのうち一つのスイッチがオープン故障になった場合における電流検出部の検出信号の状態を示す図 実施の形態１にかかる論理回路を構成する複数のスイッチのうち一つのスイッチがショート故障になった場合における電流検出部の検出信号の状態を示す図 実施の形態１にかかるスイッチのオフのタイミングと検出可能なショート故障との関係を示す図 実施の形態１にかかる電流検出部の特性を示す図 実施の形態１にかかる第１系ユニットのハードウェア構成の一例を示す図 実施の形態１にかかる論理回路のハードウェア構成の一例を示す図 本発明の実施の形態２にかかる制御装置の構成例を示す図 実施の形態２にかかる論理回路のスイッチがオープン故障の場合において制御線に流れる電流と電流検出部の検出信号との関係を示す図 実施の形態２にかかる論理回路のスイッチがショート故障の場合において制御線に流れる電流と電流検出部の検出信号との関係を示す図 本発明の実施の形態３にかかる制御装置の構成例を示す図 実施の形態３にかかる異常検出部の構成例を示す図 本発明の実施の形態４にかかる鉄道の変電所に配置される制御装置と変電設備との関係の一例を示す図

以下に、本発明の実施の形態にかかる制御装置を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本発明の実施の形態１にかかる制御装置の構成の一例を示す図である。図１に示すように、制御装置１は、制御電源２と制御対象３_１，３_２，・・・，３_ｍ，４_１，・・・，４_ｍとの間に設けられ、制御対象３_１，３_２，・・・，３_ｍ，４_１，・・・，４_ｍを制御する。

制御電源２は、例えば、交流電圧を出力する交流電源または直流電圧を出力する直流電源である。また、制御対象３_１，３_２，・・・，３_ｍ，４_１，・・・，４_ｍは、例えば、変電所、発電プラント、または工場などの施設に設けられる設備または機器である。なお、ｍは例えば３以上の整数である。以下において、制御対象３_１，３_２，・・・，３_ｍの各々を区別せずに示す場合、制御対象３と記載し、制御対象４_１，・・・，４_ｍの各々を区別せずに示す場合、制御対象４と記載する場合がある。

制御装置１は、第１系ユニット１０_１と、第２系ユニット１０_２と、第３系ユニット１０_３と、制御線２０，２４と、スイッチ群３０_１，３０_２と、抵抗３１，３２，３３と、電流検出部４０_１，４０_２，４０_３と、論理回路５１_１，５１_２，５１_３，５１_４，５１_５，・・・，５１_ｎ，５２_１，５２_２，・・・，５２_ｎ－１，５２_ｎとを備える。なお、ｎは例えば６以上の整数である。論理回路５１_１，５１_２，５１_３，５１_４，５１_５，・・・，５１_ｎと論理回路５２_１，５２_２，・・・，５２_ｎ－１，５２_ｎとは、互いに別の配電盤に配置される。

第１系ユニット１０_１、第２系ユニット１０_２、および第３系ユニット１０_３は、例えば、ＰＬＣ（Programmable Logic Controller）などによって各々構成される。第１系ユニット１０_１は、制御部１１_１と、異常検出部１２_１とを備える。同様に、第２系ユニット１０_２は、制御部１１_２と、異常検出部１２_２とを備える。第３系ユニット１０_３は、制御部１１_３と、異常検出部１２_３とを備える。

制御装置１は、これら３つの制御部１１_１，１１_２，１１_３によって３重化されている。制御部１１_１は、第１系の制御部であり、制御部１１_２は、第２系の制御部であり、制御部１１_３は、第３系の制御部である。また、異常検出部１２_１，１２_２，１２_３は、論理回路５１_１，５１_２，５１_３，５１_４，５１_５，・・・，５１_ｎ，５２_１，５２_２，・・・，５２_ｎ－１，５２_ｎの各々の異常を検出する。以下、制御部１１_１，１１_２，１１_３の各々を区別せずに示す場合、制御部１１と記載する場合があり、異常検出部１２_１，１２_２，１２_３の各々を区別せずに示す場合、異常検出部１２と記載する場合がある。

制御線２０，２４は、制御電源２に接続され、制御電源２から供給される電圧が印加される。例えば、制御線２０は、制御電源２の正極に接続され、制御線２４は、制御電源２の負極に接続される。制御線２０は、制御線２１，２２，２３に分岐される。また、制御線２１は、制御線２１_１，２１_２に分岐され、制御線２２は、制御線２２_１，２２_２に分岐され、制御線２３は、制御線２３_１，２３_２に分岐される。制御線２４は、制御線２４_１，２４_２に分岐される。

スイッチ群３０_１は、制御線２１，２２，２３，２４と制御線２１_１，２２_１，２３_１，２４_１との間に接続され、制御線２１，２２，２３，２４と制御線２１_１，２２_１，２３_１，２４_１との間の接続および切断を行う。スイッチ群３０_２は、制御線２１，２２，２３，２４と制御線２１_２，２２_２，２３_２，２４_２との間に接続され、制御線２１，２２，２３，２４と制御線２１_２，２２_２，２３_２，２４_２との間の接続および切断を行う。スイッチ群３０_１，３０_２は、例えば、制御部１１_１，１１_２，１１_３または外部装置によって制御される。

抵抗３１は、制御線２１の中途部に配置され、抵抗３２は、制御線２２の中途部に配置され、抵抗３３は、制御線２３の中途部に配置される。抵抗３１，３２，３３の抵抗値は、例えば、制御線２１，２２，２３の各々から各制御対象３，４に流れる電流が均等になるように設定される。

電流検出部４０_１，４０_２，４０_３は、制御線２１，２２，２３のうち互いに異なる組み合わせの２つの制御線間の電流差分を各々検出する。かかる電流検出部４０_１，４０_２，４０_３は、例えば、非接触センサである。

具体的には、電流検出部４０_１は、制御線２２の電流Ｉ２と制御線２１の電流Ｉ１との差分である電流差分ΔＩ_２１を検出する。電流検出部４０_２は、制御線２３の電流Ｉ３と制御線２２の電流Ｉ２との差分である電流差分ΔＩ_３２を検出する。電流検出部４０_３は、制御線２１の電流Ｉ１と制御線２３の電流Ｉ３との差分である電流差分ΔＩ_１３を検出する。なお、ΔＩ_２１＝Ｉ２－Ｉ１であり、ΔＩ_３２＝Ｉ３－Ｉ２であり、ΔＩ_１３＝Ｉ１－Ｉ３である。

電流検出部４０_１，４０_２，４０_３の各々は、例えば、貫通型のＣＴ（Current Transformer）を含む。電流検出部４０_１のＣＴには、制御線２１が制御電源２から制御対象３へ向かう方向と逆方向になる状態で取り付けられ、制御線２２が制御電源２から制御対象３へ向かう方向になる状態で取り付けられる。これにより、電流検出部４０_１は、電流差分ΔＩ_２１に応じた大きさの検出信号Ｓｄ１を出力することができる。

電流検出部４０_２のＣＴには、制御線２２が制御電源２から制御対象３へ向かう方向と逆方向になる状態で取り付けられ、制御線２３が制御電源２から制御対象３へ向かう方向になる状態で取り付けられる。これにより、電流検出部４０_２は、電流差分ΔＩ_３２に応じた大きさの検出信号Ｓｄ２を出力することができる。

電流検出部４０_３のＣＴには、制御線２３が制御電源２から制御対象３へ向かう方向と逆方向になる状態で取り付けられ、制御線２１が制御電源２から制御対象３へ向かう方向になる状態で取り付けられる。これにより、電流検出部４０_３は、電流差分ΔＩ_１３に応じた大きさの検出信号Ｓｄ３を出力することができる。

上述したように、電流検出部４０_１，４０_２，４０_３は、制御線２１，２２，２３のうち互いに異なる組み合わせの２つの制御線をＣＴに取り付けることによって、電流差分ΔＩ_２１，ΔＩ_３２，ΔＩ_１３を検出するが、かかる例に限定されない。例えば、電流検出部４０_１，４０_２，４０_３の各々は、制御線２１，２２，２３のうち２つの制御線の各々に取り付けられるＣＴと、これらのＣＴの出力の差分を演算して電流差分ΔＩ_２１，ΔＩ_３２，ΔＩ_１３を検出する演算部とを有する構成であってもよい。

以下、電流検出部４０_１，４０_２，４０_３の各々を区別せずに示す場合、電流検出部４０と記載する場合がある。また、電流差分ΔＩ_２１，ΔＩ_３２，ΔＩ_１３の各々を区別せずに示す場合、電流差分ΔＩと記載する場合がある。

論理回路５１_１，５１_２，５１_３，５１_４，５１_５，・・・，５１_ｎ，５２_１，５２_２，・・・，５２_ｎ－１，５２_ｎは、第１系、第２系、および第３系のうち少なくとも２つの系が正常であれば正常な出力を行うことができる多数決論理回路であり、互いに同じ構成を有している。

論理回路５１_１，５１_２，５１_３，５１_４，５１_５，・・・，５１_ｎの各々は、制御線２１_１，２２_１，２３_１，２４_１の少なくとも一つと、制御対象３_１，３_２，・・・，３_ｍのうち対応する制御対象３との間に接続される。例えば、論理回路５１_１は、制御線２４_１と制御対象３_１との間に接続される。論理回路５１_２，５１_３は、制御線２１_１，２２_１，２３_１と制御対象３_１との間に接続される。

また、論理回路５１_４は、制御線２４_１と制御対象３_２との間に接続される。論理回路５１_５は、制御線２１_１，２２_１，２３_１と制御対象３_２との間に接続される。以下、論理回路５１_１，５１_２，５１_３，５１_４，５１_５，・・・，５１_ｎの各々を区別せずに示す場合、論理回路５１と記載する場合がある。

論理回路５２_１，５２_２，・・・，５２_ｎ－１，５２_ｎは、制御線２１_２，２２_２，２３_２，２４_２の少なくとも一つと、制御対象４_１，・・・，４_ｍのうち対応する制御対象４との間に接続される。例えば、論理回路５２_１は、制御線２４_２と制御対象４_１との間に接続される。論理回路５２_２は、制御線２１_２，２２_２，２３_２と制御対象４_１との間に接続される。

また、論理回路５２_ｎ－１は、制御線２４_２と制御対象４_ｍとの間に接続される。論理回路５２_ｎは、制御線２１_２，２２_２，２３_２と制御対象４_ｍとの間に接続される。以下、論理回路５２_１，５２_２，・・・，５２_ｎ－１，５２_ｎの各々を区別せずに示す場合、論理回路５２と記載する場合がある。

制御部１１_１，１１_２，１１_３は、論理回路５１_１，５１_２，５１_３，５１_４，５１_５，・・・，５１_ｎへ、制御信号Ｓ１１_１～Ｓ１１_ｎ，Ｓ２１_１～Ｓ２１_ｎ，Ｓ３１_１～Ｓ３１_ｎを出力することで、制御対象３_１，３_２，・・・，３_ｍを制御する。また、制御部１１_１，１１_２，１１_３は、論理回路５２_１，５２_２，・・・，５２_ｎ－１，５２_ｎへ、制御信号Ｓ１２_１～Ｓ１２_ｎ，Ｓ２２_１～Ｓ２２_ｎ，Ｓ３２_１～Ｓ３２_ｎを出力することで、制御対象４_１，・・・，４_ｍを制御する。

例えば、制御部１１_１，１１_２，１１_３は、制御信号Ｓ１１_１，Ｓ２１_１，Ｓ３１_１を論理回路５１_１へ出力し、制御信号Ｓ１１_２，Ｓ２１_２，Ｓ３１_２を論理回路５１_２へ出力し、制御信号Ｓ１１_３，Ｓ２１_３，Ｓ３１_３を論理回路５１_３へ出力することで、制御対象３_１を制御する。制御部１１_１，１１_２，１１_３は、制御信号Ｓ１１_４，Ｓ２１_４，Ｓ３１_４を論理回路５１_４へ出力し、制御信号Ｓ１１_５，Ｓ２１_５，Ｓ３１_５を論理回路５１_５へ出力することで、制御対象３_２を制御する。

また、制御部１１_１，１１_２，１１_３は、制御信号Ｓ１２_１，Ｓ２２_１，Ｓ３２_１を論理回路５２_１へ出力し、制御信号Ｓ１２_２，Ｓ２２_２，Ｓ３２_２を論理回路５２_２へ出力することで、制御対象４_１を制御する。制御部１１_１，１１_２，１１_３は、制御信号Ｓ１２_ｎ－１，Ｓ２２_ｎ－１，Ｓ３２_ｎ－１を論理回路５２_ｎ－１へ出力し、制御信号Ｓ１２_ｎ，Ｓ２２_ｎ，Ｓ３２_ｎを論理回路５２_ｎへ出力することで、制御対象４_ｍを制御する。

図２は、実施の形態１にかかる制御装置の論理回路の構成を示す図であり、論理回路５１_１，５１_２，５１_３の構成を示す。図２に示すように、論理回路５１_１は、制御線２４_１と制御線８９との間に接続される。論理回路５１_２は、制御線２１_１，２２_１，２３_１と制御線８０との間に接続される。論理回路５１_３は、制御線２１_１，２２_１，２３_１と制御線８１との間に接続される。制御線８０，８１，８９は、制御対象３_１に接続されており、論理回路５１_１，５１_２，５１_３から制御線８０，８１，８９への出力によって制御対象３_１が制御される。上述したように、論理回路５１_１，５１_２，５１_３は、互いに同じ構成を有しており、以下、論理回路５１_２の構成および動作について具体的に説明する。

図２に示すように、論理回路５１_２は、スイッチ６１_１，６１_２，６２_１，６２_２，６３_１，６３_２と、接続線７０_１，７０_２，７０_３，７１_１，７１_２，７１_３，７２_１，７２_２，７２_３とを備える。スイッチ６１_１，６２_１は、制御線２１_１と制御対象３_１との間に接続され、スイッチ６２_２，６３_１は、制御線２２_１と制御対象３_１との間に接続され、スイッチ６１_２，６３_２は、制御線２３_１と制御対象３_１との間に接続される。

具体的には、制御線２１_１と制御対象３_１との間には、接続線７０_１、スイッチ６１_１、接続線７１_１、スイッチ６２_１、および接続線７２_１が直列に接続される。制御線２２_１と制御対象３_１との間には、接続線７０_２、スイッチ６２_２、接続線７１_２、スイッチ６３_１、および接続線７２_２が直列に接続される。制御線２３_１と制御対象３_１との間には、接続線７０_３、スイッチ６１_２、接続線７１_３、スイッチ６３_２、および接続線７２_３が直列に接続される。

図３は、実施の形態１にかかる論理回路と制御部との関係を示す図である。図３に示すように、スイッチ６１_１，６１_２は、制御部１１_１から出力される制御信号Ｓ１１_２によってオンとオフが制御され、スイッチ６２_１，６２_２は、制御部１１_２から出力される制御信号Ｓ２１_２によってオンとオフが制御される。また、スイッチ６３_１，６３_２は、制御部１１_３から出力される制御信号Ｓ３１_２によってオンとオフが制御される。

スイッチ６１_１，６１_２，６２_１，６２_２，６３_１，６３_２は、例えば、ラッチングリレーなどの電磁リレーであるが、半導体リレーなどであってもよい。以下、スイッチ６１_１，６１_２の各々を区別せずに示す場合、スイッチ６１と記載し、スイッチ６２_１，６２_２の各々を区別せずに示す場合、スイッチ６２と記載し、スイッチ６３_１，６３_２の各々を区別せずに示す場合、スイッチ６３と記載する場合がある。

論理回路５１，５２は、複数のスイッチ６１，６２，６３のうち一つのスイッチが故障しても正常に動作するため、不具合が顕在化しない。しかし、例えば、論理回路５１，５２において、一つのスイッチが故障した後、かかる一つのスイッチとは異なる制御系で制御されるスイッチに故障が発生すると、論理回路５１，５２は正常に動作しない場合がある。

そこで、制御装置１は、制御部１１に加えて異常検出部１２を備えており、異常検出部１２によって、論理回路５１，５２を構成する複数のスイッチ６１，６２，６３のうち一つのスイッチが故障したことを論理回路５１，５２の異常として検出する。以下、異常検出部１２によって論理回路５１，５２の異常を検出するための制御部１１の動作、および異常検出部１２による論理回路５１，５２の異常検出方法について具体的に説明する。

図４は、実施の形態１にかかる制御部の制御信号が第１のずれ順序である場合における制御線に流れる電流と電流検出部の検出信号との関係を示す図であり、論理回路５１_２が正常である場合の例を示す。図４に示すように、制御部１１_１，１１_２，１１_３から出力される制御信号Ｓ１１_２，Ｓ２１_２，Ｓ３１_２の各々は、スイッチ６１，６２，６３のうち対応するスイッチをオンするタイミングは時刻ｔ１０で同じであるが、対応するスイッチをオフするタイミングが互いに異なる。

ここで、制御線２１，２２，２３の各々と制御対象３_１とが接続されている場合の電流Ｉ１，Ｉ２，Ｉ３の大きさが互いに同じであるとし、この場合の電流Ｉ１，Ｉ２，Ｉ３の電流値を「Ｉａ」と記載する。また、説明の便宜上、制御線２１，２２，２３のうちの１つまたは２つが制御対象３_１と接続されている場合の電流値も「Ｉａ」と記載する。なお、「Ｉａ」は、制御線２１，２２，２３のうち制御対象３_１に接続される制御線の数によって大きさが異なる場合がある。例えば、「Ｉａ」は、制御線２１，２２，２３の１つのみが制御対象３_１と接続されている場合と、制御線２１，２２，２３が全て制御対象３_１と接続されている場合とで、大きさが異なる場合がある。

図４に示すように、時刻ｔ１０～ｔ１１の間において、制御信号Ｓ１１_２，Ｓ２１_２，Ｓ３１_２によってスイッチ６１，６２，６３がオン状態である。そのため、各電流検出部４０_１，４０_２，４０_３に取り付けられた２つの制御線間で電流が平衡になり、電流差分ΔＩ_２１、ΔＩ_３２、およびΔＩ_１３は「０」である。そのため、電流検出部４０_１，４０_２，４０_３から出力される検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３は、大きさが「０」であるアナログ信号である。

図４に示す例では、第１系→第２系→第３系の順、すなわちスイッチ６１，６２，６３の順にオフになる。具体的には、時刻ｔ１１において、第１系のスイッチであるスイッチ６１が制御信号Ｓ１１_２によってオンからオフになる。また、時刻ｔ１２において、第２系のスイッチであるスイッチ６２が制御信号Ｓ２１_２によってオンからオフなる。また、時刻ｔ１３において、第３系のスイッチであるスイッチ６３が制御信号Ｓ３１_２によってオンからオフになる。このように、制御部１１_１，１１_２，１１_３は、第１系→第２系→第３系の順にスイッチがオフになるように、制御信号Ｓ１１_２，Ｓ２１_２，Ｓ３１_２を論理回路５１_２へ出力することができる。

時刻ｔ１１～ｔ１２の期間においては、電流Ｉ２のみが制御対象３_１に流れるため、ΔＩ_２１＝Ｉａ、ΔＩ_３２＝－Ｉａ、およびΔＩ_１３＝０である。すなわち、電流検出部４０_１，４０_２に取り付けられた２つの制御線間で電流が不平衡になり、電流検出部４０_３に取り付けられた２つの制御線間で電流が平衡になる。この場合、電流検出部４０_１の検出信号Ｓｄ１は、大きさが「Ｉａ」であるアナログ信号であり、電流検出部４０_２の検出信号Ｓｄ２は、大きさが「－Ｉａ」であるアナログ信号であり、電流検出部４０_３の検出信号Ｓｄ３は、大きさが「０」であるアナログ信号である。

図５は、実施の形態１にかかる制御部の制御信号が第２のずれ順序である場合における制御線に流れる電流と電流検出部の検出信号との関係を示す図であり、論理回路５１_２が正常である場合の例を示す。図５に示す例では、第２系→第３系→第１系の順、すなわちスイッチ６２，６３，６１の順にオフになる。具体的には、時刻ｔ１１において、スイッチ６２が制御信号Ｓ２１_２によってオンからオフになる。また、時刻ｔ１２において、スイッチ６３が制御信号Ｓ３１_２によってオンからオフなる。また、時刻ｔ１３において、スイッチ６１が制御信号Ｓ１１_２によってオンからオフになる。

この場合、時刻ｔ１１～ｔ１２の期間において、電流Ｉ３のみが制御対象３_１に流れるため、ΔＩ_２１＝０、ΔＩ_３２＝Ｉａ、およびΔＩ_１３＝－Ｉａである。すなわち、電流検出部４０_１に取り付けられた２つの制御線間で電流が平衡になり、各電流検出部４０_２，４０_３に取り付けられた２つの制御線間で電流が不平衡になる。そのため、検出信号Ｓｄ１は、大きさが「０」であるアナログ信号であり、検出信号Ｓｄ２は、大きさが「Ｉａ」であるアナログ信号であり、検出信号Ｓｄ３は、大きさが「－Ｉａ」であるアナログ信号である。

図６は、実施の形態１にかかる制御部の制御信号が第３のずれ順序である場合における制御線に流れる電流と電流検出部の検出信号との関係を示す図であり、論理回路５１_２が正常である場合の例を示す。図６に示す例では、第３系→第１系→第２系の順、すなわちスイッチ６３，６１，６２の順にオフになる。具体的には、時刻ｔ１１において、スイッチ６３が制御信号Ｓ３１_２によってオンからオフになる。また、時刻ｔ１２において、スイッチ６１が制御信号Ｓ１１_２によってオンからオフなる。また、時刻ｔ１３において、スイッチ６２が制御信号Ｓ２１_２によってオンからオフになる。

この場合、時刻ｔ１１～ｔ１２の期間において、電流Ｉ１のみが制御対象３_１に流れるため、ΔＩ_２１＝－Ｉａ、ΔＩ_３２＝０、およびΔＩ_１３＝Ｉａである。すなわち、各電流検出部４０_１，４０_３に取り付けられた２つの制御線間で電流が不平衡になり、電流検出部４０_２に取り付けられた２つの制御線間で電流が平衡になる。そのため、検出信号Ｓｄ１は、大きさが「－Ｉａ」であるアナログ信号であり、検出信号Ｓｄ２は、大きさが「０」であるアナログ信号であり、検出信号Ｓｄ３は、大きさが「Ｉａ」であるアナログ信号である。

このように、制御部１１_１，１１_２，１１_３は、スイッチ６１，６２，６３のうち対応するスイッチをオフするタイミングをずらすことができる。異常検出部１２は、図４、図５、または図６に示す制御信号Ｓ１１_２，Ｓ２１_２，Ｓ３１_２が論理回路５１_２へ出力されている場合、電流検出部４０_１，４０_２，４０_３から出力される検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３が図４、図５、または図６に示す状態であるか否かに基づいて、論理回路５１_２に異常があるか否かを判定することができる。以下、検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３の各々を区別せずに示す場合、検出信号Ｓｄと記載する場合がある。

異常検出部１２は、論理回路５１_２の異常を検出する場合に、検出信号Ｓｄをプラスレベル、ゼロレベル、マイナスレベルの３段階に分類することができる。図７は、実施の形態１にかかる異常検出部の構成例を示す図である。図７に示す異常検出部１２は、アナログデジタル変換器４１と、処理部４２と、判定部４３を備える。アナログデジタル変換器４１は、アナログ信号である検出信号Ｓｄをデジタル信号へ変換する。処理部４２は、アナログデジタル変換器４１によって変換されたデジタル信号に基づいて、検出信号Ｓｄをプラスレベル、ゼロレベル、およびマイナスレベルの３段階に分類する。

例えば、処理部４２は、閾値Ｉｔｈ１以上の電流差分ΔＩを示す検出信号Ｓｄをプラスレベルであると判定し、閾値Ｉｔｈ２以上かつ閾値Ｉｔｈ１未満の電流差分ΔＩを示す検出信号Ｓｄをゼロレベルであると判定する。また、処理部４２は、閾値Ｉｔｈ２未満の電流差分ΔＩを示す検出信号Ｓｄをマイナスレベルであると判定する。判定部４３は、処理部４２によって判定された検出信号Ｓｄのレベル状態に基づいて、論理回路５１，５２に異常があるか否かを検出することができる。なお、Ｉｔｈ１＞０であり、Ｉｔｈ２＜０である。

上述した例では、制御線２１，２２，２３の各々と制御対象３_１とが接続されている場合において、電流Ｉ１，Ｉ２，Ｉ３の大きさが互いに同じである例を説明したが、電流Ｉ１，Ｉ２，Ｉ３は互いに異なる大きさの電流であってもよい。図８は、実施の形態１にかかる制御部の制御信号と制御線に流れる電流と電流検出部の検出信号との関係の他の例を示す図である。

異常検出部１２の処理部４２は、電流検出部４０_１，４０_２，４０_３から出力される検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３に基づいて、検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３を補正する。具体的には、処理部４２は、論理回路５１，５２が正常である場合における時刻ｔ１０～ｔ１１の期間において、Ｓｄ１＝Ｓｄ２＝Ｓｄ３＝０になるように、検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３の補正値ΔＳｄ１，ΔＳｄ２，ΔＳｄ３を決定する。

ここで、制御線２１から制御対象３_１へ流れる電流Ｉ１の大きさが「Ｉｂ」であり、制御線２２，２３から制御対象３_１へ流れる電流Ｉ２，Ｉ３の大きさが「Ｉａ」であるとする。この場合、時刻ｔ１０～ｔ１１の期間において、Ｓｄ１＝Ｉａ－Ｉｂ、Ｓｄ２＝０、およびＳｄ３＝Ｉｂ－Ｉａである。そのため、処理部４２は、この場合、ΔＳｄ１＝Ｉｂ－Ｉａ、ΔＳｄ２＝０、およびΔＳｄ３＝Ｉａ－Ｉｂにする。

そして、処理部４２は、その後の時刻ｔ１０～ｔ１１の期間において、検出信号Ｓｄ１に補正値ΔＳｄ１を加えることで新たな検出信号Ｓｄ１を生成し、検出信号Ｓｄ２に補正値ΔＳｄ２を加えることで新たな検出信号Ｓｄ２を生成し、検出信号Ｓｄ３に補正値ΔＳｄ３を加えることで新たな検出信号Ｓｄ３を生成する。これにより、処理部４２は、時刻ｔ１０～ｔ１１の期間において、各検出信号Ｓｄをプラスレベル、ゼロレベル、マイナスレベルの３段階に精度よく分類することができる。

また、処理部４２は、時刻ｔ１１～ｔ１２の期間において、検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３から電流Ｉ１，Ｉ２，Ｉ３の大きさを演算することができ、かかる演算結果に基づいて、補正値ΔＳｄ１，ΔＳｄ２，ΔＳｄ３を決定することもできる。これによっても、処理部４２は、各検出信号Ｓｄをプラスレベル、ゼロレベル、マイナスレベルの３段階に精度よく分類することができる。なお、補正値ΔＳｄ１，ΔＳｄ２，ΔＳｄ３の決定方法は、上述した例に限定されない。

また、判定部４３は、電流Ｉ１，Ｉ２，Ｉ３の変化のタイミングである時刻ｔ１０において、図８に示すように、検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３に短期間の変化が生じた場合であっても、かかる変化を無視することができる。すなわち、判定部４３は、同一レベルが一定時間Ｔｃ以上継続する検出信号Ｓｄを論理回路５１_２の異常検出のために用い、同一レベルが一定時間Ｔｃ未満である検出信号Ｓｄを論理回路５１_２の異常検出のためには用いない。これにより、判定部４３は、論理回路５１_２の異常検出の精度を向上させることができる。なお、異常検出部１２は、処理部４２において検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３の補正のみを行い、検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３のレベル判定を判定部４３で行う構成であってもよい。

次に、異常検出部１２による論理回路５１_２の異常検出について具体的に説明する。まず、論理回路５１_２のスイッチ６１_１，６１_２，６２_１，６２_２，６３_１，６３_２のうち一つのスイッチがオープン故障である場合について説明する。オープン故障とは、スイッチが短絡状態にならない故障であり、例えば、接点不良などによって生じる。

図９は、実施の形態１にかかる論理回路を構成する複数のスイッチのうち一つのスイッチがオープン故障になった場合における電流検出部の検出信号の状態を示す図である。図９では、第１系→第２系→第３系の順、すなわちスイッチ６１，６２，６３の順にオフになり、かつスイッチ６１_１がオープン故障である場合の例が示されている。スイッチ６１_１がオープン故障である場合、制御信号Ｓ１１_２によってスイッチ６１_１はオンにならないため、制御線２１_１から制御線８０を介して制御対象３_１に電流Ｉ１が流れない。

そのため、図９に示すように、スイッチ６１_１がオープン故障である場合、時刻ｔ１０～ｔ１１の期間において、検出信号Ｓｄ１がプラスレベルであり、検出信号Ｓｄ３がマイナスレベルである。このことは、スイッチ６２_１がオープン故障である場合も同様である。したがって、異常検出部１２の判定部４３は、時刻ｔ１０～ｔ１１の期間において、検出信号Ｓｄ１がプラスレベルであり、検出信号Ｓｄ３がマイナスレベルである場合、スイッチ６１_１，６２_１のうち少なくとも一つがオープン故障であると判定することができる。

判定部４３は、スイッチ６１_１，６２_１の場合と同様に、各スイッチ６２_２，６３_１，６１_２，６３_２がオープン故障であるかを判定することができる。例えば、判定部４３は、時刻ｔ１０～ｔ１１の期間において、検出信号Ｓｄ１がマイナスレベルであり、検出信号Ｓｄ２がプラスレベルである場合に、スイッチ６２_２，６３_１のうち少なくとも一つがオープン故障であると判定することができる。

また、判定部４３は、時刻ｔ１０～ｔ１１の期間において、検出信号Ｓｄ２がマイナスレベルであり、検出信号Ｓｄ３がプラスレベルである場合に、スイッチ６１_２，６３_２のうち少なくとも一つがオープン故障であると判定することができる。なお、異常検出部１２は、スイッチ６１，６２，６３がオフになるタイミングは互いにずれていなくても、スイッチ６１，６２，６３のオープン故障を検出することができる。

次に、論理回路５１_２のスイッチ６１_１，６１_２，６２_１，６２_２，６３_１，６３_２のうち一部のスイッチがショート故障である場合について説明する。ショート故障とは、スイッチが短絡した状態のままになる故障であり、例えば、接点間の溶着などによって生じる。

図１０は、実施の形態１にかかる論理回路を構成する複数のスイッチのうち一つのスイッチがショート故障になった場合における電流検出部の検出信号の状態を示す図であり、スイッチ６１_１がショート故障である場合の例が示されている。スイッチ６１_１がショート故障である場合、制御信号Ｓ１１_２によってスイッチ６１_１はオフにならない。

図１０に示すように、第１系→第２系→第３系の順、すなわちスイッチ６１，６２，６３の順にオフになる場合、時刻ｔ１１～ｔ１２の期間において、検出信号Ｓｄ１がゼロレベルであり、検出信号Ｓｄ３がマイナスレベルである。この場合、異常検出部１２は、時刻ｔ１１～ｔ１２の期間において、検出信号Ｓｄ１がゼロレベルであり、検出信号Ｓｄ３がマイナスレベルである場合に、スイッチ６１_１がショート故障であると判定することができる。

一方で、第２系→第３系→第１系の順、すなわち、スイッチ６２，６３，６１の順にオフになる場合、時刻ｔ１１～ｔ１２の期間において、検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３は、図４の場合と同様の状態である。したがって、異常検出部１２の判定部４３は、時刻ｔ１１～ｔ１２の期間において、第２系→第３系→第１系の順、すなわちスイッチ６３，６１，６２の順にオフになる場合、スイッチ６１_１のショート故障を検出することができない。

このように、異常検出部１２は、スイッチ６１，６２，６３のオフの順番によっては、ショート故障が検出できる場合とできない場合がある。図１１は、実施の形態１にかかるスイッチのオフのタイミングと検出可能なショート故障との関係を示す図である。図１１に示すように、異常検出部１２の判定部４３は、第１系→第２系→第３系の順、すなわちスイッチ６１，６２，６３の順にオフになる場合、スイッチ６１_１，６２_２，６３_２のショート故障を検出することができる。

また、図１１に示すように、異常検出部１２の判定部４３は、第３系→第１系→第２系の順、すなわちスイッチ６３，６１，６２の順にオフになる場合、スイッチ６１_１，６３_１，６１_２のショート故障を検出することができる。また、異常検出部１２の判定部４３は、図１１に示すように、第２系→第３系→第１系の順、すなわちスイッチ６２，６３，６１の順にオフになる場合、スイッチ６２_１，６２_２，６１_２のショート故障を検出することができる。

制御部１１_１，１１_２，１１_３は、スイッチ６１，６２，６３をオフするタイミングをずらす順序を切り替える。例えば、制御部１１_１，１１_２，１１_３は、第１系→第２系→第３系の順にスイッチをオフにする第１スイッチ制御、第２系→第３系→第１系の順にスイッチをオフにする第２スイッチ制御、第３系→第１系→第２系の順にスイッチをオフにする第３スイッチ制御をローテーションで切り替える。例えば、制御部１１_１，１１_２，１１_３は、第１スイッチ制御、第２スイッチ制御、および第３スイッチ制御を順に行う処理を繰り返す。

これにより、異常検出部１２は、スイッチ６１_１，６２_１，６２_２，６３_１，６１_２，６３_２の全てのショート故障を検出することができる。なお、制御部１１_１，１１_２，１１_３は、論理回路５１毎に、スイッチ６１，６２，６３をオフするタイミングをずらす順序を切り替えることで、すべての論理回路５１の異常検出が可能になる。

なお、制御部１１_１，１１_２，１１_３は、スイッチ制御の順序の切り替えは、制御対象３を制御する度に行うことができる。また、制御部１１_１，１１_２，１１_３は、単位時間毎に、スイッチ制御の順序を切り替えることもできる。単位時間は、例えば、１時間、数時間、または１日である。

また、制御部１１は、異常検出部１２から検出結果を取得することができる。制御部１１は、異常検出部１２によって異常があることが検出された論理回路５１に対する制御を停止することができる。また、制御部１１は、異常検出部１２によって異常があることが検出された論理回路５１に接続された制御対象３の動作が停止するように、論理回路５１へ制御信号を出力することもできる。

図１２は、実施の形態１にかかる電流検出部の特性を示す図である。図１２に示すように、電流検出部４０において、電流差分ΔＩが相対的に小さい領域は、電流差分ΔＩの変化に対する検出信号Ｓｄの変化が相対的に大きい高精度領域である。また、電流検出部４０において、電流差分ΔＩが相対的に大きい領域は、電流差分ΔＩの変化に対する検出信号Ｓｄの変化が相対的に小さい低精度領域である。

このように、電流検出部４０は、電流差分ΔＩが相対的に小さい領域が高精度領域である。そのため、異常検出部１２は、時刻ｔ１０～ｔ１１の期間において、電流差分ΔＩが「０」でない場合において、検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３を補正するための補正値ΔＳｄ１，ΔＳｄ２，ΔＳｄ３を精度よく決定することができる。

また、図４などに示す時刻ｔ１１～ｔ１２の期間のような不平衡時には、大きな電流が流れるが、電流検出部４０において電流差分ΔＩの大きさが大きい領域が低精度領域である。かかる低精度領域での検出により検出範囲が大きいため、飽和せず、不平衡の発生有無を精度よく検出することができる。

このように、電流検出部４０は、高精度領域および低精度領域を有しているため、異常検出部１２の処理部４２は、各検出信号Ｓｄをプラスレベル、ゼロレベル、マイナスレベルの３段階に精度よく分類することができる。そのため、異常検出部１２において論理回路５１，５２の異常が誤検出されることを防止することができる。

図１３は、実施の形態１にかかる第１系ユニットのハードウェア構成の一例を示す図である。なお、第２系ユニット１０_２および第３系ユニット１０_３の構成は、第１系ユニット１０_１の構成と同じである。図１３に示すように、第１系ユニット１０_１は、プロセッサ１０１と、メモリ１０２と、入出力回路１０３と、通信回路１０４とを備えるコンピュータを含む。

プロセッサ１０１、メモリ１０２、入出力回路１０３、および通信回路１０４は、バス１０５によって互いにデータの送受信が可能である。プロセッサ１０１は、メモリ１０２に記憶されたプログラムを読み出して実行することによって、制御部１１および異常検出部１２の機能を実行する。プロセッサ１０１は、処理回路の一例であり、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processer）、およびシステムＬＳＩ（Large Scale Integration）のうち一つ以上を含む。

メモリ１０２は、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）、およびＥＥＰＲＯＭ（登録商標）（Electrically Erasable Programmable Read Only Memory）のうち一つ以上を含む。また、メモリ１０２は、コンピュータが読み取り可能なプログラムが記録された記録媒体を含む。かかる記録媒体は、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルメモリ、光ディスク、コンパクトディスク、およびＤＶＤ（Digital Versatile Disc）のうち一つ以上を含む。なお、第１系ユニット１０_１は、ＡＳＩＣ（Application Specific Integrated Circuit）およびＦＰＧＡ（Field Programmable Gate Array）などの集積回路を含んでいてもよい。入出力回路１０３は、例えば、上述したアナログデジタル変換器４１、および入出力ポートなどを含む。また、通信回路１０４は、制御部１１の一部を構成し、論理回路５１，５２に制御信号を出力する。

図１４は、実施の形態１にかかる論理回路のハードウェア構成の一例を示す図である。なお、図１４では、論理回路５１を示しているが、論理回路５２の構成は、論理回路５１の構成と同じである。図１４に示すように、論理回路５１は、スイッチ部５３と、通信回路５４と、スイッチ駆動回路５５とを含む。

スイッチ部５３は、上述したスイッチ６１_１，６１_２，６２_１，６２_２，６３_１，６３_２を含む。通信回路５４は、制御部１１と通信し、制御部１１から送信される制御信号を受信する。スイッチ駆動回路５５は、通信回路５４によって取得された制御信号に基づいて、スイッチ６１_１，６１_２，６２_１，６２_２，６３_１，６３_２のオンとオフを制御する。なお、論理回路５１，５２は、制御部１１から送信される制御信号に基づいてスイッチ６１_１，６１_２，６２_１，６２_２，６３_１，６３_２を制御できる構成であればよく、図１４に示す構成に限定されない。

上述した実施の形態１では、３つの制御線２１，２２，２３と制御対象３，４との間に設けられた多数決論理回路である論理回路５１，５２が３つの制御部１１_１，１１_２，１１_３によって制御される例を説明したが、論理回路５１，５２に接続される制御線の数、制御部１１の数、および論理回路５１，５２の構成は、上述した例に限定されない。例えば、論理回路５１，５２に接続される制御線の数および制御部１１の数は、４以上であってもよい。また、論理回路５１，５２は、４以上の制御線の各々と各制御対象３，４との間に異なる制御部１１によって制御される２つ以上のスイッチが設けられた構成であればよい。このように、制御装置１は、４重化されていてもよい。

以上のように、実施の形態１にかかる制御装置１は、多重化された３つ以上の制御部１１と、３つ以上の制御線２１，２２，２３と、１つ以上の論理回路５１，５２と、３つ以上の電流検出部４０と、異常検出部１２とを備える。制御線２１，２２，２３は、制御電源２から電圧が供給される。論理回路５１，５２は、制御線２１，２２，２３と制御対象３，４の各々との間に各々接続され、３つ以上のスイッチ６１，６２，６３のうち、３つ以上の制御部１１のうち互いに異なる組み合わせの２つの制御部１１によって制御される２つ以上のスイッチを制御線２１，２２，２３毎に有する。３つ以上の電流検出部４０は、３つ以上の制御線２１，２２，２３のうち互いに異なる組み合わせの２つの制御線間の電流差分ΔＩを各々検出する。異常検出部１２は、３つ以上の電流検出部４０によって検出される３つ以上の電流差分ΔＩに基づいて、論理回路５１，５２の異常を検出する。これにより、制御装置１は、論理回路５１，５２の異常を検出することができる。

３つ以上の制御部１１の各々は、制御線２１，２２，２３毎の２つ以上のスイッチのうち対応するスイッチをオフするタイミングが互いにずれている。これにより、論理回路５１，５２を構成するスイッチ６１，６２，６３にオープン故障が発生した場合だけでなく、論理回路５１，５２を構成するスイッチ６１，６２，６３にショート故障が発生した場合であっても、論理回路５１，５２の異常を検出することができる。

また、３つ以上の制御部１１は、対応するスイッチをオフするタイミングをずらす順序を切り替える。これにより、論理回路５１，５２を構成するスイッチ６１，６２，６３のいずれのスイッチにショート故障が発生した場合であっても、論理回路５１，５２の異常を検出することができる。

また、論理回路５１，５２は、複数の制御対象３，４の各々に対応して１つ以上設けられ、３つ以上の電流検出部４０は、３つ以上の制御線２１，２２，２３の中途部であって制御電源２と複数の論理回路５１，５２との間に配置される。そして、異常検出部１２は、３つ以上の電流検出部４０によって検出される３つ以上の電流差分ΔＩに基づいて、論理回路５１，５２の異常を検出する。このように、制御装置１では、電流検出部４０が制御線２１，２２，２３の上流側に設けられるため、論理回路５１，５２毎または配電盤毎に電流検出部を設ける場合に比べ、例えば、制御装置１の小型化および低コスト化を図ることができる。

また、３つ以上の制御線２１，２２，２３の各々中途部であって制御電源２と複数の論理回路５１，５２との間には、抵抗３１，３２，３３のうち対応する抵抗が設けられる。これにより、制御線２１，２２，２３に流れる電流を低減し、また、制御線２１，２２，２３に流れる電流が均等になるように調整することができる。

また、３つ以上の電流検出部４０の各々は、３つ以上の制御線２１，２２，２３のうち対応する２つの制御線に流れる電流が互いに逆向きの状態で対応する２つの制御線に取り付けられ、電流差分ΔＩに応じた大きさの検出信号Ｓｄを出力する。これにより、電流検出部４０は、対応する２つの制御線に流れる電流の大きさが互いに同じである場合には、検出信号Ｓｄが「０」になるため、例えば、異常検出部１２は、検出信号Ｓｄが実質的に「０」でない場合に、論理回路５１，５２に異常があると検出することができる。

また、異常検出部１２は、アナログデジタル変換器４１と、処理部４２と、判定部４３とを備える。アナログデジタル変換器４１は、３つ以上の電流検出部４０から各々出力されるアナログ信号である検出信号Ｓｄをデジタル信号へ変換する。処理部４２は、アナログデジタル変換器４１から出力されるデジタル信号に基づいて、電流差分ΔＩを補正する。判定部４３は、処理部４２の補正結果に基づいて、論理回路５１，５２に異常があるかを判定する。このように、異常検出部１２は、論理回路５１，５２に異常があるかどうかを精度よく判定することができる。

また、異常検出部１２は、３つ以上の制御部１１の各々に対応して設けられる。これにより、３つ以上の制御部１１の各々は、３つ以上の異常検出部１２のうち対応する異常検出部１２による異常の検出結果に基づいて、制御信号を論理回路５１，５２へ出力することができる。そのため、論理回路５１，５２に異常があった場合の処理を迅速に行うことができる。

実施の形態２．
実施の形態２にかかる制御装置の制御部は、論理回路のスイッチをオンするタイミングをずらす点で、論理回路のスイッチをオフするタイミングをずらす実施の形態１にかかる制御装置１の制御部１１と異なる。以下においては、実施の形態１と同様の機能を有する構成要素については同一符号を付して説明を省略し、実施の形態１の制御装置１と異なる点を中心に説明する。

図１５は、本発明の実施の形態２にかかる制御装置の構成例を示す図である。図１５に示すように、実施の形態２にかかる制御装置１Ａは、図１に示す第１系ユニット１０_１、第２系ユニット１０_２、および第３系ユニット１０_３に代えて、第１系ユニット１０Ａ_１、第２系ユニット１０Ａ_２、および第３系ユニット１０Ａ_３を備える点で、実施の形態１にかかる制御装置１と異なる。

第１系ユニット１０Ａ_１は、制御部１１Ａ_１と、異常検出部１２Ａ_１とを備える。第２系ユニット１０Ａ_２は、制御部１１Ａ_２と、異常検出部１２Ａ_２とを備える。第３系ユニット１０Ａ_３は、制御部１１Ａ_３と、異常検出部１２Ａ_３とを備える。制御装置１Ａは、これら３つの制御部１１Ａ_１，１１Ａ_２，１１Ａ_３によって３重化されている。

また、異常検出部１２Ａ_１，１２Ａ_２，１２Ａ_３は、論理回路５１，５２の各々の異常を検出する。以下、制御部１１Ａ_１，１１Ａ_２，１１Ａ_３の各々を区別せずに示す場合、制御部１１Ａと記載する場合があり、異常検出部１２Ａ_１，１２Ａ_２，１２Ａ_３の各々を区別せずに示す場合、異常検出部１２Ａと記載する場合がある。

制御部１１Ａ_１，１１Ａ_２，１１Ａ_３は、スイッチ６１，６２，６３をオンするタイミングをずらす点で、スイッチ６１，６２，６３をオフするタイミングをずらす実施の形態１にかかる制御部１１_１，１１_２，１１_３と異なる。

図１６は、実施の形態２にかかる論理回路のスイッチがオープン故障の場合において制御線に流れる電流と電流検出部の検出信号との関係を示す図である。図１６では、図９と同様に、論理回路５１_２への制御信号Ｓ１１_２，Ｓ２１_２，Ｓ３１_２と、電流Ｉ１，Ｉ２，Ｉ３と、検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３との関係が示される。

図１６に示す例では、制御部１１Ａ_１，１１Ａ_２，１１Ａ_３から出力される制御信号Ｓ１１_２，Ｓ２１_２，Ｓ３１_２によって、第２系→第３系→第１系の順、すなわちスイッチ６２，６３，６１の順にオンになる。具体的には、時刻ｔ２０において、スイッチ６２が制御信号Ｓ２１_２によってオフからオンになる。また、時刻ｔ２１において、スイッチ６３が制御信号Ｓ３１_２によってオフからオンなる。また、時刻ｔ２２において、スイッチ６１が制御信号Ｓ１１_２によってオフからオンになる。

そのため、論理回路５１_２が正常である場合、時刻ｔ２１～ｔ２２において、検出信号Ｓｄ１はプラスレベルになり、検出信号Ｓｄ２はマイナスレベルになり、検出信号Ｓｄ３はゼロレベルになる。また、時刻ｔ２３において、スイッチ６１，６２，６３が制御信号Ｓ１１_２，Ｓ２１_２，Ｓ３１_２によってオンからオフになる。そのため、論理回路５１_２が正常である場合、時刻ｔ２２～ｔ２３の期間において、検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３はゼロレベルになる。

また、論理回路５１_２のスイッチ６１_１がオープン故障になった場合、時刻ｔ２２～ｔ２３の期間において、検出信号Ｓｄ１がプラスレベルになり、検出信号Ｓｄ３がマイナスレベルになる。異常検出部１２Ａは、時刻ｔ２２～ｔ２３の期間において、検出信号Ｓｄ１がプラスレベルであり、検出信号Ｓｄ３がマイナスレベルである場合に、論理回路５１_２のスイッチ６１_１のオープン故障を検出することができる。異常検出部１２Ａは、論理回路５１_２におけるスイッチ６１_１以外のスイッチについても、スイッチ６１_１の場合と同様に、検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３に基づいて、オープン故障を検出することができる。

図１７は、実施の形態２にかかる論理回路のスイッチがショート故障の場合において制御線に流れる電流と電流検出部の検出信号との関係を示す図である。図１７では、図１０と同様に、論理回路５１_２への制御信号Ｓ１１_２，Ｓ２１_２，Ｓ３１_２と、電流Ｉ１，Ｉ２，Ｉ３と、検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３との関係が示される。図１７に示す例では、図１６に示す例と同様に、制御部１１Ａ_１，１１Ａ_２，１１Ａ_３から出力される制御信号Ｓ１１_１，Ｓ２１_１，Ｓ３１_１によって、第２系→第３系→第１系の順、すなわちスイッチ６２，６３，６１の順にオンになる。

論理回路５１_２のスイッチ６１_１がショート故障になった場合、時刻ｔ２０～ｔ２１の期間において、検出信号Ｓｄ１がマイナスレベルになり、時刻ｔ２１～ｔ２２の期間において、検出信号Ｓｄ３がプラスレベルになる。異常検出部１２Ａは、時刻ｔ２０～ｔ２１の期間において、検出信号Ｓｄ１がマイナスレベルであり、時刻ｔ２１～ｔ２２の期間において、検出信号Ｓｄ３がプラスレベルである場合に、論理回路５１_２のスイッチ６１_１のショート故障を検出することができる。異常検出部１２Ａは、論理回路５１_２におけるスイッチ６１_１以外のスイッチについても、スイッチ６１_１の場合と同様に、検出信号Ｓｄ１，Ｓｄ２，Ｓｄ３に基づいて、ショート故障を検出することができる。

制御部１１Ａ_１，１１Ａ_２，１１Ａ_３は、スイッチ６１，６２，６３をオンするタイミングをずらす順序を切り替える。例えば、制御部１１Ａ_１，１１Ａ_２，１１Ａ_３は、第１系→第２系→第３系の順にスイッチをオフからオンにする第１スイッチ制御、第２系→第３系→第１系の順にスイッチをオフからオンにする第２スイッチ制御、第３系→第１系→第２系の順にスイッチをオフからオンにする第３スイッチ制御をローテーションで切り替える。例えば、制御部１１Ａ_１，１１Ａ_２，１１Ａ_３は、第１スイッチ制御、第２スイッチ制御、および第３スイッチ制御を順に行う処理を繰り返す。

なお、制御部１１Ａ_１，１１Ａ_２，１１Ａ_３は、スイッチ６１，６２，６３をオフするタイミングをずらす処理に加え、制御部１１_１，１１_２，１１_３と同様の切り替え処理によって、スイッチ６１，６２，６３をオンするタイミングをずらすこともできる。これにより、スイッチ６１，６２，６３をすべてオンにするタイミングの前と後とで、論理回路５１，５２を構成するスイッチのショート故障を検出する処理を行うことができる。そのため、論理回路５１，５２を構成するスイッチのショート故障を検出する精度をさらに高めることができる。

また、実施の形態２にかかる制御装置１Ａは、実施の形態１にかかる制御装置１と同様に、論理回路５１，５２に接続される制御線の数、制御部１１Ａの数、および論理回路５１，５２の構成は、上述した例に限定されない。例えば、論理回路５１，５２に接続される制御線の数および制御部１１Ａの数は、４以上であってもよい。

実施の形態２にかかる第１系ユニット１０Ａ_１、第２系ユニット１０Ａ_２、および第３系ユニット１０Ａ_３のハードウェア構成例は、実施の形態１にかかる第１系ユニット１０_１、第２系ユニット１０_２、および第３系ユニット１０_３と同じである。例えば、実施の形態２にかかる第１系ユニット１０Ａ_１、第２系ユニット１０Ａ_２、および第３系ユニット１０Ａ_３は、図１３に示すハードウェア構成と同様の構成とすることができる。プロセッサ１０１は、メモリ１０２に記憶されたプログラムを読み出して実行することによって、制御部１１Ａおよび異常検出部１２Ａの機能を実行することができる。

以上のように、実施の形態２にかかる制御装置１Ａにおける３つ以上の制御部１１Ａ_１，１１Ａ_２，１１Ａ_３は、制御線２１，２２，２３毎の２つ以上のスイッチのうち対応するスイッチをオンするタイミングを互いにずらす。これにより、論理回路５１，５２を構成するスイッチ６１，６２，６３のショート故障を検出することができる。

また、３つ以上の制御部１１Ａ_１，１１Ａ_２，１１Ａ_３は、論理回路５１，５２を構成するスイッチ６１，６２，６３をオンするタイミングをずらす順序を切り替える。これにより、制御装置１Ａは、論理回路５１，５２を構成する全てのスイッチ６１，６２，６３のショート故障を検出することができる。

実施の形態３．
実施の形態３にかかる制御装置の異常検出部は、電流検出部の検出信号をデジタル化するアナログデジタル変換器に代えて、電流検出部の検出信号を閾値と比較する比較器を有する点で、実施の形態１にかかる制御装置１の異常検出部１２と異なる。以下においては、実施の形態１と同様の機能を有する構成要素については同一符号を付して説明を省略し、実施の形態１の制御装置１と異なる点を中心に説明する。

図１８は、本発明の実施の形態３にかかる制御装置の構成例を示す図である。図１８に示すように、実施の形態３にかかる制御装置１Ｂは、図１に示す第１系ユニット１０_１、第２系ユニット１０_２、および第３系ユニット１０_３に代えて、第１系ユニット１０Ｂ_１、第２系ユニット１０Ｂ_２、および第３系ユニット１０Ｂ_３を備える点で、実施の形態１にかかる制御装置１と異なる。

第１系ユニット１０Ｂ_１は、制御部１１_１と、異常検出部１２Ｂ_１とを備える。第２系ユニット１０Ｂ_２は、制御部１１_２と、異常検出部１２Ｂ_２とを備える。第３系ユニット１０Ｂ_３は、制御部１１_３と、異常検出部１２Ｂ_３とを備える。異常検出部１２Ｂ_１，１２Ｂ_２，１２Ｂ_３は、論理回路５１，５２の各々の異常を検出する。以下、異常検出部１２Ｂ_１，１２Ｂ_２，１２Ｂ_３の各々を区別せずに示す場合、異常検出部１２Ｂと記載する場合がある。なお、制御装置１Ｂは、制御部１１_１，１１_２，１１_３に代えて、制御部１１Ａ_１，１１Ａ_２，１１Ａ_３を備える構成であってもよい。

図１９は、実施の形態３にかかる異常検出部の構成例を示す図である。図１９に示すように、実施の形態３にかかる異常検出部１２Ｂは、比較器４４，４５と、判定部４３Ｂとを備える。比較器４４は、検出信号Ｓｄを閾値Ｉｔｈ１と比較し、比較した結果を出力する。比較器４５は、検出信号Ｓｄを閾値Ｉｔｈ２と比較し、比較した結果を出力する。なお、比較器４４，４５は、入力ポートに含まれる構成であってもよい。

検出信号Ｓｄが閾値Ｉｔｈ１以上である場合、検出信号Ｓｄは上述したプラスレベルである。検出信号Ｓｄが閾値Ｉｔｈ１未満かつ閾値Ｉｔｈ２以上である場合、検出信号Ｓｄは上述したゼロレベルである。検出信号Ｓｄが閾値Ｉｔｈ２未満である場合、検出信号Ｓｄは上述したマイナスレベルである。判定部４３Ｂは、判定部４３と同様の判定方法を用いて、比較器４４，４５の比較結果に基づいて、論理回路５１，５２が異常であるか否かを検出することができる。

実施の形態３にかかる第１系ユニット１０Ｂ_１、第２系ユニット１０Ｂ_２、および第３系ユニット１０Ｂ_３のハードウェア構成例は、実施の形態１にかかる第１系ユニット１０_１、第２系ユニット１０_２、および第３系ユニット１０_３と同じである。例えば、実施の形態３にかかる第１系ユニット１０Ｂ_１、第２系ユニット１０Ｂ_２、および第３系ユニット１０Ｂ_３は、図１３に示すハードウェア構成と同様の構成とすることができる。プロセッサ１０１は、メモリ１０２に記憶されたプログラムを読み出して実行することによって、制御部１１および異常検出部１２Ｂの機能を実行することができる。

以上のように、実施の形態３にかかる制御装置１Ｂの異常検出部１２Ｂは、比較器４４，４５と、判定部４３Ｂとを備える。比較器４４，４５は、３つ以上の電流検出部４０から各々出力される検出信号Ｓｄと閾値Ｉｔｈ１，Ｉｔｈ２とを比較する。判定部４３Ｂは、比較器４４，４５による比較結果に基づいて、論理回路５１，５２に異常があるかを判定する。これにより、異常検出部１２Ｂは、異常検出部１２のようにアナログデジタル変換器４１を設けなくてもよいため、低コスト化を図ることができる。

実施の形態４．
実施の形態４は、実施の形態１にかかる制御装置１を鉄道の変電所に適用した例を示す。なお、実施の形態１にかかる制御装置１に代えて、実施の形態２にかかる制御装置１Ａまたは実施の形態３にかかる制御装置１Ｂを鉄道の変電所に適用することもできる。

図２０は、本発明の実施の形態４にかかる鉄道の変電所に配置される制御装置と変電設備との関係の一例を示す図である。図２０に示すように、鉄道の変電所１００には、上述した制御対象３として、複数の変電設備３Ａ_１，３Ａ_２，３Ａ_３，３Ａ_４，３Ａ_５，・・・，３Ａ_ｎが設けられており、かかる変電設備３Ａ_１，３Ａ_２，３Ａ_３，３Ａ_４，３Ａ_５，・・・，３Ａ_ｎが制御装置１によって制御される。

変電設備３Ａ_１，３Ａ_２，３Ａ_３，３Ａ_４，３Ａ_５，・・・，３Ａ_ｎは、例えば、遮断器または断路器である。例えば、変電設備３Ａ_１が上述した制御対象３１_１であり且つ遮断器である場合、変電設備３Ａ_１には、図２に示す制御線８０，８１，８９が接続される。そして、変電設備３Ａ_１は、制御線８０が制御線２０に接続され、制御線８９が制御線２４に接続された場合に、電力会社の送電網と変電設備３Ａ_２の間の電路を接続状態にする。また、変電設備３Ａ_１は、制御線８１が制御線２０に接続され、制御線８９が制御線２４に接続された場合に、電力会社の送電網と変電設備３Ａ_２の間の電路を遮断状態にする。

なお、図２０に示す変電所１００では、制御装置１が用いられているが、変電所１００は、制御装置１に代えて、制御装置１Ａまたは制御装置１Ｂが用いられる構成であってもよい。また、制御装置１，１Ａ，１Ｂは、鉄道の変電所に代えて、発電プラント、または工場などのその他の施設などに設けられてもよい。

以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１，１Ａ，１Ｂ 制御装置、２ 制御電源、３，３_１，３_２，・・・，３_ｍ，４，４_１，・・・，４_ｍ 制御対象、３Ａ_１，３Ａ_２，３Ａ_３，３Ａ_４，３Ａ_５，・・・，３Ａ_ｎ 変電設備、１０_１，１０Ａ_１，１０Ｂ_１ 第１系ユニット、１０_２，１０Ａ_２，１０Ｂ_２ 第２系ユニット、１０_３，１０Ａ_３，１０Ｂ_３ 第３系ユニット、１１，１１_１，１１_２，１１_３，１１Ａ，１１Ａ_１，１１Ａ_２，１１Ａ_３ 制御部、１２，１２_１，１２_２，１２_３，１２Ａ，１２Ａ_１，１２Ａ_２，１２Ａ_３，１２Ｂ，１２Ｂ_１，１２Ｂ_２，１２Ｂ_３ 異常検出部、２０，２１，２１_１，２１_２，２２，２２_１，２２_２，２３，２３_１，２３_２，２４，２４_１，２４_２，８０，８１，８９ 制御線、３０_１，３０_２ スイッチ群、３１，３２，３３ 抵抗、４０，４０_１，４０_２，４０_３ 電流検出部、４１ アナログデジタル変換器、４２ 処理部、４３，４３Ｂ 判定部、４４，４５ 比較器、５１，５１_１，５１_２，５１_３，５１_４，５１_５，・・・，５１_ｎ，５２，５２_１，５２_２，・・・，５２_ｎ－１，５２_ｎ 論理回路、５３ スイッチ部、５４ 通信回路、５５ スイッチ駆動回路、６１，６１_１，６１_２，６２，６２_１，６２_２，６３，６３_１，６３_２ スイッチ、７０_１，７０_２，７０_３，７１_１，７１_２，７１_３，７２_１，７２_２，７２_３ 接続線、１００ 変電所、Ｉ１，Ｉ２，Ｉ３ 電流、Ｓ１１_１～Ｓ１１_ｎ，Ｓ２１_１～Ｓ２１_ｎ，Ｓ３１_１～Ｓ３１_ｎ，Ｓ１２_１～Ｓ１２_ｎ，Ｓ２２_１～Ｓ２２_ｎ，Ｓ３２_１～Ｓ３２_ｎ 制御信号、Ｓｄ，Ｓｄ１，Ｓｄ２，Ｓｄ３ 検出信号、ΔＩ，ΔＩ_２１，ΔＩ_３２，ΔＩ_１３ 電流差分、ΔＳｄ１，ΔＳｄ２，ΔＳｄ３ 補正値。

Claims (7)

1. 多重化された３つ以上の制御部と、
   制御電源から電圧が供給される３つ以上の制御線と、
   前記３つ以上の制御線と制御対象との間に各々接続され、前記３つ以上の制御部のうち互いに異なる組み合わせの２つ以上の制御部によって制御される２つ以上のスイッチを前記制御線毎に有する論理回路と、
   前記３つ以上の制御線のうち互いに異なる組み合わせの２つの制御線間の電流差分を各々検出する３つ以上の電流検出部と、
   前記３つ以上の電流検出部によって検出される３つ以上の前記電流差分に基づいて、前記論理回路の異常を検出する異常検出部と、を備え、
   前記３つ以上の制御部の各々は、
   前記制御線毎の前記２つ以上のスイッチのうち対応するスイッチをオフするタイミングおよびオンするタイミングの少なくとも一方のタイミングを前記３つ以上の制御部間で互いにずらし、且つ前記少なくとも一方のタイミングをずらす順序を切り替える
   ことを特徴とする制御装置。
2. 前記論理回路は、複数の前記制御対象の各々に対応して１つ以上設けられ、
   前記３つ以上の電流検出部は、前記３つ以上の制御線の中途部であって前記制御電源と複数の前記論理回路との間に配置され、
   前記異常検出部は、
   前記３つ以上の電流検出部によって検出される電流に基づいて、複数の前記論理回路の異常を検出する
   ことを特徴とする請求項１に記載の制御装置。
3. 前記３つ以上の制御線の各々の中途部であって前記制御電源と複数の前記論理回路との間には、抵抗が設けられる
   ことを特徴とする請求項１または２に記載の制御装置。
4. 前記３つ以上の電流検出部の各々は、
   前記２つの制御線に流れる電流が互いに逆向きの状態で前記２つの制御線に取り付けられ、前記電流差分に応じた大きさの検出信号を出力する
   ことを特徴とする請求項１から３のいずれか一つに記載の制御装置。
5. 前記異常検出部は、
   前記３つ以上の電流検出部から各々出力される検出信号をデジタル信号へ変換するアナログデジタル変換器と、
   前記アナログデジタル変換器から出力される前記デジタル信号に基づいて、前記電流差分を補正する処理部と、
   前記処理部による補正結果に基づいて、前記論理回路に異常があるかを判定する判定部と、を備える
   ことを特徴とする請求項１から４のいずれか一つに記載の制御装置。
6. 前記異常検出部は、
   前記３つ以上の電流検出部から各々出力される検出信号の大きさと閾値とを比較する比較器と、
   前記比較器による比較結果に基づいて、前記論理回路に異常があるかを判定する判定部と、を備える
   ことを特徴とする請求項１から４のいずれか一つに記載の制御装置。
7. 前記異常検出部は、
   前記３つ以上の制御部の各々に対応して設けられる
   ことを特徴とする請求項１から６のいずれか一つに記載の制御装置。

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