JP7038648B2 - Control device - Google Patents
Control device Download PDFInfo
- Publication number
- JP7038648B2 JP7038648B2 JP2018234598A JP2018234598A JP7038648B2 JP 7038648 B2 JP7038648 B2 JP 7038648B2 JP 2018234598 A JP2018234598 A JP 2018234598A JP 2018234598 A JP2018234598 A JP 2018234598A JP 7038648 B2 JP7038648 B2 JP 7038648B2
- Authority
- JP
- Japan
- Prior art keywords
- control
- unit
- current
- switch
- abnormality
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Safety Devices In Control Systems (AREA)
Description
本発明は、制御線と制御対象との間に論理回路を有する制御装置に関する。 The present invention relates to a control device having a logic circuit between a control line and a controlled object.
従来、発電プラントまたは変電所などの施設に設けられる設備を制御する制御装置は、一部に故障が発生しても出力を誤らずに制御を継続する必要があることから、かかる制御装置には、3重化以上の多重化アーキテクチャが用いられることがある。 Conventionally, a control device for controlling equipment installed in a facility such as a power plant or a substation needs to continue control without erroneous output even if a partial failure occurs. Multiplex architectures of triple or higher may be used.
例えば、特許文献1には、3系統の各々からの出力信号を受け取り、受け取った3つの出力信号の多数決を取る論理回路を有し、かかる論理回路によって選択した出力信号をシステム出力信号として制御対象へ出力する制御装置が開示されている。かかる制御装置では、各系統の出力部に主出力回路と副出力回路を設け、3つの出力信号線の各々を異なる出力部内の主出力回路と副出力回路により制御する。これにより、出力部に2重故障が発生した場合でも、正常出力が多数となる出力信号を論理回路に供給することができる。
For example,
上記特許文献1に記載の制御装置では、出力部に2重故障が発生した場合でも正常出力が多数となる出力信号を論理回路に供給することができるが、論理回路に異常が発生した場合、正常な出力信号を制御対象へ出力できない場合がある。
In the control device described in
本発明は、上記に鑑みてなされたものであって、論理回路の異常を検出することができる制御装置を得ることを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to obtain a control device capable of detecting an abnormality in a logic circuit.
上述した課題を解決し、目的を達成するために、本発明の制御装置は、多重化された3つ以上の制御部と、制御電源から電圧が供給される3つ以上の制御線と、論理回路と、3つ以上の電流検出部と、異常検出部とを備える。論理回路は、3つ以上の制御線と制御対象との間に各々接続され、3つ以上の制御部のうち互いに異なる組み合わせの2つ以上の制御部によって制御される2つ以上のスイッチを制御線毎に有する。3つ以上の電流検出部は、3つ以上の制御線のうち互いに異なる組み合わせの2つの制御線間の電流差分を各々検出する。異常検出部は、3つ以上の電流検出部によって検出される3つ以上の電流差分に基づいて、論理回路の異常を検出する。3つ以上の制御部の各々は、制御線毎の2つ以上のスイッチのうち対応するスイッチをオフするタイミングおよびオンするタイミングの少なくとも一方のタイミングを3つ以上の制御部間で互いにずらし、且つ少なくとも一方のタイミングをずらす順序を切り替える。 In order to solve the above-mentioned problems and achieve the object, the control device of the present invention has three or more multiplexed control units, three or more control lines to which a voltage is supplied from a control power supply, and logic. It includes a circuit, three or more current detection units, and an abnormality detection unit. A logic circuit is connected between three or more control lines and a controlled object, and controls two or more switches controlled by two or more control units having different combinations of the three or more control units. Have for each line. The three or more current detection units each detect the current difference between two control lines having different combinations of the three or more control lines. The abnormality detection unit detects an abnormality in a logic circuit based on three or more current differences detected by the three or more current detection units. Each of the three or more control units shifts at least one of the timing of turning off the corresponding switch and the timing of turning on the corresponding switch among the two or more switches for each control line between the three or more control units. Switch the order of shifting at least one timing.
本発明によれば、論理回路の異常を検出することができる、という効果を奏する。 According to the present invention, there is an effect that an abnormality in a logic circuit can be detected.
以下に、本発明の実施の形態にかかる制御装置を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。 Hereinafter, the control device according to the embodiment of the present invention will be described in detail with reference to the drawings. The present invention is not limited to this embodiment.
実施の形態1.
図1は、本発明の実施の形態1にかかる制御装置の構成の一例を示す図である。図1に示すように、制御装置1は、制御電源2と制御対象31,32,・・・,3m,41,・・・,4mとの間に設けられ、制御対象31,32,・・・,3m,41,・・・,4mを制御する。
FIG. 1 is a diagram showing an example of the configuration of the control device according to the first embodiment of the present invention. As shown in FIG. 1, the
制御電源2は、例えば、交流電圧を出力する交流電源または直流電圧を出力する直流電源である。また、制御対象31,32,・・・,3m,41,・・・,4mは、例えば、変電所、発電プラント、または工場などの施設に設けられる設備または機器である。なお、mは例えば3以上の整数である。以下において、制御対象31,32,・・・,3mの各々を区別せずに示す場合、制御対象3と記載し、制御対象41,・・・,4mの各々を区別せずに示す場合、制御対象4と記載する場合がある。
The
制御装置1は、第1系ユニット101と、第2系ユニット102と、第3系ユニット103と、制御線20,24と、スイッチ群301,302と、抵抗31,32,33と、電流検出部401,402,403と、論理回路511,512,513,514,515,・・・,51n,521,522,・・・,52n-1,52nとを備える。なお、nは例えば6以上の整数である。論理回路511,512,513,514,515,・・・,51nと論理回路521,522,・・・,52n-1,52nとは、互いに別の配電盤に配置される。
The
第1系ユニット101、第2系ユニット102、および第3系ユニット103は、例えば、PLC(Programmable Logic Controller)などによって各々構成される。第1系ユニット101は、制御部111と、異常検出部121とを備える。同様に、第2系ユニット102は、制御部112と、異常検出部122とを備える。第3系ユニット103は、制御部113と、異常検出部123とを備える。
The
制御装置1は、これら3つの制御部111,112,113によって3重化されている。制御部111は、第1系の制御部であり、制御部112は、第2系の制御部であり、制御部113は、第3系の制御部である。また、異常検出部121,122,123は、論理回路511,512,513,514,515,・・・,51n,521,522,・・・,52n-1,52nの各々の異常を検出する。以下、制御部111,112,113の各々を区別せずに示す場合、制御部11と記載する場合があり、異常検出部121,122,123の各々を区別せずに示す場合、異常検出部12と記載する場合がある。
The
制御線20,24は、制御電源2に接続され、制御電源2から供給される電圧が印加される。例えば、制御線20は、制御電源2の正極に接続され、制御線24は、制御電源2の負極に接続される。制御線20は、制御線21,22,23に分岐される。また、制御線21は、制御線211,212に分岐され、制御線22は、制御線221,222に分岐され、制御線23は、制御線231,232に分岐される。制御線24は、制御線241,242に分岐される。
The
スイッチ群301は、制御線21,22,23,24と制御線211,221,231,241との間に接続され、制御線21,22,23,24と制御線211,221,231,241との間の接続および切断を行う。スイッチ群302は、制御線21,22,23,24と制御線212,222,232,242との間に接続され、制御線21,22,23,24と制御線212,222,232,242との間の接続および切断を行う。スイッチ群301,302は、例えば、制御部111,112,113または外部装置によって制御される。
The switch group 30 1 is connected between the
抵抗31は、制御線21の中途部に配置され、抵抗32は、制御線22の中途部に配置され、抵抗33は、制御線23の中途部に配置される。抵抗31,32,33の抵抗値は、例えば、制御線21,22,23の各々から各制御対象3,4に流れる電流が均等になるように設定される。
The
電流検出部401,402,403は、制御線21,22,23のうち互いに異なる組み合わせの2つの制御線間の電流差分を各々検出する。かかる電流検出部401,402,403は、例えば、非接触センサである。
The
具体的には、電流検出部401は、制御線22の電流I2と制御線21の電流I1との差分である電流差分ΔI21を検出する。電流検出部402は、制御線23の電流I3と制御線22の電流I2との差分である電流差分ΔI32を検出する。電流検出部403は、制御線21の電流I1と制御線23の電流I3との差分である電流差分ΔI13を検出する。なお、ΔI21=I2-I1であり、ΔI32=I3-I2であり、ΔI13=I1-I3である。
Specifically, the current detection unit 40 1 detects the current difference ΔI 21 which is the difference between the current I2 of the
電流検出部401,402,403の各々は、例えば、貫通型のCT(Current Transformer)を含む。電流検出部401のCTには、制御線21が制御電源2から制御対象3へ向かう方向と逆方向になる状態で取り付けられ、制御線22が制御電源2から制御対象3へ向かう方向になる状態で取り付けられる。これにより、電流検出部401は、電流差分ΔI21に応じた大きさの検出信号Sd1を出力することができる。
Each of the
電流検出部402のCTには、制御線22が制御電源2から制御対象3へ向かう方向と逆方向になる状態で取り付けられ、制御線23が制御電源2から制御対象3へ向かう方向になる状態で取り付けられる。これにより、電流検出部402は、電流差分ΔI32に応じた大きさの検出信号Sd2を出力することができる。
The
電流検出部403のCTには、制御線23が制御電源2から制御対象3へ向かう方向と逆方向になる状態で取り付けられ、制御線21が制御電源2から制御対象3へ向かう方向になる状態で取り付けられる。これにより、電流検出部403は、電流差分ΔI13に応じた大きさの検出信号Sd3を出力することができる。
The
上述したように、電流検出部401,402,403は、制御線21,22,23のうち互いに異なる組み合わせの2つの制御線をCTに取り付けることによって、電流差分ΔI21,ΔI32,ΔI13を検出するが、かかる例に限定されない。例えば、電流検出部401,402,403の各々は、制御線21,22,23のうち2つの制御線の各々に取り付けられるCTと、これらのCTの出力の差分を演算して電流差分ΔI21,ΔI32,ΔI13を検出する演算部とを有する構成であってもよい。
As described above, the
以下、電流検出部401,402,403の各々を区別せずに示す場合、電流検出部40と記載する場合がある。また、電流差分ΔI21,ΔI32,ΔI13の各々を区別せずに示す場合、電流差分ΔIと記載する場合がある。
Hereinafter, when each of the
論理回路511,512,513,514,515,・・・,51n,521,522,・・・,52n-1,52nは、第1系、第2系、および第3系のうち少なくとも2つの系が正常であれば正常な出力を行うことができる多数決論理回路であり、互いに同じ構成を有している。
論理回路511,512,513,514,515,・・・,51nの各々は、制御線211,221,231,241の少なくとも一つと、制御対象31,32,・・・,3mのうち対応する制御対象3との間に接続される。例えば、論理回路511は、制御線241と制御対象31との間に接続される。論理回路512,513は、制御線211,221,231と制御対象31との間に接続される。
Each of the
また、論理回路514は、制御線241と制御対象32との間に接続される。論理回路515は、制御線211,221,231と制御対象32との間に接続される。以下、論理回路511,512,513,514,515,・・・,51nの各々を区別せずに示す場合、論理回路51と記載する場合がある。
Further, the logic circuit 541 is connected between the
論理回路521,522,・・・,52n-1,52nは、制御線212,222,232,242の少なくとも一つと、制御対象41,・・・,4mのうち対応する制御対象4との間に接続される。例えば、論理回路521は、制御線242と制御対象41との間に接続される。論理回路522は、制御線212,222,232と制御対象41との間に接続される。
The logic circuits 52 1 , 52 2 , ..., 52 n-1 , 52 n include at least one of the control lines 211 , 222, 232 , 242 and the
また、論理回路52n-1は、制御線242と制御対象4mとの間に接続される。論理回路52nは、制御線212,222,232と制御対象4mとの間に接続される。以下、論理回路521,522,・・・,52n-1,52nの各々を区別せずに示す場合、論理回路52と記載する場合がある。
Further, the logic circuit 52 n-1 is connected between the
制御部111,112,113は、論理回路511,512,513,514,515,・・・,51nへ、制御信号S111~S11n,S211~S21n,S311~S31nを出力することで、制御対象31,32,・・・,3mを制御する。また、制御部111,112,113は、論理回路521,522,・・・,52n-1,52nへ、制御信号S121~S12n,S221~S22n,S321~S32nを出力することで、制御対象41,・・・,4mを制御する。
The
例えば、制御部111,112,113は、制御信号S111,S211,S311を論理回路511へ出力し、制御信号S112,S212,S312を論理回路512へ出力し、制御信号S113,S213,S313を論理回路513へ出力することで、制御対象31を制御する。制御部111,112,113は、制御信号S114,S214,S314を論理回路514へ出力し、制御信号S115,S215,S315を論理回路515へ出力することで、制御対象32を制御する。
For example, the control units 11 1 , 112, and 113 output the control signals S11 1, S21 1, and S31 1 to the logic circuit 51 1 , and output the control signals S11 2 , S21 2 , and S31 2 to the logic circuit 512 . Then, the control target 3 1 is controlled by outputting the control signals S11 3 , S21 3 , and S31 3 to the
また、制御部111,112,113は、制御信号S121,S221,S321を論理回路521へ出力し、制御信号S122,S222,S322を論理回路522へ出力することで、制御対象41を制御する。制御部111,112,113は、制御信号S12n-1,S22n-1,S32n-1を論理回路52n-1へ出力し、制御信号S12n,S22n,S32nを論理回路52nへ出力することで、制御対象4mを制御する。
Further, the control units 11 1 , 112, and 113 output the control signals S12 1, S22 1, and S32 1 to the logic circuit 52 1 , and output the control signals S12 2 , S22 2 , and S32 2 to the logic circuit 52 2 . By doing so, the control target 41 is controlled. The
図2は、実施の形態1にかかる制御装置の論理回路の構成を示す図であり、論理回路511,512,513の構成を示す。図2に示すように、論理回路511は、制御線241と制御線89との間に接続される。論理回路512は、制御線211,221,231と制御線80との間に接続される。論理回路513は、制御線211,221,231と制御線81との間に接続される。制御線80,81,89は、制御対象31に接続されており、論理回路511,512,513から制御線80,81,89への出力によって制御対象31が制御される。上述したように、論理回路511,512,513は、互いに同じ構成を有しており、以下、論理回路512の構成および動作について具体的に説明する。
FIG. 2 is a diagram showing a configuration of a logic circuit of the control device according to the first embodiment, and shows the configuration of the
図2に示すように、論理回路512は、スイッチ611,612,621,622,631,632と、接続線701,702,703,711,712,713,721,722,723とを備える。スイッチ611,621は、制御線211と制御対象31との間に接続され、スイッチ622,631は、制御線221と制御対象31との間に接続され、スイッチ612,632は、制御線231と制御対象31との間に接続される。
As shown in FIG. 2 , the
具体的には、制御線211と制御対象31との間には、接続線701、スイッチ611、接続線711、スイッチ621、および接続線721が直列に接続される。制御線221と制御対象31との間には、接続線702、スイッチ622、接続線712、スイッチ631、および接続線722が直列に接続される。制御線231と制御対象31との間には、接続線703、スイッチ612、接続線713、スイッチ632、および接続線723が直列に接続される。
Specifically, a connection line 70 1 , a switch 61 1 , a connection line 71 1 , a switch 62 1 , and a connection line 72 1 are connected in series between the
図3は、実施の形態1にかかる論理回路と制御部との関係を示す図である。図3に示すように、スイッチ611,612は、制御部111から出力される制御信号S112によってオンとオフが制御され、スイッチ621,622は、制御部112から出力される制御信号S212によってオンとオフが制御される。また、スイッチ631,632は、制御部113から出力される制御信号S312によってオンとオフが制御される。
FIG. 3 is a diagram showing the relationship between the logic circuit and the control unit according to the first embodiment. As shown in FIG. 3, the
スイッチ611,612,621,622,631,632は、例えば、ラッチングリレーなどの電磁リレーであるが、半導体リレーなどであってもよい。以下、スイッチ611,612の各々を区別せずに示す場合、スイッチ61と記載し、スイッチ621,622の各々を区別せずに示す場合、スイッチ62と記載し、スイッチ631,632の各々を区別せずに示す場合、スイッチ63と記載する場合がある。 The switches 61 1 , 61 2 , 62 1 , 62 2 , 63 1 , 63 2 are, for example, electromagnetic relays such as latching relays, but may also be semiconductor relays. Hereinafter, when each of the switches 61 1 and 62 2 is shown without distinction, it is described as a switch 61, and when each of the switches 62 1 and 62 2 is shown without distinction, it is described as a switch 62 and the switch 63 1 and When each of 63 2 is shown without distinction, it may be described as switch 63.
論理回路51,52は、複数のスイッチ61,62,63のうち一つのスイッチが故障しても正常に動作するため、不具合が顕在化しない。しかし、例えば、論理回路51,52において、一つのスイッチが故障した後、かかる一つのスイッチとは異なる制御系で制御されるスイッチに故障が発生すると、論理回路51,52は正常に動作しない場合がある。
Since the
そこで、制御装置1は、制御部11に加えて異常検出部12を備えており、異常検出部12によって、論理回路51,52を構成する複数のスイッチ61,62,63のうち一つのスイッチが故障したことを論理回路51,52の異常として検出する。以下、異常検出部12によって論理回路51,52の異常を検出するための制御部11の動作、および異常検出部12による論理回路51,52の異常検出方法について具体的に説明する。
Therefore, the
図4は、実施の形態1にかかる制御部の制御信号が第1のずれ順序である場合における制御線に流れる電流と電流検出部の検出信号との関係を示す図であり、論理回路512が正常である場合の例を示す。図4に示すように、制御部111,112,113から出力される制御信号S112,S212,S312の各々は、スイッチ61,62,63のうち対応するスイッチをオンするタイミングは時刻t10で同じであるが、対応するスイッチをオフするタイミングが互いに異なる。 FIG. 4 is a diagram showing the relationship between the current flowing through the control line and the detection signal of the current detection unit when the control signal of the control unit according to the first embodiment has the first deviation order, and is a diagram showing the relationship between the detection signal and the detection signal of the current detection unit. Here is an example when is normal. As shown in FIG. 4, each of the control signals S11 2 , S21 2 , and S312 output from the control units 11 1 , 112, and 113 each has a timing to turn on the corresponding switch among the switches 61, 62, and 63. Is the same at time t10, but the timing at which the corresponding switches are turned off is different from each other.
ここで、制御線21,22,23の各々と制御対象31とが接続されている場合の電流I1,I2,I3の大きさが互いに同じであるとし、この場合の電流I1,I2,I3の電流値を「Ia」と記載する。また、説明の便宜上、制御線21,22,23のうちの1つまたは2つが制御対象31と接続されている場合の電流値も「Ia」と記載する。なお、「Ia」は、制御線21,22,23のうち制御対象31に接続される制御線の数によって大きさが異なる場合がある。例えば、「Ia」は、制御線21,22,23の1つのみが制御対象31と接続されている場合と、制御線21,22,23が全て制御対象31と接続されている場合とで、大きさが異なる場合がある。
Here, it is assumed that the magnitudes of the currents I1, I2, and I3 when each of the
図4に示すように、時刻t10~t11の間において、制御信号S112,S212,S312によってスイッチ61,62,63がオン状態である。そのため、各電流検出部401,402,403に取り付けられた2つの制御線間で電流が平衡になり、電流差分ΔI21、ΔI32、およびΔI13は「0」である。そのため、電流検出部401,402,403から出力される検出信号Sd1,Sd2,Sd3は、大きさが「0」であるアナログ信号である。
As shown in FIG . 4, between the times t10 and t11, the switches 61, 62, and 63 are turned on by the control signals S112 , S221, and S312. Therefore, the currents are in equilibrium between the two control lines attached to the current detection units 40 1 , 40 2 , and 403, and the current differences ΔI 21 , ΔI 32 , and ΔI 13 are “0”. Therefore, the detection signals Sd1, Sd2, and Sd3 output from the
図4に示す例では、第1系→第2系→第3系の順、すなわちスイッチ61,62,63の順にオフになる。具体的には、時刻t11において、第1系のスイッチであるスイッチ61が制御信号S112によってオンからオフになる。また、時刻t12において、第2系のスイッチであるスイッチ62が制御信号S212によってオンからオフなる。また、時刻t13において、第3系のスイッチであるスイッチ63が制御信号S312によってオンからオフになる。このように、制御部111,112,113は、第1系→第2系→第3系の順にスイッチがオフになるように、制御信号S112,S212,S312を論理回路512へ出力することができる。
In the example shown in FIG. 4, the switches are turned off in the order of the first system → the second system → the third system, that is, the switches 61, 62, 63. Specifically, at time t11, the switch 61, which is a switch of the first system, is turned from on to off by the control signal S112. Further, at time t12, the switch 62, which is a switch of the second system, is turned from on to off by the control signal S221. Further, at time t13, the switch 63, which is a switch of the third system, is turned from on to off by the control signal S312. In this way, the
時刻t11~t12の期間においては、電流I2のみが制御対象31に流れるため、ΔI21=Ia、ΔI32=-Ia、およびΔI13=0である。すなわち、電流検出部401,402に取り付けられた2つの制御線間で電流が不平衡になり、電流検出部403に取り付けられた2つの制御線間で電流が平衡になる。この場合、電流検出部401の検出信号Sd1は、大きさが「Ia」であるアナログ信号であり、電流検出部402の検出信号Sd2は、大きさが「-Ia」であるアナログ信号であり、電流検出部403の検出信号Sd3は、大きさが「0」であるアナログ信号である。
During the period from time t11 to t12, since only the current I2 flows through the
図5は、実施の形態1にかかる制御部の制御信号が第2のずれ順序である場合における制御線に流れる電流と電流検出部の検出信号との関係を示す図であり、論理回路512が正常である場合の例を示す。図5に示す例では、第2系→第3系→第1系の順、すなわちスイッチ62,63,61の順にオフになる。具体的には、時刻t11において、スイッチ62が制御信号S212によってオンからオフになる。また、時刻t12において、スイッチ63が制御信号S312によってオンからオフなる。また、時刻t13において、スイッチ61が制御信号S112によってオンからオフになる。 FIG. 5 is a diagram showing the relationship between the current flowing through the control line and the detection signal of the current detection unit when the control signal of the control unit according to the first embodiment has the second deviation order, and is a diagram showing the relationship between the detection signal and the detection signal of the current detection unit. Here is an example when is normal. In the example shown in FIG. 5, the switches are turned off in the order of the second system → the third system → the first system, that is, the switches 62, 63, 61. Specifically, at time t11, the switch 62 is turned from on to off by the control signal S221 . Further, at time t12, the switch 63 is turned on and off by the control signal S312. Further, at time t13, the switch 61 is turned from on to off by the control signal S112.
この場合、時刻t11~t12の期間において、電流I3のみが制御対象31に流れるため、ΔI21=0、ΔI32=Ia、およびΔI13=-Iaである。すなわち、電流検出部401に取り付けられた2つの制御線間で電流が平衡になり、各電流検出部402,403に取り付けられた2つの制御線間で電流が不平衡になる。そのため、検出信号Sd1は、大きさが「0」であるアナログ信号であり、検出信号Sd2は、大きさが「Ia」であるアナログ信号であり、検出信号Sd3は、大きさが「-Ia」であるアナログ信号である。
In this case, since only the current I3 flows through the
図6は、実施の形態1にかかる制御部の制御信号が第3のずれ順序である場合における制御線に流れる電流と電流検出部の検出信号との関係を示す図であり、論理回路512が正常である場合の例を示す。図6に示す例では、第3系→第1系→第2系の順、すなわちスイッチ63,61,62の順にオフになる。具体的には、時刻t11において、スイッチ63が制御信号S312によってオンからオフになる。また、時刻t12において、スイッチ61が制御信号S112によってオンからオフなる。また、時刻t13において、スイッチ62が制御信号S212によってオンからオフになる。 FIG. 6 is a diagram showing the relationship between the current flowing through the control line and the detection signal of the current detection unit when the control signal of the control unit according to the first embodiment has the third deviation order, and is a diagram showing the relationship between the detection signal and the detection signal of the current detection unit. Here is an example when is normal. In the example shown in FIG. 6, the switches are turned off in the order of the third system → the first system → the second system, that is, the switches 63, 61, 62. Specifically, at time t11, the switch 63 is turned from on to off by the control signal S312 . Further, at time t12, the switch 61 is turned on and off by the control signal S112 . Further, at time t13, the switch 62 is turned from on to off by the control signal S221.
この場合、時刻t11~t12の期間において、電流I1のみが制御対象31に流れるため、ΔI21=-Ia、ΔI32=0、およびΔI13=Iaである。すなわち、各電流検出部401,403に取り付けられた2つの制御線間で電流が不平衡になり、電流検出部402に取り付けられた2つの制御線間で電流が平衡になる。そのため、検出信号Sd1は、大きさが「-Ia」であるアナログ信号であり、検出信号Sd2は、大きさが「0」であるアナログ信号であり、検出信号Sd3は、大きさが「Ia」であるアナログ信号である。
In this case, since only the current I1 flows through the
このように、制御部111,112,113は、スイッチ61,62,63のうち対応するスイッチをオフするタイミングをずらすことができる。異常検出部12は、図4、図5、または図6に示す制御信号S112,S212,S312が論理回路512へ出力されている場合、電流検出部401,402,403から出力される検出信号Sd1,Sd2,Sd3が図4、図5、または図6に示す状態であるか否かに基づいて、論理回路512に異常があるか否かを判定することができる。以下、検出信号Sd1,Sd2,Sd3の各々を区別せずに示す場合、検出信号Sdと記載する場合がある。
In this way, the
異常検出部12は、論理回路512の異常を検出する場合に、検出信号Sdをプラスレベル、ゼロレベル、マイナスレベルの3段階に分類することができる。図7は、実施の形態1にかかる異常検出部の構成例を示す図である。図7に示す異常検出部12は、アナログデジタル変換器41と、処理部42と、判定部43を備える。アナログデジタル変換器41は、アナログ信号である検出信号Sdをデジタル信号へ変換する。処理部42は、アナログデジタル変換器41によって変換されたデジタル信号に基づいて、検出信号Sdをプラスレベル、ゼロレベル、およびマイナスレベルの3段階に分類する。
When detecting an abnormality in the
例えば、処理部42は、閾値Ith1以上の電流差分ΔIを示す検出信号Sdをプラスレベルであると判定し、閾値Ith2以上かつ閾値Ith1未満の電流差分ΔIを示す検出信号Sdをゼロレベルであると判定する。また、処理部42は、閾値Ith2未満の電流差分ΔIを示す検出信号Sdをマイナスレベルであると判定する。判定部43は、処理部42によって判定された検出信号Sdのレベル状態に基づいて、論理回路51,52に異常があるか否かを検出することができる。なお、Ith1>0であり、Ith2<0である。
For example, the
上述した例では、制御線21,22,23の各々と制御対象31とが接続されている場合において、電流I1,I2,I3の大きさが互いに同じである例を説明したが、電流I1,I2,I3は互いに異なる大きさの電流であってもよい。図8は、実施の形態1にかかる制御部の制御信号と制御線に流れる電流と電流検出部の検出信号との関係の他の例を示す図である。
In the above-mentioned example, when each of the
異常検出部12の処理部42は、電流検出部401,402,403から出力される検出信号Sd1,Sd2,Sd3に基づいて、検出信号Sd1,Sd2,Sd3を補正する。具体的には、処理部42は、論理回路51,52が正常である場合における時刻t10~t11の期間において、Sd1=Sd2=Sd3=0になるように、検出信号Sd1,Sd2,Sd3の補正値ΔSd1,ΔSd2,ΔSd3を決定する。
The
ここで、制御線21から制御対象31へ流れる電流I1の大きさが「Ib」であり、制御線22,23から制御対象31へ流れる電流I2,I3の大きさが「Ia」であるとする。この場合、時刻t10~t11の期間において、Sd1=Ia-Ib、Sd2=0、およびSd3=Ib-Iaである。そのため、処理部42は、この場合、ΔSd1=Ib-Ia、ΔSd2=0、およびΔSd3=Ia-Ibにする。
Here, the magnitude of the current I1 flowing from the
そして、処理部42は、その後の時刻t10~t11の期間において、検出信号Sd1に補正値ΔSd1を加えることで新たな検出信号Sd1を生成し、検出信号Sd2に補正値ΔSd2を加えることで新たな検出信号Sd2を生成し、検出信号Sd3に補正値ΔSd3を加えることで新たな検出信号Sd3を生成する。これにより、処理部42は、時刻t10~t11の期間において、各検出信号Sdをプラスレベル、ゼロレベル、マイナスレベルの3段階に精度よく分類することができる。
Then, in the period from time t10 to t11 thereafter, the
また、処理部42は、時刻t11~t12の期間において、検出信号Sd1,Sd2,Sd3から電流I1,I2,I3の大きさを演算することができ、かかる演算結果に基づいて、補正値ΔSd1,ΔSd2,ΔSd3を決定することもできる。これによっても、処理部42は、各検出信号Sdをプラスレベル、ゼロレベル、マイナスレベルの3段階に精度よく分類することができる。なお、補正値ΔSd1,ΔSd2,ΔSd3の決定方法は、上述した例に限定されない。
Further, the
また、判定部43は、電流I1,I2,I3の変化のタイミングである時刻t10において、図8に示すように、検出信号Sd1,Sd2,Sd3に短期間の変化が生じた場合であっても、かかる変化を無視することができる。すなわち、判定部43は、同一レベルが一定時間Tc以上継続する検出信号Sdを論理回路512の異常検出のために用い、同一レベルが一定時間Tc未満である検出信号Sdを論理回路512の異常検出のためには用いない。これにより、判定部43は、論理回路512の異常検出の精度を向上させることができる。なお、異常検出部12は、処理部42において検出信号Sd1,Sd2,Sd3の補正のみを行い、検出信号Sd1,Sd2,Sd3のレベル判定を判定部43で行う構成であってもよい。
Further, as shown in FIG. 8, the
次に、異常検出部12による論理回路512の異常検出について具体的に説明する。まず、論理回路512のスイッチ611,612,621,622,631,632のうち一つのスイッチがオープン故障である場合について説明する。オープン故障とは、スイッチが短絡状態にならない故障であり、例えば、接点不良などによって生じる。
Next, the abnormality detection of the
図9は、実施の形態1にかかる論理回路を構成する複数のスイッチのうち一つのスイッチがオープン故障になった場合における電流検出部の検出信号の状態を示す図である。図9では、第1系→第2系→第3系の順、すなわちスイッチ61,62,63の順にオフになり、かつスイッチ611がオープン故障である場合の例が示されている。スイッチ611がオープン故障である場合、制御信号S112によってスイッチ611はオンにならないため、制御線211から制御線80を介して制御対象31に電流I1が流れない。
FIG. 9 is a diagram showing a state of a detection signal of the current detection unit when one of the plurality of switches constituting the logic circuit according to the first embodiment fails to open. FIG. 9 shows an example in which the switches 61, 62, 63 are turned off in the order of the first system → the second system → the third system, that is, the switches 61 1 are in the open failure. When the switch 61 1 is an open failure, the control signal S11 2 does not turn on the switch 61 1 , so that the current I1 does not flow from the
そのため、図9に示すように、スイッチ611がオープン故障である場合、時刻t10~t11の期間において、検出信号Sd1がプラスレベルであり、検出信号Sd3がマイナスレベルである。このことは、スイッチ621がオープン故障である場合も同様である。したがって、異常検出部12の判定部43は、時刻t10~t11の期間において、検出信号Sd1がプラスレベルであり、検出信号Sd3がマイナスレベルである場合、スイッチ611,621のうち少なくとも一つがオープン故障であると判定することができる。
Therefore, as shown in FIG. 9, when the
判定部43は、スイッチ611,621の場合と同様に、各スイッチ622,631,612,632がオープン故障であるかを判定することができる。例えば、判定部43は、時刻t10~t11の期間において、検出信号Sd1がマイナスレベルであり、検出信号Sd2がプラスレベルである場合に、スイッチ622,631のうち少なくとも一つがオープン故障であると判定することができる。
The
また、判定部43は、時刻t10~t11の期間において、検出信号Sd2がマイナスレベルであり、検出信号Sd3がプラスレベルである場合に、スイッチ612,632のうち少なくとも一つがオープン故障であると判定することができる。なお、異常検出部12は、スイッチ61,62,63がオフになるタイミングは互いにずれていなくても、スイッチ61,62,63のオープン故障を検出することができる。
Further, in the
次に、論理回路512のスイッチ611,612,621,622,631,632のうち一部のスイッチがショート故障である場合について説明する。ショート故障とは、スイッチが短絡した状態のままになる故障であり、例えば、接点間の溶着などによって生じる。 Next, a case where some of the switches 61 1 , 61 2 , 62 1 , 62 2 , 63 1 , 63 2 of the logic circuit 512 has a short-circuit failure will be described. A short-circuit failure is a failure in which the switch remains in a short-circuited state, and is caused by, for example, welding between contacts.
図10は、実施の形態1にかかる論理回路を構成する複数のスイッチのうち一つのスイッチがショート故障になった場合における電流検出部の検出信号の状態を示す図であり、スイッチ611がショート故障である場合の例が示されている。スイッチ611がショート故障である場合、制御信号S112によってスイッチ611はオフにならない。
FIG. 10 is a diagram showing a state of a detection signal of the current detection unit when one of the plurality of switches constituting the logic circuit according to the first embodiment fails in a short circuit, and the
図10に示すように、第1系→第2系→第3系の順、すなわちスイッチ61,62,63の順にオフになる場合、時刻t11~t12の期間において、検出信号Sd1がゼロレベルであり、検出信号Sd3がマイナスレベルである。この場合、異常検出部12は、時刻t11~t12の期間において、検出信号Sd1がゼロレベルであり、検出信号Sd3がマイナスレベルである場合に、スイッチ611がショート故障であると判定することができる。
As shown in FIG. 10, when the first system → the second system → the third system are turned off in the order of the switches 61, 62, 63, the detection signal Sd1 is at the zero level during the period from time t11 to t12. Yes, the detection signal Sd3 is at a negative level. In this case, the
一方で、第2系→第3系→第1系の順、すなわち、スイッチ62,63,61の順にオフになる場合、時刻t11~t12の期間において、検出信号Sd1,Sd2,Sd3は、図4の場合と同様の状態である。したがって、異常検出部12の判定部43は、時刻t11~t12の期間において、第2系→第3系→第1系の順、すなわちスイッチ63,61,62の順にオフになる場合、スイッチ611のショート故障を検出することができない。
On the other hand, when the switches are turned off in the order of the second system → the third system → the first system, that is, the switches 62, 63, 61, the detection signals Sd1, Sd2, Sd3 are shown in the figure during the period from time t11 to t12. It is the same state as in the case of 4. Therefore, when the
このように、異常検出部12は、スイッチ61,62,63のオフの順番によっては、ショート故障が検出できる場合とできない場合がある。図11は、実施の形態1にかかるスイッチのオフのタイミングと検出可能なショート故障との関係を示す図である。図11に示すように、異常検出部12の判定部43は、第1系→第2系→第3系の順、すなわちスイッチ61,62,63の順にオフになる場合、スイッチ611,622,632のショート故障を検出することができる。
As described above, the
また、図11に示すように、異常検出部12の判定部43は、第3系→第1系→第2系の順、すなわちスイッチ63,61,62の順にオフになる場合、スイッチ611,631,612のショート故障を検出することができる。また、異常検出部12の判定部43は、図11に示すように、第2系→第3系→第1系の順、すなわちスイッチ62,63,61の順にオフになる場合、スイッチ621,622,612のショート故障を検出することができる。
Further, as shown in FIG. 11, when the
制御部111,112,113は、スイッチ61,62,63をオフするタイミングをずらす順序を切り替える。例えば、制御部111,112,113は、第1系→第2系→第3系の順にスイッチをオフにする第1スイッチ制御、第2系→第3系→第1系の順にスイッチをオフにする第2スイッチ制御、第3系→第1系→第2系の順にスイッチをオフにする第3スイッチ制御をローテーションで切り替える。例えば、制御部111,112,113は、第1スイッチ制御、第2スイッチ制御、および第3スイッチ制御を順に行う処理を繰り返す。
The
これにより、異常検出部12は、スイッチ611,621,622,631,612,632の全てのショート故障を検出することができる。なお、制御部111,112,113は、論理回路51毎に、スイッチ61,62,63をオフするタイミングをずらす順序を切り替えることで、すべての論理回路51の異常検出が可能になる。
As a result, the
なお、制御部111,112,113は、スイッチ制御の順序の切り替えは、制御対象3を制御する度に行うことができる。また、制御部111,112,113は、単位時間毎に、スイッチ制御の順序を切り替えることもできる。単位時間は、例えば、1時間、数時間、または1日である。
The
また、制御部11は、異常検出部12から検出結果を取得することができる。制御部11は、異常検出部12によって異常があることが検出された論理回路51に対する制御を停止することができる。また、制御部11は、異常検出部12によって異常があることが検出された論理回路51に接続された制御対象3の動作が停止するように、論理回路51へ制御信号を出力することもできる。
Further, the
図12は、実施の形態1にかかる電流検出部の特性を示す図である。図12に示すように、電流検出部40において、電流差分ΔIが相対的に小さい領域は、電流差分ΔIの変化に対する検出信号Sdの変化が相対的に大きい高精度領域である。また、電流検出部40において、電流差分ΔIが相対的に大きい領域は、電流差分ΔIの変化に対する検出信号Sdの変化が相対的に小さい低精度領域である。 FIG. 12 is a diagram showing the characteristics of the current detection unit according to the first embodiment. As shown in FIG. 12, in the current detection unit 40, the region where the current difference ΔI is relatively small is a high-precision region in which the change in the detection signal Sd with respect to the change in the current difference ΔI is relatively large. Further, in the current detection unit 40, the region where the current difference ΔI is relatively large is a low-precision region where the change in the detection signal Sd with respect to the change in the current difference ΔI is relatively small.
このように、電流検出部40は、電流差分ΔIが相対的に小さい領域が高精度領域である。そのため、異常検出部12は、時刻t10~t11の期間において、電流差分ΔIが「0」でない場合において、検出信号Sd1,Sd2,Sd3を補正するための補正値ΔSd1,ΔSd2,ΔSd3を精度よく決定することができる。
As described above, in the current detection unit 40, the region where the current difference ΔI is relatively small is the high-precision region. Therefore, the
また、図4などに示す時刻t11~t12の期間のような不平衡時には、大きな電流が流れるが、電流検出部40において電流差分ΔIの大きさが大きい領域が低精度領域である。かかる低精度領域での検出により検出範囲が大きいため、飽和せず、不平衡の発生有無を精度よく検出することができる。 Further, in the unbalanced time such as the period from time t11 to t12 shown in FIG. 4, a large current flows, but the region where the magnitude of the current difference ΔI is large in the current detection unit 40 is the low accuracy region. Since the detection range is large due to the detection in such a low accuracy region, it is not saturated and the presence or absence of imbalance can be detected with high accuracy.
このように、電流検出部40は、高精度領域および低精度領域を有しているため、異常検出部12の処理部42は、各検出信号Sdをプラスレベル、ゼロレベル、マイナスレベルの3段階に精度よく分類することができる。そのため、異常検出部12において論理回路51,52の異常が誤検出されることを防止することができる。
As described above, since the current detection unit 40 has a high-precision region and a low-precision region, the
図13は、実施の形態1にかかる第1系ユニットのハードウェア構成の一例を示す図である。なお、第2系ユニット102および第3系ユニット103の構成は、第1系ユニット101の構成と同じである。図13に示すように、第1系ユニット101は、プロセッサ101と、メモリ102と、入出力回路103と、通信回路104とを備えるコンピュータを含む。
FIG. 13 is a diagram showing an example of the hardware configuration of the first system unit according to the first embodiment. The configurations of the
プロセッサ101、メモリ102、入出力回路103、および通信回路104は、バス105によって互いにデータの送受信が可能である。プロセッサ101は、メモリ102に記憶されたプログラムを読み出して実行することによって、制御部11および異常検出部12の機能を実行する。プロセッサ101は、処理回路の一例であり、CPU(Central Processing Unit)、DSP(Digital Signal Processer)、およびシステムLSI(Large Scale Integration)のうち一つ以上を含む。
The
メモリ102は、RAM(Random Access Memory)、ROM(Read Only Memory)、フラッシュメモリ、EPROM(Erasable Programmable Read Only Memory)、およびEEPROM(登録商標)(Electrically Erasable Programmable Read Only Memory)のうち一つ以上を含む。また、メモリ102は、コンピュータが読み取り可能なプログラムが記録された記録媒体を含む。かかる記録媒体は、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルメモリ、光ディスク、コンパクトディスク、およびDVD(Digital Versatile Disc)のうち一つ以上を含む。なお、第1系ユニット101は、ASIC(Application Specific Integrated Circuit)およびFPGA(Field Programmable Gate Array)などの集積回路を含んでいてもよい。入出力回路103は、例えば、上述したアナログデジタル変換器41、および入出力ポートなどを含む。また、通信回路104は、制御部11の一部を構成し、論理回路51,52に制御信号を出力する。
The
図14は、実施の形態1にかかる論理回路のハードウェア構成の一例を示す図である。なお、図14では、論理回路51を示しているが、論理回路52の構成は、論理回路51の構成と同じである。図14に示すように、論理回路51は、スイッチ部53と、通信回路54と、スイッチ駆動回路55とを含む。
FIG. 14 is a diagram showing an example of the hardware configuration of the logic circuit according to the first embodiment. Although the
スイッチ部53は、上述したスイッチ611,612,621,622,631,632を含む。通信回路54は、制御部11と通信し、制御部11から送信される制御信号を受信する。スイッチ駆動回路55は、通信回路54によって取得された制御信号に基づいて、スイッチ611,612,621,622,631,632のオンとオフを制御する。なお、論理回路51,52は、制御部11から送信される制御信号に基づいてスイッチ611,612,621,622,631,632を制御できる構成であればよく、図14に示す構成に限定されない。
The
上述した実施の形態1では、3つの制御線21,22,23と制御対象3,4との間に設けられた多数決論理回路である論理回路51,52が3つの制御部111,112,113によって制御される例を説明したが、論理回路51,52に接続される制御線の数、制御部11の数、および論理回路51,52の構成は、上述した例に限定されない。例えば、論理回路51,52に接続される制御線の数および制御部11の数は、4以上であってもよい。また、論理回路51,52は、4以上の制御線の各々と各制御対象3,4との間に異なる制御部11によって制御される2つ以上のスイッチが設けられた構成であればよい。このように、制御装置1は、4重化されていてもよい。
In the first embodiment described above, the
以上のように、実施の形態1にかかる制御装置1は、多重化された3つ以上の制御部11と、3つ以上の制御線21,22,23と、1つ以上の論理回路51,52と、3つ以上の電流検出部40と、異常検出部12とを備える。制御線21,22,23は、制御電源2から電圧が供給される。論理回路51,52は、制御線21,22,23と制御対象3,4の各々との間に各々接続され、3つ以上のスイッチ61,62,63のうち、3つ以上の制御部11のうち互いに異なる組み合わせの2つの制御部11によって制御される2つ以上のスイッチを制御線21,22,23毎に有する。3つ以上の電流検出部40は、3つ以上の制御線21,22,23のうち互いに異なる組み合わせの2つの制御線間の電流差分ΔIを各々検出する。異常検出部12は、3つ以上の電流検出部40によって検出される3つ以上の電流差分ΔIに基づいて、論理回路51,52の異常を検出する。これにより、制御装置1は、論理回路51,52の異常を検出することができる。
As described above, the
3つ以上の制御部11の各々は、制御線21,22,23毎の2つ以上のスイッチのうち対応するスイッチをオフするタイミングが互いにずれている。これにより、論理回路51,52を構成するスイッチ61,62,63にオープン故障が発生した場合だけでなく、論理回路51,52を構成するスイッチ61,62,63にショート故障が発生した場合であっても、論理回路51,52の異常を検出することができる。
In each of the three or
また、3つ以上の制御部11は、対応するスイッチをオフするタイミングをずらす順序を切り替える。これにより、論理回路51,52を構成するスイッチ61,62,63のいずれのスイッチにショート故障が発生した場合であっても、論理回路51,52の異常を検出することができる。
Further, the three or
また、論理回路51,52は、複数の制御対象3,4の各々に対応して1つ以上設けられ、3つ以上の電流検出部40は、3つ以上の制御線21,22,23の中途部であって制御電源2と複数の論理回路51,52との間に配置される。そして、異常検出部12は、3つ以上の電流検出部40によって検出される3つ以上の電流差分ΔIに基づいて、論理回路51,52の異常を検出する。このように、制御装置1では、電流検出部40が制御線21,22,23の上流側に設けられるため、論理回路51,52毎または配電盤毎に電流検出部を設ける場合に比べ、例えば、制御装置1の小型化および低コスト化を図ることができる。
Further, one or
また、3つ以上の制御線21,22,23の各々中途部であって制御電源2と複数の論理回路51,52との間には、抵抗31,32,33のうち対応する抵抗が設けられる。これにより、制御線21,22,23に流れる電流を低減し、また、制御線21,22,23に流れる電流が均等になるように調整することができる。
Further, a corresponding resistance among the
また、3つ以上の電流検出部40の各々は、3つ以上の制御線21,22,23のうち対応する2つの制御線に流れる電流が互いに逆向きの状態で対応する2つの制御線に取り付けられ、電流差分ΔIに応じた大きさの検出信号Sdを出力する。これにより、電流検出部40は、対応する2つの制御線に流れる電流の大きさが互いに同じである場合には、検出信号Sdが「0」になるため、例えば、異常検出部12は、検出信号Sdが実質的に「0」でない場合に、論理回路51,52に異常があると検出することができる。
Further, each of the three or more current detection units 40 has two control lines corresponding to each other in a state where the currents flowing through the two control lines of the three or
また、異常検出部12は、アナログデジタル変換器41と、処理部42と、判定部43とを備える。アナログデジタル変換器41は、3つ以上の電流検出部40から各々出力されるアナログ信号である検出信号Sdをデジタル信号へ変換する。処理部42は、アナログデジタル変換器41から出力されるデジタル信号に基づいて、電流差分ΔIを補正する。判定部43は、処理部42の補正結果に基づいて、論理回路51,52に異常があるかを判定する。このように、異常検出部12は、論理回路51,52に異常があるかどうかを精度よく判定することができる。
Further, the
また、異常検出部12は、3つ以上の制御部11の各々に対応して設けられる。これにより、3つ以上の制御部11の各々は、3つ以上の異常検出部12のうち対応する異常検出部12による異常の検出結果に基づいて、制御信号を論理回路51,52へ出力することができる。そのため、論理回路51,52に異常があった場合の処理を迅速に行うことができる。
Further, the
実施の形態2.
実施の形態2にかかる制御装置の制御部は、論理回路のスイッチをオンするタイミングをずらす点で、論理回路のスイッチをオフするタイミングをずらす実施の形態1にかかる制御装置1の制御部11と異なる。以下においては、実施の形態1と同様の機能を有する構成要素については同一符号を付して説明を省略し、実施の形態1の制御装置1と異なる点を中心に説明する。
The control unit of the control device according to the second embodiment is different from the
図15は、本発明の実施の形態2にかかる制御装置の構成例を示す図である。図15に示すように、実施の形態2にかかる制御装置1Aは、図1に示す第1系ユニット101、第2系ユニット102、および第3系ユニット103に代えて、第1系ユニット10A1、第2系ユニット10A2、および第3系ユニット10A3を備える点で、実施の形態1にかかる制御装置1と異なる。
FIG. 15 is a diagram showing a configuration example of the control device according to the second embodiment of the present invention. As shown in FIG. 15, the control device 1A according to the second embodiment is a first system instead of the
第1系ユニット10A1は、制御部11A1と、異常検出部12A1とを備える。第2系ユニット10A2は、制御部11A2と、異常検出部12A2とを備える。第3系ユニット10A3は、制御部11A3と、異常検出部12A3とを備える。制御装置1Aは、これら3つの制御部11A1,11A2,11A3によって3重化されている。
The
また、異常検出部12A1,12A2,12A3は、論理回路51,52の各々の異常を検出する。以下、制御部11A1,11A2,11A3の各々を区別せずに示す場合、制御部11Aと記載する場合があり、異常検出部12A1,12A2,12A3の各々を区別せずに示す場合、異常検出部12Aと記載する場合がある。
Further, the abnormality detection units 12A 1 , 12A 2 , 12A 3 detect each abnormality of the
制御部11A1,11A2,11A3は、スイッチ61,62,63をオンするタイミングをずらす点で、スイッチ61,62,63をオフするタイミングをずらす実施の形態1にかかる制御部111,112,113と異なる。 The control units 11A 1 , 11A 2 , 11A 3 shift the timing of turning off the switches 61, 62, 63 at the point of shifting the timing of turning on the switches 61, 62, 63. It is different from 11 2 and 11 3 .
図16は、実施の形態2にかかる論理回路のスイッチがオープン故障の場合において制御線に流れる電流と電流検出部の検出信号との関係を示す図である。図16では、図9と同様に、論理回路512への制御信号S112,S212,S312と、電流I1,I2,I3と、検出信号Sd1,Sd2,Sd3との関係が示される。
FIG. 16 is a diagram showing the relationship between the current flowing through the control line and the detection signal of the current detection unit when the switch of the logic circuit according to the second embodiment has an open failure. FIG. 16 shows the relationship between the control signals S112, S221, and S31 2 to the
図16に示す例では、制御部11A1,11A2,11A3から出力される制御信号S112,S212,S312によって、第2系→第3系→第1系の順、すなわちスイッチ62,63,61の順にオンになる。具体的には、時刻t20において、スイッチ62が制御信号S212によってオフからオンになる。また、時刻t21において、スイッチ63が制御信号S312によってオフからオンなる。また、時刻t22において、スイッチ61が制御信号S112によってオフからオンになる。 In the example shown in FIG . 16, the control signals S112, S221, and S312 output from the control units 11A 1 , 11A 2 , and 11A 3 are used in the order of the second system, the third system, and the first system, that is, the switch 62. , 63, 61 are turned on in this order. Specifically, at time t20, the switch 62 is turned from off to on by the control signal S221. Further, at time t21, the switch 63 is turned from off to on by the control signal S31 2 . Further, at time t22, the switch 61 is turned from off to on by the control signal S112.
そのため、論理回路512が正常である場合、時刻t21~t22において、検出信号Sd1はプラスレベルになり、検出信号Sd2はマイナスレベルになり、検出信号Sd3はゼロレベルになる。また、時刻t23において、スイッチ61,62,63が制御信号S112,S212,S312によってオンからオフになる。そのため、論理回路512が正常である場合、時刻t22~t23の期間において、検出信号Sd1,Sd2,Sd3はゼロレベルになる。
Therefore, when the
また、論理回路512のスイッチ611がオープン故障になった場合、時刻t22~t23の期間において、検出信号Sd1がプラスレベルになり、検出信号Sd3がマイナスレベルになる。異常検出部12Aは、時刻t22~t23の期間において、検出信号Sd1がプラスレベルであり、検出信号Sd3がマイナスレベルである場合に、論理回路512のスイッチ611のオープン故障を検出することができる。異常検出部12Aは、論理回路512におけるスイッチ611以外のスイッチについても、スイッチ611の場合と同様に、検出信号Sd1,Sd2,Sd3に基づいて、オープン故障を検出することができる。
Further, when the switch 61 1 of the
図17は、実施の形態2にかかる論理回路のスイッチがショート故障の場合において制御線に流れる電流と電流検出部の検出信号との関係を示す図である。図17では、図10と同様に、論理回路512への制御信号S112,S212,S312と、電流I1,I2,I3と、検出信号Sd1,Sd2,Sd3との関係が示される。図17に示す例では、図16に示す例と同様に、制御部11A1,11A2,11A3から出力される制御信号S111,S211,S311によって、第2系→第3系→第1系の順、すなわちスイッチ62,63,61の順にオンになる。
FIG. 17 is a diagram showing the relationship between the current flowing through the control line and the detection signal of the current detection unit when the switch of the logic circuit according to the second embodiment has a short circuit failure. FIG. 17 shows the relationship between the control signals S112, S221, and S31 2 to the
論理回路512のスイッチ611がショート故障になった場合、時刻t20~t21の期間において、検出信号Sd1がマイナスレベルになり、時刻t21~t22の期間において、検出信号Sd3がプラスレベルになる。異常検出部12Aは、時刻t20~t21の期間において、検出信号Sd1がマイナスレベルであり、時刻t21~t22の期間において、検出信号Sd3がプラスレベルである場合に、論理回路512のスイッチ611のショート故障を検出することができる。異常検出部12Aは、論理回路512におけるスイッチ611以外のスイッチについても、スイッチ611の場合と同様に、検出信号Sd1,Sd2,Sd3に基づいて、ショート故障を検出することができる。
When the switch 61 1 of the
制御部11A1,11A2,11A3は、スイッチ61,62,63をオンするタイミングをずらす順序を切り替える。例えば、制御部11A1,11A2,11A3は、第1系→第2系→第3系の順にスイッチをオフからオンにする第1スイッチ制御、第2系→第3系→第1系の順にスイッチをオフからオンにする第2スイッチ制御、第3系→第1系→第2系の順にスイッチをオフからオンにする第3スイッチ制御をローテーションで切り替える。例えば、制御部11A1,11A2,11A3は、第1スイッチ制御、第2スイッチ制御、および第3スイッチ制御を順に行う処理を繰り返す。 The control units 11A 1 , 11A 2 , 11A 3 switch the order of shifting the timing of turning on the switches 61, 62, 63. For example, the control units 11A 1 , 11A 2 , 11A 3 are the first switch control that turns the switch on in the order of the first system → the second system → the third system, the second system → the third system → the first system. The second switch control that turns the switch from off to on in the order of, and the third switch control that turns the switch from off to on in the order of the third system → the first system → the second system are switched by rotation. For example, the control units 11A 1 , 11A 2 , 11A 3 repeat the process of sequentially performing the first switch control, the second switch control, and the third switch control.
なお、制御部11A1,11A2,11A3は、スイッチ61,62,63をオフするタイミングをずらす処理に加え、制御部111,112,113と同様の切り替え処理によって、スイッチ61,62,63をオンするタイミングをずらすこともできる。これにより、スイッチ61,62,63をすべてオンにするタイミングの前と後とで、論理回路51,52を構成するスイッチのショート故障を検出する処理を行うことができる。そのため、論理回路51,52を構成するスイッチのショート故障を検出する精度をさらに高めることができる。
In addition, the control units 11A 1 , 11A 2 , 11A 3 perform the same switching processing as the
また、実施の形態2にかかる制御装置1Aは、実施の形態1にかかる制御装置1と同様に、論理回路51,52に接続される制御線の数、制御部11Aの数、および論理回路51,52の構成は、上述した例に限定されない。例えば、論理回路51,52に接続される制御線の数および制御部11Aの数は、4以上であってもよい。
Further, the control device 1A according to the second embodiment has the same number of control lines connected to the
実施の形態2にかかる第1系ユニット10A1、第2系ユニット10A2、および第3系ユニット10A3のハードウェア構成例は、実施の形態1にかかる第1系ユニット101、第2系ユニット102、および第3系ユニット103と同じである。例えば、実施の形態2にかかる第1系ユニット10A1、第2系ユニット10A2、および第3系ユニット10A3は、図13に示すハードウェア構成と同様の構成とすることができる。プロセッサ101は、メモリ102に記憶されたプログラムを読み出して実行することによって、制御部11Aおよび異常検出部12Aの機能を実行することができる。
The hardware configuration example of the
以上のように、実施の形態2にかかる制御装置1Aにおける3つ以上の制御部11A1,11A2,11A3は、制御線21,22,23毎の2つ以上のスイッチのうち対応するスイッチをオンするタイミングを互いにずらす。これにより、論理回路51,52を構成するスイッチ61,62,63のショート故障を検出することができる。
As described above, the three or more control units 11A 1 , 11A 2 , 11A 3 in the control device 1A according to the second embodiment are the corresponding switches among the two or more switches for each
また、3つ以上の制御部11A1,11A2,11A3は、論理回路51,52を構成するスイッチ61,62,63をオンするタイミングをずらす順序を切り替える。これにより、制御装置1Aは、論理回路51,52を構成する全てのスイッチ61,62,63のショート故障を検出することができる。
Further, the three or more control units 11A 1 , 11A 2 , 11A 3 switch the order of shifting the timing of turning on the switches 61, 62, 63 constituting the
実施の形態3.
実施の形態3にかかる制御装置の異常検出部は、電流検出部の検出信号をデジタル化するアナログデジタル変換器に代えて、電流検出部の検出信号を閾値と比較する比較器を有する点で、実施の形態1にかかる制御装置1の異常検出部12と異なる。以下においては、実施の形態1と同様の機能を有する構成要素については同一符号を付して説明を省略し、実施の形態1の制御装置1と異なる点を中心に説明する。
Embodiment 3.
The abnormality detection unit of the control device according to the third embodiment has a comparator that compares the detection signal of the current detection unit with the threshold value, instead of the analog-to-digital converter that digitizes the detection signal of the current detection unit. It is different from the
図18は、本発明の実施の形態3にかかる制御装置の構成例を示す図である。図18に示すように、実施の形態3にかかる制御装置1Bは、図1に示す第1系ユニット101、第2系ユニット102、および第3系ユニット103に代えて、第1系ユニット10B1、第2系ユニット10B2、および第3系ユニット10B3を備える点で、実施の形態1にかかる制御装置1と異なる。
FIG. 18 is a diagram showing a configuration example of the control device according to the third embodiment of the present invention. As shown in FIG. 18, the
第1系ユニット10B1は、制御部111と、異常検出部12B1とを備える。第2系ユニット10B2は、制御部112と、異常検出部12B2とを備える。第3系ユニット10B3は、制御部113と、異常検出部12B3とを備える。異常検出部12B1,12B2,12B3は、論理回路51,52の各々の異常を検出する。以下、異常検出部12B1,12B2,12B3の各々を区別せずに示す場合、異常検出部12Bと記載する場合がある。なお、制御装置1Bは、制御部111,112,113に代えて、制御部11A1,11A2,11A3を備える構成であってもよい。
The
図19は、実施の形態3にかかる異常検出部の構成例を示す図である。図19に示すように、実施の形態3にかかる異常検出部12Bは、比較器44,45と、判定部43Bとを備える。比較器44は、検出信号Sdを閾値Ith1と比較し、比較した結果を出力する。比較器45は、検出信号Sdを閾値Ith2と比較し、比較した結果を出力する。なお、比較器44,45は、入力ポートに含まれる構成であってもよい。
FIG. 19 is a diagram showing a configuration example of the abnormality detection unit according to the third embodiment. As shown in FIG. 19, the abnormality detection unit 12B according to the third embodiment includes the
検出信号Sdが閾値Ith1以上である場合、検出信号Sdは上述したプラスレベルである。検出信号Sdが閾値Ith1未満かつ閾値Ith2以上である場合、検出信号Sdは上述したゼロレベルである。検出信号Sdが閾値Ith2未満である場合、検出信号Sdは上述したマイナスレベルである。判定部43Bは、判定部43と同様の判定方法を用いて、比較器44,45の比較結果に基づいて、論理回路51,52が異常であるか否かを検出することができる。
When the detection signal Sd is equal to or higher than the threshold value Is1, the detection signal Sd is the above-mentioned plus level. When the detection signal Sd is less than the threshold value Is1 and greater than or equal to the threshold value Is2, the detection signal Sd is the above-mentioned zero level. When the detection signal Sd is less than the threshold value Is2, the detection signal Sd is the above-mentioned negative level. The
実施の形態3にかかる第1系ユニット10B1、第2系ユニット10B2、および第3系ユニット10B3のハードウェア構成例は、実施の形態1にかかる第1系ユニット101、第2系ユニット102、および第3系ユニット103と同じである。例えば、実施の形態3にかかる第1系ユニット10B1、第2系ユニット10B2、および第3系ユニット10B3は、図13に示すハードウェア構成と同様の構成とすることができる。プロセッサ101は、メモリ102に記憶されたプログラムを読み出して実行することによって、制御部11および異常検出部12Bの機能を実行することができる。
The hardware configuration example of the
以上のように、実施の形態3にかかる制御装置1Bの異常検出部12Bは、比較器44,45と、判定部43Bとを備える。比較器44,45は、3つ以上の電流検出部40から各々出力される検出信号Sdと閾値Ith1,Ith2とを比較する。判定部43Bは、比較器44,45による比較結果に基づいて、論理回路51,52に異常があるかを判定する。これにより、異常検出部12Bは、異常検出部12のようにアナログデジタル変換器41を設けなくてもよいため、低コスト化を図ることができる。
As described above, the abnormality detection unit 12B of the
実施の形態4.
実施の形態4は、実施の形態1にかかる制御装置1を鉄道の変電所に適用した例を示す。なお、実施の形態1にかかる制御装置1に代えて、実施の形態2にかかる制御装置1Aまたは実施の形態3にかかる制御装置1Bを鉄道の変電所に適用することもできる。
The fourth embodiment shows an example in which the
図20は、本発明の実施の形態4にかかる鉄道の変電所に配置される制御装置と変電設備との関係の一例を示す図である。図20に示すように、鉄道の変電所100には、上述した制御対象3として、複数の変電設備3A1,3A2,3A3,3A4,3A5,・・・,3Anが設けられており、かかる変電設備3A1,3A2,3A3,3A4,3A5,・・・,3Anが制御装置1によって制御される。
FIG. 20 is a diagram showing an example of the relationship between the control device arranged in the substation of the railway and the substation equipment according to the fourth embodiment of the present invention. As shown in FIG. 20, the
変電設備3A1,3A2,3A3,3A4,3A5,・・・,3Anは、例えば、遮断器または断路器である。例えば、変電設備3A1が上述した制御対象311であり且つ遮断器である場合、変電設備3A1には、図2に示す制御線80,81,89が接続される。そして、変電設備3A1は、制御線80が制御線20に接続され、制御線89が制御線24に接続された場合に、電力会社の送電網と変電設備3A2の間の電路を接続状態にする。また、変電設備3A1は、制御線81が制御線20に接続され、制御線89が制御線24に接続された場合に、電力会社の送電網と変電設備3A2の間の電路を遮断状態にする。
The substation equipment 3A 1 , 3A 2 , 3A 3 , 3A 4 , 3A 5 , ..., 3An is, for example, a circuit breaker or a disconnector. For example, when the substation equipment 3A 1 is the
なお、図20に示す変電所100では、制御装置1が用いられているが、変電所100は、制御装置1に代えて、制御装置1Aまたは制御装置1Bが用いられる構成であってもよい。また、制御装置1,1A,1Bは、鉄道の変電所に代えて、発電プラント、または工場などのその他の施設などに設けられてもよい。
Although the
以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。 The configuration shown in the above-described embodiment shows an example of the content of the present invention, can be combined with another known technique, and is one of the configurations as long as it does not deviate from the gist of the present invention. It is also possible to omit or change the part.
1,1A,1B 制御装置、2 制御電源、3,31,32,・・・,3m,4,41,・・・,4m 制御対象、3A1,3A2,3A3,3A4,3A5,・・・,3An 変電設備、101,10A1,10B1 第1系ユニット、102,10A2,10B2 第2系ユニット、103,10A3,10B3 第3系ユニット、11,111,112,113,11A,11A1,11A2,11A3 制御部、12,121,122,123,12A,12A1,12A2,12A3,12B,12B1,12B2,12B3 異常検出部、20,21,211,212,22,221,222,23,231,232,24,241,242,80,81,89 制御線、301,302 スイッチ群、31,32,33 抵抗、40,401,402,403 電流検出部、41 アナログデジタル変換器、42 処理部、43,43B 判定部、44,45 比較器、51,511,512,513,514,515,・・・,51n,52,521,522,・・・,52n-1,52n 論理回路、53 スイッチ部、54 通信回路、55 スイッチ駆動回路、61,611,612,62,621,622,63,631,632 スイッチ、701,702,703,711,712,713,721,722,723 接続線、100 変電所、I1,I2,I3 電流、S111~S11n,S211~S21n,S311~S31n,S121~S12n,S221~S22n,S321~S32n 制御信号、Sd,Sd1,Sd2,Sd3 検出信号、ΔI,ΔI21,ΔI32,ΔI13 電流差分、ΔSd1,ΔSd2,ΔSd3 補正値。 1,1A, 1B control device, 2 control power supply, 3,3 1,3 2 , ..., 3 m , 4,4 1 , ..., 4 m Control target, 3A 1 , 3A 2 , 3A 3 , 3A 4 , 3A 5 , ..., 3An substation equipment, 10 1 , 10A 1 , 10B 1 1st system unit, 10 2 , 10A 2 , 10B 2 2nd system unit, 10 3 , 10A 3 , 10B 3rd 3 system unit, 11, 11 1 , 11 2 , 11 3 , 11A, 11A 1 , 11A 2 , 11A 3 Control unit, 12, 12 1 , 12 2 , 12 3 , 12A, 12A 1 , 12A 2 , 12A 3 , 12B , 12B 1 , 12B 2 , 12B 3 Abnormality detector, 20,21,21 1,221,22,22 1,222,23,23 1,232,24,24 1,242,80 , 81, 89 control line, 30 1 , 30 2 switch group, 31, 32, 33 resistance, 40, 40 1 , 40 2 , 40 3 current detector, 41 analog digital converter, 42 processing unit, 43, 43B judgment unit , 44, 45 Comparator, 51, 51 1 , 51 2 , 51 3 , 51 4 , 51 5 , ..., 51 n , 52, 52 1 , 52 2 , ..., 52 n-1 , 52 n Logic circuit, 53 switch section, 54 communication circuit, 55 switch drive circuit, 61, 61 1 , 621, 62, 62 1 , 62 2 , 63, 63 1 , 63 2 switch, 70 1 , 70 2 , 703 , 71 1 , 7 12 2 , 71 3 , 72 1 , 72 2 , 72 3 Connection line, 100 Substation, I1, I2, I3 Current, S11 1 to S11 n , S21 1 to S21 n , S31 1 to S31 n , S12 1 to S12 n , S22 1 to S22 n , S32 1 to S32 n Control signal, Sd, Sd1, Sd2, Sd3 detection signal, ΔI, ΔI 21 , ΔI 32 , ΔI 13 current difference, ΔSd1, ΔSd2, ΔSd3 correction value.
Claims (7)
制御電源から電圧が供給される3つ以上の制御線と、
前記3つ以上の制御線と制御対象との間に各々接続され、前記3つ以上の制御部のうち互いに異なる組み合わせの2つ以上の制御部によって制御される2つ以上のスイッチを前記制御線毎に有する論理回路と、
前記3つ以上の制御線のうち互いに異なる組み合わせの2つの制御線間の電流差分を各々検出する3つ以上の電流検出部と、
前記3つ以上の電流検出部によって検出される3つ以上の前記電流差分に基づいて、前記論理回路の異常を検出する異常検出部と、を備え、
前記3つ以上の制御部の各々は、
前記制御線毎の前記2つ以上のスイッチのうち対応するスイッチをオフするタイミングおよびオンするタイミングの少なくとも一方のタイミングを前記3つ以上の制御部間で互いにずらし、且つ前記少なくとも一方のタイミングをずらす順序を切り替える
ことを特徴とする制御装置。 With three or more multiplexed controls,
Three or more control lines to which voltage is supplied from the control power supply,
The control line is a switch having two or more switches connected between the three or more control lines and a controlled object and controlled by two or more control units having different combinations of the three or more control units. The logic circuit that each has,
Three or more current detectors that detect the current difference between two control lines of different combinations of the three or more control lines, respectively.
An abnormality detection unit for detecting an abnormality in the logic circuit based on the three or more current differences detected by the three or more current detection units is provided .
Each of the three or more control units
At least one of the timing of turning off the corresponding switch and the timing of turning on the corresponding switch among the two or more switches for each control line is shifted from each other between the three or more control units, and the timing of at least one of the switches is shifted. Switch the order
A control device characterized by that.
前記3つ以上の電流検出部は、前記3つ以上の制御線の中途部であって前記制御電源と複数の前記論理回路との間に配置され、
前記異常検出部は、
前記3つ以上の電流検出部によって検出される電流に基づいて、複数の前記論理回路の異常を検出する
ことを特徴とする請求項1に記載の制御装置。 One or more of the logic circuits are provided corresponding to each of the plurality of controlled objects.
The three or more current detection units are arranged in the middle of the three or more control lines between the control power supply and the plurality of logic circuits.
The abnormality detection unit is
The control device according to claim 1, wherein an abnormality of a plurality of the logic circuits is detected based on the current detected by the three or more current detection units.
ことを特徴とする請求項1または2に記載の制御装置。 The control device according to claim 1 or 2 , wherein a resistor is provided between the control power supply and the plurality of logic circuits in the middle of each of the three or more control lines.
前記2つの制御線に流れる電流が互いに逆向きの状態で前記2つの制御線に取り付けられ、前記電流差分に応じた大きさの検出信号を出力する
ことを特徴とする請求項1から3のいずれか一つに記載の制御装置。 Each of the three or more current detectors
Any of claims 1 to 3 , wherein the currents flowing through the two control lines are attached to the two control lines in opposite directions, and a detection signal having a magnitude corresponding to the current difference is output. The control device described in one.
前記3つ以上の電流検出部から各々出力される検出信号をデジタル信号へ変換するアナログデジタル変換器と、
前記アナログデジタル変換器から出力される前記デジタル信号に基づいて、前記電流差分を補正する処理部と、
前記処理部による補正結果に基づいて、前記論理回路に異常があるかを判定する判定部と、を備える
ことを特徴とする請求項1から4のいずれか一つに記載の制御装置。 The abnormality detection unit is
An analog-to-digital converter that converts the detection signals output from each of the three or more current detection units into digital signals.
A processing unit that corrects the current difference based on the digital signal output from the analog-digital converter, and a processing unit.
The control device according to any one of claims 1 to 4 , further comprising a determination unit for determining whether or not there is an abnormality in the logic circuit based on a correction result by the processing unit.
前記3つ以上の電流検出部から各々出力される検出信号の大きさと閾値とを比較する比較器と、
前記比較器による比較結果に基づいて、前記論理回路に異常があるかを判定する判定部と、を備える
ことを特徴とする請求項1から4のいずれか一つに記載の制御装置。 The abnormality detection unit is
A comparator that compares the magnitude and threshold of the detection signal output from each of the three or more current detection units, and
The control device according to any one of claims 1 to 4 , further comprising a determination unit for determining whether or not there is an abnormality in the logic circuit based on the comparison result by the comparator.
前記3つ以上の制御部の各々に対応して設けられる
ことを特徴とする請求項1から6のいずれか一つに記載の制御装置。 The abnormality detection unit is
The control device according to any one of claims 1 to 6 , wherein the control device is provided corresponding to each of the three or more control units.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018234598A JP7038648B2 (en) | 2018-12-14 | 2018-12-14 | Control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018234598A JP7038648B2 (en) | 2018-12-14 | 2018-12-14 | Control device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020095603A JP2020095603A (en) | 2020-06-18 |
JP7038648B2 true JP7038648B2 (en) | 2022-03-18 |
Family
ID=71085272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018234598A Active JP7038648B2 (en) | 2018-12-14 | 2018-12-14 | Control device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7038648B2 (en) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10340101A (en) * | 1997-06-09 | 1998-12-22 | East Japan Railway Co | Failsafe output device |
-
2018
- 2018-12-14 JP JP2018234598A patent/JP7038648B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2020095603A (en) | 2020-06-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10247767B2 (en) | Fault detection and direction determination | |
JP6275352B1 (en) | Power converter | |
MX2008000619A (en) | An apparatus and method for identifying a loss of a current transformer signal in a power system. | |
US11563370B2 (en) | Protection scheme for power converters utilizing cascaded bipolar and unipolar power semiconductor devices | |
SE438563B (en) | CONTROL CIRCUIT FOR CONTROL SYSTEM WITH REDUNDANT SIGNALS | |
JP7038648B2 (en) | Control device | |
US10998913B2 (en) | Switching circuit for checking an analog input circuit of an A/D converter | |
JP2019165569A (en) | Failure determination device and protective relay device | |
CN108780118B (en) | Device with at least two redundant analog input units for measuring current | |
JP6834334B2 (en) | Arc failure detection system | |
JP6809189B2 (en) | Insulation resistance measurement method for DC power supply circuit | |
JP6180346B2 (en) | Protective relay device | |
JP3879462B2 (en) | A / D converter and protective relay using the same | |
US20240055864A1 (en) | Sensors for use in hvdc power transmission networks | |
CN108347158B (en) | Circuit protection system and method | |
SE527895C2 (en) | Method and apparatus for controlled reconnection of circuit breakers | |
EP3227697B1 (en) | Fault detection and direction determination | |
JP6983360B1 (en) | Switchgear | |
US12034396B2 (en) | Fast POR trim correction | |
US20070139051A1 (en) | Circuit arrangement comprising a multi-wire line for supplying current and emitting signals | |
JP5457152B2 (en) | Inverter device | |
JP5637978B2 (en) | A / D converter | |
JP2016220273A (en) | Operation test system for protection relay | |
JPH09261871A (en) | Lead-in bus bar voltage selection method in system control | |
JPS61240870A (en) | Defect detector of motor control system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20201109 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210730 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210803 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210909 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220208 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220308 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7038648 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |