JP7007809B2 - デジタル信号伝送装置、クロック信号伝送装置、及び、受信回路 - Google Patents
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Description
図1は、第1の実施形態のデジタル信号伝送装置10の構成を示す回路図である。本実施形態のデジタル信号伝送装置10は、送信回路1と受信回路2とを備えている。送信回路1と受信回路2とは、一対の信号線3、4によって接続されている。一実施形態では、送信回路1、受信回路2、信号線3、4は、同一のICチップにモノリシックに(monolithically)集積化されていてもよい。他の実施形態では、送信回路1、受信回路2が異なる2つのICチップに集積化され、信号線3、4は、該2つのICチップを接続するように設けられていてもよい。
本実施形態のデジタル信号伝送装置10は、コモンモードノイズに対する耐性が強いように構成されている。留意すべきことは、ノイズには極性があることである。コモンモードノイズには、信号線の電位を上昇させるものと、信号線の電位を低下させるものがある。以下では、信号線の電位を上昇させるノイズの極性を“正極性”といい、信号線の電位を低下させるノイズの極性を“負極性”という。正極性、負極性いずれのコモンモードノイズについても、コモンモードノイズの影響を抑制できることが望ましい。
図3は、第2の実施形態のデジタル信号伝送装置10Aの構成を示す回路図である。第2の実施形態のデジタル信号伝送装置10Aは、第1の実施形態のデジタル信号伝送装置10と類似した構成を有しているが、受信回路2Aの構成、より具体的には、選択出力回路23A及びノイズ検出回路24Aの構成が変更されている。第2の実施形態の受信回路2Aでは、(セレクタ25の出力信号ではなく)AND回路21及びOR回路22の出力信号S1、S2がフリップフロップによってラッチされる。
図5は、第3の実施形態のデジタル信号伝送装置10Bの構成を示す回路図である。第3の実施形態のデジタル信号伝送装置10Bは、第1の実施形態のデジタル信号伝送装置10及び第2の実施形態のデジタル信号伝送装置10Aと類似した構成を有しているが、受信回路2Bの構成、より具体的には、選択出力回路23B及びノイズ検出回路24Bの構成が変更されている。第3の実施形態では、受信回路2Bが、クロック信号CLKを用いずにデジタル信号を受信可能であるように構成されている。
1 :送信回路
2、2A、2B:受信回路
3、4 :信号線
5 :出力ノード
6 :ノイズ検出出力
11、12、13、14:インバータ
21 :AND回路
22 :OR回路
23、23A、23B:選択出力回路
24、24A、24B:ノイズ検出回路
25 :セレクタ
26 :フリップフロップ
27 :XOR回路
28、29、30:フリップフロップ
31 :セレクタ
32 :XOR回路
33 :ラッチ回路
33a、33b:NAND回路
Claims (10)
- 第1デジタル送信信号と、前記第1デジタル送信信号と相補の第2デジタル送信信号とを出力するように構成された送信回路と、
前記第1デジタル送信信号と前記第2デジタル送信信号とを受け取り、受け取った前記第1デジタル送信信号及び前記第2デジタル送信信号に対応するデジタル受信信号を出力ノードに出力するように構成された受信回路
とを具備し、
前記受信回路は、
前記第1デジタル送信信号の論理値と、前記第2デジタル送信信号の論理値と相補の論理値との論理積である論理値を有する第1出力信号を出力するように構成されたAND回路と、
前記第1デジタル送信信号の論理値と、前記第2デジタル送信信号の論理値と相補の論理値との論理和である論理値を有する第2出力信号を出力するように構成されたOR回路と、
前記出力ノードの論理値に応じて前記第1出力信号と前記第2出力信号のうちの一方の出力信号を選択し、前記一方の出力信号に応じて前記デジタル受信信号を前記出力ノードに出力するように構成された選択出力回路
とを備える
デジタル信号伝送装置。 - 請求項1に記載のデジタル信号伝送装置であって、
更に、
前記第1出力信号の論理値と前記第2出力信号の論理値の排他的論理和である論理値を有する第3出力信号を出力するように構成されたXOR回路を具備する
デジタル信号伝送装置。 - 請求項1に記載のデジタル信号伝送装置であって、
前記選択出力回路が、
前記出力ノードの論理値に応じて前記第1出力信号と前記第2出力信号のうちの一方を出力するように構成されたセレクタと、
前記セレクタの出力が接続されたデータ入力と、前記出力ノードが接続されたデータ出力と、クロック信号が入力されるクロック入力とを有するフリップフロップ
とを具備する
デジタル信号伝送装置。 - 請求項1に記載のデジタル信号伝送装置であって、
前記選択出力回路が、
前記第1出力信号が入力されるデータ入力と、クロック信号が入力されるクロック入力とを有する第1フリップフロップと、
前記第2出力信号が入力されるデータ入力と、前記クロック信号が入力されるクロック入力とを有する第2フリップフロップと、
前記出力ノードの論理値に応じて、前記第1フリップフロップのデータ出力から出力される第4出力信号と前記第2フリップフロップのデータ出力から出力される第5出力信号の一方を前記出力ノードに出力するように構成されたセレクタ
を備える
デジタル信号伝送装置。 - 請求項1に記載のデジタル信号伝送装置であって、
前記選択出力回路が、組み合わせ回路として構成されている
デジタル信号伝送装置。 - 第1デジタル送信信号と、前記第1デジタル送信信号と相補の第2デジタル送信信号とを出力するように構成された送信回路と、
前記第1デジタル送信信号と前記第2デジタル送信信号とを受け取り、受け取った前記第1デジタル送信信号及び前記第2デジタル送信信号に対応するデジタル受信信号を出力ノードに出力するように構成された受信回路
とを具備し、
前記受信回路は、
前記第1デジタル送信信号の論理値と、前記第2デジタル送信信号の論理値と相補の論理値との論理積である論理値を有する第1出力信号を出力するように構成されたAND回路と、
前記第1デジタル送信信号の論理値と、前記第2デジタル送信信号の論理値と相補の論理値との論理和である論理値を有する第2出力信号を出力するように構成されたOR回路と、
前記第1出力信号の論理値と前記第2出力信号の論理値の排他的論理和である論理値を有する第3出力信号を出力するように構成されたXOR回路
とを備える
デジタル信号伝送装置。 - 請求項6に記載のデジタル信号伝送装置であって、
前記受信回路が、前記第3出力信号をラッチするラッチ回路を更に備えている
デジタル信号伝送装置。 - 第1クロック信号と、前記第1クロック信号と相補の第2クロック信号とを出力するように構成された送信回路と、
受信回路
とを具備し、
前記受信回路は、
出力ノードと、
前記第1クロック信号の論理値と、前記第2クロック信号の論理値と相補の論理値との論理積である論理値を有する第1出力信号を出力するように構成されたAND回路と、
前記第1クロック信号の論理値と、前記第2クロック信号の論理値と相補の論理値との論理和である論理値を有する第2出力信号を出力するように構成されたOR回路と、
前記出力ノードの論理値に応じて、前記第1出力信号と前記第2出力信号のうちの一方を出力クロック信号として前記出力ノードに出力する組み合わせ回路として構成された選択出力回路
とを備える
クロック信号伝送装置。 - 第1デジタル送信信号と、前記第1デジタル送信信号と相補の第2デジタル送信信号とを受け取り、前記第1デジタル送信信号及び前記第2デジタル送信信号に対応するデジタル受信信号を出力ノードに出力するように構成された受信回路であって、
前記第1デジタル送信信号の論理値と、前記第2デジタル送信信号の論理値と相補の論理値との論理積である論理値を有する第1出力信号を出力するように構成されたAND回路と、
前記第1デジタル送信信号の論理値と、前記第2デジタル送信信号の論理値と相補の論理値との論理和である論理値を有する第2出力信号を出力するように構成されたOR回路と、
前記出力ノードの論理値に応じて前記第1出力信号と前記第2出力信号のうちの一方の出力信号を選択し、前記一方の出力信号に応じて前記デジタル受信信号を前記出力ノードに出力するように構成された選択出力回路
とを備える
受信回路。 - 第1デジタル送信信号と、前記第1デジタル送信信号と相補の第2デジタル送信信号を受け取り、前記第1デジタル送信信号及び前記第2デジタル送信信号に対応するデジタル受信信号を出力ノードに出力するように構成された受信回路であって、
前記第1デジタル送信信号の論理値と、前記第2デジタル送信信号の論理値と相補の論理値との論理積である論理値を有する第1出力信号を出力するように構成されたAND回路と、
前記第1デジタル送信信号の論理値と、前記第2デジタル送信信号の論理値と相補の論理値との論理和である論理値を有する第2出力信号を出力するように構成されたOR回路と、
前記第1出力信号の論理値と前記第2出力信号の論理値の排他的論理和である論理値を有する第3出力信号を出力するXOR回路
とを備える
受信回路。
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