JP2009302703A - コンプリメンタリー光配線システム - Google Patents
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Abstract
【課題】光信号を伝送するのに要する光電力を減少させて低消費電力化を図り、かつ信号伝送特性の高品質化を図るコンプリメンタリー光配線システムを提供する。
【解決手段】本システムは、入デジタル電気入力信号の立ち上がりエッジに同期した第1の電気パルス信号と、デジタル電気入力信号の立ち下がりエッジに同期した第2の電気パルス信号とを生成する送信回路2と、第1の電気パルス信号を第1の光信号に変換する第1の発光素子3と、第2の電気パルス信号を第2の光信号に変換する第2の発光素子4と、第1の光信号を伝送する第1の光伝送路5と、第2の光信号を伝送する第2の光伝送路6と、第1の光伝送路5にて伝送された第1の光信号を第3の電気パルス信号に変換する第1の受光素子7と、第2の光伝送路6にて伝送された第2の光信号を第4の電気パルス信号に変換する第2の受光素子8と、第3および第4の電気パルス信号に同期させて、デジタル電気入力信号に対応するデジタル電気出力信号を生成して出力端子9から出力する受信回路10と、を備える。
【選択図】図1
【解決手段】本システムは、入デジタル電気入力信号の立ち上がりエッジに同期した第1の電気パルス信号と、デジタル電気入力信号の立ち下がりエッジに同期した第2の電気パルス信号とを生成する送信回路2と、第1の電気パルス信号を第1の光信号に変換する第1の発光素子3と、第2の電気パルス信号を第2の光信号に変換する第2の発光素子4と、第1の光信号を伝送する第1の光伝送路5と、第2の光信号を伝送する第2の光伝送路6と、第1の光伝送路5にて伝送された第1の光信号を第3の電気パルス信号に変換する第1の受光素子7と、第2の光伝送路6にて伝送された第2の光信号を第4の電気パルス信号に変換する第2の受光素子8と、第3および第4の電気パルス信号に同期させて、デジタル電気入力信号に対応するデジタル電気出力信号を生成して出力端子9から出力する受信回路10と、を備える。
【選択図】図1
Description
本発明は、デジタル電気入力信号を光信号に変換して光伝送路を介して伝送するコンプリメンタリー光配線システムに関する。
近年、LSIチップ間の信号伝送における遅延や損失、ノイズなどの問題が重要視されており、特に、パーソナルコンピュータや携帯電話等のモバイル通信機器においては、各種無線電波信号と機器内の電気信号のノイズ干渉が問題となっている。より具体的には、電磁ノイズを放射することで他の電子機器・回路に影響を与えるEMI(Electromagnetic Interference:電磁干渉)や、他の電子機器・回路からの電磁ノイズにより影響を受けるEMS(Electromagnetic Susceptibility:電磁妨害感受性)が問題となっている。このため、EMIとEMSの両立を図るEMC(Electromagnetic Compatibility:電磁的両立性)という概念が、機器設計の場においてますます重要になってきている。
こうした状況の中、高速・低損失であるだけでなく、電磁ノイズフリーでもある光信号をLSIチップ間の信号伝送に適用しようとする機運が高まっている。しかしながら、モバイル機器においてはバッテリー等の有限の電力源が使用されるため、機器内の電子部品は低消費電力であることが強く求められる。これは光を信号伝送手段として用いる場合においても同様である。これまでに、例えば特許文献1、2に記載されたコンプリメンタリー光配線方式や、特許文献3、4、5、6などの光配線方式が提案されている。
特開平3−58532号公報
特開2001−285195号公報
特開平7−38504号公報
特開昭54−152901号公報
特開昭60−74825号公報
米国特許4,397,042公報
本発明は、光信号を伝送するのに要する光電力を減少させて低消費電力化を図り、かつ信号伝送特性の高品質化を図るコンプリメンタリー光配線システムを提供するものである。
本発明の一態様によれば、デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させた遅延信号と前記デジタル電気入力信号とを合成することにより、前記デジタル電気入力信号の立ち上がりエッジに同期した第1の電気パルス信号と、前記デジタル電気入力信号の立ち下がりエッジに同期した第2の電気パルス信号とを生成する送信回路と、前記第1の電気パルス信号を第1の光信号に変換する第1の発光素子と、前記第2の電気パルス信号を第2の光信号に変換する第2の発光素子と、前記第1の光信号を伝送する第1の光伝送路と、前記第2の光信号を伝送する第2の光伝送路と、前記第1の光伝送路にて伝送された前記第1の光信号を第3の電気パルス信号に変換する第1の受光素子と、前記第2の光伝送路にて伝送された前記第2の光信号を第4の電気パルス信号に変換する第2の受光素子と、前記第3および第4の電気パルス信号に同期させて、前記デジタル電気入力信号に対応するデジタル電気出力信号を生成する受信回路と、を備えることを特徴とするコンプリメンタリー光配線システムが提供される。
また、本発明の一態様によれば、デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させた第1の遅延信号と前記デジタル電気入力信号とを合成することにより、前記デジタル電気入力信号の立ち上がりエッジに同期したタイミングで第1の電気パルス信号を生成する第1の送信部と、前記デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させた第2の遅延信号と前記デジタル電気入力信号とを合成することにより、前記デジタル電気入力信号の立ち下がりエッジに同期したタイミングで第2の電気パルス信号を生成する第2の送信部と、を有する送信回路と、前記第1の電気パルス信号に同期した第1の光信号を生成する第1の発光素子と、前記第2の電気パルス信号に同期した第2の光信号を生成する第2の発光素子と、前記第1の光信号を伝送する第1の光伝送路と、前記第2の光信号を伝送する第2の光伝送路と、前記第1の光伝送路にて伝送された前記第1の光信号を第3の電気パルス信号に変換する第1の受光素子と、前記第2の光伝送路にて伝送された前記第2の光信号を第4の電気パルス信号に変換する第2の受光素子と、前記第3および第4の電気パルス信号に同期させて、前記デジタル電気入力信号に対応するデジタル電気出力信号を生成する受信回路と、を備えることを特徴とするコンプリメンタリー光配線システムが提供される。
また、本発明の一態様によれば、デジタル電気入力信号の立ち上がりエッジに同期して論理が反転する第1の分周信号を生成する第1の分周回路と、前記デジタル電気入力信号の立ち下がりエッジに同期して論理が反転する第2の分周信号を生成する第2の分周回路と、前記第1の分周信号の論理変化に同期したタイミングで第1の電気パルス信号を生成する第1の電気パルス信号生成回路と、前記第2の分周信号の論理変化に同期したタイミングで第2の電気パルス信号を生成する第2の電気パルス信号生成回路と、を有する送信回路と、前記第1の電気パルス信号に同期した第1の光信号を生成する第1の発光素子と、前記第2の電気パルス信号に同期した第2の光信号を生成する第2の発光素子と、前記第1の光信号を伝送する第1の光伝送路と、前記第2の光信号を伝送する第2の光伝送路と、前記第1の光伝送路にて伝送された前記第1の光信号を第3の電気パルス信号に変換する第1の受光素子と、前記第2の光伝送路にて伝送された前記第2の光信号を第4の電気パルス信号に変換する第2の受光素子と、前記第3および第4の電気パルス信号に同期させて、前記デジタル電気入力信号に対応するデジタル電気出力信号を生成する受信回路と、を備えることを特徴とするコンプリメンタリー光配線システムが提供される。
また、本発明の一態様によれば、デジタル電気入力信号の立ち上がりエッジおよび立ち下がりエッジに同期した第1および第2の電気パルス信号を生成する送信回路と、前記第1の電気パルス信号に同期した第1の光信号を生成する第1の発光素子と、前記第2の電気パルス信号に同期した第2の光信号を生成する第2の発光素子と、前記第1の光信号を伝送する第1の光伝送路と、前記第2の光信号を伝送する第2の光伝送路と、前記第1の光伝送路にて伝送された前記第1の光信号を第3の電気パルス信号に変換する第1の受光素子と、前記第2の光伝送路にて伝送された前記第2の光信号を第4の電気パルス信号に変換する第2の受光素子と、前記第3および第4の電気パルス信号に同期させて前記デジタル電気入力信号に対応するデジタル電気出力信号を生成するデジタル受信信号生成回路と、前記デジタル電気出力信号のピーク電圧が所定の基準電圧を超えたか否かを示すフィードバック信号を生成するフィードバック信号発生回路と、を有する受信回路と、前記送信回路と前記受信回路とに接続されて、前記フィードバック信号を前記受信回路から前記送信回路に伝送するフィードバック信号伝送路と、を備え、前記送信回路は、前記フィードバック信号に基づいて、前記第1および第2の光信号の光出力量を制御する制御回路を有することを特徴とするコンプリメンタリー光配線システムが提供される。
本発明によれば、光信号を伝送するのに要する光電力を減少させて低消費電力化を図ることができるとともに、信号伝送特性の高品質化が可能になる。
まず、光信号を伝送する手法として従来から種々提案されている特許文献1〜6について、本発明の各実施形態との相違点を簡単に説明しておく。
特許文献1および2では、デジタル電気入力信号の遷移時に流れるCR微分電流によって2つのダイオード型発光素子を交互に発光させ、デジタル電気入力信号の立ち上がり情報と立ち下がり情報のみを信号伝達することで、光電力の大幅な低減を図っている。しかしながら、特許文献1および2の技術は、パターン効果による波形歪みや時定数制限による発光電流量不足、さらにはバースト動作時の突入電流による過大パルス発生などの、信号伝送特性を悪化させる各種問題を抱えている。
具体的に説明すると、CR微分電流の減衰時間はCR時定数に比例しているため、キャパシタと発光素子のそれぞれが有する容量の合計Cと、発光素子それぞれが有する抵抗Rの積で決まるCR時定数が、デジタル電気入力信号の最小パルス幅に比べて十分に小さくなければならない。CR時定数が十分に小さくないと、短い時間間隔でCR微分電流パルスが連続した場合に、これらパルス同士に重なりが生じ、後続のCR微分電流波形が変化してしまう。すなわち、電気入力パルスの波形(パルス間隔)に依存してCR微分電流の波形が変化する、所謂パターン効果が生じる。
また、例えば1Gbpsを超える(最小ビット幅が1nsよりも小さい)高速電気入力パルスに対しては、CR時定数を十分に小さくするためにキャパシタの容量を極端に小さくしなければならないが、このとき発光素子の発光に必要な発光電流を十分に発生させることが困難である。
さらに、ダイオード型発光素子特有のオン電圧特性(立ち上がり電圧VF)に起因して、キャパシタが完全に放電している状態(キャパシタ電圧〜0V)から動作状態(キャパシタ電圧〜VF)に至るバースト動作時に、VF分を充電するための大きな突入電流が流れ、過大パルスが生成されやすい。
このように、特許文献1および2には信号伝送特性の悪化につながる各種の課題があるが、本発明では、後述のように微分処理を行わずにパルス信号を生成することで、その解決を図っている。
特許文献3には、クロック信号とデータ信号をそれぞれパルス化し、光伝送する光配線回路が開示されている。パルス化により、デジタル電気入力信号をそのまま光伝送する一般的な光配線よりも消費電力の低減が可能である。しかし、データ信号のパルス化は、パルス化されたクロック信号を用いてクロック周期で成されるため、“1111・・・・”と続く連続ビットのデータ信号を送信する場合には、ビットごとに光信号が生成されてしまう。そのため、本発明のようにデジタル電気入力信号の立ち上がり情報と立ち下がり情報のみ光伝送する場合と比べて、消費電力低減の効果が著しく小さい。すなわち、本発明に係るコンプリメンタリー光配線システムでは、信号の遷移確率(立ち上がり、および立ち下がりの頻度)が低いNRZ方式のデジタル電気入力信号において大幅な光電力低減が可能であるのに対し、特許文献3はその効果を全く享受することができない。
さらに特許文献3では、受信側にて生成されるデータ信号が必ずRZ方式となるため、NRZ方式のデータ信号伝送のためには受信側にRZ方式からNRZ方式への変換回路が別途必要になり、機器コストが増大するおそれがある。
なお、特許文献3はCR微分電流を用いないため、特許文献1,2で述べたパターン効果、発光電流量不足、過大パルス発生等の問題を回避することが可能である。しかしながら、パルス化されたクロック信号を用いてデータ信号をパルス化しており、送信側回路にクロック信号入力が必須である。また、受信側でのデータ信号再生にもクロック信号を用いており、データ信号のみならずクロック信号も光伝送する必要がある。そのため、送信回路や受信回路が複雑化するだけでなく、光信号の伝送媒体にクロック信号線が必要となり、伝送媒体の小型化が困難になる。さらに、遷移確率が最も高いクロック信号伝送のために、消費電力が増大する。これに対し本発明は、後述のようにデジタル電気入力信号のみでのパルス化が可能であり、クロック信号等、別の信号入力および伝送を必ずしも必要としない。
特許文献4には、クロック信号とデータ信号それぞれを、クロック信号と等しい周期を有する別々のゲート信号でそれぞれパルス化し、光信号に変換して伝送する技術が開示されている。特許文献4では、新たにゲート信号を生成する必要があるため、回路が複雑なものになる。また特許文献3と同様、デジタル電気入力信号の連続ビットの送信において、ビットごとに光パルスが生成されるため、消費電力低減の効果が著しく小さい。受信側にて生成されるデータ信号は必ずRZ方式となってしまうため、NRZ方式の信号伝送のためには、受信側にRZ方式からNRZ方式への変換回路が別途必要になる。さらに、データ信号のみならずクロック信号も光伝送する必要があり、伝送媒体が大型化するとともに、低消費電力化の効果が著しく小さい。
特許文献5には、デジタル電気入力信号を微分処理して、デジタル電気入力信号の立ち上がりエッジと立ち下がりエッジでパルス信号を生成し、生成されたパルス信号を光信号に変換する技術が開示されている。本発明と異なり、特許文献5では、立ち上がりエッジに対応する光パルスと立ち下がりエッジに対応する光信号が共に同じ光伝送路で伝送される。そのため受信側回路は、伝送されてきた光信号がデジタル電気入力信号の立ち上がりエッジと立ち下がりエッジのどちらに相当するか識別することができず、光信号が到達する度にデジタル電気出力信号の立ち上げ、立ち下げを順に行うのみである。その結果、例えばノイズの影響により受信側が光信号を1つでも受信し損ねると、それ以降デジタル電気出力信号を正しく生成することができなくなってしまう。さらに、デジタル電気入力信号のパルス幅が狭い場合には、立ち上がりエッジに対応する光信号と立ち下がりエッジに対応する光信号が干渉し合って、光伝送および光信号受信に問題が発生するおそれがある。
特許文献6には、デジタル電気入力信号の「1」(ハイ)と「0」(ロウ)を、一定電位に対してそれぞれ逆極性となるようにパルス化し、光伝送する光配線回路が開示されている。パルス化により、デジタル電気入力信号をそのまま光伝送する一般的な光配線よりも低消費電力になる可能性がある。しかしながら特許文献6では、連続するパルス間などのパルス非伝送時は、正極性パルスと負極性パルスの中間の強度を有する光信号を生成する。そのため、本発明のようにパルスのみ光信号伝送する場合に比べて、消費電力低減の効果が著しく小さい。
本発明によれば、上述した従来技術の様々な課題を解決し、消費電力の低減と信号伝送特性の高品質化を両立することが可能なコンプリメンタリー光配線システムが提供される。以下、図面を参照しながら、本発明の実施形態について詳細を説明する。
(第1の実施形態)
図1は本発明の第1の実施形態に係るコンプリメンタリー光配線システムの概略構成を示すブロック図、図2は図1のシステム内部のノードA〜Dのタイミング図である。図1のシステムは、入力端子1から入力されたデジタル電気入力信号の最小パルス幅よりも短い時間だけデジタル電気入力信号を遅延させた遅延信号とデジタル電気入力信号とを合成することにより、デジタル電気入力信号の立ち上がりエッジに同期し、遅延時間相当のパルス幅を有する第1の電気パルス信号と、デジタル電気入力信号の立ち下がりエッジに同期し、遅延時間相当のパルス幅を有する第2の電気パルス信号とを生成する送信回路2と、第1の電気パルス信号を第1の光信号に変換する第1の発光素子3と、第2の電気パルス信号を第2の光信号に変換する第2の発光素子4と、第1の光信号を伝送する第1の光伝送路5と、第2の光信号を伝送する第2の光伝送路6と、第1の光伝送路5にて伝送された第1の光信号を第3の電気パルス信号に変換する第1の受光素子7と、第2の光伝送路6にて伝送された第2の光信号を第4の電気パルス信号に変換する第2の受光素子8と、第3および第4の電気パルス信号に同期させて、デジタル電気入力信号に対応するデジタル電気出力信号を生成して出力端子9から出力する受信回路10と、を備えている。
図1は本発明の第1の実施形態に係るコンプリメンタリー光配線システムの概略構成を示すブロック図、図2は図1のシステム内部のノードA〜Dのタイミング図である。図1のシステムは、入力端子1から入力されたデジタル電気入力信号の最小パルス幅よりも短い時間だけデジタル電気入力信号を遅延させた遅延信号とデジタル電気入力信号とを合成することにより、デジタル電気入力信号の立ち上がりエッジに同期し、遅延時間相当のパルス幅を有する第1の電気パルス信号と、デジタル電気入力信号の立ち下がりエッジに同期し、遅延時間相当のパルス幅を有する第2の電気パルス信号とを生成する送信回路2と、第1の電気パルス信号を第1の光信号に変換する第1の発光素子3と、第2の電気パルス信号を第2の光信号に変換する第2の発光素子4と、第1の光信号を伝送する第1の光伝送路5と、第2の光信号を伝送する第2の光伝送路6と、第1の光伝送路5にて伝送された第1の光信号を第3の電気パルス信号に変換する第1の受光素子7と、第2の光伝送路6にて伝送された第2の光信号を第4の電気パルス信号に変換する第2の受光素子8と、第3および第4の電気パルス信号に同期させて、デジタル電気入力信号に対応するデジタル電気出力信号を生成して出力端子9から出力する受信回路10と、を備えている。
送信回路2は、後述の実施形態で具体的に説明するように、微分処理は行わずに、ロジック回路やトランジスタを用いて第1および第2の電気パルス信号を生成するため、微分処理に特有の時定数制限による発光電流量不足やパターン効果による波形歪み、さらにはバースト動作時の突入電流による過大パルス発生などの、信号伝送特性を悪化させる問題を抑制できる。送信回路2が生成する第1および第2の電気パルス信号のパルス幅は、デジタル電気入力信号の最小パルス幅よりも狭いため、送信回路2は短パルス発生回路と呼ぶこともできる。送信回路2(もしくはその一部)は、1個のICチップからなるドライバICで実現可能である。その場合、ドライバICの中に別の回路(機能)を含んでも良い。例えば、ドライバICの信号入力部にパラレル−シリアル信号入力変換回路を有しても良い。
第1および第2の発光素子3,4は、それぞれ別個の部品で構成してもよいし、2個を1つのウェハ上に集積した発光素子アレイであってもよい。第1および第2の光伝送路5,6は、光ファイバでも、光導波路でもよい。第1および第2の受光素子7,8も、それぞれ別個の部品で構成してもよいし、2個を1つのウェハ上に集積した受光素子アレイであってもよい。
受信回路10は、第1の受光素子7のアノードと第2の受光素子8のカソードとの接続経路上の電圧を入力端に取り込んで増幅する増幅回路11を有する。増幅回路11は、例えばCMOS回路で構成され、その入力端は容量性の負荷を有する。増幅回路11の入力端は、立ち上がりエッジに同期した第1の電気パルス信号に対応する第1の光信号を受光する第1の受光素子7の受光電流によって充電され、立ち下がりエッジに同期した第2の電気パルス信号に対応する第2の光信号を受光する第2の受光素子8の受光電流によって放電される。これにより、デジタル電気入力信号と同じ論理情報を有するパルス電圧波形が増幅回路11の入力端に生成される。この電圧波形を増幅回路11にて増幅することにより、デジタル電気出力信号が生成される。受信回路10(もしくはその一部)は、1個のICチップからなるレシーバICで実現可能である。その場合、レシーバICの中に、別の回路(機能)を含んでも良い。例えば、レシーバICの信号出力部にシリアル−パラレル信号出力変換回路を有しても良い。
図2は、デジタル電気入力信号A、第1の電気パルス信号B、第2の電気パルス信号C、デジタル電気出力信号Dの信号波形を示している。図示のように、第1の電気パルス信号Bは、デジタル電気入力信号Aの立ち上がりエッジに同期した短パルスである。第2の電気パルス信号Cは、デジタル電気入力信号Aの立ち下がりエッジに同期した短パルスである。デジタル電気出力信号Dは、第1の電気パルス信号Bの立ち上がりエッジに同期して立ち上がり、第2の電気パルス信号Cの立ち上がりエッジに同期して立ち下がるパルスを発生する。これにより、デジタル電気出力信号Dはデジタル電気入力信号Aと同等の信号になる。
なお、実際の動作においては、第1および第2の電気パルス信号の生成、第1および第2の光信号の生成および伝達、第3および第4の電気パルス信号の生成、およびデジタル電気出力信号の生成といった各回路における信号生成・伝達に一定の時間を要するため、各ノードにおける信号のタイミングは必ずしも図2に示したものになるとは限らない。しかしながら、このようなタイミングのずれは本発明の趣旨とは別次元の問題であるため、特に断らない限り、以後無視することとする。
このように、第1の実施形態では、デジタル電気入力信号の立ち上がりエッジと立ち下がりエッジの情報のみを第1および第2の光信号として、それぞれ専用の第1および第2の光伝送路5,6を介して受信回路10に伝送するため、第1および第2の発光素子3,4の発光頻度および発光時間が少なくて済み、光電力の削減が図れる。
本実施形態では、デジタル電気入力信号の最小パルス幅よりも短い時間だけデジタル電気入力信号を遅延させた遅延信号とデジタル電気入力信号とを合成して、遅延時間相当のパルス幅を有する第1および第2の電気パルス信号を生成している。仮に、デジタル電気入力信号の最小パルス幅と等しいかそれよりも長い時間だけデジタル電気入力信号を遅延させたとすると、デジタル電気入力信号と遅延信号の間で、同じ最小パルス(1ビット単パルス)の時間的重なりがなくなる(例えば、デジタル電気入力信号においてある最小パルスが立ち下がると同時かその後に、遅延信号において同じ最小パルスが立ち上がる)ため、パルス合成が困難になる。さらにこの場合、デジタル電気入力信号の立ち上がりエッジに対応した第1の光信号が立ち下がる前に、立ち下がりエッジに対応した第2の光信号が発生し、両者に時間的重なりが生じるため、受信回路におけるデジタル電気出力信号の生成も困難になる。これらの結果、送信回路および受信回路が複雑なものとなり、ジッタ・ノイズの増大や、回路面積の増大を招く。本実施形態では、デジタル電気入力信号の最小パルス幅よりも短い時間だけデジタル電気入力信号を遅延させた遅延信号を用いて、第1および第2の電気パルス信号を生成しているため、上述の問題は生じない。
なお、上述の遅延時間がデジタル電気入力信号の最小パルス幅とほぼ等しい場合、第1および第2の電気パルス信号のパルス幅は、デジタル電気入力信号の最小パルス幅とほぼ等しくなる。この場合、デジタル電気入力信号の最小パルスを送る場合に、第1および第2の電気パルス信号のパルス幅の合計が、デジタル電気入力信号の最小パルス2ビット相当になり、1ビットの信号伝送に2ビット分の信号伝送エネルギーを消費するという低消費電力化と逆転的な状況が生じてしまう。しかしながら、LSI等の論理回路で用いられるデジタル信号は一般的にNRZ信号が用いられており、連続ビットデータ(“1111・・・”、“0000・・・”)ではビット間に立ち上がりエッジや立ち下がりエッジがなく、その間のパルス信号伝送が不要になる。従ってこの場合、デジタル電気入力信号の平均連続ビット長が2ビット以上であれば、デジタル電気入力信号をそのまま光伝送する一般的な光配線よりも消費電力が低減可能となる。さらに、第1および第2の電気パルス信号のパルス幅が、デジタル電気入力信号の最小パルス幅とほぼ等しいため、デジタル電気入力信号のビットレートを光配線経路(第1および第2の発光素子3,4から第1および第2の光伝送路5,6を介して第1および第2の受光素子7,8に至る経路)の最高伝送帯域まで上げることが可能になり、消費電力の低減を図りながら、高い伝送帯域を確保できる。
本実施形態では、デジタル電気入力信号の立ち上がりエッジ情報と立ち下がりエッジ情報とを別々の光伝送路で伝送するため、伝送されてきた光パルスが、デジタル電気入力信号の立ち上がりエッジと立ち下がりエッジのどちらに相当するかを容易に識別することができる。そのため、例えばノイズの影響により、受信側が光パルスを1つもしくは複数受信し損ねても、後続の光パルスを受信すれば、デジタル電気出力信号を正しく生成することができるようになる。また、デジタル電気入力信号のパルス幅が狭い場合でも、立ち上がりエッジに対応する光パルスと立ち下がりエッジに対応する光パルスが干渉し合あうおそれが無い。
本実施形態の送信回路2は、微分処理を行わずに第1および第2の電気パルス信号を生成し、時定数制限による発光電流量不足やパターン効果による波形歪み、さらにはバースト動作時の突入電流による過大パルス発生などの問題は生じないため、第1および第2の電気パルス信号の電圧振幅は非常に安定的で、伝送エラーを防止できる。
本実施形態では、立ち上がりエッジに対応する第1の電気パルス信号を第1の発光素子3に与えるための電気線路と、立ち下がりエッジに対応する第2の電気パルス信号を第2の発光素子4に与えるための電気線路とを別個に設けている。そのため、第1および第2の発光素子3,4の各アノード部は回路的に独立であり、両発光素子に対して別個にバイアス電流を供給することが可能である。これにより、特許文献1,2に示された回路のように発光素子が直列接続された場合と比べて、バイアス電流を与えるのに必要な電源電圧を半分程度(例えば1.5〜2.0V)に抑えることができ、通常の電子機器に供給される電源電圧のみで十分に対応可能な光配線システムを構成することができる。
第1の実施形態では、デジタル電気入力信号の最小パルス幅よりも短い時間だけデジタル電気入力信号を遅延させた遅延信号を用いたが、遅延信号の遅延時間を、デジタル電気入力信号の最小パルス幅の1/2以下に設定すると、以下の効果が得られる。
遅延信号の遅延時間をデジタル電気入力信号の最小パルス幅の1/2以下に設定すると、デジタル電気入力信号の立ち上がりエッジに同期した第1の電気パルス信号のパルス幅と、立ち下がりエッジに同期した第2の電気パルス信号のパルス幅が、デジタル電気入力信号の最小パルス幅の半分以下になる。そのため、デジタル電気入力信号の最小パルス(1ビット単パルス)を伝送する場合にも、立ち上がりエッジに同期した第1の電気パルス信号のパルス幅と、立ち下がりエッジに同期した第2の電気パルス信号のパルス幅の合計が、デジタル電気入力信号の最小パルス1ビット相当以下になり、すべてのビットパターンに対して、デジタル電気入力信号をそのまま光伝送する一般的な光配線よりも消費電力を低減できる。ただしこの場合、デジタル電気入力信号のビットレートは、光配線経路(第1および第2の発光素子3,4から第1および第2の光伝送路5,6を介して第1および第2の受光素子7,8に至る経路)の最高伝送帯域の1/2以下に制限される。しかしながら、光配線の伝送品質の良さ(例えば、耐電磁ノイズ特性)を生かしながら、最高ビットレートよりも消費電力の低減が要望されるような用途、例えば電池で駆動するモバイル機器などにおいて、連続駆動時間を長時間化するなどの高い効果を発揮する。
このように、第1および第2の電気パルス信号を生成するのに用いる遅延信号の遅延時間は、用途に応じて適宜選定するのが望ましく、本実施形態に係るコンプリメンタリー光配線装置を内蔵する機器やシステムに応じて最適値を設定するのが望ましい。特に、LSI等の論理回路で一般的に用いられるNRZ信号を用いたデジタル機器においては、遅延信号の遅延時間をデジタル電気入力信号の最小パルス幅(1ビット相当)以下にすることで、消費電力の低減が期待できる。
(第2の実施形態)
第2の実施形態は、第1の実施形態の具体例である。
第2の実施形態は、第1の実施形態の具体例である。
図3は本発明の第2の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図、図4は図3に示した各部のタイミング図である。図3では、図1と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
図3のコンプリメンタリー光配線システムは、送信回路2と受信回路10の内部構成に特徴がある。図3の送信回路2は、単一信号(シングルエンド信号)であるデジタル電気入力信号を差動信号に変換する差動変換バッファ12と、差動信号を構成する一対の信号のそれぞれを遅延させる第1および第2の遅延回路13,14と、第1の電気パルス信号を生成するための縦続接続されたNMOSトランジスタQ1,Q2と、第1の発光素子3にバイアス電流を供給する抵抗素子15と、第2の電気パルス信号を生成するための縦続接続されたNMOSトランジスタQ3,Q4と、第2の発光素子4にバイアス電流を供給する抵抗素子16とを有する。
差動変換バッファ12は、デジタル電気入力信号と同じ論理の信号を第1の差動出力端子から出力し、デジタル電気入力信号の反転信号を第2の差動出力端子から出力する。
第1の遅延回路13は第2の差動出力端子から出力された信号A’を遅延させ、第2の遅延回路14は第1の差動出力端子から出力された信号Aを遅延させる。第1および第2の遅延回路13,14は、例えば、図5に示すような抵抗素子RとキャパシタCで構成されるRC遅延回路や、インバータ回路を直列に偶数段接続したバッファ回路などで構成可能であるが、具体的な回路構成は特に限定されない。
MOSトランジスタQ1,Q2は、第1の発光素子3のカソードと接地端子の間に縦続接続されており、MOSトランジスタQ1のゲートは第1の差動出力端子に接続され、MOSトランジスタQ2のゲートは第1の遅延回路13の出力端子に接続されている。
MOSトランジスタQ3,Q4は、第2の発光素子4のカソードと接地端子の間に縦続接続されており、MOSトランジスタQ3のゲートは第2の差動出力端子に接続され、MOSトランジスタQ4のゲートは第2の遅延回路14の出力端子に接続されている。
第1の発光素子3のカソードと接地端子の間には抵抗素子15が、第2の発光素子4のカソードと接地端子の間には抵抗素子16が接続されている。これら抵抗素子15,16は、第1および第2の発光素子3,4にバイアス電流を流すためのものである。バイアス電流は、第1および第2の発光素子3,4のアノード−カソード間の電圧が第1および第2の発光素子3,4のオン電圧(電流立ち上がり電圧)になる程度(例えば100μA)でよい。これにより、バイアス電流を供給しない場合と比べて、第1および第2の発光素子3,4のインピーダンスを例えば1/10に低減することができ、第1および第2の発光素子3,4の発光を制御するMOSトランジスタQ1〜Q4の駆動負荷を低減できるとともに、第1および第2の発光素子3,4のダイオード電流が立ち上がる領域よりも上の比較的線形な微分抵抗領域で変調処理を行うことが可能になる。なお、抵抗素子15,16は固定抵抗であっても可変抵抗であっても良い。抵抗素子15,16が可変抵抗の場合、バイアス電流量を制御することによって、発光に要する電流量や、発光強度の調整が可能である。
図4に示すように、第1の差動出力端子から出力された信号AおよびB(共にデジタル電気入力信号と同等)が時刻t1でロウからハイになると、第1の遅延回路13の出力Cは、時刻t1よりも遅れて時刻t2のときにハイからロウに変化する。このとき、MOSトランジスタQ1,Q2は、時刻t1〜t2の間のみ共にオンして、MOSトランジスタQ1,Q2に電流(第1の電気パルス信号)Dが流れる。この電流により、第1の発光素子3は光短パルス(第1の光信号)を生成する。
また、デジタル電気入力信号Aが時刻t3でハイからロウになると(信号A’およびEがロウからハイになると)、第2の遅延回路14の出力Fは、時刻t3よりも遅れて時刻t4のときにハイからロウに変化する。このとき、MOSトランジスタQ3,Q4は、時刻t3〜t4の間のみ共にオンして、MOSトランジスタQ3,Q4に電流(第2の電気パルス信号)Gが流れる。この電流により、第2の発光素子4は光短パルス(第2の光信号)を生成する。
図3の受信回路10は、第1の受光素子7のアノードに接続される抵抗素子18と、第2の受光素子8のアノードに接続される抵抗素子20と、SRフリップフロップ21とを有する。抵抗素子18,20は、第1および第2の受光素子7,8を流れる電流を電圧に変換するためのものである。
SRフリップフロップ21は、図3に示したように例えば2つのインバータ回路17,19と2つのNAND回路から構成される。インバータ回路17は入力端子Sに入力された信号を反転し、インバータ回路19は入力端子Rに入力された信号を反転する。SRフリップフロップ21は、入力端子Sに入力される信号がロウからハイになると出力端子Qから出力される信号がロウからハイになり(セット動作と呼ばれる)、入力端子Rに入力される信号がロウからハイになると出力端子Qから出力される信号がハイからロウになる(リセット動作と呼ばれる)。したがって、SRフリップフロップ21の出力端子Qは、第3の電気パルス信号がハイに遷移するとハイになり、第4の電気パルス信号がハイに遷移するとロウになる。このようにして出力端子9aから出力される信号がデジタル電気出力信号である。
受信回路10の出力は、SRフリップフロップ21のQ端子の出力信号のみのシングルエンド出力でもよいが、SRフリップフロップ21にQ端子と/Q(Qの反転)端子の両方が設けられている場合には、/Q端子9bからデジタル電気出力信号の反転信号をデジタル電気出力信号と共に出力してもよい(図3の点線)。この場合、デジタル電気出力信号が差動出力で得られる。
図3は、送信回路2に入力されるデジタル電気入力信号がシングルエンド信号である例を示しているが、これは差動信号であってもよい。この場合、差動変換バッファ12が不要となる。あるいは、差動変換バッファ12の代わりに、差動信号のデジタル電気入力信号を増幅する差動バッファを設けてもよい。差動信号のデジタル電気入力信号が入力される場合は、通常はデジタル電気出力信号も差動信号にするが、シングルエンド信号としてもよい。
図3では、2つのトランジスタを遅延時間差をもたせて駆動する例を示したが、1個のトランジスタだけで第1または第2の電気パルス信号を生成することも可能である。例えば、図6は図3の変形例を示すコンプリメンタリー光配線システムの概略構成を示す回路図、図7は図6に示した各部のタイミング図である。図6のシステムは、送信回路2の内部構成が図3とは異なっており、それ以外は図3と同じである。図6の送信回路2は、差動変換バッファ12と、第1および第2の遅延回路13,14と、NOR回路22,23と、NMOSトランジスタQ5,Q6とを有する。
第1の遅延回路13は、差動変換バッファ12の第1の差動出力端子から出力された信号A(デジタル電気入力信号と同等)を遅延させる。NOR回路22は、第1の遅延回路13の出力信号Bと、差動変換バッファ12の第2の差動出力端子から出力された信号C(A’)( デジタル電気入力信号の反転)との間でNOR演算を行った結果の信号を出力する。NOR回路22は、第1の遅延回路13の出力信号Bとデジタル電気入力信号の反転信号Cとが共にロウのときにハイを出力する。
第2の遅延回路14は、第2の差動出力端子から出力された信号A’を遅延させる。NOR回路23は、第2の遅延回路14の出力信号Eと第1の差動出力端子から出力された信号F(A)( デジタル電気入力信号と同等)との間でNOR演算を行った結果の信号を出力する。NOR回路23は、第2の遅延回路14の出力信号Eとデジタル電気入力信号と同等信号Fとが共にロウのときにハイを出力する。
NOR回路22の出力信号はMOSトランジスタQ5のゲートに入力され、NOR回路23の出力信号はMOSトランジスタQ6のゲートに入力される。これにより、MOSトランジスタQ5は、デジタル電気入力信号の立ち上がりエッジから短期間だけオンし、第1の電気パルス信号Dを生成し、第1の光信号が生成されるとともに、MOSトランジスタQ6は、デジタル電気入力信号の立ち下がりエッジから短期間だけオンし、第2の電気パルス信号Gを生成し、第2の光信号が生成される。
このように、図6の回路は、結果的には図3と同様のタイミングで動作し、得られる効果も同様である。
図3と図6においては、受光電流が抵抗素子によって電圧変換される、所謂ハイインピーダンス回路で受信回路10が構成される例を示したが、アンプと負帰還の抵抗素子によって構成されるトランスインピーダンス回路を採用してもよい。例えば、図8は図3の変形例であり、受信回路10をトランスインピーダンス構成にした場合の概略構成を示す回路図である。図8の受信回路10は、図3の抵抗素子18の代わりに、第1の受光素子7のアノードが負側入力端子1に接続されたオペアンプ24と、このオペアンプ24の入出力端子間に介挿される抵抗素子25とを有し、図3の抵抗素子20の代わりに、第2の受光素子8のアノードが負側入力端子1に接続されたオペアンプ26と、このオペアンプ26の入出力端子間に介挿される抵抗素子27とを有する。オペアンプ24,26の正側入力端子はいずれも接地されている。
このように、図8の受信回路10では、オペアンプ24と抵抗素子25、およびオペアンプ26と抵抗素子27を設けることで、トランスインピーダンス方式を実現している。トランスインピーダンス方式の場合、抵抗素子25,27の抵抗値により信号ゲインが決定され、図3のハイインピーダンス方式よりも広帯域動作が可能で、雑音が少ないという特性がある。
なお、図6の受信回路10も、図8と同様のトランスインピーダンス方式の受信回路10に変更可能である。
図9は図3または図6のシステムを実装したコンプリメンタリー光配線モジュールの一例を示す斜視図である。図9のモジュールは、フレキシブルプリント基板(FPC:Flexible Printed Circuits)上に実装された送信回路2を内蔵する送信側ドライバIC28と、第1および第2の発光素子3,4を内蔵する発光素子アレイ29と、第1および第2の受光素子7,8を内蔵する受光素子アレイ30と、受信回路10を内蔵する受信側レシーバIC31とを備えている。
発光素子アレイ29と受光素子アレイ30の間の第1および第2の光伝送路5,6はそれぞれ、第1および第2の光導波路32,33で形成されている。これら第1および第2の光導波路32,33の全長は、例えば10〜20cmである。FPCの両端には、送信側ドライバIC28に接続された複数の接触端子34と、受信側レシーバIC31に接続された複数の接触端子35とが設けられており、これら接触端子34,35は、不図示のコネクタに装着されるか、あるいは他の回路基板上にワイヤボンディングや半田付けで接続される。
FPCは形状を任意に変更可能であるが、FPCを大きく曲げたり捻ったりしても、第1および第2の光導波路32,33を伝搬する第1および第2の光信号が遮断されたり、光強度が弱くなったり、ノイズを含んだりしないように作製することが可能である。したがって、図9のような実装形態を採用すれば、小型かつ薄型のシステムを構築でき、製造コストも下げられるため、例えば携帯電話等の小型電子機器における可動部の高速信号配線に幅広く適用可能である。
(第3の実施形態)
第3の実施形態は、第1の実施形態(図1)の送信回路2を具体化した一例である。
第3の実施形態は、第1の実施形態(図1)の送信回路2を具体化した一例である。
図10は本発明の第3の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図、図11は図10に示した各部のタイミング図である。図10のシステムは、送信回路2の内部構成が図1と異なる他は、図1と同様に構成されている。
図10の送信回路2は、デジタル電気入力信号A,B,およびEを反転かつ遅延させた、遅延信号C,Fを生成するインバータ回路41と、デジタル電気入力信号と遅延信号との論理積を演算するAND回路42と、デジタル電気入力信号と遅延信号とのNOR演算を行うNOR回路43とを有する。遅延信号の遅延時間は、インバータ回路41の信号伝達時間によって決まる。すなわちインバータ回路41は、ここでは遅延回路としても機能する。
AND回路42は、デジタル電気入力信号Aの立ち上がりエッジに同期して、インバータ回路41の遅延時間相当の短いパルス幅を有する第1の電気パルス信号Dを生成する。NOR回路43は、デジタル電気入力信号の立ち下がりエッジに同期して、インバータ回路41の遅延時間相当の短いパルス幅を持つ第2の電気パルス信号Gを生成する。第1の発光素子3は、第1の電気パルス信号に同期して光短パルス(第1の光信号)を生成し、第2の発光素子4は、第2の電気パルス信号に同期して光短パルス(第2の光信号)を生成する。
このように、第3の実施形態では、インバータ回路41の信号伝達時間を利用して遅延信号を生成している。遅延時間は、インバータ回路41内部のトランジスタサイズ(ゲート幅)や接続段数を調整することにより、最適化することができる。ただし、複数のインバータ回路を接続する場合には、接続段数が偶数か奇数かによって論理が変化し、正しく動作しなくなることがあるので注意が必要である。なお、遅延回路としてインバータ回路41の代わりに図5に示したRC遅延回路を用いても良いが、その場合は論理が反転しないため、別途インバータ回路を接続して論理を反転させる必要がある。
図10では、インバータ回路41の後段側に、AND回路42とNOR回路43を配置しているが、両回路の信号伝達時間はそれぞれ異なるため、第1および第2の電気パルス信号が生成されるタイミングがずれ、デジタル電気出力信号にてジッタが増大するおそれがある。これを回避するために、インバータ回路41、AND回路42およびNOR回路43を構成する各MOSトランジスタサイズの調整や、各MOSトランジスタの入力部への負荷容量や負荷抵抗素子の接続により、ジッタの削減を図るのが望ましい。
図12は図10の変形例を示す回路図である。図12では、第1および第2の発光素子3,4のアノードと電源端子との間に抵抗素子44,45を接続している。これら抵抗素子44,45は、第1および第2の発光素子3,4に個別にバイアス電流を供給するためのものである。 抵抗素子44,45によって供給されるバイアス電流は、第2の実施例で述べたように、第1および第2の発光素子3,4のアノード電圧が第1および第2の発光素子3,4のオン電圧(電流立ち上がり電圧)になる程度(例えば100μA)でよい。
(第4の実施形態)
第4の実施形態は、送信回路2の内部構成が第3の実施形態(図10)と異なるものである。
第4の実施形態は、送信回路2の内部構成が第3の実施形態(図10)と異なるものである。
図13は本発明の第4の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図である。図13のシステムは、送信回路2の内部構成が図10と異なる他は、図10と同様に構成されている。
図13の送信回路2は、図10と同様のインバータ回路41、AND回路42およびNOR回路43を有する他に、第1の発光素子3のカソードと接地端子との間に並列接続されるNMOSトランジスタQ5および抵抗素子15と、第2の発光素子4のカソードと接地端子との間に並列接続されるNMOSトランジスタQ6および抵抗素子16とを有する。
NMOSトランジスタQ5のゲートにはAND回路42の出力端子が接続され、NMOSトランジスタQ6のゲートにはNOR回路43の出力端子が接続されている。
NMOSトランジスタQ5,Q6は、第1および第2の発光素子3,4に供給する電流を補う増幅回路として機能する。NMOSトランジスタQ5,Q6は、第1および第2の発光素子3,4から電流を引き込む動作を行うため、第1の発光素子3と抵抗素子15との位置関係、および第2の発光素子4と抵抗素子16との位置関係が図12とは逆になっている。
図13のAND回路42とNOR回路43の出力負荷は、それぞれNMOSトランジスタQ5,Q6のゲート容量のみであるため、図10や図12における出力負荷(発光素子3,4そのもの)よりも小さくなる。したがって、図10や図12に比べて、AND回路42とNOR回路43を構成する不図示のMOSトランジスタのサイズを縮小できるだけでなく、十分な電流を第1および第2の発光素子3,4に供給でき、発光強度の向上、および光伝送の安定性と信頼性の向上が可能である。
NMOSトランジスタQ5,Q6をPMOSトランジスタに置き換えてもよいが、この場合は、抵抗素子15,16を電源端子側に配置し、第1および第2の発光素子3,4を接地側に(カソードが接地端子に接続されるように)配置し、PMOSトランジスタのソースは電源端子に、ドレインは第1、第2の発光素子3,4のアノードと抵抗素子15,16の接続ノードに接続するのが望ましい。また、PMOSトランジスタはNMOSトランジスタと反対の論理でオン・オフするため、AND回路42の代わりにNAND回路を、NOR回路43の代わりにOR回路を設けるのが望ましい。
なお、図10、図12または図13の抵抗素子15,16の少なくとも1つを可変抵抗素子にし、さらに(もしくは)、NMOSトランジスタQ5、Q6のソースと接地端子の間に可変抵抗素子を挿入してもよい。例えば、図14は図13の変形例を示す回路図である。図14の送信回路2は、NMOSトランジスタQ5のソースと接地端子の間に接続される可変抵抗素子51と、NMOSトランジスタQ5のドレインと接地端子の間に直列接続される抵抗52および可変抵抗素子53と、NMOSトランジスタQ6のソースと接地端子の間に接続される可変抵抗素子54と、NMOSトランジスタQ6のドレインと接地端子の間に直列接続される抵抗55および可変抵抗素子56とを有する。
可変抵抗素子51,53,54,56は、例えばMOSトランジスタで形成することができる。図15(a)は3つのMOSトランジスタQ7〜Q9からなる可変抵抗素子の回路図、図15(b)は1つのMOSトランジスタQ10だけで構成される可変抵抗素子の回路図である。
図15(a)と図15(b)において、2つの端子57,58が可変抵抗素子の両端子であり、各MOSトランジスタQ7〜Q10のゲートには制御端子59a〜59dが接続されている。図15(a)の可変抵抗素子の場合、制御端子59a〜59cに入力される制御信号によって3つのMOSトランジスタQ7〜Q9のうちオンになるトランジスタの数を制御することで、可変抵抗素子の抵抗値を複数通りに変化させることができる。図15(b)の可変抵抗素子の場合、制御端子59dに入力される制御信号の電圧レベルをアナログ制御することにより、MOSトランジスタQ10のソース−ドレイン間の抵抗値を制御することができる。
このように、図14の送信回路2は、可変抵抗素子51,53,54,56を有するため、第1および第2の発光素子3,4に供給されるバイアス電流量および(もしくは)発光電流量を可変制御できる。したがって、例えば、低速動作の低消費電力モードではバイアス電流や駆動電流を抑制し、高速動作モードではバイアス電流や発光電流を増やすといった動作状態の切替が可能になり、消費電力をきめ細やかに制御できる。
上述した図10、図12、図13および図14の送信回路2は、デジタル電気入力信号を反転遅延するインバータ回路を有するが、このインバータ回路の代わりに、遅延時間を制御可能な可変遅延回路を設けてもよい。
図16は図10の変形例を示す回路図である。図16の送信回路2は、図10のインバータ回路41を可変遅延回路61に変えた他は、図10と同様に構成されている。可変遅延回路61は、信号伝達遅延時間を調整可能である。これにより、第1および第2の電気パルス信号のパルス幅を可変制御することができる。
図17(a)は図16の可変遅延回路61の内部構成の第1例を示す回路図、図17(b)は図16の可変遅延回路61の内部構成の第2例を示す回路図である。図17(a)の可変遅延回路61は、入出力端子61a,61bと、インバータ回路62を構成するPMOSトランジスタQ11およびNMOSトランジスタQ12と、ソースがいずれも出力端子61bに接続されて個別にゲート電圧を制御可能な3つのPMOSトランジスタQ13〜Q15と、各PMOSトランジスタQ13〜Q15のドレインと接地端子の間に接続されるキャパシタC1〜C3とを有する。3つのPMOSトランジスタQ13〜Q15とキャパシタC1〜C3は、インバータ回路62の出力容量の可変制御を実現するものである。各PMOSトランジスタQ13〜Q15のゲートには制御端子63a〜63cがそれぞれ接続されている。
図17(a)では、制御端子63a〜63cに入力される制御信号により、3つのPMOSトランジスタQ13〜Q15がオンする数を制御する。PMOSトランジスタQ13〜Q15がオンかオフかでインバータ回路62の出力容量が変化する。この出力容量の変化は、可変遅延回路61の後段側のゲート負荷(図16のAND回路42やNOR回路43のゲート容量)の変化と見なすことができ、これによりAND回路42やNOR回路43の入力論理が変化するまでの時間、すなわち可変遅延回路61の遅延時間が可変制御される。
図17(b)の可変遅延回路61は、入出力端子61a,61bと、インバータ回路62を構成するPMOSトランジスタQ11およびNMOSトランジスタQ12と、PMOSトランジスタQ11のソースに並列接続される3つのPMOSトランジスタQ16〜Q18と、これらPMOSトランジスタQ16〜Q18のゲートにそれぞれ接続されるインバータ回路64〜66と、NMOSトランジスタQ12のソースに並列接続される3つのNMOSトランジスタQ19〜Q21とを有する。
図17(b)の制御端子63a〜63cに入力される制御信号は、3つのNMOSトランジスタQ19〜Q21のゲートに供給されるとともに、インバータ64〜66で反転されて3つのPMOSトランジスタQ16〜Q18のゲートに供給される。制御信号により、PMOSトランジスタQ16〜Q18とNMOSトランジスタQ19〜Q21がオンする数を制御し、これにより、インバータ回路62の電源経路と接地経路の抵抗値を制御することができる。インバータ回路62の電源経路と接地経路の抵抗値が変化すると、可変遅延回路61の後段側のゲート負荷(図16のAND回路42やNOR回路43のゲート容量)に供給される電流量が変化するため、これによりAND回路42やNOR回路43の入力論理が変化するまでの時間、すなわち可変遅延回路61の遅延時間が可変制御される。
このようにして第1および第2の電気パルス信号のパルス幅を可変制御することで、第1および第2の発光素子3,4の発光量を制御できる。例えば、コンピュータプログラムのコマンド伝送など、BER(Bit Error Rate:符号誤り率)を低く抑える必要のある信号伝送時にはパルス幅を大きくして、受信側にて生成されるデジタル電気出力信号のS/N(Signal to Noise)比を大きくし、その一方で、連続データの大量伝送などのようにBERが多少大きくても構わない場合はパルス幅を狭くして消費電力を削減するといった使い方が可能となる。
上述した図10、図12、図13、図14または図16に示した送信回路2の内部構成は適宜変更可能である。図18は図10、図12、図13、図14または図16に示した送信回路2の内部構成の変形例を示す回路図、図19は図18のノードA〜Hのタイミング図である。図18の送信回路2は、インバータ回路41の他に、第1の電気パルス信号を生成するための遅延回路67およびNOR回路68と、第2の電気パルス信号を生成するための遅延回路69およびNOR回路43とを有する。
遅延回路67は、縦続接続された4つのインバータ回路67a〜67dからなり、初段のインバータ回路67aにはデジタル電気入力信号が入力される。NOR回路68は、デジタル電気入力信号Aをインバータ回路41で反転遅延させた遅延信号Cと、デジタル電気入力信号Aを遅延回路67で遅延させた遅延信号BとのNOR演算を行って、第1の電気パルス信号Dを生成する。
遅延回路69は、縦続接続された2つのインバータ回路69a,69bからなり、初段のインバータ回路69aにはデジタル電気入力信号Aを反転遅延させた遅延信号が入力される。NOR回路43は、デジタル電気入力信号A(E)と、デジタル電気入力信号をインバータ回路41で反転遅延させ、さらに遅延回路69で遅延させた遅延信号FとのNOR演算を行って、第2の電気パルス信号Gを生成する。
図19に示すように、第1の電気パルス信号Dと第2の電気パルス信号Gはいずれも同じパルス幅を持っており、そのパルス幅は、NOR回路68,43に入力されるそれぞれ2つの信号が有する遅延差であるインバータ回路3段分の信号伝達遅延時間に相当する。遅延回路67,69におけるインバータ回路の接続段数を調整することで、第1および第2の電気パルス信号のパルス幅を任意に設定可能である。
なお、NOR回路68の2つの入力信号は、NOR回路43の2つの入力信号よりも、インバータ回路を1段分余計に通過しており、第1の電気パルス信号は第2の電気パルス信号よりも総遅延量が大きく、デジタル電気出力信号のジッタ増大につながるおそれがある。このようなジッタの増大を回避するため、インバータ回路67a〜67d、69a〜69bや、NOR回路43,68を構成する各MOSトランジスタのサイズを調整したり、各MOSトランジスタの入力部に負荷容量や負荷抵抗素子を接続するなどして、ジッタの抑制を図るのが望ましい。
上述したように、第1〜第4の実施形態に係るコンプリメンタリー光配線システムは、その内部の回路構成を種々に変更可能である。
上述した第1〜第4の実施形態では、シングルエンドのデジタル電気入力信号を送信回路2に入力する例を説明したが、差動のデジタル電気入力信号を送信回路2に入力してもよい。例えば、図20は差動のデジタル電気入力信号を送信回路2に入力する一例を示すコンプリメンタリー光配線システムの概略構成を示す回路図、図21は図20のノードA〜Hのタイミング図である。図20の送信回路2は、差動入力端子1a,1bから差動のデジタル電気入力信号が入力されるのに伴って、図18の送信回路2を一部変更したものである。以下では、差動のデジタル電気入力信号を構成する2つの信号を第1の差動入力信号Aと第2の差動入力信号A’と呼ぶ。
図20の送信回路2は、第1の電気パルス信号Dを生成するNOR回路68と、第2の電気パルス信号Gを生成するNOR回路43とを有する。NOR回路68は、第1の差動入力信号Aを遅延させる遅延回路67の出力信号Bと第2の差動入力信号A’(C)とのNOR演算を行って、第1の電気パルス信号Dを生成する。NOR回路43は、第2の差動入力信号A’を遅延させる遅延回路69の出力信号Fと第1の差動入力信号A(E)とのNOR演算を行って、第2の電気パルス信号Gを生成する。
遅延回路67,69はいずれもインバータ回路4段分の信号伝達遅延で入力信号を遅延させる。このため、第1および第2の電気パルス信号は、インバータ回路の4段分の信号伝達遅延に相当するパルス幅を持っている。これら電気パルス信号により、第1および第2の発光素子3,4はそれぞれ第1および第2の光信号を生成する。
図20の送信回路2においても、遅延回路67,69内のインバータ回路の段数を変えることで、第1および第2の電気パルス信号のパルス幅を任意に設定可能である。また、図20では、第1および第2の差動入力信号を遅延回路67,69とNOR回路43,68に直接入力しているが、第1および第2の差動入力信号をまず差動バッファで受けて、差動バッファの出力を、第1の差動入力信号Aおよび第2の差動入力信号A’として、遅延回路67,69とNOR回路43,68に供給してもよい。
上述した種々の送信回路2の内部構成は、必要に応じて適宜組合わせることが可能である。例えば図20の送信回路2に、図13や図14等に示したバイアス抵抗素子や可変抵抗素子、図16に示した可変遅延回路を設けてもよい。また例えば、図20の入力をシングルエンド信号入力とし、差動増幅器によってデジタル電気入力信号を差動信号に変換してもよい。
(第5の実施形態)
上述した第1〜第4の実施形態では、送信回路2内で、立ち上がりエッジに同期した第1の電気パルス信号と立ち下がりエッジに同期した第2の電気パルス信号とを別個に生成したが、両エッジに同期した一つの信号を生成した後に、第1および第2の電気パルス信号に分離してもよい。
上述した第1〜第4の実施形態では、送信回路2内で、立ち上がりエッジに同期した第1の電気パルス信号と立ち下がりエッジに同期した第2の電気パルス信号とを別個に生成したが、両エッジに同期した一つの信号を生成した後に、第1および第2の電気パルス信号に分離してもよい。
図22は本発明の第5の実施形態に係るコンプリメンタリー光配線システムの概略構成を示すブロック図、図23は図22のノードA〜Eのタイミング図である。図22のシステムは、送信回路2の構成に特徴がある。図22の送信回路2は、短パルス発生回路71と分離回路72を有する。この短パルス発生回路71は、図23の波形Bに示すように、デジタル電気入力信号の立ち上がりエッジに同期したパルスと立ち下がりエッジに同期したパルスとを含む短パルス信号を生成する。個々の短パルスは、デジタル電気入力信号の最小パルス幅よりも狭いパルス幅を持っている。
分離回路72は、短パルス信号を、立ち上がりエッジに同期した第1の電気パルス信号Cと立ち下がりエッジに同期した第2の電気パルス信号Dに分離する。第1の電気パルス信号Cは第1の発光素子3に供給され、第2の電気パルス信号Dは第2の発光素子4に供給される。
第1の発光素子3で生成された光短パルス(第1の光信号)は第1の光伝送路5を介して伝送され、第2の発光素子4で生成された光短パルス(第2の光信号)は第2の光伝送路6を介して伝送される。
第1の受光素子7は、第1の光信号を受光して第3の電気パルス信号に変換する。第2の受光素子8は、第2の光信号を受光して第4の電気パルス信号に変換する。受信回路10内の増幅回路11の入力端は、第3および第4の電気パルス信号により充放電される。増幅回路11は、その入力端の電圧を増幅してデジタル電気出力信号を生成する。
このように、第5の実施形態では、デジタル電気入力信号の立ち上がりエッジおよび立ち下がりエッジ情報を含む短パルス信号を生成した後に、短パルス信号を分離して第1および第2の電気パルス信号を生成するため、上述した第1〜第4の実施形態と同様に、光電力を削減でき、発光電流不足やパターン効果、過大パルス発生等の不具合も起きない。
(第6の実施形態)
第6の実施形態は、第5の実施形態における送信回路2の具体例である。
第6の実施形態は、第5の実施形態における送信回路2の具体例である。
図24は本発明の第6の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図、図25は図24のノードA〜Hのタイミング図である。
図24の短パルス発生回路71は、デジタル電気入力信号を反転遅延させるインバータ回路73と、デジタル電気入力信号とインバータ回路73からの遅延信号との排他的論理和の反転演算を行うXNOR回路74とを有する。
図24の分離回路72は、デジタル電気入力信号を遅延させる遅延回路75と、インバータ回路73の出力信号を遅延させる遅延回路76と、遅延回路75の出力信号BとXNOR回路74の出力信号CとのAND演算を行って第1の電気パルス信号を分離するAND回路77と、遅延回路76の出力信号FとXNOR回路74の出力信号EとのAND演算を行って第2の電気パルス信号を分離するAND回路78とを有する。
図25に示すように、XNOR回路74は、デジタル電気入力信号を遅延させた遅延信号とデジタル電気入力信号から、デジタル電気入力信号の立ち上がりエッジに同期したパルスと立ち下がりエッジに同期したパルスを含む短パルス信号C(E)を生成する。
XNOR回路74の信号伝達遅延時間は非常に大きく、例えばインバータ回路75a,75b,76a,もしくは76bの信号伝達遅延時間の4倍程度である。そこで、デジタル電気入力信号およびその遅延信号を短パルス信号と同程度に遅延させるべく、遅延回路75,76を設けている。これにより、AND回路77からは、短パルス信号に含まれる立ち上がりエッジに同期したパルスのみが第1の電気パルス信号Dとして抽出される。また、AND回路78からは、短パルス信号に含まれる立ち下がりエッジに同期したパルスのみが第2の電気パルス信号Gとして抽出される。図25は、上述のXNOR回路およびインバータ回路の信号伝達遅延を考慮したタイミング図とした。
なお、遅延回路75,76内のインバータ回路の接続段数は、実際のXNOR回路74の信号伝達遅延時間に合わせて調整するのが望ましい。
図24の送信回路2に、図14で示したのと同様の抵抗素子を追加して、バイアス電流量や発光電流量を制御することができる。図26は図24の変形例を示す回路図である。図26の送信回路2は、図14と同様に、NMOSトランジスタQ5のソースと接地端子間に接続される可変抵抗素子51と、NMOSトランジスタQ5のドレインと接地端子間に直列接続される抵抗素子52および可変抵抗素子53と、NMOSトランジスタQ6のソースと接地端子間に接続される可変抵抗素子54と、NMOSトランジスタQ6のドレインと接地端子間に直列接続される抵抗素子55および可変抵抗素子56とを有する。
また、図26では、短パルス発生回路71内に可変遅延回路73を設けているが、図24のように通常のインバータ回路73に置換してもよい。
この他、短パルス発生回路71と分離回路72の内部構成は、本発明の要旨を逸脱しない範囲で種々の変更が可能である。例えば、図27は図24とは異なる回路構成の分離回路72を設けた変形例を示す回路図、図28は図27のノードA〜Iのタイミング図である。図27の分離回路72は、第1の電気パルス信号を分離する第1の相補型パスゲート81と、第2の電気パルス信号を分離する第2の相補型パスゲート82とを有する。
第1および第2の相補型パスゲート81,82はそれぞれ、入出力端子同士が接続されたNMOSトランジスタとPMOSトランジスタを有する。第1の相補型パスゲート81内のPMOSトランジスタのゲートと第2の相補型パスゲート82内のNMOSトランジスタのゲートには、負論理のハーフクロック入力端子83a,83bが接続されている。第1の相補型パスゲート81内のNMOSトランジスタのゲートと第2の相補型パスゲート82内のPMOSトランジスタのゲートには、正論理のハーフクロック入力端子84a,84bが接続されている。 ここでハーフクロックとは、図28の波形C、D、F、Gに示すようにデジタル電気入力信号の最小ビット幅の2倍に等しい周期を持つクロックである。
図28では、簡略化のために、XNOR回路74の信号伝達遅延を無視して各信号波形を図示している。第1の相補型パスゲート81内のNMOSトランジスタとPMOSトランジスタは、負論理のハーフクロックCがロウで正論理のハーフクロックDがハイのときに共にオンして、XNOR回路74の出力信号Bを伝達する。第1の相補型パスゲート81がオンするタイミングでは、XNOR回路74の出力信号Bにはデジタル電気入力信号Aの立ち上がりエッジに同期したパルスのみが含まれている。したがって、第1の相補型パスゲート81にて、デジタル電気入力信号Aの立ち上がりエッジに同期したパルスを分離でき、第1の電気パルス信号Eが生成される
第2の相補型パスゲート82内のNMOSトランジスタとPMOSトランジスタは、正論理のハーフクロックFがロウで負論理のハーフクロックGがハイのときに共にオンして、XNOR回路74の出力信号Bを伝達する。第2の相補型パスゲート82がオンするタイミングでは、XNOR回路74の出力信号Bにはデジタル電気入力信号Aの立ち下がりエッジに同期したパルスのみが含まれている。したがって、第2の相補型パスゲート82にて、デジタル電気入力信号Aの立ち下がりエッジに同期したパルスを分離でき、第2の電気パルス信号Hが生成される。
第2の相補型パスゲート82内のNMOSトランジスタとPMOSトランジスタは、正論理のハーフクロックFがロウで負論理のハーフクロックGがハイのときに共にオンして、XNOR回路74の出力信号Bを伝達する。第2の相補型パスゲート82がオンするタイミングでは、XNOR回路74の出力信号Bにはデジタル電気入力信号Aの立ち下がりエッジに同期したパルスのみが含まれている。したがって、第2の相補型パスゲート82にて、デジタル電気入力信号Aの立ち下がりエッジに同期したパルスを分離でき、第2の電気パルス信号Hが生成される。
このように、第6の実施形態では、ハーフクロックを別途用意する必要はあるものの、立ち上がりエッジ情報と立ち下がりエッジ情報を含む短パルス信号から簡易且つ確実に立ち上がりエッジ情報と立ち下がりエッジ情報を分離でき、第1および第2の電気パルス信号を生成できる。
(第7の実施形態)
第7の実施形態は、1本の信号にて、デジタル電気入力信号の立ち上がりエッジに同期したパルスと立ち下がりエッジに同期したパルスとを伝送し、かつ両パルスを識別できるようにしたものである。
第7の実施形態は、1本の信号にて、デジタル電気入力信号の立ち上がりエッジに同期したパルスと立ち下がりエッジに同期したパルスとを伝送し、かつ両パルスを識別できるようにしたものである。
図29は本発明の第7の実施形態に係るコンプリメンタリー光配線システムの概略構成を示すブロック図、図30は図29のノードA〜Cのタイミング図である。図29の送信回路2は、逆極性の短パルスを含む電気パルス信号を生成可能な短パルス発生回路91を有する。この短パルス発生回路91は、デジタル電気入力信号Aの立ち上がりエッジと立ち下がりエッジで互いに逆極性の短パルスBを生成する。図30の例では、デジタル電気入力信号の立ち上がりエッジに同期して負極性の短パルスを生成し、立ち下がりエッジに同期して正極性の短パルスを生成している。
このように、短パルス発生回路91で生成される電気パルス信号は、デジタル電気入力信号の立ち上がりエッジに同期した短パルス(第1の電気パルス信号)と、立ち下がりエッジに同期した短パルス(第2の電気パルス信号)とを、互いに逆極性にして合成したものである。
短パルス発生回路91で生成された電気パルス信号は、第1の発光素子3のカソードと第2の発光素子4のアノードとの接続経路に供給される。電気パルス信号に負極性の短パルスが含まれている場合は、この接続経路上の電圧が低下し、第1の発光素子3のアノード−カソード間電圧が高くなって、立ち上がりエッジに同期した光短パルス(第1の光信号)が第1の発光素子3にて生成される。電気パルス信号に正極性の短パルスが含まれている場合は、この接続ノードの電圧が上昇し、第2の発光素子4のアノード−カソード間電圧が高くなって、立ち下がりエッジに同期した光短パルス(第2の光信号)が第2の発光素子4にて生成される。
これら2つの光短パルスはそれぞれ第1および第2の光伝送路5,6を伝搬し、第1および第2の受光素子7,8にて受光される。第1の受光素子7はデジタル電気入力信号の立ち上がりエッジに同期した第3の電気パルス信号を生成し、第2の受光素子8はデジタル電気入力信号の立ち下がりエッジに同期した第4の電気パルス信号を生成する。これら第3および第4の電気パルス信号に応じて増幅回路11の入力端の電圧が変化し、増幅回路11によって増幅されることで、デジタル電気出力信号が生成される。
図29の短パルス発生回路91は、デジタル電気入力信号と、デジタル電気入力信号をその最小パルス幅よりも短い時間だけ遅延させた遅延信号とに基づいて、逆極性の短パルスを含む電気パルス信号を生成する。このようにして生成される電気パルス信号は、CR微分回路で生成される信号ではないため、上述したような発光電流不足やパターン効果、過大パルス発生等の不具合は起きない。また、デジタル電気入力信号のエッジ情報のみを伝送し、連続するパルス間などの非パルス伝送時は第1および第2の発光素子3,4が発光しないように電圧を設定可能であるため、光電力を削減することができる。
なお、図29のシステムでは、発光素子3,4が直列接続されているため、第1〜第6の実施形態に比べてバイアス電圧が2倍になるが、送信回路2と第1および第2の発光素子3,4との間の配線数を削減できるなど、比較的単純な構成でのシステム構築が可能である。
(第8の実施形態)
第8の実施形態は、第7の実施形態の短パルス発生回路91の内部構成を具体化したものである。
第8の実施形態は、第7の実施形態の短パルス発生回路91の内部構成を具体化したものである。
図31は本発明の第8の実施形態に係るコンプリメンタリー光配線システムの回路図、図32は図31のノードA〜Eのタイミング図である。
図31の短パルス発生回路91は、デジタル電気入力信号を反転遅延させる可変遅延回路92と、デジタル電気入力信号の立ち上がりエッジに同期した第1の電気パルス信号を生成するAND回路93と、デジタル電気入力信号の立ち下がりエッジに同期した第2の電気パルス信号を生成するNOR回路94と、第1および第2の電気パルス信号を合成して逆極性のパルスを含む電気パルス信号を生成する差動増幅回路95とを有する。
差動増幅回路95は、一対のNMOSトランジスタQ22,Q23と、一対のNMOSトランジスタQ22,Q23のソースに接続される電流源96と、一対のNMOSトランジスタQ22,Q23のドレインにそれぞれ接続される抵抗素子97,98とを有する。一方のNMOSトランジスタQ22のドレインから、第1および第2の電気パルス信号を逆極性で合成した電気パルス信号が出力される。
差動増幅回路95内のNMOSトランジスタQ22は、AND回路93の出力である第1の電気パルス信号BがNOR回路94の出力である第2の電気パルス信号Cよりも高電圧のときに、NMOSトランジスタQ23よりも低抵抗になって大きな電流が流れ、そのドレイン電圧が低下する。この場合は、負極性の短パルスが生成される。NMOSトランジスタQ23は、NOR回路94の出力である第2の電気パルス信号CがAND回路93の出力である第1の電気パルス信号Bよりも高電圧のときに、NMOSトランジスタQ22よりも低抵抗になって大きな電流が流れる。このとき、対の関係にあるNMOSトランジスタQ22を流れる電流が減少し、そのドレイン電圧は上昇する。この場合は、正極性の短パルスが生成される。なお、AND回路93およびNOR回路94が共にロウのとき、NMOSトランジスタQ22とNMOSトランジスタQ23には同程度の電流が流れ、NMOSトランジスタQ22のドレイン端子は正極性と負極性の短パルスの中間電位となる。
AND回路93が生成する第1の電気パルス信号とNOR回路94が生成する第2の電気パルス信号は、それぞれ可変遅延回路92の遅延時間に応じたパルス幅を持っている。このパルス幅は、可変遅延回路92の遅延量を調整することにより、任意に変更可能である。なお、可変遅延回路92の代わりにインバータ回路を用いて固定遅延としても良い。
このようにして、差動増幅回路95は、第1の電気パルス信号がハイのときは負極性の短パルスを、第2の電気パルス信号がハイのときは正極性の短パルスをそれぞれ含む電気パルス信号Dを生成する。
電気パルス信号Dは、第1および第2の発光素子3,4の接続ノードに供給されて、第1および第2の光信号が生成される。これら光信号は第1および第2の光伝送路5,6を伝搬して第1および第2の受光素子7,8で受光される。第1および第2の受光素子7,8は第3および第4の電気パルス信号を生成し、これら電気パルス信号に基づいて増幅回路11はデジタル電気出力信号Eを生成する。
このように、第8の実施形態では、差動増幅回路95を用いることで、逆極性の短パルスを含む電気パルス信号を容易に生成できる。
(第9の実施形態)
上述した第1〜第8の実施形態では、一種類の短パルス発生回路91を用いて第1および第2の電気パルス信号を生成した。これに対して、第9の実施形態は、第1の電気パルス信号と第2の電気パルス信号をそれぞれ別個の回路で生成するものである。
上述した第1〜第8の実施形態では、一種類の短パルス発生回路91を用いて第1および第2の電気パルス信号を生成した。これに対して、第9の実施形態は、第1の電気パルス信号と第2の電気パルス信号をそれぞれ別個の回路で生成するものである。
図33は本発明の第9の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図、図34は図33のノードA〜Hのタイミング図である。
図33の送信回路2は、デジタル電気入力信号の最小パルス幅よりも短い時間だけデジタル電気入力信号を遅延させた第1の遅延信号とデジタル電気入力信号とを合成することにより、デジタル電気入力信号の立ち上がりエッジに同期したタイミングで第1の電気パルス信号を生成する第1の送信部101と、デジタル電気入力信号の最小パルス幅よりも短い時間だけデジタル電気入力信号を遅延させた第2の遅延信号とデジタル電気入力信号とを合成することにより、デジタル電気入力信号の立ち下がりエッジに同期したタイミングで第2の電気パルス信号を生成する第2の送信部102と、を有する。
第1の送信部101は、デジタル電気入力信号Aを遅延させて第1の遅延信号Bを生成する遅延回路103と、第1の遅延信号Bがゲートに入力されるPMOSトランジスタQ24と、デジタル電気入力信号A(C)が直接ゲートに入力されるNMOSトランジスタQ25とを有する。PMOSトランジスタQ24のソースは電源端子に接続され、そのドレインは第1の発光素子3のアノードに接続される。NMOSトランジスタQ25のドレインは第1の発光素子3のカソードに接続され、そのソースは接地されている。
第2の送信部102は、デジタル電気入力信号Aを遅延させて第2の遅延信号Fを生成する遅延回路104と、第2の遅延信号Fがゲートに入力されるNMOSトランジスタQ26と、デジタル電気入力信号A(E)が直接ゲートに入力されるPMOSトランジスタQ27とを有する。PMOSトランジスタQ27のソースは電源端子に接続され、ドレインは第2の発光素子4のアノードに接続される。NMOSトランジスタQ26のドレインは第2の発光素子4のカソードに接続され、そのソースは接地されている。
デジタル電気入力信号Aがロウからハイに切り替わると、第1の送信部101内のNMOSトランジスタQ25はすぐにオンするが、PMOSトランジスタQ24は遅延回路103があるために、少し遅れてオンからオフに切り替わる。このため、デジタル電気入力信号Aがロウからハイに切り替わった直後は、遅延回路103の信号伝達遅延相当の時間だけ、第1の送信部101内のNMOSトランジスタQ25とPMOSトランジスタQ24が共にオンする。これにより、第1の発光素子3に電流(第1の電気パルス信号)Dが流れて、光短パルス(第1の光信号)が出力される。
同様に、デジタル電気入力信号Aがハイからロウに切り替わると、第2の送信部102内のPMOSトランジスタQ27はすぐにオンするが、NMOSトランジスタQ26は遅延回路104があるために、少し遅れてオンからオフに切り替わる。このため、デジタル電気入力信号Aがハイからロウに切り替わった直後は、遅延回路104の信号伝達遅延相当の時間だけ、第2の送信部102内のNMOSトランジスタQ26とPMOSトランジスタQ27が共にオンする。これにより、第2の発光素子4に電流(第2の電気パルス信号)Gが流れて、光短パルス(第2の光信号)が出力される。
第1および第2の光信号は、第1および第2の光伝送路5,6をそれぞれ伝搬して、第1および第2の受光素子7,8にて受光される。第1および第2の受光素子7,8は、第3および第4の電気パルス信号を生成し、これら信号に応じて増幅回路11の入力端の電圧が変化する。増幅回路11はこの電圧を増幅して、デジタル電気出力信号Hを生成する。
このように、図33のシステムでは、第1の送信部101では第1の電気パルス信号を生成し、第2の送信部102では第2の電気パルス信号を生成する。第1の送信部101の回路構成と第2の送信部102の回路構成はほぼ同じであるため、対称性がよく、回路的なジッタが生じにくいという特徴がある。
第1および第2の送信部101,102の内部構成は、図33に示したものに限定されない。図35は図33の変形例を示す回路図、図36は図35のノードA〜Hのタイミング図である。図35の第1の送信部101は、デジタル電気入力信号を遅延させて第1の遅延信号を生成する遅延回路103と、第1の遅延信号がゲートに入力されるNMOSトランジスタQ28と、デジタル電気入力信号が直接ゲートに入力されるNMOSトランジスタQ25とを有する。第2の送信部102は、デジタル電気入力信号を遅延させて第2の遅延信号を生成する遅延回路104と、デジタル電気入力信号が直接ゲートに入力されるPMOSトランジスタQ27と、第2の遅延信号がゲートに入力されるNMOSトランジスタQ29とを有する。
図35は、遅延回路103,104を構成するインバータ回路の個数が図33と異なり、その出力は入力に対して反転論理となっている。そのため、遅延回路103,104の後段側のトランジスタQ28,Q29の導電型が図33とは逆になっている。
図36に示すように、デジタル電気入力信号A(C)がロウからハイになると、遅延回路103の出力Bは、信号伝達遅延相当の時間だけ遅れてハイからロウに変化する。したがって、遅延回路103の信号伝達遅延相当の時間だけNMOSトランジスタQ28,Q25が共にオンし、第1の電気パルス信号Dが生成される。これにより、第1の発光素子3は光短パルス(第1の光信号)を生成する。
また、デジタル電気入力信号A(E)がハイからロウになると、遅延回路104の出力Fは、信号伝達遅延相当の時間だけ遅れてロウからハイに変化する。したがって、遅延回路104の信号伝達遅延相当の時間だけPMOSトランジスタQ27,Q29が共にオンし、第2の電気パルス信号Gが生成される。これにより、第2の発光素子4は光短パルス(第2の光信号)を生成する。
第1および第2の光信号は、第1および第2の光伝送路5,6をそれぞれ伝搬して、第1および第2の受光素子7,8にて受光される。第1および第2の受光素子7,8は、第3および第4の電気パルス信号を生成し、これら信号に応じて増幅回路11の入力端の電圧が変化する。増幅回路11はこの電圧を増幅して、デジタル電気出力信号Hを生成する。
図33と図35の第1および第2の送信部101,102を任意に組み合わせて構成してもよい。すなわち、第1の送信部101の内部構成は図33と図35のいずれでもよく、また第2の送信部102の内部構成は図33と図35のいずれでもよい。また、第1および第2の送信部101,102内に設けるNMOSトランジスタとPMOSトランジスタの数や接続順序を任意に変更してもよい。さらに、ここでは第1および第2の発光素子3,4が2つのトランジスタに挟まれる回路構成を示したが、発光素子のアノードが電源に接続され、カソード側に2つのトランジスタを配置する構成でも良いし、発光素子のカソードが接地され、アノード側に2つのトランジスタを配置する構成でも良い。これら接続順序についても、第1および第2の送信部それぞれにおいて、任意に変更可能である。
第1および第2の発光素子3,4は、互いに電気的に独立であり、個別にバイアス電流を供給することが可能である。図37は図33の回路にバイアス電流供給の抵抗素子105〜108を追加した回路図、図38は図37のノードA〜Hのタイミング図である。
図37の第1の送信部101は、図33の構成に加えて、電源端子と第1の発光素子3のアノードの間に、PMOSトランジスタQ24と並列接続される可変抵抗素子105と、第1の発光素子3のカソードと接地端子の間に、NMOSトランジスタQ25と並列接続される可変抵抗素子106とを有する。図37の第2の送信部102は、図33の構成に加えて、電源端子と第2の発光素子4のアノードの間に、PMOSトランジスタQ27と並列接続される可変抵抗素子107と、第2の発光素子4のカソードと接地端子の間に、NMOSトランジスタQ26と並列接続される可変抵抗素子108とを有する。
図38において、デジタル電気入力信号A(C)がロウからハイになると、第1の送信部101内の遅延回路103の信号伝達遅延相当の時間だけ、PMOSトランジスタQ24とNMOSトランジスタQ25が共にオンする。これらトランジスタQ24,Q25のいずれか一方のみがオンのときは、オンのトランジスタと可変抵抗素子105,106を介して第1の発光素子3にバイアス電流が供給される。このバイアス電流は、第1の発光素子3のオン電圧(電流が流れ始める電圧)近傍となるように、例えば100μAとする。これにより、第1の発光素子3に電流が流れ始める領域よりも上の比較的線形な微分抵抗領域で第1の発光素子3を動作させることができる。
デジタル電気入力信号がハイからロウになると、第2の送信部102内の遅延回路104の信号伝達遅延相当の時間だけ、PMOSトランジスタQ27とNMOSトランジスタQ26が共にオンする。これらトランジスタQ26,Q27のいずれか一方のみがオンのときは、オンのトランジスタと可変抵抗素子107,108を介して第2の発光素子4にバイアス電流が供給される。このバイアス電流は、第2の発光素子4のオン電圧(電流が流れ始める電圧)近傍となるように、例えば100μAとする。これにより、第2の発光素子4に電流が流れ始める領域よりも上の比較的線形な微分抵抗領域で第2の発光素子4を動作させることができる。
第1の送信部101内のPMOSトランジスタQ24とNMOSトランジスタQ25が共にオフの間(図38のBがハイかつCがロウ)、または、第2の送信部102内のPMOSトランジスタQ27とNMOSトランジスタQ26が共にオフの間(図38のEがハイかつFがロウ)も、第1または第2の発光素子3,4には可変抵抗素子105〜108を介してバイアス電流が供給されるが、一方のトランジスタがオンの場合と比べると、図38のD,Gに示すように、供給されるバイアス電流は小さい。
ここで、第1の送信部101内のPMOSトランジスタQ24とNMOSトランジスタQ25、および、第2の送信部102内のPMOSトランジスタQ27とNMOSトランジスタQ26について、共にオンになる直前は必ずどちらか一方のトランジスタがオンであり、可変抵抗素子105〜108によってバイアス電流が供給される。そのため、第1および第2の発光素子3,4の動作に問題がないばかりか、むしろ無駄なバイアス電流を削減して低消費電力化を図ることができる。
(第10の実施形態)
第10の実施形態は、デジタル電気入力信号を分周した分周信号の論理変化を利用して第1および第2の電気パルス信号を生成するものである。
第10の実施形態は、デジタル電気入力信号を分周した分周信号の論理変化を利用して第1および第2の電気パルス信号を生成するものである。
図39は本発明の第10の実施形態に係るコンプリメンタリー光配線システムの回路図、図40は図39のノードA〜Fのタイミング図である。図39のシステムは、送信回路2の構成が上述した各実施形態とは異なっており、受信側の構成は共通である。
図39の送信回路2は、デジタル電気入力信号の立ち上がりエッジに同期して論理が反転する第1の分周信号を生成する第1の分周回路111と、デジタル電気入力信号の立ち下がりエッジに同期して論理が反転する第2の分周信号を生成する第2の分周回路113と、第1の分周信号の論理変化に同期したタイミングで第1の電気パルス信号を生成する第1の電気パルス信号生成回路114と、第2の分周信号の論理変化に同期したタイミングで第2の電気パルス信号を生成する第2の電気パルス信号生成回路115とを有する。
第1および第2の分周回路111,113は、Dフリップフロップ111a,113aを有する。また、第2の分周回路113は入力にインバータ回路112を有する。Dフリップフロップ111a,113aは、/Q端子とDI端子を短絡させて、Q端子から二分周した信号を出力する。
図40に示すように、第1の分周回路111の出力信号Bは、デジタル電気入力信号Aの立ち上がりエッジで反転する信号である。
第1の電気パルス信号生成回路114は、信号Bがゲートに入力されるPMOSトランジスタQ30と、信号Bがゲートに入力されるNMOSトランジスタQ31とを有する。PMOSトランジスタQ30のソースは電源端子に接続され、そのドレインは第1の発光素子3のアノードに接続され、NMOSトランジスタQ31のドレインは第1の発光素子3のカソードに接続され、そのソースは接地されている。
第1の分周回路111の出力信号Bがロウからハイ、およびハイからロウに遷移すると、一瞬、PMOSトランジスタQ30とNMOSトランジスタQ31が同時にオンし、両トランジスタQ30,Q31間に貫通電流(第1の電気パルス信号)Cが流れる。この貫通電流によって、第1の発光素子3は光短パルス(第1の光信号)を生成する。
第2の分周回路113の出力信号Dは、デジタル電気入力信号Aを反転した信号の立ち上がりエッジ、すなわちデジタル電気入力信号Aの立ち下がりエッジで反転する信号である。
第2の電気パルス信号生成回路115は、信号Dがゲートに入力されるPMOSトランジスタQ32と、信号Dがゲートに入力されるNMOSトランジスタQ33とを有する。PMOSトランジスタQ32のソースは電源端子に接続され、そのドレインは第2の発光素子4のアノードに接続され、NMOSトランジスタQ33のドレインは第2の発光素子4のカソードに接続され、そのソースは接地されている。
第2の分周回路113の出力信号Bがロウからハイ、およびハイからロウに遷移すると、一瞬、PMOSトランジスタQ32とNMOSトランジスタQ33が同時にオンし、両トランジスタ間に貫通電流(第2の電気パルス信号)Eが流れる。この貫通電流によって、第2の発光素子4は光短パルス(第2の光信号)を生成する。
上述した貫通電流は、CMOS回路ではリーク電流として扱われる電流であるが、ここでは貫通電流を積極的に利用することで、回路の低消費電力化を図っている。貫通電流の大きさは、例えば第1および第2の電気パルス信号生成回路114,115の入力部に負荷容量を追加して、信号の電圧変化を緩やかにすると大きくなり、負荷容量を小さくして、電圧変化を急峻にすると小さくなる。
このように、第10の実施形態では、第1および第2の分周回路111,113でデジタル電気入力信号の立ち上がりエッジ情報と立ち下がりエッジ情報とを分離し、分周信号が論理変化するエッジで流れる貫通電流を利用して第1および第2の光信号を生成するため、光電力を削減でき、CR微分回路を用いたときのような発光電流不足やパターン効果、過大パルス発生等の不具合は起きない。
第1および第2の発光素子3,4は互いに電気的に独立であるため、図37と同様に、個別にバイアス電流を供給することができる。
図41は図39の回路にバイアス電流供給のための抵抗素子を追加し、さらに電気パルス信号生成回路の入力信号の電圧変化を緩やかにするための負荷容量を追加した変形例を示す回路図である。
図41の送信回路2は、図39の回路構成に加えて、電源端子と第1の発光素子3のアノードとの間に接続される可変抵抗素子116と、第1の発光素子3のカソードと接地端子との間に接続される可変抵抗素子117と、電源端子と第2の発光素子4のアノードとの間に接続される可変抵抗素子118と、第2の発光素子4のカソードと接地端子との間に接続される可変抵抗素子119と、第1の電気パルス信号生成回路114の入力端子と接地端子との間に接続される可変キャパシタ120と、第2の電気パルス信号生成回路115の入力端子と接地端子との間に接続される可変キャパシタ121とを有する。
PMOSトランジスタQ30とNMOSトランジスタQ31の一方のみがオンのときには、オンのトランジスタと可変抵抗素子116,117を通って第1の発光素子3にバイアス電流が供給される。同様に、PMOSトランジスタQ32とNMOSトランジスタQ33の一方のみがオンのときには、オンのトランジスタと可変抵抗素子118,119の一方を通って第2の発光素子4にバイアス電流が供給される。
可変キャパシタ120,121は、第1および第2の電気パルス信号生成回路114,115の入力負荷容量を可変調整するためのものである。可変キャパシタ120,121の容量を調整することにより、第1および第2の分周回路111,113の出力信号(電気パルス信号生成回路114,115の入力信号)の遷移時間を制御できる。これにより、PMOSトランジスタQ30とNMOSトランジスタQ31に流れる貫通電流と、PMOSトランジスタQ32とNMOSトランジスタQ33に流れる貫通電流を調整することができ、第1および第2の発光素子3,4で生成される光短パルスのパルス幅(および発光量)を制御できる。
図42は図41における可変キャパシタ120,121の内部構成の一例を示す回路図である。図42の可変キャパシタは、一端側の接続端子122と、この接続端子122に各ソースが接続される3つのPMOSトランジスタQ34〜Q36と、各PMOSトランジスタQ34〜Q36のドレインと接地端子との間に接続されるキャパシタ123〜125とを有する。各PMOSトランジスタQ34〜Q36のゲートには制御端子126〜128が接続され、これら制御端子126〜128に入力される制御信号により、各PMOSトランジスタQ34〜Q36のオン・オフが個別に制御される。制御信号により、オン状態のPMOSトランジスタQ34〜Q36の数を制御し、これにより容量を調整することができる。
ところで、図39と図41では、第1および第2の分周回路111,113の具体例として、Dフリップフロップ111a,113aを用いる例を説明したが、これは一例にすぎず、種々の回路構成にて同様の機能を実現可能である。また、第1および第2の発光素子3,4に貫通電流を流すPMOSトランジスタQ30,Q32とNMOSトランジスタQ31,Q33の数や接続順序に特に制限はない。例えば、第1の発光素子3のアノードを電源に接続し、そのカソードと接地端子の間にPMOSトランジスタQ30とNMOSトランジスタQ31を配置し、もしくは、第2の発光素子4のアノードを電源に接続し、そのカソードと接地端子の間にPMOSトランジスタQ32とNMOSトランジスタQ33を配置しても良い。
(第11の実施形態)
第11の実施形態は、送信回路2で生成する第1および第2の電気パルス信号のパルス幅を受信回路10側からフィードバック制御できるようにしたものである。
第11の実施形態は、送信回路2で生成する第1および第2の電気パルス信号のパルス幅を受信回路10側からフィードバック制御できるようにしたものである。
図43は本発明の第11の実施形態に係るコンプリメンタリー光配線システムの概略構成を示すブロック図である。図43のシステムは、図10のシステムと比較して、送信回路2の構成と受信回路10の構成がそれぞれ一部異なっており、また、送信回路2と受信回路10の間には、受信回路10で生成されたフィードバック信号を送信回路2に伝送するためのフィードバック経路131が設けられている。
図43の送信回路2は、短パルス発生回路91の他に制御回路132を有する。短パルス発生回路91は、図10と同様のAND回路42とNOR回路43を有する他に、デジタル電気入力信号を反転遅延させる可変遅延回路133を有する。制御回路132は、受信回路10からフィードバック経路131を介して伝送されたフィードバック信号に基づいて、可変遅延回路133の遅延時間を制御する。
図43の受信回路10は、図10と同様の増幅回路11の他に、増幅回路11で生成されたデジタル電気出力信号の信号特性に基づいてフィードバック信号を生成するフィードバック信号発生回路134を有する。
フィードバック信号は、フィードバック経路131を介して送信回路2に伝送されるが、電気信号の状態で伝送してもよいし、光信号に変換して伝送してもよい。光信号に変換する場合は、受信回路10に発光素子を、送信回路2に受光素子を設ける必要がある。
受信回路10内のフィードバック信号発生回路134は、その内部に、不図示のピーク検出回路とコンパレータを有する。ピーク検出回路は、デジタル電気出力信号のピーク電圧を検出する。コンパレータは、検出されたピーク電圧と基準電圧を比較し、例えば、ピーク電圧が基準電圧以上であれば「0」、基準電圧未満であれば「1」のフィードバック信号を生成する。
送信回路2内の制御回路132は、フィードバック信号が「1」、すなわちデジタル電気出力信号のピーク電圧が基準電圧未満であれば、可変遅延回路133の遅延量を大きくする。これにより、AND回路42とNOR回路43で生成される第1および第2の電気パルス信号のパルス幅が大きくなり、第1および第2の発光素子3,4の発光量が増大する。発光量が増大すると、第1および第2の受光素子7,8での受光量も増大し、デジタル電気出力信号のピーク電圧が増大する。この結果、ピーク電圧が基準電圧以上になると、フィードバック信号は「0」になる。このフィードバック信号を受信した制御回路132は、今度は、可変遅延回路92の遅延量を小さくする。これにより、第1および第2の電気パルス信号のパルス幅が小さくなり、第1および第2の発光素子3,4の発光量が減少し、発光電力が低減される。以上のようなフィードバック制御を行うことにより、第1および第2の発光素子3,4で生成される第1および第2の光信号の発光強度が最適化される。
このように第11の実施形態では、デジタル電気出力信号のピーク電圧に応じて、送信回路2内の第1および第2の電気パルス信号のパルス幅を制御するため、所望の信号レベルを持ったデジタル電気出力信号を生成できる。
図43に示した制御回路132、フィードバック経路131およびフィードバック信号発生回路134は、上述した種々の実施形態の回路にも適用可能である。例えば、図44は図41の回路に制御回路132、フィードバック経路131およびフィードバック信号発生回路134を追加した変形例を示すブロック図である。図44の場合、送信回路2内の制御回路132は、受信回路10からのフィードバック信号に基づいて、第1および第2の分周回路111,113の出力端子に接続された可変キャパシタ120,121の容量を制御する。これにより、第1および第2の分周回路111,113から出力される分周信号の論理反転に要する遷移時間を制御することができ、貫通電流量を可変制御できる。その結果、第1および第2の発光素子3,4で生成される第1および第2の光信号の光出力量が制御される。
なお、上述した光出力量の制御は、フィードバック信号に基づいて図26や図37に示した可変抵抗素子の抵抗値を可変制御し、第1および第2の発光素子3,4に供給されるバイアス電流量や発光電流量を制御することでも実現可能である。
上述した説明では、フィードバック信号がデジタル信号の例を説明したが、フィードバック信号は電圧レベルが連続的に変化するアナログ信号であってもよい。
(その他の変形例)
上述した各実施形態では、送信回路2の内部構成の種々のバリエーションを主に説明したが、受信回路10の内部構成も適宜変更可能である。
上述した各実施形態では、送信回路2の内部構成の種々のバリエーションを主に説明したが、受信回路10の内部構成も適宜変更可能である。
図45は図10の回路の第1の変形例を示す回路図であり、受信回路10の内部構成が図10とは異なる例を示している。図45の受信回路10は、第1の受光素子7のアノードと第2の受光素子8のカソードとの接続経路に一端が接続され、他端が接地されたキャパシタ141を有する。
第1の光伝送路5を介して伝送された第1の光信号が第1の受光素子7で受光された場合には、第1の受光素子7を流れる電流(第3の電気パルス信号)によってキャパシタ141が充電される。第2の光伝送路6を介して伝送された第2の光信号が第2の受光素子8で受光された場合には、第2の受光素子8を流れる電流(第4の電気パルス信号)によってキャパシタ141の蓄積電荷が放電される。
このような単純な充放電動作により、デジタル電気入力信号と同程度の電圧レベルを持つデジタル電気出力信号を出力端子9に生成することが可能である。
図46は図10の回路の第2の変形例を示す回路図であり、受信回路10の内部構成が図10や図45とは異なる例を示している。図46の受信回路10は、第1の受光素子7のカソードと電源端子との間に接続される抵抗素子142と、第2の受光素子8のカソードと電源端子との間に接続される抵抗素子143と、端子/Sの電圧によりセットされて端子/Rの電圧によりリセットされるSRフリップフロップ144とを有する。
ここで示したSRフリップフロップ144は、例えば2つのNAND回路145,146で構成される。第1の受光素子7のカソードと抵抗素子142との接続経路/Sと、第2の受光素子8と抵抗素子143との接続経路/Rは、これら受光素子7,8に光信号入力がない状態では電源電圧まで充電されている。光信号を受信すると、これら受光素子7,8に流れる電流により、接続経路/S,/Rの電位が低下する。
図46のSRフリップフロップ144は負論理動作タイプであり、第1の受光素子7のカソードと抵抗素子142との接続経路/Sの電位が、/Sに接続されたNAND回路145内のMOSトランジスタの閾値電圧を下回ったときにセット状態となり、Q端子は「1」になる。また、第2の受光素子8のカソードと抵抗素子143との接続経路/Rの電位が、/Rに接続されたNAND回路146内のMOSトランジスタの閾値電圧を下回ったときにリセット状態となり、Q端子は「0」になる。
このようにして、SRフリップフロップ144のQ端子は、デジタル電気入力信号の立ち上がりエッジで「1」になり、立ち下がりエッジで「0」になる。
図46の受信回路10では、抵抗素子142,143を流れる受光信号電流によってSRフリップフロップ144の入力電圧が変化する。このとき受光信号電流は、第1および第2の受光素子7,8とSRフリップフロップ144の入力端子それぞれのキャパシタンスCと、第1および第2の受光素子7,8と抵抗素子142,143それぞれの抵抗Rによって決まるCR時定数の制限を受けるため、高速信号動作が困難になる。また、受光信号電流の一部は電源側または接地側に流れるため、電力効率も悪い。そこで、このような問題を解決可能な回路構成も考えられる。
図47は図46の受信回路10を改良した第3の変形例を示す回路図である。図47の受信回路10は、図46の抵抗素子142の代わりにPMOSトランジスタ147を接続し、図46の抵抗素子143の代わりにPMOSトランジスタ148を接続している。PMOSトランジスタ147のゲートはSRフリップフロップ144の/Q端子に接続され、PMOSトランジスタ148のゲートはSRフリップフロップ144のQ端子に接続されている。
図47の回路において、PMOSトランジスタ147のドレインと第1の受光素子7のカソードとの接続経路の電位は、PMOSトランジスタ147がオンになった直後は電源電圧に等しく、第1の受光素子7が光信号を受光した直後は接地電圧に等しい。同様に、PMOSトランジスタ148のドレインと第2の受光素子8のカソードとの接続経路の電位は、PMOSトランジスタ148がオンになった直後は電源電圧に等しく、第2の受光素子8が光信号を受光した直後は接地電圧に等しい。
以下、図47の回路の動作を説明する。仮に、SRフリップフロップ144が(/S,/R)=(1,1)、(Q,/Q)=(0,1)とする。すなわち、PMOSトランジスタ147がオフで、PMOSトランジスタ148がオンとする。
この状態で、第1の受光素子7が光信号を受光したとすると、PMOSトランジスタ147がオフであるため、(/S,/R)=(0,1)となって、(Q,/Q)=(1,0)となる。これにより、PMOSトランジスタ147がオンで、PMOSトランジスタ148がオフとなって、再び(/S,/R)=(1,1)となるが、(Q,/Q)=(1,0)のままである。
次に、第2の受光素子8が光信号を受光したとすると、PMOSトランジスタ148がオフであるため、(/S,/R)=(1,0)となって、(Q,/Q)=(0,1)となる。これにより、PMOSトランジスタ147がオフで、PMOSトランジスタ148がオンになって、再び(/S,/R)=(1,1)となるが、(Q,/Q)=(0,1)のままである。
デジタル電気入力信号は、立ち上がりエッジと立ち下がりエッジが交互に繰り返されるため、図47の受信回路10でも、SRフリップフロップ144のセット動作とリセット動作が交互に繰り返される。すなわち、図47の受信回路10では、PMOSトランジスタ147,148によるSRフリップフロップ144のセット入力端子とリセット入力端子の充電動作を遮断した状態で、第1および第2の受光素子7,8の受光によってセット入力端子とリセット入力端子の放電動作を行う。これにより、生成される受光電流はすべて有効利用することができ、コンプリメンタリー光配線システムのさらなる低電力化が可能になる。
なお、図47の受信回路10において、PMOSトランジスタ147,148の代わりにNMOSトランジスタを用いてもよい。この場合、NMOSトランジスタが接地側で、第1および第2の受光素子7,8が電源側に配置されるように直列接続し、正論理動作のSRフリップフロップ144を設けるのが望ましい。なお、SRフリップフロップ144は、NAND回路145,146以外の論理回路を用いて構成してもよい。
図45〜図47に示した受信回路は、上述した種々の実施形態の受信回路として用いることもできる。
本発明は、上述した各実施形態に限定されるものではない。上述した各実施形態で説明した各ブロックや各回路、ブロック内や回路内の各回路素子、その他構成部品は一例であり、同様の機能を果たす代替品に適宜置換可能である。例えば、上記では、MOSトランジスタを使用する例を説明したが、MOS以外の電界効果トランジスタやバイポーラトランジスタ、Bi−CMOSトランジスタを使用してもよい。また、第1および第2の発光素子3,4は、発光ダイオードや半導体レーザ等の種々の発光素子が使用可能である。また、第1および第2の受光素子7,8は、PINフォトダイオード、MSMフォトダイオード、アバランシェ・フォトダイオード、フォトコンダクタ等の種々の受光素子が使用可能である。また、第1および第2の光伝送路5,6は、光ファイバでもよいし、光導波路でもよい。
この他、本発明の主旨と技術的範囲を逸脱しない限り、種々の加工および変更を施すことが可能である。また、上述した各種実施形態は、必要に応じて適宜組合わせてもよい。
2 送信回路。3 第1の発光素子。4 第2の発光素子。5 第1の光伝送路。6 第2の光伝送路。7 第1の受光素子。8 第2の受光素子。10 受信回路。11増幅回路。71,91 短パルス発生回路。72 分離回路。101 第1の送信部。102 第2の送信部。111 第1の分周回路。113 第2の分周回路。114 第1の電気パルス信号生成回路。115 第2の電気パルス信号生成回路。131 フィードバック経路。132 制御回路。134 フィードバック信号発生回路。
Claims (6)
- デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させた遅延信号と前記デジタル電気入力信号とを合成することにより、前記デジタル電気入力信号の立ち上がりエッジに同期した第1の電気パルス信号と、前記デジタル電気入力信号の立ち下がりエッジに同期した第2の電気パルス信号とを生成する送信回路と、
前記第1の電気パルス信号を第1の光信号に変換する第1の発光素子と、
前記第2の電気パルス信号を第2の光信号に変換する第2の発光素子と、
前記第1の光信号を伝送する第1の光伝送路と、
前記第2の光信号を伝送する第2の光伝送路と、
前記第1の光伝送路にて伝送された前記第1の光信号を第3の電気パルス信号に変換する第1の受光素子と、
前記第2の光伝送路にて伝送された前記第2の光信号を第4の電気パルス信号に変換する第2の受光素子と、
前記第3および第4の電気パルス信号に同期させて、前記デジタル電気入力信号に対応するデジタル電気出力信号を生成する受信回路と、を備えることを特徴とするコンプリメンタリー光配線システム。 - デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させた第1の遅延信号と前記デジタル電気入力信号とを合成することにより、前記デジタル電気入力信号の立ち上がりエッジに同期したタイミングで第1の電気パルス信号を生成する第1の送信部と、前記デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させた第2の遅延信号と前記デジタル電気入力信号とを合成することにより、前記デジタル電気入力信号の立ち下がりエッジに同期したタイミングで第2の電気パルス信号を生成する第2の送信部と、を有する送信回路と、
前記第1の電気パルス信号に同期した第1の光信号を生成する第1の発光素子と、
前記第2の電気パルス信号に同期した第2の光信号を生成する第2の発光素子と、
前記第1の光信号を伝送する第1の光伝送路と、
前記第2の光信号を伝送する第2の光伝送路と、
前記第1の光伝送路にて伝送された前記第1の光信号を第3の電気パルス信号に変換する第1の受光素子と、
前記第2の光伝送路にて伝送された前記第2の光信号を第4の電気パルス信号に変換する第2の受光素子と、
前記第3および第4の電気パルス信号に同期させて、前記デジタル電気入力信号に対応するデジタル電気出力信号を生成する受信回路と、を備えることを特徴とするコンプリメンタリー光配線システム。 - 前記デジタル電気入力信号を遅延させた遅延信号の遅延時間が、前記デジタル電気入力信号の最小パルス幅の1/2よりも短いことを特徴とする請求項1または2に記載のコンプリメンタリー光配線システム。
- デジタル電気入力信号の立ち上がりエッジに同期して論理が反転する第1の分周信号を生成する第1の分周回路と、前記デジタル電気入力信号の立ち下がりエッジに同期して論理が反転する第2の分周信号を生成する第2の分周回路と、前記第1の分周信号の論理変化に同期したタイミングで第1の電気パルス信号を生成する第1の電気パルス信号生成回路と、前記第2の分周信号の論理変化に同期したタイミングで第2の電気パルス信号を生成する第2の電気パルス信号生成回路と、を有する送信回路と、
前記第1の電気パルス信号に同期した第1の光信号を生成する第1の発光素子と、
前記第2の電気パルス信号に同期した第2の光信号を生成する第2の発光素子と、
前記第1の光信号を伝送する第1の光伝送路と、
前記第2の光信号を伝送する第2の光伝送路と、
前記第1の光伝送路にて伝送された前記第1の光信号を第3の電気パルス信号に変換する第1の受光素子と、
前記第2の光伝送路にて伝送された前記第2の光信号を第4の電気パルス信号に変換する第2の受光素子と、
前記第3および第4の電気パルス信号に同期させて、前記デジタル電気入力信号に対応するデジタル電気出力信号を生成する受信回路と、を備えることを特徴とするコンプリメンタリー光配線システム。 - 前記送信回路と前記受信回路とに接続されて、前記受信回路から前記送信回路にフィードバック信号を伝送するフィードバック信号伝送路を備え、
前記受信回路は、前記デジタル電気出力信号のピーク電圧が所定の基準電圧を超えたか否かを示す前記フィードバック信号を生成するフィードバック信号発生回路を有し、
前記送信回路は、前記フィードバック信号に基づいて、前記第1および第2の光信号の光出力量を制御する制御回路を有することを特徴とする請求項1乃至4のいずれかに記載のコンプリメンタリー光配線システム。 - デジタル電気入力信号の立ち上がりエッジおよび立ち下がりエッジに同期した第1および第2の電気パルス信号を生成する送信回路と、
前記第1の電気パルス信号に同期した第1の光信号を生成する第1の発光素子と、
前記第2の電気パルス信号に同期した第2の光信号を生成する第2の発光素子と、
前記第1の光信号を伝送する第1の光伝送路と、
前記第2の光信号を伝送する第2の光伝送路と、
前記第1の光伝送路にて伝送された前記第1の光信号を第3の電気パルス信号に変換する第1の受光素子と、
前記第2の光伝送路にて伝送された前記第2の光信号を第4の電気パルス信号に変換する第2の受光素子と、
前記第3および第4の電気パルス信号に同期させて前記デジタル電気入力信号に対応するデジタル電気出力信号を生成するデジタル受信信号生成回路と、前記デジタル電気出力信号のピーク電圧が所定の基準電圧を超えたか否かを示すフィードバック信号を生成するフィードバック信号発生回路と、を有する受信回路と、
前記送信回路と前記受信回路とに接続されて、前記フィードバック信号を前記受信回路から前記送信回路に伝送するフィードバック信号伝送路と、を備え、
前記送信回路は、前記フィードバック信号に基づいて、前記第1および第2の光信号の光出力量を制御する制御回路を有することを特徴とするコンプリメンタリー光配線システム。
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