JP7004392B2 - 時刻同期装置、時刻同期システム及び時刻同期方法 - Google Patents

時刻同期装置、時刻同期システム及び時刻同期方法 Download PDF

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Description

本発明は、時刻同期装置、時刻同期システム及び時刻同期方法に関する。
イーサネット（登録商標）などのネットワークを介した装置間で時刻同期を実現する技術が、ＩＥＥＥ（Institute of Electrical and Electronics Engineers）により、ＩＥＥＥ１５８８ｖ２（ＩＥＥＥ１５８８－２００８）として標準化されている。ＩＥＥＥ１５８８ｖ２は、一般的に「ＰＴＰ（Precision Time Protocol）」と称されており、本明細書においても「ＰＴＰ」と称する。
ＰＴＰでは、マスタ装置とスレーブ装置との間で時刻を打刻した時刻パケットを送受信し、時刻パケットの伝送遅延時間から時刻同期を行う。また、ＰＴＰでは、マスタ装置からスレーブ装置へ同期イーサネット信号（ＳｙｎｃＥ）を伝送することで周波数同期も行われる。なお、時刻同期には、クロックの周波数を一致させる周波数同期を含む場合がある。
また、ＩＴＵ－Ｔ（International Telecommunication Union Telecommunication Standardization Sector）では、ＩＥＥＥ１５８８ｖ２を通信事業者向けに拡張した、周波数同期技術（Ｇ．８２６２を含むＧ．８２６ｘシリーズ）及び時刻同期技術（Ｇ．８２７３．２を含むＧ．８２７ｘシリーズ）が策定されている。なお、関連する技術として、例えば、特許文献１が知られている。
特開２０１６－２２５８８０号公報
ＰＴＰのスレーブ装置において、同期イーサネット信号を用いた時刻同期を実現しようとすると、例えば、ＩＴＵ－Ｔ Ｇ．８２６２の定義に従った周波数同期処理及びＩＴＵ－Ｔ Ｇ．８２７３．２の定義に従った時刻同期処理を実装する必要がある。しかしながら、これらの標準規格では、具体的な実現方法や実装方法は開示されていない。このため、実装方法によっては、同期イーサネット信号に重畳する超低周波ワンダ等の影響により、時刻同期の精度が低下する恐れがあるという問題がある。
本開示は、このような課題に鑑み、時刻同期の精度を向上することが可能な時刻同期装置、時刻同期システム及び時刻同期方法を提供することを目的とする。
本開示に係る時刻同期装置は、時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を生成する周波数同期部と、前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、を備え、前記周波数同期部は、前記周波数制御情報を出力する第１のデジタル制御オシレータを含む周波数同期用ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を有し、前記時刻同期部は、前記時刻制御情報を出力する第２のデジタル制御オシレータを含む時刻同期用ＰＬＬを有するものである。
本開示に係る時刻同期システムは、時刻マスタ装置と時刻スレーブ装置とを備え、前記時刻スレーブ装置は、前記時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を生成する周波数同期部と、前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、を備え、前記周波数同期部は、前記周波数制御情報を出力する第１のデジタル制御オシレータを含む周波数同期用ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を有し、前記時刻同期部は、前記時刻制御情報を出力する第２のデジタル制御オシレータを含む時刻同期用ＰＬＬを有するものである。
本開示に係る時刻同期方法は、時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を、周波数同期用ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）に含まれる第１のデジタル制御オシレータが生成し、前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を、時刻同期用ＰＬＬに含まれる第２のデジタル制御オシレータが生成し、前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成するものである。
本開示によれば、時刻同期の精度を向上することが可能な時刻同期装置、時刻同期システム及び時刻同期方法を提供することができる。
比較例の時刻同期装置の等価ブロックの構成を示す構成図である。 比較例の時刻同期装置のロジックブロックの構成を示す構成図である。 実施の形態に係る時刻同期システムの概要構成を示す構成図である。 実施の形態に係るスレーブ装置の概要構成を示す構成図である。 実施の形態１に係る時刻同期装置の等価ブロックの構成を示す構成図である。 実施の形態１に係る時刻同期装置のロジックブロックの構成を示す構成図である。 実施の形態１に係る時刻同期方法を示すフローチャートである。 実施の形態１に係る時刻同期装置における周波数特性を示すグラフである。 実施の形態１に係る時刻同期装置における周波数特性を示すグラフである。
以下、図面を参照して実施の形態について説明する。各図面においては、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略される。なお、構成図（ブロック図）に付された矢印は説明のための例示であり、信号の種類や方向を限定するものではない。
（比較例）
まず、実施の形態適用前の比較例について説明する。図１は、比較例の時刻同期装置５の等価ブロック（ｓ平面上の等価ブロック）の構成を示し、図２は、図１の等価ブロックを具現化したロジックブロック（実装ブロック）の構成を示している。時刻同期装置５は、ＰＴＰのマスタ装置から受信する同期イーサネット信号及び時刻パケットを用いて時刻同期を行うＰＴＰのスレーブ装置である。
図１に示すように、比較例の時刻同期装置５の等価ブロックは、同期イーサネット信号を用いる一般的なスレーブ装置と同様の構成であり、周波数同期部５００、時刻同期部６００、時刻生成部７００を備える。
周波数同期部５００に要求される機能はＩＴＵ－Ｔ Ｇ．８２６２で正式勧告化されており、ＩＴＵ－Ｔ Ｇ．８２６２では、周波数同期部５００のループバンド（高域遮断周波数）を１Ｈｚ～１０Ｈｚの間に設定するよう定義されている。周波数同期部５００は、要求される機能に対応し、同期イーサネット信号の周波数に同期した同期信号Φｉｎを生成する周波数同期用ＰＬＬ（Phase Locked Loop）回路である。周波数同期部５００は、ＰＬＬ回路の構成例として、位相比較器（Phase Detector）５０１、デジタルフィルタ５０２、ＶＣＯ（Voltage Controlled Oscillator）５０３、分周器（Divider）５０４を備える。
位相比較器５０１は、マスタ装置から受信する同期イーサネット信号と分周器５０４からの分周信号との位相比較結果を出力する。ＶＣ０５０３は、デジタルフィルタ（ローパスフィルタ）５０２を介した位相比較結果（電圧）に応じた周波数の同期信号Φｉｎを、時刻生成部７００に出力するとともに、分周器５０４へフィードバックする。
時刻同期部６００に要求される機能は、周波数同期部と同様にＩＴＵ－Ｔ Ｇ．８２７３．２で正式勧告化されており、ＩＴＵ－Ｔ Ｇ．８２７３．２では時刻同期部６００のループバンドを０．０５Ｈｚ～０．１Ｈｚの間に設定するよう定義されている。時刻同期部６００は、要求される機能に対応し、ＰＴＰの時刻パケットの時刻（位相）に同期した同期信号Φｏｕｔを生成する時刻同期用ＰＬＬ回路（時刻サーボ）である。時刻同期部６００は、ＰＬＬ回路の構成例として、周波数同期部５００と同様、時刻比較器（Time Detector）６０１、デジタルフィルタ６０２、ＶＣＯ６０３、分周器６０４を備える。
時刻比較器６０１は、マスタ装置との間で送受信する時刻パケットＴ１～Ｔ４に基づいた時刻（位相）と分周器６０４からの分周信号の時刻との時刻比較結果を出力する。ＶＣ０６０３は、デジタルフィルタ６０２を介した時刻比較結果（電圧）に応じたタイミングの同期信号Φｏｕｔを、時刻生成部７００に出力するとともに、分周器６０４へフィードバックする。
時刻生成部７００は、周波数同期部５００のＶＣＯ５０３から出力された同期信号Φｉｎの周波数を元に、時刻同期部６００のＶＣＯ６０３から出力された同期信号Φｏｕｔのタイミングに基づいてオフセット制御することで、Φｉｎ＋Φｏｕｔの時刻同期信号ＴｏＤ（Time of Day：時刻同期クロック）を生成する。時刻同期信号ＴｏＤは、原振となるΦｉｎと同じ周波数のクロック信号であり、Φｏｕｔのタイミング（位相）に同期している。例えば、時刻同期信号ＴｏＤは、１０ＭＨｚ、１ｐｐｓ（Pulse Per Second）の信号である。
図２に示すように、図１の等価ブロックに対し、比較例の時刻同期装置５のロジックブロックは、周波数同期部５００に相当する周波数同期ブロック５５０、時刻同期部６００に相当する時刻同期ブロック６５０、時刻生成部７００に相当する時刻生成ブロック７５０を備える。
周波数同期ブロック５５０は、デジタルＰＬＬ５５１、ＶＣ－ＯＣＸＯ（Voltage Controlled - Oven Controlled Crystal Oscillator）５５２、再生クロックカウンタ（ＲＥＣＣＴＲ）５５３を備える。デジタルＰＬＬ５５１及び再生クロックカウンタ５５３は、図１の位相比較器５０１、デジタルフィルタ５０２、分周器５０４に相当し、ＶＣ－ＯＣＸＯ５５２は、図１のＶＣＯ５０３に相当する。デジタルＰＬＬ５５１は、同期イーサネット信号と再生クロックカウンタ５５３からの再生クロックとの位相比較結果に基づいて周波数・位相制御電圧Ｖｃ１を生成する。ＶＣ－ＯＣＸＯ５５２は、デジタルＰＬＬ５５１が生成した周波数・位相制御電圧Ｖｃ１に基づいて周波数同期クロックＣＬｆを出力する。
時刻同期ブロック６５０は、ＰＴＰサーボ６５１、ＶＣ－ＯＣＸＯ６５２を備える。ＰＴＰサーボ６５１は、図１の時刻比較器６０１、デジタルフィルタ６０２、分周器６０４に相当し、ＶＣ－ＯＣＸＯ６５２は、図１のＶＣＯ６０３に相当する。ＰＴＰサーボ６５１は、マスタ装置との間で時刻パケットＴ１～Ｔ４を送受信し、時刻生成ブロック７５０からのＴｏＤ信号に基づいて時刻パケットＴ２及びＴ３に時刻を打刻し、時刻パケットＴ１～Ｔ４の時刻に基づいて時刻制御電圧Ｖｃ２を生成する。ＶＣ－ＯＣＸＯ６５２は、ＰＴＰサーボ６５１が生成した時刻制御電圧Ｖｃ２に基づいて時刻制御信号（位相制御信号）Ｐｃを出力する。
なお、ＰＴＰサーボ６５１が行う時刻パケットから時刻情報を抽出する処理は、ＰＴＰの時刻サーボ処理として一般的に知られている。具体的には、ＰＴＰでは、マスタ装置とスレーブ装置との間で、時刻パケットＴ１（Sync Message）、時刻パケットＴ２（Follow-up Message）、時刻パケットＴ３（Delay Request Message）、時刻パケットＴ４（Delay Response Message）が送受信され、それらの送受信の時刻を用いる。マスタ装置が時刻パケットＴ１を送信した時刻（ｔ１）とスレーブ装置が時刻パケットＴ１を受信した時刻（ｔ２）の差から下り方向の伝送遅延時間を算出し、スレーブ装置が時刻パケットＴ３を送信した時刻（ｔ３）とマスタ装置が時刻パケットＴ３を受信した時刻（ｔ４）の差から上り方向の伝送遅延時間を算出し、それぞれの伝送遅延時間に基づいて時刻情報を生成する。ここでは、時刻サーボ処理により得られる時刻情報を、時刻パケットに基づいた時刻、あるいは、時刻パケットから取り出した（抽出した）時刻とする。
時刻生成ブロック７５０は、時刻積算カウンタ７５１を備える。時刻積算カウンタ７５１は、時刻同期ブロック６５０のＶＣ－ＯＣＸＯ６５２から出力された時刻制御信号のタイミング（位相）に合わせて、周波数同期ブロック５５０のＶＣ－ＯＣＸＯ５５２から出力された周波数同期クロックに基づいたクロック信号を生成し、生成したクロック信号をＴｏＤ信号として出力する。
このように、比較例では、図２のような実装構成とすることで、図１のような等価ブロックを実現可能とする。発明者は、この比較例の構成を検討した結果、次のような課題を見出した。すなわち、同期イーサネット信号は、例えば５０～１００Ｋｍの長距離のイーサネット伝送路を介してマスタ装置から伝送される。このため、その伝送路において高周波のジッタや低周波のワンダが生じ、特に、熱雑音・季節変動などにより数十μｓオーダの「超低周波ワンダ（０．１Ｈｚ以下）」が生じる。
しかしながら、同期イーサネットを用いる時刻同期装置を図２の構成により実装し図１に示す等価ブロックを実現した場合、超低周波ワンダの影響を抑えることができない。比較例の構成では、同期イーサネット信号に重畳された高周波のジッタは周波数同期部５００で除去されるものの、同期イーサネット信号に重畳された超低周波ワンダは周波数同期部５００で除去されないため、同期信号Φｉｎにも超低周波ワンダが重畳されたままとなる。そうすると、時刻生成部７００から超低周波ワンダを含む信号に同期した時刻が生成されてしまうため、時刻同期の精度が低下する。
このため、例えば、５Ｇなどの携帯基地局では「±１．５μｓ以下」の時刻同期精度が要求されるが、その時刻精度を満足することができない恐れがある。隣接する携帯基地局から同じタイミングで電波を送信すると、電波が干渉するため、高い精度の時刻同期が必要とされている。このため、時刻同期精度が基準を満たさない状態が継続すると、いずれ、携帯基基地局から送信される電波の干渉が発生し、スループットの低下を招いてしまう。
また、比較例では、周波数同期用と時刻同期用の電圧制御発振器（ＶＣＯ）がそれぞれ必要となるため、実装面積の増加や、原価の増加、消費電力の増加、アナログ回路が必要となるなど、回路面でも課題がある。
（実施の形態の概要）
以下に説明するように、実施の形態は、同期イーサネット信号を用いて時刻同期を行うＰＴＰのスレーブ装置において、ＤＣＯ（Digital Controlled Oscillator：デジタル制御オシレータ）を使ったＰＬＬ構成とすることで、ＰＬＬでありながら、ハイパスフィルタの役目を果たすようにし、これにより、比較例の欠点でもある「超低周波ワンダ」が重畳された同期イーサネット信号を時刻の原振周波数に使った場合でも、その「超低周波ワンダ」による時刻精度への影響を抑え、高精度な時刻同期が可能であることを特徴としている。
図３は、実施の形態に係る時刻同期システムの概要構成を示し、図４は、実施の形態に係るスレーブ装置（時刻同期装置）の概要構成を示している。図３に示すように、時刻同期システム３０は、イーサネットなどのネットワークを介して接続されたマスタ装置（時刻マスタ装置）２０とスレーブ装置（時刻スレーブ装置）１０を備える。
例えば、マスタ装置２０は、マスタクロックを有する時刻基準装置（PRTC(Primary Reference Time Clock)）であり、スレーブ装置１０は、時刻基準装置のマスタクロック（時刻）に同期して動作する携帯基地局である。マスタ装置２０は、マスタクロックの時刻を打刻した時刻パケットをスレーブ装置１０へ送信するとともに、マスタクロックの周波数の同期イーサネット信号（物理層の周波数同期信号）をスレーブ装置１０へ送信する。
図４に示すように、スレーブ装置１０は、周波数同期部１１、時刻同期部１２、時刻同期信号生成部１３を備えている。周波数同期部１１は、マスタ装置２０から同期イーサネット信号を受信し、受信した同期イーサネット信号の周波数に同期した周波数制御情報を生成する。時刻同期部１２は、マスタ装置２０から時刻パケットを受信し、受信した時刻パケットに基づく時刻に同期した時刻制御情報を生成する、時刻同期信号生成部１３は、周波数同期部１１が生成した周波数制御情報と時刻同期部１２が生成した時刻制御情報とに基づいて時刻同期信号を生成する。
周波数同期部１１は、周波数制御信号を出力するＤＣＯ１１ａ（第１のデジタル制御オシレータ）を含む周波数同期用ＰＬＬを有する。時刻同期部１２は、時刻制御信号を出力するＤＣＯ１２ａ（第２のデジタル制御オシレータ）を含む時刻同期用ＰＬＬを有する。時刻同期信号生成部１３は、周波数制御情報と時刻制御情報との加算値に基づいて、時刻同期信号を生成する。例えば、（実装例として）時刻同期部は、周波数制御情報と時刻制御情報とを加算する加算部を備えてもよい。例えば、（実現する等価ブロックの例として）ＤＣＯ１２ａは、ＤＣＯ１１ａから出力された周波数制御情報と時刻制御情報とを加算した加算値を出力してもよい。これにより、周波数同期用ＰＬＬ及び時刻同期用ＰＬＬは、同期イーサネット信号の低周波成分を除去するハイパスフィルタを構成する。
このように、実施の形態では、上記比較例における課題を解決するため、図４に示すように、周波数同期部のＰＬＬ回路と時刻同期部のＰＬＬ回路をＤＣＯで構成することにより、ＰＬＬ回路にもかかわらず、周波数同期部と時刻同期部をハイパスフィルタ化（実際はバンドバスフィルタ構成になるが、ここでは便宜上、ハイパスフィルタと定義する）する。なお、一般的にＰＬＬ回路はローパスフィルタしか実現することができず、更に位相雑音のハイパスフィルタは簡単には実現できない。
これにより、同期イーサネット信号に対する熱雑音・季節変動などで発生する「超低周波ワンダ」を除去することができ、時刻同期の精度を向上することができる。例えば、時刻同期精度を携帯基地局で必須精度とされている「±１．５μｓ以下」に抑えることが可能となる。
なお、時刻同期の精度については、ＩＴＵ－Ｔ Ｇ．８２７３．２で正式勧告化されているものの、その実現方式やインプリメント方法は記載がなく、Ｖｅｎｄｏｒ Ｉｓｓｕｅ扱いとなっている。このため、実施の形態は、ＩＴＵ－Ｔには記載されていないハイパスフィルタの実現方式やインプリメント方法に着目したものである。
また、ＤＣＯを含む構成とすることで、発振器は一つで良くなり、更に電圧制御不要の固定発振器で実現することができる。つまり、比較例では２つのＶＣＯの構成であったのに対し、実施の形態は、固定の発振器一個で構成できる。更にフルデジタル回路にできることからアナログ回路も不要となり、実装面積削減、原価低減、消費電力削減が可能となり、デジタル・アナログ回路混在による問題も解決することができる。さらに、ＤＣＯの出力をクロック波形とせず、数値化することで、ＤＣＯの欠点でもある歯抜けジッタ・ワンダ成分を半部に抑えることが可能である。
（実施の形態１）
以下、図面を参照して実施の形態１について詳細に説明する。
＜時刻同期装置の構成＞
まず、本実施の形態に係る時刻同期装置の構成について説明する。図５は、本実施の形態に係る時刻同期装置１の等価ブロックの構成を示し、図６は、図５の等価ブロックを具現化したロジックブロックの構成を示している。時刻同期装置１は、比較例と同様、マスタ装置から受信する同期イーサネット信号及び時刻パケットを用いて時刻同期を行うスレーブ装置である。
図５に示すように、本実施の形態に係る時刻同期装置１の等価ブロックは、図１の比較例と同様、同期イーサネット信号に基づいて周波数同期処理を行う周波数同期部１００、時刻パケットの時刻に基づいて時刻同期処理を行う時刻同期部２００、周波数同期部１００及び時刻同期部２００の処理結果に基づいて時刻同期信号を生成する時刻生成部３００を備える。
周波数同期部１００は、比較例と同様、位相比較器１０１、デジタルフィルタ１０２及び分周器１０４を備え、比較例のＶＣＯ５０３に代えてＤＣＯ１０３を備える。位相比較器１０１、デジタルフィルタ１０２、ＤＣＯ１０３及び分周器１０４は、周波数同期用ＰＬＬ回路を構成する。周波数同期用ＰＬＬ回路は、同期イーサネット信号を元に同期信号Φｉｎ（デジタル信号）を生成するとともに、フィードバック制御することで同期イーサネット信号と同期信号Φｉｎの周波数を同期させる回路である。周波数同期部１００は、マスタ装置から受信する同期イーサネット信号をＰＬＬ処理し、スムージングされたクロック情報（Φｉｎ）を時刻同期部２００に出力する。
具体的には、位相比較器（位相比較部）１０１は、マスタ装置から同期イーサネット信号を受信し、受信した同期イーサネット信号と分周器（再生クロックカウンタ部）１０４からの分周信号（再生クロック）との位相比較結果を出力する。デジタルフィルタ（デジタルフィルタ部）１０２は、位相比較器１０１の位相比較結果の周波数成分（高周波成分）を完全に除去する。ＤＣＯ（ＤＣＯ部）１０３は、デジタルフィルタ１０２を介した位相比較結果の数値を比例・積分計算した結果（位相比較結果に応じた周波数）の同期信号（周波数同期数値情報）Φｉｎを、分周器１０４と時刻同期部２００内のＤＣＯ２０３に出力する。さらに、分周器１０４は、同期信号Φｉｎを１／Ｎに分周した分周信号を位相比較器１０１へフィードバックする。
時刻同期部２００は、比較例と同様、時刻比較器２０１、デジタルフィルタ２０２及び分周器２０４を備え、比較例のＶＣＯ６０３に代えてＤＣＯ２０３を備える。周波数同期部１００と同様、時刻比較器２０１、デジタルフィルタ２０２、ＤＣＯ２０３及び分周器２０４は、時刻同期用ＰＬＬ回路を構成する。時刻同期用ＰＬＬ回路は、時刻パケットの時刻を元に同期信号（デジタル信号）Φｏｕｔを生成するとともに、フィードバック制御することで時刻パケットの時刻と同期信号Φｏｕｔの位相（時刻）を同期させる回路である。時刻同期部２００は、周波数同期部１００が生成したクロック情報（Φｉｎ）に、マスタ装置から受信する同期パケットに基づく時刻情報をＰＬＬ処理した結果を加えて、時刻生成部３００に出力する。
具体的には、時刻比較器（時刻比較部）２０１は、マスタ装置と送受信した時刻パケットＴ１～Ｔ４から時刻情報を取り出した結果を取得し、取得した時刻情報と分周器（再生時刻カウンタ部）２０４からの分周信号（再生時刻）との時刻比較結果を出力する。デジタルフィルタ（デジタルフィルタ部）２０２は、時刻比較器２０１の時刻比較結果の周波数成分（高周波成分）を完全に除去する。
ＤＣＯ（ＤＣＯ部）２０３は、周波数同期部１００内のＤＣＯ１０３からの同期信号（周波数同期数値情報）Φｉｎと、デジタルフィルタ２０２を介した時刻比較結果に応じた同期信号（時刻同期数値情報）とを加算し、その結果の数値を比例・積分計算した結果を同期信号Φｏｕｔ（デジタル信号）として時刻生成部３００及び分周器２０４へ出力する。これにより、同期イーサネット信号の周波数に同期するとともに時刻パケットの時刻に同期した同期信号Φｏｕｔが生成される。本実施の形態では、このＤＣＯ２０３の中でハイパスフィルタ処理が行われる。さらに、分周器２０４は、同期信号Φｏｕｔを１／Ｎに分周した分周信号を時刻比較器２０１へフィードバックする。
時刻生成部３００は、時刻同期部２００が生成した同期信号Φｏｕｔに基づいて、時刻同期信号（時刻同期情報）ＴｏＤを生成する。時刻同期信号ＴｏＤは、比較例と同様、同期イーサネット信号（Φｉｎ）と同じ周波数のクロック信号であり、時刻パケットの時刻の位相に同期している。
図６に示すように、図５の等価ブロックに対し、本実施の形態に係る時刻同期装置１のロジックブロックは、図２の比較例と同様、周波数同期部１００に相当する周波数同期ブロック１５０、時刻同期部２００に相当する時刻同期ブロック２５０、時刻生成部３００に相当する時刻生成ブロック３５０を備え、さらに、ＯＣＸＯ４００を備える。ＯＣＸＯ４００は、原振となるクロック信号ＣＬ０（例えば２５０ＭＨｚ）を各回路へ供給する発振器である。
周波数同期ブロック１５０は、比較例と同様、デジタルＰＬＬ１５１及び再生クロックカウンタ１５３を備え、比較例のＶＣ－ＯＣＸＯ５５２に代えてＤＣＯ制御回路１５２を備える。デジタルＰＬＬ１５１及び再生クロックカウンタ１５３は、図５の位相比較器１０１、デジタルフィルタ１０２、分周器１０４に相当し、ＤＣＯ制御回路１５２は、図５のＤＣＯ１０３に相当する。これにより、周波数同期用ＰＬＬをフルデジタル回路とすることができる。
デジタルＰＬＬ（デジタルＰＬＬ部）１５１は、同期イーサネット信号（同期イーサネット情報）と再生クロックカウンタ１５３からの再生クロックとの位相比較を行う位相比較部と比例・積分処理を行う比例・積分処理部を含む。デジタルＰＬＬ１５１は、同期イーサネット信号と再生クロックの比較に基づいた、歯抜け挿入・削除情報Ｍ１０及び歯抜け周期情報Ｍ１１を出力する。歯抜け挿入・削除情報は、所定期間のクロック信号に対し挿入または削除するパルスの数を示す情報である。歯抜け周期情報は、歯抜け挿入・削除を行う周期を示す情報である。歯抜け挿入・削除情報及び歯抜け周期情報（ＤＣＯ制御情報）により、ＤＣＯの出力信号の周波数を制御することができる。
ＤＣＯ制御回路（ＤＣＯ制御部）１５２は、ＤＣＯ制御情報に基づいて数値演算処理を行いＤＣＯの動作を制御する（ＤＣＯを含む）。ＤＣＯ制御回路１５２は、ＯＣＸＯ４００のクロック信号ＣＬ０に合わせて、デジタルＰＬＬ１５１からの歯抜け挿入・削除情報Ｍ１０及び歯抜け周期情報Ｍ１１に基づいて周波数制御情報（周波数数値情報）Ｆｃを生成（周波数を再生）し、周波数制御情報Ｆｃを再生クロックカウンタ１５３と時刻同期ブロック２５０の加算器２５３へ出力する。本実施の形態では、ＤＣＯ制御回路１５２が出力する周波数制御情報Ｆｃは、デジタルＰＬＬ１５１におけるデジタルゲイン処理に伴い、整数部以外に小数部も持っていることが特徴である。例えば、周波数制御情報Ｆｃは、３２ビットの整数部（＋４ｎｓの分解能）と１６ビットの小数部（±α（１ｎｓ）の分解能）を有する。
再生クロックカウンタ（再生クロックカウンタ部）１５３は、ＯＣＸＯ４００のクロック信号ＣＬ０に合わせて、ＤＣＯ制御回路１５２からの周波数制御情報Ｆｃに基づいて再生クロックを生成（再生）し、生成した再生クロックをデジタルＰＬＬ１５１へフィードバックする。
時刻同期ブロック２５０は、比較例と同様、ＰＴＰサーボ２５１を備え、比較例のＶＣ－ＯＣＸＯ６５２に代えてＤＣＯ制御回路２５２を備え、さらに、加算器２５３を備える。ＰＴＰサーボ２５１は、図５の時刻比較器２０１、デジタルフィルタ２０２、分周器２０４に相当し、ＤＣＯ制御回路２５２及び加算器２５３は、図５のＤＣＯ２０３に相当する。これにより、時刻同期用ＰＬＬをフルデジタル回路とすることができる。
ＰＴＰサーボ（ＰＴＰサーボ部）２５１は、時刻パケットＴ１～Ｔ４から時刻情報を取り出した結果と時刻生成ブロック３５０からの再生時刻（ＴｏＤ）との時刻比較を行う時刻比較部と比例・積分処理を行う比例・積分処理部を含む。ＰＴＰサーボ２５１は、比較例と同様、時刻サーボ処理を行う。すなわち、ＰＴＰサーボ２５１は、マスタ装置との間で時刻パケットＴ１～Ｔ４を送受信し、時刻生成ブロック３５０からのＴｏＤ信号に基づいて時刻パケットＴ２及びＴ３に時刻を打刻し、時刻パケットＴ１～Ｔ４から時刻情報を得る。さらに、周波数同期ブロック１５０内のデジタルＰＬＬ１５１と同様、ＰＴＰサーボ２５１は、時刻パケットに基づいた時刻情報と再生時刻の比較に基づいた、歯抜け挿入・削除情報Ｍ２０及び歯抜け周期情報Ｍ２１を出力する。
ＤＣＯ制御回路（ＤＣＯ制御部）２５２は、ＤＣＯ制御回路１５２と同様、ＤＣＯ制御情報に基づいて数値演算処理を行いＤＣＯの動作を制御する（ＤＣＯを含む）。ＤＣＯ制御回路２５２は、ＯＣＸＯ４００のクロック信号ＣＬ０に合わせて、ＰＴＰサーボ２５１からの歯抜け挿入・削除情報Ｍ２０及び歯抜け周期情報Ｍ２１に基づいて時刻制御情報（時刻数値情報）Ｔｃを生成（時刻を再生）し、時刻制御情報Ｔｃを加算器２５３へ出力する。本実施の形態では、ＤＣＯ制御回路２５２が出力する時刻制御情報Ｔｃは、周波数同期ブロック１５０内のＤＣＯ制御回路１５２と同様、ＰＴＰサーボ２５１におけるデジタルゲイン処理に伴い、整数部以外に小数部も持っていることが特徴である。例えば、時刻制御情報Ｔｃは、±１ｎｓの分解能の情報である。
加算器２５３は、周波数同期ブロック１５０内のＤＣＯ制御回路１５２からの周波数制御情報ＦｃとＤＣＯ制御回路２５２からの時刻制御情報Ｔｃとを加算し、加算した時刻周波数制御情報ＴＦｃを出力する。例えば、時刻周波数制御情報ＴＦｃは、（±１ｎｓ）＋（４ｎｓ±α）の分解能の情報となる。
時刻生成ブロック３５０は、比較例と同様、時刻積算カウンタ３５１を備える。時刻積算カウンタ３５１は、加算器２５３からの時刻周波数制御情報ＴＦｃに合わせて、ＯＣＸＯ４００のクロック信号ＣＬ０に基づいたクロック信号を生成し、生成したクロック信号を時刻同期信号ＴｏＤとして外部に出力するとともに、時刻同期ブロック２５０のＰＴＰサーボ２５１に出力する。
＜時刻同期方法及び実現原理＞
次に、本実施の形態に係る時刻同期装置による時刻同期方法及び実現原理について説明する。図７は、本実施の形態に係る時刻同期方法を示している。この方法は、図５及び図６に示した時刻同期装置１における時刻同期方法である。
図７に示すように、時刻同期装置１は、周波数同期処理（周波数同期用ＰＬＬ処理）（Ｓ１０１～Ｓ１０３）を行うとともに、時刻同期処理（時刻同期用ＰＬＬ処理）（Ｓ１０４～Ｓ１０７）を行い、さらに、時刻同期信号生成処理（Ｓ１０８）を行う。
なお、周波数制御情報と時刻制御情報との加算処理（Ｓ１０７）は、時刻同期処理または周波数同期処理に含まれてもよいし、時刻同期信号生成処理に含まれてもよい。すなわち、図６の加算器２５３は、時刻同期ブロック２５０または周波数同期ブロック１５０に含まれてもよいし、時刻生成ブロック３５０に含まれてもよい。
周波数同期処理は、図６の周波数同期ブロック１５０により実行される。周波数同期処理では、周波数同期ブロック１５０は、同期イーサネット信号処理（Ｓ１０１）、ＤＣＯ制御情報生成（Ｓ１０２）、ＤＣＯによる周波数制御情報生成（Ｓ１０３）を行い、これらの処理を繰り返す。これにより、図５の周波数同期部１００の機能（周波数同期用ＰＬＬ）が実現される。
すなわち、デジタルＰＬＬ１５１は、同期イーサネット信号から周波数情報を抽出し、抽出した周波数情報と再生クロックカウンタ１５３からのフィードバック情報に基づいて、ＤＣＯ制御情報（歯抜け挿入・削除情報Ｍ１０及び歯抜け周期情報Ｍ１１）を生成する。ＤＣＯ制御回路１５２は、生成されたＤＣＯ制御情報に基づいて、同期イーサネット信号の周波数に同期した周波数制御情報（Ｆｃ）を生成する。
一方、時刻同期処理は、図６の時刻同期ブロック２５０により実行される。時刻同期処理では、時刻同期ブロック２５０は、時刻パケット処理（Ｓ１０４）、ＤＣＯ制御情報生成（Ｓ１０５）、ＤＣＯによる時刻制御情報生成（Ｓ１０６）を行い、これらの処理を繰り返す。これにより、図５の時刻同期部２００の機能（時刻同期用ＰＬＬ）が実現される。
すなわち、ＰＴＰサーボ２５１は、時刻サーボ処理により時刻パケットＴ１～Ｔ４から時刻情報を抽出し、抽出した時刻情報と時刻生成ブロック３５０からのフィードバック情報に基づいて、ＤＣＯ制御情報（歯抜け挿入・削除情報Ｍ２０及び歯抜け周期情報Ｍ２１）を生成する。ＤＣＯ制御回路２５２は、生成されたＤＣＯ制御情報に基づいて、時刻パケットの時刻に同期した時刻制御情報（Ｔｃ）を生成する。
周波数制御情報の生成（Ｓ１０３）と時刻制御情報の生成（Ｓ１０６）に続いて、図６の時刻同期ブロック２５０の加算器２５３は、生成された周波数制御情報と生成された時刻制御情報を加算する（Ｓ１０７）。図５では、時刻同期部２００のＤＣＯ２０３の中で加算処理が行われるため、図６のＤＣＯ制御回路２５２及び加算器２５３により図５のＤＣＯ２０３が実現される。
さらに、時刻同期信号生成処理として、図６の時刻生成ブロック３５０は、周波数制御情報と時刻制御情報を加算結果に基づいて時刻同期信号（ＴｏＤ）を生成する（Ｓ１０８）。これにより、図５の時刻生成部３００の機能が実現される。
このように、本実施の形態では、マスタ装置から受信する同期イーサネット信号を用いて、マスタ装置に同期した時刻を生成する。同期イーサネット信号は物理層で伝送されるため、上位層の通信とは無関係に同期動作が行われる。このため、同期イーサネット信号を用いることにより、パケットジッタやワンダの影響を受けない高精度な時刻を生成することが可能となる。
ＰＴＰの時刻同期装置において同期イーサネット信号を用いることは、既にＩＴＵ－Ｔで正式勧告化されている。ＩＴＵ－Ｔで定義されている同期イーサネット信号を使った場合の一般的な構成は、図１及び図２に示した比較例となる。図１及び図２の構成から理解される通り、比較例では、時刻（ＴｏＤ）を生成する原振のクロックは、同期イーサネット信号である。
このため、比較例では、時刻パケットの伝送遅延などで発生するパケットジッタ・ワンダとは別に、同期イーサネット信号に重畳されているノイズ（ジッタ・ワンダ）が、そのまま時刻として透過してしまう。そうすると、ＩＴＵ－Ｔで定義されている同期イーサネット信号のワンダ量は数十μｓオーダであるため、このワンダがそのまま時刻として生成されてしまうことになる。このため、ＴＤ－ＬＴＥや５Ｇの携帯基地局で定義されている時刻精度「±１．５μｓ」を大きく超える恐れがあり、その時刻のずれによって電波干渉を引き起こし、スループット低下を招いてしまう。最悪の場合、携帯基地局の無線回線そのものが切断される可能性もある。
そのため、ＩＴＵ－Ｔでは、時刻生成時に同期イーサネット信号を併用する場合、同期イーサネット信号に重畳されているジッタ・ワンダを完全に除去するよう勧告化されている。しかし、ＩＴＵ－Ｔでは、その実現方法まで定義されておらず、このジッタ・ワンダを完全に除去するハイパスフィルタの実装は、比較例のように実施の形態適用前では困難である。これに対し、本実施の形態では、個別のハイパスフィルタを実装することなく、周波数同期回路と時刻同期回路のみ構成でハイパスフィルタを実現可能とする。
図６に示すように、本実施の形態に係る時刻同期装置１は、周波数同期ブロック１５０、時刻同期ブロック２５０、時刻生成ブロック３５０のみで構成されており、基本構成は図２の比較例と同様である。等価ブロックの基本構成も同様である。
本実施の形態と比較例との大きな違いは、本実施の形態では、ＶＣＯの代わりにＤＣＯを使い、周波数同期ブロックからのＤＣＯ数値情報（周波数制御情報）と時刻同期ブロックからのＤＣＯ数値情報（時刻制御情報）を加算している点である。本実施の形態では、この加算によりハイパスフィルタを実現する。この原理を説明するため、以下のように、図５に示した等価ブロックのループ伝達関数を求める。
まず、次の式（１）及び式（２）のように、デジタルフィルタ１０２及び２０２の伝達特性Ｆ（ｓ）、位相比較器１０１及び時刻比較器２０１の変換利得Ｋｄ、ＤＣＯ１０３及び２０３の変換利得Ｋｄｃｏ／ｓ、分周器１０４及び２０４の変換利得１／Ｎを定義する。
Figure 0007004392000001
図５の等価ブロックより、式（２）の変換利得Ｋを用いると、周波数同期部１００が生成する同期信号Φｉｎと時刻同期部２００が生成する同期信号Φｉｎとの関係は、次の式（３）で表される。さらに式（３）を変形すると、Φｏｕｔは次の式（４）となる。
Figure 0007004392000002
そうすると、等価ブロックの伝達関数Ｈ（ｓ）は、式（４）を用いて、次の式（５）のように求められる。
Figure 0007004392000003
この式（５）に式（１）及び式（２）を代入すると、次の式（６）となり、さらに式（６）を変形すると、伝達関数Ｈ（ｓ）は式（７）となる。
Figure 0007004392000004
ここで、ｓ平面と複素平面はｓ＝ｊωの関係があるため、この関係を用いると、式（７）より、周波数伝達関数Ｈ（ｊω）は次の式（８）となる。
Figure 0007004392000005
また、式（８）の周波数伝達関数Ｈ（ｊω）のゲイン（絶対値）は、次の式（９）で表すことができる。さらにω＝２πｆの関係から、式（９）は式（１０）と表すことができる。
Figure 0007004392000006
この式（１０）が図５の等価ブロックの周波数応答を示している。式（１０）より、周波数が低くなると、１／２πｆが大きくなり、分母の値が１よりも大きくなるため、ゲインが下がる。したがって、図５の等価ブロックにより、ハイパスフィルタの特性が実現できる。
図８は、式（１０）で求められた周波数伝達関数Ｈ（ｊω）の特性を示している。すなわち、図５の等価ブロックにおける同期イーサネット信号のノイズに対する同期信号Φｏｕｔの周波数特性を示している。図８に示すように、同期イーサネット信号に対する周波数特性は、低い周波数をカットし、高い周波数を透過するハイパスフィルタの特性となる。この例では、０．１Ｈｚ以下でゲインが大きく減衰する。このため、同期イーサネット信号に重畳する０．１Ｈｚ以下の超低周波ワンダを抑圧することができる。したがって、伝達特性上、時刻同期部（ＰＴＰサーボ部）のループバンドである「０．１Ｈｚ」以下の周波数を除去するハイパスフィルタが実現される。
また、図９は、図５の等価ブロックにおける同期イーサネット信号及び時刻（時刻パケットに基づく時刻信号）のノイズに対する同期信号Φｏｕｔの周波数特性を示している。すなわち、周波数同期部及び時刻同期部を含む時刻同期装置全体の周波数特性を示している。なお、時刻同期装置全体の伝達関数は、式（１０）に時刻同期部の伝達特性を加えたものとなる。図９に示すように、同期イーサネット信号及び時刻に対する周波数特性は、低い周波数と高い周波数をカットし、中間の周波数を透過するバンドパスフィルタの特性となる。この例では、０．１Ｈｚ以下と１０Ｈｚ以上でゲインが大きく減衰する。これにより、ＩＴＵ－Ｔ Ｇ．８２７３．２で定義された周波数特性を実現することができる。
本実施の形態では、二つのＰＬＬをＤＣＯを用いた構成とすることで、ハイパスフィルタを実現できるとともに、さらに、発振器の数を削減することができる。また、ＰＬＬをフルロジック回路にすることで、電源変動や温度変動などの動作環境に影響を受けやすいアナログ回路を削減することができる。これにより、実装面積の削減、原価の低減、消費電力の低減を図ることが可能となる。
一方、ＰＬＬをＤＣＯ構成（ＤＣＯ型ＰＬＬ）にすると、ＤＣＯの原振クロックの歯抜けジッタ・ワンダ成分が発生する恐れがある。一例で例えると、ＤＣＯの原振が２５０ＭＨｚ（４ｎｓ周期）の場合、ＤＣＯ型ＰＬＬ二段構成では、１２５ＭＨｚ分（８ｎｓ周期）の歯抜けジッタ・ワンダ成分が発生する。すなわち、歯抜けクロックのカウンタを２段構成とするため、４ｎｓ×２＝８ｎｓの歯抜けジッタ・ワンダ成分となる。
これに対し、本実施の形態では、図６に示した通り、同期イーサネット信号及び時刻をクロック波形化せずに数値のまま演算処理している。これにより、歯抜けジッタ・ワンダ成分を２５０ＭＨｚ（４ｎｓ）のまま抑えることができる。
また、本実施の形態では、図６における周波数制御情報Ｆｃ（デジタルＰＬＬ１５１及びＤＣＯ制御回路１５２の処理分解能）が整数以外に小数の桁を有している。これにより、比例・積分処理時のデジタルゲインを下げても、量子化雑音が発生することを抑えることができる。
詳細に説明すると、本実施の形態では、図６のデジタルＰＬＬ１５１内の位相比較器やデジタルアンプ・積分器で算出されたデジタル値をＤＣＯ制御回路１５２でＤＣＯ制御値に変換する。例えば、８ＫＨｚの位相比較周波数を２５０ＭＨｚでサンプリングしている場合、位相比較値は±１５６２５ｄの範囲で変動する。そうすると、２＾１５個のカウンタ値が必要である。実際には、ＰＬＬのループバンド（０．１Ｈｚ）を考慮し、デジタルＰＬＬ内で位相比較値に対しデジタルアンプを掛ける（増幅する）。例えば、このディジタルアンプゲインが×１／２＾１２の場合、周波数制御情報ＦｃのＬＳＢ側３２ビットの整数部に元のデータのＭＳＢ側３ビットが入り、周波数制御情報ＦｃのＭＳＢ側１６ビットの小数部に元のデータの残りの１３ビットに入ることになる。ここで、周波数制御情報Ｆｃ中のカウンタ分解能は４ｎｓでも良いが、動作検証のしやすさや時刻同期部の分解能と考え方を統一するため、周波数制御情報Ｆｃを予め４ｎｓにより除算した結果で構成することが好ましい。
＜実施の形態１の効果＞
以上説明したように、本実施の形態では、図６に示したように、時刻生成装置において、周波数同期用ＰＬＬ及び時刻同期用ＰＬＬをＤＣＯ型ＰＬＬとした上で、ＤＣＯ同士で数値演算処理を行い、さらに、ＤＣＯ制御分解能を小数化した（小数部を含めた）。これにより、同期イーサネット信号を使用した時刻同期情報が同期イーサネット信号の重畳ノイズ（ジッタ・ワンダ）から影響を受けることを抑えることができ、ＤＣＯ歯抜けジッタ・ワンダ成分を半分にすることができ、さらに、ＰＬＬのループバンドを下げても桁落ちしないので量子化雑音が発生しないようにすることができるという特徴を持った時刻生成装置を実現することが可能となる。
なお、本開示は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記の標準規格に限らず、同様に周波数同期及び時刻同期を行う他の標準規格に適用してもよい。
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を生成する周波数同期部と、
前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、
前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、
を備え、
前記周波数同期部は、前記周波数制御情報を出力する第１のデジタル制御オシレータを含む周波数同期用ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を有し、
前記時刻同期部は、前記時刻制御情報を出力する第２のデジタル制御オシレータを含む時刻同期用ＰＬＬを有する、
時刻同期装置。
（付記２）
前記時刻同期信号生成部は、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
付記１に記載の時刻同期装置。
（付記３）
前記時刻同期部は、前記周波数制御情報と前記時刻制御情報とを加算する加算部を備え、
前記時刻同期信号生成部は、前記加算部による加算値に基づいて、前記時刻同期信号を生成する、
付記２に記載の時刻同期装置。
（付記４）
前記第２のデジタル制御オシレータは、前記第１のデジタル制御オシレータから出力された周波数制御情報と前記時刻制御情報とを加算した加算値を出力し、
前記時刻同期信号生成部は、前記出力された加算値に基づいて、前記時刻同期信号を生成する、
付記２に記載の時刻同期装置。
（付記５）
前記周波数同期用ＰＬＬ及び前記時刻同期用ＰＬＬは、前記同期イーサネット信号の低周波成分を除去するハイパスフィルタを構成する、
付記１乃至４のいずれかに記載の時刻同期装置。
（付記６）
前記周波数同期用ＰＬＬ及び前記時刻同期用ＰＬＬは、フルデジタル回路である、
付記１乃至５のいずれかに記載の時刻同期装置。
（付記７）
前記第１のデジタル制御オシレータ及び前記第２のデジタル制御オシレータは、それぞれ数値演算処理を行うことにより前記周波数制御情報及び前記時刻制御情報を生成する、
付記１乃至６のいずれかに記載の時刻同期装置。
（付記８）
前記周波数制御情報及び時刻制御情報は、整数部と小数部を有する、
付記１乃至７のいずれかに記載の時刻同期装置。
（付記９）
時刻マスタ装置と時刻スレーブ装置とを備え、
前記時刻スレーブ装置は、
前記時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を生成する周波数同期部と、
前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、
前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、
を備え、
前記周波数同期部は、前記周波数制御情報を出力する第１のデジタル制御オシレータを含む周波数同期用ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を有し、
前記時刻同期部は、前記時刻制御情報を出力する第２のデジタル制御オシレータを含む時刻同期用ＰＬＬを有する、
時刻同期システム。
（付記１０）
前記時刻同期信号生成部は、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
付記９に記載の時刻同期システム。
（付記１１）
時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を、周波数同期用ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）に含まれる第１のデジタル制御オシレータが生成し、
前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を、時刻同期用ＰＬＬに含まれる第２のデジタル制御オシレータが生成し、
前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する、
時刻同期方法。
（付記１２）
前記時刻同期信号の生成では、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
付記１１に記載の時刻同期方法。
１ 時刻同期装置
１０ スレーブ装置
１１ 周波数同期部
１２ 時刻同期部
１３ 時刻同期信号生成部
２０ マスタ装置
３０ 時刻同期システム
１００ 周波数同期部
１０１ 位相比較器
１０２ デジタルフィルタ
１０３ ＤＣＯ
１０４ 分周器
１５０ 周波数同期ブロック
１５１ デジタルＰＬＬ
１５２ ＤＣＯ制御回路
１５３ 再生クロックカウンタ
２００ 時刻同期部
２０１ 時刻比較器
２０２ デジタルフィルタ
２０３ ＤＣＯ
２０４ 分周器
２５０ 時刻同期ブロック
２５１ ＰＴＰサーボ
２５２ ＤＣＯ制御回路
２５３ 加算器
３００ 時刻生成部
３５０ 時刻生成ブロック
３５１ 時刻積算カウンタ

Claims (9)

  1. 時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を生成する周波数同期部と、
    前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、
    前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、
    を備え、
    前記周波数同期部は、前記周波数制御情報を出力する第１のデジタル制御オシレータを含む周波数同期用ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を有し、
    前記時刻同期部は、前記時刻制御情報を出力する第２のデジタル制御オシレータを含む時刻同期用ＰＬＬを有し、
    前記第１のデジタル制御オシレータ及び前記第２のデジタル制御オシレータは、それぞれ数値演算処理を行うことにより、数値情報である前記周波数制御情報及び前記時刻制御情報を生成し、
    前記時刻同期信号生成部は、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成し、
    前記周波数同期用ＰＬＬ及び前記時刻同期用ＰＬＬは、前記同期イーサネット信号の低周波成分を除去するハイパスフィルタを構成する、
    時刻同期装置。
  2. 前記時刻同期部は、前記周波数制御情報と前記時刻制御情報とを加算する加算部を備え、
    前記時刻同期信号生成部は、前記加算部による加算値に基づいて、前記時刻同期信号を生成する、
    請求項１に記載の時刻同期装置。
  3. 前記周波数同期部は、デジタルＰＬＬ処理部と、再生クロックカウンタとを含み、
    前記デジタルＰＬＬ処理部は、前記同期イーサネット信号と前記再生クロックカウンタからの再生クロックとの位相比較を行い、
    前記前記第１のデジタル制御オシレータは、前記位相比較の結果に基づいて、前記周波数制御情報を生成し、
    前記再生クロックカウンタは、前記周波数制御情報に基づいて、前記再生クロックを生成し、
    前記時刻同期部は、ＰＴＰ（Ｐｒｅｃｉｓｉｏｎ Ｔｉｍｅ Ｐｒｏｔｏｃｏｌ）サーボ処理部を含み、
    前記ＰＴＰサーボ処理部は、前記時刻パケットに基づく時刻と前記時刻同期信号生成部からの前記時刻同期信号との時刻比較を行い、
    前記第２のデジタル制御オシレータは、前記時刻比較の結果に基づいて、前記時刻制御情報を生成する、
    請求項２に記載の時刻同期装置。
  4. 前記第２のデジタル制御オシレータは、前記第１のデジタル制御オシレータから出力された周波数制御情報と前記時刻制御情報とを加算した加算値を出力し、
    前記時刻同期信号生成部は、前記出力された加算値に基づいて、前記時刻同期信号を生成する、
    請求項１に記載の時刻同期装置。
  5. 前記周波数同期部は、位相比較器と、第１のデジタルフィルタと、第１の分周器とを含み、
    前記位相比較器は、前記同期イーサネット信号と前記第１の分周器からの第１の分周信号との位相比較結果を出力し、
    前記第１のデジタルフィルタは、前記位相比較結果の高周波成分を除去し、
    前記第１のデジタル制御オシレータは、前記高周波成分が除去された位相比較結果に基づいて、前記周波数制御情報を生成し、
    前記第１の分周器は、前記周波数制御情報を分周して、前記第１の分周信号を生成し、
    前記時刻同期部は、時刻比較器と、第２のデジタルフィルタと、第２の分周器とを含み、
    前記時刻比較器は、前記時刻パケットに基づく時刻と前記第２の分周器からの第２の分周信号との時刻比較結果を出力し、
    前記第２のデジタルフィルタは、前記時刻比較結果の高周波成分を除去し、
    前記第２のデジタル制御オシレータは、前記第１のデジタル制御オシレータからの前記周波数制御情報と、前記高周波成分が除去された時刻比較結果に応じた前記時刻制御情報とを加算し、
    前記第２の分周器は、前記加算した結果を分周して、前記第２の分周信号を生成する、
    請求項４に記載の時刻同期装置。
  6. 前記周波数同期用ＰＬＬ及び前記時刻同期用ＰＬＬは、フルデジタル回路である、
    請求項１乃至５のいずれか一項に記載の時刻同期装置。
  7. 前記周波数制御情報及び時刻制御情報は、整数部と小数部を有する、
    請求項１乃至６のいずれか一項に記載の時刻同期装置。
  8. 時刻マスタ装置と時刻スレーブ装置とを備え、
    前記時刻スレーブ装置は、
    前記時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を生成する周波数同期部と、
    前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、
    前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、
    を備え、
    前記周波数同期部は、前記周波数制御情報を出力する第１のデジタル制御オシレータを含む周波数同期用ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を有し、
    前記時刻同期部は、前記時刻制御情報を出力する第２のデジタル制御オシレータを含む時刻同期用ＰＬＬを有し、
    前記第１のデジタル制御オシレータ及び前記第２のデジタル制御オシレータは、それぞれ数値演算処理を行うことにより、数値情報である前記周波数制御情報及び前記時刻制御情報を生成し、
    前記時刻同期信号生成部は、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成し、
    前記周波数同期用ＰＬＬ及び前記時刻同期用ＰＬＬは、前記同期イーサネット信号の低周波成分を除去するハイパスフィルタを構成する、
    時刻同期システム。
  9. 時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を、周波数同期用ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）に含まれる第１のデジタル制御オシレータが生成し、
    前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を、時刻同期用ＰＬＬに含まれる第２のデジタル制御オシレータが生成し、
    前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成し、
    前記第１のデジタル制御オシレータ及び前記第２のデジタル制御オシレータは、それぞれ数値演算処理を行うことにより、数値情報である前記周波数制御情報及び前記時刻制御情報を生成し、
    前記時刻同期信号の生成では、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成し、
    前記周波数同期用ＰＬＬ及び前記時刻同期用ＰＬＬは、前記同期イーサネット信号の低周波成分を除去するハイパスフィルタを構成する、
    時刻同期方法。
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