WO2021157308A1 - 時刻同期装置、時刻同期システム及び時刻同期方法 - Google Patents

時刻同期装置、時刻同期システム及び時刻同期方法 Download PDF

Info

Publication number
WO2021157308A1
WO2021157308A1 PCT/JP2021/000903 JP2021000903W WO2021157308A1 WO 2021157308 A1 WO2021157308 A1 WO 2021157308A1 JP 2021000903 W JP2021000903 W JP 2021000903W WO 2021157308 A1 WO2021157308 A1 WO 2021157308A1
Authority
WO
WIPO (PCT)
Prior art keywords
time
frequency
control information
synchronization
time synchronization
Prior art date
Application number
PCT/JP2021/000903
Other languages
English (en)
French (fr)
Inventor
高橋　正行
Original Assignee
Ｎｅｃプラットフォームズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ｎｅｃプラットフォームズ株式会社 filed Critical Ｎｅｃプラットフォームズ株式会社
Priority to US17/795,595 priority Critical patent/US11924319B2/en
Priority to EP21750048.7A priority patent/EP4102765A4/en
Priority to CA3170157A priority patent/CA3170157C/en
Publication of WO2021157308A1 publication Critical patent/WO2021157308A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0697—Synchronisation in a packet node
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • H04J3/0658—Clock or time synchronisation among packet nodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • H04J3/0658—Clock or time synchronisation among packet nodes
    • H04J3/0661—Clock or time synchronisation among packet nodes using timestamps
    • H04J3/0667—Bidirectional timestamps, e.g. NTP or PTP for compensation of clock drift and for compensation of propagation delays

Definitions

  • the present invention relates to a time synchronization device, a time synchronization system, and a time synchronization method.
  • IEEE1588v2 IEEE1588-2008
  • IEEE1588v2 IEEE1588-2008
  • IEEE1588v2 Precision Time Protocol
  • a time packet with a time stamp is transmitted and received between the master device and the slave device, and time synchronization is performed from the transmission delay time of the time packet. Further, in PTP, frequency synchronization is also performed by transmitting a synchronous Ethernet signal (SyncE) from the master device to the slave device. Note that the time synchronization may include frequency synchronization for matching the clock frequencies.
  • SynE synchronous Ethernet signal
  • an object of the present disclosure is to provide a time synchronization device, a time synchronization system, and a time synchronization method capable of improving the accuracy of time synchronization.
  • the time synchronization device includes a frequency synchronization unit that generates frequency control information synchronized with the frequency of a synchronous Ethernet (registered trademark) signal received from the time master device, and a time based on a time packet received from the time master device.
  • the frequency synchronization unit has a frequency synchronization PLL (Phase Locked Loop) including a first digital control oscillator that outputs the frequency control information, and the time synchronization unit has a second digital that outputs the time control information. It has a time synchronization PLL including a control oscillator.
  • PLL Phase Locked Loop
  • the time synchronization system includes a time master device and a time slave device, and the time slave device generates frequency control information synchronized with the frequency of a synchronous Ethernet (registered trademark) signal received from the time master device. Based on the frequency synchronization unit, the time synchronization unit that generates time control information synchronized with the time based on the time packet received from the time master device, the generated frequency control information, and the generated time control information.
  • the frequency synchronization unit includes a time synchronization signal generation unit that generates a time synchronization signal, and the frequency synchronization unit has a frequency synchronization PLL (Phase Locked Loop) including a first digital control oscillator that outputs the frequency control information.
  • the time synchronization unit has a time synchronization PLL including a second digital control oscillator that outputs the time control information.
  • the frequency control information synchronized with the frequency of the synchronization Ethernet (registered trademark) signal received from the time master device is included in the frequency synchronization PLL (Phase Locked Loop) of the first digital control oscillator.
  • PLL Phase Locked Loop
  • a time synchronization signal is generated based on the generated time control information.
  • a time synchronization device capable of improving the accuracy of time synchronization.
  • FIG. 1 It is a block diagram which shows the structure of the equivalent block of the time synchronization apparatus of the comparative example. It is a block diagram which shows the structure of the logic block of the time synchronization apparatus of the comparative example. It is a block diagram which shows the outline structure of the time synchronization system which concerns on embodiment. It is a block diagram which shows the outline structure of the slave device which concerns on embodiment. It is a block diagram which shows the structure of the equivalent block of the time synchronization apparatus which concerns on Embodiment 1.
  • FIG. It is a block diagram which shows the structure of the logic block of the time synchronization apparatus which concerns on Embodiment 1.
  • FIG. It is a graph which
  • FIG. 1 shows the configuration of the equivalent block (equivalent block on the s plane) of the time synchronization device 5 of the comparative example
  • FIG. 2 shows the configuration of the logic block (mounting block) embodying the equivalent block of FIG. ing.
  • the time synchronization device 5 is a slave device of the PTP that synchronizes the time using the synchronous Ethernet signal and the time packet received from the master device of the PTP.
  • the equivalent block of the time synchronization device 5 of the comparative example has the same configuration as a general slave device using a synchronization Ethernet signal, and has a frequency synchronization unit 500, a time synchronization unit 600, and a time generation unit 700. To be equipped.
  • the function required for the frequency synchronization unit 500 is ITU-T G. It was officially recommended by 8262, and ITU-T G. In 8262, the loop band (high cutoff frequency) of the frequency synchronization unit 500 is defined to be set between 1 Hz and 10 Hz.
  • the frequency synchronization unit 500 is a frequency synchronization PLL (Phase Locked Loop) circuit that corresponds to the required function and generates a synchronization signal ⁇ in synchronized with the frequency of the synchronization Ethernet signal.
  • the frequency synchronization unit 500 includes a phase detector 501, a digital filter 502, a VCO (Voltage Controlled Oscillator) 503, and a frequency divider (Divider) 504 as a configuration example of the PLL circuit.
  • the phase comparator 501 outputs the phase comparison result between the synchronous Ethernet signal received from the master device and the frequency divider signal from the frequency divider 504.
  • the VC0503 outputs a synchronization signal ⁇ in having a frequency corresponding to the phase comparison result (voltage) via the digital filter (low-pass filter) 502 to the time generator 700 and feeds it back to the frequency divider 504.
  • the functions required of the time synchronization unit 600 are the same as those of the frequency synchronization unit, that is, the ITU-T G. It was officially recommended in 8273.2, and ITU-T G.
  • the loop band of the time synchronization unit 600 is defined to be set between 0.05 Hz and 0.1 Hz.
  • the time synchronization unit 600 is a time synchronization PLL circuit (time servo) that corresponds to the required function and generates a synchronization signal ⁇ out synchronized with the time (phase) of the PTP time packet.
  • the time synchronization unit 600 includes a time detector 601, a digital filter 602, a VCO 603, and a frequency divider 604 as a configuration example of the PLL circuit.
  • the time comparator 601 outputs a time comparison result between the time (phase) based on the time packets T1 to T4 transmitted to and received from the master device and the time of the frequency dividing signal from the frequency divider 604.
  • the VC0603 outputs a synchronization signal ⁇ out of the timing corresponding to the time comparison result (voltage) via the digital filter 602 to the time generation unit 700 and feeds it back to the frequency divider 604.
  • the time generation unit 700 performs offset control based on the frequency of the synchronization signal ⁇ in output from the VCO 503 of the frequency synchronization unit 500 and based on the timing of the synchronization signal ⁇ out output from the VCO 603 of the time synchronization unit 600, thereby performing offset control of ⁇ in + ⁇ out.
  • Generates the time synchronization signal ToD (Time of Day: time synchronization clock).
  • the time synchronization signal ToD is a clock signal having the same frequency as ⁇ in, which is the original vibration, and is synchronized with the timing (phase) of ⁇ out.
  • the time synchronization signal ToD is a signal of 10 MHz and 1 pps (PulsePerSecond).
  • the logic blocks of the time synchronization device 5 of the comparative example are the frequency synchronization block 550 corresponding to the frequency synchronization unit 500 and the time synchronization block 650 corresponding to the time synchronization unit 600.
  • a time generation block 750 corresponding to the time generation unit 700 is provided.
  • the frequency synchronization block 550 includes a digital PLL551, a VC-OCXO (Voltage Controlled-Oven Controlled Crystal Oscillator) 552, and a reproduction clock counter (RECCTR) 553.
  • the digital PLL551 and the reproduction clock counter 553 correspond to the phase comparator 501, the digital filter 502, and the frequency divider 504 of FIG. 1, and the VC-OCXO552 corresponds to the VCO 503 of FIG.
  • the digital PLL 551 generates a frequency / phase control voltage Vc1 based on the phase comparison result of the synchronous Ethernet signal and the reproduction clock from the reproduction clock counter 553.
  • the VC-OCXO552 outputs a frequency synchronization clock CLf based on the frequency / phase control voltage Vc1 generated by the digital PLL551.
  • the time synchronization block 650 includes a PTP servo 651 and a VC-OCXO 652.
  • the PTP servo 651 corresponds to the time comparator 601 in FIG. 1, the digital filter 602, and the frequency divider 604, and the VC-OCXO 652 corresponds to the VCO 603 in FIG.
  • the PTP servo 651 sends and receives time packets T1 to T4 to and from the master device, stamps the time in the time packets T2 and T3 based on the ToD signal from the time generation block 750, and sets the time in the time packets T1 to T4.
  • the time control voltage Vc2 is generated based on.
  • the VC-OCXO652 outputs a time control signal (phase control signal) Pc based on the time control voltage Vc2 generated by the PTP servo 651.
  • the process of extracting time information from the time packet performed by the PTP servo 651 is generally known as the PTP time servo process.
  • a time packet T1 Synchronization Message
  • a time packet T2 Frellow-up Message
  • a time packet T3 Delay Request Message
  • a time packet T4 Delay
  • ResponseMessage is sent and received, and the time of those transmissions and receptions is used.
  • the downlink transmission delay time is calculated from the difference between the time when the master device transmits the time packet T1 (t1) and the time when the slave device receives the time packet T1 (t2), and the time when the slave device transmits the time packet T3.
  • the transmission delay time in the upstream direction is calculated from the difference between (t3) and the time (t4) when the master device receives the time packet T3, and time information is generated based on each transmission delay time.
  • the time information obtained by the time servo processing is the time based on the time packet or the time extracted (extracted) from the time packet.
  • the time generation block 750 includes a time integration counter 751.
  • the time integration counter 751 is a clock signal based on the frequency synchronization clock output from the VC-OCXO552 of the frequency synchronization block 550 in accordance with the timing (phase) of the time control signal output from the VC-OCXO652 of the time synchronization block 650. Is generated, and the generated clock signal is output as a ToD signal.
  • the equivalent block as shown in FIG. 1 can be realized by adopting the mounting configuration as shown in FIG.
  • the inventor found the following problems. That is, the synchronous Ethernet signal is transmitted from the master device via, for example, a long-distance Ethernet transmission line of 50 to 100 km. For this reason, high-frequency jitter and low-frequency wonder occur in the transmission line, and in particular, “ultra-low frequency wonder (0.1 Hz or less)” on the order of several tens of ⁇ s is generated due to thermal noise, seasonal fluctuation, and the like.
  • the influence of the ultra-low frequency wonder cannot be suppressed.
  • the high-frequency jitter superimposed on the synchronous Ethernet signal is removed by the frequency synchronization unit 500, but the ultra-low frequency wonder superimposed on the synchronous Ethernet signal is not removed by the frequency synchronization unit 500, so that the synchronization signal is not removed.
  • the ultra-low frequency wonder remains superimposed on ⁇ in.
  • the time generation unit 700 generates the time synchronized with the signal including the ultra-low frequency wonder, so that the accuracy of the time synchronization is lowered.
  • a mobile base station such as 5G requires a time synchronization accuracy of " ⁇ 1.5 ⁇ s or less", but there is a possibility that the time accuracy cannot be satisfied. If radio waves are transmitted from adjacent mobile base stations at the same timing, the radio waves interfere with each other, so that highly accurate time synchronization is required. Therefore, if the state in which the time synchronization accuracy does not satisfy the standard continues, interference of radio waves transmitted from the mobile base station will eventually occur, resulting in a decrease in throughput.
  • VCO voltage controlled oscillator
  • the embodiment is a PLL configuration using a DCO (Digital Controlled Oscillator) in a PTP slave device that synchronizes time using a synchronous Ethernet signal.
  • DCO Digital Controlled Oscillator
  • it acts as a high-pass filter, which makes it "ultra-low” even when a synchronous Ethernet signal with the "ultra-low frequency wonder” superimposed, which is a drawback of the comparative example, is used as the original oscillation frequency of the time. It is characterized by suppressing the influence of "frequency wonder" on the time accuracy and enabling highly accurate time synchronization.
  • FIG. 3 shows the outline configuration of the time synchronization system according to the embodiment
  • FIG. 4 shows the outline configuration of the slave device (time synchronization device) according to the embodiment.
  • the time synchronization system 30 includes a master device (time master device) 20 and a slave device (time slave device) 10 connected via a network such as Ethernet.
  • the master device 20 is a time reference device (PRTC (Primary Reference Time Clock)) having a master clock
  • the slave device 10 is a portable base station that operates in synchronization with the master clock (time) of the time reference device.
  • PRTC Primary Reference Time Clock
  • the master device 20 transmits a time packet in which the time of the master clock is stamped to the slave device 10, and also transmits a synchronous Ethernet signal (frequency synchronization signal of the physical layer) of the frequency of the master clock to the slave device 10.
  • PRTC Primary Reference Time Clock
  • the slave device 10 includes a frequency synchronization unit 11, a time synchronization unit 12, and a time synchronization signal generation unit 13.
  • the frequency synchronization unit 11 receives the synchronization Ethernet signal from the master device 20 and generates frequency control information synchronized with the frequency of the received synchronization Ethernet signal.
  • the time synchronization unit 12 receives a time packet from the master device 20 and generates time control information synchronized with the time based on the received time packet.
  • the time synchronization signal generation unit 13 is a frequency control generated by the frequency synchronization unit 11. A time synchronization signal is generated based on the information and the time control information generated by the time synchronization unit 12.
  • the frequency synchronization unit 11 has a frequency synchronization PLL including a DCO 11a (first digital control oscillator) that outputs a frequency control signal.
  • the time synchronization unit 12 has a time synchronization PLL including a DCO 12a (second digital control oscillator) that outputs a time control signal.
  • the time synchronization signal generation unit 13 generates a time synchronization signal based on the added value of the frequency control information and the time control information.
  • the time synchronization unit (as an implementation example) may include an addition unit that adds frequency control information and time control information.
  • the DCO 12a may output an added value obtained by adding the frequency control information and the time control information output from the DCO 11a (as an example of the equivalent block to be realized).
  • the frequency synchronization PLL and the time synchronization PLL form a high-pass filter that removes low-frequency components of the synchronous Ethernet signal.
  • the PLL circuit of the frequency synchronization unit and the PLL circuit of the time synchronization unit are configured by the DCO to form the PLL circuit. Nevertheless, the frequency synchronization unit and the time synchronization unit are converted into a high-pass filter (actually, the band-bus filter configuration is used, but here, for convenience, it is defined as a high-pass filter).
  • a PLL circuit can only realize a low-pass filter, and a high-pass filter for phase noise cannot be easily realized.
  • time synchronization accuracy can be suppressed to " ⁇ 1.5 ⁇ s or less", which is an essential accuracy for mobile base stations.
  • ITU-T G.K Although it was officially recommended in 8273.2, its implementation method and implementation method are not described, and it is treated as Vendor Issue. Therefore, the embodiment focuses on a method for realizing and implementing a high-pass filter, which is not described in ITU-T.
  • the embodiment can be configured with one fixed oscillator. Furthermore, since a full digital circuit can be used, an analog circuit is not required, the mounting area can be reduced, the cost can be reduced, and the power consumption can be reduced, and the problem caused by the mixture of digital and analog circuits can be solved. Furthermore, by digitizing the output of the DCO instead of using it as a clock waveform, it is possible to suppress the toothless jitter / wonder component, which is a drawback of the DCO, to half.
  • FIG. 5 shows the configuration of the equivalent block of the time synchronization device 1 according to the present embodiment
  • FIG. 6 shows the configuration of the logic block embodying the equivalent block of FIG.
  • the time synchronization device 1 is a slave device that performs time synchronization using a synchronous Ethernet signal and a time packet received from the master device.
  • the equivalent block of the time synchronization device 1 is the frequency synchronization unit 100 that performs frequency synchronization processing based on the synchronization Ethernet signal, and the time of the time packet, as in the comparative example of FIG.
  • a time synchronization unit 200 that performs time synchronization processing based on the above, a frequency synchronization unit 100, and a time generation unit 300 that generates a time synchronization signal based on the processing results of the time synchronization unit 200 are provided.
  • the frequency synchronization unit 100 includes a phase comparator 101, a digital filter 102, and a frequency divider 104 as in the comparative example, and includes a DCO 103 instead of the VCO 503 in the comparative example.
  • the phase comparator 101, the digital filter 102, the DCO 103, and the frequency divider 104 form a frequency synchronization PLL circuit.
  • the frequency synchronization PLL circuit is a circuit that generates a synchronization signal ⁇ in (digital signal) based on the synchronization Ethernet signal and synchronizes the frequencies of the synchronization Ethernet signal and the synchronization signal ⁇ in by feedback control.
  • the frequency synchronization unit 100 performs PLL processing of the synchronization Ethernet signal received from the master device, and outputs the smoothed clock information ( ⁇ in) to the time synchronization unit 200.
  • the phase comparator (phase comparison unit) 101 receives a synchronous Ethernet signal from the master device, and the received synchronous Ethernet signal and the frequency divider signal (reproduction clock) from the frequency divider (reproduction clock counter unit) 104. ) And the phase comparison result is output.
  • the digital filter (digital filter unit) 102 completely removes the frequency component (high frequency component) of the phase comparison result of the phase comparator 101.
  • the DCO (DCO unit) 103 divides the synchronization signal (frequency synchronization numerical information) ⁇ in of the result (frequency corresponding to the phase comparison result) of the proportional / integrated calculation of the numerical values of the phase comparison result via the digital filter 102. It is output to 104 and DCO 203 in the time synchronization unit 200. Further, the frequency divider 104 feeds back the frequency dividing signal obtained by dividing the synchronization signal ⁇ in to 1 / N to the phase comparator 101.
  • the time synchronization unit 200 includes a time comparator 201, a digital filter 202, and a frequency divider 204, and includes a DCO 203 instead of the VCO 603 of the comparative example. Similar to the frequency synchronization unit 100, the time comparator 201, the digital filter 202, the DCO 203, and the frequency divider 204 form a time synchronization PLL circuit.
  • the time synchronization PLL circuit is a circuit that generates a synchronization signal (digital signal) ⁇ out based on the time of the time packet and synchronizes the time of the time packet with the phase (time) of the synchronization signal ⁇ out by feedback control. ..
  • the time synchronization unit 200 adds the result of PLL processing of the time information based on the synchronization packet received from the master device to the clock information ( ⁇ in) generated by the frequency synchronization unit 100, and outputs the result to the time generation unit 300.
  • the time comparison device (time comparison unit) 201 acquires the result of extracting the time information from the time packets T1 to T4 transmitted and received from the master device, and acquires the acquired time information and the frequency divider (reproduction time counter unit). ) Outputs the time comparison result with the frequency division signal (reproduction time) from 204.
  • the digital filter (digital filter unit) 202 completely removes the frequency component (high frequency component) of the time comparison result of the time comparator 201.
  • the DCO (DCO unit) 203 provides a synchronization signal (frequency synchronization numerical information) ⁇ in from the DCO 103 in the frequency synchronization unit 100 and a synchronization signal (time synchronization numerical information) according to the time comparison result via the digital filter 202.
  • the results are added and the numerical values of the results are proportionally and integratedly calculated, and the result is output as a synchronization signal ⁇ out (digital signal) to the time generator 300 and the frequency divider 204.
  • a synchronization signal ⁇ out that is synchronized with the frequency of the synchronous Ethernet signal and synchronized with the time of the time packet is generated.
  • the high-pass filter processing is performed in the DCO 203.
  • the frequency divider 204 feeds back the frequency dividing signal obtained by dividing the synchronization signal ⁇ out to 1 / N to the time comparator 201.
  • the time generation unit 300 generates a time synchronization signal (time synchronization information) ToD based on the synchronization signal ⁇ out generated by the time synchronization unit 200. Similar to the comparative example, the time synchronization signal ToD is a clock signal having the same frequency as the synchronous Ethernet signal ( ⁇ in), and is synchronized with the time phase of the time packet.
  • the logic block of the time synchronization device 1 is the frequency synchronization block 150 corresponding to the frequency synchronization unit 100, as in the comparative example of FIG. It includes a time synchronization block 250 corresponding to the time synchronization unit 200, a time generation block 350 corresponding to the time generation unit 300, and an OCXO 400.
  • the OCXO400 is an oscillator that supplies a clock signal CL0 (for example, 250 MHz), which is the original vibration, to each circuit.
  • the frequency synchronization block 150 includes a digital PLL 151 and a reproduction clock counter 153, and includes a DCO control circuit 152 instead of the VC-OCXO552 of the comparative example.
  • the digital PLL 151 and the reproduction clock counter 153 correspond to the phase comparator 101, the digital filter 102, and the frequency divider 104 of FIG. 5, and the DCO control circuit 152 corresponds to the DCO 103 of FIG.
  • the frequency synchronization PLL can be made into a fully digital circuit.
  • the digital PLL (digital PLL unit) 151 includes a phase comparison unit that performs phase comparison between the synchronous Ethernet signal (synchronous Ethernet information) and the reproduction clock from the reproduction clock counter 153, and a proportional / integration processing unit that performs proportional / integration processing. ..
  • the digital PLL 151 outputs the toothless insertion / deletion information M10 and the toothless cycle information M11 based on the comparison between the synchronous Ethernet signal and the reproduction clock.
  • the toothless insertion / deletion information is information indicating the number of pulses to be inserted or deleted with respect to the clock signal for a predetermined period.
  • the toothlessness cycle information is information indicating a cycle in which toothlessness is inserted / deleted.
  • the frequency of the output signal of the DCO can be controlled by the toothless insertion / deletion information and the toothless cycle information (DCO control information).
  • the DCO control circuit (DCO control unit) 152 performs numerical calculation processing based on the DCO control information and controls the operation of the DCO (including the DCO).
  • the DCO control circuit 152 generates frequency control information (frequency numerical information) Fc based on the tooth loss insertion / deletion information M10 and the tooth loss cycle information M11 from the digital PLL 151 in accordance with the clock signal CL0 of the OCXO400 (reproduces the frequency). ), And the frequency control information Fc is output to the reproduction clock counter 153 and the adder 253 of the time synchronization block 250.
  • the frequency control information Fc output by the DCO control circuit 152 is characterized by having a decimal part in addition to the integer part due to the digital gain processing in the digital PLL 151.
  • the frequency control information Fc has a 32-bit integer part (+ 4 ns resolution) and a 16-bit fractional part ( ⁇ ⁇ (1 ns) resolution).
  • the reproduction clock counter (reproduction clock counter unit) 153 generates (reproduces) a reproduction clock based on the frequency control information Fc from the DCO control circuit 152 in accordance with the clock signal CL0 of the OCXO400, and uses the generated reproduction clock as the digital PLL151. Give feedback to.
  • the time synchronization block 250 includes a PTP servo 251 as in the comparative example, a DCO control circuit 252 in place of the VC-OCXO 652 in the comparative example, and an adder 253.
  • the PTP servo 251 corresponds to the time comparator 201, the digital filter 202, and the frequency divider 204 in FIG. 5, and the DCO control circuit 252 and the adder 253 correspond to the DCO 203 in FIG.
  • the time synchronization PLL can be made into a fully digital circuit.
  • the PTP servo (PTP servo unit) 251 performs proportional / integral processing with the time comparison unit that compares the time between the result of extracting the time information from the time packets T1 to T4 and the playback time (ToD) from the time generation block 350. Includes proportional / integral processing unit.
  • the PTP servo 251 performs time servo processing as in the comparative example. That is, the PTP servo 251 transmits and receives time packets T1 to T4 to and from the master device, stamps the time in time packets T2 and T3 based on the ToD signal from the time generation block 350, and time packets T1 to T4. Get time information from.
  • the PTP servo 251 outputs the toothless insertion / deletion information M20 and the toothless cycle information M21 based on the comparison between the time information based on the time packet and the reproduction time. ..
  • the DCO control circuit (DCO control unit) 252 performs numerical calculation processing based on the DCO control information to control the operation of the DCO (including the DCO).
  • the DCO control circuit 252 generates time control information (time numerical information) Tc based on the tooth loss insertion / deletion information M20 and the tooth loss cycle information M21 from the PTP servo 251 in accordance with the clock signal CL0 of the OCXO400. (Reproduce), and output the time control information Tc to the adder 253.
  • the time control information Tc output by the DCO control circuit 252 has a fractional part in addition to the integer part due to the digital gain processing in the PTP servo 251 like the DCO control circuit 152 in the frequency synchronization block 150. It is a feature that it is.
  • the time control information Tc is information having a resolution of ⁇ 1 ns.
  • the adder 253 adds the frequency control information Fc from the DCO control circuit 152 in the frequency synchronization block 150 and the time control information Tc from the DCO control circuit 252, and outputs the added time frequency control information TFc.
  • the time frequency control information TFc is information with a resolution of ( ⁇ 1 ns) + (4 ns ⁇ ⁇ ).
  • the time generation block 350 includes a time integration counter 351 as in the comparative example.
  • the time integration counter 351 generates a clock signal based on the clock signal CL0 of the OCXO400 in accordance with the time frequency control information TFc from the adder 253, outputs the generated clock signal to the outside as a time synchronization signal ToD, and outputs the generated clock signal to the outside. Output to the PTP servo 251 of the time synchronization block 250.
  • FIG. 7 shows a time synchronization method according to the present embodiment. This method is a time synchronization method in the time synchronization device 1 shown in FIGS. 5 and 6.
  • the time synchronization device 1 performs frequency synchronization processing (frequency synchronization PLL processing) (S101 to S103) and time synchronization processing (time synchronization PLL processing) (S104 to S107). Further, the time synchronization signal generation process (S108) is performed.
  • the addition process (S107) of the frequency control information and the time control information may be included in the time synchronization process or the frequency synchronization process, or may be included in the time synchronization signal generation process. That is, the adder 253 of FIG. 6 may be included in the time synchronization block 250 or the frequency synchronization block 150, or may be included in the time generation block 350.
  • the frequency synchronization process is executed by the frequency synchronization block 150 of FIG.
  • the frequency synchronization block 150 performs synchronous Ethernet signal processing (S101), DCO control information generation (S102), and frequency control information generation by the DCO (S103), and repeats these processes.
  • S101 synchronous Ethernet signal processing
  • S102 DCO control information generation
  • S103 frequency control information generation by the DCO
  • the digital PLL 151 extracts frequency information from the synchronous Ethernet signal, and based on the extracted frequency information and the feedback information from the reproduction clock counter 153, the DCO control information (tooth loss insertion / deletion information M10 and tooth loss cycle information M11) ) Is generated.
  • the DCO control circuit 152 generates frequency control information (Fc) synchronized with the frequency of the synchronous Ethernet signal based on the generated DCO control information.
  • the time synchronization process is executed by the time synchronization block 250 in FIG.
  • the time synchronization block 250 performs time packet processing (S104), DCO control information generation (S105), and time control information generation by DCO (S106), and repeats these processes.
  • S104 time packet processing
  • S105 DCO control information generation
  • S106 time control information generation by DCO
  • the PTP servo 251 extracts time information from the time packets T1 to T4 by the time servo processing, and based on the extracted time information and the feedback information from the time generation block 350, the DCO control information (missing tooth insertion / deletion information). M20 and tooth loss cycle information M21) are generated.
  • the DCO control circuit 252 generates time control information (Tc) synchronized with the time of the time packet based on the generated DCO control information.
  • the adder 253 of the time synchronization block 250 in FIG. 6 adds the generated frequency control information and the generated time control information. (S107).
  • the DCO 203 of FIG. 5 is realized by the DCO control circuit 252 and the adder 253 of FIG.
  • the time generation block 350 of FIG. 6 generates a time synchronization signal (ToD) based on the addition result of the frequency control information and the time control information (S108). As a result, the function of the time generation unit 300 of FIG. 5 is realized.
  • the time synchronized with the master device is generated by using the synchronous Ethernet signal received from the master device. Since the synchronous Ethernet signal is transmitted in the physical layer, the synchronous operation is performed regardless of the communication in the upper layer. Therefore, by using the synchronous Ethernet signal, it is possible to generate a highly accurate time that is not affected by packet jitter or wonder.
  • the use of synchronous Ethernet signals in PTP time synchronizers has already been officially recommended by ITU-T.
  • the general configuration when the synchronous Ethernet signal defined in ITU-T is used is the comparative example shown in FIGS. 1 and 2.
  • the clock of the original vibration that generates the time (ToD) is a synchronous Ethernet signal.
  • the noise (jitter wonder) superimposed on the synchronous Ethernet signal is transmitted as it is as the time, in addition to the packet jitter wonder that occurs due to the transmission delay of the time packet.
  • the wander amount of the synchronous Ethernet signal defined in ITU-T is on the order of several tens of ⁇ s, this wonder is generated as it is as the time. Therefore, there is a possibility that the time accuracy “ ⁇ 1.5 ⁇ s” defined in the TD-LTE or 5G mobile base station is greatly exceeded, and the time difference causes radio wave interference and causes a decrease in throughput. In the worst case, the wireless line of the mobile base station itself may be disconnected.
  • the high-pass filter can be realized by configuring only the frequency synchronization circuit and the time synchronization circuit without mounting individual high-pass filters.
  • the time synchronization device 1 is composed of only the frequency synchronization block 150, the time synchronization block 250, and the time generation block 350, and the basic configuration is the same as that of the comparative example of FIG. Is.
  • the basic configuration of the equivalent block is the same.
  • the transmission characteristics F (s) of the digital filters 102 and 202 the conversion gains of the phase comparator 101 and the time comparator 201, and the conversion gains of the DCOs 103 and 203. It defines the conversion gain 1 / N of Kdco / s, frequency dividers 104 and 204.
  • This equation (10) shows the frequency response of the equivalent block in FIG. From the equation (10), when the frequency becomes low, 1 / 2 ⁇ f becomes large and the value of the denominator becomes larger than 1, so that the gain decreases. Therefore, the characteristics of the high-pass filter can be realized by the equivalent block of FIG.
  • FIG. 8 shows the characteristics of the frequency transfer function H (j ⁇ ) obtained by the equation (10). That is, the frequency characteristics of the synchronous signal ⁇ out with respect to the noise of the synchronous Ethernet signal in the equivalent block of FIG. 5 are shown.
  • the frequency characteristic for the synchronous Ethernet signal is the characteristic of the high-pass filter that cuts low frequencies and transmits high frequencies. In this example, the gain is greatly attenuated below 0.1 Hz. Therefore, it is possible to suppress an ultra-low frequency wonder of 0.1 Hz or less superimposed on the synchronous Ethernet signal. Therefore, due to the transmission characteristics, a high-pass filter that removes frequencies of "0.1 Hz" or less, which is the loop band of the time synchronization unit (PTP servo unit), is realized.
  • PTP servo unit time synchronization unit
  • FIG. 9 shows the frequency characteristics of the synchronous signal ⁇ out with respect to the noise of the synchronous Ethernet signal and the time (time signal based on the time packet) in the equivalent block of FIG. That is, the frequency characteristics of the entire time synchronization device including the frequency synchronization unit and the time synchronization unit are shown.
  • the transfer function of the entire time synchronization device is obtained by adding the transfer characteristic of the time synchronization unit to the equation (10).
  • the frequency characteristics for the synchronous Ethernet signal and the time are the characteristics of the bandpass filter that cuts the low frequency and the high frequency and transmits the intermediate frequency.
  • the gain is greatly attenuated at 0.1 Hz or less and 10 Hz or more.
  • ITU-T G The frequency characteristics defined in 8273.2 can be realized.
  • the two PLLs by configuring the two PLLs with a DCO, a high-pass filter can be realized and the number of oscillators can be further reduced. Further, by making the PLL a full logic circuit, it is possible to reduce analog circuits that are easily affected by operating environments such as power supply fluctuations and temperature fluctuations. This makes it possible to reduce the mounting area, cost, and power consumption.
  • the PLL has a DCO configuration (DCO type PLL)
  • DCO type PLL DCO type PLL
  • the synchronous Ethernet signal and the time are calculated as numerical values without being converted into a clock waveform.
  • the toothless jitter / wonder component can be suppressed at 250 MHz (4 ns).
  • the frequency control information Fc processing resolution of the digital PLL 151 and the DCO control circuit 152 in FIG. 6 has a decimal digit other than an integer. As a result, it is possible to suppress the generation of quantization noise even if the digital gain during proportional / integral processing is lowered.
  • the digital value calculated by the phase comparator and the digital amplifier / integrator in the digital PLL 151 of FIG. 6 is converted into the DCO control value by the DCO control circuit 152.
  • the phase comparison frequency of 8 KHz is sampled at 250 MHz
  • the phase comparison value fluctuates in the range of ⁇ 15625d.
  • 2 ⁇ 15 counter values are required.
  • the loop band (0.1 Hz) of the PLL is taken into consideration, and the digital amplifier is applied (amplified) to the phase comparison value in the digital PLL.
  • the counter resolution in the frequency control information Fc may be 4 ns, but in order to unify the concept with the resolution of the time synchronization unit and the ease of operation verification, the frequency control information Fc should be divided by 4 ns in advance. Is preferable.
  • the frequency synchronization PLL and the time synchronization PLL are set to the DCO type PLL, and then the numerical calculation processing is performed between the DCOs. Further, the DCO control resolution was reduced to a decimal number (including the decimal part). As a result, it is possible to suppress that the time synchronization information using the synchronous Ethernet signal is affected by the superimposed noise (jitter wonder) of the synchronous Ethernet signal, and the DCO missing jitter wonder component can be halved. Further, it is possible to realize a time generator having a feature that quantization noise does not occur because digit loss does not occur even if the loop band of the PLL is lowered.
  • (Appendix 1) A frequency synchronization unit that generates frequency control information synchronized with the frequency of the synchronous Ethernet (registered trademark) signal received from the time master device, and A time synchronization unit that generates time control information synchronized with the time based on the time packet received from the time master device, and a time synchronization unit.
  • a time synchronization signal generation unit that generates a time synchronization signal based on the generated frequency control information and the generated time control information.
  • the frequency synchronization unit has a frequency synchronization PLL (Phase Locked Loop) including a first digital control oscillator that outputs the frequency control information.
  • PLL Phase Locked Loop
  • the time synchronization unit has a time synchronization PLL including a second digital control oscillator that outputs the time control information.
  • Time synchronizer (Appendix 2)
  • the time synchronization signal generation unit generates the time synchronization signal based on the added value of the frequency control information and the time control information.
  • the time synchronization device according to Appendix 1. (Appendix 3)
  • the time synchronization unit includes an addition unit that adds the frequency control information and the time control information.
  • the time synchronization signal generation unit generates the time synchronization signal based on the addition value by the addition unit.
  • the time synchronization device according to Appendix 2.
  • the second digital control oscillator outputs an added value obtained by adding the frequency control information output from the first digital control oscillator and the time control information.
  • the time synchronization signal generation unit generates the time synchronization signal based on the output added value.
  • the time synchronization device according to Appendix 2.
  • the frequency synchronization PLL and the time synchronization PLL form a high-pass filter that removes low-frequency components of the synchronization Ethernet signal.
  • the time synchronization device according to any one of Appendix 1 to 4.
  • the frequency synchronization PLL and the time synchronization PLL are fully digital circuits.
  • the first digital control oscillator and the second digital control oscillator generate the frequency control information and the time control information by performing numerical calculation processing, respectively.
  • the time synchronization device according to any one of Appendix 1 to 6.
  • the frequency control information and the time control information have an integer part and a decimal part.
  • the time synchronization device according to any one of Appendix 1 to 7.
  • the time slave device A frequency synchronization unit that generates frequency control information synchronized with the frequency of the synchronous Ethernet (registered trademark) signal received from the time master device, and A time synchronization unit that generates time control information synchronized with the time based on the time packet received from the time master device, and a time synchronization unit.
  • a time synchronization signal generation unit that generates a time synchronization signal based on the generated frequency control information and the generated time control information.
  • the frequency synchronization unit has a frequency synchronization PLL (Phase Locked Loop) including a first digital control oscillator that outputs the frequency control information.
  • PLL Phase Locked Loop
  • the time synchronization unit has a time synchronization PLL including a second digital control oscillator that outputs the time control information.
  • Time synchronization system. (Appendix 10)
  • the time synchronization signal generation unit generates the time synchronization signal based on the added value of the frequency control information and the time control information.
  • the time synchronization system according to Appendix 9.
  • the first digital control oscillator included in the frequency synchronization PLL Phase Locked Loop
  • a second digital control oscillator included in the time synchronization PLL generates time control information synchronized with the time based on the time packet received from the time master device.
  • a time synchronization signal is generated based on the generated frequency control information and the generated time control information.
  • Time synchronization method (Appendix 12)
  • the time synchronization signal is generated based on the added value of the frequency control information and the time control information.
  • Time synchronization device 10 Slave device 11 Frequency synchronization unit 11a DCO 12 Time synchronization unit 12a DCO 13 Time synchronization signal generator 20 Master device 30 Time synchronization system 100 Frequency synchronization unit 101 Phase comparator 102 Digital filter 103 DCO 104 frequency divider 150 frequency synchronization block 151 digital PLL 152 DCO control circuit 153 Reproduction clock counter 200 Time synchronization unit 201 Time comparator 202 Digital filter 203 DCO 204 frequency divider 250 time synchronization block 251 PTP servo 252 DCO control circuit 253 adder 300 time generator 350 time generator 350 time generator block 351 time integration counter

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Electric Clocks (AREA)

Abstract

スレーブ装置（１０）は、マスタ装置（２０）から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を生成する周波数同期部（１１）と、マスタ装置（２０）から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部（１２）と、周波数制御情報と時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部（１３）と、を備え、周波数同期部（１１）は、周波数制御情報を出力するＤＣＯ（１１ａ）を含む周波数同期用ＰＬＬを有し、時刻同期部（１２）は、時刻制御情報を出力するＤＣＯ（１２ａ）を含む時刻同期用ＰＬＬを有する。

Description

時刻同期装置、時刻同期システム及び時刻同期方法
　本発明は、時刻同期装置、時刻同期システム及び時刻同期方法に関する。
　イーサネット（登録商標）などのネットワークを介した装置間で時刻同期を実現する技術が、ＩＥＥＥ（Institute of Electrical and Electronics Engineers）により、ＩＥＥＥ１５８８ｖ２（ＩＥＥＥ１５８８－２００８）として標準化されている。ＩＥＥＥ１５８８ｖ２は、一般的に「ＰＴＰ（Precision Time Protocol）」と称されており、本明細書においても「ＰＴＰ」と称する。
　ＰＴＰでは、マスタ装置とスレーブ装置との間で時刻を打刻した時刻パケットを送受信し、時刻パケットの伝送遅延時間から時刻同期を行う。また、ＰＴＰでは、マスタ装置からスレーブ装置へ同期イーサネット信号（ＳｙｎｃＥ）を伝送することで周波数同期も行われる。なお、時刻同期には、クロックの周波数を一致させる周波数同期を含む場合がある。
　また、ＩＴＵ－Ｔ（International Telecommunication Union Telecommunication Standardization Sector）では、ＩＥＥＥ１５８８ｖ２を通信事業者向けに拡張した、周波数同期技術（Ｇ．８２６２を含むＧ．８２６ｘシリーズ）及び時刻同期技術（Ｇ．８２７３．２を含むＧ．８２７ｘシリーズ）が策定されている。なお、関連する技術として、例えば、特許文献１が知られている。
特開２０１６－２２５８８０号公報
　ＰＴＰのスレーブ装置において、同期イーサネット信号を用いた時刻同期を実現しようとすると、例えば、ＩＴＵ－Ｔ　Ｇ．８２６２の定義に従った周波数同期処理及びＩＴＵ－Ｔ　Ｇ．８２７３．２の定義に従った時刻同期処理を実装する必要がある。しかしながら、これらの標準規格では、具体的な実現方法や実装方法は開示されていない。このため、実装方法によっては、同期イーサネット信号に重畳する超低周波ワンダ等の影響により、時刻同期の精度が低下する恐れがあるという問題がある。
　本開示は、このような課題に鑑み、時刻同期の精度を向上することが可能な時刻同期装置、時刻同期システム及び時刻同期方法を提供することを目的とする。
　本開示に係る時刻同期装置は、時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を生成する周波数同期部と、前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、を備え、前記周波数同期部は、前記周波数制御情報を出力する第１のデジタル制御オシレータを含む周波数同期用ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）を有し、前記時刻同期部は、前記時刻制御情報を出力する第２のデジタル制御オシレータを含む時刻同期用ＰＬＬを有するものである。
　本開示に係る時刻同期システムは、時刻マスタ装置と時刻スレーブ装置とを備え、前記時刻スレーブ装置は、前記時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を生成する周波数同期部と、前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、を備え、前記周波数同期部は、前記周波数制御情報を出力する第１のデジタル制御オシレータを含む周波数同期用ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）を有し、前記時刻同期部は、前記時刻制御情報を出力する第２のデジタル制御オシレータを含む時刻同期用ＰＬＬを有するものである。
　本開示に係る時刻同期方法は、時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を、周波数同期用ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）に含まれる第１のデジタル制御オシレータが生成し、前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を、時刻同期用ＰＬＬに含まれる第２のデジタル制御オシレータが生成し、前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成するものである。
　本開示によれば、時刻同期の精度を向上することが可能な時刻同期装置、時刻同期システム及び時刻同期方法を提供することができる。
比較例の時刻同期装置の等価ブロックの構成を示す構成図である。 比較例の時刻同期装置のロジックブロックの構成を示す構成図である。 実施の形態に係る時刻同期システムの概要構成を示す構成図である。 実施の形態に係るスレーブ装置の概要構成を示す構成図である。 実施の形態１に係る時刻同期装置の等価ブロックの構成を示す構成図である。 実施の形態１に係る時刻同期装置のロジックブロックの構成を示す構成図である。 実施の形態１に係る時刻同期方法を示すフローチャートである。 実施の形態１に係る時刻同期装置における周波数特性を示すグラフである。 実施の形態１に係る時刻同期装置における周波数特性を示すグラフである。
　以下、図面を参照して実施の形態について説明する。各図面においては、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略される。なお、構成図（ブロック図）に付された矢印は説明のための例示であり、信号の種類や方向を限定するものではない。
（比較例）
　まず、実施の形態適用前の比較例について説明する。図１は、比較例の時刻同期装置５の等価ブロック（ｓ平面上の等価ブロック）の構成を示し、図２は、図１の等価ブロックを具現化したロジックブロック（実装ブロック）の構成を示している。時刻同期装置５は、ＰＴＰのマスタ装置から受信する同期イーサネット信号及び時刻パケットを用いて時刻同期を行うＰＴＰのスレーブ装置である。
　図１に示すように、比較例の時刻同期装置５の等価ブロックは、同期イーサネット信号を用いる一般的なスレーブ装置と同様の構成であり、周波数同期部５００、時刻同期部６００、時刻生成部７００を備える。
　周波数同期部５００に要求される機能はＩＴＵ－Ｔ　Ｇ．８２６２で正式勧告化されており、ＩＴＵ－Ｔ　Ｇ．８２６２では、周波数同期部５００のループバンド（高域遮断周波数）を１Ｈｚ～１０Ｈｚの間に設定するよう定義されている。周波数同期部５００は、要求される機能に対応し、同期イーサネット信号の周波数に同期した同期信号Φｉｎを生成する周波数同期用ＰＬＬ（Phase Locked Loop）回路である。周波数同期部５００は、ＰＬＬ回路の構成例として、位相比較器（Phase Detector）５０１、デジタルフィルタ５０２、ＶＣＯ（Voltage Controlled Oscillator）５０３、分周器（Divider）５０４を備える。
　位相比較器５０１は、マスタ装置から受信する同期イーサネット信号と分周器５０４からの分周信号との位相比較結果を出力する。ＶＣ０５０３は、デジタルフィルタ（ローパスフィルタ）５０２を介した位相比較結果（電圧）に応じた周波数の同期信号Φｉｎを、時刻生成部７００に出力するとともに、分周器５０４へフィードバックする。
　時刻同期部６００に要求される機能は、周波数同期部と同様にＩＴＵ－Ｔ　Ｇ．８２７３．２で正式勧告化されており、ＩＴＵ－Ｔ　Ｇ．８２７３．２では時刻同期部６００のループバンドを０．０５Ｈｚ～０．１Ｈｚの間に設定するよう定義されている。時刻同期部６００は、要求される機能に対応し、ＰＴＰの時刻パケットの時刻（位相）に同期した同期信号Φｏｕｔを生成する時刻同期用ＰＬＬ回路（時刻サーボ）である。時刻同期部６００は、ＰＬＬ回路の構成例として、周波数同期部５００と同様、時刻比較器（Time Detector）６０１、デジタルフィルタ６０２、ＶＣＯ６０３、分周器６０４を備える。
　時刻比較器６０１は、マスタ装置との間で送受信する時刻パケットＴ１～Ｔ４に基づいた時刻（位相）と分周器６０４からの分周信号の時刻との時刻比較結果を出力する。ＶＣ０６０３は、デジタルフィルタ６０２を介した時刻比較結果（電圧）に応じたタイミングの同期信号Φｏｕｔを、時刻生成部７００に出力するとともに、分周器６０４へフィードバックする。
　時刻生成部７００は、周波数同期部５００のＶＣＯ５０３から出力された同期信号Φｉｎの周波数を元に、時刻同期部６００のＶＣＯ６０３から出力された同期信号Φｏｕｔのタイミングに基づいてオフセット制御することで、Φｉｎ＋Φｏｕｔの時刻同期信号ＴｏＤ（Time of Day：時刻同期クロック）を生成する。時刻同期信号ＴｏＤは、原振となるΦｉｎと同じ周波数のクロック信号であり、Φｏｕｔのタイミング（位相）に同期している。例えば、時刻同期信号ＴｏＤは、１０ＭＨｚ、１ｐｐｓ（Pulse Per Second）の信号である。
　図２に示すように、図１の等価ブロックに対し、比較例の時刻同期装置５のロジックブロックは、周波数同期部５００に相当する周波数同期ブロック５５０、時刻同期部６００に相当する時刻同期ブロック６５０、時刻生成部７００に相当する時刻生成ブロック７５０を備える。
　周波数同期ブロック５５０は、デジタルＰＬＬ５５１、ＶＣ－ＯＣＸＯ（Voltage Controlled - Oven Controlled Crystal Oscillator）５５２、再生クロックカウンタ（ＲＥＣＣＴＲ）５５３を備える。デジタルＰＬＬ５５１及び再生クロックカウンタ５５３は、図１の位相比較器５０１、デジタルフィルタ５０２、分周器５０４に相当し、ＶＣ－ＯＣＸＯ５５２は、図１のＶＣＯ５０３に相当する。デジタルＰＬＬ５５１は、同期イーサネット信号と再生クロックカウンタ５５３からの再生クロックとの位相比較結果に基づいて周波数・位相制御電圧Ｖｃ１を生成する。ＶＣ－ＯＣＸＯ５５２は、デジタルＰＬＬ５５１が生成した周波数・位相制御電圧Ｖｃ１に基づいて周波数同期クロックＣＬｆを出力する。
　時刻同期ブロック６５０は、ＰＴＰサーボ６５１、ＶＣ－ＯＣＸＯ６５２を備える。ＰＴＰサーボ６５１は、図１の時刻比較器６０１、デジタルフィルタ６０２、分周器６０４に相当し、ＶＣ－ＯＣＸＯ６５２は、図１のＶＣＯ６０３に相当する。ＰＴＰサーボ６５１は、マスタ装置との間で時刻パケットＴ１～Ｔ４を送受信し、時刻生成ブロック７５０からのＴｏＤ信号に基づいて時刻パケットＴ２及びＴ３に時刻を打刻し、時刻パケットＴ１～Ｔ４の時刻に基づいて時刻制御電圧Ｖｃ２を生成する。ＶＣ－ＯＣＸＯ６５２は、ＰＴＰサーボ６５１が生成した時刻制御電圧Ｖｃ２に基づいて時刻制御信号（位相制御信号）Ｐｃを出力する。
　なお、ＰＴＰサーボ６５１が行う時刻パケットから時刻情報を抽出する処理は、ＰＴＰの時刻サーボ処理として一般的に知られている。具体的には、ＰＴＰでは、マスタ装置とスレーブ装置との間で、時刻パケットＴ１（Sync Message）、時刻パケットＴ２（Follow-up Message）、時刻パケットＴ３（Delay Request Message）、時刻パケットＴ４（Delay Response Message）が送受信され、それらの送受信の時刻を用いる。マスタ装置が時刻パケットＴ１を送信した時刻（ｔ１）とスレーブ装置が時刻パケットＴ１を受信した時刻（ｔ２）の差から下り方向の伝送遅延時間を算出し、スレーブ装置が時刻パケットＴ３を送信した時刻（ｔ３）とマスタ装置が時刻パケットＴ３を受信した時刻（ｔ４）の差から上り方向の伝送遅延時間を算出し、それぞれの伝送遅延時間に基づいて時刻情報を生成する。ここでは、時刻サーボ処理により得られる時刻情報を、時刻パケットに基づいた時刻、あるいは、時刻パケットから取り出した（抽出した）時刻とする。
　時刻生成ブロック７５０は、時刻積算カウンタ７５１を備える。時刻積算カウンタ７５１は、時刻同期ブロック６５０のＶＣ－ＯＣＸＯ６５２から出力された時刻制御信号のタイミング（位相）に合わせて、周波数同期ブロック５５０のＶＣ－ＯＣＸＯ５５２から出力された周波数同期クロックに基づいたクロック信号を生成し、生成したクロック信号をＴｏＤ信号として出力する。
　このように、比較例では、図２のような実装構成とすることで、図１のような等価ブロックを実現可能とする。発明者は、この比較例の構成を検討した結果、次のような課題を見出した。すなわち、同期イーサネット信号は、例えば５０～１００Ｋｍの長距離のイーサネット伝送路を介してマスタ装置から伝送される。このため、その伝送路において高周波のジッタや低周波のワンダが生じ、特に、熱雑音・季節変動などにより数十μｓオーダの「超低周波ワンダ（０．１Ｈｚ以下）」が生じる。
　しかしながら、同期イーサネットを用いる時刻同期装置を図２の構成により実装し図１に示す等価ブロックを実現した場合、超低周波ワンダの影響を抑えることができない。比較例の構成では、同期イーサネット信号に重畳された高周波のジッタは周波数同期部５００で除去されるものの、同期イーサネット信号に重畳された超低周波ワンダは周波数同期部５００で除去されないため、同期信号Φｉｎにも超低周波ワンダが重畳されたままとなる。そうすると、時刻生成部７００から超低周波ワンダを含む信号に同期した時刻が生成されてしまうため、時刻同期の精度が低下する。
　このため、例えば、５Ｇなどの携帯基地局では「±１．５μｓ以下」の時刻同期精度が要求されるが、その時刻精度を満足することができない恐れがある。隣接する携帯基地局から同じタイミングで電波を送信すると、電波が干渉するため、高い精度の時刻同期が必要とされている。このため、時刻同期精度が基準を満たさない状態が継続すると、いずれ、携帯基基地局から送信される電波の干渉が発生し、スループットの低下を招いてしまう。
　また、比較例では、周波数同期用と時刻同期用の電圧制御発振器（ＶＣＯ）がそれぞれ必要となるため、実装面積の増加や、原価の増加、消費電力の増加、アナログ回路が必要となるなど、回路面でも課題がある。
（実施の形態の概要）
　以下に説明するように、実施の形態は、同期イーサネット信号を用いて時刻同期を行うＰＴＰのスレーブ装置において、ＤＣＯ（Digital Controlled Oscillator：デジタル制御オシレータ）を使ったＰＬＬ構成とすることで、ＰＬＬでありながら、ハイパスフィルタの役目を果たすようにし、これにより、比較例の欠点でもある「超低周波ワンダ」が重畳された同期イーサネット信号を時刻の原振周波数に使った場合でも、その「超低周波ワンダ」による時刻精度への影響を抑え、高精度な時刻同期が可能であることを特徴としている。
　図３は、実施の形態に係る時刻同期システムの概要構成を示し、図４は、実施の形態に係るスレーブ装置（時刻同期装置）の概要構成を示している。図３に示すように、時刻同期システム３０は、イーサネットなどのネットワークを介して接続されたマスタ装置（時刻マスタ装置）２０とスレーブ装置（時刻スレーブ装置）１０を備える。
　例えば、マスタ装置２０は、マスタクロックを有する時刻基準装置（PRTC(Primary Reference Time Clock)）であり、スレーブ装置１０は、時刻基準装置のマスタクロック（時刻）に同期して動作する携帯基地局である。マスタ装置２０は、マスタクロックの時刻を打刻した時刻パケットをスレーブ装置１０へ送信するとともに、マスタクロックの周波数の同期イーサネット信号（物理層の周波数同期信号）をスレーブ装置１０へ送信する。
　図４に示すように、スレーブ装置１０は、周波数同期部１１、時刻同期部１２、時刻同期信号生成部１３を備えている。周波数同期部１１は、マスタ装置２０から同期イーサネット信号を受信し、受信した同期イーサネット信号の周波数に同期した周波数制御情報を生成する。時刻同期部１２は、マスタ装置２０から時刻パケットを受信し、受信した時刻パケットに基づく時刻に同期した時刻制御情報を生成する、時刻同期信号生成部１３は、周波数同期部１１が生成した周波数制御情報と時刻同期部１２が生成した時刻制御情報とに基づいて時刻同期信号を生成する。
　周波数同期部１１は、周波数制御信号を出力するＤＣＯ１１ａ（第１のデジタル制御オシレータ）を含む周波数同期用ＰＬＬを有する。時刻同期部１２は、時刻制御信号を出力するＤＣＯ１２ａ（第２のデジタル制御オシレータ）を含む時刻同期用ＰＬＬを有する。時刻同期信号生成部１３は、周波数制御情報と時刻制御情報との加算値に基づいて、時刻同期信号を生成する。例えば、（実装例として）時刻同期部は、周波数制御情報と時刻制御情報とを加算する加算部を備えてもよい。例えば、（実現する等価ブロックの例として）ＤＣＯ１２ａは、ＤＣＯ１１ａから出力された周波数制御情報と時刻制御情報とを加算した加算値を出力してもよい。これにより、周波数同期用ＰＬＬ及び時刻同期用ＰＬＬは、同期イーサネット信号の低周波成分を除去するハイパスフィルタを構成する。
　このように、実施の形態では、上記比較例における課題を解決するため、図４に示すように、周波数同期部のＰＬＬ回路と時刻同期部のＰＬＬ回路をＤＣＯで構成することにより、ＰＬＬ回路にもかかわらず、周波数同期部と時刻同期部をハイパスフィルタ化（実際はバンドバスフィルタ構成になるが、ここでは便宜上、ハイパスフィルタと定義する）する。なお、一般的にＰＬＬ回路はローパスフィルタしか実現することができず、更に位相雑音のハイパスフィルタは簡単には実現できない。
　これにより、同期イーサネット信号に対する熱雑音・季節変動などで発生する「超低周波ワンダ」を除去することができ、時刻同期の精度を向上することができる。例えば、時刻同期精度を携帯基地局で必須精度とされている「±１．５μｓ以下」に抑えることが可能となる。
　なお、時刻同期の精度については、ＩＴＵ－Ｔ　Ｇ．８２７３．２で正式勧告化されているものの、その実現方式やインプリメント方法は記載がなく、Ｖｅｎｄｏｒ　Ｉｓｓｕｅ扱いとなっている。このため、実施の形態は、ＩＴＵ－Ｔには記載されていないハイパスフィルタの実現方式やインプリメント方法に着目したものである。
　また、ＤＣＯを含む構成とすることで、発振器は一つで良くなり、更に電圧制御不要の固定発振器で実現することができる。つまり、比較例では２つのＶＣＯの構成であったのに対し、実施の形態は、固定の発振器一個で構成できる。更にフルデジタル回路にできることからアナログ回路も不要となり、実装面積削減、原価低減、消費電力削減が可能となり、デジタル・アナログ回路混在による問題も解決することができる。さらに、ＤＣＯの出力をクロック波形とせず、数値化することで、ＤＣＯの欠点でもある歯抜けジッタ・ワンダ成分を半部に抑えることが可能である。
（実施の形態１）
　以下、図面を参照して実施の形態１について詳細に説明する。
＜時刻同期装置の構成＞
　まず、本実施の形態に係る時刻同期装置の構成について説明する。図５は、本実施の形態に係る時刻同期装置１の等価ブロックの構成を示し、図６は、図５の等価ブロックを具現化したロジックブロックの構成を示している。時刻同期装置１は、比較例と同様、マスタ装置から受信する同期イーサネット信号及び時刻パケットを用いて時刻同期を行うスレーブ装置である。
　図５に示すように、本実施の形態に係る時刻同期装置１の等価ブロックは、図１の比較例と同様、同期イーサネット信号に基づいて周波数同期処理を行う周波数同期部１００、時刻パケットの時刻に基づいて時刻同期処理を行う時刻同期部２００、周波数同期部１００及び時刻同期部２００の処理結果に基づいて時刻同期信号を生成する時刻生成部３００を備える。
　周波数同期部１００は、比較例と同様、位相比較器１０１、デジタルフィルタ１０２及び分周器１０４を備え、比較例のＶＣＯ５０３に代えてＤＣＯ１０３を備える。位相比較器１０１、デジタルフィルタ１０２、ＤＣＯ１０３及び分周器１０４は、周波数同期用ＰＬＬ回路を構成する。周波数同期用ＰＬＬ回路は、同期イーサネット信号を元に同期信号Φｉｎ（デジタル信号）を生成するとともに、フィードバック制御することで同期イーサネット信号と同期信号Φｉｎの周波数を同期させる回路である。周波数同期部１００は、マスタ装置から受信する同期イーサネット信号をＰＬＬ処理し、スムージングされたクロック情報（Φｉｎ）を時刻同期部２００に出力する。
　具体的には、位相比較器（位相比較部）１０１は、マスタ装置から同期イーサネット信号を受信し、受信した同期イーサネット信号と分周器（再生クロックカウンタ部）１０４からの分周信号（再生クロック）との位相比較結果を出力する。デジタルフィルタ（デジタルフィルタ部）１０２は、位相比較器１０１の位相比較結果の周波数成分（高周波成分）を完全に除去する。ＤＣＯ（ＤＣＯ部）１０３は、デジタルフィルタ１０２を介した位相比較結果の数値を比例・積分計算した結果（位相比較結果に応じた周波数）の同期信号（周波数同期数値情報）Φｉｎを、分周器１０４と時刻同期部２００内のＤＣＯ２０３に出力する。さらに、分周器１０４は、同期信号Φｉｎを１／Ｎに分周した分周信号を位相比較器１０１へフィードバックする。
　時刻同期部２００は、比較例と同様、時刻比較器２０１、デジタルフィルタ２０２及び分周器２０４を備え、比較例のＶＣＯ６０３に代えてＤＣＯ２０３を備える。周波数同期部１００と同様、時刻比較器２０１、デジタルフィルタ２０２、ＤＣＯ２０３及び分周器２０４は、時刻同期用ＰＬＬ回路を構成する。時刻同期用ＰＬＬ回路は、時刻パケットの時刻を元に同期信号（デジタル信号）Φｏｕｔを生成するとともに、フィードバック制御することで時刻パケットの時刻と同期信号Φｏｕｔの位相（時刻）を同期させる回路である。時刻同期部２００は、周波数同期部１００が生成したクロック情報（Φｉｎ）に、マスタ装置から受信する同期パケットに基づく時刻情報をＰＬＬ処理した結果を加えて、時刻生成部３００に出力する。
　具体的には、時刻比較器（時刻比較部）２０１は、マスタ装置と送受信した時刻パケットＴ１～Ｔ４から時刻情報を取り出した結果を取得し、取得した時刻情報と分周器（再生時刻カウンタ部）２０４からの分周信号（再生時刻）との時刻比較結果を出力する。デジタルフィルタ（デジタルフィルタ部）２０２は、時刻比較器２０１の時刻比較結果の周波数成分（高周波成分）を完全に除去する。
　ＤＣＯ（ＤＣＯ部）２０３は、周波数同期部１００内のＤＣＯ１０３からの同期信号（周波数同期数値情報）Φｉｎと、デジタルフィルタ２０２を介した時刻比較結果に応じた同期信号（時刻同期数値情報）とを加算し、その結果の数値を比例・積分計算した結果を同期信号Φｏｕｔ（デジタル信号）として時刻生成部３００及び分周器２０４へ出力する。これにより、同期イーサネット信号の周波数に同期するとともに時刻パケットの時刻に同期した同期信号Φｏｕｔが生成される。本実施の形態では、このＤＣＯ２０３の中でハイパスフィルタ処理が行われる。さらに、分周器２０４は、同期信号Φｏｕｔを１／Ｎに分周した分周信号を時刻比較器２０１へフィードバックする。
　時刻生成部３００は、時刻同期部２００が生成した同期信号Φｏｕｔに基づいて、時刻同期信号（時刻同期情報）ＴｏＤを生成する。時刻同期信号ＴｏＤは、比較例と同様、同期イーサネット信号（Φｉｎ）と同じ周波数のクロック信号であり、時刻パケットの時刻の位相に同期している。
　図６に示すように、図５の等価ブロックに対し、本実施の形態に係る時刻同期装置１のロジックブロックは、図２の比較例と同様、周波数同期部１００に相当する周波数同期ブロック１５０、時刻同期部２００に相当する時刻同期ブロック２５０、時刻生成部３００に相当する時刻生成ブロック３５０を備え、さらに、ＯＣＸＯ４００を備える。ＯＣＸＯ４００は、原振となるクロック信号ＣＬ０（例えば２５０ＭＨｚ）を各回路へ供給する発振器である。
　周波数同期ブロック１５０は、比較例と同様、デジタルＰＬＬ１５１及び再生クロックカウンタ１５３を備え、比較例のＶＣ－ＯＣＸＯ５５２に代えてＤＣＯ制御回路１５２を備える。デジタルＰＬＬ１５１及び再生クロックカウンタ１５３は、図５の位相比較器１０１、デジタルフィルタ１０２、分周器１０４に相当し、ＤＣＯ制御回路１５２は、図５のＤＣＯ１０３に相当する。これにより、周波数同期用ＰＬＬをフルデジタル回路とすることができる。
　デジタルＰＬＬ（デジタルＰＬＬ部）１５１は、同期イーサネット信号（同期イーサネット情報）と再生クロックカウンタ１５３からの再生クロックとの位相比較を行う位相比較部と比例・積分処理を行う比例・積分処理部を含む。デジタルＰＬＬ１５１は、同期イーサネット信号と再生クロックの比較に基づいた、歯抜け挿入・削除情報Ｍ１０及び歯抜け周期情報Ｍ１１を出力する。歯抜け挿入・削除情報は、所定期間のクロック信号に対し挿入または削除するパルスの数を示す情報である。歯抜け周期情報は、歯抜け挿入・削除を行う周期を示す情報である。歯抜け挿入・削除情報及び歯抜け周期情報（ＤＣＯ制御情報）により、ＤＣＯの出力信号の周波数を制御することができる。
　ＤＣＯ制御回路（ＤＣＯ制御部）１５２は、ＤＣＯ制御情報に基づいて数値演算処理を行いＤＣＯの動作を制御する（ＤＣＯを含む）。ＤＣＯ制御回路１５２は、ＯＣＸＯ４００のクロック信号ＣＬ０に合わせて、デジタルＰＬＬ１５１からの歯抜け挿入・削除情報Ｍ１０及び歯抜け周期情報Ｍ１１に基づいて周波数制御情報（周波数数値情報）Ｆｃを生成（周波数を再生）し、周波数制御情報Ｆｃを再生クロックカウンタ１５３と時刻同期ブロック２５０の加算器２５３へ出力する。本実施の形態では、ＤＣＯ制御回路１５２が出力する周波数制御情報Ｆｃは、デジタルＰＬＬ１５１におけるデジタルゲイン処理に伴い、整数部以外に小数部も持っていることが特徴である。例えば、周波数制御情報Ｆｃは、３２ビットの整数部（＋４ｎｓの分解能）と１６ビットの小数部（±α（１ｎｓ）の分解能）を有する。
　再生クロックカウンタ（再生クロックカウンタ部）１５３は、ＯＣＸＯ４００のクロック信号ＣＬ０に合わせて、ＤＣＯ制御回路１５２からの周波数制御情報Ｆｃに基づいて再生クロックを生成（再生）し、生成した再生クロックをデジタルＰＬＬ１５１へフィードバックする。
　時刻同期ブロック２５０は、比較例と同様、ＰＴＰサーボ２５１を備え、比較例のＶＣ－ＯＣＸＯ６５２に代えてＤＣＯ制御回路２５２を備え、さらに、加算器２５３を備える。ＰＴＰサーボ２５１は、図５の時刻比較器２０１、デジタルフィルタ２０２、分周器２０４に相当し、ＤＣＯ制御回路２５２及び加算器２５３は、図５のＤＣＯ２０３に相当する。これにより、時刻同期用ＰＬＬをフルデジタル回路とすることができる。
　ＰＴＰサーボ（ＰＴＰサーボ部）２５１は、時刻パケットＴ１～Ｔ４から時刻情報を取り出した結果と時刻生成ブロック３５０からの再生時刻（ＴｏＤ）との時刻比較を行う時刻比較部と比例・積分処理を行う比例・積分処理部を含む。ＰＴＰサーボ２５１は、比較例と同様、時刻サーボ処理を行う。すなわち、ＰＴＰサーボ２５１は、マスタ装置との間で時刻パケットＴ１～Ｔ４を送受信し、時刻生成ブロック３５０からのＴｏＤ信号に基づいて時刻パケットＴ２及びＴ３に時刻を打刻し、時刻パケットＴ１～Ｔ４から時刻情報を得る。さらに、周波数同期ブロック１５０内のデジタルＰＬＬ１５１と同様、ＰＴＰサーボ２５１は、時刻パケットに基づいた時刻情報と再生時刻の比較に基づいた、歯抜け挿入・削除情報Ｍ２０及び歯抜け周期情報Ｍ２１を出力する。
　ＤＣＯ制御回路（ＤＣＯ制御部）２５２は、ＤＣＯ制御回路１５２と同様、ＤＣＯ制御情報に基づいて数値演算処理を行いＤＣＯの動作を制御する（ＤＣＯを含む）。ＤＣＯ制御回路２５２は、ＯＣＸＯ４００のクロック信号ＣＬ０に合わせて、ＰＴＰサーボ２５１からの歯抜け挿入・削除情報Ｍ２０及び歯抜け周期情報Ｍ２１に基づいて時刻制御情報（時刻数値情報）Ｔｃを生成（時刻を再生）し、時刻制御情報Ｔｃを加算器２５３へ出力する。本実施の形態では、ＤＣＯ制御回路２５２が出力する時刻制御情報Ｔｃは、周波数同期ブロック１５０内のＤＣＯ制御回路１５２と同様、ＰＴＰサーボ２５１におけるデジタルゲイン処理に伴い、整数部以外に小数部も持っていることが特徴である。例えば、時刻制御情報Ｔｃは、±１ｎｓの分解能の情報である。
　加算器２５３は、周波数同期ブロック１５０内のＤＣＯ制御回路１５２からの周波数制御情報ＦｃとＤＣＯ制御回路２５２からの時刻制御情報Ｔｃとを加算し、加算した時刻周波数制御情報ＴＦｃを出力する。例えば、時刻周波数制御情報ＴＦｃは、（±１ｎｓ）＋（４ｎｓ±α）の分解能の情報となる。
　時刻生成ブロック３５０は、比較例と同様、時刻積算カウンタ３５１を備える。時刻積算カウンタ３５１は、加算器２５３からの時刻周波数制御情報ＴＦｃに合わせて、ＯＣＸＯ４００のクロック信号ＣＬ０に基づいたクロック信号を生成し、生成したクロック信号を時刻同期信号ＴｏＤとして外部に出力するとともに、時刻同期ブロック２５０のＰＴＰサーボ２５１に出力する。
＜時刻同期方法及び実現原理＞
　次に、本実施の形態に係る時刻同期装置による時刻同期方法及び実現原理について説明する。図７は、本実施の形態に係る時刻同期方法を示している。この方法は、図５及び図６に示した時刻同期装置１における時刻同期方法である。
　図７に示すように、時刻同期装置１は、周波数同期処理（周波数同期用ＰＬＬ処理）（Ｓ１０１～Ｓ１０３）を行うとともに、時刻同期処理（時刻同期用ＰＬＬ処理）（Ｓ１０４～Ｓ１０７）を行い、さらに、時刻同期信号生成処理（Ｓ１０８）を行う。
　なお、周波数制御情報と時刻制御情報との加算処理（Ｓ１０７）は、時刻同期処理または周波数同期処理に含まれてもよいし、時刻同期信号生成処理に含まれてもよい。すなわち、図６の加算器２５３は、時刻同期ブロック２５０または周波数同期ブロック１５０に含まれてもよいし、時刻生成ブロック３５０に含まれてもよい。
　周波数同期処理は、図６の周波数同期ブロック１５０により実行される。周波数同期処理では、周波数同期ブロック１５０は、同期イーサネット信号処理（Ｓ１０１）、ＤＣＯ制御情報生成（Ｓ１０２）、ＤＣＯによる周波数制御情報生成（Ｓ１０３）を行い、これらの処理を繰り返す。これにより、図５の周波数同期部１００の機能（周波数同期用ＰＬＬ）が実現される。
　すなわち、デジタルＰＬＬ１５１は、同期イーサネット信号から周波数情報を抽出し、抽出した周波数情報と再生クロックカウンタ１５３からのフィードバック情報に基づいて、ＤＣＯ制御情報（歯抜け挿入・削除情報Ｍ１０及び歯抜け周期情報Ｍ１１）を生成する。ＤＣＯ制御回路１５２は、生成されたＤＣＯ制御情報に基づいて、同期イーサネット信号の周波数に同期した周波数制御情報（Ｆｃ）を生成する。
　一方、時刻同期処理は、図６の時刻同期ブロック２５０により実行される。時刻同期処理では、時刻同期ブロック２５０は、時刻パケット処理（Ｓ１０４）、ＤＣＯ制御情報生成（Ｓ１０５）、ＤＣＯによる時刻制御情報生成（Ｓ１０６）を行い、これらの処理を繰り返す。これにより、図５の時刻同期部２００の機能（時刻同期用ＰＬＬ）が実現される。
　すなわち、ＰＴＰサーボ２５１は、時刻サーボ処理により時刻パケットＴ１～Ｔ４から時刻情報を抽出し、抽出した時刻情報と時刻生成ブロック３５０からのフィードバック情報に基づいて、ＤＣＯ制御情報（歯抜け挿入・削除情報Ｍ２０及び歯抜け周期情報Ｍ２１）を生成する。ＤＣＯ制御回路２５２は、生成されたＤＣＯ制御情報に基づいて、時刻パケットの時刻に同期した時刻制御情報（Ｔｃ）を生成する。
　周波数制御情報の生成（Ｓ１０３）と時刻制御情報の生成（Ｓ１０６）に続いて、図６の時刻同期ブロック２５０の加算器２５３は、生成された周波数制御情報と生成された時刻制御情報を加算する（Ｓ１０７）。図５では、時刻同期部２００のＤＣＯ２０３の中で加算処理が行われるため、図６のＤＣＯ制御回路２５２及び加算器２５３により図５のＤＣＯ２０３が実現される。
　さらに、時刻同期信号生成処理として、図６の時刻生成ブロック３５０は、周波数制御情報と時刻制御情報を加算結果に基づいて時刻同期信号（ＴｏＤ）を生成する（Ｓ１０８）。これにより、図５の時刻生成部３００の機能が実現される。
　このように、本実施の形態では、マスタ装置から受信する同期イーサネット信号を用いて、マスタ装置に同期した時刻を生成する。同期イーサネット信号は物理層で伝送されるため、上位層の通信とは無関係に同期動作が行われる。このため、同期イーサネット信号を用いることにより、パケットジッタやワンダの影響を受けない高精度な時刻を生成することが可能となる。
　ＰＴＰの時刻同期装置において同期イーサネット信号を用いることは、既にＩＴＵ－Ｔで正式勧告化されている。ＩＴＵ－Ｔで定義されている同期イーサネット信号を使った場合の一般的な構成は、図１及び図２に示した比較例となる。図１及び図２の構成から理解される通り、比較例では、時刻（ＴｏＤ）を生成する原振のクロックは、同期イーサネット信号である。
　このため、比較例では、時刻パケットの伝送遅延などで発生するパケットジッタ・ワンダとは別に、同期イーサネット信号に重畳されているノイズ（ジッタ・ワンダ）が、そのまま時刻として透過してしまう。そうすると、ＩＴＵ－Ｔで定義されている同期イーサネット信号のワンダ量は数十μｓオーダであるため、このワンダがそのまま時刻として生成されてしまうことになる。このため、ＴＤ－ＬＴＥや５Ｇの携帯基地局で定義されている時刻精度「±１．５μｓ」を大きく超える恐れがあり、その時刻のずれによって電波干渉を引き起こし、スループット低下を招いてしまう。最悪の場合、携帯基地局の無線回線そのものが切断される可能性もある。
　そのため、ＩＴＵ－Ｔでは、時刻生成時に同期イーサネット信号を併用する場合、同期イーサネット信号に重畳されているジッタ・ワンダを完全に除去するよう勧告化されている。しかし、ＩＴＵ－Ｔでは、その実現方法まで定義されておらず、このジッタ・ワンダを完全に除去するハイパスフィルタの実装は、比較例のように実施の形態適用前では困難である。これに対し、本実施の形態では、個別のハイパスフィルタを実装することなく、周波数同期回路と時刻同期回路のみ構成でハイパスフィルタを実現可能とする。
　図６に示すように、本実施の形態に係る時刻同期装置１は、周波数同期ブロック１５０、時刻同期ブロック２５０、時刻生成ブロック３５０のみで構成されており、基本構成は図２の比較例と同様である。等価ブロックの基本構成も同様である。
　本実施の形態と比較例との大きな違いは、本実施の形態では、ＶＣＯの代わりにＤＣＯを使い、周波数同期ブロックからのＤＣＯ数値情報（周波数制御情報）と時刻同期ブロックからのＤＣＯ数値情報（時刻制御情報）を加算している点である。本実施の形態では、この加算によりハイパスフィルタを実現する。この原理を説明するため、以下のように、図５に示した等価ブロックのループ伝達関数を求める。
　まず、次の式（１）及び式（２）のように、デジタルフィルタ１０２及び２０２の伝達特性Ｆ（ｓ）、位相比較器１０１及び時刻比較器２０１の変換利得Ｋｄ、ＤＣＯ１０３及び２０３の変換利得Ｋｄｃｏ／ｓ、分周器１０４及び２０４の変換利得１／Ｎを定義する。
Figure JPOXMLDOC01-appb-M000001
　図５の等価ブロックより、式（２）の変換利得Ｋを用いると、周波数同期部１００が生成する同期信号Φｉｎと時刻同期部２００が生成する同期信号Φｉｎとの関係は、次の式（３）で表される。さらに式（３）を変形すると、Φｏｕｔは次の式（４）となる。
Figure JPOXMLDOC01-appb-M000002
　そうすると、等価ブロックの伝達関数Ｈ（ｓ）は、式（４）を用いて、次の式（５）のように求められる。
Figure JPOXMLDOC01-appb-M000003
　この式（５）に式（１）及び式（２）を代入すると、次の式（６）となり、さらに式（６）を変形すると、伝達関数Ｈ（ｓ）は式（７）となる。
Figure JPOXMLDOC01-appb-M000004
　ここで、ｓ平面と複素平面はｓ＝ｊωの関係があるため、この関係を用いると、式（７）より、周波数伝達関数Ｈ（ｊω）は次の式（８）となる。
Figure JPOXMLDOC01-appb-M000005
　また、式（８）の周波数伝達関数Ｈ（ｊω）のゲイン（絶対値）は、次の式（９）で表すことができる。さらにω＝２πｆの関係から、式（９）は式（１０）と表すことができる。
Figure JPOXMLDOC01-appb-M000006
　この式（１０）が図５の等価ブロックの周波数応答を示している。式（１０）より、周波数が低くなると、１／２πｆが大きくなり、分母の値が１よりも大きくなるため、ゲインが下がる。したがって、図５の等価ブロックにより、ハイパスフィルタの特性が実現できる。
　図８は、式（１０）で求められた周波数伝達関数Ｈ（ｊω）の特性を示している。すなわち、図５の等価ブロックにおける同期イーサネット信号のノイズに対する同期信号Φｏｕｔの周波数特性を示している。図８に示すように、同期イーサネット信号に対する周波数特性は、低い周波数をカットし、高い周波数を透過するハイパスフィルタの特性となる。この例では、０．１Ｈｚ以下でゲインが大きく減衰する。このため、同期イーサネット信号に重畳する０．１Ｈｚ以下の超低周波ワンダを抑圧することができる。したがって、伝達特性上、時刻同期部（ＰＴＰサーボ部）のループバンドである「０．１Ｈｚ」以下の周波数を除去するハイパスフィルタが実現される。
　また、図９は、図５の等価ブロックにおける同期イーサネット信号及び時刻（時刻パケットに基づく時刻信号）のノイズに対する同期信号Φｏｕｔの周波数特性を示している。すなわち、周波数同期部及び時刻同期部を含む時刻同期装置全体の周波数特性を示している。なお、時刻同期装置全体の伝達関数は、式（１０）に時刻同期部の伝達特性を加えたものとなる。図９に示すように、同期イーサネット信号及び時刻に対する周波数特性は、低い周波数と高い周波数をカットし、中間の周波数を透過するバンドパスフィルタの特性となる。この例では、０．１Ｈｚ以下と１０Ｈｚ以上でゲインが大きく減衰する。これにより、ＩＴＵ－Ｔ　Ｇ．８２７３．２で定義された周波数特性を実現することができる。
　本実施の形態では、二つのＰＬＬをＤＣＯを用いた構成とすることで、ハイパスフィルタを実現できるとともに、さらに、発振器の数を削減することができる。また、ＰＬＬをフルロジック回路にすることで、電源変動や温度変動などの動作環境に影響を受けやすいアナログ回路を削減することができる。これにより、実装面積の削減、原価の低減、消費電力の低減を図ることが可能となる。
　一方、ＰＬＬをＤＣＯ構成（ＤＣＯ型ＰＬＬ）にすると、ＤＣＯの原振クロックの歯抜けジッタ・ワンダ成分が発生する恐れがある。一例で例えると、ＤＣＯの原振が２５０ＭＨｚ（４ｎｓ周期）の場合、ＤＣＯ型ＰＬＬ二段構成では、１２５ＭＨｚ分（８ｎｓ周期）の歯抜けジッタ・ワンダ成分が発生する。すなわち、歯抜けクロックのカウンタを２段構成とするため、４ｎｓ×２＝８ｎｓの歯抜けジッタ・ワンダ成分となる。
　これに対し、本実施の形態では、図６に示した通り、同期イーサネット信号及び時刻をクロック波形化せずに数値のまま演算処理している。これにより、歯抜けジッタ・ワンダ成分を２５０ＭＨｚ（４ｎｓ）のまま抑えることができる。
　また、本実施の形態では、図６における周波数制御情報Ｆｃ（デジタルＰＬＬ１５１及びＤＣＯ制御回路１５２の処理分解能）が整数以外に小数の桁を有している。これにより、比例・積分処理時のデジタルゲインを下げても、量子化雑音が発生することを抑えることができる。
　詳細に説明すると、本実施の形態では、図６のデジタルＰＬＬ１５１内の位相比較器やデジタルアンプ・積分器で算出されたデジタル値をＤＣＯ制御回路１５２でＤＣＯ制御値に変換する。例えば、８ＫＨｚの位相比較周波数を２５０ＭＨｚでサンプリングしている場合、位相比較値は±１５６２５ｄの範囲で変動する。そうすると、２＾１５個のカウンタ値が必要である。実際には、ＰＬＬのループバンド（０．１Ｈｚ）を考慮し、デジタルＰＬＬ内で位相比較値に対しデジタルアンプを掛ける（増幅する）。例えば、このディジタルアンプゲインが×１／２＾１２の場合、周波数制御情報ＦｃのＬＳＢ側３２ビットの整数部に元のデータのＭＳＢ側３ビットが入り、周波数制御情報ＦｃのＭＳＢ側１６ビットの小数部に元のデータの残りの１３ビットに入ることになる。ここで、周波数制御情報Ｆｃ中のカウンタ分解能は４ｎｓでも良いが、動作検証のしやすさや時刻同期部の分解能と考え方を統一するため、周波数制御情報Ｆｃを予め４ｎｓにより除算した結果で構成することが好ましい。
＜実施の形態１の効果＞
　以上説明したように、本実施の形態では、図６に示したように、時刻生成装置において、周波数同期用ＰＬＬ及び時刻同期用ＰＬＬをＤＣＯ型ＰＬＬとした上で、ＤＣＯ同士で数値演算処理を行い、さらに、ＤＣＯ制御分解能を小数化した（小数部を含めた）。これにより、同期イーサネット信号を使用した時刻同期情報が同期イーサネット信号の重畳ノイズ（ジッタ・ワンダ）から影響を受けることを抑えることができ、ＤＣＯ歯抜けジッタ・ワンダ成分を半分にすることができ、さらに、ＰＬＬのループバンドを下げても桁落ちしないので量子化雑音が発生しないようにすることができるという特徴を持った時刻生成装置を実現することが可能となる。
　なお、本開示は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記の標準規格に限らず、同様に周波数同期及び時刻同期を行う他の標準規格に適用してもよい。
　上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
　時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を生成する周波数同期部と、
　前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、
　前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、
　を備え、
　前記周波数同期部は、前記周波数制御情報を出力する第１のデジタル制御オシレータを含む周波数同期用ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）を有し、
　前記時刻同期部は、前記時刻制御情報を出力する第２のデジタル制御オシレータを含む時刻同期用ＰＬＬを有する、
　時刻同期装置。
（付記２）
　前記時刻同期信号生成部は、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
　付記１に記載の時刻同期装置。
（付記３）
　前記時刻同期部は、前記周波数制御情報と前記時刻制御情報とを加算する加算部を備え、
　前記時刻同期信号生成部は、前記加算部による加算値に基づいて、前記時刻同期信号を生成する、
　付記２に記載の時刻同期装置。
（付記４）
　前記第２のデジタル制御オシレータは、前記第１のデジタル制御オシレータから出力された周波数制御情報と前記時刻制御情報とを加算した加算値を出力し、
　前記時刻同期信号生成部は、前記出力された加算値に基づいて、前記時刻同期信号を生成する、
　付記２に記載の時刻同期装置。
（付記５）
　前記周波数同期用ＰＬＬ及び前記時刻同期用ＰＬＬは、前記同期イーサネット信号の低周波成分を除去するハイパスフィルタを構成する、
　付記１乃至４のいずれかに記載の時刻同期装置。
（付記６）
　前記周波数同期用ＰＬＬ及び前記時刻同期用ＰＬＬは、フルデジタル回路である、
　付記１乃至５のいずれかに記載の時刻同期装置。
（付記７）
　前記第１のデジタル制御オシレータ及び前記第２のデジタル制御オシレータは、それぞれ数値演算処理を行うことにより前記周波数制御情報及び前記時刻制御情報を生成する、
　付記１乃至６のいずれかに記載の時刻同期装置。
（付記８）
　前記周波数制御情報及び時刻制御情報は、整数部と小数部を有する、
　付記１乃至７のいずれかに記載の時刻同期装置。
（付記９）
　時刻マスタ装置と時刻スレーブ装置とを備え、
　前記時刻スレーブ装置は、
　前記時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を生成する周波数同期部と、
　前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、
　前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、
　を備え、
　前記周波数同期部は、前記周波数制御情報を出力する第１のデジタル制御オシレータを含む周波数同期用ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）を有し、
　前記時刻同期部は、前記時刻制御情報を出力する第２のデジタル制御オシレータを含む時刻同期用ＰＬＬを有する、
　時刻同期システム。
（付記１０）
　前記時刻同期信号生成部は、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
　付記９に記載の時刻同期システム。
（付記１１）
　時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を、周波数同期用ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）に含まれる第１のデジタル制御オシレータが生成し、
　前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を、時刻同期用ＰＬＬに含まれる第２のデジタル制御オシレータが生成し、
　前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する、
　時刻同期方法。
（付記１２）
　前記時刻同期信号の生成では、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
　付記１１に記載の時刻同期方法。
　以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０２０年２月５日に出願された日本出願特願２０２０－０１８１１７を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１　　　時刻同期装置
１０　　スレーブ装置
１１　　周波数同期部
１１ａ　ＤＣＯ
１２　　時刻同期部
１２ａ　ＤＣＯ
１３　　時刻同期信号生成部
２０　　マスタ装置
３０　　時刻同期システム
１００　周波数同期部
１０１　位相比較器
１０２　デジタルフィルタ
１０３　ＤＣＯ
１０４　分周器
１５０　周波数同期ブロック
１５１　デジタルＰＬＬ
１５２　ＤＣＯ制御回路
１５３　再生クロックカウンタ
２００　時刻同期部
２０１　時刻比較器
２０２　デジタルフィルタ
２０３　ＤＣＯ
２０４　分周器
２５０　時刻同期ブロック
２５１　ＰＴＰサーボ
２５２　ＤＣＯ制御回路
２５３　加算器
３００　時刻生成部
３５０　時刻生成ブロック
３５１　時刻積算カウンタ

Claims (12)

  1. 　時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を生成する周波数同期手段と、
    　前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期手段と、
    　前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成手段と、
    　を備え、
    　前記周波数同期手段は、前記周波数制御情報を出力する第１のデジタル制御オシレータを含む周波数同期用ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）を有し、
    　前記時刻同期手段は、前記時刻制御情報を出力する第２のデジタル制御オシレータを含む時刻同期用ＰＬＬを有する、
    　時刻同期装置。
  2. 　前記時刻同期信号生成手段は、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
    　請求項１に記載の時刻同期装置。
  3. 　前記時刻同期手段は、前記周波数制御情報と前記時刻制御情報とを加算する加算手段を備え、
    　前記時刻同期信号生成手段は、前記加算手段による加算値に基づいて、前記時刻同期信号を生成する、
    　請求項２に記載の時刻同期装置。
  4. 　前記第２のデジタル制御オシレータは、前記第１のデジタル制御オシレータから出力された周波数制御情報と前記時刻制御情報とを加算した加算値を出力し、
    　前記時刻同期信号生成手段は、前記出力された加算値に基づいて、前記時刻同期信号を生成する、
    　請求項２に記載の時刻同期装置。
  5. 　前記周波数同期用ＰＬＬ及び前記時刻同期用ＰＬＬは、前記同期イーサネット信号の低周波成分を除去するハイパスフィルタを構成する、
    　請求項１乃至４のいずれか一項に記載の時刻同期装置。
  6. 　前記周波数同期用ＰＬＬ及び前記時刻同期用ＰＬＬは、フルデジタル回路である、
    　請求項１乃至５のいずれか一項に記載の時刻同期装置。
  7. 　前記第１のデジタル制御オシレータ及び前記第２のデジタル制御オシレータは、それぞれ数値演算処理を行うことにより前記周波数制御情報及び前記時刻制御情報を生成する、
    　請求項１乃至６のいずれか一項に記載の時刻同期装置。
  8. 　前記周波数制御情報及び時刻制御情報は、整数部と小数部を有する、
    　請求項１乃至７のいずれか一項に記載の時刻同期装置。
  9. 　時刻マスタ装置と時刻スレーブ装置とを備え、
    　前記時刻スレーブ装置は、
    　前記時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を生成する周波数同期手段と、
    　前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期手段と、
    　前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成手段と、
    　を備え、
    　前記周波数同期手段は、前記周波数制御情報を出力する第１のデジタル制御オシレータを含む周波数同期用ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）を有し、
    　前記時刻同期手段は、前記時刻制御情報を出力する第２のデジタル制御オシレータを含む時刻同期用ＰＬＬを有する、
    　時刻同期システム。
  10. 　前記時刻同期信号生成手段は、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
    　請求項９に記載の時刻同期システム。
  11. 　時刻マスタ装置から受信する同期イーサネット（登録商標）信号の周波数に同期した周波数制御情報を、周波数同期用ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）に含まれる第１のデジタル制御オシレータが生成し、
    　前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を、時刻同期用ＰＬＬに含まれる第２のデジタル制御オシレータが生成し、
    　前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する、
    　時刻同期方法。
  12. 　前記時刻同期信号の生成では、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
    　請求項１１に記載の時刻同期方法。
PCT/JP2021/000903 2020-02-05 2021-01-13 時刻同期装置、時刻同期システム及び時刻同期方法 WO2021157308A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US17/795,595 US11924319B2 (en) 2020-02-05 2021-01-13 Time synchronization device, time synchronization system, and time synchronization method
EP21750048.7A EP4102765A4 (en) 2020-02-05 2021-01-13 TIME SYNCHRONIZATION DEVICE, TIME SYNCHRONIZATION SYSTEM AND TIME SYNCHRONIZATION METHOD
CA3170157A CA3170157C (en) 2020-02-05 2021-01-13 Time synchronization device, time synchronization system, and time synchronization method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020018117A JP7004392B2 (ja) 2020-02-05 2020-02-05 時刻同期装置、時刻同期システム及び時刻同期方法
JP2020-018117 2020-02-05

Publications (1)

Publication Number Publication Date
WO2021157308A1 true WO2021157308A1 (ja) 2021-08-12

Family

ID=77199255

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/000903 WO2021157308A1 (ja) 2020-02-05 2021-01-13 時刻同期装置、時刻同期システム及び時刻同期方法

Country Status (5)

Country Link
US (1) US11924319B2 (ja)
EP (1) EP4102765A4 (ja)
JP (1) JP7004392B2 (ja)
CA (1) CA3170157C (ja)
WO (1) WO2021157308A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013034157A (ja) * 2011-08-03 2013-02-14 Nippon Telegr & Teleph Corp <Ntt> 周波数・時刻同期方法および周波数・時刻同期装置
WO2014083725A1 (ja) * 2012-11-29 2014-06-05 日本電気株式会社 同期装置、同期システム、無線通信装置及び同期方法
JP2016225880A (ja) 2015-06-01 2016-12-28 日本電気通信システム株式会社 時刻同期装置、時刻同期方法及び時刻同期プログラム
JP2018093369A (ja) * 2016-12-02 2018-06-14 住友電気工業株式会社 従属装置、同期システム、及び、従属装置の同期方法
JP2020018117A (ja) 2018-07-26 2020-01-30 株式会社日立製作所 プラント電力制御システムおよびその制御方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0877103A (ja) * 1994-09-07 1996-03-22 Hitachi Ltd バス同期化方式及びこれを用いた装置，システム
US5734301A (en) * 1996-08-15 1998-03-31 Realtek Semiconductor Corporation Dual phase-locked loop clock synthesizer
US5936565A (en) * 1997-12-10 1999-08-10 Nortel Networks Corporation Digitally controlled duty cycle integration
WO2002051060A2 (en) * 2000-12-20 2002-06-27 Primarion, Inc. Pll/dll dual loop data synchronization utilizing a granular fifo fill level indicator
US20040066872A1 (en) * 2002-10-08 2004-04-08 Media Tek Inc. Method and apparatus for reducing clock jitter in a clock recovery circuit
US9369270B1 (en) * 2013-03-15 2016-06-14 Integrated Device Technology, Inc. Dual-coupled phase-locked loops for clock and packet-based synchronization
US9166704B1 (en) * 2013-07-17 2015-10-20 Inphi Corporation Integrated control for silicon photonics
US9444470B2 (en) * 2014-01-31 2016-09-13 Microsemi Semiconductor Ulc Double phase-locked loop with frequency stabilization
US9596108B2 (en) * 2014-05-30 2017-03-14 Intel Corporation Method and apparatus for baud-rate timing recovery
US9184909B1 (en) * 2015-01-12 2015-11-10 Analog Devices, Inc. Apparatus and methods for clock and data recovery
US10256801B2 (en) * 2016-08-31 2019-04-09 M31 Technology Corporation Integrated circuit with clock detection and selection function and related method and storage device
US10476509B2 (en) * 2016-12-07 2019-11-12 Integrated Device Technology, Inc. Time slotted bus system for multiple coupled digital phase-locked loops
US11283454B2 (en) * 2018-11-26 2022-03-22 Mellanox Technologies, Ltd. Synthesized clock synchronization between network devices
US10511312B1 (en) * 2019-06-28 2019-12-17 Silicon Laboratories Inc. Metastable-free output synchronization for multiple-chip systems and the like
TWI768284B (zh) * 2020-01-21 2022-06-21 瑞昱半導體股份有限公司 串列資料處理裝置與資料偏移修正方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013034157A (ja) * 2011-08-03 2013-02-14 Nippon Telegr & Teleph Corp <Ntt> 周波数・時刻同期方法および周波数・時刻同期装置
WO2014083725A1 (ja) * 2012-11-29 2014-06-05 日本電気株式会社 同期装置、同期システム、無線通信装置及び同期方法
JP2016225880A (ja) 2015-06-01 2016-12-28 日本電気通信システム株式会社 時刻同期装置、時刻同期方法及び時刻同期プログラム
JP2018093369A (ja) * 2016-12-02 2018-06-14 住友電気工業株式会社 従属装置、同期システム、及び、従属装置の同期方法
JP2020018117A (ja) 2018-07-26 2020-01-30 株式会社日立製作所 プラント電力制御システムおよびその制御方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
See also references of EP4102765A4
YOSHIDA SEIJI : "BT-3-5 The trend of Synchronous Ethernet Technologies", PROCEEDINGS OF THE 2012 IEICE GENERAL CONFERENCE; OKAYAMA, JAPAN; MARCH 20-23, 2012, 6 March 2012 (2012-03-06) - 23 March 2012 (2012-03-23), pages SS-74 - SS-77, XP009538392 *

Also Published As

Publication number Publication date
JP7004392B2 (ja) 2022-01-21
EP4102765A1 (en) 2022-12-14
JP2021125797A (ja) 2021-08-30
CA3170157C (en) 2024-01-23
EP4102765A4 (en) 2024-03-06
US11924319B2 (en) 2024-03-05
US20230077120A1 (en) 2023-03-09
CA3170157A1 (en) 2021-08-12

Similar Documents

Publication Publication Date Title
JP5350787B2 (ja) タイムスタンプを用いたタイム同期方法及び装置
KR102391323B1 (ko) 시간 동기화 디바이스, 전자 디바이스, 시간 동기화 시스템 및 시간 동기화 방법
CN102013970B (zh) 时钟同步方法、装置及基站时钟设备
US11245406B2 (en) Method for generation of independent clock signals from the same oscillator
CN104012099B (zh) 优化时钟脉冲的短期稳定性的方法和***
US20130215910A1 (en) Transmission apparatus, transmission method, program, and communication system
JP2007208367A (ja) 同期信号生成装置、送信機及び制御方法
JP2014171014A (ja) 移動体無線基地局装置、同期制御方法および同期制御プログラム
JPWO2016093004A1 (ja) 基準信号発生装置
WO2021157308A1 (ja) 時刻同期装置、時刻同期システム及び時刻同期方法
CA2724373C (en) Clock generation using a fractional phase detector
KR100527849B1 (ko) 레퍼런스 클럭 복원 장치 및 그 방법
JPWO2006114941A1 (ja) クロック発生回路およびオーディオシステム
JP7105849B2 (ja) 異なるブルートゥース回路によるオーディオ再生を同期させ続けることが可能なマルチ構成要員型ブルートゥース装置における、ブルートゥース主回路およびブルートゥース副回路
CN114520703B (zh) 用于工业网络设备间时间同步的时钟漂移补偿方法及电路
KR100931387B1 (ko) 클럭 동기화 장치 및 방법
US20100054274A1 (en) Method for clock synchronization in a communication network, and communication network
JP7161505B2 (ja) 情報通信システム及び情報通信装置
JP4465658B2 (ja) クロック変換器、変調器、及びデジタル放送用送信装置
KR100287946B1 (ko) 타이밍/주파수 공급기의 클럭동기 장치 및 방법
JP2008252824A (ja) ディジタルネットワークの網同期装置及びディジタルネットワークの局に設けられる網同期装置
WO2020075235A1 (ja) クロック生成装置およびクロック生成方法
CN116528347A (zh) 时钟同步方法、开放式无线单元及无线电接入网结构
KR20050061258A (ko) 범용 망 동기 시스템 클럭 공급 장치
JP2005277880A (ja) クロック整形器およびこれを用いた電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21750048

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 3170157

Country of ref document: CA

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2021750048

Country of ref document: EP

Effective date: 20220905