WO2021157308A1 - 時刻同期装置、時刻同期システム及び時刻同期方法 - Google Patents
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Definitions
- the present invention relates to a time synchronization device, a time synchronization system, and a time synchronization method.
- IEEE1588v2 IEEE1588-2008
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- IEEE1588v2 Precision Time Protocol
- a time packet with a time stamp is transmitted and received between the master device and the slave device, and time synchronization is performed from the transmission delay time of the time packet. Further, in PTP, frequency synchronization is also performed by transmitting a synchronous Ethernet signal (SyncE) from the master device to the slave device. Note that the time synchronization may include frequency synchronization for matching the clock frequencies.
- SynE synchronous Ethernet signal
- an object of the present disclosure is to provide a time synchronization device, a time synchronization system, and a time synchronization method capable of improving the accuracy of time synchronization.
- the time synchronization device includes a frequency synchronization unit that generates frequency control information synchronized with the frequency of a synchronous Ethernet (registered trademark) signal received from the time master device, and a time based on a time packet received from the time master device.
- the frequency synchronization unit has a frequency synchronization PLL (Phase Locked Loop) including a first digital control oscillator that outputs the frequency control information, and the time synchronization unit has a second digital that outputs the time control information. It has a time synchronization PLL including a control oscillator.
- PLL Phase Locked Loop
- the time synchronization system includes a time master device and a time slave device, and the time slave device generates frequency control information synchronized with the frequency of a synchronous Ethernet (registered trademark) signal received from the time master device. Based on the frequency synchronization unit, the time synchronization unit that generates time control information synchronized with the time based on the time packet received from the time master device, the generated frequency control information, and the generated time control information.
- the frequency synchronization unit includes a time synchronization signal generation unit that generates a time synchronization signal, and the frequency synchronization unit has a frequency synchronization PLL (Phase Locked Loop) including a first digital control oscillator that outputs the frequency control information.
- the time synchronization unit has a time synchronization PLL including a second digital control oscillator that outputs the time control information.
- the frequency control information synchronized with the frequency of the synchronization Ethernet (registered trademark) signal received from the time master device is included in the frequency synchronization PLL (Phase Locked Loop) of the first digital control oscillator.
- PLL Phase Locked Loop
- a time synchronization signal is generated based on the generated time control information.
- a time synchronization device capable of improving the accuracy of time synchronization.
- FIG. 1 It is a block diagram which shows the structure of the equivalent block of the time synchronization apparatus of the comparative example. It is a block diagram which shows the structure of the logic block of the time synchronization apparatus of the comparative example. It is a block diagram which shows the outline structure of the time synchronization system which concerns on embodiment. It is a block diagram which shows the outline structure of the slave device which concerns on embodiment. It is a block diagram which shows the structure of the equivalent block of the time synchronization apparatus which concerns on Embodiment 1.
- FIG. It is a block diagram which shows the structure of the logic block of the time synchronization apparatus which concerns on Embodiment 1.
- FIG. It is a graph which
- FIG. 1 shows the configuration of the equivalent block (equivalent block on the s plane) of the time synchronization device 5 of the comparative example
- FIG. 2 shows the configuration of the logic block (mounting block) embodying the equivalent block of FIG. ing.
- the time synchronization device 5 is a slave device of the PTP that synchronizes the time using the synchronous Ethernet signal and the time packet received from the master device of the PTP.
- the equivalent block of the time synchronization device 5 of the comparative example has the same configuration as a general slave device using a synchronization Ethernet signal, and has a frequency synchronization unit 500, a time synchronization unit 600, and a time generation unit 700. To be equipped.
- the function required for the frequency synchronization unit 500 is ITU-T G. It was officially recommended by 8262, and ITU-T G. In 8262, the loop band (high cutoff frequency) of the frequency synchronization unit 500 is defined to be set between 1 Hz and 10 Hz.
- the frequency synchronization unit 500 is a frequency synchronization PLL (Phase Locked Loop) circuit that corresponds to the required function and generates a synchronization signal ⁇ in synchronized with the frequency of the synchronization Ethernet signal.
- the frequency synchronization unit 500 includes a phase detector 501, a digital filter 502, a VCO (Voltage Controlled Oscillator) 503, and a frequency divider (Divider) 504 as a configuration example of the PLL circuit.
- the phase comparator 501 outputs the phase comparison result between the synchronous Ethernet signal received from the master device and the frequency divider signal from the frequency divider 504.
- the VC0503 outputs a synchronization signal ⁇ in having a frequency corresponding to the phase comparison result (voltage) via the digital filter (low-pass filter) 502 to the time generator 700 and feeds it back to the frequency divider 504.
- the functions required of the time synchronization unit 600 are the same as those of the frequency synchronization unit, that is, the ITU-T G. It was officially recommended in 8273.2, and ITU-T G.
- the loop band of the time synchronization unit 600 is defined to be set between 0.05 Hz and 0.1 Hz.
- the time synchronization unit 600 is a time synchronization PLL circuit (time servo) that corresponds to the required function and generates a synchronization signal ⁇ out synchronized with the time (phase) of the PTP time packet.
- the time synchronization unit 600 includes a time detector 601, a digital filter 602, a VCO 603, and a frequency divider 604 as a configuration example of the PLL circuit.
- the time comparator 601 outputs a time comparison result between the time (phase) based on the time packets T1 to T4 transmitted to and received from the master device and the time of the frequency dividing signal from the frequency divider 604.
- the VC0603 outputs a synchronization signal ⁇ out of the timing corresponding to the time comparison result (voltage) via the digital filter 602 to the time generation unit 700 and feeds it back to the frequency divider 604.
- the time generation unit 700 performs offset control based on the frequency of the synchronization signal ⁇ in output from the VCO 503 of the frequency synchronization unit 500 and based on the timing of the synchronization signal ⁇ out output from the VCO 603 of the time synchronization unit 600, thereby performing offset control of ⁇ in + ⁇ out.
- Generates the time synchronization signal ToD (Time of Day: time synchronization clock).
- the time synchronization signal ToD is a clock signal having the same frequency as ⁇ in, which is the original vibration, and is synchronized with the timing (phase) of ⁇ out.
- the time synchronization signal ToD is a signal of 10 MHz and 1 pps (PulsePerSecond).
- the logic blocks of the time synchronization device 5 of the comparative example are the frequency synchronization block 550 corresponding to the frequency synchronization unit 500 and the time synchronization block 650 corresponding to the time synchronization unit 600.
- a time generation block 750 corresponding to the time generation unit 700 is provided.
- the frequency synchronization block 550 includes a digital PLL551, a VC-OCXO (Voltage Controlled-Oven Controlled Crystal Oscillator) 552, and a reproduction clock counter (RECCTR) 553.
- the digital PLL551 and the reproduction clock counter 553 correspond to the phase comparator 501, the digital filter 502, and the frequency divider 504 of FIG. 1, and the VC-OCXO552 corresponds to the VCO 503 of FIG.
- the digital PLL 551 generates a frequency / phase control voltage Vc1 based on the phase comparison result of the synchronous Ethernet signal and the reproduction clock from the reproduction clock counter 553.
- the VC-OCXO552 outputs a frequency synchronization clock CLf based on the frequency / phase control voltage Vc1 generated by the digital PLL551.
- the time synchronization block 650 includes a PTP servo 651 and a VC-OCXO 652.
- the PTP servo 651 corresponds to the time comparator 601 in FIG. 1, the digital filter 602, and the frequency divider 604, and the VC-OCXO 652 corresponds to the VCO 603 in FIG.
- the PTP servo 651 sends and receives time packets T1 to T4 to and from the master device, stamps the time in the time packets T2 and T3 based on the ToD signal from the time generation block 750, and sets the time in the time packets T1 to T4.
- the time control voltage Vc2 is generated based on.
- the VC-OCXO652 outputs a time control signal (phase control signal) Pc based on the time control voltage Vc2 generated by the PTP servo 651.
- the process of extracting time information from the time packet performed by the PTP servo 651 is generally known as the PTP time servo process.
- a time packet T1 Synchronization Message
- a time packet T2 Frellow-up Message
- a time packet T3 Delay Request Message
- a time packet T4 Delay
- ResponseMessage is sent and received, and the time of those transmissions and receptions is used.
- the downlink transmission delay time is calculated from the difference between the time when the master device transmits the time packet T1 (t1) and the time when the slave device receives the time packet T1 (t2), and the time when the slave device transmits the time packet T3.
- the transmission delay time in the upstream direction is calculated from the difference between (t3) and the time (t4) when the master device receives the time packet T3, and time information is generated based on each transmission delay time.
- the time information obtained by the time servo processing is the time based on the time packet or the time extracted (extracted) from the time packet.
- the time generation block 750 includes a time integration counter 751.
- the time integration counter 751 is a clock signal based on the frequency synchronization clock output from the VC-OCXO552 of the frequency synchronization block 550 in accordance with the timing (phase) of the time control signal output from the VC-OCXO652 of the time synchronization block 650. Is generated, and the generated clock signal is output as a ToD signal.
- the equivalent block as shown in FIG. 1 can be realized by adopting the mounting configuration as shown in FIG.
- the inventor found the following problems. That is, the synchronous Ethernet signal is transmitted from the master device via, for example, a long-distance Ethernet transmission line of 50 to 100 km. For this reason, high-frequency jitter and low-frequency wonder occur in the transmission line, and in particular, “ultra-low frequency wonder (0.1 Hz or less)” on the order of several tens of ⁇ s is generated due to thermal noise, seasonal fluctuation, and the like.
- the influence of the ultra-low frequency wonder cannot be suppressed.
- the high-frequency jitter superimposed on the synchronous Ethernet signal is removed by the frequency synchronization unit 500, but the ultra-low frequency wonder superimposed on the synchronous Ethernet signal is not removed by the frequency synchronization unit 500, so that the synchronization signal is not removed.
- the ultra-low frequency wonder remains superimposed on ⁇ in.
- the time generation unit 700 generates the time synchronized with the signal including the ultra-low frequency wonder, so that the accuracy of the time synchronization is lowered.
- a mobile base station such as 5G requires a time synchronization accuracy of " ⁇ 1.5 ⁇ s or less", but there is a possibility that the time accuracy cannot be satisfied. If radio waves are transmitted from adjacent mobile base stations at the same timing, the radio waves interfere with each other, so that highly accurate time synchronization is required. Therefore, if the state in which the time synchronization accuracy does not satisfy the standard continues, interference of radio waves transmitted from the mobile base station will eventually occur, resulting in a decrease in throughput.
- VCO voltage controlled oscillator
- the embodiment is a PLL configuration using a DCO (Digital Controlled Oscillator) in a PTP slave device that synchronizes time using a synchronous Ethernet signal.
- DCO Digital Controlled Oscillator
- it acts as a high-pass filter, which makes it "ultra-low” even when a synchronous Ethernet signal with the "ultra-low frequency wonder” superimposed, which is a drawback of the comparative example, is used as the original oscillation frequency of the time. It is characterized by suppressing the influence of "frequency wonder" on the time accuracy and enabling highly accurate time synchronization.
- FIG. 3 shows the outline configuration of the time synchronization system according to the embodiment
- FIG. 4 shows the outline configuration of the slave device (time synchronization device) according to the embodiment.
- the time synchronization system 30 includes a master device (time master device) 20 and a slave device (time slave device) 10 connected via a network such as Ethernet.
- the master device 20 is a time reference device (PRTC (Primary Reference Time Clock)) having a master clock
- the slave device 10 is a portable base station that operates in synchronization with the master clock (time) of the time reference device.
- PRTC Primary Reference Time Clock
- the master device 20 transmits a time packet in which the time of the master clock is stamped to the slave device 10, and also transmits a synchronous Ethernet signal (frequency synchronization signal of the physical layer) of the frequency of the master clock to the slave device 10.
- PRTC Primary Reference Time Clock
- the slave device 10 includes a frequency synchronization unit 11, a time synchronization unit 12, and a time synchronization signal generation unit 13.
- the frequency synchronization unit 11 receives the synchronization Ethernet signal from the master device 20 and generates frequency control information synchronized with the frequency of the received synchronization Ethernet signal.
- the time synchronization unit 12 receives a time packet from the master device 20 and generates time control information synchronized with the time based on the received time packet.
- the time synchronization signal generation unit 13 is a frequency control generated by the frequency synchronization unit 11. A time synchronization signal is generated based on the information and the time control information generated by the time synchronization unit 12.
- the frequency synchronization unit 11 has a frequency synchronization PLL including a DCO 11a (first digital control oscillator) that outputs a frequency control signal.
- the time synchronization unit 12 has a time synchronization PLL including a DCO 12a (second digital control oscillator) that outputs a time control signal.
- the time synchronization signal generation unit 13 generates a time synchronization signal based on the added value of the frequency control information and the time control information.
- the time synchronization unit (as an implementation example) may include an addition unit that adds frequency control information and time control information.
- the DCO 12a may output an added value obtained by adding the frequency control information and the time control information output from the DCO 11a (as an example of the equivalent block to be realized).
- the frequency synchronization PLL and the time synchronization PLL form a high-pass filter that removes low-frequency components of the synchronous Ethernet signal.
- the PLL circuit of the frequency synchronization unit and the PLL circuit of the time synchronization unit are configured by the DCO to form the PLL circuit. Nevertheless, the frequency synchronization unit and the time synchronization unit are converted into a high-pass filter (actually, the band-bus filter configuration is used, but here, for convenience, it is defined as a high-pass filter).
- a PLL circuit can only realize a low-pass filter, and a high-pass filter for phase noise cannot be easily realized.
- time synchronization accuracy can be suppressed to " ⁇ 1.5 ⁇ s or less", which is an essential accuracy for mobile base stations.
- ITU-T G.K Although it was officially recommended in 8273.2, its implementation method and implementation method are not described, and it is treated as Vendor Issue. Therefore, the embodiment focuses on a method for realizing and implementing a high-pass filter, which is not described in ITU-T.
- the embodiment can be configured with one fixed oscillator. Furthermore, since a full digital circuit can be used, an analog circuit is not required, the mounting area can be reduced, the cost can be reduced, and the power consumption can be reduced, and the problem caused by the mixture of digital and analog circuits can be solved. Furthermore, by digitizing the output of the DCO instead of using it as a clock waveform, it is possible to suppress the toothless jitter / wonder component, which is a drawback of the DCO, to half.
- FIG. 5 shows the configuration of the equivalent block of the time synchronization device 1 according to the present embodiment
- FIG. 6 shows the configuration of the logic block embodying the equivalent block of FIG.
- the time synchronization device 1 is a slave device that performs time synchronization using a synchronous Ethernet signal and a time packet received from the master device.
- the equivalent block of the time synchronization device 1 is the frequency synchronization unit 100 that performs frequency synchronization processing based on the synchronization Ethernet signal, and the time of the time packet, as in the comparative example of FIG.
- a time synchronization unit 200 that performs time synchronization processing based on the above, a frequency synchronization unit 100, and a time generation unit 300 that generates a time synchronization signal based on the processing results of the time synchronization unit 200 are provided.
- the frequency synchronization unit 100 includes a phase comparator 101, a digital filter 102, and a frequency divider 104 as in the comparative example, and includes a DCO 103 instead of the VCO 503 in the comparative example.
- the phase comparator 101, the digital filter 102, the DCO 103, and the frequency divider 104 form a frequency synchronization PLL circuit.
- the frequency synchronization PLL circuit is a circuit that generates a synchronization signal ⁇ in (digital signal) based on the synchronization Ethernet signal and synchronizes the frequencies of the synchronization Ethernet signal and the synchronization signal ⁇ in by feedback control.
- the frequency synchronization unit 100 performs PLL processing of the synchronization Ethernet signal received from the master device, and outputs the smoothed clock information ( ⁇ in) to the time synchronization unit 200.
- the phase comparator (phase comparison unit) 101 receives a synchronous Ethernet signal from the master device, and the received synchronous Ethernet signal and the frequency divider signal (reproduction clock) from the frequency divider (reproduction clock counter unit) 104. ) And the phase comparison result is output.
- the digital filter (digital filter unit) 102 completely removes the frequency component (high frequency component) of the phase comparison result of the phase comparator 101.
- the DCO (DCO unit) 103 divides the synchronization signal (frequency synchronization numerical information) ⁇ in of the result (frequency corresponding to the phase comparison result) of the proportional / integrated calculation of the numerical values of the phase comparison result via the digital filter 102. It is output to 104 and DCO 203 in the time synchronization unit 200. Further, the frequency divider 104 feeds back the frequency dividing signal obtained by dividing the synchronization signal ⁇ in to 1 / N to the phase comparator 101.
- the time synchronization unit 200 includes a time comparator 201, a digital filter 202, and a frequency divider 204, and includes a DCO 203 instead of the VCO 603 of the comparative example. Similar to the frequency synchronization unit 100, the time comparator 201, the digital filter 202, the DCO 203, and the frequency divider 204 form a time synchronization PLL circuit.
- the time synchronization PLL circuit is a circuit that generates a synchronization signal (digital signal) ⁇ out based on the time of the time packet and synchronizes the time of the time packet with the phase (time) of the synchronization signal ⁇ out by feedback control. ..
- the time synchronization unit 200 adds the result of PLL processing of the time information based on the synchronization packet received from the master device to the clock information ( ⁇ in) generated by the frequency synchronization unit 100, and outputs the result to the time generation unit 300.
- the time comparison device (time comparison unit) 201 acquires the result of extracting the time information from the time packets T1 to T4 transmitted and received from the master device, and acquires the acquired time information and the frequency divider (reproduction time counter unit). ) Outputs the time comparison result with the frequency division signal (reproduction time) from 204.
- the digital filter (digital filter unit) 202 completely removes the frequency component (high frequency component) of the time comparison result of the time comparator 201.
- the DCO (DCO unit) 203 provides a synchronization signal (frequency synchronization numerical information) ⁇ in from the DCO 103 in the frequency synchronization unit 100 and a synchronization signal (time synchronization numerical information) according to the time comparison result via the digital filter 202.
- the results are added and the numerical values of the results are proportionally and integratedly calculated, and the result is output as a synchronization signal ⁇ out (digital signal) to the time generator 300 and the frequency divider 204.
- a synchronization signal ⁇ out that is synchronized with the frequency of the synchronous Ethernet signal and synchronized with the time of the time packet is generated.
- the high-pass filter processing is performed in the DCO 203.
- the frequency divider 204 feeds back the frequency dividing signal obtained by dividing the synchronization signal ⁇ out to 1 / N to the time comparator 201.
- the time generation unit 300 generates a time synchronization signal (time synchronization information) ToD based on the synchronization signal ⁇ out generated by the time synchronization unit 200. Similar to the comparative example, the time synchronization signal ToD is a clock signal having the same frequency as the synchronous Ethernet signal ( ⁇ in), and is synchronized with the time phase of the time packet.
- the logic block of the time synchronization device 1 is the frequency synchronization block 150 corresponding to the frequency synchronization unit 100, as in the comparative example of FIG. It includes a time synchronization block 250 corresponding to the time synchronization unit 200, a time generation block 350 corresponding to the time generation unit 300, and an OCXO 400.
- the OCXO400 is an oscillator that supplies a clock signal CL0 (for example, 250 MHz), which is the original vibration, to each circuit.
- the frequency synchronization block 150 includes a digital PLL 151 and a reproduction clock counter 153, and includes a DCO control circuit 152 instead of the VC-OCXO552 of the comparative example.
- the digital PLL 151 and the reproduction clock counter 153 correspond to the phase comparator 101, the digital filter 102, and the frequency divider 104 of FIG. 5, and the DCO control circuit 152 corresponds to the DCO 103 of FIG.
- the frequency synchronization PLL can be made into a fully digital circuit.
- the digital PLL (digital PLL unit) 151 includes a phase comparison unit that performs phase comparison between the synchronous Ethernet signal (synchronous Ethernet information) and the reproduction clock from the reproduction clock counter 153, and a proportional / integration processing unit that performs proportional / integration processing. ..
- the digital PLL 151 outputs the toothless insertion / deletion information M10 and the toothless cycle information M11 based on the comparison between the synchronous Ethernet signal and the reproduction clock.
- the toothless insertion / deletion information is information indicating the number of pulses to be inserted or deleted with respect to the clock signal for a predetermined period.
- the toothlessness cycle information is information indicating a cycle in which toothlessness is inserted / deleted.
- the frequency of the output signal of the DCO can be controlled by the toothless insertion / deletion information and the toothless cycle information (DCO control information).
- the DCO control circuit (DCO control unit) 152 performs numerical calculation processing based on the DCO control information and controls the operation of the DCO (including the DCO).
- the DCO control circuit 152 generates frequency control information (frequency numerical information) Fc based on the tooth loss insertion / deletion information M10 and the tooth loss cycle information M11 from the digital PLL 151 in accordance with the clock signal CL0 of the OCXO400 (reproduces the frequency). ), And the frequency control information Fc is output to the reproduction clock counter 153 and the adder 253 of the time synchronization block 250.
- the frequency control information Fc output by the DCO control circuit 152 is characterized by having a decimal part in addition to the integer part due to the digital gain processing in the digital PLL 151.
- the frequency control information Fc has a 32-bit integer part (+ 4 ns resolution) and a 16-bit fractional part ( ⁇ ⁇ (1 ns) resolution).
- the reproduction clock counter (reproduction clock counter unit) 153 generates (reproduces) a reproduction clock based on the frequency control information Fc from the DCO control circuit 152 in accordance with the clock signal CL0 of the OCXO400, and uses the generated reproduction clock as the digital PLL151. Give feedback to.
- the time synchronization block 250 includes a PTP servo 251 as in the comparative example, a DCO control circuit 252 in place of the VC-OCXO 652 in the comparative example, and an adder 253.
- the PTP servo 251 corresponds to the time comparator 201, the digital filter 202, and the frequency divider 204 in FIG. 5, and the DCO control circuit 252 and the adder 253 correspond to the DCO 203 in FIG.
- the time synchronization PLL can be made into a fully digital circuit.
- the PTP servo (PTP servo unit) 251 performs proportional / integral processing with the time comparison unit that compares the time between the result of extracting the time information from the time packets T1 to T4 and the playback time (ToD) from the time generation block 350. Includes proportional / integral processing unit.
- the PTP servo 251 performs time servo processing as in the comparative example. That is, the PTP servo 251 transmits and receives time packets T1 to T4 to and from the master device, stamps the time in time packets T2 and T3 based on the ToD signal from the time generation block 350, and time packets T1 to T4. Get time information from.
- the PTP servo 251 outputs the toothless insertion / deletion information M20 and the toothless cycle information M21 based on the comparison between the time information based on the time packet and the reproduction time. ..
- the DCO control circuit (DCO control unit) 252 performs numerical calculation processing based on the DCO control information to control the operation of the DCO (including the DCO).
- the DCO control circuit 252 generates time control information (time numerical information) Tc based on the tooth loss insertion / deletion information M20 and the tooth loss cycle information M21 from the PTP servo 251 in accordance with the clock signal CL0 of the OCXO400. (Reproduce), and output the time control information Tc to the adder 253.
- the time control information Tc output by the DCO control circuit 252 has a fractional part in addition to the integer part due to the digital gain processing in the PTP servo 251 like the DCO control circuit 152 in the frequency synchronization block 150. It is a feature that it is.
- the time control information Tc is information having a resolution of ⁇ 1 ns.
- the adder 253 adds the frequency control information Fc from the DCO control circuit 152 in the frequency synchronization block 150 and the time control information Tc from the DCO control circuit 252, and outputs the added time frequency control information TFc.
- the time frequency control information TFc is information with a resolution of ( ⁇ 1 ns) + (4 ns ⁇ ⁇ ).
- the time generation block 350 includes a time integration counter 351 as in the comparative example.
- the time integration counter 351 generates a clock signal based on the clock signal CL0 of the OCXO400 in accordance with the time frequency control information TFc from the adder 253, outputs the generated clock signal to the outside as a time synchronization signal ToD, and outputs the generated clock signal to the outside. Output to the PTP servo 251 of the time synchronization block 250.
- FIG. 7 shows a time synchronization method according to the present embodiment. This method is a time synchronization method in the time synchronization device 1 shown in FIGS. 5 and 6.
- the time synchronization device 1 performs frequency synchronization processing (frequency synchronization PLL processing) (S101 to S103) and time synchronization processing (time synchronization PLL processing) (S104 to S107). Further, the time synchronization signal generation process (S108) is performed.
- the addition process (S107) of the frequency control information and the time control information may be included in the time synchronization process or the frequency synchronization process, or may be included in the time synchronization signal generation process. That is, the adder 253 of FIG. 6 may be included in the time synchronization block 250 or the frequency synchronization block 150, or may be included in the time generation block 350.
- the frequency synchronization process is executed by the frequency synchronization block 150 of FIG.
- the frequency synchronization block 150 performs synchronous Ethernet signal processing (S101), DCO control information generation (S102), and frequency control information generation by the DCO (S103), and repeats these processes.
- S101 synchronous Ethernet signal processing
- S102 DCO control information generation
- S103 frequency control information generation by the DCO
- the digital PLL 151 extracts frequency information from the synchronous Ethernet signal, and based on the extracted frequency information and the feedback information from the reproduction clock counter 153, the DCO control information (tooth loss insertion / deletion information M10 and tooth loss cycle information M11) ) Is generated.
- the DCO control circuit 152 generates frequency control information (Fc) synchronized with the frequency of the synchronous Ethernet signal based on the generated DCO control information.
- the time synchronization process is executed by the time synchronization block 250 in FIG.
- the time synchronization block 250 performs time packet processing (S104), DCO control information generation (S105), and time control information generation by DCO (S106), and repeats these processes.
- S104 time packet processing
- S105 DCO control information generation
- S106 time control information generation by DCO
- the PTP servo 251 extracts time information from the time packets T1 to T4 by the time servo processing, and based on the extracted time information and the feedback information from the time generation block 350, the DCO control information (missing tooth insertion / deletion information). M20 and tooth loss cycle information M21) are generated.
- the DCO control circuit 252 generates time control information (Tc) synchronized with the time of the time packet based on the generated DCO control information.
- the adder 253 of the time synchronization block 250 in FIG. 6 adds the generated frequency control information and the generated time control information. (S107).
- the DCO 203 of FIG. 5 is realized by the DCO control circuit 252 and the adder 253 of FIG.
- the time generation block 350 of FIG. 6 generates a time synchronization signal (ToD) based on the addition result of the frequency control information and the time control information (S108). As a result, the function of the time generation unit 300 of FIG. 5 is realized.
- the time synchronized with the master device is generated by using the synchronous Ethernet signal received from the master device. Since the synchronous Ethernet signal is transmitted in the physical layer, the synchronous operation is performed regardless of the communication in the upper layer. Therefore, by using the synchronous Ethernet signal, it is possible to generate a highly accurate time that is not affected by packet jitter or wonder.
- the use of synchronous Ethernet signals in PTP time synchronizers has already been officially recommended by ITU-T.
- the general configuration when the synchronous Ethernet signal defined in ITU-T is used is the comparative example shown in FIGS. 1 and 2.
- the clock of the original vibration that generates the time (ToD) is a synchronous Ethernet signal.
- the noise (jitter wonder) superimposed on the synchronous Ethernet signal is transmitted as it is as the time, in addition to the packet jitter wonder that occurs due to the transmission delay of the time packet.
- the wander amount of the synchronous Ethernet signal defined in ITU-T is on the order of several tens of ⁇ s, this wonder is generated as it is as the time. Therefore, there is a possibility that the time accuracy “ ⁇ 1.5 ⁇ s” defined in the TD-LTE or 5G mobile base station is greatly exceeded, and the time difference causes radio wave interference and causes a decrease in throughput. In the worst case, the wireless line of the mobile base station itself may be disconnected.
- the high-pass filter can be realized by configuring only the frequency synchronization circuit and the time synchronization circuit without mounting individual high-pass filters.
- the time synchronization device 1 is composed of only the frequency synchronization block 150, the time synchronization block 250, and the time generation block 350, and the basic configuration is the same as that of the comparative example of FIG. Is.
- the basic configuration of the equivalent block is the same.
- the transmission characteristics F (s) of the digital filters 102 and 202 the conversion gains of the phase comparator 101 and the time comparator 201, and the conversion gains of the DCOs 103 and 203. It defines the conversion gain 1 / N of Kdco / s, frequency dividers 104 and 204.
- This equation (10) shows the frequency response of the equivalent block in FIG. From the equation (10), when the frequency becomes low, 1 / 2 ⁇ f becomes large and the value of the denominator becomes larger than 1, so that the gain decreases. Therefore, the characteristics of the high-pass filter can be realized by the equivalent block of FIG.
- FIG. 8 shows the characteristics of the frequency transfer function H (j ⁇ ) obtained by the equation (10). That is, the frequency characteristics of the synchronous signal ⁇ out with respect to the noise of the synchronous Ethernet signal in the equivalent block of FIG. 5 are shown.
- the frequency characteristic for the synchronous Ethernet signal is the characteristic of the high-pass filter that cuts low frequencies and transmits high frequencies. In this example, the gain is greatly attenuated below 0.1 Hz. Therefore, it is possible to suppress an ultra-low frequency wonder of 0.1 Hz or less superimposed on the synchronous Ethernet signal. Therefore, due to the transmission characteristics, a high-pass filter that removes frequencies of "0.1 Hz" or less, which is the loop band of the time synchronization unit (PTP servo unit), is realized.
- PTP servo unit time synchronization unit
- FIG. 9 shows the frequency characteristics of the synchronous signal ⁇ out with respect to the noise of the synchronous Ethernet signal and the time (time signal based on the time packet) in the equivalent block of FIG. That is, the frequency characteristics of the entire time synchronization device including the frequency synchronization unit and the time synchronization unit are shown.
- the transfer function of the entire time synchronization device is obtained by adding the transfer characteristic of the time synchronization unit to the equation (10).
- the frequency characteristics for the synchronous Ethernet signal and the time are the characteristics of the bandpass filter that cuts the low frequency and the high frequency and transmits the intermediate frequency.
- the gain is greatly attenuated at 0.1 Hz or less and 10 Hz or more.
- ITU-T G The frequency characteristics defined in 8273.2 can be realized.
- the two PLLs by configuring the two PLLs with a DCO, a high-pass filter can be realized and the number of oscillators can be further reduced. Further, by making the PLL a full logic circuit, it is possible to reduce analog circuits that are easily affected by operating environments such as power supply fluctuations and temperature fluctuations. This makes it possible to reduce the mounting area, cost, and power consumption.
- the PLL has a DCO configuration (DCO type PLL)
- DCO type PLL DCO type PLL
- the synchronous Ethernet signal and the time are calculated as numerical values without being converted into a clock waveform.
- the toothless jitter / wonder component can be suppressed at 250 MHz (4 ns).
- the frequency control information Fc processing resolution of the digital PLL 151 and the DCO control circuit 152 in FIG. 6 has a decimal digit other than an integer. As a result, it is possible to suppress the generation of quantization noise even if the digital gain during proportional / integral processing is lowered.
- the digital value calculated by the phase comparator and the digital amplifier / integrator in the digital PLL 151 of FIG. 6 is converted into the DCO control value by the DCO control circuit 152.
- the phase comparison frequency of 8 KHz is sampled at 250 MHz
- the phase comparison value fluctuates in the range of ⁇ 15625d.
- 2 ⁇ 15 counter values are required.
- the loop band (0.1 Hz) of the PLL is taken into consideration, and the digital amplifier is applied (amplified) to the phase comparison value in the digital PLL.
- the counter resolution in the frequency control information Fc may be 4 ns, but in order to unify the concept with the resolution of the time synchronization unit and the ease of operation verification, the frequency control information Fc should be divided by 4 ns in advance. Is preferable.
- the frequency synchronization PLL and the time synchronization PLL are set to the DCO type PLL, and then the numerical calculation processing is performed between the DCOs. Further, the DCO control resolution was reduced to a decimal number (including the decimal part). As a result, it is possible to suppress that the time synchronization information using the synchronous Ethernet signal is affected by the superimposed noise (jitter wonder) of the synchronous Ethernet signal, and the DCO missing jitter wonder component can be halved. Further, it is possible to realize a time generator having a feature that quantization noise does not occur because digit loss does not occur even if the loop band of the PLL is lowered.
- (Appendix 1) A frequency synchronization unit that generates frequency control information synchronized with the frequency of the synchronous Ethernet (registered trademark) signal received from the time master device, and A time synchronization unit that generates time control information synchronized with the time based on the time packet received from the time master device, and a time synchronization unit.
- a time synchronization signal generation unit that generates a time synchronization signal based on the generated frequency control information and the generated time control information.
- the frequency synchronization unit has a frequency synchronization PLL (Phase Locked Loop) including a first digital control oscillator that outputs the frequency control information.
- PLL Phase Locked Loop
- the time synchronization unit has a time synchronization PLL including a second digital control oscillator that outputs the time control information.
- Time synchronizer (Appendix 2)
- the time synchronization signal generation unit generates the time synchronization signal based on the added value of the frequency control information and the time control information.
- the time synchronization device according to Appendix 1. (Appendix 3)
- the time synchronization unit includes an addition unit that adds the frequency control information and the time control information.
- the time synchronization signal generation unit generates the time synchronization signal based on the addition value by the addition unit.
- the time synchronization device according to Appendix 2.
- the second digital control oscillator outputs an added value obtained by adding the frequency control information output from the first digital control oscillator and the time control information.
- the time synchronization signal generation unit generates the time synchronization signal based on the output added value.
- the time synchronization device according to Appendix 2.
- the frequency synchronization PLL and the time synchronization PLL form a high-pass filter that removes low-frequency components of the synchronization Ethernet signal.
- the time synchronization device according to any one of Appendix 1 to 4.
- the frequency synchronization PLL and the time synchronization PLL are fully digital circuits.
- the first digital control oscillator and the second digital control oscillator generate the frequency control information and the time control information by performing numerical calculation processing, respectively.
- the time synchronization device according to any one of Appendix 1 to 6.
- the frequency control information and the time control information have an integer part and a decimal part.
- the time synchronization device according to any one of Appendix 1 to 7.
- the time slave device A frequency synchronization unit that generates frequency control information synchronized with the frequency of the synchronous Ethernet (registered trademark) signal received from the time master device, and A time synchronization unit that generates time control information synchronized with the time based on the time packet received from the time master device, and a time synchronization unit.
- a time synchronization signal generation unit that generates a time synchronization signal based on the generated frequency control information and the generated time control information.
- the frequency synchronization unit has a frequency synchronization PLL (Phase Locked Loop) including a first digital control oscillator that outputs the frequency control information.
- PLL Phase Locked Loop
- the time synchronization unit has a time synchronization PLL including a second digital control oscillator that outputs the time control information.
- Time synchronization system. (Appendix 10)
- the time synchronization signal generation unit generates the time synchronization signal based on the added value of the frequency control information and the time control information.
- the time synchronization system according to Appendix 9.
- the first digital control oscillator included in the frequency synchronization PLL Phase Locked Loop
- a second digital control oscillator included in the time synchronization PLL generates time control information synchronized with the time based on the time packet received from the time master device.
- a time synchronization signal is generated based on the generated frequency control information and the generated time control information.
- Time synchronization method (Appendix 12)
- the time synchronization signal is generated based on the added value of the frequency control information and the time control information.
- Time synchronization device 10 Slave device 11 Frequency synchronization unit 11a DCO 12 Time synchronization unit 12a DCO 13 Time synchronization signal generator 20 Master device 30 Time synchronization system 100 Frequency synchronization unit 101 Phase comparator 102 Digital filter 103 DCO 104 frequency divider 150 frequency synchronization block 151 digital PLL 152 DCO control circuit 153 Reproduction clock counter 200 Time synchronization unit 201 Time comparator 202 Digital filter 203 DCO 204 frequency divider 250 time synchronization block 251 PTP servo 252 DCO control circuit 253 adder 300 time generator 350 time generator 350 time generator block 351 time integration counter
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Abstract
スレーブ装置(10)は、マスタ装置(20)から受信する同期イーサネット(登録商標)信号の周波数に同期した周波数制御情報を生成する周波数同期部(11)と、マスタ装置(20)から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部(12)と、周波数制御情報と時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部(13)と、を備え、周波数同期部(11)は、周波数制御情報を出力するDCO(11a)を含む周波数同期用PLLを有し、時刻同期部(12)は、時刻制御情報を出力するDCO(12a)を含む時刻同期用PLLを有する。
Description
本発明は、時刻同期装置、時刻同期システム及び時刻同期方法に関する。
イーサネット(登録商標)などのネットワークを介した装置間で時刻同期を実現する技術が、IEEE(Institute of Electrical and Electronics Engineers)により、IEEE1588v2(IEEE1588-2008)として標準化されている。IEEE1588v2は、一般的に「PTP(Precision Time Protocol)」と称されており、本明細書においても「PTP」と称する。
PTPでは、マスタ装置とスレーブ装置との間で時刻を打刻した時刻パケットを送受信し、時刻パケットの伝送遅延時間から時刻同期を行う。また、PTPでは、マスタ装置からスレーブ装置へ同期イーサネット信号(SyncE)を伝送することで周波数同期も行われる。なお、時刻同期には、クロックの周波数を一致させる周波数同期を含む場合がある。
また、ITU-T(International Telecommunication Union Telecommunication Standardization Sector)では、IEEE1588v2を通信事業者向けに拡張した、周波数同期技術(G.8262を含むG.826xシリーズ)及び時刻同期技術(G.8273.2を含むG.827xシリーズ)が策定されている。なお、関連する技術として、例えば、特許文献1が知られている。
PTPのスレーブ装置において、同期イーサネット信号を用いた時刻同期を実現しようとすると、例えば、ITU-T G.8262の定義に従った周波数同期処理及びITU-T G.8273.2の定義に従った時刻同期処理を実装する必要がある。しかしながら、これらの標準規格では、具体的な実現方法や実装方法は開示されていない。このため、実装方法によっては、同期イーサネット信号に重畳する超低周波ワンダ等の影響により、時刻同期の精度が低下する恐れがあるという問題がある。
本開示は、このような課題に鑑み、時刻同期の精度を向上することが可能な時刻同期装置、時刻同期システム及び時刻同期方法を提供することを目的とする。
本開示に係る時刻同期装置は、時刻マスタ装置から受信する同期イーサネット(登録商標)信号の周波数に同期した周波数制御情報を生成する周波数同期部と、前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、を備え、前記周波数同期部は、前記周波数制御情報を出力する第1のデジタル制御オシレータを含む周波数同期用PLL(Phase Locked Loop)を有し、前記時刻同期部は、前記時刻制御情報を出力する第2のデジタル制御オシレータを含む時刻同期用PLLを有するものである。
本開示に係る時刻同期システムは、時刻マスタ装置と時刻スレーブ装置とを備え、前記時刻スレーブ装置は、前記時刻マスタ装置から受信する同期イーサネット(登録商標)信号の周波数に同期した周波数制御情報を生成する周波数同期部と、前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、を備え、前記周波数同期部は、前記周波数制御情報を出力する第1のデジタル制御オシレータを含む周波数同期用PLL(Phase Locked Loop)を有し、前記時刻同期部は、前記時刻制御情報を出力する第2のデジタル制御オシレータを含む時刻同期用PLLを有するものである。
本開示に係る時刻同期方法は、時刻マスタ装置から受信する同期イーサネット(登録商標)信号の周波数に同期した周波数制御情報を、周波数同期用PLL(Phase Locked Loop)に含まれる第1のデジタル制御オシレータが生成し、前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を、時刻同期用PLLに含まれる第2のデジタル制御オシレータが生成し、前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成するものである。
本開示によれば、時刻同期の精度を向上することが可能な時刻同期装置、時刻同期システム及び時刻同期方法を提供することができる。
以下、図面を参照して実施の形態について説明する。各図面においては、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略される。なお、構成図(ブロック図)に付された矢印は説明のための例示であり、信号の種類や方向を限定するものではない。
(比較例)
まず、実施の形態適用前の比較例について説明する。図1は、比較例の時刻同期装置5の等価ブロック(s平面上の等価ブロック)の構成を示し、図2は、図1の等価ブロックを具現化したロジックブロック(実装ブロック)の構成を示している。時刻同期装置5は、PTPのマスタ装置から受信する同期イーサネット信号及び時刻パケットを用いて時刻同期を行うPTPのスレーブ装置である。
まず、実施の形態適用前の比較例について説明する。図1は、比較例の時刻同期装置5の等価ブロック(s平面上の等価ブロック)の構成を示し、図2は、図1の等価ブロックを具現化したロジックブロック(実装ブロック)の構成を示している。時刻同期装置5は、PTPのマスタ装置から受信する同期イーサネット信号及び時刻パケットを用いて時刻同期を行うPTPのスレーブ装置である。
図1に示すように、比較例の時刻同期装置5の等価ブロックは、同期イーサネット信号を用いる一般的なスレーブ装置と同様の構成であり、周波数同期部500、時刻同期部600、時刻生成部700を備える。
周波数同期部500に要求される機能はITU-T G.8262で正式勧告化されており、ITU-T G.8262では、周波数同期部500のループバンド(高域遮断周波数)を1Hz~10Hzの間に設定するよう定義されている。周波数同期部500は、要求される機能に対応し、同期イーサネット信号の周波数に同期した同期信号Φinを生成する周波数同期用PLL(Phase Locked Loop)回路である。周波数同期部500は、PLL回路の構成例として、位相比較器(Phase Detector)501、デジタルフィルタ502、VCO(Voltage Controlled Oscillator)503、分周器(Divider)504を備える。
位相比較器501は、マスタ装置から受信する同期イーサネット信号と分周器504からの分周信号との位相比較結果を出力する。VC0503は、デジタルフィルタ(ローパスフィルタ)502を介した位相比較結果(電圧)に応じた周波数の同期信号Φinを、時刻生成部700に出力するとともに、分周器504へフィードバックする。
時刻同期部600に要求される機能は、周波数同期部と同様にITU-T G.8273.2で正式勧告化されており、ITU-T G.8273.2では時刻同期部600のループバンドを0.05Hz~0.1Hzの間に設定するよう定義されている。時刻同期部600は、要求される機能に対応し、PTPの時刻パケットの時刻(位相)に同期した同期信号Φoutを生成する時刻同期用PLL回路(時刻サーボ)である。時刻同期部600は、PLL回路の構成例として、周波数同期部500と同様、時刻比較器(Time Detector)601、デジタルフィルタ602、VCO603、分周器604を備える。
時刻比較器601は、マスタ装置との間で送受信する時刻パケットT1~T4に基づいた時刻(位相)と分周器604からの分周信号の時刻との時刻比較結果を出力する。VC0603は、デジタルフィルタ602を介した時刻比較結果(電圧)に応じたタイミングの同期信号Φoutを、時刻生成部700に出力するとともに、分周器604へフィードバックする。
時刻生成部700は、周波数同期部500のVCO503から出力された同期信号Φinの周波数を元に、時刻同期部600のVCO603から出力された同期信号Φoutのタイミングに基づいてオフセット制御することで、Φin+Φoutの時刻同期信号ToD(Time of Day:時刻同期クロック)を生成する。時刻同期信号ToDは、原振となるΦinと同じ周波数のクロック信号であり、Φoutのタイミング(位相)に同期している。例えば、時刻同期信号ToDは、10MHz、1pps(Pulse Per Second)の信号である。
図2に示すように、図1の等価ブロックに対し、比較例の時刻同期装置5のロジックブロックは、周波数同期部500に相当する周波数同期ブロック550、時刻同期部600に相当する時刻同期ブロック650、時刻生成部700に相当する時刻生成ブロック750を備える。
周波数同期ブロック550は、デジタルPLL551、VC-OCXO(Voltage Controlled - Oven Controlled Crystal Oscillator)552、再生クロックカウンタ(RECCTR)553を備える。デジタルPLL551及び再生クロックカウンタ553は、図1の位相比較器501、デジタルフィルタ502、分周器504に相当し、VC-OCXO552は、図1のVCO503に相当する。デジタルPLL551は、同期イーサネット信号と再生クロックカウンタ553からの再生クロックとの位相比較結果に基づいて周波数・位相制御電圧Vc1を生成する。VC-OCXO552は、デジタルPLL551が生成した周波数・位相制御電圧Vc1に基づいて周波数同期クロックCLfを出力する。
時刻同期ブロック650は、PTPサーボ651、VC-OCXO652を備える。PTPサーボ651は、図1の時刻比較器601、デジタルフィルタ602、分周器604に相当し、VC-OCXO652は、図1のVCO603に相当する。PTPサーボ651は、マスタ装置との間で時刻パケットT1~T4を送受信し、時刻生成ブロック750からのToD信号に基づいて時刻パケットT2及びT3に時刻を打刻し、時刻パケットT1~T4の時刻に基づいて時刻制御電圧Vc2を生成する。VC-OCXO652は、PTPサーボ651が生成した時刻制御電圧Vc2に基づいて時刻制御信号(位相制御信号)Pcを出力する。
なお、PTPサーボ651が行う時刻パケットから時刻情報を抽出する処理は、PTPの時刻サーボ処理として一般的に知られている。具体的には、PTPでは、マスタ装置とスレーブ装置との間で、時刻パケットT1(Sync Message)、時刻パケットT2(Follow-up Message)、時刻パケットT3(Delay Request Message)、時刻パケットT4(Delay Response Message)が送受信され、それらの送受信の時刻を用いる。マスタ装置が時刻パケットT1を送信した時刻(t1)とスレーブ装置が時刻パケットT1を受信した時刻(t2)の差から下り方向の伝送遅延時間を算出し、スレーブ装置が時刻パケットT3を送信した時刻(t3)とマスタ装置が時刻パケットT3を受信した時刻(t4)の差から上り方向の伝送遅延時間を算出し、それぞれの伝送遅延時間に基づいて時刻情報を生成する。ここでは、時刻サーボ処理により得られる時刻情報を、時刻パケットに基づいた時刻、あるいは、時刻パケットから取り出した(抽出した)時刻とする。
時刻生成ブロック750は、時刻積算カウンタ751を備える。時刻積算カウンタ751は、時刻同期ブロック650のVC-OCXO652から出力された時刻制御信号のタイミング(位相)に合わせて、周波数同期ブロック550のVC-OCXO552から出力された周波数同期クロックに基づいたクロック信号を生成し、生成したクロック信号をToD信号として出力する。
このように、比較例では、図2のような実装構成とすることで、図1のような等価ブロックを実現可能とする。発明者は、この比較例の構成を検討した結果、次のような課題を見出した。すなわち、同期イーサネット信号は、例えば50~100Kmの長距離のイーサネット伝送路を介してマスタ装置から伝送される。このため、その伝送路において高周波のジッタや低周波のワンダが生じ、特に、熱雑音・季節変動などにより数十μsオーダの「超低周波ワンダ(0.1Hz以下)」が生じる。
しかしながら、同期イーサネットを用いる時刻同期装置を図2の構成により実装し図1に示す等価ブロックを実現した場合、超低周波ワンダの影響を抑えることができない。比較例の構成では、同期イーサネット信号に重畳された高周波のジッタは周波数同期部500で除去されるものの、同期イーサネット信号に重畳された超低周波ワンダは周波数同期部500で除去されないため、同期信号Φinにも超低周波ワンダが重畳されたままとなる。そうすると、時刻生成部700から超低周波ワンダを含む信号に同期した時刻が生成されてしまうため、時刻同期の精度が低下する。
このため、例えば、5Gなどの携帯基地局では「±1.5μs以下」の時刻同期精度が要求されるが、その時刻精度を満足することができない恐れがある。隣接する携帯基地局から同じタイミングで電波を送信すると、電波が干渉するため、高い精度の時刻同期が必要とされている。このため、時刻同期精度が基準を満たさない状態が継続すると、いずれ、携帯基基地局から送信される電波の干渉が発生し、スループットの低下を招いてしまう。
また、比較例では、周波数同期用と時刻同期用の電圧制御発振器(VCO)がそれぞれ必要となるため、実装面積の増加や、原価の増加、消費電力の増加、アナログ回路が必要となるなど、回路面でも課題がある。
(実施の形態の概要)
以下に説明するように、実施の形態は、同期イーサネット信号を用いて時刻同期を行うPTPのスレーブ装置において、DCO(Digital Controlled Oscillator:デジタル制御オシレータ)を使ったPLL構成とすることで、PLLでありながら、ハイパスフィルタの役目を果たすようにし、これにより、比較例の欠点でもある「超低周波ワンダ」が重畳された同期イーサネット信号を時刻の原振周波数に使った場合でも、その「超低周波ワンダ」による時刻精度への影響を抑え、高精度な時刻同期が可能であることを特徴としている。
以下に説明するように、実施の形態は、同期イーサネット信号を用いて時刻同期を行うPTPのスレーブ装置において、DCO(Digital Controlled Oscillator:デジタル制御オシレータ)を使ったPLL構成とすることで、PLLでありながら、ハイパスフィルタの役目を果たすようにし、これにより、比較例の欠点でもある「超低周波ワンダ」が重畳された同期イーサネット信号を時刻の原振周波数に使った場合でも、その「超低周波ワンダ」による時刻精度への影響を抑え、高精度な時刻同期が可能であることを特徴としている。
図3は、実施の形態に係る時刻同期システムの概要構成を示し、図4は、実施の形態に係るスレーブ装置(時刻同期装置)の概要構成を示している。図3に示すように、時刻同期システム30は、イーサネットなどのネットワークを介して接続されたマスタ装置(時刻マスタ装置)20とスレーブ装置(時刻スレーブ装置)10を備える。
例えば、マスタ装置20は、マスタクロックを有する時刻基準装置(PRTC(Primary Reference Time Clock))であり、スレーブ装置10は、時刻基準装置のマスタクロック(時刻)に同期して動作する携帯基地局である。マスタ装置20は、マスタクロックの時刻を打刻した時刻パケットをスレーブ装置10へ送信するとともに、マスタクロックの周波数の同期イーサネット信号(物理層の周波数同期信号)をスレーブ装置10へ送信する。
図4に示すように、スレーブ装置10は、周波数同期部11、時刻同期部12、時刻同期信号生成部13を備えている。周波数同期部11は、マスタ装置20から同期イーサネット信号を受信し、受信した同期イーサネット信号の周波数に同期した周波数制御情報を生成する。時刻同期部12は、マスタ装置20から時刻パケットを受信し、受信した時刻パケットに基づく時刻に同期した時刻制御情報を生成する、時刻同期信号生成部13は、周波数同期部11が生成した周波数制御情報と時刻同期部12が生成した時刻制御情報とに基づいて時刻同期信号を生成する。
周波数同期部11は、周波数制御信号を出力するDCO11a(第1のデジタル制御オシレータ)を含む周波数同期用PLLを有する。時刻同期部12は、時刻制御信号を出力するDCO12a(第2のデジタル制御オシレータ)を含む時刻同期用PLLを有する。時刻同期信号生成部13は、周波数制御情報と時刻制御情報との加算値に基づいて、時刻同期信号を生成する。例えば、(実装例として)時刻同期部は、周波数制御情報と時刻制御情報とを加算する加算部を備えてもよい。例えば、(実現する等価ブロックの例として)DCO12aは、DCO11aから出力された周波数制御情報と時刻制御情報とを加算した加算値を出力してもよい。これにより、周波数同期用PLL及び時刻同期用PLLは、同期イーサネット信号の低周波成分を除去するハイパスフィルタを構成する。
このように、実施の形態では、上記比較例における課題を解決するため、図4に示すように、周波数同期部のPLL回路と時刻同期部のPLL回路をDCOで構成することにより、PLL回路にもかかわらず、周波数同期部と時刻同期部をハイパスフィルタ化(実際はバンドバスフィルタ構成になるが、ここでは便宜上、ハイパスフィルタと定義する)する。なお、一般的にPLL回路はローパスフィルタしか実現することができず、更に位相雑音のハイパスフィルタは簡単には実現できない。
これにより、同期イーサネット信号に対する熱雑音・季節変動などで発生する「超低周波ワンダ」を除去することができ、時刻同期の精度を向上することができる。例えば、時刻同期精度を携帯基地局で必須精度とされている「±1.5μs以下」に抑えることが可能となる。
なお、時刻同期の精度については、ITU-T G.8273.2で正式勧告化されているものの、その実現方式やインプリメント方法は記載がなく、Vendor Issue扱いとなっている。このため、実施の形態は、ITU-Tには記載されていないハイパスフィルタの実現方式やインプリメント方法に着目したものである。
また、DCOを含む構成とすることで、発振器は一つで良くなり、更に電圧制御不要の固定発振器で実現することができる。つまり、比較例では2つのVCOの構成であったのに対し、実施の形態は、固定の発振器一個で構成できる。更にフルデジタル回路にできることからアナログ回路も不要となり、実装面積削減、原価低減、消費電力削減が可能となり、デジタル・アナログ回路混在による問題も解決することができる。さらに、DCOの出力をクロック波形とせず、数値化することで、DCOの欠点でもある歯抜けジッタ・ワンダ成分を半部に抑えることが可能である。
(実施の形態1)
以下、図面を参照して実施の形態1について詳細に説明する。
以下、図面を参照して実施の形態1について詳細に説明する。
<時刻同期装置の構成>
まず、本実施の形態に係る時刻同期装置の構成について説明する。図5は、本実施の形態に係る時刻同期装置1の等価ブロックの構成を示し、図6は、図5の等価ブロックを具現化したロジックブロックの構成を示している。時刻同期装置1は、比較例と同様、マスタ装置から受信する同期イーサネット信号及び時刻パケットを用いて時刻同期を行うスレーブ装置である。
まず、本実施の形態に係る時刻同期装置の構成について説明する。図5は、本実施の形態に係る時刻同期装置1の等価ブロックの構成を示し、図6は、図5の等価ブロックを具現化したロジックブロックの構成を示している。時刻同期装置1は、比較例と同様、マスタ装置から受信する同期イーサネット信号及び時刻パケットを用いて時刻同期を行うスレーブ装置である。
図5に示すように、本実施の形態に係る時刻同期装置1の等価ブロックは、図1の比較例と同様、同期イーサネット信号に基づいて周波数同期処理を行う周波数同期部100、時刻パケットの時刻に基づいて時刻同期処理を行う時刻同期部200、周波数同期部100及び時刻同期部200の処理結果に基づいて時刻同期信号を生成する時刻生成部300を備える。
周波数同期部100は、比較例と同様、位相比較器101、デジタルフィルタ102及び分周器104を備え、比較例のVCO503に代えてDCO103を備える。位相比較器101、デジタルフィルタ102、DCO103及び分周器104は、周波数同期用PLL回路を構成する。周波数同期用PLL回路は、同期イーサネット信号を元に同期信号Φin(デジタル信号)を生成するとともに、フィードバック制御することで同期イーサネット信号と同期信号Φinの周波数を同期させる回路である。周波数同期部100は、マスタ装置から受信する同期イーサネット信号をPLL処理し、スムージングされたクロック情報(Φin)を時刻同期部200に出力する。
具体的には、位相比較器(位相比較部)101は、マスタ装置から同期イーサネット信号を受信し、受信した同期イーサネット信号と分周器(再生クロックカウンタ部)104からの分周信号(再生クロック)との位相比較結果を出力する。デジタルフィルタ(デジタルフィルタ部)102は、位相比較器101の位相比較結果の周波数成分(高周波成分)を完全に除去する。DCO(DCO部)103は、デジタルフィルタ102を介した位相比較結果の数値を比例・積分計算した結果(位相比較結果に応じた周波数)の同期信号(周波数同期数値情報)Φinを、分周器104と時刻同期部200内のDCO203に出力する。さらに、分周器104は、同期信号Φinを1/Nに分周した分周信号を位相比較器101へフィードバックする。
時刻同期部200は、比較例と同様、時刻比較器201、デジタルフィルタ202及び分周器204を備え、比較例のVCO603に代えてDCO203を備える。周波数同期部100と同様、時刻比較器201、デジタルフィルタ202、DCO203及び分周器204は、時刻同期用PLL回路を構成する。時刻同期用PLL回路は、時刻パケットの時刻を元に同期信号(デジタル信号)Φoutを生成するとともに、フィードバック制御することで時刻パケットの時刻と同期信号Φoutの位相(時刻)を同期させる回路である。時刻同期部200は、周波数同期部100が生成したクロック情報(Φin)に、マスタ装置から受信する同期パケットに基づく時刻情報をPLL処理した結果を加えて、時刻生成部300に出力する。
具体的には、時刻比較器(時刻比較部)201は、マスタ装置と送受信した時刻パケットT1~T4から時刻情報を取り出した結果を取得し、取得した時刻情報と分周器(再生時刻カウンタ部)204からの分周信号(再生時刻)との時刻比較結果を出力する。デジタルフィルタ(デジタルフィルタ部)202は、時刻比較器201の時刻比較結果の周波数成分(高周波成分)を完全に除去する。
DCO(DCO部)203は、周波数同期部100内のDCO103からの同期信号(周波数同期数値情報)Φinと、デジタルフィルタ202を介した時刻比較結果に応じた同期信号(時刻同期数値情報)とを加算し、その結果の数値を比例・積分計算した結果を同期信号Φout(デジタル信号)として時刻生成部300及び分周器204へ出力する。これにより、同期イーサネット信号の周波数に同期するとともに時刻パケットの時刻に同期した同期信号Φoutが生成される。本実施の形態では、このDCO203の中でハイパスフィルタ処理が行われる。さらに、分周器204は、同期信号Φoutを1/Nに分周した分周信号を時刻比較器201へフィードバックする。
時刻生成部300は、時刻同期部200が生成した同期信号Φoutに基づいて、時刻同期信号(時刻同期情報)ToDを生成する。時刻同期信号ToDは、比較例と同様、同期イーサネット信号(Φin)と同じ周波数のクロック信号であり、時刻パケットの時刻の位相に同期している。
図6に示すように、図5の等価ブロックに対し、本実施の形態に係る時刻同期装置1のロジックブロックは、図2の比較例と同様、周波数同期部100に相当する周波数同期ブロック150、時刻同期部200に相当する時刻同期ブロック250、時刻生成部300に相当する時刻生成ブロック350を備え、さらに、OCXO400を備える。OCXO400は、原振となるクロック信号CL0(例えば250MHz)を各回路へ供給する発振器である。
周波数同期ブロック150は、比較例と同様、デジタルPLL151及び再生クロックカウンタ153を備え、比較例のVC-OCXO552に代えてDCO制御回路152を備える。デジタルPLL151及び再生クロックカウンタ153は、図5の位相比較器101、デジタルフィルタ102、分周器104に相当し、DCO制御回路152は、図5のDCO103に相当する。これにより、周波数同期用PLLをフルデジタル回路とすることができる。
デジタルPLL(デジタルPLL部)151は、同期イーサネット信号(同期イーサネット情報)と再生クロックカウンタ153からの再生クロックとの位相比較を行う位相比較部と比例・積分処理を行う比例・積分処理部を含む。デジタルPLL151は、同期イーサネット信号と再生クロックの比較に基づいた、歯抜け挿入・削除情報M10及び歯抜け周期情報M11を出力する。歯抜け挿入・削除情報は、所定期間のクロック信号に対し挿入または削除するパルスの数を示す情報である。歯抜け周期情報は、歯抜け挿入・削除を行う周期を示す情報である。歯抜け挿入・削除情報及び歯抜け周期情報(DCO制御情報)により、DCOの出力信号の周波数を制御することができる。
DCO制御回路(DCO制御部)152は、DCO制御情報に基づいて数値演算処理を行いDCOの動作を制御する(DCOを含む)。DCO制御回路152は、OCXO400のクロック信号CL0に合わせて、デジタルPLL151からの歯抜け挿入・削除情報M10及び歯抜け周期情報M11に基づいて周波数制御情報(周波数数値情報)Fcを生成(周波数を再生)し、周波数制御情報Fcを再生クロックカウンタ153と時刻同期ブロック250の加算器253へ出力する。本実施の形態では、DCO制御回路152が出力する周波数制御情報Fcは、デジタルPLL151におけるデジタルゲイン処理に伴い、整数部以外に小数部も持っていることが特徴である。例えば、周波数制御情報Fcは、32ビットの整数部(+4nsの分解能)と16ビットの小数部(±α(1ns)の分解能)を有する。
再生クロックカウンタ(再生クロックカウンタ部)153は、OCXO400のクロック信号CL0に合わせて、DCO制御回路152からの周波数制御情報Fcに基づいて再生クロックを生成(再生)し、生成した再生クロックをデジタルPLL151へフィードバックする。
時刻同期ブロック250は、比較例と同様、PTPサーボ251を備え、比較例のVC-OCXO652に代えてDCO制御回路252を備え、さらに、加算器253を備える。PTPサーボ251は、図5の時刻比較器201、デジタルフィルタ202、分周器204に相当し、DCO制御回路252及び加算器253は、図5のDCO203に相当する。これにより、時刻同期用PLLをフルデジタル回路とすることができる。
PTPサーボ(PTPサーボ部)251は、時刻パケットT1~T4から時刻情報を取り出した結果と時刻生成ブロック350からの再生時刻(ToD)との時刻比較を行う時刻比較部と比例・積分処理を行う比例・積分処理部を含む。PTPサーボ251は、比較例と同様、時刻サーボ処理を行う。すなわち、PTPサーボ251は、マスタ装置との間で時刻パケットT1~T4を送受信し、時刻生成ブロック350からのToD信号に基づいて時刻パケットT2及びT3に時刻を打刻し、時刻パケットT1~T4から時刻情報を得る。さらに、周波数同期ブロック150内のデジタルPLL151と同様、PTPサーボ251は、時刻パケットに基づいた時刻情報と再生時刻の比較に基づいた、歯抜け挿入・削除情報M20及び歯抜け周期情報M21を出力する。
DCO制御回路(DCO制御部)252は、DCO制御回路152と同様、DCO制御情報に基づいて数値演算処理を行いDCOの動作を制御する(DCOを含む)。DCO制御回路252は、OCXO400のクロック信号CL0に合わせて、PTPサーボ251からの歯抜け挿入・削除情報M20及び歯抜け周期情報M21に基づいて時刻制御情報(時刻数値情報)Tcを生成(時刻を再生)し、時刻制御情報Tcを加算器253へ出力する。本実施の形態では、DCO制御回路252が出力する時刻制御情報Tcは、周波数同期ブロック150内のDCO制御回路152と同様、PTPサーボ251におけるデジタルゲイン処理に伴い、整数部以外に小数部も持っていることが特徴である。例えば、時刻制御情報Tcは、±1nsの分解能の情報である。
加算器253は、周波数同期ブロック150内のDCO制御回路152からの周波数制御情報FcとDCO制御回路252からの時刻制御情報Tcとを加算し、加算した時刻周波数制御情報TFcを出力する。例えば、時刻周波数制御情報TFcは、(±1ns)+(4ns±α)の分解能の情報となる。
時刻生成ブロック350は、比較例と同様、時刻積算カウンタ351を備える。時刻積算カウンタ351は、加算器253からの時刻周波数制御情報TFcに合わせて、OCXO400のクロック信号CL0に基づいたクロック信号を生成し、生成したクロック信号を時刻同期信号ToDとして外部に出力するとともに、時刻同期ブロック250のPTPサーボ251に出力する。
<時刻同期方法及び実現原理>
次に、本実施の形態に係る時刻同期装置による時刻同期方法及び実現原理について説明する。図7は、本実施の形態に係る時刻同期方法を示している。この方法は、図5及び図6に示した時刻同期装置1における時刻同期方法である。
次に、本実施の形態に係る時刻同期装置による時刻同期方法及び実現原理について説明する。図7は、本実施の形態に係る時刻同期方法を示している。この方法は、図5及び図6に示した時刻同期装置1における時刻同期方法である。
図7に示すように、時刻同期装置1は、周波数同期処理(周波数同期用PLL処理)(S101~S103)を行うとともに、時刻同期処理(時刻同期用PLL処理)(S104~S107)を行い、さらに、時刻同期信号生成処理(S108)を行う。
なお、周波数制御情報と時刻制御情報との加算処理(S107)は、時刻同期処理または周波数同期処理に含まれてもよいし、時刻同期信号生成処理に含まれてもよい。すなわち、図6の加算器253は、時刻同期ブロック250または周波数同期ブロック150に含まれてもよいし、時刻生成ブロック350に含まれてもよい。
周波数同期処理は、図6の周波数同期ブロック150により実行される。周波数同期処理では、周波数同期ブロック150は、同期イーサネット信号処理(S101)、DCO制御情報生成(S102)、DCOによる周波数制御情報生成(S103)を行い、これらの処理を繰り返す。これにより、図5の周波数同期部100の機能(周波数同期用PLL)が実現される。
すなわち、デジタルPLL151は、同期イーサネット信号から周波数情報を抽出し、抽出した周波数情報と再生クロックカウンタ153からのフィードバック情報に基づいて、DCO制御情報(歯抜け挿入・削除情報M10及び歯抜け周期情報M11)を生成する。DCO制御回路152は、生成されたDCO制御情報に基づいて、同期イーサネット信号の周波数に同期した周波数制御情報(Fc)を生成する。
一方、時刻同期処理は、図6の時刻同期ブロック250により実行される。時刻同期処理では、時刻同期ブロック250は、時刻パケット処理(S104)、DCO制御情報生成(S105)、DCOによる時刻制御情報生成(S106)を行い、これらの処理を繰り返す。これにより、図5の時刻同期部200の機能(時刻同期用PLL)が実現される。
すなわち、PTPサーボ251は、時刻サーボ処理により時刻パケットT1~T4から時刻情報を抽出し、抽出した時刻情報と時刻生成ブロック350からのフィードバック情報に基づいて、DCO制御情報(歯抜け挿入・削除情報M20及び歯抜け周期情報M21)を生成する。DCO制御回路252は、生成されたDCO制御情報に基づいて、時刻パケットの時刻に同期した時刻制御情報(Tc)を生成する。
周波数制御情報の生成(S103)と時刻制御情報の生成(S106)に続いて、図6の時刻同期ブロック250の加算器253は、生成された周波数制御情報と生成された時刻制御情報を加算する(S107)。図5では、時刻同期部200のDCO203の中で加算処理が行われるため、図6のDCO制御回路252及び加算器253により図5のDCO203が実現される。
さらに、時刻同期信号生成処理として、図6の時刻生成ブロック350は、周波数制御情報と時刻制御情報を加算結果に基づいて時刻同期信号(ToD)を生成する(S108)。これにより、図5の時刻生成部300の機能が実現される。
このように、本実施の形態では、マスタ装置から受信する同期イーサネット信号を用いて、マスタ装置に同期した時刻を生成する。同期イーサネット信号は物理層で伝送されるため、上位層の通信とは無関係に同期動作が行われる。このため、同期イーサネット信号を用いることにより、パケットジッタやワンダの影響を受けない高精度な時刻を生成することが可能となる。
PTPの時刻同期装置において同期イーサネット信号を用いることは、既にITU-Tで正式勧告化されている。ITU-Tで定義されている同期イーサネット信号を使った場合の一般的な構成は、図1及び図2に示した比較例となる。図1及び図2の構成から理解される通り、比較例では、時刻(ToD)を生成する原振のクロックは、同期イーサネット信号である。
このため、比較例では、時刻パケットの伝送遅延などで発生するパケットジッタ・ワンダとは別に、同期イーサネット信号に重畳されているノイズ(ジッタ・ワンダ)が、そのまま時刻として透過してしまう。そうすると、ITU-Tで定義されている同期イーサネット信号のワンダ量は数十μsオーダであるため、このワンダがそのまま時刻として生成されてしまうことになる。このため、TD-LTEや5Gの携帯基地局で定義されている時刻精度「±1.5μs」を大きく超える恐れがあり、その時刻のずれによって電波干渉を引き起こし、スループット低下を招いてしまう。最悪の場合、携帯基地局の無線回線そのものが切断される可能性もある。
そのため、ITU-Tでは、時刻生成時に同期イーサネット信号を併用する場合、同期イーサネット信号に重畳されているジッタ・ワンダを完全に除去するよう勧告化されている。しかし、ITU-Tでは、その実現方法まで定義されておらず、このジッタ・ワンダを完全に除去するハイパスフィルタの実装は、比較例のように実施の形態適用前では困難である。これに対し、本実施の形態では、個別のハイパスフィルタを実装することなく、周波数同期回路と時刻同期回路のみ構成でハイパスフィルタを実現可能とする。
図6に示すように、本実施の形態に係る時刻同期装置1は、周波数同期ブロック150、時刻同期ブロック250、時刻生成ブロック350のみで構成されており、基本構成は図2の比較例と同様である。等価ブロックの基本構成も同様である。
本実施の形態と比較例との大きな違いは、本実施の形態では、VCOの代わりにDCOを使い、周波数同期ブロックからのDCO数値情報(周波数制御情報)と時刻同期ブロックからのDCO数値情報(時刻制御情報)を加算している点である。本実施の形態では、この加算によりハイパスフィルタを実現する。この原理を説明するため、以下のように、図5に示した等価ブロックのループ伝達関数を求める。
まず、次の式(1)及び式(2)のように、デジタルフィルタ102及び202の伝達特性F(s)、位相比較器101及び時刻比較器201の変換利得Kd、DCO103及び203の変換利得Kdco/s、分周器104及び204の変換利得1/Nを定義する。
図5の等価ブロックより、式(2)の変換利得Kを用いると、周波数同期部100が生成する同期信号Φinと時刻同期部200が生成する同期信号Φinとの関係は、次の式(3)で表される。さらに式(3)を変形すると、Φoutは次の式(4)となる。
この式(10)が図5の等価ブロックの周波数応答を示している。式(10)より、周波数が低くなると、1/2πfが大きくなり、分母の値が1よりも大きくなるため、ゲインが下がる。したがって、図5の等価ブロックにより、ハイパスフィルタの特性が実現できる。
図8は、式(10)で求められた周波数伝達関数H(jω)の特性を示している。すなわち、図5の等価ブロックにおける同期イーサネット信号のノイズに対する同期信号Φoutの周波数特性を示している。図8に示すように、同期イーサネット信号に対する周波数特性は、低い周波数をカットし、高い周波数を透過するハイパスフィルタの特性となる。この例では、0.1Hz以下でゲインが大きく減衰する。このため、同期イーサネット信号に重畳する0.1Hz以下の超低周波ワンダを抑圧することができる。したがって、伝達特性上、時刻同期部(PTPサーボ部)のループバンドである「0.1Hz」以下の周波数を除去するハイパスフィルタが実現される。
また、図9は、図5の等価ブロックにおける同期イーサネット信号及び時刻(時刻パケットに基づく時刻信号)のノイズに対する同期信号Φoutの周波数特性を示している。すなわち、周波数同期部及び時刻同期部を含む時刻同期装置全体の周波数特性を示している。なお、時刻同期装置全体の伝達関数は、式(10)に時刻同期部の伝達特性を加えたものとなる。図9に示すように、同期イーサネット信号及び時刻に対する周波数特性は、低い周波数と高い周波数をカットし、中間の周波数を透過するバンドパスフィルタの特性となる。この例では、0.1Hz以下と10Hz以上でゲインが大きく減衰する。これにより、ITU-T G.8273.2で定義された周波数特性を実現することができる。
本実施の形態では、二つのPLLをDCOを用いた構成とすることで、ハイパスフィルタを実現できるとともに、さらに、発振器の数を削減することができる。また、PLLをフルロジック回路にすることで、電源変動や温度変動などの動作環境に影響を受けやすいアナログ回路を削減することができる。これにより、実装面積の削減、原価の低減、消費電力の低減を図ることが可能となる。
一方、PLLをDCO構成(DCO型PLL)にすると、DCOの原振クロックの歯抜けジッタ・ワンダ成分が発生する恐れがある。一例で例えると、DCOの原振が250MHz(4ns周期)の場合、DCO型PLL二段構成では、125MHz分(8ns周期)の歯抜けジッタ・ワンダ成分が発生する。すなわち、歯抜けクロックのカウンタを2段構成とするため、4ns×2=8nsの歯抜けジッタ・ワンダ成分となる。
これに対し、本実施の形態では、図6に示した通り、同期イーサネット信号及び時刻をクロック波形化せずに数値のまま演算処理している。これにより、歯抜けジッタ・ワンダ成分を250MHz(4ns)のまま抑えることができる。
また、本実施の形態では、図6における周波数制御情報Fc(デジタルPLL151及びDCO制御回路152の処理分解能)が整数以外に小数の桁を有している。これにより、比例・積分処理時のデジタルゲインを下げても、量子化雑音が発生することを抑えることができる。
詳細に説明すると、本実施の形態では、図6のデジタルPLL151内の位相比較器やデジタルアンプ・積分器で算出されたデジタル値をDCO制御回路152でDCO制御値に変換する。例えば、8KHzの位相比較周波数を250MHzでサンプリングしている場合、位相比較値は±15625dの範囲で変動する。そうすると、2^15個のカウンタ値が必要である。実際には、PLLのループバンド(0.1Hz)を考慮し、デジタルPLL内で位相比較値に対しデジタルアンプを掛ける(増幅する)。例えば、このディジタルアンプゲインが×1/2^12の場合、周波数制御情報FcのLSB側32ビットの整数部に元のデータのMSB側3ビットが入り、周波数制御情報FcのMSB側16ビットの小数部に元のデータの残りの13ビットに入ることになる。ここで、周波数制御情報Fc中のカウンタ分解能は4nsでも良いが、動作検証のしやすさや時刻同期部の分解能と考え方を統一するため、周波数制御情報Fcを予め4nsにより除算した結果で構成することが好ましい。
<実施の形態1の効果>
以上説明したように、本実施の形態では、図6に示したように、時刻生成装置において、周波数同期用PLL及び時刻同期用PLLをDCO型PLLとした上で、DCO同士で数値演算処理を行い、さらに、DCO制御分解能を小数化した(小数部を含めた)。これにより、同期イーサネット信号を使用した時刻同期情報が同期イーサネット信号の重畳ノイズ(ジッタ・ワンダ)から影響を受けることを抑えることができ、DCO歯抜けジッタ・ワンダ成分を半分にすることができ、さらに、PLLのループバンドを下げても桁落ちしないので量子化雑音が発生しないようにすることができるという特徴を持った時刻生成装置を実現することが可能となる。
以上説明したように、本実施の形態では、図6に示したように、時刻生成装置において、周波数同期用PLL及び時刻同期用PLLをDCO型PLLとした上で、DCO同士で数値演算処理を行い、さらに、DCO制御分解能を小数化した(小数部を含めた)。これにより、同期イーサネット信号を使用した時刻同期情報が同期イーサネット信号の重畳ノイズ(ジッタ・ワンダ)から影響を受けることを抑えることができ、DCO歯抜けジッタ・ワンダ成分を半分にすることができ、さらに、PLLのループバンドを下げても桁落ちしないので量子化雑音が発生しないようにすることができるという特徴を持った時刻生成装置を実現することが可能となる。
なお、本開示は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記の標準規格に限らず、同様に周波数同期及び時刻同期を行う他の標準規格に適用してもよい。
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
(付記1)
時刻マスタ装置から受信する同期イーサネット(登録商標)信号の周波数に同期した周波数制御情報を生成する周波数同期部と、
前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、
前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、
を備え、
前記周波数同期部は、前記周波数制御情報を出力する第1のデジタル制御オシレータを含む周波数同期用PLL(Phase Locked Loop)を有し、
前記時刻同期部は、前記時刻制御情報を出力する第2のデジタル制御オシレータを含む時刻同期用PLLを有する、
時刻同期装置。
(付記2)
前記時刻同期信号生成部は、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
付記1に記載の時刻同期装置。
(付記3)
前記時刻同期部は、前記周波数制御情報と前記時刻制御情報とを加算する加算部を備え、
前記時刻同期信号生成部は、前記加算部による加算値に基づいて、前記時刻同期信号を生成する、
付記2に記載の時刻同期装置。
(付記4)
前記第2のデジタル制御オシレータは、前記第1のデジタル制御オシレータから出力された周波数制御情報と前記時刻制御情報とを加算した加算値を出力し、
前記時刻同期信号生成部は、前記出力された加算値に基づいて、前記時刻同期信号を生成する、
付記2に記載の時刻同期装置。
(付記5)
前記周波数同期用PLL及び前記時刻同期用PLLは、前記同期イーサネット信号の低周波成分を除去するハイパスフィルタを構成する、
付記1乃至4のいずれかに記載の時刻同期装置。
(付記6)
前記周波数同期用PLL及び前記時刻同期用PLLは、フルデジタル回路である、
付記1乃至5のいずれかに記載の時刻同期装置。
(付記7)
前記第1のデジタル制御オシレータ及び前記第2のデジタル制御オシレータは、それぞれ数値演算処理を行うことにより前記周波数制御情報及び前記時刻制御情報を生成する、
付記1乃至6のいずれかに記載の時刻同期装置。
(付記8)
前記周波数制御情報及び時刻制御情報は、整数部と小数部を有する、
付記1乃至7のいずれかに記載の時刻同期装置。
(付記9)
時刻マスタ装置と時刻スレーブ装置とを備え、
前記時刻スレーブ装置は、
前記時刻マスタ装置から受信する同期イーサネット(登録商標)信号の周波数に同期した周波数制御情報を生成する周波数同期部と、
前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、
前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、
を備え、
前記周波数同期部は、前記周波数制御情報を出力する第1のデジタル制御オシレータを含む周波数同期用PLL(Phase Locked Loop)を有し、
前記時刻同期部は、前記時刻制御情報を出力する第2のデジタル制御オシレータを含む時刻同期用PLLを有する、
時刻同期システム。
(付記10)
前記時刻同期信号生成部は、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
付記9に記載の時刻同期システム。
(付記11)
時刻マスタ装置から受信する同期イーサネット(登録商標)信号の周波数に同期した周波数制御情報を、周波数同期用PLL(Phase Locked Loop)に含まれる第1のデジタル制御オシレータが生成し、
前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を、時刻同期用PLLに含まれる第2のデジタル制御オシレータが生成し、
前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する、
時刻同期方法。
(付記12)
前記時刻同期信号の生成では、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
付記11に記載の時刻同期方法。
(付記1)
時刻マスタ装置から受信する同期イーサネット(登録商標)信号の周波数に同期した周波数制御情報を生成する周波数同期部と、
前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、
前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、
を備え、
前記周波数同期部は、前記周波数制御情報を出力する第1のデジタル制御オシレータを含む周波数同期用PLL(Phase Locked Loop)を有し、
前記時刻同期部は、前記時刻制御情報を出力する第2のデジタル制御オシレータを含む時刻同期用PLLを有する、
時刻同期装置。
(付記2)
前記時刻同期信号生成部は、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
付記1に記載の時刻同期装置。
(付記3)
前記時刻同期部は、前記周波数制御情報と前記時刻制御情報とを加算する加算部を備え、
前記時刻同期信号生成部は、前記加算部による加算値に基づいて、前記時刻同期信号を生成する、
付記2に記載の時刻同期装置。
(付記4)
前記第2のデジタル制御オシレータは、前記第1のデジタル制御オシレータから出力された周波数制御情報と前記時刻制御情報とを加算した加算値を出力し、
前記時刻同期信号生成部は、前記出力された加算値に基づいて、前記時刻同期信号を生成する、
付記2に記載の時刻同期装置。
(付記5)
前記周波数同期用PLL及び前記時刻同期用PLLは、前記同期イーサネット信号の低周波成分を除去するハイパスフィルタを構成する、
付記1乃至4のいずれかに記載の時刻同期装置。
(付記6)
前記周波数同期用PLL及び前記時刻同期用PLLは、フルデジタル回路である、
付記1乃至5のいずれかに記載の時刻同期装置。
(付記7)
前記第1のデジタル制御オシレータ及び前記第2のデジタル制御オシレータは、それぞれ数値演算処理を行うことにより前記周波数制御情報及び前記時刻制御情報を生成する、
付記1乃至6のいずれかに記載の時刻同期装置。
(付記8)
前記周波数制御情報及び時刻制御情報は、整数部と小数部を有する、
付記1乃至7のいずれかに記載の時刻同期装置。
(付記9)
時刻マスタ装置と時刻スレーブ装置とを備え、
前記時刻スレーブ装置は、
前記時刻マスタ装置から受信する同期イーサネット(登録商標)信号の周波数に同期した周波数制御情報を生成する周波数同期部と、
前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期部と、
前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成部と、
を備え、
前記周波数同期部は、前記周波数制御情報を出力する第1のデジタル制御オシレータを含む周波数同期用PLL(Phase Locked Loop)を有し、
前記時刻同期部は、前記時刻制御情報を出力する第2のデジタル制御オシレータを含む時刻同期用PLLを有する、
時刻同期システム。
(付記10)
前記時刻同期信号生成部は、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
付記9に記載の時刻同期システム。
(付記11)
時刻マスタ装置から受信する同期イーサネット(登録商標)信号の周波数に同期した周波数制御情報を、周波数同期用PLL(Phase Locked Loop)に含まれる第1のデジタル制御オシレータが生成し、
前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を、時刻同期用PLLに含まれる第2のデジタル制御オシレータが生成し、
前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する、
時刻同期方法。
(付記12)
前記時刻同期信号の生成では、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
付記11に記載の時刻同期方法。
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、2020年2月5日に出願された日本出願特願2020-018117を基礎とする優先権を主張し、その開示の全てをここに取り込む。
1 時刻同期装置
10 スレーブ装置
11 周波数同期部
11a DCO
12 時刻同期部
12a DCO
13 時刻同期信号生成部
20 マスタ装置
30 時刻同期システム
100 周波数同期部
101 位相比較器
102 デジタルフィルタ
103 DCO
104 分周器
150 周波数同期ブロック
151 デジタルPLL
152 DCO制御回路
153 再生クロックカウンタ
200 時刻同期部
201 時刻比較器
202 デジタルフィルタ
203 DCO
204 分周器
250 時刻同期ブロック
251 PTPサーボ
252 DCO制御回路
253 加算器
300 時刻生成部
350 時刻生成ブロック
351 時刻積算カウンタ
10 スレーブ装置
11 周波数同期部
11a DCO
12 時刻同期部
12a DCO
13 時刻同期信号生成部
20 マスタ装置
30 時刻同期システム
100 周波数同期部
101 位相比較器
102 デジタルフィルタ
103 DCO
104 分周器
150 周波数同期ブロック
151 デジタルPLL
152 DCO制御回路
153 再生クロックカウンタ
200 時刻同期部
201 時刻比較器
202 デジタルフィルタ
203 DCO
204 分周器
250 時刻同期ブロック
251 PTPサーボ
252 DCO制御回路
253 加算器
300 時刻生成部
350 時刻生成ブロック
351 時刻積算カウンタ
Claims (12)
- 時刻マスタ装置から受信する同期イーサネット(登録商標)信号の周波数に同期した周波数制御情報を生成する周波数同期手段と、
前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期手段と、
前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成手段と、
を備え、
前記周波数同期手段は、前記周波数制御情報を出力する第1のデジタル制御オシレータを含む周波数同期用PLL(Phase Locked Loop)を有し、
前記時刻同期手段は、前記時刻制御情報を出力する第2のデジタル制御オシレータを含む時刻同期用PLLを有する、
時刻同期装置。 - 前記時刻同期信号生成手段は、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
請求項1に記載の時刻同期装置。 - 前記時刻同期手段は、前記周波数制御情報と前記時刻制御情報とを加算する加算手段を備え、
前記時刻同期信号生成手段は、前記加算手段による加算値に基づいて、前記時刻同期信号を生成する、
請求項2に記載の時刻同期装置。 - 前記第2のデジタル制御オシレータは、前記第1のデジタル制御オシレータから出力された周波数制御情報と前記時刻制御情報とを加算した加算値を出力し、
前記時刻同期信号生成手段は、前記出力された加算値に基づいて、前記時刻同期信号を生成する、
請求項2に記載の時刻同期装置。 - 前記周波数同期用PLL及び前記時刻同期用PLLは、前記同期イーサネット信号の低周波成分を除去するハイパスフィルタを構成する、
請求項1乃至4のいずれか一項に記載の時刻同期装置。 - 前記周波数同期用PLL及び前記時刻同期用PLLは、フルデジタル回路である、
請求項1乃至5のいずれか一項に記載の時刻同期装置。 - 前記第1のデジタル制御オシレータ及び前記第2のデジタル制御オシレータは、それぞれ数値演算処理を行うことにより前記周波数制御情報及び前記時刻制御情報を生成する、
請求項1乃至6のいずれか一項に記載の時刻同期装置。 - 前記周波数制御情報及び時刻制御情報は、整数部と小数部を有する、
請求項1乃至7のいずれか一項に記載の時刻同期装置。 - 時刻マスタ装置と時刻スレーブ装置とを備え、
前記時刻スレーブ装置は、
前記時刻マスタ装置から受信する同期イーサネット(登録商標)信号の周波数に同期した周波数制御情報を生成する周波数同期手段と、
前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を生成する時刻同期手段と、
前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する時刻同期信号生成手段と、
を備え、
前記周波数同期手段は、前記周波数制御情報を出力する第1のデジタル制御オシレータを含む周波数同期用PLL(Phase Locked Loop)を有し、
前記時刻同期手段は、前記時刻制御情報を出力する第2のデジタル制御オシレータを含む時刻同期用PLLを有する、
時刻同期システム。 - 前記時刻同期信号生成手段は、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
請求項9に記載の時刻同期システム。 - 時刻マスタ装置から受信する同期イーサネット(登録商標)信号の周波数に同期した周波数制御情報を、周波数同期用PLL(Phase Locked Loop)に含まれる第1のデジタル制御オシレータが生成し、
前記時刻マスタ装置から受信する時刻パケットに基づく時刻に同期した時刻制御情報を、時刻同期用PLLに含まれる第2のデジタル制御オシレータが生成し、
前記生成された周波数制御情報と前記生成された時刻制御情報とに基づいて時刻同期信号を生成する、
時刻同期方法。 - 前記時刻同期信号の生成では、前記周波数制御情報と前記時刻制御情報との加算値に基づいて、前記時刻同期信号を生成する、
請求項11に記載の時刻同期方法。
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---|---|---|---|
US17/795,595 US11924319B2 (en) | 2020-02-05 | 2021-01-13 | Time synchronization device, time synchronization system, and time synchronization method |
EP21750048.7A EP4102765A4 (en) | 2020-02-05 | 2021-01-13 | TIME SYNCHRONIZATION DEVICE, TIME SYNCHRONIZATION SYSTEM AND TIME SYNCHRONIZATION METHOD |
CA3170157A CA3170157C (en) | 2020-02-05 | 2021-01-13 | Time synchronization device, time synchronization system, and time synchronization method |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020018117A JP7004392B2 (ja) | 2020-02-05 | 2020-02-05 | 時刻同期装置、時刻同期システム及び時刻同期方法 |
JP2020-018117 | 2020-02-05 |
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Publication Number | Publication Date |
---|---|
WO2021157308A1 true WO2021157308A1 (ja) | 2021-08-12 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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- 2021-01-13 CA CA3170157A patent/CA3170157C/en active Active
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- 2021-01-13 EP EP21750048.7A patent/EP4102765A4/en active Pending
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