JPH0877103A - バス同期化方式及びこれを用いた装置，システム - Google Patents

Abstract

(57)【要約】 【目的】 ２つのバスクロック周波数が任意の自然数比
であるバス間でデータ転送を行なうに際し、バスクロッ
クの位相を変更することにより、バス同期化に伴うロス
を低減し、かつバス間データ転送のスループットを向上
させる。 【構成】 バスクロック生成回路５１，５２は発振回路
８０の出力を分周して位相情報を出力する。同期化回路
６０は位相情報５１０，５２０から第二のバス上でのセ
ットアップ条件を判定し、条件非成立時には、シフト要
求信号６０２をＣＬＫ２生成回路５２に出力する。これ
により、ＣＬＫ２生成回路５２は出力するクロックＣＬ
Ｋ２の位相を変更し、データ転送が常にクロックＣＬＫ
２の１周期以内で終了するようにする。そのため、同期
化のロスタイムを軽減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バスを含む電子回路に
係り、特に、動作周波数が互いに異なるバス間でのデー
タ転送を同期化させるための方式とこれを用いた装置，
システムに関する。

【０００２】

【従来の技術】一般に、パーソナルコンピュータやワー
クステーションなどの情報処理装置は階層的なバス構造
を有し、夫々のバスは異なるデータ転送速度や動作周波
数を有している。例えば、ＣＰＵやキャッシュメモリ，
主メモリが接続されるホストバスが最も高速であり、そ
の下に、ＣＲＴ表示系・インタフェースやハードディス
ク・インタフェースなどのＩ／Ｏインタフェースが接続
されるシステムバスが続く。

【０００３】バスは動作周波数が高いほど配線容量、寄
生容量などの電気的負荷による影響を受けやすく、バス
に接続される機器の個数が限定されると同時に、バスの
製造コストが増加する。そのため、階層的なバス構造を
用いることにより、情報処理装置のコストを削減できる
という利点がある。階層的なバス構造を実現するために
は、動作周波数の異なるバス間において、制御信号やデ
ータ信号といったバス信号の受け渡しを行なう技術が必
要とされる。ここで、同期式バス間でのデータ転送にお
いては、バス信号を他方のバスへ正常に伝達するため、
夫々のバス上におけるセットアップタイムを満たすよう
にタイミング変換が行なわれる。かかる操作を「バス同
期化」という。

【０００４】また、一般に、動作周波数が互いに異なる
バス間では、バス信号をサンプルする時点が一致せず、
バス同期化すると、付加的な待ち時間が生じる。この待
ち時間が「同期化ロス」と呼ばれるものであって、バス
間での信号伝達の所要時間を増加させるため、結果とし
てバス間におけるデータ転送性能が低下する。このた
め、バス同期化においては、同期化ロスの低減が重要な
課題である。

【０００５】図２は従来のバス同期化方式を用いた情報
処理装置の一例を示すブロック図であって、１００は動
作周波数ｆ１のクロックＣＬＫ１に同期して動作するホ
ストバス、２００は動作周波数ｆ２のクロックＣＬＫ２
に同期して動作するシステムバスである。

【０００６】同図において、クロックＣＬＫ１は発振器
（ＯＳＣ）８０から出力され、このクロックＣＬＫ１が
分周器５０によって分周されてクロックＣＬＫ２が作成
される。ここで、分周器５０の分周比Ｎは自然数であ
り、クロックＣＬＫ１の動作周波数をｆ１、クロックＣ
ＬＫ２の動作周波数をｆ２とすると、ｆ２＝ｆ１／Ｎの
関係がある。

【０００７】ＣＰＵ１０はホストバス１００に接続さ
れ、Ｉ／Ｏインタフェース２０はシステムバス２００に
接続されており、ＣＰＵ１０とＩ／Ｏインタフェース２
０間の信号伝達はクロックＣＬＫ１によって動作するバ
ス同期化回路６０を介して行なわれる。

【０００８】従来のバス同期化方式の一例を図３により
説明する。

【０００９】ここでは、分周比Ｎ＝４としており、ホス
トバス１００からシステムバス２００への同期化を示し
ている。ここで、Ｉ／Ｏインタフェース２０は、クロッ
クＣＬＫ２の立上り時点に同期してシステムバス信号２
０１を取り込んで正常なデータ転送を行なうためには、
セットアップタイムｔｓｕ１を必要とする。

【００１０】ＣＰＵ１０から出力されたホストバス信号
１０１が時点Ｔ５０１で確定すると、バス同期化回路６
０はＣＬＫ２系位相シフト要求信号６０２をアクティブ
である“Ｈ”レベルにアサートし、その後の最初のクロ
ックＣＬＫ１の立上り時点Ｔ５０２でシステムバス信号
２０１を出力する。この場合、回路による遅延のため、
時点Ｔ５０２から時間ｔｄｌｙ１後の時点Ｔ５０３で、
システムバス信号２００が変化する。また、分周器５０
は時点Ｔ５０２からクロックＣＬＫ２を位相シフトし、
一定時間ｔｓｆｔ１後の時点Ｔ５０４にクロックＣＬＫ
２を“Ｌ”レベルから“Ｈ”レベルとする。この一定時
間ｔｓｆｔ１はクロックＣＬＫ１周期の自然数倍であ
る。

【００１１】時点Ｔ５０４でクロックＣＬＫ２が“Ｌ”
レベルから“Ｈ”レベルに移ると、時点Ｔ５０３からの
セットアップタイムｔｓｕ１を満たすため、Ｉ／Ｏイン
タフェース２０はシステムバス信号２０１を正常にサン
プリングすることができる。ところで、このようなクロ
ックＣＬＫ２の位相シフトが行なわないと、バス同期化
回路６０は、時点Ｔ５０２後の最初のクロックＣＬＫ２
の立上り時点Ｔ５０６を待って、システムバス信号２０
１を出力し、次のクロックＣＬＫ２の立上り時点Ｔ５０
７でＩ／Ｏインタフェース２０がシステムバス信号２０
１をサンプリングする。この時点Ｔ５０２から時点Ｔ５
０６までの期間が同期化のために生じた待ち時間、即
ち、同期化ロスである。

【００１２】このように、バス同期化開始時の位相状態
によらず、常に一定時間ｔｓｆｔ１後にクロックＣＬＫ
２が立ち上がる時点Ｔ５０４を発生させることにより、
必要なセットアップタイムｔｓｕ１を満たすとともに、
同期化ロスを低減するバス同期化方式が知られている。
このような同期化方式を行なう電子回路として、米イン
テル社のホストバス−ＥＩＳＡバス変換を行なうチップ
セット８２３５０ＤＴがある。このチップセットの詳細
については、米インテル社のデータブック「82350DT EI
SA CHIP SET, Order Number: 290377-003」に記載され
ている。

【００１３】

【発明が解決しようとする課題】ところで、上記従来の
バス同期化方式では、周波数ｆ１のクロックＣＬＫ１を
分周して周波数ｆ２のクロックＣＬＫ２を作成している
ため、このクロックＣＬＫ２の周波数ｆ２は周波数ｆ１
より低くなる。このため、低い動作周波数ｆ２を持つバ
スから高い動作周波数ｆ１を持つバスへの信号伝達時で
は、クロックＣＬＫ１を位相シフトすると、これがクロ
ックＣＬＫ２にも影響するから、クロックＣＬＫ１を上
記のように位相シフトすることができず、従って、同期
化ロスを短縮することができない。

【００１４】また、常にクロックＣＬＫ２を位相シフト
するから、クロックＣＬＫ１，ＣＬＫ２の位相関係によ
っては位相シフトしなくとも、クロックＣＬＫ２の次の
立上りまでには充分セットアップタイムを満たしている
のにかかわらず、位相シフトが行なわれてしまい、その
分同期化ロスが生ずる。

【００１５】さらに、上記のように、クロックＣＬＫ１
の周波数ｆ１とクロックＣＬＫ２の周波数ｆ２との間に
は、Ｎを自然数として、ｆ２＝ｆ１／Ｎの関係があるか
ら、これら周波数ｆ１，ｆ２の組み合わせはこの関係に
限定されてしまう。

【００１６】本発明の第１の目的は、かかる問題を解消
し、夫々のバスでのクロックの周波数ｆ１，ｆ２が任意
の自然数の比であっても、同期化ロスを低減することが
てきるようにしたバス同期化方式とそれを用いた装置，
システムを提供することにある。

【００１７】本発明の第２の目的は、２以上の動作周波
数が互いに異なるバスを有する情報処理装置において、
夫々のバスの上限動作周波数を用いた場合でも、同期化
ロスを低減することができるようにしたバス同期化方式
を提供することにある。

【００１８】本発明の第３の目的は、動作周波数が互い
に異なるバスを少なくとも２以上有する情報処理装置に
おいて、発振素子や発振回路の物量を減少することを可
能とするバス同期化方式とそれを用いた装置，システム
を提供することにある。

【００１９】本発明の第４の目的は、以上のバス同期化
方式の集積回路化に適した回路構成を提供することにあ
る。

【００２０】本発明の第５の目的は、複数のバスを経由
したバス信号転送でも、同期化ロスを低減することがで
きるようにしたバス同期化方式を提供することにある。

【００２１】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明は、第１のクロックと第２のクロック
の位相情報を比較し、その比較結果に基づいて、これら
第１，第２のクロックの少なくともいずれか一方の位相
の制御をするものである。

【００２２】より詳細には、第１のクロックＣＬＫ１で
動作する第１のバスと、第２のクロックＣＬＫ２で動作
する第２のバスと、第１のクロックＣＬＫ１とその位相
情報を出力するＣＬＫ１生成手段と、第２のクロックＣ
ＬＫ２とその位相情報を出力するＣＬＫ２生成手段と、
第１のバスと第２のバスの信号とを同期化するとともに
ＣＬＫ１系位相情報とＣＬＫ２系位相情報を比較するバ
ス同期化手段からなり、ＣＬＫ２生成手段に前記比較結
果よりクロックＣＬＫ２を位相変調する手段を設ける。

【００２３】また、本発明の第３の目的である発振素子
や発振回路などの物量を減少させるために、もしくは、
本発明の第４の目的であるバス同期化方式の集積回路化
に適した回路構成を達成するために、上記構成に加え、
基準クロック生成手段と、基準クロックを逓倍してクロ
ックＣＬＫ１，ＣＬＫ２及び基準クロックの公倍周波数
を生成するＰＬＬを設ける。

【００２４】また、別の構成では、第１のクロックＣＬ
Ｋ１で動作する第１のバスと、第２のクロックＣＬＫ２
で動作する第２のバスと、ＣＬＫ１生成手段と、ＣＬＫ
１系位相情報を出力するＣＬＫ１系位相情報生成手段
と、ＣＬＫ２生成手段と、ＣＬＫ２系位相情報を出力す
るＣＬＫ２系位相情報生成手段と、第１のバスと第２の
バスの信号を同期化するとともにＣＬＫ１系位相情報と
ＣＬＫ２系位相情報を比較するバス同期化手段とからな
り、ＣＬＫ２生成手段には、前記比較結果よりクロック
ＣＬＫ２を位相変調する手段を設ける。

【００２５】さらに、別の構成では、本発明の第３の目
的である発振素子や発振回路などの物量の減少を実施す
るために、もしくは、本発明の第４の目的である同期化
方式の集積回路化に適した回路構成を達成するために、
上記構成に加え、クロックＣＬＫ１を逓倍してクロック
ＣＬＫ１，ＣＬＫ２の公倍周波数を生成するＰＬＬを設
ける。

【００２６】また、上記第５の目的を達成するために、
本発明は、複数のバスを経由してバス信号の転送が行な
われる構成、例えば、第１のクロックＣＬＫ１で動作す
る第１のバスと、第２のクロックＣＬＫ２で動作する第
２のバスと、第３のクロックＣＬＫ３で動作する第３の
バスにおいて、第２のバスを経由して第１のバスから第
３のバスへバス信号の転送を行なう場合には、これら第
１〜第３のバスと、ＣＬＫ１系位相情報を出力するＣＬ
Ｋ１生成手段と、ＣＬＫ２系位相情報を出力するＣＬＫ
２生成手段と、ＣＬＫ３生成手段と、ＣＬＫ３系位相情
報生成手段と、第１のバスと第２のバスの信号を同期化
してＣＬＫ１系位相情報とＣＬＫ２系位相情報とＣＬＫ
３の位相情報とを比較する第１のバス同期化手段と、第
２のバスと第３のバスの信号とを同期化する第２のバス
同期化手段とからなり、ＣＬＫ２生成手段に前記比較結
果よりクロックＣＬＫ２を位相変調する手段を、ＣＬＫ
３生成回路に前記比較結果よりＣＬＫ３を位相変調する
手段を夫々設ける。

【００２７】

【作用】同期化の際に２つの位相情報を比較することに
より、第１のクロックと第２のクロックの位相関係を検
出することができるので、第２のクロックの位相を制御
することができる。

【００２８】２つのクロック周波数比は、ＣＬＫ１生成
手段とＣＬＫ２生成手段とで設定される分周比により決
定される。また、第１のバスから第２のバスへの信号伝
達時に、バス同期化手段はＣＬＫ１系位相情報とＣＬＫ
２系位相情報とを比較し、ＣＬＫ２生成手段はこのバス
同期化手段の比較結果に基づいてクロックＣＬＫ２の位
相変調を行なうことにより、第２のバス上でのセットア
ップタイムを満たしつつ、同期化ロスの軽減を行なうよ
うに、前記信号のサンプリング時点をシフトする。

【００２９】例えば、後述する本発明の第１の実施例で
は、第１のバスから第２のバスへの信号伝達時におい
て、バス同期化手段はＣＬＫ１系位相情報とＣＬＫ２系
位相情報を比較し、第２のバス上でのセットアップタイ
ムを満たせない場合にＣＬＫ２系位相シフト要求信号を
アサートし、ＣＬＫ２生成回路は、ＣＬＫ２系位相シフ
ト要求信号がアクティブの場合には、前記セットアップ
タイムを満たす一定時間後にクロックＣＬＫ２を“Ｌ”
レベルから“Ｈ”レベルに変化させる。

【００３０】ＰＬＬを加えた構成では、ＰＬＬは基準ク
ロックを逓倍し、クロックＣＬＫ１とクロックＣＬＫ２
と基準クロックの公倍数の周波数をもつ内部高速クロッ
クを発生する。ＣＬＫ１生成回路は、この内部高速クロ
ックを分周することにより、クロックＣＬＫ１とＣＬＫ
１系位相情報とを生成する。また、ＣＬＫ２生成回路
は、この内部高速クロックを分周することにより、クロ
ックＣＬＫ２とＣＬＫ２系位相情報とを生成する。

【００３１】本発明の別の構成では、ＰＬＬは、クロッ
クＣＬＫ１を逓倍して、クロックＣＬＫ１，ＣＬＫ２の
公倍数の周波数をもつ内部高速クロックを発生する。Ｃ
ＬＫ１系位相情報生成回路，ＣＬＫ２生成回路及びＣＬ
Ｋ２系位相情報生成回路は、この内部高速クロックを分
周することにより、夫々ＣＬＫ１系位相情報とＣＬＫ２
とＣＬＫ２系位相情報とを生成する。

【００３２】また、本発明によるバス同期方式を用いた
情報処理装置では、上記作用によって単一の基準クロッ
ク生成回路から複数のバスクロックを生成する。あるい
は、単一のＣＬＫ１生成回路から複数のバスクロックを
生成する。さらに、情報処理装置内における複数のバス
を、夫々の上限動作周波数で用いる場合にも、バスクロ
ック周波数比が自然数の比であれば、同期化ロスを低減
することができる。

【００３３】本発明によるバス同期方式を用いた集積回
路では、ＰＬＬを用いて上記作用により外部から供給さ
れる基準クロック、またはクロックＣＬＫ１よりも高速
なクロックを集積回路内部で生成する。

【００３４】また、複数のバスを経由してバス信号の伝
達を行なう際には、例えば、後述する本発明の第６の実
施例によれば、第１のバスから第２のバスを経由して第
３のバスへの信号伝達時において、バス同期化手段はＣ
ＬＫ１系位相情報とＣＬＫ２系位相情報とＣＬＫ３系位
相情報とを比較し、ＣＬＫ２生成回路は、この比較結果
より、クロックＣＬＫ２の位相変調を行ない、第２のバ
ス上でのセットアップタイムを満たしつつ第２のバス上
での同期化ロス削減を行なう。また、ＣＬＫ３生成回路
は、前記比較結果により、ＣＬＫ３の位相変調を行な
い、第３のバス上でのセットアップタイムを満たしつつ
第３のバスでの同期化ロス削減を行なう。

【００３５】

【実施例】以下、本発明の実施例を図面により説明す
る。図１は本発明によるバス同期化方式の第１の実施例
を用いた情報処理装置を示すブロック図であって、１０
０は周波数ｆ１のクロックＣＬＫ１に同期して動作する
ホストバス、２００は周波数ｆ２のクロックＣＬＫ２に
同期して動作するシステムバス、１０はＣＰＵ、２０は
Ｉ／Ｏインタフェース、５１はＣＬＫ１生成回路、５２
はＣＬＫ２生成回路、６０はバス同期化回路、８０は水
晶発振器である。

【００３６】図４及び図５はこの実施例を説明するため
のタイミング図であって、図１におけるシステムバス信
号２０１の送出時の回路遅延による時間をｔｄｌｙ１、
システムバス２００上のセットアップタイムをｔｓｕ１
とする。

【００３７】次に、図４及び図５を用いてこの実施例の
動作を説明する。

【００３８】水晶発振器８０から出力される基準クロッ
ク８０１はＣＬＫ１生成回路５１に供給されて２分周さ
れ、周波数ｆ１のクロックＣＬＫ１とその位相状態（Ｐ
１０，Ｐ１１）を示すＣＬＫ１系位相情報５１０とが生
成される。また、この基準クロック８０１はＣＬＫ２生
成回路５２にも供給されて５分周され、周波数ｆ２のク
ロックＣＬＫ２とその位相状態（Ｐ２０，Ｐ２１，Ｐ２
２，Ｐ２３，Ｐ２４）を示すＣＬＫ２系位相情報５２０
とが生成される。ここでは、このように、クロックＣＬ
Ｋ１の周波数ｆ１とクロックＣＬＫ２の周波数ｆ２との
比が２：５である例を示している。

【００３９】以下、ＣＰＵ１０からＩ／Ｏインタフェー
ス２０に信号を送る場合の同期化について説明する。

【００４０】ＣＰＵ１０はＣＬＫ１生成回路５１からの
クロックＣＬＫ１で動作し、Ｉ／Ｏインターフェス２０
に送るべき信号を、ホストバス１００を介し、ホストバ
ス信号１０１としてバス同期化回路６０に送る。また、
Ｉ／Ｏインターフェース２０はＣＬＫ２生成回路５２か
らのクロックＣＬＫ２で動作する。

【００４１】ＣＬＫ１生成回路５１で生成されるＣＬＫ
１系位相情報５１０とＣＬＫ２生成回路５２で生成され
るＣＬＫ２系位相情報５２０はバス同期化回路６０に供
給され、バス同期化回路６０はホストバス信号１０１が
確定した時点Ｔ１０１でシステムバス信号２０１を出力
し、回路遅延による時間ｔｄｌｙ１後の時点Ｔ１０２で
システムバス信号２０１が確定する。

【００４２】また、バス同期化回路６０は時点Ｔ１０１
におけるＣＬＫ１系位相情報５１０とＣＬＫ２系位相情
報５２０とを比較し、次の表１に示す位相シフト条件に
従うＣＬＫ２系位相シフト要求信号６０２をＣＬＫ２生
成回路５２に出力する。

【００４３】

【表１】

【００４４】この表１に示す位相シフト条件は、時間ｔ
ｄｌｙ１，ｔｓｕ１及びクロックＣＬＫ１，ＣＬＫ２の
位相状態（Ｐ１０，……，Ｐ１１、Ｐ２１，……，Ｐ２
４）から決定される。

【００４５】ホストバス１００はクロックＣＬＫ１の立
上がりに同期して動作するため、ＣＬＫ１系位相状態Ｐ
１０の条件が必要となる。また、システムバス２００は
クロックＣＬＫ２の立上がりに同期して動作し、時点Ｔ
１０１から次のクロックＣＬＫ２の立上がり時点Ｔ１０
３までの時間をｔ１とすると、システムバス２００上で
のセットアップタイムｔｓｕ１を満たさない条件は、 ｔ１＜ｔｄｌｙ＋ｔｓｕ１ となる。この条件式により、時点Ｔ１０１でのＣＬＫ２
系位相状態がＰ２２，Ｐ２３，Ｐ２４のとき、セットア
ップ条件を満たさないため、クロックＣＬＫ２の位相シ
フトが必要となる。即ち、クロックＣＬＫ１，ＣＬＫ２
の位相状態がＰ１０かつＰ２２、またはＰ１０かつＰ２
３、またはＰ１０かつＰ２４のとき、クロックＣＬＫ２
の位相シフトが行なわれる。

【００４６】図４は、ホストバス信号１０１が確定した
時点Ｔ１０１において、ＣＬＫ１系位相情報５１０がＰ
１０、ＣＬＫ２系位相情報５２０がＰ２１である場合を
示している。この条件でのＣＬＫ２系位相シフト要求信
号６０２の信号レベルは、非アクティブである“Ｌ”で
ある。この場合には、時点Ｔ１０１後の最初のクロック
ＣＬＫ２の立上り時点Ｔ１０３でセットアップタイムｔ
ｓｕ１が満たされており、このため、Ｉ／Ｏインタフェ
ース２０内にシステムバス信号２００が正常に取り込ま
れる。

【００４７】また、図５は、上記時点Ｔ１０１におい
て、ＣＬＫ１系位相情報５１０がＰ１０、ＣＬＫ２系位
相情報５２０がＰ２４である場合を示している。この条
件でのＣＬＫ２系位相シフト要求信号６０２の信号レベ
ルは、アクティブである“Ｈ”である。この場合には、
ＣＬＫ２生成回路５２は時点Ｔ１０１から一定時間ｔｓ
ｆｔ１（＞ｔｄｌｙ１＋ｔｓｕ１）後の時点Ｔ１０５に
クロックＣＬＫ２を“Ｌ”レベルから“Ｈ”レベルに変
化させる。ここでは、この時間ｔｓｆｔ１はクロックＣ
ＬＫ２の１周期分である。このクロックＣＬＫ２の立上
り時点Ｔ１０５でセットアップタイムｔｓｕ１を満たす
ため、Ｉ／Ｏインタフェース２０内にシステムバス信号
２００が正常に取り込まれる。

【００４８】以上のように、この実施例では、２つのバ
スクロックＣＬＫ１，ＣＬＫ２の周波数比はＣＬＫ１生
成回路５１及びＣＬＫ２生成回路５２夫々に設定される
分周比により決定される。また、時点Ｔ１０１でのこれ
らバスクロックＣＬＫ１，ＣＬＫ２間の位相関係にかか
わらず、常に必要なセットアップタイムｔｓｕ１を満た
すことができる。このため、２つのバスクロックＣＬＫ
１，ＣＬＫ２の周波数の比が任意の自然数の比であるバ
ス間でデータ転送を可能とする。

【００４９】また、この実施例では、時点Ｔ１０１にお
けるＣＬＫ１系位相情報５１０とＣＬＫ２系位相情報５
２０とを比較し、システムバス２００上におけるセット
アップ条件を満たさない場合のみ、クロックＣＬＫ２の
位相シフトを行なう。このため、位相情報によらずに常
に位相シフトを行なう上記従来のバス同期化方式よりも
同期化ロスを短縮することが可能である。

【００５０】さらに、上記従来例では、ｆ１／ｆ２が自
然数Ｎの場合のみであったが、図４及び図５に示したよ
うに、ｆ１／ｆ２が非自然数の場合や、逆にｆ２＞ｆ１
であって、このｆ２／ｆ１が非自然数の場合でも、同様
にして、同期化ロスを低減することができる。

【００５１】また、上記表１に示した位相シフト規則
は、バス同期回路６０内に、論理回路でデコードした形
式で格納する構成や、ＣＬＫ１生成回路５１及びＣＬＫ
２生成回路内５２においてデコードした結果を位相情報
５１０、５２０として出力し、バス変換回路６０ではこ
れらの信号レベルのＡＮＤ演算を行なう構成で実現され
る。

【００５２】図６はＰＣＩバスをシステムバスとした本
発明によるバス同期化方式の第２の実施例を用いた情報
処理装置を示すブロック図であって、２１はＰＣＩター
ゲット、３０は外部からバス変換回路３１の動作モード
を決定する動作モード設定スイッチ、３１はホストバス
・ＰＣＩバスのバス変換回路、４１はアドレスラッチ、
４２はデータラッチ、８０は水晶発振器、９０はＰＬＬ
（フェーズ・ロックド・ループ）、２０４はＰＣＩバス
であり、図１に対応する部分には同一符号を付けてい
る。

【００５３】なお、ＰＣＩバスは米インテル社を中心と
した標準化団体「PCI Special Interest Group」によっ
て規格化が行なわれているローカルバスである。詳細に
ついては同団体により出版されている「ＰＣＩローカル
バス仕様書、製品版 第２．０版」に記載されている。

【００５４】図６において、ホストバス１００は、ホス
トバス制御信号１０４（ＡＤＳ＃，ＲＤＹ＃）とホスト
アドレス信号１０２とホストデータ信号１０３とからな
る。また、ＰＣＩバス２０４は、ＰＣＩバス制御信号２
０３（ＦＲＡＭＥ＃，ＩＲＤＹ＃，ＴＲＤＹ＃）とＰＣ
Ｉアドレス・データ信号２０２とからなる。バス変換回
路３１は、ＰＬＬ９０とホストバスクロックＣＬＫ１生
成回路５１とＰＣＩバスクロックＣＬＫ２生成回路５２
とアドレスラッチ４１とデータラッチ４２とバス同期化
回路６０とからなっている。アドレスラッチ制御信号６
０３はアドレスラッチ４１のラッチタイミングや出力イ
ネーブルを制御する。また、データラッチ制御信号６０
４はデータラッチ４２のラッチタイミングや出力イネー
ブルを制御する。

【００５５】このバス変換回路３１の機能として、ＣＰ
Ｕ１０がホストバス１００上に送出したリードサイクル
をＰＣＩバス２０４上のバスサイクルに変換する。１回
のバスサイクルにおいて、同期化は２度行なわれる。最
初の同期化では、ＣＰＵ１０が出力したホストアドレス
信号１０２がアドレスラッチ４１に取り込まれ、ＰＣＩ
アドレス・データ信号２０２として出力される。このＰ
ＣＩアドレス・データ信号２０２がＰＣＩターゲット２
１内に取り込まれるタイミングは、バス同期化回路６０
によりＦＲＡＭＥ＃信号を用いて決定される。次の同期
化では、ＰＣＩターゲット２１から出力されたＰＣＩア
ドレス・データ信号２０２がデータラッチ４２に取り込
まれ、ホストバスデータ信号１０３として出力される。
このホストバスデータ信号１０３がＣＰＵ１０内に取り
込まれるタイミングは、バス同期化回路６０によりＲＤ
Ｙ＃信号を用いて決定される。

【００５６】次に、この実施例のバス同期化方式を図７
及び図８を用いて説明する。

【００５７】ここでは、ＰＬＬ９０から出力される２０
０ＭＨｚの内部高速クロック９０１がホストバスクロッ
ク生成回路５１で４分周されることにより、５０ＭＨｚ
のクロックＣＬＫ１が、また、この内部高速クロック９
０１がＣＬＫ２生成回路５２で６分周されることによ
り、３３．３・・ＭＨｚのクロックＣＬＫ２が夫々作成
されている。以下の説明では、クロックＣＬＫ１，ＣＬ
Ｋ２の周波数をこれらの値とする。また、ＣＬＫ１生成
回路５１では、クロックＣＬＫ１の位相状態を示すＣＬ
Ｋ１系位相情報５１１，５１２が、ＣＬＫ２生成回路５
２では、クロックＣＬＫ２の位相状態を示すＣＬＫ１系
位相情報５２１，５２２が夫々生成され、バス同期化回
路６０に供給される。

【００５８】図７はホストバス１００からＰＣＩバス２
０４への同期化を示す。ここで、ＰＣＩバス２０４上の
セットアップタイムをｔｓｕ１とする。この場合、ＣＬ
Ｋ１系位相情報５１１とＣＬＫ２系位相情報５２２とが
使用され、これらによって示されるクロックＣＬＫ１，
ＣＬＫ２の位相関係に応じた位相シフト要求信号６０２
が生成される。

【００５９】時点Ｔ１０１でＣＰＵ１０がＡＤＳ＃を
“Ｌ”レベルにアサートし、ホストバスサイクル上のリ
ードサイクル開始を示す。この時点Ｔ１０１において、
ホストアドレス信号１０２がアドレスラッチ４１内に取
り込まれる。また、バス同期化回路６０がＰＣＩバスサ
イクルを開始し、遅延時間ｔｄｌｙ１を経た後の時点Ｔ
１０２でＦＲＡＭＥ＃信号が“Ｈ”レベルからアクティ
ブである“Ｌ”レベルにアサートされる。

【００６０】一方、時点Ｔ１０１におけるＣＬＫ２系位
相情報５２２、即ち、クロックＣＬＫ２の位相状態（Ｐ
２０，Ｐ２１，Ｐ２２）に応じて、ＣＬＫ２切替規則は
「位相シフトが不要」の場合と「位相シフトにより次の
クロックＣＬＫ２の立上りで転送可能」の場合の２通り
に分けられる。

【００６１】まず、「位相シフトが不要」（位相状態Ｐ
２０）の場合を説明すると、クロックＣＬＫ２の位相シ
フトを行なわなくても、ＦＲＡＭＥ＃信号が“Ｌ”レベ
ルになる時点Ｔ１０２に対し、クロックＣＬＫ２の立上
り時点Ｔ１０３はセットアップタイムｔｓｕ１を満た
す。このため、アドレスラッチ４１から出力されるＰＣ
Ｉアドレス・データ信号２０２は、時点Ｔ１０３でＰＣ
Ｉターゲット２１内に取り込まれる。

【００６２】次に、「位相シフトにより次のクロックＣ
ＬＫ２の立ち上がりで転送可能」（位相状態Ｐ２１、Ｐ
２２）の場合には、ＣＬＫ２生成回路５２が位相シフト
Ｔ１３１を行ない、クロックＣＬＫ２が立ち上がる時点
Ｔ１０５は時点Ｔ１０１からクロックＣＬＫ２の１周期
分の時間ｔｓｆｔ１後となる。ＦＲＡＭＥ＃信号が
“Ｌ”レベルになる時点Ｔ１０２に対し、時点Ｔ１０５
はセットアップタイムｔｓｕ１を満たすため、アドレス
ラッチ４１から出力されるＰＣＩアドレス・データ信号
２０２は時点Ｔ１０５でＰＣＩターゲット２１内に取り
込まれる。また、クロックＣＬＫ２の位相シフトを行な
う場合には、ＰＣＩバスクロックの周期の最小規定値，
“Ｌ”レベル期間の最小規定値及び“Ｈ”レベル期間の
最小規定値を満たすようにする。例えば、位相Ｐ２１に
おいてクロックＣＬＫ２の信号レベルを、点線部Ｔ１２
１のように、時点Ｔ１０１から“Ｌ”レベルにすると、
ＰＣＩバスクロックの“Ｈ”レベル期間の最小規定値を
満たすことができないため、実線部Ｔ１２２に示すよう
に“Ｈ”レベル期間を延長する。

【００６３】ここで、ＣＬＫ２位相シフトＴ１３１によ
って同期化ロスの短縮が行なわれることを説明する。

【００６４】位相シフトを行なわないとすれば、位相状
態Ｐ２１と位相状態Ｐ２２においてデータ転送が行なわ
れる時点は、破線で示すように、セットアップタイムｔ
ｓｕ１を満たすことが必要であるから、点線部Ｔ１０４
となる。つまり、時点Ｔ１０１よりＦＲＡＭＥ＃信号を
アサートすると、次のクロックＣＬＫ２の立上り時点Ｔ
１０３でセットアップタイムｔｓｕ１を満たすことがで
きないため、バス同期化回路６０は時点Ｔ１０３の後に
ＦＲＡＭＥ＃信号をアサートするからである。従って、
位相状態Ｐ２１及び位相状態Ｐ２２において、時点Ｔ１
０１と時点Ｔ１０３との間が同期化ロスである。この実
施例では、上記のクロックＣＬＫ２の位相シフトによ
り、かかる同期化ロスを０に短縮している。

【００６５】次に、図８により、ＰＣＩバス２０４から
ホストバス１００への同期化について説明する。但し、
ここでは、ホストバス１００上のセットアップタイムを
ｔｓｕ２とする。この場合、ＣＬＫ１系位相情報５１２
とＣＬＫ２系位相情報５２１とが使用され、これらが示
すクロックＣＬＫ１，ＣＬＫ２の位相関係に応じた位相
シフト要求信号６０１が生成される。

【００６６】時点Ｔ１１１で、ＰＣＩバス２０４上のデ
ータ確定を示す信号、即ち、ＴＲＤＹ＃信号とＩＲＤＹ
＃信号とがともに“Ｌ”レベルとなり、ＰＣＩアドレス
・データ信号２０２がデータラッチ４２内に取り込まれ
る。バス同期化回路６０は時点Ｔ１１１でＲＤＹ＃信号
をアサートし、ＲＤＹ＃信号は時間ｔｄｌｙ２だけ遅延
された後の時点Ｔ１１２で“Ｈ”レベルからアクティブ
である“Ｌ”レベルに変化する。

【００６７】一方、時点Ｔ１１１でのＣＬＫ１系位相情
報５１２、即ち、ＣＬＫ１位相状態（Ｐ１０，Ｐ１１）
に応じて、ＣＬＫ１切替規則は「位相シフトが不要」の
場合と「位相シフトにより次のクロックＣＬＫ１の立上
りで転送可能」の場合との２通りに分けられる。

【００６８】「位相シフトが不要」（位相状態Ｐ１０）
の場合には、クロックの位相シフトを行なわなくても、
クロックＣＬＫ１の立上り時点Ｔ１１３は、ＲＤＹ＃信
号が“Ｌ”レベルになる時点Ｔ１１２に対してセットア
ップタイムｔｓｕ２を満たすことができる。このため、
データラッチ４２から出力されるホストデータ信号１０
３は時点Ｔ１１３でＣＰＵ１０内に取り込まれ、ホスト
バス１００上のリードサイクルは完了する。

【００６９】「位相シフトにより次のクロックＣＬＫ１
の立ち上がりで転送可能」（位相状態位相状態Ｐ１１）
の場合には、ＣＬＫ１生成回路５１が位相シフトを行な
い、クロックＣＬＫ１が立ち上がる時点Ｔ１１５は、時
点Ｔ１１１からクロックＣＬＫ１１周期分の時間ｔｓｆ
ｔ２だけ後になる。クロックＣＬＫ１の立上り時点Ｔ１
１５は時点Ｔ１１２に対してセットアップタイムｔｓｕ
２を満たすため、データラッチ４２から出力されるホス
トデータ信号１０３は時点Ｔ１１５でＣＰＵ１０内に取
り込まれ、ホストバス１００上のリードサイクルは完了
する。

【００７０】また、クロックＣＬＫ１の位相シフトを行
なう場合には、ホストバスクロックの周期の最小値、
“Ｌ”レベル期間の最小値、“Ｈ”レベル期間の最小値
を満たすようにする。

【００７１】ここで、クロックＣＬＫ１の位相シフトに
よって同期化ロスの短縮が行なわれることを説明する。

【００７２】位相シフトを行なわないとすれば、破線で
示すように、位相状態Ｐ１１においてデータ転送が行な
われる時点は、セットアップタイムｔｓｕ２を満たす必
要があるから、点線部Ｔ１１４となる。従って、位相状
態Ｐ１１において時点Ｔ１１１と時点Ｔ１１３との間が
同期化ロスである。上記のようにクロックＣＬＫ１の位
相シフトにより、かかる同期化ロスを０に短縮してい
る。

【００７３】この実施例でのバス同期方式を用いた場合
には、ホストバス１００上のリードサイクルがＰＣＩバ
スサイクルに変換され、ＰＣＩバス２０４上のデータが
ホストバス１００上に転送されるが、この一連の様子を
図９のバス変換動作を示すタイミング図により説明す
る。

【００７４】時点Ｔ１０１でＣＰＵ１０がＡＤＳ＃信号
をアクティブである“Ｌ”レベルとすると、ＣＰＵ１０
から出力されたホストアドレス信号１０２がアドレスラ
ッチ４１内に取り込まれる。また、時点Ｔ１０２でバス
同期化回路６０がＦＲＡＭＥ＃信号を“Ｌ”レベルにア
サートする。

【００７５】ここで、時点Ｔ１０１でのクロックＣＬＫ
２の位相状態はＰ２１であるため、クロックＣＬＫ２の
位相シフトが行なわれ、遅延時間ｔｄｌｙ１後の時点Ｔ
１０５にクロックＣＬＫ２が立ち上がる。

【００７６】一方、ＰＣＩターゲット２１は時点Ｔ１０
５にＰＣＩアドレス・データ信号２０２を取り込み、Ｐ
ＣＩバスサイクルを認識する。ＣＰＵ１０からのリード
サイクルであるため、その後、ＰＣＩターゲット２１か
らアドレス・データ信号２０２が送出され、ＴＲＤＹ＃
信号をアクティブである“Ｌ”レベルとする。また、バ
ス同期化回路６０はＩＲＤＹ＃信号をアクティブである
“Ｌ”レベルとする。その結果として、ＦＲＡＭＥ＃信
号が“Ｌ”レベルとなってから３番目のクロックＣＬＫ
２の立上り時点Ｔ１１１でＴＲＤＹ＃信号とＩＲＤＹ＃
信号とが同時に“Ｌ”レベルとなり、ＰＣＩアドレス・
データ信号２０２がデータラッチ４２内に取り込まれ
る。これと同時に、バス同期化回路６０はＲＤＹ＃信号
をアサートし、時点Ｔ１１２にＲＤＹ＃信号が“Ｈ”レ
ベルからアクティブである“Ｌ”レベルとなる。時点Ｔ
１１１でのクロックＣＬＫ１の位相状態はＰ１１である
ため、クロックＣＬＫ１の位相シフトが行なわれ、遅延
時間ｔｄｌｙ２後の時点Ｔ１１５で、ホストデータ信号
１０３がＣＰＵ１０内に取り込まれる。

【００７７】図９において、リードサイクルの所要時間
は時点Ｔ１０１から時点Ｔ１１５までの時間ｔｃ１とな
る。この時間ｔｃ１はクロックＣＬＫ１の５．５波形分
であり、１１０ｎｓｅｃとなる。この例では、時点Ｔ１
０１でのクロックＣＬＫ２の位相状態や時点Ｔ１１１で
のクロックＣＬＫ１の位相状態によらず、常に同期化ロ
スを０にすることができる。

【００７８】ここで、同期化ロスによる影響を考察す
る。

【００７９】図７において、同期化ロスは時点Ｔ１０１
から点線部の時点Ｔ１０３までの時間であり、位相状態
Ｐ２０では０、位相状態Ｐ２１ではクロックＣＬＫ２の
２／３周期、位相状態Ｐ２２ではクロックＣＬＫ２の１
／３周期である。また、クロックＣＬＫ２の１周期が３
０ｎｓｅｃであることから、時点Ｔ１０１でのクロック
ＣＬＫ２の位相状態が一様に発生すると仮定して、同期
化ロスの平均値は１０ｎｓｅｃである。同様にして、時
点Ｔ１１１における同期化ロスの平均値は、図８より、
５ｎｓｅｃである。従って、位相シフトを行なわない場
合には、リードサイクルの所要時間ｔｃ１に加えて約１
５ｎｓｅｃの同期化ロスが発生する。即ち、この実施例
の方式では、位相シフトを行なわない場合と比較して約
１０％の所要時間の短縮が可能であり、その分ホストバ
ス１００−ＰＣＩバス２０４間転送性能の向上が期待で
きる。

【００８０】図１０は図６におけるＣＬＫ２生成回路５
２の一具体例を示すブロック図であって、５２−１はク
ロックＣＬＫ２を生成するクロック生成回路、５２−２
は位相情報５２１を生成する情報生成回路、５２−３は
位相情報５２２を生成する情報生成回路、５３は位相切
替制御回路、５４，５５はシフトレジスタ、５７，５
８，５９はセレクタ、５６はＤフリップ・フロップ回路
（以下、Ｄ−ＦＦという）、５３９はＡＮＤゲート、５
２１−１，……，５２１−６は位相情報５２１の波形デ
ータ、５２０−１，……，５２０−６はＣＬＫ２の波形
データである。

【００８１】なお、位相情報５２２の情報生成回路５２
−３は位相情報５２１の情報生成回路５２−２と同様の
構成をなしており、このため、その構成の詳細は図１０
で省略した。

【００８２】以下、この具体例の動作を説明する。バス
同期化回路６０（図６）からのＣＬＫ２系位相シフト要
求信号６０２が非アクティブである“Ｌ”レベルの状態
では、位相切替制御回路５３から出力される位相シフト
期間信号５３１と波形データシフト・ロード切替信号５
３２は非アクティブを示す“Ｌ”レベルである。この状
態では、クロックＣＬＫ２とＣＬＫ２系位相情報５２
１，５２２は周期的な波形の信号である。これを図１１
を用いて説明する。

【００８３】即ち、情報生成回路５２−２では、まず、
動作開始とともに、波形データシフト・ロード切替信号
５３２が内部高速クロック９０１の１周期分“Ｈ”レベ
ルとなり、これによって格納保持されている波形データ
５２１−１，５２１−２，……，５２１−６がシフトレ
ジスタ５４内にロードされる。

【００８４】次いで、波形データシフト・ロード切替信
号５３２が“Ｌ”レベルになると、シフトレジスタ５４
はこれら波形データ５２１−１，５２１−２，……，５
２１−６を内部高速クロック９０１に同期して順に出力
し、これら波形データ５２１−１，５２１−２，……，
５２１−６からなる信号５４１を発生する。この信号５
４１は波形データ５２１−１，５２１−２，……，５２
１−６の順にシフトレジスタ５４に入力され、順に出力
される。これにより、波形データ５２１−１，……，５
２１−６がシフトレジスタ５４を繰り返し循環し、波形
データ５２１−１，……，５２１−６が繰り返す信号５
４１がシフトレジスタ５４から出力される。

【００８５】ここで、波形データの信号レベルを次の表
２に示す。

【００８６】

【表２】

【００８７】この表２により、波形データ５２１−１〜
５２１−５は“Ｌ”レベルで、波形データ５２１−６の
みが“Ｈ”レベルであり、これら６つの波形データ５２
１−１，……，５２１−６が１サイクルの波形を構成し
ている。これにより、シフトレジスタ５４からは２００
ＭＨｚの内部高速クロック９０１を６分周した３３．３
３・・・ＭＨｚの信号５４１が得られることになる。こ
の信号５４１は、各周期において、開始から５／６周期
の期間“Ｌ”レベル、最後の１／６周期の期間“Ｈ”レ
ベルである。

【００８８】また、位相シフト期間信号５３１が“Ｌ”
レベルであることにより、セレクタ５７はこの信号５４
１を選択しており、この信号５４１が一定周波数３３．
３３・・・ＭＨｚの図１１に示すＣＬＫ２系位相情報５
２１として出力される。

【００８９】クロック生成回路５２−１では、まず、動
作が開始するとともに、波形データシフト・ロード切替
信号５３２が内部高速クロック９０１の１周期分“Ｈ”
レベルとなることにより、格納保持されている波形デー
タ５２０−２，５２０−３，……，５２０−６がシフト
レジスタ５５内にロードされる。また、波形データシフ
ト・ロード切替信号５３２の“Ｈ”レベルの期間、セレ
クタ５９が“Ｈ”レベルの波形データ５２０−１を選択
する。

【００９０】波形データシフト・ロード切替信号５３２
が“Ｌ”レベルになると、シフトレジスタ５５は波形デ
ータ５２０−２，５２０−３，……，５２０−６をこの
順に出力する。このとき、位相シフト期間信号５３１は
“Ｌ”レベルであるから、ＡＮＤゲート５３９の出力は
“Ｌ”であり、セレクタ５８はシフトレジスタ５５の波
形データ５２０−２，５２０−３，……，５２０−６か
らなる信号５５１を選択する。また、波形データシフト
・ロード切替信号５３２が“Ｌ”レベルになったことに
より、セレクタ５９はセレクタ５８の出力を選択する。

【００９１】そこで、Ｄ−ＦＦ５６には、まず、波形デ
ータ５２０−１が供給され、これに続いて、波形データ
５２０−２，５２０−３，……，５２０−６がこの順に
供給される。Ｄ−ＦＦ５６は、内部高速クロック９０１
をラッチパルスとして、これら波形データ５２０−１，
５２０−２，５２０−３，……，５２０−６を順にラッ
チし、クロックＣＬＫ２として出力する。

【００９２】また、Ｄ−ＦＦ５６から出力されるこのク
ロックＣＬＫ２は波形データ５２０−１，５２０−２，
５２０−３，……，５２０−６の順にシフトレジスタ５
５に供給され、その順に出力される。従って、かかる一
連の波形データ５２０−１，５２０−２，５２０−３，
……，５２０−６は、シフトレジスタ５５→セレクタ５
８，５９→Ｄ−ＦＦ５６→シフトレジスタ５５のループ
を循環し、Ｄ−ＦＦ５６から繰り返し出力される。

【００９３】ここで、上記表２に示すように、波形デー
タ５２０−１〜５２０−３は“Ｈ”レベル、波形データ
５２０−４〜５２０−６は“Ｌ”レベルであり、一連の
波形データ５２０−１〜５２０−６で１サイクルの波形
を形成する。従って、このとき得られるクロックＣＬＫ
２は、ＣＬＫ２系位相情報５２１と同様、２００ＭＨｚ
の内部高速クロック９０１を６分周した３３．３３・・
・ＭＨｚの信号であるが、各周期において、開始から１
／２周期の期間“Ｈ”レベル、後の１／２周期の期間
“Ｌ”レベルとなる図１１に示す信号となる。

【００９４】同様にした、情報生成回路５２−３から
は、上記表２に示すように波形データ５２２−１，５２
２−２，５２２−３，５２２−４，５２２−５，５２２
−６の信号レベルを設定することにより、図１１に示す
ように、周波数はクロックＣＬＫ２やＣＬＫ２系位相情
報５２１と同じであるが、各周期において、最初の１／
６周期の期間と最後の１／６周期の期間“Ｌ”レベル
で、それ以外の４／６周期の期間“Ｈ”レベルのＣＬＫ
２系位相情報５２２が得られる。

【００９５】なお、図１１において、時点Ｔ２０１で
は、ＣＬＫ２系位相情報５２１は“Ｈ”レベルであり、
内部高速クロック９０１の立上りに同期してクロックＣ
ＬＫ２が“Ｌ”レベルから“Ｈ”レベルになることを示
す。また、時点Ｔ２０２，Ｔ２０３，Ｔ２０４でのＣＬ
Ｋ２系位相情報５２２は図７のタイミング関係と対応し
ており、クロックＣＬＫ２の位相シフトが必要な場合の
位相状態Ｐ２１，Ｐ２２に対して時点Ｔ２０３，Ｔ２０
４におけるＣＬＫ２系位相情報５２２のレベルは“Ｈ”
であり、クロックＣＬＫ２の位相シフトが不要な場合の
位相状態Ｐ２０に対しては、時点Ｔ２０２におけるＣＬ
Ｋ２系位相情報５２２は“Ｌ”レベルである。

【００９６】次に、この具体例の位相シフト時の動作を
図１２により説明する。

【００９７】図１２に示す時点Ｔ１０１でＣＬＫ２系位
相シフト要求信号６０２がアクティブである“Ｈ”レベ
ルにアサートされると、位相切替制御回路５３は内部高
速クロック９０１の立上り時点Ｔ１０１で位相シフト期
間信号５３１をアクティブである“Ｈ”レベルにアサー
トする。位相切替制御回路５３はクロックＣＬＫ２の１
周期に相当する期間内部高速クロック９０１をカウント
し、６個目の時点Ｔ１０５で位相シフト期間信号５３１
を“Ｌ”レベルに戻す。これら時点Ｔ１０１，時点Ｔ１
０５間がクロックＣＬＫ２の位相シフト期間Ｔ１３１と
なる。

【００９８】この位相シフト期間Ｔ１３１では、情報生
成回路５２−２で、“Ｈ”レベルの位相シフト期間信号
５３１によりセレクタ５７が“Ｌ”レベルを選択し、位
相情報５２１を無効（“Ｌ”レベル）にする。このた
め、図１２において、時点Ｔ１０１から位相情報５２１
は波形データ５２１−２に続いて“Ｌ”レベルとなる。

【００９９】また、この位相シフト期間Ｔ１３１では、
クロック生成回路５２−１で、クロックＣＬＫ２が
“Ｌ”レベルのとき、ＡＮＤゲート５３９の出力が
“Ｈ”レベルにアサートされ、セレクタ５８は“Ｌ”レ
ベルの入力を選択する。このため、セレクタ５９の出力
も“Ｌ”レベルとなる。

【０１００】そこで、セレクタ５９から順次“Ｈ”レベ
ルの波形データ５２０−１，５２０−２が出力されてク
ロックＣＬＫ２が“Ｈ”レベルにあり、“Ｈ”レベルの
波形データ５２０−３が出力される時点Ｔ１０１で位相
シフト期間信号５３１が“Ｈ”レベルになったとする
と、次の“Ｌ”レベルの波形データ５２０−４がＤ−Ｆ
Ｆ５６から出力されるとき、セレクタ５８が“Ｌ”レベ
ルの入力を選択することになり、波形データ５２０−４
が選択された後の時点Ｔ２０５からクロックＣＬＫ２は
“Ｌ”レベルを持続する。

【０１０１】かかる動作により、クロックＣＬＫ２の
“Ｌ”レベル期間の最小規定値，“Ｈ”レベルの最小規
定値を満たすように、クロックＣＬＫ２の位相シフトを
行なうことができる。

【０１０２】また、位相切替制御回路５３は、波形デー
タシフト・ロード切替信号５３２を時点Ｔ１０５に
“Ｈ”レベルにアサートし、クロックＣＬＫ２の位相状
態をＰ２０に初期化する。即ち、波形データシフト・ロ
ード切替信号５３２が時点Ｔ１０５に“Ｈ”レベルにア
サートされると、シフトレジスタ５４に波形データ５２
１−１，……，５２１−６が再ロードされ、また、
“Ｈ”レベルの波形データ５２０−１がセレクタ５９で
選択される。セレクタ５９は、この波形データ５２０−
１を１回選択すると、セレクタ５８の出力を選択する。
これとともに、位相シフト期間信号５３１は“Ｌ”レベ
ルにアサートし、このため、ＡＮＤゲート５３９の出力
が“Ｌ”となって、セレクタ５８はシフトレジスタ５５
の出力５５を選択する。

【０１０３】そこで、Ｄ−ＦＦ５６からは、時点Ｔ１０
５で波形データ５２０−１が出力され、これに続いて波
形データ５２０−２，……，５２０−６が順に出力され
る。Ｄ−ＦＦ５６から出力される波形データ５２０−
１，５２０−２，……，５２０−６はシフトレジスタ５
５にも戻され、以下、かかる一連の波形データがシフト
レジスタ５５→セレクタ５８，５９→Ｄ−ＦＦ５６→シ
フトレジスタ５５を繰り返し循環する。従って、Ｄ−Ｆ
Ｆ５６からは、上記の周期的なクロックＣＬＫ２が再び
得られるようになる。

【０１０４】以上、ＣＬＫ２生成回路５２について説明
したが、ＣＬＫ１生成回路５１も同様の構成をなしてお
り、その説明を省略する。但し、ＣＬＫ１生成回路５１
は内部高速クロック９０１を４分周してクロックＣＬＫ
１，ＣＬＫ１系位相情報５１１，５１２を生成してお
り、このため、夫々を生成するための波形データがＣＬ
Ｋ２生成回路５２と異なる。ここで、クロックＣＬＫ１
は、各周期毎に、前半の１／２周期の期間“Ｈ”レベ
ル、後半の１／２周期の期間“Ｌ”レベルであり、ＣＬ
Ｋ１系位相情報５１１は、各周期毎に、その開始から３
／４周期の期間“Ｌ”レベル、最後の１／４周期の期間
“Ｈ”レベルである。また、ＣＬＫ２系位相情報５１２
は、各周期毎に、最初の１／４周期の期間と最後の１／
４周期の期間“Ｌ”レベル、残りの２／４周期の期間
“Ｈ”レベルである。

【０１０５】図６におけるバス同期化回路６０では、Ｃ
ＬＫ１生成回路５１から出力されたＣＬＫ１系位相情報
５１１，５１２とＣＬＫ２生成回路５２から出力された
ＣＬＫ２系位相情報５２１，５２２とを用いて、ＦＲＡ
ＭＥ＃信号及びＲＤＹ＃信号のアサートタイミングを切
り替える。

【０１０６】図１３はバス同期化回路６０におけるＦＲ
ＡＭＥ＃信号生成回路の一具体例を示すブロック図であ
って、６１はデータ保持回路、６２はＰＣＩバス制御回
路、６８−１〜６８−４はＡＮＤゲート、６９−１はオ
ア回路である。

【０１０７】なお、ＲＤＹ＃信号の生成回路もこれと同
様の回路構成が可能であり、このため、ここでは、ＦＲ
ＡＭＥ＃信号生成回路についてのみ説明して、ＲＤＹ＃
信号の生成回路の説明は省略する。

【０１０８】図１３において、データ保持手段６１はＡ
ＮＤゲート６８−１の出力信号６１１を内部高速クロッ
ク９０１でサンプルホールドし、この信号６１１が
“Ｈ”レベルであるとき、その出力６１４を“Ｈ”レベ
ルにアサートする。このデータ保持手段６１の出力６１
４は、ＦＲＡＭＥ＃信号が“Ｌ”レベルになってデータ
保持手段６１がクリアされるまで“Ｈ”レベルに保持さ
れる。

【０１０９】ＰＣＩバス制御回路６２は、オア回路６９
−１の出力信号６１６が“Ｈ”レベルであるときの内部
高速クロック９０１の立上りエッジからＰＣＩバスサイ
クルを開始する。これと同時に、ＦＲＡＭＥ＃信号を
“Ｈ”レベルからアクティブである“Ｌ”レベルにアサ
ートする。

【０１１０】次に、このＦＲＡＭＥ＃生成回路の動作を
図１４，図１５，図１６を用いて説明する。

【０１１１】図１４はホストバスサイクル開始時点Ｔ１
０１でのＣＬＫ２系位相情報５２２が位相状態Ｐ２１に
相当する場合を示している。

【０１１２】同図において、この場合、時点Ｔ１０１の
直前のＣＬＫ１系位相情報５１１が“Ｈ”レベルとなる
時点Ｔ１４１でＡＤＳ＃信号が“Ｌ”レベルであるた
め、ＡＮＤゲート６８−１の出力信号６１１は“Ｈ”レ
ベルであり、ホストバス１００（図６）上でリードサイ
クルが開始されたことを示す。また、時点Ｔ１０１での
ＣＬＫ２系位相情報５２２は“Ｈ”レベルであり、「位
相シフトによりＣＬＫ２の立上りでデータ転送が可能」
の状態を示す。このため、ＡＮＤゲート６８−２は
“Ｈ”レベルのＣＬＫ２系位相シフト要求信号６０２に
出力し、ＣＬＫ２生成回路５２（図６）に対して位相シ
フトを要求する。この結果、先に図１２で説明したよう
に、クロックＣＬＫ２は位相シフトされ、時点Ｔ１０１
から時間ｔｓｆｔ１後の時点Ｔ１０５で“Ｌ”レベルか
ら“Ｈ”レベルにアサートされる。

【０１１３】また、オア回路６９−１の出力信号６１６
にＨ”レベルとなるため、ＰＣＩバス制御回路６２は内
部高速クロック９０１の立上り時点Ｔ１４２に同期して
ＰＣＩバスサイクルを開始し、遅延時間ｔｄｌｙ１後の
時点Ｔ１０２でＦＲＡＭＥ＃信号を“Ｈ”レベルから
“Ｌ”レベルにアサートする。時点Ｔ１０５はこの時点
Ｔ１０２に対してセットアップタイムｔｓｕ１を満たす
ため、ＰＣＩターゲット２１（図６）は、時点Ｔ１０５
において、ＰＣＩアドレス・データ信号２０２を取り込
む。

【０１１４】図１５はホストバスサイクル開始時点Ｔ１
０１でのＣＬＫ２位相情報５２２の位相状態がＰ２０に
相当する場合を示している。

【０１１５】この場合には、ＡＮＤゲート６８−１の出
力信号６１１は“Ｈ”レベルであり、ホストバス１００
（図６）上でリードサイクルが開始されたことを示す。
また、時点Ｔ１０１でのＣＬＫ２系位相情報５２２は
“Ｌ”レベルであり、「位相シフトが不要」の状態を示
す。このため、ＣＬＫ２系位相シフト要求信号６０２は
非アクティブであることを示す“Ｌ”レベルとなる。

【０１１６】また、ＡＮＤゲート６８−１の出力信号６
１１が“Ｈ”レベルであるから、ＡＮＤゲート６８−４
の出力も“Ｈ”でオア回路６９−１の出力信号６１６も
“Ｈ”レベルであり、ＰＣＩバス制御回路６２は内部高
速クロック９０１の立上り時点Ｔ１４２に同期してＰＣ
Ｉバスサイクルを開始し、時点Ｔ１０２でＦＲＡＭＥ＃
信号が“Ｈ”レベルから“Ｌ”レベルにアサートされ
る。

【０１１７】クロックＣＬＫ２が立ち上がる時点Ｔ１０
３は時点Ｔ１０２に対してセットアップタイムｔｓｕ１
を満たすため、ＰＣＩターゲット２１（図６）は時点Ｔ
１０３でＰＣＩアドレス・データ信号２０２を取り込
む。

【０１１８】図１６はホストバスサイクル開始時点Ｔ１
０１でクロックＣＬＫ２の位相状態がＰ２１、かつＣＬ
Ｋ２系モード切替信号３０２が“Ｌ”レベルである場合
を示す。

【０１１９】この場合には、ＡＮＤゲート６８−１の出
力信号６１１は“Ｈ”レベルであって、ホストバス１０
０上でリードサイクルが開始されたことを示す。ここ
で、時点Ｔ１０１でのＣＬＫ２系位相情報５２２は、図
１４の場合と同様に、“Ｈ”レベルであり、「位相シフ
トにより次のクロックＣＬＫ２の立上がりにおいてデー
タ転送が可能」な状態を示しているが、ＣＬＫ２系モー
ド切替信号３０２は位相シフトを禁止することを示す
“Ｌ”レベルであるため、位相シフト要求信号６０２は
非アクティブである“Ｌ”レベルとなる。

【０１２０】一方、内部高速クロック９０１の立上り時
点Ｔ１４２に同期して、データ保持手段６１は“Ｈ”レ
ベルの信号６１１を保持する。その後、時点Ｔ１４３で
ＣＬＫ２系位相情報５２１が“Ｈ”レベルとなると、Ａ
ＮＤゲート６８−３がデータ保持手段６１の“Ｈ”レベ
ルの出力信号６１４を通過させ、オア回路６９−１の出
力信号６１６が“Ｈ”レベルとなって、ＰＣＩバス制御
回路６２は内部高速クロック９０１の立上り時点Ｔ１４
４に同期してＰＣＩバスサイクルを開始する。これによ
り、ＦＲＡＭＥ＃信号は時点Ｔ１０６で“Ｈ”レベルか
ら“Ｌ”レベルにアサートされる。

【０１２１】クロックＣＬＫ２が立ち上がる時点Ｔ１４
６は、この時点Ｔ１０６に対してセットアップタイムｔ
ｓｕ１を満たすため、ＰＣＩターゲット２１は時点Ｔ１
４６でＰＣＩアドレス・データ信号２０２を取り込む。
その後、時点Ｔ１４５に同期してデータ保持回路６１の
出力信号６１４が“Ｌ”レベルにクリアされる。

【０１２２】以上の動作により、ＣＬＫ２系モード切替
え信号３０２が“Ｈ”レベルである場合には、ＰＣＩバ
スクロックＣＬＫ２に位相シフトが行なわれ、“Ｌ”レ
ベルである場合には、常に一定周期のＰＣＩバスクロッ
クＣＬＫ２が出力される。また、ＣＬＫ１系モード切替
え信号３０１が“Ｈ”レベルである場合には、ホストバ
スクロックＣＬＫ１に位相シフトが行なわれ、“Ｌ”レ
ベルである場合には、常に一定周期のホストバスクロッ
クＣＬＫ１が出力される。

【０１２３】市販されているＣＰＵには、ホストバスク
ロックＣＬＫ１が位相シフトされることにより、誤動作
するものがある。これは、ＣＰＵがチップ内部のＰＬＬ
回路により、内部動作クロックを発生しているためであ
る。このために、図６におけるバス変換回路３１は、モ
ード切替信号３０１を“Ｌ”レベルとすることにより、
安定した周波数のＣＬＫ１を供給するため、ＰＬＬを内
蔵するＣＰＵをＣＰＵ１０として用いた場合でも、誤動
作することがない。

【０１２４】この実施例でのバス変換回路３１では、ホ
ストバス１００とＰＣＩバス２０４に回路遅延による時
間やセットアップタイムで決まる上限動作周波数を用い
た場合でも、その動作周波数比が自然数比であれば、同
期化ロスを低減できる。この実施例では、上限動作周波
数が５０ＭＨｚのＣＰＵ１０に対し、ＰＣＩバス２０４
の上限周波数３３．３…ＭＨｚを実現している。また、
ホストバス１００−ＰＣＩバス２０４間のデータ転送性
能が低下しない。これは、この実施例により初めて可能
となる。また、この変換回路３１は、水晶発振回路８０
からの単一の基準クロック８０１から夫々のバス１０
０，２０４のクロックＣＬＫ１，ＣＬＫ２を生成してい
る。このため、水晶発振回路などや情報処理装置を構成
する物量を減少している。

【０１２５】図１７は本発明によるバス同期化方式の第
３の実施例を用いた情報処理装置を示すブロック図であ
って、３２は集積回路である。

【０１２６】同図において、外部の水晶発振器８０から
一定の周波数の基準クロック８０１が集積回路３２に供
給される。この集積回路３２では、基準クロック８０１
が入力バッファ９５を介してＰＬＬ９０に供給され、逓
倍されて集積回路３２の内部高速クロック９０１が生成
される。ＣＬＫ１生成回路５１はこの内部高速クロック
９０１を分周してクロックＣＬＫ１を生成し、ＣＬＫ２
生成回路５２はこの内部高速クロック９０１を分周して
クロックＣＬＫ２を生成する。

【０１２７】ここで、内部高速クロック９０１の周波数
はこれら２つのクロックＣＬＫ１，ＣＬＫ２の周波数の
公倍数に設定される。これにより、クロックＣＬＫ１，
ＣＬＫ２の周波数比を自然数の比とすることができる。
例えば、クロックＣＬＫ１の周波数を５０ＭＨｚ、クロ
ックＣＬＫ２の周波数を３３．３…Ｈｚとすると、この
内部高速クロック９０１の周波数としては、１００ＭＨ
ｚや２００ＭＨｚなどに設定する。

【０１２８】この内部高速クロック９０１のような高周
波数のクロックを直接外部から駆動する場合には、集積
回路３２の入力バッファ９５にＥＣＬ素子などの高速論
理素子が必要となる。これに対して、集積回路３２の集
積率を向上し、かつ消費電力を低減するためには、集積
回路３２の論理回路にＣＭＯＳ素子が必要となる。従っ
て、単一ＩＣチップ内にＥＣＬ素子とＣＭＯＳ素子を作
成するための特殊な製造プロセスが必要となる。そこ
で、チップの単価を下げるためには、外部から低い周波
数のクロック８０１を供給し、集積回路３２の内部でＰ
ＬＬ９０によりこの基準クロック８０１を逓倍すること
により、内部高速クロック９０１を作成する方式が有利
である。また、基準クロック８０１をＰＬＬ９０で逓倍
することにより、より高速な内部動作クロックでＣＬＫ
１生成回路５１やＣＬＫ２生成回路５２，同期化回路６
０を動作させることができ、より細かい位相制御が可能
となって、その分同期化ロスを軽減できる。

【０１２９】図１８は本発明によるバス同期化方式の第
４の実施例を使用した情報処理装置を示すブロック図で
あって、５２９はＣＬＫ２系位相情報生成回路であり、
前出図面に対応する部分には同一符号をつけている。

【０１３０】この実施例では、図示するように、一定の
周期のシステムバスクロックＣＬＫ２を基準クロックと
して使用し、バス変換回路３１内において、この基準ク
ロックＣＬＫ２からクロックＣＬＫ１，ＣＬＫ１系位相
情報５１０及びＣＬＫ２系位相情報５２０を生成する。

【０１３１】かかるバス変換回路３１を用いることによ
り、従来のシステムバス２００上におけるＣＬＫ２供給
回路に変更を加えずに、クロックＣＬＫ２とは異なる動
作周波数のＣＰＵ１０を接続することができる。また、
システムバス２００からホストバス１００へのデータ転
送時には、同期化ロスを低減できるし、クロックＣＬＫ
２からクロックＣＬＫ１を発生しているため、クロック
ＣＬＫ１を作成するための水晶発振器が不要となる。

【０１３２】図１９は本発明によるバス同期化方式の第
５の実施例を使用した情報処理装置を示すブロック図で
あって、１０−１，１０−２はＣＰＵ、１００−１，１
００−２はホストバス、２００はシステムバス、３１−
１，３１−２はバス変換回路、５１はＣＬＫ１生成回
路、５２はＣＬＫ２生成回路、５１９はＣＬＫ１系位相
情報生成回路、５２９はＣＬＫ２系位相情報生成回路、
６０はバス同期化回路、９１はＣＬＫ１系ＰＬＬ、９２
はＣＬＫ２系ＰＬＬである。

【０１３３】バス変換回路内３１−１では、ＣＬＫ１系
位相情報生成回路５１９によってＣＬＫ１系位相情報５
１０が、ＣＬＫ２系位相情報生成回路５２９によってＣ
ＬＫ２系位相情報５２０が夫々生成されており、クロッ
クＣＬＫ１，ＣＬＫ２は夫々バス変換回路３１−１の外
部のＣＬＫ１生成回路５１，ＣＬＫ２生成回路５２で生
成されてホストバス１００−１，１００−２とシステム
バス２００に供給される。このため、システムバス２０
０上に複数のバス変換回路３１−１，３１−２を接続す
ることができ、マルチプロセッサ構成の情報処理システ
ムに応用することができる。

【０１３４】クロックＣＬＫ１，ＣＬＫ２の動作周波数
は任意の自然数比とすることができる。バス変換回路３
１−１はホストバス１００−１からシステムバス２００
への同期化時にクロックＣＬＫ２の位相シフトを行な
う。また、バス変換回路３１−２はホストバス１００−
２からシステムバスへの同期化時にクロックＣＬＫ２の
位相シフトを行なう。このため、システムバス２００上
の同期化ロスを軽減し、マルチプロセッサ構成時におけ
るシステムバス２００の利用効率を向上することができ
る。

【０１３５】図２０は本発明によるバス同期化方式の第
６の実施例を使用した情報処理システムを示すブロック
図であって、１０−１，１０−２はＣＰＵ、１１は主メ
モリ（ＭＥＭ）、１００−１，１００−２はホストバ
ス、２００はシステムバス、１０１−１，１０１−２は
ホストバス信号、２０１はシステムバス信号、３３はＣ
ＬＫ３生成回路、３４はＣＬＫ３系位相情報生成回路、
３４０はＣＬＫ３系位相情報、３５，３６は情報処理装
置、５１はＣＬＫ１生成回路、５２はＣＬＫ２生成回
路、５１０はＣＬＫ１系位相情報生成回路、５２０はＣ
ＬＫ２系位相情報生成回路、６０−１，６０−２はバス
同期化回路、６０２はＣＬＫ２系位相シフト要求信号、
６０５はＣＬＫ３系位相シフト要求信号である。

【０１３６】この実施例は、複数バスを経由してバス信
号を転送する際にも、同期化ロスを軽減することができ
るようにしたものである。

【０１３７】次に、情報処理装置３５内のＣＰＵ１０−
１から情報処理装置３６内の主メモリ１１にアクセスす
る場合のこの実施例の動作を図２１を用いて説明する
が、説明を理解し易くするため、ホストバス１００−２
上のアービトレーションは既に行われている状態とす
る。即ち、ＣＰＵ１０−２はハイ・インピーダンス状態
であり、主メモリ１１のみがホストバス１００−２に存
在する状態と考えてよい。

【０１３８】図２０及び図２１において、情報処理装置
３５，３６内のホストバスクロックＣＬＫ１，ＣＬＫ３
の周波数が５０ＭＨｚ、システムバスクロックＣＬＫ２
の周波数が２０ＭＨｚであり、これらの周波数比が５：
２とする。また、システムバス信号２０１を送出した際
の回路遅延による遅延時間をｔｄｌｙ３、システムバス
上のセットアップタイムをｔｓｕ３とする。さらに、ホ
ストバス信号１０１−２送出時の遅延時間をｔｄｌｙ
４、ホストバス１０１−２上のセットアップタイムをｔ
ｓｕ４とする。

【０１３９】ホストバス信号１０１−１が確定した時点
Ｔ３０１に、バス同期化回路６０−１は、ＣＬＫ１系位
相情報５１０とＣＬＫ２系位相情報５２０とＣＬＫ３系
位相情報３４０とを参照して、ホストバスクロックＣＬ
Ｋ２，ＣＬＫ３の次の立上がり時点を決定する。情報処
理装置３５内のホストバス１００−１からシステムバス
２００への同期化時には、時点Ｔ３０１からシステムバ
スクロックＣＬＫ２の立上がり時点Ｔ３０２までの時間
をｔｓｆｔ３とすると、 ｔｓｆｔ３＞ｔｄｌｙ３＋ｔｓｕ３ とし、かつ、システムバスクロックＣＬＫ２の周期の最
少規定値、”Ｌ”レベル期間の最少規定値、”Ｈ”レベ
ル期間の最少規定値を満たすように位相シフトを行な
う。

【０１４０】即ち、時点Ｔ３０１でのシステムバスクロ
ックＣＬＫ２の位相状態に応じて時間ｔｓｆｔ３が変化
し、常に同期化ロスが最少になるように、システムバス
クロックＣＬＫ２の位相シフトを行なう。時点Ｔ３０１
から時間ｔｄｌｙ３後の時点Ｔ３０４でシステムバス信
号２０１が確定し、システムバスクロックＣＬＫ２の立
上がり時点Ｔ３０２は時点Ｔ３０４に対してセットアッ
プタイムｔｓｕ３を満たすため、この時点Ｔ３０２でバ
ス同期化回路６０−２がシステムバス信号２０１をラッ
チする。

【０１４１】これと同時に、バス同期化回路６０−２は
システムバス２００から情報処理装置３６内のホストバ
ス１００−２への同期化を行なう。つまり、時点Ｔ３０
１からホストバスクロックＣＬＫ３の立上がり時点Ｔ３
０３までの時間をｔｓｆｔ４とすると、 ｔｓｆｔ４＞ｔｄｌｙ３＋ｔｄｌｙ４＋ｔｓｕ４ とし、かつ、ホストバスクロックＣＬＫ３の周期の最少
規定値、”Ｌ”レベル期間の最少規定値、”Ｈ”レベル
期間の最少規定値を満たすようにホストバスクロックＣ
ＬＫ３の位相シフトを行なう。

【０１４２】ここで、バス同期化回路６０−２は透過型
ラッチとして動作するため、システムバス信号２０１が
時点Ｔ３０４で確定した後、時間ｔｄｌｙ４後の時点Ｔ
３０５でホストバス信号１０１−２が確定する。また、
バス同期化回路６０−２は時点Ｔ３０２でのシステムバ
ス信号２０１の信号レベルを保持する。従って、時点Ｔ
３０１から時間（ｔｄｌｙ３＋ｔｄｌｙ４）後の時点Ｔ
３０５でホストバス信号１０１−２が確定し、ホストバ
スクロックＣＬＫ３の立上がり時点Ｔ３０３は時点Ｔ３
０５に対してセットアップタイムｔｓｕ４を満たすた
め、時点Ｔ３０３で情報処理装置３６の主メモリ１１が
ホストバス信号１０１−２を取り込む。

【０１４３】ここで、この実施例によるバス同期化方式
を用いない場合と比較する。

【０１４４】システムバスクロックＣＬＫ２の位相シフ
トを行なわない場合には、システムバスクロックＣＬＫ
２は時点Ｔ３１１で立ち上がり、この時点でバス同期化
回路６０−１がホストバス信号１０１−１を取り込み、
システムバス２００へシステムバス信号２０１を送出す
る。その後、時間ｔｄｌｙ３後の時点Ｔ３１５でシステ
ムバス信号２０１が確定する。

【０１４５】また、次のシステムバスクロックＣＬＫ２
の立上がり時点Ｔ３１２でバス同期化回路６０−２がシ
ステムバス信号２００を取り込み、ホストバス信号１０
１−２を送出する。ホストバス信号１０１−２は時間ｔ
ｄｌｙ４後の時点Ｔ３１６で確定し、次のホストバスク
ロックＣＬＫ３の立上がり時点Ｔ３１４で情報処理装置
３６の主メモリ１１がホストバス信号１０１−２を取り
込む。

【０１４６】このように、この実施例によるバス同期化
方式によって同期化ロスを削減することにより、時点Ｔ
３０３から時点Ｔ３１４の時間が短縮されることにな
り、その分、情報処理装置３５，３６間のデータ転送性
能が向上する。時点Ｔ３０１における、システムバスク
ロックＣＬＫ２とホストバスクロックＣＬＫ３の位相状
態に対する時間ｔｓｆｔ３，ｔｓｆｔ４の値は、バス同
期化回路６０−１内にテーブルとして保持することなど
が可能である。

【０１４７】

【発明の効果】以上説明したように、本発明によれば、
２つのバスクロック周波数が任意の自然数比であるバス
間で同期化が可能であり、その際に同期化ロスの低減が
可能である。

【０１４８】また、本発明によれば、２つのバスクロッ
クの位相情報を比較し、セットアップタイムを満たさな
い場合のみ位相シフトを行なうため、バス間の位相状態
によらず常に一定の時間位相シフトを行なう従来方式に
比べ、一層同期化ロスの低減が可能である。そのため、
バス間のデータ転送性能が従来方式より向上する。

【０１４９】さらに、本発明によれば、動作周波数が異
なるバスを少なくとも２つ以上有する情報処理装置にお
いて、夫々のバスの上限動作周波数を用いた場合にも、
同期化によるロスを低減することができる。そのため、
例えば、ホストバスの動作周波数とシステムバスの動作
周波数に夫々の上限値を用いることができ、その際、同
期化ロスによるバス間データ転送性能の低下が少ない。
従って、従来よりも高速なクロック周波数で動作するＣ
ＰＵが出荷された場合に現行のシステムバスとの接続が
容易であり、その際に同期化ロスによる情報処理装置の
性能低下が少ない。ホストバスとシステムバスの周波数
比は自然数比であればよく、例えば、５０ＭＨｚ動作の
ＣＰＵと３３．３・・ＭＨｚのシステムバスの接続時に
おいても同期化ロスを低減できる。

【０１５０】また、本発明による情報処理装置または集
積回路は、単一の基準クロックを入力し、複数のバスへ
異なる周波数を供給するため、水晶発振器や発振回路な
どの物量，コストを削減できる。

【０１５１】また、本発明による集積回路によれば、Ｐ
ＬＬを用いて集積回路内部で内部クロックを作成するた
め、外部から直接内部クロックを供給する構成に比べ
て、特殊な製造プロセスを必要としない。また、クロッ
ク生成回路に供給する内部クロックの周波数が向上する
ため、より細かい位相制御が可能となり、その分同期化
ロスの軽減が期待できる。

【０１５２】また、本発明によれば、複数の情報処理装
置が共通のバスを経由してデータの授受を行なう際に、
同期化ロスを低減することができ、その分データ転送性
能の向上が可能である。

【図面の簡単な説明】

【図１】本発明によるバス同期化方式の第１の実施例を
用いた情報処理装置を示すブロック図である。

【図２】従来のバス同期化方式を用いた情報処理装置を
示すブロック図である。

【図３】図２に示した従来のバス同期化方式を説明する
ためのタイミング図である。

【図４】図１に示した情報処理装置の一動作例を示すタ
イミング図である。

【図５】図１に示した情報処理装置の他の動作例を示す
タイミング図である。

【図６】本発明によるバス同期化方式の第２の実施例を
用いた情報処理装置を示すブロック図である。

【図７】図６に示した情報処理装置の一動作を示すタイ
ミング図である。

【図８】図６に示した情報処理装置の他の動作を示すタ
イミング図である。

【図９】図６に示した情報処理装置のさらに他の動作を
示すタイミング図である。

【図１０】図６におけるＣＬＫ２生成回路の一具体例を
示すブロック図である。

【図１１】図１０に示したＣＬＫ２生成回路の各出力信
号のタイミング関係を示す図である。

【図１２】図１０に示したＣＬＫ２生成回路のクロック
ＣＬＫ２の位相シフト動作を示すタイミング図である。

【図１３】図１０におけるバス同期化回路でのＦＲＡＭ
Ｅ＃生成回路の一具体例を示すブロック図である。

【図１４】図１３に示したＦＲＡＭＥ＃生成回路の一動
作を示すタイミング図である。

【図１５】図１３に示したＦＲＡＭＥ＃生成回路の他の
動作を示すタイミング図である。

【図１６】図１３に示したＦＲＡＭＥ＃生成回路のさら
に他の動作を示すタイミング図である。

【図１７】本発明によるバス同期化方式の第３の実施例
を用いた情報処理装置を示すブロック図である。

【図１８】本発明によるバス同期化方式の第４の実施例
を用いた情報処理装置を示すブロック図である。

【図１９】本発明によるバス同期化方式の第５の実施例
を用いた情報処理装置を示すブロック図である。

【図２０】本発明によるバス同期化方式の第６の実施例
を用いた情報処理装置を示すブロック図である。

【図２１】図２０に示した実施例の動作を示すタイミン
グ図である。

【符号の説明】

１０ ＣＰＵ １１ 主メモリ（ＭＥＭ） １００ ホストバス １０１ ホストバス信号 １０２ ホストアドレス信号 １０３ ホストデータ信号 １０４ ホストバス制御信号 ２０ Ｉ／Ｏインタフェース ２１ ＰＣＩターゲット ２００ システムバス（システムバス信号） ２０１ ＰＣＩバス信号 ２０２ ＰＣＩアドレス・データ信号 ２０３ ＰＣＩバス制御信号 ２０４ ＰＣＩバス ３０ 動作モード設定スイッチ ３０１ ＣＬＫ１系モード選択信号 ３０２ ＣＬＫ２系モード選択信号 ３１ バス変換回路 ３２ 集積回路 ３３ ＣＬＫ３生成回路 ３４ ＣＬＫ３系位相情報生成回路 ３４０ ＣＬＫ３系位相情報 ４１ アドレスラッチ ４２ データラッチ ５０ 分周器 ５１ ＣＬＫ１生成回路 ５１０〜５１２ ＣＬＫ１系位相情報 ５１９ ＣＬＫ１系位相情報生成回路 ５２ ＣＬＫ２生成回路 ５２０〜５２２ ＣＬＫ２系位相情報 ５２９ ＣＬＫ２系位相情報生成回路 ５２０−１〜５２０−６ ＣＬＫ２の波形データ ５２１−１〜５２１−６ ＣＬＫ２系位相情報５２１の
波形データ ５２２−１〜５２２−６ ＣＬＫ２系位相情報５２２の
波形データ ５３ 位相切替制御回路 ５３１ 位相シフト期間信号 ５３２ 波形データシフト・ロード切替信号 ５３９ ＡＮＤゲート ５４，５５ シフトレジスタ ５６ データラッチ ５７〜５９ セレクタ ６０ バス同期化回路 ６０１ ＣＬＫ１系位相シフト要求信号 ６０２ ＣＬＫ２系位相シフト要求信号 ６０３ アドレスラッチ制御信号 ６０４ データラッチ制御信号 ６０５ ＣＬＫ３系位相シフト要求信号 ６１ データ保持回路 ６２ ＰＣＩバス制御回路 ６８−１〜６８−４ ＡＮＤゲート ６９−１ オア回路 ８０ 水晶発振器 ８０１ 基準クロック ９０ ＰＬＬ回路 ９１ ＣＬＫ１系ＰＬＬ回路 ９２ ＣＬＫ２系ＰＬＬ回路 ９０１ 内部高速クロック信号 ９１１ ＣＬＫ１系内部高速クロック信号 ９２１ ＣＬＫ２系内部高速クロック信号 ９５ 入力バッファ ９５１ バッファ出力信号

Claims (23)

【特許請求の範囲】
1. 【請求項１】 第１のクロックに同期して動作する第１
   のバスと、第２のクロックに同期して動作する第２のバ
   スとの間でバス信号を授受する際に、前記第１のクロッ
   クと前記第２のクロックとを比較し、その比較結果に基
   づいて、前記第１あるいは第２のクロックの位相の少な
   くとも一方を制御し、同期化ロスを軽減することを特徴
   とする同期化方式。
2. 【請求項２】 第１のクロックに同期して動作する第１
   のバスと、 第２のクロックに同期して動作する第２のバスと、 前記第１のバスと前記第２のバスとの間のバス信号の同
   期化手段と、 前記第１のクロックの位相情報を生成する第１のクロッ
   ク生成手段と、 前記第２のクロックの位相情報を生成する第２のクロッ
   ク生成手段と を有し、 前記バス信号の同期化手段は、前記の第１のクロックの
   位相情報と第２のクロックの位相情報とを比較し、 前記第１のクロック生成手段あるいは前記第２のクロッ
   ク生成手段の少なくとも一方は、前記バス信号の同期化
   手段の比較結果に基づいて、前記第１あるいは第２のク
   ロックを位相変調することにより、前記第１のバスから
   前記第２のバスへのバス信号転送時に発生する同期化ロ
   スを低減することを特徴とするバス同期化方式。
3. 【請求項３】 請求項２において、 前記第１のクロック生成手段及び第２のクロック生成手
   段は、少なくとも１個以上のＰＬＬを用いて基準クロッ
   クから前記第１のクロック，前記第２のクロック及び前
   記基準クロックの公倍数となる内部クロックを発生し、
   さらに、前記内部クロックを分周して前記第１のクロッ
   ク，前記第２のクロックを生成することを特徴とするバ
   ス同期化方式。
4. 【請求項４】 請求項３において、 前記第１，第２のクロックの周波数比は自然数の比の関
   係にあり、前記夫々の自然数は互いに素であることを特
   徴とするバス同期化方式。
5. 【請求項５】 第１のクロックに同期して動作する第１
   のバスと、 第２のクロックに同期して動作する第２のバスと、 前記第１のバスと前記第２のバスとの間のバス信号の同
   期化手段と、 第１のクロック生成手段と、 第１のクロックの位相情報を生成する第１の位相情報生
   成手段と、 第２のクロック生成手段と、 第２のクロックの位相情報を生成する第２の位相情報生
   成手段とを有し、 前記バス信号の同期化手段は、前記の第１のクロックの
   位相情報と前記第２のクロックの位相情報を比較し、 前記第１のクロック生成手段あるいは前記第２のクロッ
   ク生成手段の少なくとも一方は、前記バス信号の同期化
   手段の比較結果に基づいて前記第１あるいは前記第２の
   クロックを位相変調することにより、前記第１のバスか
   ら前記第２のバスへのバス信号転送時に発生する同期化
   ロスを低減することを特徴とするバス同期化方式。
6. 【請求項６】 請求項５において、 前記第１，第２のクロック生成手段と前記第１，第２の
   位相情報生成手段は、少なくとも１個以上のＰＬＬを用
   いて基準クロックから前記第１のクロック，前記第２の
   クロック，前記基準クロックの公倍数となる内部クロッ
   クを発生し、さらに、前記内部クロックを分周して前記
   第１のクロック，前記第２のクロック，前記第１のクロ
   ックの位相情報，前記第２のクロックの位相情報を生成
   することを特徴とするバス同期化方式。
7. 【請求項７】 請求項６において、 前記第１，第２のクロックの周波数比は自然数の比の関
   係にあり、前記夫々の自然数は互いに素であることを特
   徴とするバス同期化方式。
8. 【請求項８】 第１のクロックに同期して動作する第１
   のバスと、 第２のクロックに同期して動作する第２のバスと、 基準クロックの発生手段と、 前記基準クロックを逓倍して前記第１，第２のクロック
   の周波数に対して公倍数にあたる周波数を持つ第３のク
   ロックを発生するＰＬＬと、 前記第３のクロックを分周して前記第１のクロック及び
   第１のクロックの位相情報を出力する第１のクロック生
   成手段と、 前記第３のクロックを分周して前記第２のクロック及び
   第２のクロックの位相情報を出力する第２のクロック生
   成手段と、 前記第１のバス信号をタイミング変換して前記第２のバ
   スへ出力する同期化手段とを有し、 前記同期化手段は、第１のクロックの位相情報と第２の
   クロックの位相情報を比較して、２つの位相情報が特定
   の関係にあるときに位相シフト要求信号をアサートし、 前記第２のクロック生成手段は、前記位相シフト要求信
   号がアクティブの場合には、一定時間後前記第１のバス
   から前記第２のバスへの信号の授受を可能とするよう
   に、前記第２のクロックの位相を変更し、その際に同期
   化ロスを低減することを特徴とするバス同期化方式。
9. 【請求項９】 第１のクロックに同期して動作する第１
   のバスと、 第２のクロックに同期して動作する第２のバスと、 第１のクロック発生回路と、 前記第１のクロックを逓倍し、前記第１，第２のクロッ
   ク周波数に対して公倍数にあたる周波数を持つ第３のク
   ロックを発生する第１のＰＬＬと、 前記第３のクロックを分周して前記第１のクロックの位
   相情報を出力する第１の位相情報生成手段と、 前記第３のクロックを分周して前記第２のクロックの位
   相情報を出力する第２の位相情報生成手段と、 前記第１のクロックを逓倍して前記第１，第２のクロッ
   クの周波数に対して公倍数にあたる周波数を持つ第４の
   クロックを発生する第２のＰＬＬと、 前記第４のクロックを分周して前記第２のクロックを出
   力する第２のクロック生成手段と、 前記第１のバス信号をタイミング変換して前記第２のバ
   スへ出力する同期化手段とを有し、 前記同期化手段は、前記第１，第２のクロック位相情報
   を検出して、２つの位相状態が特定の関係にあるときに
   位相シフト要求信号をアサートし、 前記第１のクロック生成手段は、前記位相シフト要求信
   号がアクティブの場合には、一定時間後前記第２のバス
   から前記第１のバスへの信号の授受を可能とするよう
   に、前記第１のクロックの位相を変更し、 前記第２のクロック生成手段は、前記位相シフト要求信
   号がアクティブの場合には、一定時間後前記第１のバス
   から前記第２のバスへの信号の授受を可能とするように
   第２のクロックの位相を変更することにより、 同期化ロスを低減することを特徴とするバス同期化方
   式。
10. 【請求項１０】 第１のクロックに同期して動作する第
    １のバスと、 第２のクロックに同期して動作する第２のバスと、 前記第１，第２のクロック周波数に対して公倍数にあた
    る周波数を持つ第３のクロックを出力するＰＬＬと、 前記第３のクロックを分周して前記第１のクロックと前
    記第１のクロックの位相情報とを出力する第１のクロッ
    ク供給手段と、 前記第３のクロックを分周して前記第２のクロックと前
    記第２のクロックの位相情報とを出力する第２のクロッ
    ク供給手段と、 前記第１，第２のバス信号をタイミング変換する同期化
    手段とを有し、 前記同期化手段は、前記第１，第２のクロックの位相情
    報を比較して、２つの位相状態が特定関係にあるときに
    位相シフト要求信号をアサートし、 前記第１のクロック生成手段は、前記位相シフト要求信
    号がアクティブの場合には、一定時間後前記第２のバス
    から前記第１のバスへの信号の授受を可能とするよう
    に、前記第１のクロックの位相を変更し、 前記第２のクロック生成手段は、前記位相シフト要求信
    号がアクティブの場合には、一定時間後前記第１のバス
    から前記第２のバスへの信号の授受を可能とするよう
    に、第２のクロックの位相を変更し、 前記位相シフト要求信号によって前記第１，第２のクロ
    ックの位相の少なくとも一方を変更することにより、同
    期化ロスを軽減することを特徴とするバス同期化方式。
11. 【請求項１１】 少なくとも２個以上の同期式バスを経
    由してバス信号の伝達を行なう際、各バスクロックを比
    較し、その結果に基づいて各バスクロックの位相を制御
    することにより、バス信号伝達時の同期化ロスを軽減す
    ることを特徴とするバス同期化方式。
12. 【請求項１２】 第１のクロックに同期して動作する第
    １のバスと、 第２のクロックに同期して動作する第２のバスと、 第３のクロックに同期して動作する第３のバスと、 前記第１のクロックの位相情報を出力する第１のクロッ
    ク生成回路と、 前記第２のクロックの位相情報を出力する第２のクロッ
    ク生成回路と、 前記第３のクロック生成回路と、 前記第３のクロックの位相情報を出力する第３の位相情
    報生成回路と、 前記第１のバスと前記第２のバスとの間のバス信号の同
    期化を行なう第１のバス同期化手段と、 前記第２のバスと前記第３のバスとの間のバス信号の同
    期化を行なう第２のバス同期化手段とを有し、 前記第１のバス信号の同期化手段は、前記の第１のクロ
    ックの位相情報と前記第２のクロックの位相情報と前記
    第３のクロックの位相情報とを比較し、 前記第１，第２，第３のクロック生成手段の少なくとも
    １つは、前記第１のバス信号の同期化手段の比較結果に
    基づいて、前記第１あるいは第２あるいは第３のクロッ
    クを位相変調し、 前記第１のバスから前記第２のバスを経由して、前記第
    ３のバスへのバス信号転送時に発生する同期化ロスを低
    減することを特徴とするバス同期化方式。
13. 【請求項１３】 前記請求項３に記載のバス同期化方式
    により動作する集積回路。
14. 【請求項１４】 前記請求項６に記載のバス同期化方式
    により動作する集積回路。
15. 【請求項１５】 前記請求項８に記載のバス同期化方式
    により動作する集積回路。
16. 【請求項１６】 前記請求項９に記載のバス同期化方式
    により動作する集積回路。
17. 【請求項１７】 前記請求項１０に記載のバス同期化方
    式により動作する集積回路。
18. 【請求項１８】 第１のクロックに同期して動作する第
    １のバスと第２のクロックに同期して動作する第２のバ
    スを有し、請求項３に記載のバス同期化方式を用いたこ
    とを特徴とする情報処理装置。
19. 【請求項１９】 第１のクロックに同期して動作する第
    １のバスと第２のクロックに同期して動作する第２のバ
    スを有し、請求項５に記載のバス同期化方式を用いたこ
    とを特徴とする情報処理装置。
20. 【請求項２０】第１のクロックに同期して動作する第１
    のバスと第２のクロックに同期して動作する第２のバス
    を有し、請求項８に記載のバス同期化方式を用いたこと
    を特徴とする情報処理装置。
21. 【請求項２１】第１のクロックに同期して動作する第１
    のバスと第２のクロックに同期して動作する第２のバス
    を有し、請求項９に記載のバス同期化方式を用いたこと
    を特徴とする情報処理装置。
22. 【請求項２２】第１のクロックに同期して動作する第１
    のバスと第２のクロックに同期して動作する第２のバス
    を有し、請求項１０に記載のバス同期化方式を用いたこ
    とを特徴とする情報処理装置。
23. 【請求項２３】 請求項１２に記載のバス同期化方式を
    使用し、 第１の情報処理装置は前記第１のクロックに同期して動
    作する前記第１のバスを有し、 第２の情報処理装置は前記第３のクロックに同期して動
    作する前記第３のバスを有し、 前記第１，第２の情報処理装置は前記第２のクロックに
    同期して動作する前記第２のバスに接続され、 前記第１の情報処理装置内の前記第１のバスと前記第２
    の情報処理装置内の前記第３のバスとの間でデータ転送
    を行なう際に、バス間の同期化ロスによる性能低下を低
    減したことを特徴とする情報処理システム。