以下、添付図面を参照して本発明を実施するための形態を詳細に説明する。
図1は、本発明の実施形態に係る撮像装置の概略構成を示すブロック図である。全体制御・演算回路3は、撮像装置全体の統括的な駆動・制御を行う。撮像素子1は、全体制御・演算回路3からの制御信号を受け、撮影レンズ7を通過した入射光を取り込み、画像信号に変換して出力する。信号処理部2は、全体制御・演算回路3からの制御信号を受け、撮像素子1から出力される画像信号に対して、信号増幅等の各種の補正や、データの並べ替えなどを行う。
記録部5は、全体制御・演算回路3から出力された画像信号等を記録保持するメモリカード等の記録媒体である。表示部4は、撮影後の画像やライブビュー画像、各種設定画面等を表示する。レンズ駆動部6は、全体制御・演算回路3からの制御信号を受け、撮影レンズ7を駆動する。
<第1の実施形態>
以下、本発明の第1の実施形態について説明する。図2は、第1の実施形態における撮像素子1の構成を示すブロック図である。画素部10は、複数の画素回路100が行列状に配置されて構成される。なお、各画素回路100の構成については後述する。列回路部11は、複数の列回路110を備え、第1の実施形態では画素部10の各画素列に対応して設けられる。なお、各列回路110の構成については後述する。
列回路制御部12は、列回路110に対し各回路素子を制御するための制御信号を供給する。画素制御部13は、各画素回路100に対し、各回路素子を制御するための制御信号を供給する。
図3は、第1の実施形態における撮像素子1の構成を示す等価回路図である。撮像素子1の特徴は、画素からの信号を出力する出力アンプとして働く、画素ソースフォロワのゲインを、比較器111の比較結果に応じて切換え可能な構成にしている点である。画素ソースフォロワのゲイン設定を行うことにより、列アンプを設けずとも信号レベルの増幅率の切り替えが可能となり、列アンプで生じるノイズを廃し、また、画素ソースフォロワで生じたノイズを増幅させずに、高ゲインでの信号読出しを行うことが可能となる。さらに、画素ソースフォロワのゲインを比較器111の比較結果に応じて切り替えることにより、画素毎に独立して、信号レベルに応じたゲインを自動的に選択させることを可能にしている。
各画素回路100は、フォトダイオードなどにより構成された、入射光量に応じた信号電荷を発生する光電変換部101を有する。浮遊拡散層FDは、光電変換部101で生じた電荷を蓄積する、第1の電荷蓄積容量である。転送スイッチ102は、画素制御部13から供給される転送パルスPTXによって、光電変換部101で生じた信号電荷の、浮遊拡散層FDへの転送を制御する。
増幅トランジスタ103は、浮遊拡散層FDを含むゲート入力部に接続された電荷蓄積容量とともに、ソースフォロワアンプである画素ソースフォロワとして機能し、電荷蓄積容量の電圧を増幅して出力する。電圧Vと、容量Cに蓄えられる電荷量Qとの関係式(V=Q/C)より、増幅トランジスタ103のゲート入力部の容量が少ないほど、容量Cに蓄積された電荷量Qに対する画素ソースフォロワの出力電圧は大きくなることがわかる。従って、増幅トランジスタ103のゲート入力部の容量を変化させることにより、画素ソースフォロワのゲインを変化させることができる。
付加容量105は、第2の電荷蓄積容量であり、浮遊拡散層FDと並列に設けられる。容量付加スイッチ104は、付加容量105の接続/切り離しを行う。容量付加スイッチ104をオフすることで付加容量105を浮遊拡散層FDから切り離し、画素ソースフォロワのゲインを向上させることができる。容量付加スイッチ104は、列回路110から供給されるゲイン設定パルスPGAINまたは直接制御パルスPCRによって制御される。
リセットスイッチ106は、浮遊拡散層FDおよび付加容量105の電荷をリセットするために用いられ、画素制御部13から供給される転送パルスPRESによって制御される。選択スイッチ107は、画素制御部13から供給される選択パルスPSELによって、画素回路100と列回路110との接続を制御する。
電流源Iは、列回路110に接続された画素回路100の、画素ソースフォロワの出力電圧に応じて、電流を供給する。
カウンタ120は列回路制御部12に設けられ、信号のアップカウントを行う。カウンタ120から出力されたカウント値COUNTは、列回路部11に設けられた複数の列回路110の第1のメモリ113n及び第2のメモリ113sに共通に入力される。
列回路110には、画素回路100が接続される。ここでは各画素列に1つの列回路110が設けられるものとするが、1つの列回路110が複数の画素回路100に対応していればよく、例えば所定の画素ブロック単位に対応して1つの列回路110を設けるようにしてもよい。
比較器111は、画素回路100から出力された信号電圧Vpixと、参照信号RAMPの高低を比較し、参照信号RAMPの電圧が高い場合はハイレベル、低い場合はローレベルを出力する。第1のメモリ113n及び第2のメモリ113sは、比較器111の出力のハイレベルからローレベルへの遷移を受けて、カウンタ120から入力されたカウント値をデジタル信号値として記憶する。比較器111、カウンタ120、第1のメモリ113n及び第2のメモリ113sによって、アナログ信号である信号電圧Vpixをデジタル信号に変換可能なAD変換回路が構成される。
ゲーテッド・ラッチ回路(以下、ラッチ回路)112は、入力イネーブルパルスPLEがハイレベルの間のみ各端子からの入力を受け付ける。このとき、出力リセットパルスPLRとしてハイレベルが入力されると、ゲイン設定パルスPGAINがローレベルにリセットされる。出力リセットパルスPLRがローレベルの間に比較器111からハイレベルが入力された瞬間、ゲイン設定パルスPGAINがハイレベルに遷移し、出力リセットパルスPLRによってリセットされるまでの間ハイレベルを保持し続ける。ラッチ回路112から出力されるゲイン設定パルスPGAINは、当該列回路110に接続された画素回路100へ供給され、当該画素回路100の容量付加スイッチ104に接続される。
制御切り替えスイッチ114は、容量付加スイッチ104の制御を、ゲイン設定パルスPGAINによる制御から直接制御パルスPCRによる制御に切り替える。直接制御パルスPCRがハイレベルの時は直接制御パルスPCRが、一方、直接制御パルスPCRがローレベルの時はゲイン設定パルスPGAINが、それぞれ容量付加スイッチ104のゲート電極に接続される。
なお、図3では、増幅トランジスタ103と浮遊拡散層FDから成る画素ソースフォロワを、1つの光電変換部101あたり1つずつ備えた構成について説明したが、複数の光電変換部101で、1つの画素ソースフォロワを共有する構成としてもよい。
次に、図4を参照して、第1の実施形態における、撮像素子1の画素回路100からの信号読出し動作について説明する。第1の実施形態における信号読出し動作の特徴は、画素回路100からの信号読出し動作の中で、各画素からの信号に応じた画素ソースフォロワの出力電圧に応じて、画素ソースフォロワのゲインが自動的に設定される点である。この読出し動作により、信号レベルに応じて、画素毎に独立してゲインを設定することを可能にしている。
図4は、画素回路100から信号を読み出す際の駆動タイミングチャートである。信号読出しにおける第1のステップとして、信号の読み出しを行う前の時刻T201から時刻T208の間に、ラッチ回路112および浮遊拡散層FD、付加容量105のリセットを行う。
まず、時刻T201で、入力イネーブルパルスPLEをハイレベルとし、ラッチ回路112の各端子への入力をイネーブル状態とする。そして、時刻T202で、出力リセットパルスPLRをハイレベルとし、ラッチ回路112から出力されるゲイン設定パルスPGAINをローレベルにリセットし、画素回路100の容量付加スイッチ104をオフ状態に統一する。付加容量105は浮遊拡散層FDから切り離され、電荷蓄積容量は低下し、画素ソースフォロワのゲインが、高ゲインである第1のゲインに統一される。
次に時刻T203で、出力リセットパルスPLRをローレベルとする。このときラッチ回路112はゲイン設定パルスPGAINとしてローレベルを保持し続ける。時刻T204で、入力イネーブルパルスPLEをローレベルとし、ラッチ回路112の各端子への入力をディセーブル状態とする。
時刻T205で、選択パルスPSELをハイレベルとし、選択スイッチ107をオンして、画素回路100を列回路110に接続する。また、参照信号RAMPを、AD変換回路の変換レンジの下限に相当する最小の入力電圧Vrmaxに設定する。
時刻T206で、リセットパルスPRESをハイレベルとし、リセットスイッチ106をオンして、浮遊拡散層FDの電荷をリセットする。このとき、直接制御パルスPCRをハイレベルとし、制御切り替えスイッチ114をオンして、付加容量105の電荷も同時にリセットする。時刻T207で、リセットパルスPRESをローレベルとし、リセットスイッチ106をオフして、浮遊拡散層FDと付加容量105の電荷のリセットを終了する。
時刻T208で、直接制御パルスPCRをローレベルとし、制御切り替えスイッチ114をオフして、浮遊拡散層FDから付加容量105を切り離し、画素ソースフォロワのゲインを第1のゲインに設定する。
次に、信号読出しにおける第2のステップとして、時刻T209から時刻T210の間に、浮遊拡散層FDのリセットレベルであるリセット信号RefのAD変換を行う。まず、第1のメモリ113nへの書き込みをイネーブル状態にする。そして、時刻T209から時刻T210の間に、参照信号RAMPとして、電圧がVrmaxから時間に比例して低下するランプ波を入力するのと同時に、カウンタ120でカウント値0からのアップカウントを行う。ランプ波の電圧が画素回路100からの出力電圧Vpixを下回った瞬間、比較器111の出力COMPがローレベルからハイレベルに遷移する。比較器111の出力COMPのローレベルへの遷移を受け、その時点のカウンタ120のカウント値を、リセット信号Refとして第1のメモリ113nに記憶させ、第1のメモリ113nへの書き込みをディセーブル状態にする。
リセット信号RefのAD変換が終了した時刻T210に、参照信号RAMPを、AD変換回路の変換レンジの上限に相当する最小の入力電圧Vrminに設定する。また、カウンタ120のカウント値を最大値にセットする。
次に、信号読出しにおける第3のステップとして、時刻T211から時刻T216の間に、リセット信号Refに対し光電変換部101で蓄積された光信号レベルが上乗せされた光信号SigのAD変換を行う。
まず、時刻T211から時刻T213の間、入力イネーブルパルスPLEをハイレベルとし、ラッチ回路112の各端子への入力をイネーブル状態として、以降に述べるゲイン選択動作を行う。
時刻T211で、転送パルスPTXをハイレベルとし、転送スイッチ102をオンして、光電変換部101に蓄積された電荷を、浮遊拡散層FDに転送する。時刻T212に、転送パルスPTXをローレベルとし、転送スイッチ102をオフして、光電変換部101に蓄積された電荷の、浮遊拡散層FDへの転送を終了する。
比較器111では、画素回路100からの出力電圧Vpixと参照信号RAMPの電圧Vrminを比較する。図4(a)に示すように、出力電圧Vpixが電圧Vrminを下回った場合(すなわち出力電圧VpixがAD変換レンジの上限を超過した場合)、比較器111の出力COMPがハイレベルからローレベルに遷移する。その結果、ラッチ回路112にゲイン設定パルスPGAINとしてハイレベルが保持され、容量付加スイッチ104がオン状態となる。これにより、付加容量105が浮遊拡散層FDに接続され、画素ソースフォロワのゲインが第1のゲインに対して低ゲインである第2のゲインに設定変更される。これにより、画素回路100からの出力電圧Vpixが、AD変換レンジの上限に相当する最小の入力電圧Vrminを上回り、AD変換レンジ内の電圧に変化する。
一方、図4(b)に示すように、出力電圧Vpixが電圧Vrminを下回らなかった場合(すなわち出力電圧VpixがAD変換レンジの上限を超過しなかった場合)、ゲイン設定パルスPGAINはローレベルのままとなる。これにより、画素ソースフォロワは高ゲインである第1のゲインのままとなる。このゲイン設定動作は、信号読出し動作の度に、列回路110それぞれで実施されるため、画素ソースフォロワのゲインは画素毎に設定される。
時刻T213で、入力イネーブルパルスPLEをローレベルとし、ラッチ回路112の各端子への入力をディセーブル状態として、ゲイン選択動作を終了する。
時刻T214で、参照信号RAMPを、AD変換回路の変換レンジの下限に相当する最小の入力電圧Vrmaxに設定する。
第2のメモリ113sへの書き込みをイネーブル状態にし、時刻T215から時刻T216の間に、参照信号RAMPとして、時間に比例して電圧がVrmaxからVrminまで低下するランプ波を入力する。これと同時に、カウンタ120でカウント値0からのアップカウントを行う。ランプ波の電圧が画素回路100からの出力電圧Vpixを下回った瞬間、比較器111の出力COMPがハイレベルからローレベルに遷移する。比較器111の出力COMPのローレベルへの遷移を受け、その時点のカウンタ120のカウント値を、光信号Sigとして第2のメモリ113sに記憶させ、第2のメモリ113sへの書き込みをディセーブル状態にする。
時刻T217で、選択パルスPSELをローレベルとし、選択スイッチ107をオフして、画素回路100を列回路110から切り離す。その後、第1のメモリ113nに記憶されたリセット信号Ref、第2のメモリ113sに記憶された光信号Sigを読み出す。また、ゲインを示す情報であるゲイン判定値GAINとして、ゲイン設定パルスPGAINのレベルがローレベルであれば0、ハイレベルであれば1を読出し、画素からの信号読出し動作を終了する。
以上説明した画素回路100からの信号読出し動作を、所望の画素数の信号を読み出すまで繰り返し、撮像素子1からの一連の信号読出し動作とする。
なお、第1の実施形態では、画素ソースフォロワのゲインを高いゲインである第1のゲインに設定して、ゲイン設定動作を行うようにしたが、第1のゲインに対し、低いゲインである第2のゲインに設定して、ゲイン設定動作を行うようにしてもよい。この場合、AD変換回路のAD変換レンジの上限値に対して第1のゲインG1と第2のゲインG2の比G2/G1を乗算した値に相当する入力電圧に、ゲイン選択動作を行う際の参照信号RAMPを設定し、ゲイン設定動作を行うようにする。その上で、この電圧レベルを下回らない画素について、第2のゲインG2に対して高ゲインである第1のゲインG1に設定変更するよう駆動すればよい。
なお、本読出し動作において、リセット信号Refは、高いゲインである第1のゲインG1で読み出す様に駆動している。これは、のちに述べる補正動作において、高いゲインG1で読み出される信号、すなわち、ノイズがSN比に与える影響の大きい低輝度信号を出力する画素で、リセットレベルのばらつきをより精度良く除去し、補正精度を向上させるためである。
次に、図5を参照して、撮像素子1から読み出した信号の補正処理について説明する。本実施形態の信号読出し動作によって読み出された光信号Sigには、画素毎に、それぞれ2種類の画素ソースフォロワのゲインのどちらかが設定されている。従って、各画素の光信号Sigにかかる総ゲインが一律となる様に補正を行ってから、1フレームの画像信号を生成する必要がある。本補正は、撮像装置の信号処理部2において行うか、あるいは撮像素子1の内部に、本補正を行う補正回路を設けるようにしてもよい。
S101で、信号処理を行った画素数をカウントする不図示のカウンタのカウント値iを1にセットし、S102へ進む。S102で、i番目の画素について、光信号Sig、リセット信号Ref、ゲイン判定値GAINを取得し、S103へ進む。
S103では、ゲイン判定値GAINが0であるかを判定する。0であれば画素ソースフォロワが高いゲインである第1のゲインG1に設定されたと判定してS104へ進み、0でなければ画素ソースフォロワが低いゲインである第2のゲインG2に設定されたと判定してS105へ進む。
S104で、画素ソースフォロワが高いゲインである第1のゲインG1に設定されて読み出された光信号Sigに対して補正演算を行う。光信号Sigからリセット信号Refを減算することで画素ソースフォロワのリセットレベルのばらつき成分を除去し、当該画素における補正後の信号Sとし、S106へ進む。
S105では、画素ソースフォロワが低いゲインである第2のゲインG2に設定されて読み出された光信号Sigに対して補正演算を行う。光信号Sigに対し第1のゲインG1と第2のゲインG2の比G1/G2を乗算することでゲイン補正を行い、その後リセット信号Refを減算することで、当該画素における補正後の信号Sとし、S106へ進む。
S106で、カウント値iの値が、1フレームの総画素数と等しいか判定する。カウント値iが1フレームの総画素数に達していなければS107へ進み、カウント値iが1フレームの総画素数に達していれば補正処理を終了する。S107では、カウント値iに1を加算し、S102へ戻って上記処理を繰り返す。
以上のような補正処理を行うことで、画素ソースフォロワのゲインが各々設定された各画素の光信号Sigから、撮像素子1及び信号処理部2でかかる総ゲインの等しい信号Sを得ることができる。このようにして得た各画素の信号Sを用いて、1フレームの画像信号を生成する。
上記の通り第1の実施形態では、画素ソースフォロワの電荷蓄積容量を画素回路の出力電圧に応じて切り替え可能な構成とすることで、画素ソースフォロワのゲインを画素毎に出力電圧に応じて自動で設定可能な構成とした。これにより、画素毎に独立して、信号レベルに応じたゲイン設定が可能となるとともに、画素毎に、信号レベルに応じてノイズを抑圧することができる。
<変形例>
次に、図6および図7を参照して、本発明の第1の実施形態の変形例について説明する。
図6は、本発明の第1の実施形態の変形例における撮像素子1の構成を示す等価回路図である。本変形例における撮像素子1の、第1の実施形態と異なる特徴は、第1の実施形態の列回路110に対応する読出し回路410を、各々の画素回路400に対応して1つずつ備えるようにした点である。また、これに伴い、信号のラッチ回路112を、各々の画素回路400に対応して1つずつ備えるようにしている。なお、読み出しを行う際に、読出し回路410に接続する画素回路400を選択する必要がないため、第2の実施形態で設けていた選択スイッチ107は、ここでは不要である。
図7は、本変形例における撮像素子1の構成を示すブロック図である。本変形例では各々の画素回路400に対して読出し回路410を設けるため、1画素あたりの回路規模が大きくなる。このような構成において光電変換部101の開口率低下を抑止するため、ここでは、撮像素子1を複数の基板に分割し、分割した基板同士を積層した例を示す。本変形例における撮像素子1の断面図(図7(b)の点線X1-X2)を図7(a)に、上面図を図7(b)及び(c)に示す。ここでは、第1の基板1uと第2の基板1dを積層している。また、複数の画素回路400を行列状に配した画素部40と、画素制御部43とを第1の基板1uに配置している。そして、各画素回路400に対応する複数の読出し回路410を配した読出し回路部41と、読出し回路部41を制御するための制御信号を供給する読出し回路制御部42とを第2の基板1dに配置している。
なお、撮像素子1のその他の構成は、第1の実施形態の撮像素子1と同様であるため、説明を省略する。
本変形例のように、各画素回路400に対して読出し回路410を設けた構成においては、全ての画素回路400からの信号読出しを、並列に同時に行うことができる。このような構成の撮像素子においても、第1の実施形態と同様に、画素ソースフォロワのゲインを、画素毎に出力電圧に応じて自動で設定可能な構成を適用することができる。
<第2の実施形態>
次に、本発明の第2の実施形態について説明する。第2の実施形態では、第1の実施形態における撮像素子1と構成の異なる撮像素子1aを、撮像素子1の代わりに用いる。その他の構成は第1の実施形態と同様であるため、説明を省略する。
第2の実施形態における撮像素子1aの第1の実施形態の撮像素子1と異なる特徴は、画素からの信号を出力する出力アンプとして働く、画素ソースフォロワのゲインを、複数の段階に切換え可能な構成にしている点である。
図8は、第2の実施形態における撮像素子1aの構成を示す等価回路図である。図8では、画素ソースフォロワのゲインを複数の段階に切り替え可能な構成の一例として、画素ソースフォロワのゲインの2段階の切り替えにより、3種のゲインを設定可能な構成としている。
第2の実施形態における画素回路100aは、図3を参照して説明した画素回路100の構成に加えて、さらに、浮遊拡散層FDと並列に設けられた第3の電荷蓄積容量としての付加容量105aと、容量付加スイッチ104aとを有する。容量付加スイッチ104aは、付加容量105aの接続/切り離しを行う。容量付加スイッチ104aをオフすることで付加容量105aを浮遊拡散層FDから切り離し、画素ソースフォロワのゲインを向上させることができる。容量付加スイッチ104は、列回路110aから供給される第1のゲイン設定パルスPGAIN1または直接制御パルスPCRによって制御される。容量付加スイッチ104aは、列回路110aから供給される第2のゲイン設定パルスPGAIN2または直接制御パルスPCRによって制御される。
列回路110aには、画素回路100aが接続される。ゲーテッド・ラッチ回路(以下、ラッチ回路)112から出力されるゲイン設定パルスPGAIN1は、当該列回路110aに接続された画素回路100aへ供給され、当該画素回路100aの容量付加スイッチ104に接続される。ラッチ回路112aは、入力イネーブルパルスPLE2がハイレベルの間のみ各端子からの入力を受け付ける。入力イネーブルパルスPLE2としては、ラッチ回路112と共通の入力イネーブルパルスPLEまたはラッチ回路112から出力されるゲイン設定パルスPGAIN1の遅延信号のいずれかが、入力選択パルスPLESELによって選択的され、入力される。ラッチ回路112aに入力されるゲイン設定パルスPGAIN1は、遅延素子115によって遅延されている。入力イネーブルパルスPLE2がハイレベルの間、出力リセットパルスPLRとしてハイレベルが入力されると、ゲイン設定パルスPGAIN2がローレベルにリセットされる。出力リセットパルスPLRがローレベルの間に比較器111からハイレベルが入力された瞬間、ゲイン設定パルスPGAIN2がハイレベルに遷移し、出力リセットパルスPLRによってリセットされるまでの間ハイレベルを保持し続ける。ラッチ回路112aから出力されるゲイン設定パルスPGAIN2は、当該列回路110aに接続された画素回路100aへ供給され、当該画素回路100aの容量付加スイッチ104aに接続される。
制御切り替えスイッチ114aは、容量付加スイッチ104aの制御を、ゲイン設定パルスPGAIN2による制御から直接制御パルスPCRによる制御に切り替える。直接制御パルスPCRがハイレベルの時は直接制御パルスPCRが、直接制御パルスPCRがローレベルの時はゲイン設定パルスPGAIN2が、それぞれ容量付加スイッチ104aのゲート電極に接続される。
撮像素子1aのその他の構成は、第1の実施形態の撮像素子1と同様であるため、説明を省略する。
次に、図9を参照して、第2の実施形態における、撮像素子1aの画素回路100aからの信号読出し動作について説明する。第2の実施形態における信号読出し動作の、第1の実施形態と異なる特徴は、以下の通りである。すなわち、画素回路100aからの信号読出し動作の中で、各画素からの信号に応じた画素ソースフォロワの出力電圧に応じて、画素ソースフォロワのゲインが自動的に設定される際、画素毎に0段階から2段階のいずれかのゲイン変更が行われる点である。この読出し動作により、画素毎に独立して、信号レベルに応じて複数のゲインから適したゲインを選択し、設定することを可能にしている。
図9は、画素回路100aから信号を読み出す際の駆動タイミングチャートである。信号読出しにおける第1のステップとして、信号の読み出しを行う前の時刻T601から時刻T608の間に、ラッチ回路112,112aおよび浮遊拡散層FD、付加容量105,105aのリセットを行う。
まず、時刻T601で、入力イネーブルパルスPLE及び入力選択パルスPLESELをハイレベルとし、ラッチ回路112,112aの各端子への入力をイネーブル状態とする。そして、時刻T602で、出力リセットパルスPLRをハイレベルとし、ラッチ回路112から出力されるゲイン設定パルスPGAIN1、及びラッチ回路112aから出力されるゲイン設定パルスPGAIN2をローレベルにリセットする。これにより、画素回路100aの容量付加スイッチ104,104aをオフ状態に統一する。付加容量105,105aは浮遊拡散層FDから切り離され、電荷蓄積容量は低下し、画素ソースフォロワのゲインが、高ゲインである第1のゲインに統一される。
次に時刻T603で、出力リセットパルスPLRをローレベルとする。このときラッチ回路112はゲイン設定パルスPGAIN1としてローレベルを保持し続ける。また、ラッチ回路112aはゲイン設定パルスPGAIN2としてローレベルを保持し続ける。時刻T604で、入力イネーブルパルスPLE、入力選択パルスPLESELをローレベルとし、ラッチ回路112,112aの各端子への入力をディセーブル状態とする。
時刻T605で、選択パルスPSELをハイレベルとし、選択スイッチ107をオンして、画素回路100aを列回路110aに接続する。また、参照信号RAMPを、AD変換回路の変換レンジの下限に相当する最小の入力電圧Vrmaxに設定する。
時刻T606で、リセットパルスPRESをハイレベルとし、リセットスイッチ106をオンして、浮遊拡散層FDの電荷をリセットする。このとき、直接制御パルスPCRをハイレベルとし、制御切り替えスイッチ114,114aをオンして、付加容量105,105aの電荷も同時にリセットする。時刻T607で、リセットパルスPRESをローレベルとし、リセットスイッチ106をオフして、浮遊拡散層FDと付加容量105,105aの電荷のリセットを終了する。
時刻T608で、直接制御パルスPCRをローレベルとし、制御切り替えスイッチ114,114aをオフして、浮遊拡散層FDから付加容量105,105aを切り離し、画素ソースフォロワのゲインを第1のゲインに設定する。
次に、信号読出しにおける第2のステップとして、時刻T609から時刻T610の間に、浮遊拡散層FDのリセットレベルであるリセット信号RefのAD変換を行う。なお、時刻T609から時刻T610の動作は、第1の実施形態の時刻T209から時刻T210の動作と同様であるため、説明を省略する。
次に、信号読出しにおける第3のステップとして、時刻T611から時刻T616の間に、リセット信号Refに対し光電変換部101で蓄積された光信号レベルが上乗せされた光信号SigのAD変換を行う。
まず、時刻T611から時刻T613の間、入力イネーブルパルスPLEをハイレベルとし、ラッチ回路112の各端子への入力をイネーブル状態として、以降に述べるゲイン選択動作を行う。
時刻T611で、転送パルスPTXをハイレベルとし、転送スイッチ102をオンして、光電変換部101に蓄積された電荷を、浮遊拡散層FDに転送する。時刻T612に、転送パルスPTXをローレベルとし、転送スイッチ102をオフして、光電変換部101に蓄積された電荷の、浮遊拡散層FDへの転送を終了する。
比較器111では、画素回路100aからの出力電圧Vpixと参照信号RAMPの電圧Vrminを比較する。図9(a)及び(b)に示すように、出力電圧Vpixが電圧Vrminを下回った場合(すなわち出力電圧VpixがAD変換レンジの上限を超過した場合)、比較器111の出力COMPがローレベルからハイレベルに遷移する。その結果、ラッチ回路112にゲイン設定パルスPGAIN1としてハイレベルが保持され、容量付加スイッチ104がオン状態となる。これにより、付加容量105が浮遊拡散層FDに接続され、画素ソースフォロワのゲインが第1のゲインに対して低ゲインである第2のゲインに設定変更され、画素回路100aからの出力電圧Vpixが、より高い電圧に変化する。
一方、図10に示すように、出力電圧Vpixが電圧Vrminを下回らなかった場合(すなわち出力電圧VpixがAD変換レンジの上限を超過しなかった場合)、ゲイン設定パルスPGAIN1はローレベルのままとなる。これにより、画素ソースフォロワは高ゲインである第1のゲインのままとなる。
ゲイン設定パルスPGAIN1の遅延信号はラッチ回路112aに入力されるので、図9(a)、(b)に示すようにゲイン設定パルスPGAIN1がハイレベルへ遷移した場合、ラッチ回路112aの各端子への入力がイネーブル状態となる。この時点で、図9(a)に示すようにまだ出力電圧Vpixが電圧Vrminを下回っていた場合(すなわち出力電圧VpixがAD変換レンジの上限を超過していた場合)、比較器111の出力COMPはローレベルのままとなる。結果、ラッチ回路112aにゲイン設定パルスPGAIN2としてハイレベルが保持され、容量付加スイッチ104aがオン状態となり付加容量105aが浮遊拡散層FDに接続される。これにより、画素ソースフォロワのゲインが第2のゲインに対してさらに低ゲインの第3のゲインに設定変更される。その結果、画素回路100aからの出力電圧Vpixが、AD変換レンジの上限に相当する最小の入力電圧Vrminを上回り、AD変換レンジ内の電圧に変化する。図9(b)に示すように出力電圧Vpixが電圧Vrminを下回らない場合(すなわち出力電圧VpixがAD変換レンジの上限を超過しない場合)は、ゲイン設定パルスPGAIN2はローレベルのままとなる。そのため、画素ソースフォロワのゲインは第2のゲインのままとなる。
このゲイン設定動作は、信号読出し動作の度に、列回路それぞれで実施されるため、出力信号のレベルによって、ゲインが切り替えられる段数は画素毎に異なり、画素ソースフォロワのゲインが、3種類のゲインの中から画素毎にそれぞれ選択され、設定される。
時刻T613で、入力イネーブルパルスPLEをローレベルとし、ラッチ回路112の各端子への入力をディセーブル状態として、ゲイン選択動作を終了する。
時刻T614から時刻T616の動作は、第1の実施形態の時刻T214から時刻T216の動作と同様であるため、説明を省略する。
時刻T617で、選択パルスPSELをローレベルとし、選択スイッチ107をオフして、画素回路100aを列回路110aから切り離す。その後、第1のメモリ113nに記憶されたリセット信号Ref、第2のメモリ113sに記憶された光信号Sigを読み出す。また、ゲインを示す情報であるゲイン判定値GAIN1として、ゲイン設定パルスPGAIN1のレベルがローレベルであれば0、ハイレベルであれば1を読み出す。さらに、ゲインを示す情報であるゲイン判定値GAIN2として、ゲイン設定パルスPGAIN2のレベルがローレベルであれば0、ハイレベルであれば1を読出し、画素回路100aからの信号読出し動作を終了する。
以上に説明した画素回路100aからの信号読出し動作を、所望の画素数の信号を読み出すまで繰り返し、撮像素子1aからの一連の信号読出し動作とする。
次に、図11を参照して、撮像素子1aから読み出した信号の補正処理について説明する。第2の実施形態の信号読出し動作によって読み出された光信号Sigには、画素毎に、それぞれ異なる3種類の画素ソースフォロワのゲインのいずれかが設定されている。従って、各画素の光信号Sigにかかる総ゲインが一律となる様に補正を行ってから、1フレームの画像信号を生成する必要がある。本補正は、撮像装置の信号処理部2において行うか、あるいは撮像素子1aの内部に、本補正を行う補正回路を設けるようにしてもよい。
S201で、信号処理を行った画素数をカウントする不図示のカウンタのカウント値iを1にセットし、S202へ進む。S202で、i番目の画素について、光信号Sig、リセット信号Ref、ゲイン判定値GAIN1,GAIN2を取得し、S203へ進む。
S203では、ゲイン判定値GAIN1が0であるかを判定する。0であれば画素ソースフォロワが高いゲインである第1のゲインG1に設定されたと判定してS204へ進み、0でなければ画素ソースフォロワがそれ以外のゲインに設定されたと判定してS205へ進む。
S204で、画素ソースフォロワが第1のゲインG1に設定されて読み出された光信号Sigに対して補正演算を行う。光信号Sigからリセット信号Refを減算することで画素ソースフォロワのリセットレベルのばらつき成分を除去し、当該画素における補正後の信号Sとし、S208へ進む。
S205では、ゲイン判定値GAIN2が0であるかを判定する。0であれば画素ソースフォロワが第2のゲインG2に設定されたと判定してS206へ進み、0でなければ画素ソースフォロワがさらに低い第3のゲインG3に設定されたと判定してS207へ進む。
S206で、画素ソースフォロワが第2のゲインG2に設定されて読み出された光信号Sigに対して補正演算を行う。光信号Sigに対し第1のゲインG1と第2のゲインG2の比G1/G2を乗算することでゲイン補正を行い、その後リセット信号Refを減算することで、当該画素における補正後の信号Sとし、S208へ進む。
S207では、画素ソースフォロワが第3のゲインG3に設定されて読み出された光信号Sigに対して補正演算を行う。光信号Sigに対し第1のゲインG1と第3のゲインG3の比G1/G3を乗算することでゲイン補正を行い、その後リセット信号Refを減算することで、当該画素における補正後の信号Sとし、S208へ進む。
S208で、カウント値iの値が、1フレームの総画素数と等しいか判定する。カウント値iが1フレームの総画素数に達していなければS209へ進み、カウント値iが1フレームの総画素数に達していれば補正処理を終了する。S209では、カウント値iに1を加算し、S202へ戻って上記処理を繰り返す。
以上のような補正処理を行うことで、画素ソースフォロワのゲインが各々設定された各画素の光信号Sigから、撮像素子1a及び信号処理部2でかかる総ゲインの等しい信号Sを得ることができる。このようにして得た各画素の信号Sを用いて、1フレームの画像信号を生成する。
なお、本第2の実施形態では、2段階のゲイン切り替えにより、3種のゲインを設定可能な構成を例に説明したが、同様に展開することで、2段階に限らず、より多段階のゲイン切り替えが可能な構成に展開することが可能である。
上記の通り本第2の実施形態では、画素ソースフォロワの電荷蓄積容量を複数段階切り替え可能な構成とし、容量を切り替える段数を画素回路の出力電圧に応じて異ならせるようにする。これにより、画素ソースフォロワのゲインを画素毎に出力電圧に応じて自動で設定可能な構成とした。これにより、画素毎に独立して、信号レベルに応じた複数段階のゲイン設定変更が可能となり、画素毎に、信号レベルに応じてノイズを抑圧することができる。
<第3の実施形態>
次に、本発明の第3の実施形態について説明する。第3の実施形態では、第1の実施形態における撮像素子1と構成の異なる撮像素子1bを、撮像素子1の代わりに用いる。その他の構成は第1の実施形態と同様であるため、説明を省略する。
図12は、第3の実施形態における撮像素子1bの構成を示す等価回路図である。第3の実施形態における撮像素子1bの、第1の実施形態の撮像素子1と異なる特徴は、画素からの信号を出力する出力アンプとして働く、画素ソースフォロワのゲインを、段階的にではなく、連続的に変更可能な構成にしている点である。
第3の実施形態における画素回路100bは、図3を参照して説明した画素回路100の付加容量105の代わりに、図12に示すように、MOSキャパシタ108を有する。MOSキャパシタ108の容量が最大となるゲート電圧をVgmax、最小となるゲート電圧をVgminとしたとき、ゲート電圧をVgminとVgmaxの間で連続的に変化させることで、画素ソースフォロワのゲインを連続的に変更することができる。MOSキャパシタ108のゲートは、DAC回路130から供給されるゲイン設定電圧VGAINによって制御される。
カウンタ120bは列回路制御部12に設けられ、信号のアップカウント、ダウンカウントを行う。カウント値COUNTは列回路部11に設けられた複数の列回路110bのメモリ113n,113s,113gに共通に入力される。
列回路110bには、画素回路100bが接続される。比較器111bは、画素回路100bから出力された信号電圧Vpixと、参照信号RAMPの高低を比較し、信号電圧Vpixが低い場合はローレベル、高い場合はハイレベルを出力する。第1のメモリ113n、第2のメモリ113s、第3のメモリ113gは、比較器111bの出力のローレベルからハイレベルへの遷移を受けてカウンタ120bから入力されたカウント値をデジタル信号値として記憶する。
ゲーテッド・ラッチ回路(以下ラッチ回路)112bは、入力イネーブルパルスPLEがハイレベルの間のみ各端子からの入力を受け付ける。このとき、出力リセットパルスPLRとしてハイレベルが入力されると、ゲート電圧保持パルスPVGHがハイレベルにリセットされる。出力リセットパルスPLRがローレベルの間に比較器111bからハイレベルが入力された瞬間、ゲート電圧保持パルスPVGHがローレベルに遷移し、出力リセットパルスPLRによってリセットされるまでの間ローレベルを保持し続ける。ラッチ回路112bから出力されるゲート電圧保持パルスPVGHは、当該列回路110bから画素回路100bに供給されるゲイン設定電圧VGAINの供給線に設けられ、ゲート電圧保持スイッチ117に接続される。
撮像素子1bのその他の構成は、第1の実施形態の撮像素子1と同様であるため、説明を省略する。
次に、図13を参照して、第3の実施形態における、撮像素子1bの画素回路100bからの信号読出し動作について説明する。第3の実施形態による信号読出し動作の特徴は、画素回路100bからの信号読出し動作の中で、各々の画素回路100bからの出力電圧に応じて、画素ソースフォロワのゲインが自動的に設定される際、ゲインが段階的にではなく、連続的に変更される点である。
図13は、画素回路100bから信号を読み出す際の駆動タイミングチャートである。信号読出しにおける第1のステップとして、信号の読み出しを行う前の時刻T901から時刻T908の間に、ラッチ回路112bおよび浮遊拡散層FDのリセットを行う。
まず、時刻T901で、入力イネーブルパルスPLEをハイレベルとし、ラッチ回路112bの各端子への入力をイネーブル状態とする。そして、時刻T902で、DAC回路130からの出力電圧をVgminとした状態で、出力リセットパルスPLRをハイレベルとし、ラッチ回路112bから出力されるゲート電圧保持パルスPVGHをハイレベルにリセットする。これにより、各列回路110bのゲート電圧保持スイッチ117がオン状態となり、各画素回路100bのMOSキャパシタ108に供給されるゲイン設定電圧VGAINがVgminに統一される。従って、MOSキャパシタ108の容量は最小となり、画素ソースフォロワのゲインが最大ゲインに統一される。
時刻T903で、出力リセットパルスPLRをローレベルとする。このときラッチ回路112bはゲート電圧保持パルスPVGHとしてハイレベルを保持し続ける。時刻T904で、入力イネーブルパルスPLEをローレベルとし、ラッチ回路112bの各端子への入力をディセーブル状態とする。
時刻T905で、選択パルスPSELをハイレベルとし、選択スイッチ107をオンして、画素回路100bを列回路110bに接続する。
時刻T906で、リセットパルスPRESをハイレベルとし、リセットスイッチ106をオンして、浮遊拡散層FDの電荷をリセットする。時刻T907で、リセットパルスPRESをローレベルとし、リセットスイッチ106をオフして、浮遊拡散層FDの電荷のリセットを終了する。
次に、信号読出しにおける第2のステップとして、時刻T908から時刻T909の間に、浮遊拡散層FDのリセットレベルであるリセット信号RefのAD変換を行う。まず、第1のメモリ113nへの書き込みをイネーブル状態にする。そして、時刻T908から時刻T209の間に、参照信号RAMPとして、電圧がVrmaxから時間に比例して低下するランプ波を入力するのと同時に、カウンタ120bでカウント値0からのアップカウントを行う。ランプ波の電圧が画素回路100bからの出力電圧Vpixを下回った瞬間、比較器111bの出力COMPがローレベルからハイレベルに遷移する。比較器111bの出力COMPのハイレベルへの遷移を受け、その時点のカウンタ120bのカウント値を、リセット信号Refとして第1のメモリ113nに記憶させ、第1のメモリ113nへの書き込みをディセーブル状態にする。
リセット信号RefのAD変換が終了した時刻T909に、参照信号RAMPを、AD変換回路の変換レンジの上限に相当する最小の入力電圧Vrminに設定する。また、カウンタ120bのカウント値をCmaxにセットする。
時刻T909から時刻T910の動作は、第1の実施形態の時刻T210から時刻T211の動作と同様であるが、カウンタ120bのカウント値は0にセットされる。
次に、信号読出しにおける第3のステップとして、時刻T910から時刻T915の間に、リセット信号Refに対し光電変換部101で蓄積された光信号レベルが上乗せされた光信号SigのAD変換を行う。
まず、時刻T910で、転送パルスPTXをハイレベルとし、転送スイッチ102をオンして、光電変換部101に蓄積された電荷を、浮遊拡散層FDに転送する。時刻T911に、転送パルスPTXをローレベルとし、転送スイッチ102をオフして、光電変換部101に蓄積された電荷の、浮遊拡散層FDへの転送を終了する。
時刻T911から時刻T912の間、入力イネーブルパルスPLEをハイレベルとし、ラッチ回路112bの各端子への入力をイネーブル状態として、以降に述べるゲイン設定動作を行う。
第3のメモリ113gへの書き込みをイネーブル状態にし、時刻T911から時刻T912の間、時間に比例して画素ソースフォロワのゲインを最大から最小に変化させるような電圧波形を、DAC回路130から出力する。
比較器111bでは、画素回路100bからの出力電圧Vpixと参照信号RAMPの電圧波形が比較され、出力電圧Vpixが参照信号RAMPの電圧Vrminを上回った時点で、比較器111bの出力COMPがローレベルからハイレベルに遷移する。その結果、ラッチ回路112bにゲート電圧保持パルスPVGHとしてローレベルが保持され、ゲート電圧保持スイッチ117がオフ状態となり、浮遊拡散層FDに接続されたMOSキャパシタ108の容量が固定され、画素ソースフォロワのゲインが決定される。
一方、図13(b)に示すように、時刻T911の時点で出力電圧Vpixが電圧Vrminを下回っていなければ(すなわち、画素ソースフォロワが最大ゲインであっても出力電圧VpixがAD変換レンジを超過していなければ)、画素ソースフォロワは最大ゲインのまま保持される。それ以外の画素では、図13(a)に示すように、DAC回路130からの出力電圧に従って、時間とともに画素ソースフォロワのゲインが低下していく。そして、出力電圧Vpixが電圧Vrminを上回った時点でMOSキャパシタ108の容量が固定され、画素ソースフォロワのゲインが保持される。
カウンタ120bは時刻T911から時刻T912の間にカウント値Cmaxからカウント値0までのダウンカウントを行う。比較器111bの出力COMPのハイレベルへの遷移を受けて、その時点のカウント値をゲインを示す情報であるゲイン係数Cgainとして第3のメモリ113gに記憶し、第3のメモリ113gへの書き込みをディセーブル状態にする。このゲイン設定動作は、信号読出し動作の度に、列回路110bそれぞれで実施されるため、画素ソースフォロワのゲインは画素毎に設定される。
時刻T912で、入力イネーブルパルスPLEをローレベルとし、ラッチ回路112bの各端子への入力をディセーブル状態として、ゲイン設定動作を終了する。
時刻T913で、参照信号RAMPを、AD変換回路の変換レンジの下限に相当する最小の入力電圧Vrmaxに設定する。
第2のメモリ113sへの書き込みをイネーブル状態にし、時刻T914から時刻T915の間に、参照信号RAMPとして、時間に比例して電圧がVrmaxからVrminまで低下するランプ波を入力する。これと同時に、カウンタ120bでカウント値0からのアップカウントを行う。ランプ波の電圧が画素回路100bからの出力電圧Vpixを下回った瞬間、比較器111bの出力COMPがローレベルからハイレベルに遷移する。比較器111bの出力COMPのハイレベルへの遷移を受け、その時点のカウンタ120bのカウント値を、光信号Sigとして第2のメモリ113sに記憶させ、第2のメモリ113sへの書き込みをディセーブル状態にする。
時刻T916で、選択パルスPSELをローレベルとし、選択スイッチ107をオフして、画素回路100bを列回路110bから切り離す。その後、第1のメモリ113nに記憶されたリセット信号Ref、第2のメモリ113sに記憶された光信号Sig、第3のメモリ113gに記憶されたゲイン係数Cgainを読み出し、画素回路100bからの信号読出し動作を終了する。
以上に説明した画素回路100bからの信号読出し動作を、所望の画素数の信号を読み出すまで繰り返し、撮像素子1bからの一連の信号読出し動作とする。
なお、第3の実施形態では、画素ソースフォロワのゲインを最大ゲインに設定して、ゲイン設定動作を行うようにしたが、画素ソースフォロワのゲインを最小ゲインに設定して、ゲイン設定動作を行うようにしてもよい。この場合、時刻T911から時刻T912の間、時間に比例して画素ソースフォロワのゲインを最小から最大に変化させるような電圧波形を、DAC回路130から出力して、ゲイン設定動作を行うようにする。画素ソースフォロワのゲインが最大ゲインに設定されても、AD変換回路の変換レンジの上限に相当する最小の入力電圧Vrminを下回らない画素については、画素ソースフォロワのゲインを最大ゲインに設定した状態で、以降の信号読出し動作を行えばよい。
次に、図14を参照して、撮像素子1bから読み出した信号の補正処理について説明する。第3の実施形態の信号読出し動作によって読み出された光信号Sigは、画素毎に、それぞれ異なる画素ソースフォロワのゲインが設定されている。従って、各画素の光信号Sigにかかる総ゲインが一律となる様に補正を行ってから、1フレームの画像信号を生成する必要がある。本補正は、撮像装置の信号処理部2において行うか、あるいは撮像素子1bの内部に、本補正を行う補正回路を設けるようにしてもよい。
S301で、信号処理を行った画素数をカウントする不図示のカウンタのカウント値iを1にセットし、S302へ進む。S302で、i番目の画素について、光信号Sig、リセット信号Ref、ゲイン係数Cgainを取得し、S303へ進む。
S303では、ゲイン係数Cgainが0であるかを判定する。0であれば画素ソースフォロワが最大ゲインに設定されたと判定してS304へ進み、0でなければ画素ソースフォロワがより低いゲインに設定されたと判定してS305へ進む。
S304で、画素ソースフォロワが最大ゲインに設定されて読み出された光信号Sigに対して補正演算を行う。光信号Sigからリセット信号Refを減算することで画素ソースフォロワのリセットレベルのばらつき成分を除去し、当該画素における補正後の信号Sとし、S306へ進む。
S305では、画素ソースフォロワがより低いゲインに設定されて読み出された光信号Sigに対して補正演算を行う。最大ゲインをGmax、最小ゲインをGminとし、ゲイン係数Cgainから、式(1)に従って当該画素の光信号Sig読出し時の画素ソースフォロワのゲインGsigを求める。これを式(2)に従って最大ゲインとの比を光信号Sigに対して乗算することでゲイン補正を行い、その後、リセット信号Refを減算することで、当該画素における補正後の信号Sとし、S306へ進む。
Gsig = (Gmax - Gmin)* Cgain / Cmax + Gmin …(1)
S = Gmax / Gsig * Sig - Ref …(2)
S306で、カウント値iの値が、1フレームの総画素数と等しいか判定する。カウント値iが1フレームの総画素数に達していなければS307へ進み、カウント値iが1フレームの総画素数に達していれば補正処理を終了する。S307では、カウント値iに1を加算し、S302へ戻って上記処理を繰り返す。
以上のような補正処理を行うことで、画素ソースフォロワのゲインが各々設定された各画素の光信号Sigから、撮像素子1bおよび信号処理部2でかかる総ゲインの等しい信号Sを得ることができる。このようにして得た各画素の信号Sを用いて、1フレームの画像信号を生成すればよい。
上記の通り第3の実施形態によれば、浮遊拡散層の容量を画素の出力電圧に応じて連続的に変更することにより、画素ソースフォロワのゲインを画素毎に設定可能な構成とした。これにより、画素回路内に設けた増幅手段によって、画素毎に独立して、信号レベルに応じた連続的なゲイン変更が可能となり、画素毎に、信号レベルに応じてノイズを抑圧することができる。
<第4の実施形態>
次に、本発明の第4の実施形態について説明する。第4の実施形態では、第1の実施形態における撮像素子1と構成の異なる撮像素子1cを、撮像素子1の代わりに用いる。その他の構成は第1の実施形態と同様であるため、説明を省略する。
第4の実施形態における、第1の実施形態と異なる特徴は、第1のゲインおよび第2のゲインの双方で、リセット信号Refの読み出しを行う点である。画素回路100において、浮遊拡散層FD及び付加容量105の電荷がリセットされた状態のポテンシャルが異なる場合、浮遊拡散層FDに付加容量105が接続された状態と、接続されない状態とで、リセット信号Refのレベルは変化する。従って、リセットレベルのばらつきをより精度良く除去するために、第4の実施形態では、第1のゲインおよび第2のゲインの双方で、リセット信号Refの読み出しを行うようにする。
図15は、第3の実施形態における撮像素子1cの構成を示す等価回路図である。第4の実施形態における撮像素子1cは、第1のゲイン及び第2のゲインの双方のリセット信号を記憶する。そのために、列回路110cが第1、第2のメモリ113n,113sに加えて、同様の機能を備えた第3のメモリ118を備えた点が、第1の実施形態と異なる。撮像素子1cのその他の構成は、第1の実施形態の撮像素子1と同様であるため、説明を省略する。
次に、図16を参照して、第4の実施形態における、撮像素子1cの画素回路100からの信号読出し動作について説明する。
時刻T1501より前に行われる動作は、図4に示した時刻T201から時刻T205までの動作と同様である。時刻T1501で、リセットパルスPRESをハイレベルとし、リセットスイッチ106をオンして、浮遊拡散層FDの電荷をリセットする。このとき、直接制御パルスPCRをハイレベルとし、制御切り替えスイッチ114をオンして、付加容量105の電荷も同時にリセットする。時刻T1502で、リセットパルスPRESをローレベルとし、リセットスイッチ106をオフして、浮遊拡散層FDと付加容量105の電荷のリセットを終了する。
時刻T1503から時刻T1504の間、直接制御パルスPCRをハイレベルに保つ。そして、各画素の制御切り替えスイッチ114がオンされた状態で、低ゲインである第2のゲインにより、浮遊拡散層FDのリセットレベルである第2のリセット信号Ref2のAD変換を行う。さらに、第3のメモリ118への書き込みをイネーブル状態にし、時刻T1503から時刻T1504の間に、参照信号RAMPとして、電圧がVrmaxから時間に比例して低下するランプ波を入力する。このランプ波の入力と同時に、カウンタ120でカウント値0からのアップカウントを行う。ランプ波の電圧が画素回路100からの出力電圧Vpixを下回った瞬間、比較器111の出力COMPがハイレベルからローレベルに遷移する。比較器111の出力COMPのローレベルへの遷移を受け、その時点のカウンタ120のカウント値を、第2のリセット信号Ref2として第3のメモリ118に記憶させ、第3のメモリ118への書き込みをディセーブル状態にする。時刻T1504で、カウンタ120のカウント値を0にリセットする。
時刻T1505で、参照信号RAMPを、AD変換回路の変換レンジの下限に相当する最大の入力電圧Vrmaxに設定する。時刻T1506で、直接制御パルスPCRをローレベルとし、制御切り替えスイッチ114をオフして、浮遊拡散層FDから付加容量105を切り離し、画素ソースフォロワのゲインを第2のゲインに対して高ゲインである第1のゲインに設定する。
時刻T1507から時刻T1508の間に、第1のゲインにより、浮遊拡散層FDのリセットレベルである第1のリセット信号Ref1のAD変換を行う。まず、第1のメモリ113nへの書き込みをイネーブル状態にする。そして、時刻T1507から時刻T1508の間に、参照信号RAMPとして、時刻T1503から時刻T1504に入力したものと同様のランプ波を入力するのと同時に、カウンタ120でカウント値0からのアップカウントを行う。ランプ波の電圧が画素回路100からの出力電圧Vpixを下回った瞬間、比較器111の出力COMPがハイレベルからローレベルに遷移する。比較器111の出力COMPのローレベルへの遷移を受け、その時点のカウンタ120のカウント値を、リセット信号Refとして第1のメモリ113nに記憶させ、第1のメモリ113nへの書き込みをディセーブル状態にする。
時刻T1509以降は、不図示ではあるが、図4の時刻T210から時刻T217までと同様の動作を行い、光信号SigのAD変換を行う。その後、第1のメモリ113nに記憶された第1のリセット信号Ref1、第2のメモリ113sに記憶された光信号Sig、第3のメモリ118に記憶された第2のリセット信号Ref2を読み出す。また、ゲイン判定値GAINとして、ゲイン設定パルスPGAINのレベルがローレベルであれば0、ハイレベルであれば1を読出し、画素回路100からの信号読出し動作を終了する。
以上説明した画素回路100からの信号読出し動作を、所望の画素数の信号を読み出すまで繰り返し、撮像素子1cからの一連の信号読出し動作とする。
以上の読出し動作により、第1のゲインによる第1のリセット信号Ref1、および、第2のゲインによる第2のリセット信号Ref2の双方を得ることができる。
次に、図17を参照して、撮像素子1cから読み出した信号の補正処理について説明する。第4の実施形態の信号読出し動作によって読み出された光信号Sigは、画素毎に、それぞれ2種類の画素ソースフォロワのゲインのどちらかが設定されている。従って、第4の実施形態では、第1のゲイン及び第2のゲインのどちらが設定されていたかによって、光信号Sigから減算するリセット信号を、第1のリセット信号Ref1、第2のリセット信号Ref2の中から選択する。
S401で、信号処理を行った画素数をカウントする不図示のカウンタのカウント値iを1にセットし、S402へ進む。S402で、i番目の画素について、光信号Sig、リセット信号Ref1、リセット信号Ref2、ゲイン判定値GAINを取得し、S403へ進む。
S403で、ゲイン判定値GAINが0であるかを判定する。0であれば画素ソースフォロワが高いゲインである第1のゲインG1に設定されたと判定してS404へ進み、0でなければ画素ソースフォロワが低いゲインである第2のゲインG2に設定されたと判定してS405へ進む。
S404では、画素ソースフォロワが高いゲインである第1のゲインG1に設定されて読み出された光信号Sigに対して補正演算を行う。第1のゲインで読み出された第1のリセット信号Ref1を、光信号Sigから減算することで画素ソースフォロワのリセットレベルのばらつき成分を除去し、当該画素における補正後の信号Sとし、S406へ進む。
S405では、画素ソースフォロワが低いゲインである第2のゲインに設定されて読み出された光信号Sigに対して補正演算を行う。第2のゲインで読み出された第2のリセット信号Ref2を、光信号Sigから減算することで画素ソースフォロワのリセットレベルのばらつき成分を除去する。その後、光信号Sigに対し第1のゲインG1と第2のゲインG2の比G1/G2を乗算することでゲイン補正を行うことで、当該画素における補正後の信号Sとし、S406へ進む。
S406及びS407の動作は、第1の実施形態において図5のS106及びS107で説明した動作と同様であるため、説明を省略する。
以上のような補正処理を行うことで、画素ソースフォロワのゲインが各々設定された各画素の光信号Sigから、撮像素子1c及び信号処理部2でかかる総ゲインの等しい信号Sを得ることができる。このようにして得た各画素の信号Sを用いて、1フレームの画像信号を生成すればよい。
上記の通り第4の実施形態では、画素回路内に設けた増幅手段によって、画素ソースフォロワのゲインを画素毎に設定可能な構成とし、設定可能な各ゲインで画素ソースフォロワのリセットレベルを読み出すようにした。これにより、信号レベルに応じて独立してゲインが設定された各画素の信号に対し、精度の高いリセットレベルの補正を行うことが可能となり、ノイズをさらに抑圧可能にした固体撮像素子を提供可能である。
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
例えば、第2~第4の実施形態については、上述した第1の実施形態の変形例と同様の変形が可能である。