JP6995971B2 - 半導体デバイス及び半導体デバイスを製造する方法 - Google Patents
半導体デバイス及び半導体デバイスを製造する方法 Download PDFInfo
- Publication number
- JP6995971B2 JP6995971B2 JP2020500626A JP2020500626A JP6995971B2 JP 6995971 B2 JP6995971 B2 JP 6995971B2 JP 2020500626 A JP2020500626 A JP 2020500626A JP 2020500626 A JP2020500626 A JP 2020500626A JP 6995971 B2 JP6995971 B2 JP 6995971B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- substrate
- source
- via hole
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 167
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000000034 method Methods 0.000 title description 19
- 239000000758 substrate Substances 0.000 claims description 64
- 229910052751 metal Inorganic materials 0.000 claims description 47
- 239000002184 metal Substances 0.000 claims description 47
- 238000005530 etching Methods 0.000 claims description 15
- 230000004888 barrier function Effects 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 117
- 230000008569 process Effects 0.000 description 13
- 229910002601 GaN Inorganic materials 0.000 description 11
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 9
- 230000017525 heat dissipation Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 230000005533 two-dimensional electron gas Effects 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 1
- -1 nickel metals Chemical class 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
優先権の主張
本出願は、２０１７年１０月１６日に出願された中国特許出願第２０１７１０９５９８３４．９号の優先権を主張し、上述した中国特許出願によって開示された内容の全文を本出願の一部としてここに引用する。
本出願は、２０１７年１０月１６日に出願された中国特許出願第２０１７１０９５９８３４．９号の優先権を主張し、上述した中国特許出願によって開示された内容の全文を本出願の一部としてここに引用する。
本発明は、半導体技術の分野に関し、詳細には、半導体デバイス及び半導体デバイスを製造する方法に関する。
ケイ素の第１世代半導体及びヒ化ガリウムの第２世代半導体と比較して、窒化ガリウムの半導体材料は、バンドギャップが広い、電子飽和ドリフト速度が高い、破壊電界強度が高い、及び高温に耐えることができる等、多くの利点を有し、それにより、高温、高圧、高周波数及び高出力を有する電子デバイスの製造により好適である。上述した利点に起因して、窒化ガリウムは、広範な応用の可能性があり、半導体産業の分野においてその研究が注目を浴びている。
窒化ガリウムの高電子移動度トランジスタ（ＨＥＭＴ）は、ＡｌＧａＮ／ＧａＮヘテロ接合部において２次元電子ガスを使用して形成される窒化ガリウムデバイスであり、高周波数、高電圧及び高出力の分野に応用することができる。窒化ガリウムデバイスのパッケージングプロセス中、デバイスの利得を増大させ接地抵抗を低減させるために、一般に、ビアホール構造が使用される。
目下、窒化ガリウムデバイスのビアホールの位置分布には主に２つの形態がある。一方の形態は、活性領域の同じ側においてソース金属ＰＡＤ領域にビアホールを設けるというものである。他方の形態は、各活性領域におけるソースがビアホールを通して直接接地されるように、活性領域のソースの下方にビアホールを設けるというものである。こうした構造により、活性領域におけるソース－接地距離が低減し、それにより接地抵抗が低減する。
機械知能の開発により、チップに対するサイズ要件がより重要となるため、チップサイズをより小さくすることが、最新の半導体業界が注目している問題となった。現行の窒化ガリウム半導体分野において、小さいゲート幅を有するデバイスが必要とされる場合、ビアホールの間の距離は通常低減し、それにより、デバイスの放熱性能が大幅に低下する結果となり、相互インダクタンスまでももたらす可能性があり、それはデバイス性能に影響を与える。
これに鑑みて、本発明の実施形態の目的は、上記問題を解決するために、半導体デバイス及び半導体デバイスを製造する方法を提供することである。
本発明によって提供される技術的解決法は、以下の通りである。
活性領域とこの活性領域の外側に位置する不活性領域とを備える半導体デバイスであって、
基板と、
基板の一方の側に形成された半導体層であって、活性領域に配置された第１の半導体層と不活性領域に配置された第２の半導体層とを備える半導体層と、
活性領域に形成されかつ半導体層の基板から離れる側に配置されたソース、ドレイン及びゲートであって、第２の半導体層は、ソースの少なくとも一端に近接する不活性領域に配置されている、ソース、ドレイン及びゲートと、
基板、第１の半導体層の少なくとも一部及び第２の半導体層の少なくとも一部を貫通するビアホールと、
を備える、半導体デバイス。
基板と、
基板の一方の側に形成された半導体層であって、活性領域に配置された第１の半導体層と不活性領域に配置された第２の半導体層とを備える半導体層と、
活性領域に形成されかつ半導体層の基板から離れる側に配置されたソース、ドレイン及びゲートであって、第２の半導体層は、ソースの少なくとも一端に近接する不活性領域に配置されている、ソース、ドレイン及びゲートと、
基板、第１の半導体層の少なくとも一部及び第２の半導体層の少なくとも一部を貫通するビアホールと、
を備える、半導体デバイス。
さらに、基板の面に対するビアホールの投影は、この基板のこの面に対するソースの投影と部分的にオーバーラップする。
さらに、ソースの少なくとも一端は凹状構造として配置され、基板の面に対するビアホールの投影は、この基板のこの面に対するソースの投影とオーバーラップしないか又は部分的にオーバーラップする。
さらに、ソース及び第２の半導体層の基板から離れる面に相互接続金属層が配置されている。
さらに、第１の半導体層及び第２の半導体層の基板から離れる側のビアホールに対応する位置に、バリア層が配置されている。
さらに、ソース、第２の半導体層及びバリア層の基板から離れる側の面に、相互接続金属層が配置されている。
さらに、ソースは、半導体デバイスの基板から離れる側の面に形成され、又は、ソースを収容する凹部が、半導体層の基板から離れる側に配置され、このソースはこの凹部内に配置されている。
さらに、ソースは凹部内に形成され、第２の半導体層に配置されたビアホールの底面と半導体層の基板から離れる面との間の高さの差は、２５０ｎｍ以下である。
さらに、ソースの２つの端部の各々に１つの上記ビアホールが設けられ、ソースの２つの端縁に設けられた２つの上記ビアホールの間の距離は、ゲートの幅の１／４以上である。
さらに、ビアホールの容積の１／６～５／６が、第２の半導体層内に配置されている。
さらに、第２の半導体層の縁は弧状である。
さらに、第２の半導体層は、相互接続金属層と不活性領域とがオーバーラップする領域における半導体層の一部である。
本発明は、半導体デバイスを製造する方法であって、
基板を準備することと、
基板の一方の側に半導体層を形成して活性領域及び不活性領域を形成することであって、半導体層は、活性領域に配置された第１の半導体層と不活性領域に配置された第２の半導体層とを備えることと、
活性領域において半導体層の基板から離れる側にソース、ドレイン及びゲートを形成することと、
ソースの半導体層から離れる側と第２の半導体層の基板から離れる側とに相互接続金属層を形成することと、
基板の半導体層から離れる側から、基板、第１の半導体層の少なくとも一部、及び第２の半導体層の少なくとも一部を貫通するビアホールを形成することと、
を含む、半導体デバイスを製造する方法を更に提供する。
基板を準備することと、
基板の一方の側に半導体層を形成して活性領域及び不活性領域を形成することであって、半導体層は、活性領域に配置された第１の半導体層と不活性領域に配置された第２の半導体層とを備えることと、
活性領域において半導体層の基板から離れる側にソース、ドレイン及びゲートを形成することと、
ソースの半導体層から離れる側と第２の半導体層の基板から離れる側とに相互接続金属層を形成することと、
基板の半導体層から離れる側から、基板、第１の半導体層の少なくとも一部、及び第２の半導体層の少なくとも一部を貫通するビアホールを形成することと、
を含む、半導体デバイスを製造する方法を更に提供する。
さらに、本方法は、
相互接続金属を形成する前に、半導体層の基板から離れる側にエッチングストップ層を形成することであって、このエッチングストップ層はビアホールの上方に配置されること、
を更に含む。
相互接続金属を形成する前に、半導体層の基板から離れる側にエッチングストップ層を形成することであって、このエッチングストップ層はビアホールの上方に配置されること、
を更に含む。
本発明の実施形態では、ビアホールはソースの下方に設けられ、その一部は不活性領域に配置される。その結果、小型サイズのデバイスが製造される場合、ビアホールの一部が不活性領域にあるため、デバイスのサイズの低減に起因してビアホール間の距離が低減する場合であっても、その距離は、デバイスのサイズ要件を依然として満足させることができ、プロセスの難易度を増大させることなく、デバイスサイズを低減させることができる。同時に、上記距離は、デバイスの放熱に影響を与えず、かつ接地インダクタンスを増大させず、一方で、デバイスの性能を向上させることができる。
本発明の目的、特徴及び利点をより明白かつ理解可能とするために、好ましい実施形態について、添付図面とともに詳細に説明する。
本発明の実施形態の技術的解決法をより明確に例示するために、実施形態で使用する図面について以下簡単に説明する。以下の図面は、本発明の幾つかの特定の実施形態のみを例示しており、したがって、範囲を限定するものとしてみなされるべきではないということが理解されるべきである。当業者であれば、他の関連する図面もまた、発明の技能を行使することなくこれらの図面に従って得ることができる。
本発明の実施形態における技術的解決法について、添付図面を参照して以下に明確にかつ完全に説明する。明らかに、記載する実施形態は、本発明の実施形態の全てではなく単に一部である。本明細書に記載し図面に例示する本発明の実施形態の構成要素は、概して、様々な異なる構成で配置し設計することができる。したがって、図面における本発明の実施形態の以下の詳細な説明は、本発明の範囲を限定するようには意図されておらず、単に、本発明の好ましい実施形態に言及するものである。当業者が発明の技能を行使することなく本発明の実施形態に基づいて得る他の全ての実施形態が、本発明の範囲内にある。
以下の図面において同様の参照数字及び文字は同様の項目を示すことが留意されるべきである。したがって、図面において或る項目が定義されると、後続する図面においてその項目を更に定義し説明する必要はない。
本発明者らは、ビアホールが金属ＰＡＤ領域に設けられている構造により、デバイスの放熱に対するビアホールの影響が低減するが、活性領域の電流の全体の流れ方向が同じになりかつ分散されず、その結果、活性領域の金属フィンガーの間に相互インダクタンスがもたらされる、ということが分かった。さらに、こうした構造により、活性領域におけるソース－接地距離が増大し、すなわち、ソースの接地抵抗が増大し、それにより、デバイスの利得等、性能が影響を受ける。デバイスのサイズを低減させるためにビアホールの直径が低減する場合、デバイスの接地インダクタンスは直接増大し、プロセスの難易度が大幅に増大し、これは、製造応用によい結果をもたらさない。
これに鑑みて、本出願の一実施形態は、半導体デバイス１００を提供する。図１～図３に示すように、半導体デバイス１００は、基板１１０、半導体層１２０、ソース１３０、ドレイン１４０及びゲート１５０を備える。
図１を参照すると、半導体デバイス１００は、活性領域１０及び不活性領域２０を備える。半導体層１２０は、活性領域１０における第１の半導体層と不活性領域２０における第２の半導体層１２１とを備える。第２の半導体層１２１は、ソースの少なくとも一端に近接する、不活性領域２０における或る特定の領域の半導体層である。活性領域１０の下方の２次元電子ガス、電子又は正孔が存在するのは、半導体デバイス１００の動作領域である。不活性領域２０の下方の２次元電子ガス、電子又は正孔が、ＭＥＳＡエッチングプロセス、イオン注入プロセス又は酸化分離プロセスによって排除又は分離されるのは、半導体デバイス１００の内部動作領域ではない。
図３を参照すると、基板１１０は、ケイ素、サファイア、炭化ケイ素、ヒ化ガリウムのうちの１種の材料から形成することができ、半導体層１２０は、窒化ガリウム、窒化アルミニウムガリウム又は窒化インジウムガリウムのうちの１種又は組合せから形成することができる。半導体層１２０を形成するプロセスにおいて、ソース１３０の一端又は両端に近接する不活性領域２０における或る特定の領域の第２の半導体層１２１を貫通するように、ビアホール１３１の少なくとも一部が形成される。
半導体層１２０の基板１１０から離れる側に、ソース１３０、ドレイン１４０及びゲート１５０が形成される。ソース１３０及びドレイン１４０は、金属材料、又は複数種の金属材料の複合材料とすることができる。ゲート１５０は、単層金属ゲート、又は２層金属若しくは多層ゲートの積層体の構造とすることができる。ソース１３０及びドレイン１４０は、オーミック接触電極とすることができ、ゲート１５０は、ショットキー接触電極とすることができる。ソース１３０及びドレイン１４０は、交互に配置することができ、ゲート１５０は、ソース１３０とドレイン１４０との間に櫛歯状形態で分散される。
図１～図４に更に示すように、半導体デバイス１００は、ソースに対応しかつ基板１１０と半導体層の少なくとも一部とを貫通するビアホールを更に備える。特定の実施形態では、ソース１３０は、半導体層１２０の基板１１０から離れる側の面に形成することができ、基板１１０の面に対するビアホール１３１の投影は、基板の面に対するソース１３０の投影と部分的にオーバーラップする。ソース１３０は、ストリップ形状とすることができ、ビアホール１３１は、ソース１３０の下方で半導体層１２０を貫通する。同時に、ビアホール１３１は、第２の半導体層１２１を貫通することができる。
半導体デバイス１００の活性領域１０に、複数のソース１３０、複数のドレイン１４０及び複数のゲート１５０を配置することができる。対応して、ソース１３０の各々に、ビアホール１３１を設けることができ、ビアホール１３１の数は、実際の要件に従って決定することができる。本出願の実施形態におけるビアホール１３１の一部は、第２の半導体層１２１に配置され、すなわち、ビアホール１３１の一部は、不活性領域２０における第２の半導体層１２１に配置される。ビアホール１３１は、ソース１３０の２つの端部それぞれに設けることができ、２つのビアホール１３１は、ともに、不活性領域２０の第２の半導体層１２１に部分的に配置され、その結果、デバイスのサイズを低減させるために２つのビアホール１３１が互いに近づく場合であっても、ビアホール１３１の一部を不活性領域２０に配置し、２つのビアホール１３１の間の間隔を制御することにより、２つのビアホール１３１の間に相互インダクタンスは発生しない。
ソース１３０を形成するためにオーミック金属を製造するプロセスにおいて、オーミック金属は、活性領域１０においてソース領域のみを覆うことができ、又は、不活性領域２０の第２の半導体層１２１の領域もまた覆うことができることを理解することができる。ソース１３０の上面形状は、（例えば、図２において構造１３０によって示すように）規則的な４つの辺を有するストリップ形状とすることができる。オーミック金属が活性領域１０におけるソース領域のみを覆う場合、ソース１３０は、不活性領域２０に近接する一端又は両端において活性領域におけるビアホール１３１の形状に一致する凹状構造も有することができる。（例えば、図５に示すように）凹状構造から露出する半導体層１２２の形状は、後に形成されるビアホール１３１の形状と同じであり、半導体層１２２の面積は、活性領域１０におけるビアホール１３１の断面積以上である。基板の面に対するビアホール１３１の投影は、基板の面に対するソース１３０の投影とオーバーラップしないか、又は部分的にオーバーラップする。
オーミック金属製造が完了した後、ビアホール１３１に対応する位置において半導体層１２０の基板１１０から離れる側に、バリア層１３２を形成することができる。バリア層１３２の形状は、ビアホール１３１の断面形状と一致し、面積は、その位置におけるビアホール１３１の接触面の面積以上である。バリア層１３２の材料は、１種の金属、又は複数種の金属の複合材料を採用することができ、例えば、バリア層は、金、タングステン、白金、チタン、ニッケル金属のうちの１種又は組合せを使用することによって形成することができる。確実に、相互接続金属層１３３を直接製造するために、このステップは省略することもできる。相互接続金属層１３３は、基板１１０から離れる半導体層１２０の活性領域１０においてソース１３０の上を、かつ不活性領域２０の第２の半導体層１２１の上を覆うことができる。ソース１３０が凹状構造を有する場合、相互接続金属層１３３は、同時に、凹状構造から露出した半導体層１２２を覆う。好ましくは、不活性領域における第２の半導体層は、相互接続金属層１３３及び不活性領域がオーバーラップする領域における半導体層１２０の一部である。
ビアホール１３１は、金、金及び錫の合金等、少なくとも１種の導電性材料で充填することができ、導電性材料は、ソース電極に電気的に接続することができる。代替的に、ソース１３０は、導電性材料を充填することによって接地することができる。代替的に、ソース１３０の半導体層１２０から離れる側と第２の半導体層１２１の基板１１０から離れる側とに、相互接続金属の層を形成することができ、その結果、ソース１３０及びビアホール１３１は、接地配置を達成するように電気接続を形成する。ビアホール１３１の断面の形状は、円形、楕円形、正方形、くびれ（waist）等、任意の形状とすることができる。ビアホール１３１の縦断面の形状は、台形、正方形、又は他のプロセスによって容易に達成可能な任意の形状とすることができる。
図２及び図４に示すように、ビアホール１３１は、ソース電極１３０の各々の２つの端部の下方に設けられる。ゲート幅Ｌもまた、半導体デバイス１００の異なるサイズに従って対応して変更することができる。代替的に、２つのビアホール１３１の最も近い境界の間の距離は、ゲート幅Ｌの１／４以上である。放熱性能を向上させかつ相互インダクタンスを低減させるために、２つのビアホール１３１の最も近い境界の間の距離は、ゲート幅Ｌの１／４以上かつゲート幅Ｌの３／４以下である。代替的に、同じソース１３０の２つのビアホール１３１の最も近い境界の間の距離が、ゲート幅Ｌの１／４より小さくすることができる場合、不活性領域２０に配置される第２の半導体層１２１のゲート幅方向における幅の範囲は、ビアホールの長さの１／６～５／６とすることができ、ここではビアホールの長さは、ソース１３０に最も近接するビアホール１３１の面における２つの最も遠い点の間のゲート幅方向における距離である。デバイスのサイズを低減させながら、デバイスの放熱等の優れた性能を確保するために、ゲート幅方向における第２の半導体層１２１の幅は、ビアホールの長さの１／３～２／３とすることができる。
代替的に、ビアホール１３１の容積の１／６～６／６は活性領域１０に配置され、ビアホール１３１の残りの部分は不活性領域２０に配置され、これは、ビアホール１３１が、不活性領域２０の第２の半導体層１２１に配置されることを意味する。不活性領域２０と接触する第２の半導体層１２１の縁は、湾曲した角部又は面取りされた角部になるように形成することができる。湾曲した角部又は面取りされた角部の形状は、有効に先端放電を軽減しデバイス性能を向上させることができる。
図５及び図６に示すように、１つの実施形態では、図６は、図５のＣＣ’方向における概略断面図である。ソースは、半導体層の基板から離れる側の面に形成され、オーミック金属は、活性領域１０においてソースパターン領域のみを覆うことができる。不活性領域２０に近接するソース１３０の２つの端部は、活性領域におけるビアホール１３１の形状と一致する凹状構造を有し、凹状構造から露出する半導体層１２２の形状は、活性領域１０におけるビアホール１３１の形状と同じであり、又は、わずかに広い面積を有する。代替的に、ビアホール１３１の断面は、楕円形又はくびれ形状とすることができ、ソース１３０は、活性領域１０におけるビアホール１３１の一端と一致する弧形状を有し、その結果、ソース１３０の両端は、弧状の凹状構造で形成される。凹状構造の曲率はビアホール１３１の曲率と一致することができることを理解することができる。図６に示すように、第２の半導体層１２１に配置されるビアホール１３１の一部は、第２の半導体層１２１を貫通することができる。ソース１３０の金属の安定性からの影響又はビアホール１３１がエッチングされるときの損傷の発生を回避するために、ソース１３０が形成された後に、ビアホール１３１の対応する位置に、ビアホール１３１の断面図と同じ形状を有するエッチングストップ層１３２を予め設定することができる。エッチングストップ層の材料は、金属又は複数種の金属の複合材とすることができ、その結果、ソース１３０は、エッチングストップ層１３２を通してビアホール１３１内の導電性材料に接続される。代替的に、ソース１３０の半導体層１２０から離れる側と第２の半導体層１２１の基板１１０から離れる側とに、相互接続金属層１３３を形成することができ、その結果、ソース１３０の接地を達成するために、ソース１３０は、相互接続金属層１３３を通してビアホール１３１内の導電性材料に接続される。
図７に示すように、別の特定の実施形態では、半導体層１２０に、ソースを収容する凹部が設けられ、ソースは、その凹部内に配置される。ビアホール１３１はソース１３０の少なくとも一端に設けられ、ビアホール１３１はソース１３０と部分的にオーバーラップする。上述した実施形態では、ソース１３０は、半導体層１２０の基板１１０側から離れる面に直接形成することができる。ソース１３０が凹部内に形成される場合、ビアホール１３１はソース１３０と部分的にオーバーラップし、第２の半導体層１２１におけるビアホール１３１の底面は、半導体層１２０の基板１１０から離れる面から高さの差を有することができ、この高さの差は２５０ｎｍ以下である。
再び図１に示すように、本出願の実施形態における半導体デバイス１００は、ゲートパッド１７０及びドレインパッド１６０を更に備えることができる。ゲートパッド１７０は、不活性領域２０に配置し、ゲート相互接続金属１７１及びゲート相互接続線１７２を通してゲート１５０に接続することができる。ドレインパッド１６０は、ドレイン相互接続金属１６１及びドレイン相互接続線１６２を通してドレイン１４０に接続することができる。ゲート相互接続線１７２及びドレイン相互接続線１６２は、金属又は他の金属から作製することができ、それは、本発明の実施形態では限定されない。半導体デバイス１００は、複数のゲートパッド１７０、複数のドレインパッド１６０、複数のゲート相互接続金属１７１、複数のドレイン相互接続金属１６１、複数のゲート相互接続線１７２及び複数のゲート相互接続線１６２を備えることができる。
本出願の実施形態は、以下のステップを含む、図８に示すような半導体デバイス１００を製造する方法を更に提供する。
ステップＳ１０１、基板を準備する。
ステップＳ１０２、基板の一方の側に半導体層を形成して活性領域及び不活性領域を形成し、ソースの少なくとも一端に近接する不活性領域における或る特定の領域の半導体層を第２の半導体層とする。
不活性領域の半導体層に関して、真下に位置する２次元電子ガスは、メサエッチングプロセス（ＭＥＳＡエッチ）、イオン注入プロセス又は酸化分離プロセスにより、排除又は分離される。
ステップＳ１０３、活性領域において半導体層の基板から離れる側にソース、ドレイン及びゲートを形成する。
ソース１３０、ドレイン１４０及びゲート１５０は、フォトリソグラフィ、堆積又はエッチング等のプロセスによって形成することができ、又は、ソース１３０及びドレイン１４０が形成された後、不活性領域に対応する２次元電子ガスがイオン注入プロセス又は酸化分離プロセスにより除去された後、ゲート１５０を形成することができる。
ステップＳ１０４、ソースの半導体層から離れる側と第２の半導体層の基板から離れる側とに相互接続金属層を形成し、その結果、ソースは、相互接続金属により、後に形成されるビアホールに接続される。
相互接続金属を形成する前に、半導体層の基板から離れる側にエッチングストップ層材料を形成することができ、エッチングストップ層材料は、後に形成されるビアホールの上方に配置され、ソースと電気接続を形成する。エッチングストップ層材料を設けることにより、ビアホール１３１がエッチングされるときに他の構造への損傷を防止することができる。
ステップＳ１０５、基板の半導体層から離れる側から、不活性領域において、ソースに対応し、かつ、基板、半導体層の少なくとも一部及び第２の半導体層の少なくとも一部を貫通するビアホールを形成する。
ビアホールの構造は、上述した実施形態に記載したようなものとすることができ、詳細はここではこれ以上記載しない。ビアホールを形成する前に、基板１１０に対して、薄化、研削及び研磨等のプロセスを施すことができる。さらに、基板１１０の半導体層１２０から離れる側に裏面金属層を形成することができ、その結果、ソース１３０の接地を達成するために、ビアホール１３１内に充填された導電性材料を通して裏面金属にソース１３０を接続することができる。
要約すると、本発明の実施形態では、ビアホールの一部は不活性領域に配置される。その結果、小型サイズのデバイスが製造される場合、ビアホールの一部が不活性領域にあるため、デバイスのサイズの低減に起因してビアホール間の距離が低減する場合であっても、その距離は、デバイスのサイズ要件を依然として満足させることができ、プロセスの難易度を増大させることなく、デバイスサイズを低減させることができる。同時に、上記距離は、デバイスの放熱に影響を与えず、かつ接地インダクタンスを増大させず、一方で、デバイスの性能を向上させることができる。
本発明の記載において、別段指定又は限定のない限り、「設定され」、「取り付けられ」、「接続され」及び「結合され」という用語は、広義に使用され、例えば、固定された接続、着脱可能な接続又は一体化接続とすることができ、機械接続又は電気接続とすることもでき、直接接続、又は介在する構造体を介する間接的接続とすることもでき、２つの要素の内部連通とすることもできる。当業者であれば、場合によって、本発明における上記用語の具体的な意味を理解することができる。
以下の図面において、同様の参照数字及び文字は同様の項目を示すことが留意されるべきである。したがって、図面において１つの項目が定義されると、後続する図面ではその項目について更に定義し説明する必要はない。
本発明の説明において、「中心」、「上」、「下」、「左」、「右」、「垂直」、「水平」、「内」及び「外」等の用語によって示される向き又は位置関係は、図面に示す向き若しくは位置関係、又は本発明の製品が使用されるときに慣例的に配置される向き若しくは位置関係に基づくことが留意されるべきである。それらの用語は、本発明を説明しその説明を簡略化する便宜のためのみのものであり、言及するデバイス又は構成要素が、特定の向きを有し、特定の向きで構成され操作されなければならないことを示し又は意味するものではなく、そのため、本発明を限定するものと解釈されるべきではない。さらに、「第１」、「第２」、「第３」等の用語は、単に、説明における識別のためにのみ使用され、相対的な重要性を示すか又は意味するものとして解釈されるべきではない。
上記説明は、本発明の好ましい実施形態のみを言及し、本発明を限定するようには意図されていない。当業者であれば、本発明に対して様々な変更及び変形を行うことができる。本発明の趣旨及び範囲内で行われるいかなる変更、均等の置換、改善等は、本発明の範囲内に含まれるように意図されている。
１００ 半導体デバイス
１０ 活性領域
２０ 不活性領域
１１０ 基板
１２０ 半導体層
１２１ 第２の半導体層
１３０ ソース
１３１ ビアホール
１３２ エッチングストップ層
１３３ 相互接続金属層
１４０ ドレイン
１５０ ゲート
１６０ ドレインパッド
１６１ ドレイン相互接続金属
１６２ ドレイン相互接続線
１７０ ゲートパッド
１７１ ゲート相互接続金属
１７２ ゲート相互接続線
１０ 活性領域
２０ 不活性領域
１１０ 基板
１２０ 半導体層
１２１ 第２の半導体層
１３０ ソース
１３１ ビアホール
１３２ エッチングストップ層
１３３ 相互接続金属層
１４０ ドレイン
１５０ ゲート
１６０ ドレインパッド
１６１ ドレイン相互接続金属
１６２ ドレイン相互接続線
１７０ ゲートパッド
１７１ ゲート相互接続金属
１７２ ゲート相互接続線
Claims (14)
- 活性領域と該活性領域の外側に位置する不活性領域とを備える半導体デバイスであって、
基板と、
前記基板の一方の側に形成された半導体層であって、前記活性領域に配置された第１の半導体層と前記不活性領域に配置された第２の半導体層とを備える、半導体層と、
前記活性領域に形成されかつ前記半導体層の前記基板から離れる側に配置されたソース、ドレイン及びゲートであって、前記第２の半導体層は、前記ソースの少なくとも一端に近接する不活性領域に配置されている、ソース、ドレイン及びゲートと、
前記基板、前記第１の半導体層の少なくとも一部及び前記第２の半導体層の少なくとも一部を貫通するビアホールと、
を備える、半導体デバイス。 - 前記基板の面に対する前記ビアホールの投影は、該基板の該面に対する前記ソースの投影と部分的にオーバーラップする、請求項１に記載の半導体デバイス。
- 前記ソースの少なくとも一端は凹状構造として配置され、前記基板の面に対する前記ビアホールの投影は、該基板の該面に対する前記ソースの投影とオーバーラップしないか又は部分的にオーバーラップする、請求項１に記載の半導体デバイス。
- 前記ソース及び前記第２の半導体層の前記基板から離れる面に相互接続金属層が配置されている、請求項１に記載の半導体デバイス。
- 前記第１の半導体層及び前記第２の半導体層の前記基板から離れる側の前記ビアホールに対応する位置に、バリア層が配置されている、請求項１に記載の半導体デバイス。
- 前記ソース、前記第２の半導体層及び前記バリア層の前記基板から離れる側の面に、相互接続金属層が配置されている、請求項５に記載の半導体デバイス。
- 前記ソースは、前記半導体デバイスの前記基板から離れる側の面に形成され、又は、前記ソースを収容する凹部が、前記半導体層の前記基板から離れる側に配置され、該ソースは該凹部内に配置されている、請求項１～６のいずれか１項に記載の半導体デバイス。
- 前記ソースは前記凹部内に形成され、前記第２の半導体層に配置された前記ビアホールの底面と前記半導体層の前記基板から離れる面との間の高さの差は、２５０ｎｍ以下である、請求項７に記載の半導体デバイス。
- 前記ソースの２つの端部の各々に１つの前記ビアホールが設けられ、前記ソースの２つの端縁に設けられた２つの前記ビアホールの間の距離は、前記ゲートの幅の１／４以上である、請求項１～６のいずれか１項に記載の半導体デバイス。
- 前記ビアホールの容積の１／６～５／６が、前記第２の半導体層内に配置されている、請求項１～６のいずれか１項に記載の半導体デバイス。
- 前記第２の半導体層の縁は弧状である、請求項１～６のいずれか１項に記載の半導体デバイス。
- 前記第２の半導体層は、前記相互接続金属層と前記不活性領域とがオーバーラップする領域における前記半導体層の一部である、請求項４に記載の半導体デバイス。
- 半導体デバイスを製造する方法であって、
基板を準備することと、
前記基板の一方の側に半導体層を形成して活性領域及び不活性領域を形成することであって、前記半導体層は、前記活性領域に配置された第１の半導体層と前記不活性領域に配置された第２の半導体層とを備えることと、
前記活性領域において前記半導体層の前記基板から離れる側にソース、ドレイン及びゲートを形成することと、
前記ソースの前記半導体層から離れる側と前記第２の半導体層の前記基板から離れる側とに相互接続金属を形成することと、
前記基板の前記半導体層から離れる側から、前記基板、前記第１の半導体層の少なくとも一部、及び前記第２の半導体層の少なくとも一部を貫通するビアホールを形成することと、
を含む、半導体デバイスを製造する方法。 - 前記相互接続金属を形成する前に、前記半導体層の前記基板から離れる側にエッチングストップ層を形成することであって、該エッチングストップ層は前記ビアホールの上方に配置されること、
を更に含む、請求項１３に記載の半導体デバイスを製造する方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710959834.9 | 2017-10-16 | ||
| CN201710959834.9A CN109671773B (zh) | 2017-10-16 | 2017-10-16 | 半导体器件及其制造方法 |
| PCT/CN2018/110419 WO2019076299A1 (zh) | 2017-10-16 | 2018-10-16 | 半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020535627A JP2020535627A (ja) | 2020-12-03 |
| JP6995971B2 true JP6995971B2 (ja) | 2022-01-17 |
Family
ID=66139281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020500626A Active JP6995971B2 (ja) | 2017-10-16 | 2018-10-16 | 半導体デバイス及び半導体デバイスを製造する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10770574B2 (ja) |
| JP (1) | JP6995971B2 (ja) |
| CN (1) | CN109671773B (ja) |
| WO (1) | WO2019076299A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023062209A (ja) * | 2020-03-12 | 2023-05-08 | 住友電工デバイス・イノベーション株式会社 | 半導体デバイス及び半導体デバイスの製造方法 |
| CN113451396B (zh) * | 2020-03-25 | 2022-08-23 | 苏州能讯高能半导体有限公司 | 一种半导体器件及其制备方法 |
| KR102605408B1 (ko) * | 2022-05-12 | 2023-11-23 | 주식회사 웨이브피아 | 반도체 장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081124A (ja) | 2005-09-14 | 2007-03-29 | Toshiba Corp | 半導体装置 |
| JP2009033097A (ja) | 2007-06-29 | 2009-02-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| CN106252310A (zh) | 2016-06-02 | 2016-12-21 | 苏州能讯高能半导体有限公司 | 半导体器件及其制造方法 |
| JP2017174937A (ja) | 2016-03-23 | 2017-09-28 | 株式会社東芝 | 半導体装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5487749B2 (ja) * | 2009-06-17 | 2014-05-07 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2011009595A (ja) * | 2009-06-29 | 2011-01-13 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| JP2013098274A (ja) * | 2011-10-31 | 2013-05-20 | Toshiba Corp | 半導体装置 |
| US9159699B2 (en) * | 2012-11-13 | 2015-10-13 | Delta Electronics, Inc. | Interconnection structure having a via structure |
| US9997443B2 (en) * | 2013-02-25 | 2018-06-12 | Infineon Technologies Ag | Through vias and methods of formation thereof |
| CN103633046B (zh) * | 2013-12-13 | 2017-03-15 | 苏州能讯高能半导体有限公司 | 半导体器件及其制造方法 |
| US9779988B2 (en) * | 2013-12-20 | 2017-10-03 | Nxp Usa, Inc. | Semiconductor devices with inner via |
| CN104617092B (zh) * | 2014-11-06 | 2018-06-22 | 苏州捷芯威半导体有限公司 | 一种半导体器件及其制作方法 |
| TWI692859B (zh) * | 2015-05-15 | 2020-05-01 | 日商新力股份有限公司 | 固體攝像裝置及其製造方法、以及電子機器 |
| DE112016003737T5 (de) * | 2015-08-18 | 2018-05-03 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
| DE102016102493B3 (de) * | 2016-02-12 | 2017-07-20 | Infineon Technologies Ag | Halbleitervorrichtung mit einem temperatursensor, temperatursensor und verfahren zum herstellen einer halbleitervorrichtung mit einem temperatursensor |
| JP6801324B2 (ja) * | 2016-09-15 | 2020-12-16 | 富士電機株式会社 | 半導体装置 |
| US9929107B1 (en) * | 2016-12-06 | 2018-03-27 | Infineon Technologies Ag | Method for manufacturing a semiconductor device |
| US9991373B1 (en) * | 2016-12-06 | 2018-06-05 | Infineon Technologies Ag | Semiconductor device |
| US11114543B2 (en) * | 2017-01-24 | 2021-09-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Group III-V device structure |
| US9923059B1 (en) * | 2017-02-20 | 2018-03-20 | Silanna Asia Pte Ltd | Connection arrangements for integrated lateral diffusion field effect transistors |
-
2017
- 2017-10-16 CN CN201710959834.9A patent/CN109671773B/zh active Active
-
2018
- 2018-10-16 WO PCT/CN2018/110419 patent/WO2019076299A1/zh active Application Filing
- 2018-10-16 JP JP2020500626A patent/JP6995971B2/ja active Active
- 2018-10-16 US US16/463,742 patent/US10770574B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081124A (ja) | 2005-09-14 | 2007-03-29 | Toshiba Corp | 半導体装置 |
| JP2009033097A (ja) | 2007-06-29 | 2009-02-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2017174937A (ja) | 2016-03-23 | 2017-09-28 | 株式会社東芝 | 半導体装置 |
| CN106252310A (zh) | 2016-06-02 | 2016-12-21 | 苏州能讯高能半导体有限公司 | 半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109671773A (zh) | 2019-04-23 |
| JP2020535627A (ja) | 2020-12-03 |
| US10770574B2 (en) | 2020-09-08 |
| WO2019076299A1 (zh) | 2019-04-25 |
| CN109671773B (zh) | 2020-05-05 |
| US20190386126A1 (en) | 2019-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6995971B2 (ja) | 半導体デバイス及び半導体デバイスを製造する方法 | |
| JP6214172B2 (ja) | 高電子移動度トランジスタ及びその製造方法 | |
| JP6338679B2 (ja) | 半導体デバイス及びその製造方法 | |
| US11302788B2 (en) | Semiconductor device and method of manufacturing the same | |
| US11145711B2 (en) | Capacitor and method for manufacturing capacitor | |
| US10361271B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP5712516B2 (ja) | 半導体装置 | |
| CN103348480B (zh) | 用于氮化镓晶体管的离子植入及自行对准栅极结构 | |
| US8916962B2 (en) | III-nitride transistor with source-connected heat spreading plate | |
| US10475739B2 (en) | Semiconductor device | |
| JP2012227437A (ja) | 半導体装置 | |
| TW201513341A (zh) | 用於增強模式氮化鎵電晶體之具有自對準凸出部的閘極 | |
| TW201838175A (zh) | 高電子遷移率電晶體 | |
| TWI821392B (zh) | 半導體裝置 | |
| JP6526205B2 (ja) | 半導体チップ、半導体ウエハー及び半導体ウエハーの製造方法 | |
| JP2019102756A (ja) | 半導体装置 | |
| JP7069308B2 (ja) | 低キャパシタンスフィールドプレート構造を有するトランジスタ | |
| CN110036490B (zh) | 用于制造晶体管的方法 | |
| CN105308721A (zh) | 在氮化镓器件和集成电路中制备自对准隔离的方法 | |
| KR20130077477A (ko) | 파워 반도체 소자 및 그 제조 방법 | |
| KR20130008279A (ko) | 파워 반도체 소자 | |
| US20240194746A1 (en) | Vertical Semiconductor Power Device and Method for Manufacturing the Same | |
| TWI540703B (zh) | 半導體元件及其製作方法 | |
| US20120248575A1 (en) | Semiconductor device with multilayer contact and method of manufacturing the same | |
| JP5390135B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200327 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210506 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210430 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20211116 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20211215 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6995971 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |