JP6214172B2 - 高電子移動度トランジスタ及びその製造方法 - Google Patents

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Description

本発明は、パワー素子に関し、さらに詳細には、高電子移動度トランジスタ及びその製造方法に関する。
高電子移動度トランジスタ(High Electron Mobility Transistor、以下、HEMT)は、パワー素子の一つである。HEMTは、チャネル層にキャリア(carrier)として使われる2次元電子ガス(2−Dimensional Electron Gas:2DEG)を含む。2DEGがキャリアとして使われるので、HEMTの移動度は、一般のトランジスタより遥かに高い。
HEMTは、広いバンドギャップ(Wide Band Gap)を有する化合物半導体を含む。したがって、HEMTの絶縁破壊電圧(Breakdown Voltage)は、一般のトランジスタより高い。
HEMTの絶縁破壊電圧は、2DEGを含む化合物半導体層、例えば、GaN層の厚さに比例して増加する。したがって、GaN層の厚さを厚く形成して、HEMTの絶縁破壊電圧を高めることができる。
しかし、GaN層の厚さを厚く形成するのには長時間かかるので、HEMTの生産性が低下する恐れがある。したがって、シリコン基板を除去する方法が、HEMTの絶縁破壊電圧を高めるために使用される。
本発明が解決しようとする課題は、パッケージングの容易な高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)を提供することである。
本発明が解決しようとする他の課題は、上述のHEMTの製造方法を提供することである。
上述の課題を達成するために、本発明の一実施形態によるHEMTは、バッファ層と、バッファ層上に形成され、2DEGチャネルを含むチャネル層と、前記チャネル層上に形成されたチャネル供給層と、前記チャネル供給層上に形成されたソース電極、ドレイン電極及びゲート電極と、前記ソース電極に連結されるソースコンタクトパッドと、前記ドレイン電極に連結されるドレインコンタクトパッドと、前記ゲート電極に連結されるゲートコンタクトパッドと、を備え、前記ソースコンタクトパッド、前記ドレインコンタクトパッド及び前記ゲートコンタクトパッドのうち何れか一つまたは二つは、前記バッファ層の外面上に備えられ、残りは、他の方向に備えられる。
上述のHEMTにおいて、前記ソースコンタクトパッドと前記ゲートコンタクトパッドは、前記バッファ層の外面上に備えられ、前記ドレインコンタクトパッドは、他の方向に備えられる。
前記バッファ層の外面上に備えられたコンタクトパッドは、前記バッファ層、前記チャネル層及び前記チャネル供給層を貫通して当該電極に連結される。
前記ドレインコンタクトパッドと前記ゲートコンタクトパッドは、前記バッファ層の外面上に備えられ、前記ソースコンタクトパッドは、他の方向に備えられる。
前記それぞれのコンタクトパッド及び前記それぞれの電極は、前記2DEGチャネルの外側に備えられたパッドを通じて連結される。
前記他の方向に備えられるコンタクトパッドは、ボンディング金属層及び前記ボンディング金属層にボンディングされた導電性キャリアウェーハを通じて当該電極に連結される。この時、前記導電性キャリアウェーハは、シリコン、金属、AlNまたはDBC(Direct Bonded Copper)である。また、前記ボンディング金属層は、Cu、Au、Snが含まれた合金である。
前記ソースコンタクトパッド、前記ドレインコンタクトパッド及び前記ゲートコンタクトパッドは、金属パッドまたは高ドーピングシリコンパッドである。
本発明の他の実施形態によるHEMTは、順次に積層されたバッファ層、2DEGチャネルを含むチャネル層、及びチャネル供給層を含み、相互離隔され、前記バッファ層、前記チャネル層及び前記チャネル供給層を貫通して拡張する第1及び第2ホールを限定するスタックと、前記チャネル供給層の第1表面に沿って相互離隔された第1電極、第2電極及び第3電極と、前記バッファ層上に備えられ、前記スタックの前記第1ホールを通じて前記第1電極まで拡張する第1パッドと、前記バッファ層上に備えられ、前記スタックの前記第2ホールを通じて前記第2電極まで拡張する第2パッドと、前記スタックの下側に備えられ、前記第3電極に電気的に連結された第3パッドと、を備える。
このようなHEMTは、前記第3パッド上に備えられ、導電性物質を含むキャリアウェーハと、前記キャリアウェーハ上に備えられ、前記第3電極を露出させる第3ホールを限定し、前記第1電極、前記第2電極及び前記チャネル供給層のうち少なくとも一つとキャリアウェーハとの間に備えられた保護層と、前記第3ホールを通じて拡張されて、前記キャリアウェーハ及び前記第3電極に連結された金属層と、をさらに備える。
前記第2電極は、前記チャネル供給層の第1表面に沿って、前記第1電極と前記第3電極との間に備えられ、前記第1パッドは、前記スタックの第1ホールを通じて前記第1電極から垂直に拡張され、前記バッファ層上で水平に拡張され、前記第2パッドは、前記スタックの第2ホールを通じて前記第2電極から垂直に拡張され、前記バッファ層上で水平に拡張され、前記第1及び第2パッドは、前記バッファ層上で相互離隔される。
前記第3電極は、前記チャネル供給層の第1表面に沿って、前記第1電極と前記第2電極との間に備えられ、前記第1パッドは、前記スタックの第1ホールを通じて前記第1電極から垂直に拡張され、前記バッファ層上で水平に拡張され、前記第2パッドは、前記スタックの第2ホールを通じて前記第2電極から垂直に拡張され、前記バッファ層上で水平に拡張され、前記第1及び第2パッドは、前記バッファ層上で相互離隔される。
また、上述の課題を達成するために、本発明の一実施形態によるHEMTの製造方法は、シリコン基板上にバッファ層、2DEGチャネルを含むチャネル層、及びチャネル供給層を順次に形成する工程と、前記チャネル供給層上にソース電極、ドレイン電極及びゲート電極を形成する工程と、前記ソース電極に連結されるソースコンタクトパッドを形成する工程と、前記ドレイン電極に連結されるドレインコンタクトパッドを形成する工程と、前記ゲート電極に連結されるゲートコンタクトパッドを形成する工程と、を含み、前記ソースコンタクトパッド、前記ドレインコンタクトパッド及び前記ゲートコンタクトパッドのうち何れか一つまたは二つは、前記バッファ層の外面上に形成され、残りは、他の方向に形成される。
上述の製造方法において、前記ソースコンタクトパッドと前記ゲートコンタクトパッドは、前記バッファ層の外面上に形成され、前記ドレインコンタクトパッドは、他の方向に形成される。
前記ドレインコンタクトパッドと前記ゲートコンタクトパッドは、前記バッファ層の外面上に形成され、前記ソースコンタクトパッドは、他の方向に形成される。
前記バッファ層の外面上にコンタクトパッドを形成する工程は、前記バッファ層、前記チャネル層及び前記チャネル供給層を貫通して前記コンタクトパッドと関連した電極を露出させるビアホールを形成する工程と、前記コンタクトパッドの物質で前記ビアホールを満たす工程と、をさらに含む。
前記それぞれのコンタクトパッド及び前記それぞれの電極は、前記2DEGチャネルの外側に形成されたパッドを通じて連結される。
前記他の方向にコンタクトパッドを形成する工程は、前記他の方向に形成されるコンタクトパッドと関連した前記電極に連結されるボンディング金属層を形成する工程と、前記ボンディング金属層に導電性キャリアウェーハを付着させる工程と、前記導電性キャリアウェーハ上に、前記他の方向に形成されるコンタクトパッドを形成する工程と、をさらに含む。
上述の製造方法において、前記導電性キャリアウェーハは、シリコン、金属、AlNまたはDBCであり、前記ボンディング金属層は、Cu、AuまたはSnが含まれた合金であり、前記ソースコンタクトパッド、前記ドレインコンタクトパッド及び前記ゲートコンタクトパッドは、金属パッドまたは高ドーピングシリコンパッドである。
本発明によれば、本発明の一実施形態によるHEMTは、チャネル層下にシリコン基板を備えていないため、高い絶縁破壊電圧を有することができる。また、該HEMTは、コンタクトパッドを含むが、コンタクトパッドのうち何れか一つは、該HEMTの第1面に備えられ、残りは、該HEMTの第2面に備えられる。第1面の方向は、第2面の方向と逆である。したがって、既存のパッケージング工程を利用することができるので、既存のHEMTに比べて、パッケージング工程が簡単になる。
本発明の一実施形態によるHEMTの断面図である。 本発明の一実施形態によるHEMTの製造方法を工程別に示す断面図である。 本発明の一実施形態によるHEMTの製造方法を工程別に示す断面図である。 本発明の一実施形態によるHEMTの製造方法を工程別に示す断面図である。 本発明の一実施形態によるHEMTの製造方法を工程別に示す断面図である。 本発明の一実施形態によるHEMTの製造方法を工程別に示す断面図である。 本発明の一実施形態によるHEMTの製造方法を工程別に示す断面図である。 本発明の一実施形態によるHEMTの製造方法を工程別に示す断面図である。 本発明の一実施形態によるHEMTの製造方法を工程別に示す断面図である。 本発明の一実施形態によるHEMTの製造方法を工程別に示す断面図である。 本発明の一実施形態によるHEMTの製造方法を工程別に示す断面図である。 本発明の一実施形態によるHEMTの製造方法を工程別に示す断面図である。 本発明の一実施形態によるHEMTの製造方法を工程別に示す断面図である。 本発明の一実施形態によるHEMTの製造方法を工程別に示す断面図である。 本発明の他の実施形態によるHEMTを示す断面図である。 本発明のさらに他の実施形態によるHEMTを示す断面図である。
以下、本発明の一実施形態による高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)及びその製造方法を、添付した図面を参照して詳細に説明する。ここで、図面に示す層や領域の厚さは、明細書の明確性のために誇張して示した。
まず、本発明の一実施形態によるHEMTを説明する。
図1を参照すれば、チャネル供給層26、チャネル層24及びバッファ層22が順次に積層されている。チャネル供給層26の下面にソース電極30S、ゲート電極30G及びドレイン電極30Dが備えられている。ゲート電極30Gに対して、ドレイン電極30Dよりソース電極30Sがさらに近く位置する。ソース電極30S、ゲート電極30G及びドレイン電極30Dは、保護層32で覆われている。保護層32に、ドレイン電極30Dが露出される第1ビアホール36が形成されている。保護層32の下面には、第1ビアホール36を満たすボンディング金属層38が備えられている。ボンディング金属層38の下面にキャリアウェーハ40がボンディングされている。キャリアウェーハ40は、高い導電度を有する。キャリアウェーハ40の下面にドレインコンタクトパッド50Dが備えられている。チャネル供給層26、チャネル層24及びバッファ層22からなる積層物に第2及び第3ビアホール46,48が形成されている。第2ビアホール46を通じてソース電極30Sが露出される。第3ビアホール48を通じてゲート電極30Gが露出される。バッファ層22の上にソースコンタクトパッド50Sとゲートコンタクトパッド50Gが備えられている。ソースコンタクトパッド50Sは、第2ビアホール46を満たし、ソース電極30Sに連結される。ゲートコンタクトパッド50Gは、第3ビアホール48を満たし、ゲート電極30Gに連結される。上述の説明では、便宜上、ソースコンタクトパッド50Sとゲートコンタクトパッド50Gは、それぞれソース電極30Sとゲート電極30Gに連結されると説明し、図1にも、便宜上、そのように示したが、ソース電極30Sとゲート電極30Gは、それぞれソースパッド30S1(図3)とゲートパッド30G1を代替したものである。したがって、実際には、第2ビアホール46を通じてソースパッド30S1(図3)が露出され、ソースコンタクトパッド50Sは、ソースパッド30S1に連結される。そして、第3ビアホール48を通じてゲートパッド30G1(図3)が露出され、ゲートコンタクトパッド50Gは、ゲートパッド30G1に連結される。また、実際には、第1ビアホール36を通じては、ドレイン電極30Dではなく、ドレインパッド30D1(図3)が露出され、ボンディング金属層38は、第1ビアホール36を通じてドレインパッド30D1(図3)に連結される。前述した部材の材料については、後述する製造方法で説明する。
次いで、図2ないし図14を参照して、本発明の一実施形態によるHEMTの製造方法を説明する。
図2を参照すれば、基板20上にバッファ層22aを形成する。基板20は、シリコン基板である。バッファ層22aは、B、Al、Ga、またはInを含む窒化物層であり得る。また、バッファ層22aは、順次に積層された複数の窒化物層を含む層でもある。この時、上述の複数の窒化物層のそれぞれは、B、Al、Ga、またはInを含む。バッファ層22a上にチャネル層24aを形成する。チャネル層24aは、エピタキシ(epitaxy)方法で形成する。バッファ層22aは、基板20とチャネル層24aとの物性特性の差を緩和させる。例えば、バッファ層22aによって、基板20とチャネル層24aとの熱膨張係数の差が緩和される。また、バッファ層22aは、チャネル層24aのシード層(Seed Layer)として使われることもある。チャネル層24aは、III−V族化合物層で形成できるが、例えば、GaN層で形成することができる。チャネル層24a上にチャネル供給層26aを形成する。チャネル供給層26aは、エピタキシ方法で形成する。チャネル供給層26aのバンドギャップ(bandgap)及び分極率(Polarization)は、チャネル層24aより大きい。チャネル供給層26aとチャネル層24aとのバンドギャップ及び分極率の差によって、チャネル層24aに2次元電子ガス(2DEG)(点線)が発生する。2DEGは、チャネルキャリアとして使われる。2DEGは、チャネル層24a及びチャネル供給層26aの界面下に存在する。チャネル供給層26aは、III−V族化合物層で形成できるが、例えば、B、Al、Ga、またはInの窒化物を積層して形成してもよく、B、Al、Ga及びInのうち少なくとも一つの混合物を含む窒化物を積層して形成してもよい。例えば、チャネル供給層26aは、AlGaN、AlInN、InGaN及びAlInGaNのうち一つを含む。チャネル供給層26a上にソース電極30S、ゲート電極30G及びドレイン電極30Dを形成する。ソース電極30Sとゲート電極30Gとの間隔は、ドレイン電極30Dとゲート電極30Gとの間隔より狭い。
一方、図2でチャネル供給層26aは、AlGaAsでもある。そして、チャネル層24aは、GaAsでもある。
図3は、図2の上視平面図である。
図3を参照すれば、ソース電極30Sは、ソースパッド30S1に連結されている。ソースパッド30S1は、ソース電極30Sと同じ物質で形成でき、ソース電極30Sと共に形成される。ゲート電極30Gは、ゲートパッド30G1に連結されている。ゲートパッド30G1は、ゲート電極30Gと同じ物質で形成でき、ゲート電極30Gと共に形成される。ドレイン電極30Dは、ドレインパッド30D1に連結されている。ドレインパッド30D1は、ドレイン電極30Dと同じ物質で形成でき、ドレイン電極30Dと共に形成される。ソースパッド30S1、ゲートパッド30G1及びドレインパッド30D1は、ソース電極30Sとドレイン電極30Dとの間の2DEGチャネルC1の外側に形成される。したがって、後続工程でソース電極30S、ドレイン電極30D及びゲート電極30Gに対するコンタクト(contact)は、それぞれソースパッド30S1、ドレインパッド30D1及びゲートパッド30G1に対して形成される。ソースパッド30S1、ドレインパッド30D1及びゲートパッド30G1上に示された点線の円は、コンタクト領域の一例を示したものである。図2は、図3を2−2’方向に切開した断面図である。
次いで、図4を参照すれば、チャネル供給層26a上に保護層32aを形成する。保護層32aは、例えば、シリコン酸化物層である。保護層32a上に、第1マスク34を形成する。第1マスク34は、感光膜パターンである。第1マスク34は、保護層32aの一部が露出されるように形成される。保護層32aの露出された一部は、ドレインパッド30D1上に形成されたものである。
図4及び以下の図面の説明では、図面に示されたソース電極30S、ゲート電極30G及びドレイン電極30Dを、それぞれソースパッド30S1、ゲートパッド30G1及びドレインパッド30D1と見なして、コンタクトを説明する。例えば、“ドレイン電極30Dが露出されるコンタクトを形成する”とは、ドレインパッド30D1が露出されるコンタクトを形成することを意味する。このような前提下に、説明を継続する。
図4を続けて参照すれば、保護層32aの露出された部分をエッチングする。このエッチングは、ドライエッチングである。このエッチングは、ドレイン電極30Dが露出されるまで実施する。このエッチングによって、保護層32aには、図5に示したように、ドレイン電極30Dの露出される第1ビアホール36が形成される。
上述のエッチング後、第1マスク34を除去する。
次いで、図6を参照すれば、保護層32a上に第1ビアホール36を満たすボンディング金属層38を形成する。ボンディング金属層38とドレイン電極30Dは、接触する。ボンディング金属層38は、例えば、Cu、AuまたはSnが含まれた合金で形成される。ボンディング金属層38上にキャリアウェーハ40をボンディングする。キャリアウェーハ40は、ボンディング金属層38を介してボンディング金属層38下の積層物とボンディングされる。キャリアウェーハ40は、導電度の高い導電性ウェーハである。キャリアウェーハ40は、例えば、シリコン(Si)、金属、アルミニウム窒化物(AlN)またはDBC(Direct Bonded Copper)である。
キャリアウェーハ40がシリコンで形成される場合、シリコンは、キャリアウェーハ40の導電度を上昇させる不純物でドーピングされることもある。
次いで、図7に示したように、図6の結果物を上下反転させて、基板20を上側に、キャリアウェーハ40を下側に位置させる。
図7で基板20の一部厚さを研磨して除去する。このような研磨は、例えば、CMP(Chemical Mechanical Polishing)方法で行える。このような研磨によって、図8に示したように、厚さの薄い基板20’が形成される。
研磨後、残りの薄い基板20’は、エッチング方式で除去できるが、例えば、シリコンエッチング溶液を利用したウェットエッチング方式で除去できる。図9は、バッファ層22a上で基板20’が完全に除去された後の結果物を示す。
図10を参照すれば、バッファ層22a上に、第2マスク44を形成する。第2マスク44は、感光膜パターンである。第2マスク44は、バッファ層22aの一部が露出されるように形成される。バッファ層22aの露出される一部は、ソース電極30Sの上に形成された部分及びゲート電極30Gの上に形成された部分である。前述したように、この時、ソース電極30Sとゲート電極30Gは、それぞれ図3のソースパッド30S1とゲートパッド30G1を表す。したがって、バッファ層22aの露出される一部は、図3のソースパッド30S1の上に形成された部分、及びゲートパッド30G1の上に形成された部分である。第2マスク44を形成した後、バッファ層22aの露出された部分をエッチングする。この時、エッチングは、ソース電極30S及びゲート電極30Gが露出されるまで行える。このようなエッチングによって、図11に示したように、チャネル供給層26a、チャネル層24a及びバッファ層22aを含む積層物に、ソース電極30Sが露出される第2ビアホール46、及びゲート電極30Gが露出される第3ビアホール48が形成される。第2及び第3ビアホール46,48は、離隔されている。第2及び第3ビアホール46,48を形成した後、第2マスク44を除去する。図12は、第2マスク44を除去した結果物を示す。
次いで、図13を参照すれば、バッファ層22a上にソースコンタクトパッド50S及びゲートコンタクトパッド50Gを形成する。ソースコンタクトパッド50Sは、第2ビアホール46を満たし、ソース電極30Sと連結される。ゲートコンタクトパッド50Gは、第3ビアホール48を満たし、ゲート電極30Gと連結される。ここでも、ソース電極30Sとゲート電極30Gは、図3のソースパッド30S1とゲートパッド30G1を代替したものである。したがって、実際、ソースコンタクトパッド50Sは、ソースパッド30S1の一部(図3の点線の円内の領域)に連結され、ゲートコンタクトパッド50Gは、ゲートパッド30G1の一部(図3の点線の円内の領域)に連結される。ソースコンタクトパッド50Sとゲートコンタクトパッド50Gは、外部の電源に連結される。ソースコンタクトパッド50S、ドレインコンタクトパッド50D及びゲートコンタクトパッド50Gは、金属パッドでもあり、または、高ドーピングされたシリコンパッドでもある。
次いで、図14に示したように、導電性を有するキャリアウェーハ40の下面に、ドレインコンタクトパッド50Dを形成する。このように、HEMTの上下両面にコンタクトパッドを分けて備えることによって、既存のパッケージング工程をそのまま利用できる。したがって、本発明の一実施形態によるパワー素子は、シリコン基板を除去して絶縁破壊電圧を高めながら、既存のパッケージング工程をそのまま利用できるため、容易にパッケージングできる。
一方、上述の説明では、ソースコンタクトパッド50S及びゲートコンタクトパッド50Gを同じ方向に形成したが、図15に示したように、ゲートコンタクトパッド50G及びドレインコンタクトパッド50D’は、チャネル供給層26’、チャネル層24’及びバッファ層22’を通じて同じ方向に形成され、ソースコンタクトパッド50S’は、キャリアウェーハ40の下側で他の方向に形成されることもある。ソースコンタクトパッド50S’は、保護層32’に限定された第1ビアホール36’を通じて拡張されるボンディング金属層38’を通じてソース電極30Sに連結されることもある
他の実施形態として、ゲートコンタクトパッド50Gのみを他の方向に形成することもある。
また、ボンディング金属層38’を形成する過程で、ボンディング金属層38’は、保護層32’の一部領域にだけ形成することもある。
図16は、本発明のさらに他の実施形態によるHEMTを示す。
図16を参照すれば、ゲートコンタクトパッド50G’は、キャリアウェーハ40に接触する。そして、ドレインコンタクトパッド50D”は、チャネル供給層26”、チャネル層24”、及びバッファ層22”を貫通して形成される。ゲートコンタクトパッド50G’は、保護層32”に限定された第1ビアホール36”を通じて拡張されるボンディング金属層38”を通じてゲート電極30Gに連結される。
図15及び図16に示したドレインコンタクトパッド50D’,50D”、バッファ層22’,22”、チャネル層24’,24”、チャネル供給層26’,26”、保護層32’,32”、金属ボンディング層26’,26”、ソースコンタクトパッド50S’及びゲートコンタクトパッド50G’の物質は、図1で説明したドレインコンタクトパッド50D、バッファ層22、チャネル層24、チャネル供給層26、保護層32、金属ボンディング層26、ソースコンタクトパッド50S及びゲートコンタクトパッド50Gと同じである。
上述の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的な思想によって決定されねばならない。
本発明は、パワー素子関連の技術分野に好適に適用可能である。
22 バッファ層
24 チャネル層
26 チャネル供給層
30D ドレイン電極
30G ゲート電極
30S ソース電極
36 第1ビアホール
38 ボンディング金属層
40 キャリアウェーハ
46 第2ビアホール
48 第3ビアホール
50D ドレインコンタクトパッド
50G ゲートコンタクトパッド
50S ソースコンタクトパッド

Claims (19)

  1. バッファ層と、
    前記バッファ層上に形成され、2DEGチャネルを含むチャネル層と、
    前記チャネル層上に形成されたチャネル供給層と、
    前記チャネル供給層上に形成されたソース電極、ドレイン電極及びゲート電極と、
    前記ソース電極に連結されるソースコンタクトパッドと、
    前記ドレイン電極に連結されるドレインコンタクトパッドと、
    前記ゲート電極に連結されるゲートコンタクトパッドと、を備え、
    前記ソースコンタクトパッド、前記ドレインコンタクトパッド及び前記ゲートコンタクトパッドのうち何れか一つまたは二つは、前記バッファ層の外面上に備えられ、残りは、他の方向に備えられ、
    前記ソース電極、ドレイン電極及びゲート電極は、いずれも前記チャネル供給層の同一面上に形成されており、前記チャネル供給層の前記同一面と直接接触し、
    前記他の方向に備えられたパッドの上に備えられ、導電物質を含む導電性キャリアウェーハと、
    前記導電性キャリアウェーハ上に備えられ、前記パッドに連結される電極を露出させるホールを限定し、前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記チャネル供給層のうち少なくとも一つと、前記導電性キャリアウェーハとの間に備えられた保護層と、
    前記ホールを通じて拡張されて、前記導電性キャリアウェーハ及び前記パッドに連結される電極に連結されたボンディング金属層と、をさらに備えた、HEMT。
  2. 前記ソースコンタクトパッドと前記ゲートコンタクトパッドは、前記バッファ層の外面上に備えられ、前記ドレインコンタクトパッドは、他の方向に備えられることを特徴とする請求項1に記載のHEMT。
  3. 前記バッファ層の外面上に備えられたコンタクトパッドは、前記バッファ層、前記チャネル層及び前記チャネル供給層を貫通して当該電極に連結されることを特徴とする請求項1または2に記載のHEMT。
  4. 前記ドレインコンタクトパッドと前記ゲートコンタクトパッドは、前記バッファ層の外面上に備えられ、前記ソースコンタクトパッドは、他の方向に備えられることを特徴とする請求項1に記載のHEMT。
  5. 前記それぞれのコンタクトパッド及び前記それぞれの電極は、前記2DEGチャネルの外側に備えられたパッドを通じて連結されることを特徴とする請求項1から4の何れか1項に記載のHEMT。
  6. 前記導電性キャリアウェーハは、シリコン、金属、AlNまたはDBCであることを特徴とする請求項1に記載のHEMT。
  7. 前記ボンディング金属層は、Cu、Au、Snが含まれた合金であることを特徴とする請求項1または6に記載のHEMT。
  8. 前記ソースコンタクトパッド、前記ドレインコンタクトパッド及び前記ゲートコンタクトパッドは、金属パッドまたは高ドーピングシリコンパッドであることを特徴とする請求項1から7の何れか1項に記載のHEMT。
  9. シリコン基板上にバッファ層、2DEGチャネルを含むチャネル層、及びチャネル供給層を順次に形成する工程と、
    前記チャネル供給層の同一面上に、ソース電極、ドレイン電極及びゲート電極を、いずれも前記同一面と直接接触するように形成する工程と、
    前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記チャネル供給層上に、前記ソース電極、前記ドレイン電極、前記ゲート電極のうちいずれかの電極を露出させるホールを限定する保護層を形成する工程と、
    前記ソース電極に連結されるソースコンタクトパッドを形成する工程と、
    前記ドレイン電極に連結されるドレインコンタクトパッドを形成する工程と、
    前記ゲート電極に連結されるゲートコンタクトパッドを形成する工程と、を含み、
    前記ソースコンタクトパッド、前記ドレインコンタクトパッド及び前記ゲートコンタクトパッドのうち何れか一つまたは二つは、前記バッファ層の外面上に形成され、残りは、他の方向に形成され、
    前記他の方向に形成されるコンタクトパッドを形成する工程は、
    前記ホールを通じて拡張されて、前記他の方向に形成されるコンタクトパッドと関連した前記電極に連結されるボンディング金属層を形成する工程と、
    前記ボンディング金属層に導電性キャリアウェーハを付着させる工程と、
    前記導電性キャリアウェーハ上に、前記他の方向に形成されるコンタクトパッドを形成する工程と、をさらに含む、HEMTの製造方法。
  10. 前記ソースコンタクトパッドと前記ゲートコンタクトパッドは、前記バッファ層の外面上に形成され、前記ドレインコンタクトパッドは、他の方向に形成されることを特徴とする請求項9に記載のHEMTの製造方法。
  11. 前記ドレインコンタクトパッドと前記ゲートコンタクトパッドは、前記バッファ層の外面上に形成され、前記ソースコンタクトパッドは、他の方向に形成されることを特徴とする請求項9に記載のHEMTの製造方法。
  12. 前記バッファ層の外面上にコンタクトパッドを形成する工程は、
    前記バッファ層、前記チャネル層及び前記チャネル供給層を貫通して前記コンタクトパッドと関連した電極を露出させるビアホールを形成する工程と、
    前記コンタクトパッドの物質で前記ビアホールを満たす工程と、をさらに含むことを特徴とする請求項9から11の何れか1項に記載のHEMTの製造方法。
  13. 前記それぞれのコンタクトパッド及び前記それぞれの電極は、前記2DEGチャネルの外側に形成されたパッドを通じて連結されることを特徴とする請求項9から12の何れか1項に記載のHEMTの製造方法。
  14. 前記導電性キャリアウェーハは、シリコン、金属、AlNまたはDBCであることを特徴とする請求項9に記載のHEMTの製造方法。
  15. 前記ボンディング金属層は、Cu、AuまたはSnが含まれた合金であることを特徴とする請求項9または14に記載のHEMTの製造方法。
  16. 前記ソースコンタクトパッド、前記ドレインコンタクトパッド及び前記ゲートコンタクトパッドは、金属パッドまたは高ドーピングシリコンパッドであることを特徴とする請求項9から15の何れか1項に記載のHEMTの製造方法。
  17. 順次に積層されたバッファ層、2DEGチャネルを含むチャネル層、及びチャネル供給層を含み、相互離隔され、前記バッファ層、前記チャネル層及び前記チャネル供給層を貫通して拡張する第1及び第2ホールを限定するスタックと、
    前記チャネル供給層の第1表面に沿って相互離隔された第1電極、第2電極及び第3電極と、
    前記バッファ層上に備えられ、前記スタックの前記第1ホールを通じて前記第1電極まで拡張する第1パッドと、
    前記バッファ層上に備えられ、前記スタックの前記第2ホールを通じて前記第2電極まで拡張する第2パッドと、
    前記スタックの下側に備えられ、前記第3電極に電気的に連結された第3パッドと
    前記第3パッド上に備えられ、導電性物質を含むキャリアウェーハと、
    前記キャリアウェーハ上に備えられ、前記第3電極を露出させる第3ホールを限定し、前記第1電極、前記第2電極及び前記チャネル供給層のうち少なくとも一つと、キャリアウェーハとの間に備えられた保護層と、
    前記第3ホールを通じて拡張されて、前記キャリアウェーハ及び前記第3電極に連結された金属層と、を備え、
    前記第1電極、第2電極及び第3電極は、いずれも前記チャネル供給層の前記第1表面に直接接触する、HEMT。
  18. 前記第2電極は、前記チャネル供給層の第1表面に沿って、前記第1電極と前記第3電極との間に備えられ、
    前記第1パッドは、前記スタックの第1ホールを通じて前記第1電極から垂直に拡張され、前記バッファ層上で水平に拡張され、
    前記第2パッドは、前記スタックの第2ホールを通じて前記第2電極から垂直に拡張され、前記バッファ層上で水平に拡張され、
    前記第1及び第2パッドは、前記バッファ層上で相互離隔されることを特徴とする請求項17に記載のHEMT。
  19. 前記第3電極は、前記チャネル供給層の第1表面に沿って、前記第1電極と前記第2電極との間に備えられ、
    前記第1パッドは、前記スタックの第1ホールを通じて前記第1電極から垂直に拡張され、前記バッファ層上で水平に拡張され、
    前記第2パッドは、前記スタックの第2ホールを通じて前記第2電極から垂直に拡張され、前記バッファ層上で水平に拡張され、
    前記第1及び第2パッドは、前記バッファ層上で相互離隔されることを特徴とする請求項17に記載のHEMT。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6143598B2 (ja) * 2013-08-01 2017-06-07 株式会社東芝 半導体装置
KR102163725B1 (ko) * 2013-12-03 2020-10-08 삼성전자주식회사 반도체 소자 및 그 제조방법
CN103943677B (zh) * 2014-04-16 2016-08-17 中国科学院半导体研究所 一种芯片尺寸级氮化镓基晶体管及其制备方法
CN106170866A (zh) * 2014-04-25 2016-11-30 美国休斯研究所 具有基材转移的iii‑v族材料结构上的fet晶体管
JP6372172B2 (ja) * 2014-06-02 2018-08-15 富士通株式会社 化合物半導体装置及びその製造方法
JP2016063167A (ja) * 2014-09-19 2016-04-25 株式会社東芝 半導体装置
JP6584987B2 (ja) * 2016-03-23 2019-10-02 株式会社東芝 半導体装置
US10522532B2 (en) * 2016-05-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Through via extending through a group III-V layer
CN109411535B (zh) * 2017-08-15 2022-03-18 台达电子工业股份有限公司 半导体装置
JP6487021B2 (ja) * 2017-12-07 2019-03-20 株式会社東芝 半導体装置
CN111816701A (zh) * 2019-04-12 2020-10-23 广东致能科技有限公司 一种半导体器件及其制造方法
WO2022120072A1 (en) * 2020-12-02 2022-06-09 Analog Devices, Inc. Compound semiconductor devices with a conductive component to control electrical characteristics
US20220384628A1 (en) * 2021-01-27 2022-12-01 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor device structures and methods of manufacturing the same
FR3121549A1 (fr) * 2021-03-30 2022-10-07 Exagan Dispositif électronique comprenant de deux transistors à haute mobilité électronique
FR3121782B1 (fr) * 2021-04-07 2023-12-01 Exagan Dispositif electronique comprenant deux transistors a haute mobilite electronique
FR3121781B1 (fr) * 2021-04-07 2023-04-14 Exagan Assemblage electronique pourvu d’une pluralite de transistors a haute mobilite electronique
FR3122036A1 (fr) * 2021-04-14 2022-10-21 Exagan Dispositif bidirectionnel pourvu d’un empilement de deux transistors a haute mobilite electronique connectes tete-beche
FR3122771B1 (fr) * 2021-05-05 2024-05-31 Exagan Dispositif électronique pourvu d’un empilement de deux transistors à haute mobilité électronique agencés en demi-bras de pont
CN114342088B (zh) * 2021-11-12 2024-01-09 英诺赛科(苏州)科技有限公司 半导体装置及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100256695B1 (ko) 1997-08-06 2000-05-15 정선종 화합물 반도체 전력 소자 제조 방법
JP4492034B2 (ja) * 2003-04-11 2010-06-30 日亜化学工業株式会社 Hemt及びその製造方法
JP5280611B2 (ja) 2005-01-31 2013-09-04 アイメック 半導体デバイスの製造方法、および得られるデバイス
SG131803A1 (en) * 2005-10-19 2007-05-28 Tinggi Tech Private Ltd Fabrication of transistors
JP2007142144A (ja) * 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd 電界効果トランジスタ集積回路及びその製造方法
WO2008151138A1 (en) * 2007-06-01 2008-12-11 The Regents Of The University Of California P-gan/algan/aln/gan enhancement-mode field effect transistor
JP5487550B2 (ja) * 2007-08-29 2014-05-07 サンケン電気株式会社 電界効果半導体装置及びその製造方法
JP2009164158A (ja) * 2007-12-28 2009-07-23 Panasonic Corp 半導体装置及びその製造方法
US7880293B2 (en) * 2008-03-25 2011-02-01 Stats Chippac, Ltd. Wafer integrated with permanent carrier and method therefor
JP2010192745A (ja) 2009-02-19 2010-09-02 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
US8389977B2 (en) * 2009-12-10 2013-03-05 Transphorm Inc. Reverse side engineered III-nitride devices
US20110147796A1 (en) 2009-12-17 2011-06-23 Infineon Technologies Austria Ag Semiconductor device with metal carrier and manufacturing method

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