JP7069308B2 - 低キャパシタンスフィールドプレート構造を有するトランジスタ - Google Patents

低キャパシタンスフィールドプレート構造を有するトランジスタ Download PDF

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Description

この開示は、概して、フィールドプレート構造を有するトランジスタに関し、より具体的には、低キャパシタンスのフィールドプレート構造を有するトランジスタに関する。
技術的に知られているように、一部のトランジスタにおいて、多くの高電力（ハイパワー）用途におけるそれらトランジスタの効率を改善するために、フィールドプレート構造が使用されている。電界効果トランジスタ（ＦＥＴ）と共に使用される１つのそのようなフィールドプレート構造は、いわゆるソース接続フィールドプレート（source connected field plate；ＳＣＦＰ）構造であり、一端が、典型的にグランド電位を基準とするソースに、ＳＣＦＰコネクタ部を介して接続され、第２端が、ドレインから離隔又は離間されてゲートとドレインとの間の領域の上に配置されたＳＣＦＰ領域を提供する。そのようなソース接続フィールドプレート構造の２つのタイプが、それぞれ、図１Ａ及び１Ｂ、並びに図２Ａ及び２Ｂに示されており、それぞれ、例えば、米国特許第７９１５６４４号（特許文献１）及び米国特許第７８９３５００号（特許文献２）を参照されたい。どちらのタイプでも、ＳＣＦＰ構造は、ＳＣＦＰコネクタ部を介してソースに接続された一端と、ゲート（ｇａｔｅ）とドレイン（ｄｒａｉｎ）との間の領域の上に配置されたＳＣＦＰ領域を提供する第２端とを含み、言及されていることには、ＳＣＦＰの端がドレインから離隔されている。すなわち、これら２つのタイプのＦＥＴは、図１Ａ及び図１Ｂに示されるタイプでは、ＳＣＦＰが、ソース（ｓｏｕｒｃｅ）に、ここでは例えば基板（ｓｕｂｓｔｒａｔｅ）上のメサとし得る窒化アルミニウムガリウム（ＡｌＧａＮ）である半導体領域すなわち活性領域の上を通らないＵ字形のＳＣＦＰコネクタ部によって接続されるのに対して、図２Ａ及び図２Ｂに示されるタイプでは、ＳＣＦＰ構造が、ソースに、半導体（すなわち活性領域）の上を張り出し屋根として通るＳＣＦＰコネクタ部によって接続される点で異なる。いずれのタイプでも、ＳＣＰＦ構造の終端となる端及びドレインから延びる同じ材料の連続した固体誘電体構造が存在する。ここでは、これらのＦＥＴは、ハイパワーのマイクロ波周波数用途での使用に合わせて適応されており、ここでは、図１Ａ及び１Ｂと２Ａ及び２Ｂとに示されるように、ＡｌＧａＮ半導体層（活性領域として参照されるときもある）を備えたＧａＮバッファを有するＧａＮ ＦＥＴである。
米国特許第７９１５６４４号明細書 米国特許第７８９３５００号明細書
本開示によれば、電界効果トランジスタ（ＦＥＴ）が提供され、当該ＦＥＴは、半導体の表面に沿って横方向に配置された、第１電極構造、第２電極構造、及び第１電極構造と第２電極構造との間でのキャリアの流れを制御するゲート電極構造と、一端が第１電極構造に接続され、第２端が、ゲート電極構造と第２電極構造との間に配置され且つギャップによって第２電極構造から離隔された、フィールドプレート構造と、を有する。フィールドプレート構造の第２端の下に配置された第１の部分と、上記ギャップの下の、より薄い第２の部分と、を持つ誘電体構造が、上記半導体の上に配置される。
一実施形態において、第１電極構造体はソース電極構造であり、第２電極構造体はドレイン電極構造である。
一実施形態において、電界効果トランジスタ（ＦＥＴ）は、誘電体構造の第３の部分に第２のギャップを含み、該第２のギャップは、第１電極構造とゲート電極構造との間に配置され、誘電体構造の第３の部分は、第２のギャップの下で、誘電体構造の第１の部分よりも薄い。
一実施形態において、誘電体構造の第１の部分は、底部層と、該底部層上に配置された中間層と、該中間層上に配置された上部層とを含む。誘電体構造の第２の部分は、底部層の延在部分を有する。上部層と底部層とが同じ材料のものである。中間層は、上部層及び底部層とは異なる材料である。
一実施形態において、中間層はエッチング停止層である。
一実施形態において、底部層及び上部層は、所定のエッチャントに対して、中間層のエッチング速度よりも少なくとも一桁高いエッチング速度を持つ。
一実施形態において、中間層は、上記所定のエッチャントとは異なるエッチャントに対して、底部層のエッチング速度よりも速いエッチング速度を持つ。
一実施形態において、中間層は底部層と直接接触し、上部層は中間層と直接接触し、底部層と上部層とが同じ材料のものである。
一実施形態において、電界効果トランジスタ（ＦＥＴ）を形成する方法が提供される。当該方法は、以下を有する構造を用意すること、すなわち、半導体の表面に配置された、第１電極構造、第２電極構造、及び第１電極構造と第２電極構造との間でのキャリアの流れを制御するゲート電極構造と、第１電極構造に接続され、且つ第２電極構造とゲート電極構造との間の領域の上に配置されたフィールドプレート構造と、第１電極構造と第２電極構造との間の上記半導体の上記表面の上で横方向に延在する誘電体構造であり、当該誘電体構造は、底部層と、該底部層と直接接触して配置された中間層と、エッチング停止層である該中間層と直接接触して配置された上部層とを有し、底部層と上部層とが同じ材料のものである、誘電体構造と、を有する構造を用意することと、フィールドプレート構造のエッジと第２電極構造との間に配置された上記誘電体構造の部分に第１のエッチャントを適用し、該第１のエッチャントが、上部層を除去してエッチング停止層の露出部分で停止することで、フィールドプレート構造の外側エッジと第２電極構造との間にギャップを作り出すことと、を含む。
一実施形態において、当該方法は、エッチング停止層の露出部分に、第１のエッチャントとは異なる第２のエッチャントを適用し、該第２のエッチャントが、エッチング停止層を除去して底部層で停止することを含む。
このような構成を用いることで、ＳＣＦＰ構造を持つＦＥＴが、より低い誘電体装荷及び低減された寄生キャパシタンスを有して提供され、それにより、高電圧動作下でいっそう高い効率を提供する。
本開示の１つ以上の実施形態の細部が、添付の図面及び以下の記載にて説明される。本開示のその他の特徴、目的及び利点が、これらの記載及び図面並びに請求項から明らかになる。
図１Ａ及び１Ｂは、従来技術に従った１つのタイプのソース接続フィールドプレート電界効果トランジスタの簡略化された概略平面図及び断面図である。 図１Ａ及び１Ｂは、従来技術に従った１つのタイプのソース接続フィールドプレート電界効果トランジスタの簡略化された概略平面図及び断面図である。 図２Ａ及び２Ｂは、従来技術に従った１つのタイプのソース接続フィールドプレート電界効果トランジスタの簡略化された概略平面図及び断面図である。 図２Ａ及び２Ｂは、従来技術に従った１つのタイプのソース接続フィールドプレート電界効果トランジスタの簡略化された概略平面図及び断面図である。 開示に従ったソース接続フィールドプレート電界効果トランジスタの簡略化された概略平面図である。 図３Ａの直線３Ｂ－３Ｂに沿ってとられた、図３Ａのソース接続フィールドプレート電界効果トランジスタの簡略化された概略断面図である。 図４Ａ－４Ｎは、開示に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４Ａ－４Ｎは、開示に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４Ａ－４Ｎは、開示に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４Ａ－４Ｎは、開示に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４Ａ－４Ｎは、開示に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４Ａ－４Ｎは、開示に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４Ａ－４Ｎは、開示に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４Ａ－４Ｎは、開示に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４Ａ－４Ｎは、開示に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４Ａ－４Ｎは、開示に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４Ａ－４Ｎは、開示に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４Ａ－４Ｎは、開示に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４Ａ－４Ｎは、開示に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４Ａ－４Ｎは、開示に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４ＪＪ、４ＫＫ、及び４ＬＬは、開示の他の一実施形態に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４ＪＪ、４ＫＫ、及び４ＬＬは、開示の他の一実施形態に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図４ＪＪ、４ＫＫ、及び４ＬＬは、開示の他の一実施形態に従った、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 開示に従った別の１つのタイプのソース接続フィールドプレート電界効果トランジスタの簡略化された概略平面図である。 図５Ａの直線５Ｂ－５Ｂに沿ってとられた、図５Ａのソース接続フィールドプレート電界効果トランジスタの簡略化された概略断面図である。 図５Ａの直線５Ｃ－５Ｃに沿ってとられた、図５Ａのソース接続フィールドプレート電界効果トランジスタの簡略化された概略断面図である。 図５Ａの直線５Ｄ－５Ｄに沿ってとられた、図５Ａのソース接続フィールドプレート電界効果トランジスタの簡略化された概略断面図である。 図６Ａ－６Ｂは、開示に従った、図５Ａ及び５Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。 図６Ａ－６Ｂは、開示に従った、図５Ａ及び５Ｂのソース接続フィールドプレート電界効果トランジスタの、その製造における様々な段階での簡略化された概略断面図である。
様々な図中の似通った参照符号は同様の要素を指し示している。
次いで、図３Ａ及び３Ｂを参照するに、ここでは例えば炭化ケイ素（ＳｉＣ）である基板（ｓｕｂｓｔｒａｔｅ）１１を有するソース接続フィールドプレート（ＳＣＦＰ）電界効果トランジスタ（ＦＥＴ）１０が示されており、ここでは例えば基板１１の上面上の窒化アルミニウムガリウム（ＡｌＧａＮ）メサである半導体層１４（活性領域）を備えた窒化ガリウム（ＧａＮ）バッファ層１２を有している。理解されるべきことには、基板１１には他の材料が使用されてもよい。半導体層１４の表面上に、図示のように、ソース（ｓｏｕｒｃｅ）電極構造１６、ゲート（ｇａｔｅ）電極構造１８、及びドレイン（ｄｒａｉｎ）電極構造２０が配置されている。ソース電極構造１６及びドレイン電極構造２０は、図示のように、それぞれ、半導体層１４とオーミックコンタクトした下側部分１６ａ及び２０ａと、それぞれ下側部分１６ａ及び２０ａ上の上側インターコネクト層１６ｂ及び２０ｂとを有している。ゲート電極構造１８は、半導体層１４とショットキーコンタクトした下側部分１８ａと、Ｔ字形又はガンマ形のゲート電極構造１８を形成するような形状にされた上側部分１８ｂとを有している。ゲート電極は、ソース電極構造１６とドレイン電極構造２０との間でのキャリアの流れを制御する。ゲート電極１８は、図示のように導電ビア１９ａを介してゲートパッド１９に接続され、該ビア１９ａは、上側インターコネクト層１６ｂ、２０ｂと共に形成される。
ここではソース接続フィールドプレート構造（ＳＣＦＰ）であるフィールドプレート構造２２が、ＳＣＦＰコネクタ部２３を介してソース電極構造１６に電気的に接続されるとともに、図示のようにＦＥＴ１０のゲート電極構造１８の部分を越えて延在している。フィールドプレート構造２２は、図示のように、ゲート電極構造１８とドレイン電極構造２０との間の半導体１４の領域２５の上に配置されてＳＣＦＰ領域２４を提供する外側のＳＣＦＰ領域部分（ここでは、フィールドプレート領域として参照するときもある）２４を有する。
誘電体構造３０が、ソース電極構造１６とドレイン電極構造２０との間の半導体１４の表面を覆って横方向に延在した、ここでは例えば窒化シリコンである一対の下部誘電体層３２、３４と、層３４の上に配置された、ここでは例えば酸化アルミニウム（Ａｌ２Ｏ３）であるエッチング停止層（ｅｔｃｈ ｓｔｏｐ）３６とを有している。理解されるべきことには、層３２、３４、及び３６には他の材料が使用されてもよい。例えば、層３２及び３４は酸化アルミニウム（Ａｌ２Ｏ３）であってもよく、その場合、エッチング停止層３６は例えば二酸化シリコン（ＳｉＯ２）とし得る。エッチング停止層３６は、図３Ｂに示すように、領域Ｒの上で、エッチング停止層３６内のギャップ３７を有する。エッチング停止層３６の上に、図示のように、その中にギャップ３７を有した、ここでは誘電体層３２、３４に使用されるのと同じ材料である上部誘電体層３８が配置されている。なお、フィールドプレート構造２２を形成するのに使用されるのと同じ金属２２ａが、ソース電極構造１６の上側部分上及びドレイン電極構造２０の上側部分上に配置されるが、金属２２ａの一部は、ソース電極構造１６上に配置され、そしてそれ故にソース電極構造１６に接続される（それにより、ＳＣＦＰ構造２２をソース電極構造１６に接続する）一方で、ドレイン電極構造２０上の金属２２ａの部分は、ギャップ３７によって、ソース電極構造１６上の金属の部分から電気的に絶縁される。なお、ＳＣＦＰ構造２２は、上述のようにソース電極構造１６に接続された一端Ｅ１と、ＳＣＦＰ領域２４に接続された第２端Ｅ２とを持つＳＣＦＰコネクタ部２３と、図３Ｂに示すように領域Ｒによって提供されるギャップによってドレイン電極構造２０から離隔又は離間されて、ゲート電極構造１８とドレイン電極構造２０との間の領域の上にあるＳＣＦＰ領域２４とを有する。
次いで、図４Ａ－４Ｎを参照して、図３Ａ及び３Ｂのソース接続フィールドプレート電界効果トランジスタ１０を形成するためのプロセスを説明する。図４Ａを参照するに、何らかの従来からのプロセスを用いて、基板１１と、半導体層１２及び１４と、その上に形成されたソース及びドレイン電極構造１６、２０の下側部分１６ａ、２０ａとを有する構造が用意される。
図４Ｂを参照するに、図３Ｂに示されるように、ソース及びドレイン電極構造１６、２０の下側部分１６ａ、２０ａを覆って、誘電体層３２が均一な厚さで堆積される。
次いで、図４Ｃを参照するに、何らかの従来からのリソグラフィエッチングプロセスを用いて、ゲート電極構造１８が形成されることになる層３２の部分を貫いて開口部３３が形成される。
図４Ｄを参照するに、図４Ｃに示した構造の表面を覆って、ここでは例えば、ニッケル、次いで白金、次いで金のスタック（Ｎｉ／Ｐｔ／Ａｕ）であるショットキーコンタクトメタルの層が、均一な厚さで堆積され、該メタルの一部が、半導体層１４の露出部分上へと開口部３３を通り抜ける。次いで、この構造が、従来からのように処理されてショットキーコンタクトメタルと半導体１４とのショットキーコンタクトを形成し、それによってゲート電極構造１８を形成する。ショットキーコンタクトメタルの残余部分が、例えばリフトオフプロセスなどの何らかの方法を用いて除去される。
図４Ｅを参照するに、図示のように、この構造を覆って誘電体層３４が均一な厚さで形成される。
次いで、図４Ｆを参照するに、図示のように、ソース及びドレイン電極構造１６、２０の下側部分１６ａ、２０ａの上で、誘電体層３２、３４を貫いて開口部３９が形成される。
次いで、図４Ｇを参照するに、何らかの従来からのプロセスを用いて、図示のように、ソース電極の上側部分１６ｂ及びドレイン電極の上側部分２０ｂが形成される。
次いで、図４Ｈを参照するに、図示のように、構造を覆って誘電体エッチング停止層３６が均一な厚さで堆積される。層３２及び３４が窒化シリコンである場合に、エッチング停止層３６は酸化アルミニウム（Ａｌ２Ｏ３）であり、層３２及び３４が酸化アルミニウム（Ａｌ２Ｏ３）である場合には、エッチング停止層３６は二酸化シリコン（ＳｉＯ２）である。
図４Ｉを参照するに、図示のように、エッチング停止層３６を覆って誘電体層３８が均一な厚さで堆積される。エッチング停止層３６が酸化アルミニウムである場合、誘電体層３８は、例えば窒化シリコンであり、エッチング停止層３６が二酸化シリコンである場合には、誘電体層３８は、例えば酸化アルミニウムである。
次いで、図４Ｊを参照するに、フォトリソグラフィエッチング処理を用いて、層３８及び３６を貫いて開口部５５が形成される。層３２及び３４が窒化シリコンであり、且つエッチング停止層３６が酸化アルミニウム（Ａｌ２Ｏ３）である場合、層３２及び３４用のエッチャントは、例えば、窒化シリコン層３２及び３４をエッチングするフッ素系エッチャントであり、そのようなエッチングは酸化アルミニウム層３６で停止し、また、層３２及び３４が酸化アルミニウム（Ａｌ２Ｏ３）であり、且つエッチング停止層３６が二酸化シリコン（ＳｉＯ２）である場合には、層３２及び３４用のエッチャント、例えば、塩素系エッチャント又は水酸化アンモニアであり、そのようなエッチングは、二酸化シリコンエッチング停止層３６で停止する。従って、いずれの場合も、エッチング停止層３６は、層３２及び３４をエッチングするのに使用されるエッチャントで少なくとも一桁遅い速さでエッチングされるので、エッチングストッパとして作用する。なお、ここで、ソース及びドレイン電極構造１６、１８の上側部分１６ｂ、２０ｂがこのプロセス工程においてエッチング停止層として作用し、それによってソース及びドレイン電極構造１６、２０の上側部分１６ｂ、２０ｂを露出させるように、ソース及びドレイン電極構造１６、２０の上側部分１６ｂ、２０ｂは、例えば、チタン、次いで白金、次いで金の３層メタル（Ｔｉ／Ｐｔ／Ａｕ）、又はＴｉ／Ａｕの２層メタルである。
次いで、図４Ｋを参照するに、構造の表面の上でフォトレジスト層２１がパターニングされ、ソース電極構造１６及びドレイン電極構造２０の上側部分上に金属層２２ａを形成すべきところ、及びフィールドプレート構造２２を形成すべきところで、構造の表面の領域を露出させる。従って、層２２ａは、例えば電子ビーム蒸着を用いて、図示のように、フォトレジスト２１の上と、フォトレジスト２１の層によって露出された構造の部分の上とに堆積される。
再び図４Ｋを参照するに、従来からのリフトオフプロセスを用いて、フォトレジスト２１が除去され、それにより、フィールドプレート構造２２のＳＣＦＰ領域２４の外側のエッジ又は端部Ｅ２とドレイン電極２０との間にギャップ３７（図３Ａ及び３Ｂ）が形成された図４Ｌに示す構造が形成される。なお、フィールドプレート構造２２の上部は、ソース電極構造１６の上方から誘電体層３８の表面に沿って延在し、ＳＣＦＰ領域２４の外側のエッジ又は端部Ｅ２で終端する。従って、フィールドプレート構造２２は、ゲート電極構造１８とドレイン電極構造２０との間の領域Ｒの上には延在しない。
図４Ｍを参照するに、構造の上に、何らかの従来からのプロセスを用いて、領域Ｒの上に開口部６３を有するフォトレジストマスク６１が形成され、領域Ｒ内の誘電体層３８の部分が露出される。層３８のこの露出部分が選択的にエッチング除去される。層３８が窒化シリコンであり、且つエッチング停止層３６が酸化アルミニウムである場合、誘電体層３８を除去するのに使用されるエッチャントはフッ素系エッチャントであり、層３８が酸化アルミニウムである場合には、エッチャントは塩素系エッチャント又は水酸化アンモニウムである。
次に、図４Ｎに示すように、領域Ｒ（図４Ｍ）の下でエッチング停止層３６が選択的に除去される（ここでは、層３８が窒化シリコンである場合、酸化アルミニウムエッチング停止層３６用の塩素系又は水酸化アンモニウム系のエッチャントを使用し、エッチング停止層３６が二酸化シリコンであり、且つ層３８が酸化アルミニウムである場合には、フッ素系エッチャントを使用する）。なお、塩素系又は水酸化アンモニウム系のエッチャントに対して、酸化アルミニウムエッチング停止層３６のエッチング速度は、窒化シリコン層３８よりも遥かに遅く、また、塩素系又は水酸化アンモニウム系のエッチャントは、二酸化シリコンエッチング停止層３６に対して、酸化アルミニウム層３８に対してよりも遥かに遅い。そして、マスク６１が除去されて、図３Ａ及び３Ｂに示したソース接続フィールドプレート電界効果トランジスタ１０が完成される。
次いで、図４ＪＪ－４ＬＬを参照して、代わりの一プロセスを説明する。ここでは、図４Ｉに示した構造を形成した後に、図４ＪＪに示すように、開口部５５と同時に開口部５５’が形成される。ここでは、図４ＫＫに示すように、図４ＫＫに示す構造の表面の上でフォトレジスト材料２１がパターニングされ、ソース電極構造１６及びドレイン電極構造２０の上側部分上に金属層２２ａを形成すべきところ、及びフィールドプレート構造２２を形成すべきところで、図４ＫＫに示すように構造の表面の領域を露出させる。従って、層２２ａは、図示のように、フォトレジスト２１の上と、フォトレジスト２１の層によって露出された構造の部分の上とに堆積される。次に、図４ＬＬに示すように、フォトレジスト層２１が除去され、図３Ａ及び３Ｂに示したソース接続フィールドプレート電界効果トランジスタ１０が完成される。
ここではＳＣＦＰコネクタ２３が活性領域メサ１４から外されるＵ字形のＳＣＦＰである別のタイプのＳＣＦＰ ＦＥＴ構造１０’を、図５Ａ、５Ｂ、５Ｃ、及び５Ｄに示す。ここでは、図４Ｊに示した構造を形成した後に、そして、例えば図４Ｋ及び４ＫＫに関して上述したものなどの従来からのリフトオフプロセスを用いて、金属層２２ａが、構造を覆って堆積され、図５Ａに示すようにパターニングされる。なお、ＳＣＦＰ構造２２の上側のコネクタ部は、ソース電極構造１６の上方から、活性領域１４の外側で誘電体層３８の表面に沿って延在し（すなわち、メサ１４から外れており、別の言い方をすれば、ＳＣＦＰ構造２２のＳＣＦＰコネクタ部２３は、上下方向で図５Ｂの半導体層１４の上方にはない）、そして、端部２７で終端する。従って、フィールドプレート構造２２は、ゲート電極構造１８とドレイン電極構造２０との間の領域Ｒの上方には延在しない。図５Ｄに示すように、ここでもやはり、ゲート１８は導電ビア１９ａを介してゲートパッド１９に接続される。
図６Ａ及び６Ｂも参照するに、図４Ｍ及び図４Ｎに関連して上述したような領域Ｒの上で層３８及び３６を貫いて形成されるギャップ３７に加えて、図５Ｂに示すように、ギャップ３７と同様のやり方で同時に、第２のギャップ３７’が、ソース１６とゲート１８との間に形成される。これまた留意されたいことには、ここで、追加のギャップ３７’（図５Ａ及び５Ｂ）は、図４Ｍ及び４Ｎに関連して上述したギャップ３７を形成するためのエッチングプロセスと同じエッチングプロセスを用いて、図示のようにソース電極構造との間の半導体層１４の上に形成される。従って、図５Ａ及び５Ｂに示すように、双方のギャップ３７及びギャップ３７’が窒化シリコン層３４で終端する。これに関し、ギャップ３７’は、メサ又は半導体層１４の上の領域で誘電体層３８を貫き且つエッチング停止層３６を貫いて形成され、ＳＣＦＰ構造２２のＳＣＦＰ接続部２３を支持するメサ又は半導体層１４の外側の領域には延在しない。従って、ギャップ３７の下及びギャップ３７’の下の層３２及び３４を有するスタックの総厚さは、層３２、３４、３６及び３８を有するスタックの厚さよりも小さい。換言すれば、ギャップ３７及び３７’は、ソース１６とゲート１８との間で、低減された厚さの誘電体構造を持つとともに、ゲート１８とドレイン２０との間でも、低減された厚さの誘電体構造を持つ。
もはや理解されるはずのことには、開示に従った電界効果トランジスタ（ＦＥＴ）は、半導体の表面に沿って横方向に配置された第１電極構造、ゲート電極構造、及び第２電極構造であり、前記ゲートが、前記第１電極構造と前記第２電極構造との間でのキャリアの流れを制御する、第１電極構造、ゲート電極構造、及び第２電極構造と、一端が前記第１電極構造に接続され、第２端が、前記ゲート電極構造と前記第２電極構造との間に配置され、前記第２端が、ギャップによって前記第２電極構造から離隔されている、フィールドプレート構造と、前記半導体の上に配置された誘電体構造であり、前記フィールドプレート構造の前記第２端の下に配置された第１の部分と、前記ギャップの下の、より薄い第２の部分と、を持つ誘電体構造と、を含む。当該電界効果トランジスタ（ＦＥＴ）は、以下の特徴のうちの１つ以上を、独立に、又は他の特徴と組み合わせて含み得る：当該電界効果トランジスタ（ＦＥＴ）はソース接続フィールドプレート電界効果トランジスタ（ＦＥＴ）である；当該電界効果トランジスタ（ＦＥＴ）は、前記誘電体構造の第３の部分に第２のギャップを含み、該第２のギャップは、前記第１電極構造と前記ゲート電極構造との間に配置され、且つ、前記誘電体構造の前記第３の部分は、前記第２のギャップの下で、前記誘電体構造の前記第１の部分よりも薄い；前記誘電体構造の前記第１の部分は、底部層と、該底部層上に配置された中間層と、該中間層上に配置された上部層とを有し、前記誘電体構造の前記第２の部分は、前記底部層の延在部分を有し、前記上部層と前記底部層とが同じ材料のものであり、前記中間層は、前記上部層及び前記底部層とは異なる材料である；前記誘電体構造の前記第１の部分は、底部層と、該底部層上に配置された中間層と、該中間層上に配置された上部層とを有し、前記誘電体構造の前記第２の部分は、前記底部層の延在部分を有し、前記中間層はエッチング停止層である；前記底部層及び前記上部層は、所定のエッチャントに対して、前記中間層のエッチング速度よりも少なくとも一桁高いエッチング速度を持つ；又は、前記中間層は、前記所定のエッチャントとは異なるエッチャントに対して、前記底部層のエッチング速度よりも速いエッチング速度を持つ。
これまたもはや理解されるはずのことには、開示に従った電界効果トランジスタ（ＦＥＴ）は、半導体と、前記半導体の表面に沿って横方向に配置されたソース電極構造、ドレイン電極構造、及びゲート電極構造と、前記半導体の前記表面の上で横方向に延在する誘電体構造と、一端で前記ソース電極構造及び前記ドレイン電極構造のうちの一方に接続され、第２端が、前記ソース電極構造及び前記ドレイン電極構造のうちの他方と前記ゲート電極構造との間の前記半導体の第１の領域の上に配置された、フィールドプレート構造であり、当該フィールドプレート構造の前記第２端が、ギャップによって前記ソース電極構造及び前記ドレイン電極構造のうちの前記他方から離間されている、フィールドプレート構造と、を含み、前記誘電体構造は、上下方向で前記フィールドプレート構造の前記第２端と前記半導体との間に配置された第１の部分と、前記第１の部分よりも薄い厚さを持ち、且つ前記ギャップの下の前記半導体の前記表面の第２の領域の上に配置された第２の部分と、を有する。当該電界効果トランジスタ（ＦＥＴ）は、以下の特徴のうちの１つ以上を、独立に、又は他の特徴と組み合わせて含み得る：前記誘電体構造の前記第１の部分は、底部層と、該底部層上に配置された中間層と、該中間層上に配置された上部層とを有し、前記誘電体構造の前記第２の部分は、前記底部層の延在部分を有し、前記上部層と前記底部層とが同じ材料のものであり、前記中間層は、前記上部層及び前記底部層とは異なる材料である；前記誘電体構造の前記第１の部分は、底部層と、該底部層上に配置された中間層と、該中間層上に配置された上部層とを有し、前記誘電体構造の前記第２の部分は、前記底部層の延在部分を有し、前記中間層はエッチング停止層である；前記底部層及び前記上部層は、所定のエッチャントに対して、前記中間層のエッチング速度よりも少なくとも一桁高いエッチング速度を持つ；前記中間層は、前記所定のエッチャントとは異なるエッチャントに対して、前記底部層のエッチング速度よりも速いエッチング速度を持つ；前記中間層は、前記底部層と直接接触して配置され、且つ前記上部層は、前記中間層と直接接触して配置され、前記底部層と前記上部層とが同じ材料のものである；又は、前記中間層はエッチング停止層である。
これまたもはや理解されるはずのことには、開示に従った電界効果トランジスタ（ＦＥＴ）を形成する方法は、半導体の表面に配置された第１電極構造、第２電極構造、及びゲート電極構造であり、前記ゲート電極構造が、前記第１電極構造と前記第２電極構造との間でのキャリアの流れを制御する、第１電極構造、第２電極構造、及びゲート電極構造と、前記第１電極構造に接続され、且つ前記ゲート電極構造と前記第２電極構造との間の領域の上に配置されたフィールドプレート構造と、前記第１電極構造と前記第２電極構造との間の前記半導体の前記表面の上で横方向に延在する誘電体構造であり、当該誘電体構造は、底部層と、該底部層と直接接触して配置された中間層と、エッチング停止層である該中間層と直接接触して配置された上部層とを有し、前記底部層と前記上部層とが同じ材料のものである、誘電体構造と、を有する構造を用意し、そして、前記フィールドプレート構造のエッジと前記第２電極構造との間に配置された前記誘電体構造の部分に第１のエッチャントを適用し、該第１のエッチャントが、前記上部層を除去して前記エッチング停止層の露出部分で停止することで、前記フィールドプレート構造の前記外側エッジと前記第２電極構造との間にギャップを作り出す、ことを含む。当該方法はまた、前記エッチング停止層の前記露出部分に、前記第１のエッチャントとは異なる第２のエッチャントを適用し、該第２のエッチャントが、前記エッチング停止層を除去して前記底部層で停止する、ことを含む、という特徴を含み得る。
これまたもはや理解されるはずのことには、開示に従った電界効果トランジスタ（ＦＥＴ）は、半導体の表面に沿って横方向に配置された第１電極構造、第２電極構造、及び第３電極構造であり、前記第２電極構造が、前記第１電極構造と前記第３電極構造との間でのキャリアの流れを制御する、第１電極構造、第２電極構造、及び第３電極構造と、一端が前記第１電極構造に接続され、第２端が、前記第２電極構造と前記第３電極構造との間に配置され且つギャップによって前記第３電極構造から離隔された、フィールドプレート構造と、前記半導体の上に配置された誘電体構造であり、前記フィールドプレート構造の前記第２端の下に配置された第１の部分と、前記ギャップの下の、より薄い第２の部分と、を持つ誘電体構造と、を含む。当該電界効果トランジスタ（ＦＥＴ）はまた、前記誘電体構造の第３の部分に第２のギャップを含み、該第２のギャップは、前記第１電極構造と前記第２電極構造との間に配置され、且つ、前記誘電体構造の前記第３の部分は、前記第２のギャップの下で、前記誘電体構造の前記第１の部分よりも薄い、という特徴を含み得る。
本開示の多数の実施形態を説明してきた。そうとはいえ、理解されることには、本開示の精神及び範囲から逸脱することなく様々な変更がなされ得る。例えば、フィールドプレートは、ＦＥＴのドレインに接続されてもよい。従って、その他の実施形態も以下の請求項の範囲内にある。

Claims (11)

  1. ソース接続フィールドプレート電界効果トランジスタ（ＦＥＴ）であって、
    半導体の表面に沿って横方向に配置された第１電極構造、ゲート電極構造、及び第２電極構造であり、前記ゲート電極構造が、前記第１電極構造と前記第２電極構造との間でのキャリアの流れを制御する、第１電極構造、ゲート電極構造、及び第２電極構造と、
    一端が前記第１電極構造に接続され、第２端が、前記ゲート電極構造と前記第２電極構造との間に配置され、前記第２端が、ギャップによって前記第２電極構造から離隔されている、フィールドプレート構造と、
    前記半導体の上に配置された誘電体構造であり、前記フィールドプレート構造の下に配置された第１の部分と、前記ギャップの下の第２の部分と、を持つ誘電体構造と、
    を有し、
    前記第２の部分は、前記第１の部分よりも薄く、
    前記誘電体構造の前記第１の部分は、底部層と、該底部層上に配置された中間層と、該中間層上に配置された上部層とを有し、前記底部層、前記中間層、及び前記上部層は前記ゲート電極構造上に配置されており、前記誘電体構造の前記第２の部分は、前記底部層の延在部分を有し、前記中間層は、前記上部層及び前記底部層とは異なる材料であり、前記中間層及び前記上部層は前記ギャップで終端しており、
    前記中間層はエッチング停止層であり、前記底部層及び前記上部層は、所定のエッチング液に対して、前記中間層のエッチング速度よりも少なくとも一桁高いエッチング速度を持つ、
    電界効果トランジスタ（ＦＥＴ）。
  2. 当該電界効果トランジスタ（ＦＥＴ）は、前記誘電体構造の第３の部分に第２のギャップを含み、該第２のギャップは、前記第１電極構造と前記ゲート電極構造との間に配置され、且つ、前記誘電体構造の前記第３の部分は、前記第２のギャップの下で、前記誘電体構造の前記第１の部分よりも薄い、請求項１に記載の電界効果トランジスタ（ＦＥＴ）。
  3. 前記上部層と前記底部層とが同じ材料のものである、請求項１に記載の電界効果トランジスタ（ＦＥＴ）。
  4. 前記中間層は、前記所定のエッチング液とは異なるエッチング液に対して、前記底部層のエッチング速度よりも速いエッチング速度を持つ、請求項１に記載のＦＥＴ。
  5. 半導体と、
    前記半導体の表面に沿って横方向に配置されたソース電極構造、ドレイン電極構造、及びゲート電極構造と、
    前記半導体の前記表面の上で横方向に延在する誘電体構造と、
    一端で前記ソース電極構造に接続され、第２端が、前記ドレイン電極構造と前記ゲート電極構造との間の前記半導体の第１の領域の上に配置された、フィールドプレート構造であり、当該フィールドプレート構造の前記第２端が、ギャップによって前記ドレイン電極構造から離間されている、フィールドプレート構造と、
    を有し、
    前記誘電体構造は、
    上下方向で前記フィールドプレート構造と前記半導体との間に配置された第１の部分と、
    前記第１の部分よりも薄い厚さを持ち、且つ前記ギャップの下の前記半導体の前記表面の第２の領域の上に配置された第２の部分と、
    を有し、
    前記誘電体構造の前記第１の部分は、底部層と、該底部層上に配置された中間層と、該中間層上に配置された上部層とを有し、前記底部層、前記中間層、及び前記上部層は前記ゲート電極構造上に配置されており、前記誘電体構造の前記第２の部分は、前記底部層の延在部分を有し、前記中間層は、前記上部層及び前記底部層とは異なる材料であり、前記中間層及び前記上部層は前記ギャップで終端しており、
    前記中間層はエッチング停止層であり、前記底部層及び前記上部層は、所定のエッチング液に対して、前記中間層のエッチング速度よりも少なくとも一桁高いエッチング速度を持つ、
    電界効果トランジスタ（ＦＥＴ）。
  6. 前記上部層と前記底部層とが同じ材料のものである、請求項５に記載の電界効果トランジスタ（ＦＥＴ）。
  7. 前記中間層は、前記所定のエッチング液とは異なるエッチング液に対して、前記底部層のエッチング速度よりも速いエッチング速度を持つ、請求項５に記載のＦＥＴ。
  8. 前記中間層は、前記底部層と直接接触して配置され、且つ前記上部層は、前記中間層と直接接触して配置され、前記底部層と前記上部層とが同じ材料のものである、請求項５に記載の電界効果トランジスタ（ＦＥＴ）。
  9. ソース接続フィールドプレート電界効果トランジスタ（ＦＥＴ）を形成する方法であって、
    半導体の表面に配置された第１電極構造、第２電極構造、及びゲート電極構造であり、前記ゲート電極構造が、前記第１電極構造と前記第２電極構造との間でのキャリアの流れを制御する、第１電極構造、第２電極構造、及びゲート電極構造と、前記第１電極構造と前記第２電極構造との間の前記半導体の前記表面の上で横方向に延在する誘電体構造であり、当該誘電体構造は、底部層と、該底部層と直接接触して配置された中間層と、エッチング停止層である該中間層と直接接触して配置された上部層とを有し、前記底部層と前記上部層とが同じ材料のものである、誘電体構造と、を有する構造を用意し、
    前記ゲート電極構造と前記第２電極構造との間の前記誘電体構造の領域の上に、前記第１電極構造に電気的に接続されたフィールドプレート構造を形成し、
    前記フィールドプレート構造のエッジと前記第２電極構造との間に配置された前記誘電体構造の部分に第１のエッチング液を適用し、該第１のエッチング液が、前記上部層を除去して前記エッチング停止層の露出部分で停止することで、前記フィールドプレート構造の前記エッジと前記第２電極構造との間にギャップを作り出し、そして、
    前記エッチング停止層の前記露出部分に、前記第１のエッチング液とは異なる第２のエッチング液を適用し、該第２のエッチング液が、前記エッチング停止層を除去して前記底部層で停止する、
    ことを有する方法。
  10. ソース接続フィールドプレート電界効果トランジスタ（ＦＥＴ）であって、
    半導体の表面に沿って横方向に配置された第１電極構造、第２電極構造、及び第３電極構造であり、前記第２電極構造が、前記第１電極構造と前記第３電極構造との間でのキャリアの流れを制御する、第１電極構造、第２電極構造、及び第３電極構造と、
    一端が前記第１電極構造に接続され、第２端が、前記第２電極構造と前記第３電極構造との間に配置され且つギャップによって前記第３電極構造から離隔された、フィールドプレート構造と、
    前記半導体の上に配置された誘電体構造であり、前記フィールドプレート構造の下に配置された第１の部分と、前記ギャップの下の第２の部分と、を持つ誘電体構造と、
    を有し、
    前記第２の部分は、前記第１の部分よりも薄く、
    前記誘電体構造の前記第１の部分は、底部層と、該底部層上に配置された中間層と、該中間層上に配置された上部層とを有し、前記底部層、前記中間層、及び前記上部層は前記第２電極構造上に配置されており、前記誘電体構造の前記第２の部分は、前記底部層の延在部分を有し、前記中間層は、前記上部層及び前記底部層とは異なる材料であり、前記中間層及び前記上部層は前記ギャップで終端しており、
    前記中間層はエッチング停止層であり、前記底部層及び前記上部層は、所定のエッチング液に対して、前記中間層のエッチング速度よりも少なくとも一桁高いエッチング速度を持つ、
    電界効果トランジスタ（ＦＥＴ）。
  11. 当該電界効果トランジスタ（ＦＥＴ）は、前記誘電体構造の第３の部分に第２のギャップを含み、該第２のギャップは、前記第１電極構造と前記第２電極構造との間に配置され、且つ、前記誘電体構造の前記第３の部分は、前記第２のギャップの下で、前記誘電体構造の前記第１の部分よりも薄い、請求項１０に記載の電界効果トランジスタ（ＦＥＴ）。
JP2020521970A 2017-10-24 2018-10-04 低キャパシタンスフィールドプレート構造を有するトランジスタ Active JP7069308B2 (ja)

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