JP7405595B2 - 入力保護回路 - Google Patents

Description

本開示は、所定の回路の入力を保護する入力保護回路に関する。

従来、所定の回路の入力を保護する入力保護回路が知られている。例えば、半導体集積回路の内部回路を入力端子からの過大な電圧（過電圧）から保護する入力保護回路が知られている（特許文献１の図５参照）。この入力保護回路では、外部信号を受信する外部入力端子には電圧制御型トランジスタの一方の主電極が接続され、後続の内部回路の入力用電極には電圧制御型トランジスタの他方の主電極が接続される。また、トランジスタの制御電極が所定の固定電位に保持されている。この結果、外部入力端子に第一の極性の所定値未満の電圧が印加された場合、電圧制御型トランジスタの２つの主電極間が導通状態となり、外部入力端子に第一の極性の所定値以上の電圧が印加された場合、電圧制御型トランジスタの２つの主電極間が遮断状態となる。

また、例えば、直流電圧電源を入力とする回路において、誤って入力側の極性を逆に接続（以下、逆接続ともいう）した場合でも、負荷回路側へ逆極性電圧が印加されないように保護する逆極性入力保護回路が知られている（特許文献２参照）。特許文献２の図１では、直流電圧電源と負荷回路との間に、直流電圧電源側の正極の入力端子にドレインが接続され、負荷回路側の正極の出力端子にソースが接続されるように、ＰＭＯＳが設けられている。このＰＭＯＳのゲートは、直流電圧電源の負極及び負荷回路の負極に接続される。この逆極性入力保護回路では、逆接続した場合に、ＰＭＯＳのゲート－ソース間電圧が閾値電圧未満となるため、ＰＭＯＳがオフ状態となる。

特開平１０－１０８３５９号公報 特開２０００－３４１８４８号公報

特許文献２に記載の入力保護回路は、入力端子に逆極性の電圧が印加された場合の保護を行うことができる。しかし、入力端子における高入力抵抗の確保が不十分である。

本開示は、入力端子において高耐圧且つ高入力抵抗の特性を有するとともに、入力端子への逆極性電圧の印加時に逆流電流が発生することを防止できる入力保護回路を提供する。

本開示の一態様は、所定の回路の入力を保護する入力保護回路であって、入力信号を入力する入力端子と、前記所定の回路に接続される接続端子と、前記入力端子にドレインが接続され、前記接続端子にソースが接続される第１のトランジスタと、前記第１のトランジスタのゲート及びソースに接続され、第１の電源から電流が供給され、第１の所定の電圧を出力するバイアス回路と、前記バイアス回路の低電圧側に接続される基準端子と、を備え、前記バイアス回路は、前記入力端子及び前記基準端子に外部装置が通常接続された場合、前記第１のトランジスタのゲートとソースとの間の電圧を前記第１のトランジスタの閾値電圧以上の電圧に維持し、前記入力端子及び前記基準端子に前記外部装置が逆接続された場合、前記第１のトランジスタのゲートとソースとの間の電圧を前記第１のトランジスタの閾値電圧未満の電圧に維持し、前記バイアス回路は、第１の回路及び第２の回路を備え、前記第１の回路は、前記第１のトランジスタのソースと前記第２の回路の高電圧側とに接続され、前記第１の電源から電流が供給され、前記第２の回路へ第２の所定の電圧を出力し、前記第２の回路の低電圧側は、前記第１のトランジスタのゲートに接続され、前記第１の回路は、第２の演算増幅器と、第３のトランジスタと、を含み、前記第２の演算増幅器は、反転入力端子が前記第１のトランジスタのソースに接続され、非反転入力端子が前記第２の回路の高電圧側に接続され、前記第３のトランジスタは、前記第２の演算増幅器の出力端子にゲートが接続され、前記第１の電源が接続される第１の電源端子にソースが接続され、前記第２の回路の高電圧側及び前記第２の演算増幅器の非反転入力端子にドレインが接続され、前記第１の電源から電流が供給され、前記第２の回路へ前記第２の所定の電圧を出力する、入力保護回路である。

本開示によれば、入力端子において高耐圧且つ高入力抵抗の特性を有するとともに、入力端子への逆極性電圧の印加時に逆流電流が発生することを防止できる。

本開示の実施形態における入力保護回路を含むシステムの構成例を示す図 入力保護回路の第１構成例を示す回路図 入力保護回路に外部装置が通常接続されたことを示す図 入力保護回路に外部装置が逆接続されたことを示す図 入力保護回路の第２構成例を示す回路図 入力保護回路の第３構成例を示す回路図 入力保護回路の第４構成例を示す回路図 比較例における過電圧に対する過電圧保護機能を有する入力保護回路の構成を示す回路図 比較例における逆接続に対する入力保護機能を有する入力保護回路の構成を示す回路図

以下、適宜図面を参照しながら、本開示に係る入力保護回路を具体的に開示した実施形態（以下、「本実施形態」という）を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、添付図面および以下の説明は、当業者が本開示を十分に理解するために提供されるのであって、これらにより特許請求の範囲に記載の主題を限定することは意図されていない。

（本開示の一形態を得るに至った経緯）
図８は、比較例における過電圧の印加時に内部回路を保護する入力保護回路を示す回路図である。入力保護回路１００Ｘは、特許文献１の図５と同等の回路図である。入力保護回路１００Ｘは、入力端子１１０Ｘ、接続端子１２０Ｘ、ＩＣ内部電源端子１７０Ｘ、及びＮＭＯＳトランジスタ（単にＮＭＯＳとも称する）１８０Ｘ、増幅器２１０Ｘを有する。

図８では、入力端子１１０Ｘと増幅器２１０Ｘに接続される接続端子１２０Ｘとに接続され、入力端子１１０Ｘ側がドレインとなり、増幅器２１０Ｘ側がソースとなるように、ＮＭＯＳ１８０Ｘが設けられている。ＮＭＯＳ１８０Ｘのゲートには、ＩＣ内部電源端子１７０Ｘを介して増幅器２１０Ｘの電源が印加される。通常の（過大でない）入力電圧が入力端子１１０Ｘに印加されると、ＮＭＯＳ１８０Ｘのゲートとソースの間の電圧（ゲート－ソース間電圧）がＮＭＯＳ１８０Ｘの閾値電圧以上となる範囲においては、ＮＭＯＳ１８０Ｘはオンとなり、入力端子１１０Ｘの電圧がそのまま増幅器２１０に入力される。一方、入力端子１１０Ｘの電圧が過大であり、ＮＭＯＳ１８０Ｘのソース電圧上昇によりゲート－ソース間電圧がＮＭＯＳ１８０Ｘの閾値電圧未満であると、ＮＭＯＳ１８０Ｘのソース電圧はＮＭＯＳ１８０Ｘのゲート電圧－閾値電圧にクランプされる。これにより、入力保護回路１００Ｘは過電圧に対する入力保護機能を実現する。

図９は、比較例における逆極性電圧の印加時に内部回路を保護する入力保護回路１００Ｘを示す回路図である。入力保護回路１００Ｘは、特許文献２の図１にＰＭＯＳトランジスタのゲートを駆動する為のバイアス回路を追加した回路図である。入力保護回路１００Ｘは、入力端子１１０Ｘ、接続端子１２０Ｘ、ＰＭＯＳトランジスタ（単にＰＭＯＳとも称する）１４０Ｘ、ダイオードＤ１Ｘ，Ｄ２Ｘ、定電流源ＩＸ、及び増幅器２１０Ｘを有する。

図９では、入力端子１１０Ｘと増幅器２１０Ｘに接続される接続端子１２０Ｘとに接続され、入力端子１１０Ｘ側がドレインとなり、増幅器２１０Ｘ側がソースとなるように、ＰＭＯＳ１４０Ｘが設けられている。入力端子１１０Ｘへの通常接続時（非逆接続時）には、ＰＭＯＳ１４０Ｘのゲート－ソース間電圧がＰＭＯＳ１４０Ｘの閾値電圧以上となることで、ＰＭＯＳ１４０Ｘがオンとなる。入力端子１１０Ｘへの逆接続時には、ＰＭＯＳ１４０Ｘのゲート－ソース間電圧が閾値電圧未満となることで、ＰＭＯＳ１４０Ｘがオフとなる。これにより、入力保護回路１００Ｘは逆接続に対する入力保護機能を実現する。よって、入力保護回路１００Ｘに接続される増幅器２１０Ｘから入力端子１１０Ｘ側への逆流電流の発生を防止できる。

図９では、ＰＭＯＳ１４０Ｘのゲート－ソース間電圧のバイアスを生成するために、ＰＭＯＳ１４０のゲートとソースとの間に、ダイオードＤ１Ｘ，Ｄ２Ｘが接続されている。ここでは、ダイオードＤ１Ｘ，Ｄ２Ｘには入力端子１１０Ｘから微小電流が流入することとなり、半導体集積回路に必要な高入力抵抗を満たすことが困難である。また、この微小電流によりＰＭＯＳ１４０Ｘのドレインとソースとの間に電位差が生じるため、入力端子１１０Ｘに印加された電圧に対して接続端子１２０Ｘに伝達される電圧に誤差が発生する。この誤差は、高精度に電圧を検出する用途や電圧増幅の用途に用いられる半導体集積回路には重大な誤差となり得る。また、車載バッテリの電圧を入力する半導体集積回路において、この微小電流は暗電流となって車載バッテリを劣化させる原因となる。そこで、入力保護回路１００Ｘには、逆接続時の保護及び逆流電流防止の特性に加えて高入力抵抗の特性も持たせる必要がある。

以下では、入力端子において高入力抵抗の特性を有するとともに、入力端子への逆極性電圧の印加時に逆流電流が発生することを防止できる入力保護回路について説明する。

図１は、本開示の実施形態における入力保護回路１００を含むシステムの構成例を示す図である。入力保護回路１００の入力端子１１０と接続端子１２０とを含む。入力端子１１０には、例えば、車載バッテリ、その他の信号入力装置が接続される。接続端子１２０には、所定の回路が接続される。所定の回路は、例えば、ＩＣ（Integrated Circuit）の内部回路２００である。内部回路２００は、例えば、増幅器２１０、コンパレータ、負荷回路、その他の回路を含む。図１では、接続端子１２０は、増幅器２１０の非反転入力端子に接続されている。内部回路２００の電源は、例えばＩＣの内部電源から供給される。内部回路２００は、例えば半導体集積回路の少なくとも一部である。

入力端子１１０には、所定の入力信号が入力される。入力信号は、例えば、電源信号や内部回路２００に供給される信号である。接続端子１２０からは所定の出力信号が出力される。出力信号は、例えば、入力保護回路１００で処理された電源信号や内部回路２００に供給される信号である。

図２は、入力保護回路１００の第１構成例としての入力保護回路１００Ａを示す回路図である。図２では、図１に示した入力保護回路１００の構成と同様の構成については、同一の符号を付し、その説明を省略又は簡略化する。

入力保護回路１００Ａは、入力端子１１０、接地端子１１５、接続端子１２０、第１電源端子１３０、ＰＭＯＳ１４０、バイアス回路１９０、及び抵抗Ｒ１を備える。バイアス回路１９０は、第１の回路１５０及び第２の回路１６０を含む。第１の回路１５０は、ＮＭＯＳ１５１を含む。第２の回路１６０は、ダイオードＤ１，Ｄ２を含む。

入力保護回路１００Ａでは、入力端子１１０と接続端子１２０との間に、ＰＭＯＳ１４０が設けられている。ＰＭＯＳ１４０は、入力端子１１０からの入力信号を入力する。

ＰＭＯＳ１４０は、入力端子１１０と接地端子１１５とに対して外部装置３００が逆接続ではなく通常接続された場合には、ＰＭＯＳ１４０のゲート－ソース間電圧がＰＭＯＳ１４０の閾値電圧Ｖｔｈ１以上となるように構成される。よって、外部装置３００が入力端子１１０に通常接続された場合、ＰＭＯＳ１４０はオンとなる。この場合、入力端子１１０からの入力信号は、接続端子１２０を介して内部回路２００へ伝達される。

一方、ＰＭＯＳ１４０は、入力端子１１０と接地端子１１５とに対して外部装置３００が逆接続された場合、つまり入力端子１１０に逆極性の電圧が印加された場合、ＰＭＯＳ１４０のソース電圧は入力端子１１０への印加電圧と共に低下し、ＰＭＯＳ１４０のゲート－ソース間電圧が閾値電圧Ｖｔｈ１未満となるように構成される。よって、ＰＭＯＳ１４０がオフとなる。この場合、入力端子１１０からの入力信号は、接続端子１２０側へ出力されず、内部回路２００へ伝達されない。

したがって、ＰＭＯＳ１４０により、内部回路２００へ逆極性の電圧が印加されないように保護でき、内部回路２００から入力端子１１０への逆流電流の発生も防止できる。

ＰＭＯＳ１４０のゲート－ソース間電圧は、ＰＭＯＳ１４０のゲートとソースとの間に接続される様々な回路の電圧により定まる。図２では、ＰＭＯＳ１４０のゲートとソースとの間にバイアス回路１９０の第１の回路１５０と第２の回路１６０とが接続されており、ＰＭＯＳ１４０のゲート－ソース間電圧は、第１の回路１５０と第２の回路１６０との双方の電圧により定まる。入力保護回路１００Ａは、通常接続時に、第１の回路１５０及び第２の回路１６０の電圧の和、つまりバイアス回路１９０の電圧をＰＭＯＳ１４０の閾値電圧Ｖｔｈ１以上の電圧に維持する。入力保護回路１００Ａは、逆接続時に、ＰＭＯＳ１４０のソース、即ちＮＭＯＳ１５１のゲートの電圧低下により、バイアス回路１９０の電圧をＰＭＯＳ１４０の閾値電圧Ｖｔｈ１以上に維持できなくなる。

第１の回路１５０は、ＮＭＯＳ１５１を含む。第１の回路１５０の電圧は、任意に調整可能であり、例えばＮＭＯＳ１５１の閾値電圧Ｖｔｈ２が調整可能である。第２の回路１６０は、１つ以上のダイオードＤ１，Ｄ２を含む。そのため、第２の回路１６０の電圧は、ダイオードＤ１，Ｄ２の順方向電圧の和である。第２の回路１６０の電圧は、任意に調整可能であり、例えばダイオードの数を調整することで調整可能である。したがって、入力保護回路１００Ａは、ＰＭＯＳ１４０のゲート－ソース間電圧を任意に調整可能である。

また、第１の回路１５０は、入力端子１１０からの電流を第２の回路１６０へ流さない。具体的には、第１の回路１５０のＮＭＯＳ１５１は、入力端子１１０からの入力信号をゲートに入力する。ゲート－ソース間は基本的に絶縁されており、ＮＭＯＳ１５１のゲートを介して入力端子１１０からの電流は、第２の回路１６０へ流れない。一方、第１の回路１５０は、第１電源端子１３０を介して第１電源から電圧及び電流の供給を受け、第２の回路１６０へ電圧及び電流を出力する。したがって、入力端子１１０からの電流が第２の回路１６０へ供給されない為、入力保護回路１００Ａは、入力端子１１０の入力抵抗が低下することを抑制でき、入力端子１１０の高入力抵抗の特性を満たすことができる。したがって、バイアス回路１９０は、入力端子１１０からの電流を抵抗Ｒ１に出力せず、第１電源端子１３０からの電圧及び電流に基づいて電圧及び電流を抵抗Ｒ１に出力し得る。

次に、入力保護回路１００Ａの通常接続時の動作と逆接続時の動作との詳細について説明する。

通常接続とは、入力保護回路１００Ａの極性と外部装置３００の極性とを合わせて入力保護回路１００Ａに外部装置３００が接続されることである。逆接続とは、入力保護回路１００Ａの極性と外部装置３００の極性とを逆にして入力保護回路１００Ａに外部装置３００が接続されることである。したがって、通常接続では、入力保護回路１００Ａの入力端子１１０と外部装置３００の出力端子とが接続され、入力保護回路１００Ａの接地端子１１５と外部装置３００の接地端子とが接続される。逆接続では、入力保護回路１００Ａの入力端子１１０と外部装置３００の接地端子とが接続され、入力保護回路１００Ａの接地端子１１５と外部装置３００の出力端子とが接続される。

図３は、入力保護回路１００Ａに外部装置３００が通常接続されたことを示す図である。図４は、入力保護回路１００Ａに外部装置３００が逆接続されたことを示す図である。図３及び図４では、外部装置３００として、５Ｖの入力信号を供給する電源装置を例示する。

図３及び図４では、抵抗Ｒ１の低電圧側のグランドと増幅器２１０のグランドとは共通であり、このノードが接地端子１１５となる。なお、抵抗Ｒ１の低電圧側のグランドと増幅器２１０のグランドとが異なるノードであり、それぞれ別の電位に接続されてもよい。また、入力保護回路１００Ａは、単電源にて構成されている為、通常接続時の入力信号は、正電圧（例えば５Ｖ）である。

通常接続時には、ＰＭＯＳ１４０のゲート－ソース間電圧が閾値電圧Ｖｔｈ１以上となると、ＰＭＯＳ１４０がオンしてＰＭＯＳ１４０のドレイン－ソース間が低抵抗となり、入力端子１１０に印加された電圧（入力電圧）は、電圧低下することなく、接続端子１２０に伝達される。内部回路２００に入力保護回路１００Ａによる入力保護機能が付加された状態でも、入力端子１１０の入力電圧≒接続端子１２０の端子電圧となり、入力端子１１０の入力電圧をそのまま内部回路２００へ入力できる。

より具体的には、入力端子１１０に電圧が印加されて、ＰＭＯＳ１４０のドレイン－ソース間電圧が寄生ダイオードの順方向電圧以上となると、寄生ダイオードがオンし、ＰＭＯＳ１４０のソース電圧は徐々に上昇する。ＰＭＯＳ１４０の寄生ダイオードは、ＰＭＯＳ１４０のドレインからソースに向かう方向が順方向である。この寄生ダイオードがオンした時点では、ＰＭＯＳ１４０のソース電圧及びゲート電圧ともに０Ｖである。そのため、ＰＭＯＳ１４０はオフとなり、ＮＭＯＳ１５１及びダイオードＤ１，Ｄ２もオフとなる。

さらに、入力端子１１０の電圧が上昇し、ＰＭＯＳ１４０のソース電圧≧Ｖｔｈ１となるとＰＭＯＳ１４０がオンし、入力端子１１０に印加された電圧が接続端子１２０に伝達される。また、
ＰＭＯＳ１４０のソース電圧≧（（ＮＭＯＳ１５１の閾値電圧Ｖｔｈ２）＋（ダイオードＤ１の順方向電圧）＋（ダイオードＤ２の順方向電圧））
となると、抵抗Ｒ１へ電流が流れ始める。

抵抗Ｒ１へ電流が流れ始めると、ＰＭＯＳ１４０のゲート－ソース間電圧は、（（ＮＭＯＳ１５１の閾値電圧Ｖｔｈ２）＋（ダイオードＤ１の順方向電圧）＋（ダイオードＤ２の順方向電圧））の電圧に概ねクランプされる。このクランプ動作により、入力端子１１０への印加電圧が過大である場合にも、ＰＭＯＳ１４０のゲート－ソース間電圧は過剰に上昇することは無く、ＰＭＯＳ１４０のゲート－ソース間破壊が防止される。

また、通常接続時には、ＰＭＯＳ１４０のゲート最低電位は０Ｖである為、上記のようにＰＭＯＳ１４０がオンするためにはＰＭＯＳ１４０のソース電位がＰＭＯＳ１４０の閾値電圧Ｖｔｈ１以上になることが必要である。ＰＭＯＳ１４０のソース電位は、入力端子１１０からＰＭＯＳ１４０の寄生ダイオード(順方向)を介した電圧である。そのため、ＰＭＯＳ１４０がオンする際の入力端子１１０に印加される入力電圧は、［ＰＭＯＳ１４０の閾値電圧Ｖｔｈ１＋ＰＭＯＳ１４０の寄生ダイオードの順方向電圧（例えば０．６Ｖ程度）］以上であることが必要となる。

一方、逆接続時では、接地端子１１５を基準に、入力端子１１０へ負電圧（例えば－５Ｖ）が印加される。つまり、逆接続時には、通常接続時とは逆極性の電圧が入力端子１１０に印加される。

逆接続時においてＰＭＯＳ１４０がオフとなる条件は、接続端子１２０のノード電位（端子電圧）が抵抗Ｒ１の高電圧側のノード電位(ＰＭＯＳ１４０のゲート電位)に対してＰＭＯＳ１４０の閾値電圧Ｖｔｈ１未満であるという電圧条件を満たすことである。この電圧条件を満たすとＰＭＯＳ１４０がオフになる。

内部回路２００の増幅器２１０の非反転入力端子は、接続端子１２０以外から電源供給される経路が無く高入力インピーダンス特性を有するため、非反転入力端子の電圧は、ほぼ０Ｖである。よって、接続端子１２０もほぼ０Ｖとなり、接続端子１２０と接続されたＮＭＯＳ１５１のゲートと接地端子１１５との間に電位差が生じない。そのため、ＮＭＯＳ１５１のゲート－ソース間電圧は、ＮＭＯＳ１５１の閾値電圧Ｖｔｈ２には至らず、ＮＭＯＳ１５１はオフになる。よって、逆接続時には、ＰＭＯＳ１４０のゲートソース間電圧は、ほぼ０Ｖとなる為、ＰＭＯＳ１４０はオフとなり、内部回路２００へ負電圧（例えば－５Ｖ）が印加されること無く保護される。またこの時に入力端子１１０から流れ出る電流はゼロであり、逆接続時においても入力端子１１０の高入力インピーダンス特性が維持される。

なお、仮に増幅器２１０の非反転入力端子から接続端子１２０を介してＰＭＯＳ１４０に向かって過渡的に電流が多少流れても、増幅器２１０の高入力インピーダンス特性により直ぐに接続端子１２０の電圧は０Ｖとなる。以降は上記同様、ＰＭＯＳ１４０はオフとなり、内部回路２００が保護される。

次に、入力保護回路１００Ａの具体的な構成について説明する。

第１電源端子１３０は、第１電源に接続される。第１電源は、第１の回路１５０に電圧及び電流を供給する。第１電源は、例えば、ＩＣの内部電源であってもよいし、ＩＣの内部電源とは別に設けられてもよい。第１電源は、バイアス回路１９０へバイアス用の電圧を供給するバイアス用電源として動作する。

ＰＭＯＳ１４０は、ドレインが入力端子１１０に接続され、ソース及びバックゲートが接続端子１２０及び第１の回路１５０のＮＭＯＳ１５１のゲートに接続され、ゲートが第２の回路１６０の低電圧側及び抵抗Ｒ１の高電圧側に接続される。ＰＭＯＳ１４０は、ソースがバックゲートに接続される。ＰＭＯＳ１４０は、バックゲート（ソース）電圧とゲート電圧との電位差が閾値電圧Ｖｔｈ１以上である場合、オンになり、この電位差が閾値電圧Ｖｔｈ１未満である場合、オフになる。抵抗Ｒ１は、低電圧側が接地され、つまり接地端子１１５に接続される。ＰＭＯＳ１４０は外部装置３００が通常接続された場合には、入力端子１１０の端子電圧に相当するドレイン電圧と、ソース電圧とが等しくなる。

第１の回路１５０は、ＰＭＯＳ１４０と接続端子１２０と第２の回路１６０に接続される。図２では、第１の回路１５０は、ＮＭＯＳ１５１である。ＮＭＯＳ１５１は、ゲートがＰＭＯＳ１４０のソース及び接続端子１２０に接続され、ドレインが第１電源端子１３０に接続され、ソース及びバックゲートが第２の回路１６０の高電圧側に接続される。よって、ＮＭＯＳ１５１は、ソースフォロアを形成する。そのため、第１の回路１５０により降下する電圧は、ＰＭＯＳ１４０のソース電圧とＮＭＯＳ１５１のソース電圧つまり第２の回路１６０に入力される電圧との差であり、ＮＭＯＳ１５１の閾値電圧Ｖｔｈ２である。

第２の回路１６０は、第１の回路１５０の低電圧側（図２ではＮＭＯＳ１５１のソース）に高電圧側が接続され、ＰＭＯＳ１４０のゲート及び抵抗Ｒ１に低電圧側が接続される。図２では、第２の回路１６０は、ダイオードＤ１，Ｄ２を有する。ダイオードＤ１，Ｄ２及び抵抗Ｒ１は直列に接続される。なお、ダイオードの数は２つに限らず、１つでも３つ以上でもよい。

なお、第２の回路１６０は、ダイオード以外の素子で所定の電圧（バイアス電圧）の少なくとも一部を生成してもよい。例えば、ＰＭＯＳ１４０の閾値電圧Ｖｔｈ１が高く、所定の電圧としてより高い電圧の生成が要求される場合、ツェナダイオードが用いられてもよい。

このように、入力保護回路１００Ａは、入力端子１１０からの電流が第２の回路１６０へ供給されない為入力端子１１０において高入力抵抗の特性を有するとともに、内部回路２００へ逆極性の電圧が印加されることを防止でき、内部回路２００から入力端子１１０への逆流電流の流出を防止できる。
また、ＰＭＯＳ１４０のゲート－ソース間電圧は第１の回路１５０及び第２の回路１６０で生成される為、入力端子１１０への印加電圧が過大な場合に、ＰＭＯＳ１４０のゲート－ソース間電圧は所定以上に上昇することが無く、ＰＭＯＳ１４０のゲート－ソース間の破壊を防止できる。

図５は、入力保護回路１００の第２構成例としての入力保護回路１００Ｂを示す回路図である。図５では、図１又は図２に示した入力保護回路１００の構成と同様の構成については、同一の符号を付し、その説明を省略又は簡略化する。

入力保護回路１００Ｂは、入力端子１１０、接続端子１２０、第１電源端子１３０、ＰＭＯＳ１４０、第１の回路１５０、第２の回路１６０、抵抗Ｒ１、第２電源端子１７０、及びＮＭＯＳ１８０を備える。第１の回路１５０及び第２の回路１６０は、バイアス回路１９０に含まれる。第２構成例では、第１構成例に加えて、ＰＭＯＳ１４０のソースと接続端子１２０との間にＮＭＯＳ１８０が設けられている。

第２電源端子１７０は、第２電源に接続される。第２電源は、ＮＭＯＳ１８０に電圧を供給する。第２電源は、例えば、ＩＣの内部電源であってもよいし、ＩＣの内部電源とは別に設けられてもよい。第２電源は、入力端子１１０へ高電圧が印加された場合の内部回路２００へ入力される電圧を所定電圧以下とする入力クランプ用電源として動作する。

ＮＭＯＳ１８０は、ゲートが第２電源端子１７０に接続され、ソース及びバックゲートが接続端子１２０に接続され、ドレインがＰＭＯＳ１４０のソース及びＮＭＯＳ１５１のゲートに接続される。ＮＭＯＳ１８０は、例えば、高耐圧性能を有するＨＶＮＭＯＳとすることで過電圧保護の機能を加えた実施例である。

ＮＭＯＳ１８０のゲート－ソース間電圧がＮＭＯＳ１８０の閾値電圧Ｖｔｈ３以上の範囲でＮＭＯＳ１８０がオンとなる。ＮＭＯＳ１８０は、オン時にはドレイン及びソースがほぼ同じ電圧である。よって、入力端子１１０に入力された入力信号は、ＰＭＯＳ１４０、ＮＭＯＳ１８０及び接続端子１２０を介して増幅器２１０に伝達される。入力端子１１０に印加される電圧が上昇すると、ＮＭＯＳ１８０のドレイン電圧及びソース電圧が高くなり、ＮＭＯＳ１８０のゲート－ソース間電圧が閾値電圧Ｖｔｈ３未満となると、ＮＭＯＳ１８０のソース電圧はＮＭＯＳ１８０のゲート電圧即ち第２電源端子１７０の電圧－Ｖｔｈ３にクランプされる。よって、入力端子１１０に入力された入力信号は、増幅器２１０に伝達されず、内部回路２００に高電圧が印加されない。そのため、入力保護回路１００Ｂは、高耐圧性能を有する。

このように、入力保護回路１００Ｂは、入力保護回路１００Ａの機能に、過電圧保護の機能も加えて、高耐圧且つ高入力抵抗の特性を持つとともに、入力端子１１０への外部装置３００の逆接続時に逆流電流が発生することを防止できる。これにより、入力保護回路１００Ｂは、内部回路２００を保護できる。

図６は、入力保護回路１００の第３構成例としての入力保護回路１００Ｃを示す回路図である。図６では、図１～図５に示した入力保護回路１００の構成と同様の構成については、同一の符号を付し、その説明を省略又は簡略化する。

入力保護回路１００Ｃは、入力端子１１０、接続端子１２０、ＰＭＯＳ１４０、第１の回路１５０、第２の回路１６０、抵抗Ｒ１、第２電源端子１７０、及びＮＭＯＳ１８０を備える。第１の回路１５０及び第２の回路１６０は、バイアス回路１９０に含まれる。なお、第１構成例と同様に、第２電源端子１７０及びＮＭＯＳ１８０は設けられなくてもよい。

図６では、第１の回路１５０は、演算増幅器１５２である。演算増幅器１５２は、非反転入力端子がＰＭＯＳ１４０のソース及びＮＭＯＳ１８０のドレインに接続され、反転入力端子及び出力端子が第２の回路１６０の高電圧側に接続される。よって、演算増幅器１５２は、ボルテージフォロアを形成し、非反転入力端子の電圧と反転入力端子の電圧とが等しくなる。よって、ＰＭＯＳ１４０のソース電圧と第１の回路１５０の出力の電圧（第２の回路１６０の入力の電圧）との差は、およそ０Ｖとなる。

また、演算増幅器１５２は、高入力インピーダンス特性を有する為、入力端子１１０からの電流を第２の回路１６０へ流さない。よって、入力端子１１０が高入力抵抗の特性を満たす。演算増幅器１５２は、例えばＩＣの内部電源から電圧及び電流の供給を受け、演算増幅器１５２の出力端子から第２の回路１６０へ電圧及び電流を出力する。

図６では、第１の回路１５０ではＰＭＯＳ１４０のソース電圧からの電圧降下がないことを加味して、入力保護回路１００Ａ，１００Ｂよりも第２の回路１６０での電圧降下が大きくなるように、第２の回路１６０におけるダイオードの数が３つとなっている。なお、ダイオードの数はこれに限られない。これにより、入力保護回路１００Ｃは、通常接続時に、第１の回路１５０及び第２の回路１６０の電圧の和、つまりＰＭＯＳ１４０のゲート－ソース間電圧をＰＭＯＳ１４０の閾値電圧Ｖｔｈ１以上の電圧に維持する。

したがって、入力端子１１０に外部装置３００が通常接続された場合、図２等に示した第１構成例の入力保護回路１００Ａと同様に、入力保護回路１００Ｃは、バイアス回路１９０の電圧をＰＭＯＳ１４０の閾値電圧Ｖｔｈ１以上の電圧に維持する。具体的には、入力端子１１０に電圧が印加されて、ＰＭＯＳ１４０のソース電圧が徐々に上昇し、ＰＭＯＳ１４０がオンすると、ＰＭＯＳ１４０のゲート－ソース間電圧は、（（ダイオードＤ１の順方向電圧）＋（ダイオードＤ２の順方向電圧）＋（ダイオードＤ３の順方向電圧））の電圧に概ねクランプされる。つまり、第１の回路１５０において電圧降下が発生しない為、第２の回路１６０において所定の電圧降下を実現する。ＰＭＯＳ１４０がオンすることで、入力端子１１０に印加された電圧が接続端子１２０に伝達される。
また、ＰＭＯＳ１４０のゲート－ソース間電圧は第１の回路１５０及び第２の回路１６０で生成される為、入力端子１１０への印加電圧が過大な場合に、ＰＭＯＳ１４０のゲート－ソース間電圧は所定以上に上昇することが無く、ＰＭＯＳ１４０のゲート－ソース間の破壊を防止できる。

一方、入力端子１１０に外部装置３００が逆接続された場合、図２等に示した第１構成例の入力保護回路１００Ａと同様に、入力保護回路１００Ｃは、バイアス回路１９０の電圧をＰＭＯＳ１４０の閾値電圧Ｖｔｈ１未満の電圧に維持する。つまり、内部回路２００の増幅器２１０の非反転入力端子は、増幅器内部より電源供給される経路が無く高入力インピーダンス特性を有するため、接続端子１２０の電圧は、ほぼ０Ｖとなる。そのため、接続端子１２０とＮＭＯＳ１８０を介して接続された演算増幅器１５２の非反転入力端子と、接地端子１１５と、の間に電位差が生じない。よって、逆接続時には、ＰＭＯＳ１４０のゲートソース間電圧は、ほぼ０Ｖとなり、ＰＭＯＳ１４０はオフとなり、入力端子１１０に印加された電圧が接続端子１２０に伝達されず、内部回路２００が保護される。

このように、入力保護回路１００Ｃは、他の構成例と同様に、高耐圧且つ高入力抵抗の特性を有するとともに、入力端子１１０への外部装置３００の逆接続時に逆流電流が発生することを防止できる。

図７は、入力保護回路１００の第４構成例としての入力保護回路１００Ｄを示す回路図である。図７では、図１～図６に示した入力保護回路１００の構成と同様の構成については、同一の符号を付し、その説明を省略又は簡略化する。

入力保護回路１００Ｄは、入力端子１１０、接続端子１２０、第１電源端子１３０、ＰＭＯＳ１４０、第１の回路１５０、第２の回路１６０、抵抗Ｒ１、第２電源端子１７０、及びＮＭＯＳ１８０を備える。第１の回路１５０及び第２の回路１６０は、バイアス回路１９０に含まれる。なお、第１構成例と同様に、第２電源端子１７０及びＮＭＯＳ１８０は設けられなくてもよい。

図７では、第１の回路１５０は、ＰＭＯＳ１５３及び演算増幅器１５４を有する。ＰＭＯＳ１５３は、ゲートが演算増幅器１５４の出力端子に接続され、ソースが第１電源端子１３０に接続され、ドレインが演算増幅器１５４の非反転入力端子及び第２の回路１６０の高電圧側に接続される。演算増幅器１５４は、非反転入力端子がＰＭＯＳ１５３のドレイン及び第２の回路１６０の高電圧側に接続され、反転入力端子がＰＭＯＳ１４０のソース及びＮＭＯＳ１８０のドレインに接続される。また、ＰＭＯＳ１５３は、演算増幅器１５４の出力電流の電流駆動能力を増大できる。

第１の回路１５０は、上述した入力保護回路１００Ｃにおけるボルテージフォロアと同様の動作を行う。よって、演算増幅器１５４の反転入力端子と非反転入力端子との電圧の差、つまりＰＭＯＳ１４０のソース電圧と第１の回路１５０の出力の電圧との差は、およそ０Ｖとなる。

また、演算増幅器１５４の反転入力端子は、高入力インピーダンス特性を有する為、入力端子１１０からの電流を第２の回路１６０へ流さない。よって、入力端子１１０が高入力抵抗の特性を満たす。ＰＭＯＳ１５３は、ソースに例えばＩＣの内部電源から電圧及び電流の供給を受け、ドレインから第２の回路１６０へ電圧及び電流を出力する。ＰＭＯＳ１５３は、オンになると、第１電源端子１３０に接続された第１電源からの電流をソース－ドレイン間に流し、第２の回路１６０へ出力する。

図７では、第１の回路１５０はＰＭＯＳ１４０のソース電圧からの電圧降下がないことを加味して、入力保護回路１００Ａ，１００Ｂよりも第２の回路１６０での電圧降下が大きくなるように、第２の回路１６０におけるダイオードの数が３つとなっている。なお、ダイオードの数はこれに限られない。これにより、入力保護回路１００Ｄは、通常接続時に、第１の回路１５０及び第２の回路１６０の電圧の和、つまりＰＭＯＳ１４０のゲート－ソース間電圧をＰＭＯＳ１４０の閾値電圧Ｖｔｈ１以上の電圧に維持する。

したがって、入力端子１１０に外部装置３００が通常接続された場合、図２等に示した第１構成例の入力保護回路１００Ａと同様に、入力保護回路１００Ｄは、バイアス回路１９０の電圧をＰＭＯＳ１４０の閾値電圧Ｖｔｈ１以上の電圧に維持する。具体的には、入力端子１１０に電圧が印加されて、ＰＭＯＳ１４０のソース電圧が徐々に上昇し、ＰＭＯＳ１４０がオンすると、ＰＭＯＳ１４０のゲート－ソース間電圧は、（（ダイオードＤ１の順方向電圧）＋（ダイオードＤ２の順方向電圧）＋（ダイオードＤ３の順方向電圧））の電圧に概ねクランプされる。
この結果、入力端子１１０への印加電圧が過大な場合に、ＰＭＯＳ１４０のゲート－ソース間電圧は所定以上に上昇することが無く、ＰＭＯＳ１４０のゲート－ソース間の破壊を防止できる。そして、ＰＭＯＳ１４０がオンすることで、入力端子１１０に印加された電圧が接続端子１２０に伝達される。

また、入力端子１１０に外部装置３００が逆接続された場合、図２等に示した第１構成例の入力保護回路１００Ａと同様に、入力保護回路１００Ｄは、バイアス回路１９０の電圧をＰＭＯＳ１４０の閾値電圧Ｖｔｈ１未満の電圧に維持する。つまり、内部回路２００の増幅器２１０の非反転入力端子は、高入力インピーダンス特性を有する為、増幅器２１０の非反転入力端子に接続された接続端子１２０の電圧は、ほぼ０Ｖとなる。そのため、接続端子１２０とＮＭＯＳ１８０を介して接続された演算増幅器１５４の反転入力端子と、接地端子１１５と、の間に電位差が生じない。よって、逆接続時には、ＰＭＯＳ１４０のゲートソース間電圧は、ほぼ０Ｖとなり、ＰＭＯＳ１４０はオフとなり、入力端子１１０に印加された電圧が接続端子１２０に伝達されず、内部回路２００が保護される。

このように、入力保護回路１００Ｄは、他の構成例と同様に、高耐圧且つ高入力抵抗の特性を有するとともに、入力端子１１０への外部装置３００の逆接続時に逆流電流が発生することを防止し、入力保護回路自身も過大入力電圧から保護できる。

上述した入力保護回路１００の第１構成例～第４構成例は一例である。他にも、入力端子１１０からの微小電流を削減する種々の構成を有し、高耐圧と高入力抵抗と内部回路２００から入力端子１１０への逆流防止が可能な入力保護回路１００に本実施形態を適用できる。

以上のように、本実施形態の入力保護回路１００は、ＩＣの内部回路２００に含まれる増幅器２１０（所定の回路の一例）の入力を保護する。入力保護回路１００は、入力端子１１０と、接続端子１２０と、ＰＭＯＳ１４０（第１のトランジスタの一例）と、バイアス回路１９０と、接地端子１１５（基準端子の一例）と、を備える。入力端子１１０は、入力信号を入力する。接続端子１２０は、増幅器２１０に接続される。ＰＭＯＳ１４０は、入力端子１１０にドレインが接続され、接続端子１２０にソースが接続される。バイアス回路１９０は、ＰＭＯＳ１４０のゲート及びソースに接続され、第１電源から電流が供給され、所定の電圧を出力する。接地端子１１５は、バイアス回路１９０の低電圧側に接続される。バイアス回路１９０は、入力端子１１０及び接地端子１１５に外部装置３００が通常接続された場合、ＰＭＯＳ１４０のゲートとソースとの間の電圧をＰＭＯＳ１４０の閾値電圧Ｖｔｈ１以上の電圧に維持する。バイアス回路１９０は、入力端子１１０及び接地端子１１５に外部装置３００が逆接続された場合、ＰＭＯＳ１４０のゲートとソースとの間の電圧をＰＭＯＳ１４０の閾値電圧Ｖｔｈ１未満の電圧に維持する。

これにより、入力保護回路１００は、バイアス回路１９０が第１電源から電流が供給され、入力端子１１０からの電流経路が無く、バイアス回路１９０において入力端子１１０からの電流が流れることを防止できる。よって、入力保護回路１００は、入力端子１１０において高入力抵抗の特性を有する。
また、入力保護回路１００は、入力端子１１０に外部装置３００が通常接続された場合、バイアス回路１９０において所定の電圧の電圧降下をさせることで、ＰＭＯＳ１４０のゲート－ソース間電圧をＰＭＯＳ１４０の閾値電圧Ｖｔｈ１以上の電圧に維持でき、ＰＭＯＳ１４０をオンの状態に維持できる。よって、入力端子１１０に通常の極性の電圧が入力された場合にはＰＭＯＳ１４０がオンとなり、入力端子１１０に印加された電圧が接続端子１２０に伝達される。
一方、入力端子１１０に外部装置３００が逆接続された場合には、入力端子１１０に逆極性の電圧（例えば－５Ｖ）が印加されても、接続端子１２０の電圧がほぼ０Ｖとなるため、接続端子１２０と接地端子１１５との間の電圧がほぼ０Ｖとなる。そのため、ＰＭＯＳ１４０のゲート－ソース間電圧をＰＭＯＳ１４０の閾値電圧Ｖｔｈ１未満に維持でき、ＰＭＯＳ１４０がオフになる。したがって、入力端子１１０に印加された電圧が接続端子１２０に伝達されず、接続端子１２０に接続された内部回路２００を保護できると共に、入力端子１１０への逆極性電圧の印加時にＰＭＯＳ１４０を介して逆流電流が発生することを防止できる。
このようにして、入力保護回路１００は、接続端子１２０に接続された内部回路２００を保護できる。

また、入力保護回路１００は、入力端子１１０からバイアス回路１９０へ電流が流れることを抑制できる為、ＰＭＯＳ１４０のドレインとソースとの間に電位差が生じず、入力端子１１０に印加された電圧に対して接続端子１２０に伝達される電圧に誤差が発生することを抑制できる。よって、高精度に電圧を検出する用途や電圧増幅の用途に有益である。また、入力保護回路１００は、微小電流が暗電流となって入力端子１１０に接続される機器（例えば車載バッテリ）が劣化することを抑制できる。

また、バイアス回路１９０は、第１の回路１５０及び第２の回路１６０を備えてよい。第１の回路１５０は、ＰＭＯＳ１４０と第２の回路１６０とに接続され、第１電源から電流が供給されてよい。第２の回路１６０は、ＰＭＯＳ１４０のゲートに接続されてよい。

また、入力保護回路１００のバイアス回路１９０は、ＰＭＯＳ１４０のソース電圧を基準とした所定の電圧範囲内でバイアス電圧を生成する。バイアス回路１９０にて生成されるバイアス電圧は、例えばＮＭＯＳ１５１の閾値電圧Ｖｔｈ２とダイオードＤ１及びＤ２の順方向電圧の和というように、ＰＭＯＳ１４０の閾値電圧Ｖｔｈ１以上、且つＰＭＯＳ１４０のゲート－ソース間の破壊電圧未満を上限とした電圧に設定される。

これにより、ＰＭＯＳ１４０のゲート－ソース間へ印加される電圧が過大となることを防止できる。ＰＭＯＳ１４０のゲート－ソース間電圧は、バイアス回路１９０の第１の回路１５０及び第２の回路１６０で生成され、入力端子１１０への印加電圧が過大な場合に、ＰＭＯＳ１４０のゲート－ソース間電圧は所定の電圧以上に上昇することは無い。よって、ＰＭＯＳ１４０のゲート－ソース間への過大電圧印加による素子破壊を防止できる。

これにより、入力保護回路１００は、第１の回路１５０が第１電源から電流を供給され、入力端子１１０からの電流を第２の回路１６０へ流さない為、第２の回路１６０において入力端子１１０からの微小電流が流れることを防止できる。よって、入力保護回路１００は、入力端子１１０において高入力抵抗の特性を有する。また、第２の回路として様々な回路や素子を設けることで、所望の電圧降下の少なくとも一部を行わせることができる。

また、第１の回路１５０は、ソースフォロアを構成するＮＭＯＳ１５１を含んでよい。ＮＭＯＳ１５１は、第１電源が接続される第１電源端子１３０（第１の電源端子の一例）にドレインが接続され、第２の回路１６０の高電圧側にソースが接続され、ＰＭＯＳ１４０のソースにゲートが接続されてよい。ＮＭＯＳ１５１は、第１電源からの電流を第２の回路１６０へ出力してよい。

これにより、入力保護回路１００は、ＮＭＯＳ１５１を用いることで、ＮＭＯＳ１５１のゲートを介して入力端子１１０からの電流を第２の回路１６０へ出力しない為、入力端子１１０における高入力抵抗を満足できる。
また、入力端子１１０に外部装置３００が通常接続された場合、ＮＭＯＳ１５１のゲート－ソース間電圧はＮＭＯＳ１５１の閾値電圧Ｖｔｈ２以上となり、ＮＭＯＳ１５１がオンとなる。この場合、ＰＭＯＳ１４０のゲート－ソース間電圧は、ＮＭＯＳ１５１の閾値電圧Ｖｔｈ２と第２の回路１６０により発生する電圧との和でＰＭＯＳ１４０の閾値電圧Ｖｔｈ１以上の電圧に維持でき、ＰＭＯＳ１４０はオンになる。したがって、入力信号が接続端子１２０へ伝達される。
また、入力端子１１０に外部装置３００が逆接続された場合、入力端子１１０に逆極性の電圧（例えば－５Ｖ）が印加されても、接続端子１２０の電圧がほぼ０Ｖとなるため、接続端子１２０と接地端子１１５との間の電圧もほぼ０Ｖとなる。そのため、ＮＭＯＳ１５１のゲート－ソース間電圧がＮＭＯＳ１５１の閾値電圧Ｖｔｈ２未満となり、ＮＭＯＳ１５１がオフとなる。この場合、ＰＭＯＳ１４０のゲート－ソース間電圧は、ＰＭＯＳ１４０の閾値電圧Ｖｔｈ１未満の電圧に維持でき、ＰＭＯＳ１４０はオフになる。したがって、入力信号が接続端子１２０へ伝達されない。

また、第１の回路１５０は、ボルテージフォロアを構成する演算増幅器１５２（第１の演算増幅器の一例）を含んでよい。演算増幅器１５２は、非反転入力端子がＰＭＯＳ１４０のソースに接続され、反転入力端子及び出力端子が第２の回路１６０の高電圧側に接続されてよい。演算増幅器１５２は、例えばＩＣの内部電源（第１の電源の一例）から電流が供給され、第２の回路１６０へ所定の電圧を出力してよい。

これにより、入力保護回路１００は、演算増幅器１５２を用いることで、高入力抵抗の特性を有する。したがって、入力保護回路１００は、演算増幅器１５２を介して入力端子１１０からの電流を第２の回路１６０へ出力せず、ＩＣの内部電源から電流を受けて第２の回路１６０へ電圧を出力することで、入力端子１１０における高入力抵抗を容易に実現できる。
また、入力保護回路１００は、演算増幅器１５２がボルテージフォロアを構成することで、入力端子１１０の電圧に対応する演算増幅器１５２の非反転入力端子の電圧と、反転入力端子の電圧と、を同じ電圧にできる。第２の回路１６０は、ダイオード等により所定の電圧の電圧降下を生成する。
また、入力端子１１０に外部装置３００が通常接続された場合、ＰＭＯＳ１４０のゲート－ソース間電圧を、第２の回路１６０の電圧でＰＭＯＳ１４０の閾値電圧Ｖｔｈ１以上の電圧に維持でき、ＰＭＯＳ１４０はオンになる。したがって、入力信号が接続端子１２０へ伝達される。
また、入力端子１１０に外部装置３００が逆接続された場合、入力端子１１０に逆極性の電圧（例えば－５Ｖ）が印加されても、接続端子１２０の電圧がほぼ０Ｖとなるため、演算増幅器１５２の非反転入力端子と接地端子１１５との間の電圧がほぼ０Ｖとなる。そのため、ＰＭＯＳ１４０のゲート－ソース間電圧は、ＰＭＯＳ１４０の閾値電圧Ｖｔｈ１未満の電圧に維持でき、ＰＭＯＳ１４０はオフになる。したがって、入力信号が接続端子１２０へ伝達されない。

また、第１の回路１５０は、演算増幅器１５４（第２の演算増幅器の一例）と、ＰＭＯＳ１５３（第３のトランジスタの一例）と、を含んでよい。演算増幅器１５４は、反転入力端子がＰＭＯＳ１４０のソースに接続され、非反転入力端子が第２の回路１６０の高電圧側に接続されてよい。ＰＭＯＳ１５３は、演算増幅器１５４の出力端子にゲートが接続され、第１電源端子１３０にソースが接続され、第２の回路１６０の高電圧側及び演算増幅器１５４の非反転入力端子にドレインが接続されてよい。ＰＭＯＳ１５３は、第１電源から電流が供給され、第２の回路１６０へ所定の電圧を出力してよい。

これにより、入力保護回路１００は、ＰＭＯＳ１５３と演算増幅器１５４とが上記のように接続された場合、演算増幅器１５４が高入力抵抗の特性を有する為、演算増幅器１５４を介して入力端子１１０からの電流を第２の回路１６０へ出力せず、第1電源端子１３０に接続された第1電源から電流を受けて、第２の回路１６０へ所定の電圧を出力する。したがって、入力保護回路１００は、入力端子１１０における高入力抵抗を容易に実現できる。
また、入力保護回路１００は、演算増幅器１５２がボルテージフォロアの場合と同様に、入力端子１１０の電圧に対応する演算増幅器１５４の反転入力端子の電圧と、非反転入力端子の電圧と、を同じ電圧にできる。第２の回路１６０は、ダイオード等により所定の電圧の電圧降下を実現する。
また、入力端子１１０に外部装置３００が通常接続された場合、ＰＭＯＳ１４０のゲート－ソース間電圧を、第２の回路１６０の電圧でＰＭＯＳ１４０の閾値電圧Ｖｔｈ１以上の電圧に維持でき、ＰＭＯＳ１４０はオンになる。したがって、入力信号が接続端子１２０へ伝達される。
また、入力端子１１０に外部装置３００が逆接続された場合、入力端子１１０に逆極性の電圧（例えば－５Ｖ）が印加されても、接続端子１２０の電圧がほぼ０Ｖとなるため、演算増幅器１５４の反転入力端子と接地端子１１５との間の電圧がほぼ０Ｖとなる。そのため、ＰＭＯＳ１４０のゲート－ソース間電圧は、ＰＭＯＳ１４０の閾値電圧Ｖｔｈ１未満の電圧に維持でき、ＰＭＯＳ１４０はオフになる。したがって、入力信号が接続端子１２０へ伝達されない。

また、第２の回路１６０は、第１の回路１５０から接地端子１１５（グランド）に向かう方向を順方向とする１つ以上のダイオードＤ１，Ｄ２を含んでよい。

これにより、入力保護回路１００は、ダイオードを用いて容易に、ＰＭＯＳ１４０のゲート－ソース間電圧をＰＭＯＳ１４０の閾値電圧Ｖｔｈ１以上に維持できる。

また、入力保護回路は、ＮＭＯＳ１８０（第４のトランジスタの一例）を含んでよい。
ＮＭＯＳ１８０は、ＰＭＯＳ１４０のソースにドレインが接続され、第２電源に接続される第２電源端子１７０（第２の電源端子の一例）にゲートが接続され、接続端子１２０にソースが接続されてよい。

これにより、入力保護回路１００は、入力端子１１０に通常の電圧の（過電圧でない）信号が入力された場合、ＮＭＯＳ１８０のゲート－ソース間電圧は、ＮＭＯＳ１８０の閾値電圧Ｖｔｈ３以上となり、ＮＭＯＳ１８０がオンとなる。よって、入力端子１１０に入力された入力信号は、ＰＭＯＳ１４０、ＮＭＯＳ１８０及び接続端子１２０を介して増幅器２１０に伝達される。
一方、入力端子１１０に過電圧の信号が入力された場合、ＮＭＯＳ１８０のゲート－ソース間電圧は、ＮＭＯＳ１８０の閾値電圧Ｖｔｈ３未満となり、ＮＭＯＳ１８０のソース電圧は、（ＮＭＯＳ１８０のゲート電圧－閾値電圧Ｖｔｈ３）にクランプされる。よって、入力端子１１０に入力された入力信号は、増幅器２１０に伝達されない。この結果、入力保護回路１００は、入力端子１１０に過電圧が入力されても、増幅器２１０を保護できる。

以上、図面を参照して本開示に係る入力保護回路の実施形態について説明したが、本開示はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例、修正例、置換例、付加例、削除例、均等例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。

上記実施形態では、各トランジスタがＰＭＯＳ又はＮＭＯＳにて生成されることを例示したが、これに限られない。実施形態の機能を実現できれば、ＰＭＯＳがＮＭＯＳでもよく、ＮＭＯＳがＰＭＯＳでもよく、その他のトランジスタで構成されてもよい。

上記実施形態では、入力保護回路１００が接地電位を基準とした単電源で構成されることを例示したが、両電源で構成されてもよい。この場合、例えば、単電源としての入力保護回路１００の接地端子１１５が両電源としての入力保護回路１００の最低電圧の端子に対応するようにされる。

上記実施形態では、内部回路２００に入力保護回路１００が含まれ、入力保護回路１００の接地端子１１５と内部回路２００の接地端子とが共通であることを記載したが、これに限られない。入力保護回路１００の接地端子１１５と内部回路２００の接地端子とが別個に設けられてよい。この場合、内部回路２００が入力保護回路１００に含まれても含まれなくてもよい。

本開示は、入力端子において高入力抵抗の特性を有するとともに、入力端子への逆極性電圧の印加時に逆流電流が発生することを防止できる入力保護回路等に有用である。

１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ 入力保護回路
１１０ 入力端子
１２０ 接続端子
１３０ 第１電源端子
１４０ ＰＭＯＳ
１５０ 第１の回路
１５１ ＮＭＯＳ
１５２ 演算増幅器
１５３ ＰＭＯＳ
１５４ 演算増幅器
１６０ 第２の回路
１７０ 第２電源端子
１８０ ＮＭＯＳ
１９０ バイアス回路
２００ 内部回路
２１０ 増幅器
Ｄ１，Ｄ２，Ｄ３ ダイオード
Ｒ１ 抵抗

Claims (4)

1. 所定の回路の入力を保護する入力保護回路であって、
   入力信号を入力する入力端子と、
   前記所定の回路に接続される接続端子と、
   前記入力端子にドレインが接続され、前記接続端子にソースが接続される第１のトランジスタと、
   前記第１のトランジスタのゲート及びソースに接続され、第１の電源から電流が供給され、第１の所定の電圧を出力するバイアス回路と、
   前記バイアス回路の低電圧側に接続される基準端子と、
   を備え、
   前記バイアス回路は、
   前記入力端子及び前記基準端子に外部装置が通常接続された場合、前記第１のトランジスタのゲートとソースとの間の電圧を前記第１のトランジスタの閾値電圧以上の電圧に維持し、
   前記入力端子及び前記基準端子に前記外部装置が逆接続された場合、前記第１のトランジスタのゲートとソースとの間の電圧を前記第１のトランジスタの閾値電圧未満の電圧に維持し、
   前記バイアス回路は、第１の回路及び第２の回路を備え、
   前記第１の回路は、前記第１のトランジスタのソースと前記第２の回路の高電圧側とに接続され、前記第１の電源から電流が供給され、前記第２の回路へ第２の所定の電圧を出力し、
   前記第２の回路の低電圧側は、前記第１のトランジスタのゲートに接続され、
   前記第１の回路は、第２の演算増幅器と、第３のトランジスタと、を含み、
   前記第２の演算増幅器は、反転入力端子が前記第１のトランジスタのソースに接続され、非反転入力端子が前記第２の回路の高電圧側に接続され、
   前記第３のトランジスタは、前記第２の演算増幅器の出力端子にゲートが接続され、前記第１の電源が接続される第１の電源端子にソースが接続され、前記第２の回路の高電圧側及び前記第２の演算増幅器の非反転入力端子にドレインが接続され、前記第１の電源から電流が供給され、前記第２の回路へ前記第２の所定の電圧を出力する、
   入力保護回路。
2. 前記バイアス回路は、
   前記入力端子及び前記基準端子に前記外部装置が通常接続された場合に、前記第１のトランジスタのゲートとソースとの間の電圧を前記第１のトランジスタの閾値電圧以上の電圧に維持し、
   前記入力端子へ印加される電圧がある一定の電圧以上の場合に前記第１のトランジスタのゲートとソースとの間の電圧をクランプし、
   一方で、前記入力端子及び前記基準端子に前記外部装置が逆接続された場合、前記第１のトランジスタのゲートとソースとの間の電圧を前記第１のトランジスタの閾値電圧未満の電圧に維持する、
   請求項１に記載の入力保護回路。
3. 前記第２の回路は、前記第１の回路から前記第１のトランジスタのゲートに向かう方向を順方向とする１つ以上のダイオードを含む、
   請求項１又は２に記載の入力保護回路。
4. 第４のトランジスタ、を更に含み、
   前記第４のトランジスタは、前記第１のトランジスタのソースにドレインが接続され、第２の電源に接続される第２の電源端子にゲートが接続され、前記接続端子にソースが接続される、
   請求項１～３のいずれか１項に記載の入力保護回路。

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