JP7162755B2 - 半導体装置 - Google Patents

Description

本開示は、半導体装置に関する。

近年、産業用機器に搭載される、ＬＳＩ（Large Scale Integrated Circuit）及びＩＣ（Integrated Circuit）等の半導体装置において、断線発生時のフェールセーフ機能の充実が求められている。

例えば、米国特許第５９４２６７７号（特許文献１）には、ノックセンサの出力信号をＩＣで処理して、後段のマイクロプロセッサへ入力するノックセンサシステムにおける、断線時のフェールセーフのための構成が記載される。具体的には、ノックセンサからＩＣの出力信号線の断線を検知するための検知回路の構成、及び、当該断線検知時には、ＩＣからマイクロプロセッサへの出力電圧を、正常時（断線非発生時）の電圧範囲（０．５～５［Ｖ］）から外れた電圧（０［Ｖ］）に強制的に設定することが記載されている。

特許文献１では、ノックセンサの出力信号線の断線時には、後段のＩＣに対して、断線の発生を確実に認識させることが可能である。

米国特許第５９４２６７７号

しかしながら、半導体装置では、特許文献１に記載された信号線の断線に加えて、電源配線及び接地配線に断線が発生する可能性がある。特許文献１の検知回路では、このような電源配線及び接地配線の検知を検知することができず、更に、このような断線に対するフェールセーフ機能も考慮されていない。

一方、半導体装置の一般的な構成として、半導体装置外部と電気的にコンタクトするための出力端子が、当該出力端子の電圧を駆動するための出力段のトランジスタを介して電源配線及び接地配線と接続されるケースがある。出力段を構成するトランジスタのバックゲート端子（ボディ）は、通常、電源配線又は接地配線と接続される。

当該出力端子は、半導体装置の外部では、プルアップ又はプルダウンされる可能性がある。このため、半導体装置の内部で、電源配線及び接地配線の一方の配線が断線した場合に、断線が発生していない他方の配線と、半導体装置の外部のプルアップ先又はプルダウン先との間に、出力段のトランジスタのボディダイオードのオンによって形成された電流経路によって異常電流が生じる虞がある。

本開示はこのような問題点を解決するためになされたものであって、本開示の目的は、電源配線又は接地配線の断線発生時に、異常電流の発生を防止することである。

本開示のある局面では、半導体装置であって、第１及び第２の電源端子と、出力端子と、第１及び第２の出力トランジスタと、半導体装置の外部から電気的にコンタクト可能な出力端子と、断線検知回路と、出力トランジスタ制御回路とを備える。第１の電源端子は、第１の電源電圧を受ける。第２の電源端子は、第１の電源電圧よりも低い第２の電源電圧を受ける。第１の出力トランジスタは、第１の電源端子と出力ノードとの間に接続されて、第１の制御電圧に応じた電流を第１の電源端子から出力ノードへ流す。第１の出力トランジスタは、第１の電源電圧がゲートに入力されたときにオフする導電型を有する。第２の出力トランジスタは、出力ノードと第２の電源端子との間に接続されて、第２の制御電圧に応じた電流を出力ノードから第２の電源端子へ流す。第２の出力トランジスタは、第２の電源電圧がゲートに入力されたときにオフする導電型を有する。出力端子は、出力ノードと電気的に接続される。断線検知回路は、第１の電源端子への第１の電源電圧の入力経路における第１の断線、及び、第２の電源端子への第２の電源電圧の入力経路における第２の断線の少なくとも一方を検知する。出力トランジスタ制御回路は、第１及び第２の出力トランジスタの少なくとも一方に対応して配置される。第１の出力トランジスタに対応して配置された出力トランジスタ制御回路は、第１の断線の発生時には、出力端子の電圧を第１の出力トランジスタのゲートに入力する様に構成される。第２の出力トランジスタに対応して配置された出力トランジスタ制御回路は、第２の断線の発生時には、出力端子の電圧を第２の出力トランジスタのゲートに入力する様に構成される。第１及び第２の出力トランジスタのうちの出力トランジスタ制御回路が配置された出力トランジスタは、直列接続された同一導電型の２個のトランジスタを有し、当該２個のトランジスタのバックゲート端子は、当該２個のトランジスタの接続ノードと共通に接続される。

本開示の他のある局面では、半導体装置であって、第１及び第２の電源端子と、出力端子と、第１及び第２の出力トランジスタと、半導体装置の外部から電気的にコンタクト可能な出力端子と、スイッチ回路と、断線検知回路とを備える。第１の電源端子は、第１の電源電圧を受ける。第２の電源端子は、第１の電源電圧よりも低い第２の電源電圧を受ける。第１の出力トランジスタは、第１の電源端子と出力ノードとの間に接続されて、第１の制御電圧に応じた電流を第１の電源端子から出力ノードへ流す。第２の出力トランジスタは、出力ノードと第２の電源端子との間に接続されて、第２の制御電圧に応じた電流を出力ノードから第２の電源端子へ流す。出力端子は、出力ノードと電気的に接続される。スイッチ回路は、第１導電型の第１のスイッチトランジスタ、及び、第２導電型の第２のスイッチトランジスタの少なくとも一方を有する。第１のスイッチトランジスタは、第１の電源端子から、第１の出力トランジスタのボディダイオード及び出力ノードを経由して出力端子へ至る第１の経路中に介挿接続される。第２のスイッチトランジスタは、第２の電源端子から、第２の出力トランジスタのボディダイオード及び出力ノードを経由して出力端子へ至る第２の経路中に介挿接続される。断線検知回路は、第１のスイッチトランジスタのオンオフを制御する第１の参照電圧、及び、第２のスイッチトランジスタのオンオフを制御する第２の参照電圧の少なくとも一方を生成する。断線検知回路では、第１の参照電圧は、第１の電源端子への第１の電源電圧の入力経路における第１の断線の非発生時には第１のスイッチトランジスタをオンする一方で、第１の断線の発生時には第１のスイッチトランジスタをオフする様に生成される。第２の参照電圧は、第２の電源端子への第２の電源電圧の入力経路における第２の断線の非発生時には第２のスイッチトランジスタをオンする一方で、第２の断線の発生時には第２のスイッチトランジスタをオフする様に生成される。

本開示によれば、半導体装置の外部で出力端子にプルアップ抵抗又はプルダウン抵抗が接続された状態で、第１の電源電圧側の第１の断線又は第２の電源電圧側の第２の断線が発生した場合には、第１又は第２のスイッチトランジスタのオフによる電流経路の遮断、又は、出力トランジスタ制御回路による第１又は第２の出力トランジスタの電流経路の遮断によって、当該プルアップ抵抗及び断線した第１の電源端子の間、又は、当該プルダウン抵抗及び断線した第２の電源端子の間に異常電流が発生することを防止できる。

実施の形態１に係る半導体装置の構成例を説明する回路図である。 図１に示された抵抗器の構成例を説明する回路図である。 図１に示された半導体装置での電源電圧側の断線時の回路図である。 電源電圧側の断線時における断線検知回路からの参照電圧の波形図である。 図１に示された半導体装置での接地電圧側の断線時の回路図である。 接地電圧側の断線時における断線検知回路からの参照電圧の波形図である。 断線検知回路の第１の変形例を説明する回路図である。 断線検知回路の第２の変形例を説明する回路図である。 実施の形態２に係る半導体装置の構成例を説明する回路図である。 実施の形態３に係る半導体装置の構成例を説明する回路図である。 実施の形態２及び３の組み合わせに係る半導体装置の構成例を説明する回路図である。 実施の形態４に係る半導体装置の第１の構成例を説明する回路図である。 図１２に示された半導体装置の動作を説明する波形図である。 実施の形態４に係る半導体装置の第２の構成例を説明する回路図である。 図１４に示された半導体装置の動作を説明する波形図である。 実施の形態４に係る半導体装置の第３の構成例を説明する回路図である。 実施の形態４の変形例に係る半導体装置の第１の構成例を説明する回路図である。 実施の形態４の変形例に係る半導体装置の第２の構成例を説明する回路図である。 実施の形態４の変形例に係る半導体装置の第３の構成例を説明する回路図である。

以下に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

実施の形態１．
（回路構成）
図１は、実施の形態１に係る半導体装置の構成例を説明する回路図である。

図１を参照して、実施の形態１に係る半導体装置１００Ａは、電源端子１０１と、接地端子１０２と、出力端子１０３と、電源ノードＮＰと、ＧＮＤノードＮＧと、バイアス回路１１０と、断線検知回路１２０ａと、演算増幅器１５０とを備える。演算増幅器１５０は、差動増幅器１６０と、出力段１７０と、スイッチ回路１８０とを含む。

電源端子１０１は、電源電圧ＶＣＣ（例えば、５［Ｖ］）を供給する電源１０と電源配線によって電気的に接続される。接地端子１０２は、接地電圧ＧＮＤ（０［Ｖ］）を供給する基準電圧ノード１１と電気的に接続される。電源ノードＮＰは、電源端子１０１と接続されており、半導体装置１００Ａ内で電源電圧ＶＣＣを供給する配線（ライン）等を総称するものである。同様に、ＧＮＤノードＮＧは、接地端子１０２と接続されており、半導体装置１００Ａ内で接地電圧ＧＮＤを供給する配線（ライン）等を総称するものである。

本実施の形態では、半導体装置１００Ａの外部で、出力端子１０３に対して、プルアップ抵抗２０１又はプルダウン抵抗２０２が接続されている構成を想定する。プルアップ抵抗２０１が接続されていると、出力端子１０３は、半導体装置１００Ａの外部で、プルアップ抵抗２０１を介して電源１０と電気的に接続される。同様に、プルダウン抵抗２０２が接続されていると、出力端子１０３は、半導体装置１００Ａの外部で、プルダウン抵抗２０２を介して基準電圧ノード１１と電気的に接続されている。

バイアス回路１１０は、Ｐ型のトランジスタＭＰ１，ＭＰ２と、Ｎ型のトランジスタＭＮ１，ＭＮ２と、抵抗素子ＲＢとを有する。トランジスタＭＰ１及びＭＰ２は、電源ノードＮＰと、ノードＮ１及びＮ２との間にそれぞれ接続される。トランジスタＭＰ１及びＭＰ２のゲートは、ノードＮ１と共通に接続される。トランジスタＭＮ１及び抵抗素子ＲＢは、ノードＮ１及びＧＮＤノードＮＧの間に直列に接続される。トランジスタＭＮ３は、ノードＮ２及びＧＮＤノードＮＧの間に接続される。

断線検知回路１２０ａは、抵抗器Ｒ１及びトランジスタＭＮ３の直列回路と、抵抗器Ｒ２及びトランジスタＭＰ３の直列回路とを有する。トランジスタＭＰ３は、電源ノードＮＰ及びノードＮ３の間に接続される。抵抗器Ｒ２は、ノードＮ３及びＧＮＤノードＮＧの間に接続される。トランジスタＭＰ３のゲートは、バイアス回路１１０のノードＮ１と接続される。

抵抗器Ｒ１は、電源ノードＮＰ及びノードＮ４の間に接続される。トランジスタＭＮ３は、ノードＮ４及びＧＮＤノードＮＧの間に接続される。トランジスタＭＮ３のゲートは、バイアス回路１１０のノードＮ２と接続される。断線検知回路１２０ａは、抵抗器Ｒ１及びＲ２により、参照電圧ＶＲＥＦＰ及びＶＲＥＦＮを生成する。

差動増幅器１６０は、反転入力ノードＮｉ１及び非反転入力ノードＮｉ２と、反転出力ノードＮｏ１及び非反転出力ノードＮｏ２とを有する。反転出力ノードＮｏ１及び非反転出力ノードＮｏ２に発生する電圧差は、反転入力ノードＮｉ１及び非反転入力ノードＮｉ２の間の電圧差を増幅したものとなる。例えば、反転入力ノードＮｉ１及び非反転入力ノードＮｉ２には、逆相のアナログ電圧が入力される。

出力段１７０は、Ｐ型のトランジスタ（出力トランジスタ）ＭＰＯＵＴと、Ｎ型のトランジスタ（出力トランジスタ）ＭＮＯＵＴとを有する。出力トランジスタＭＰＯＵＴは、電源ノードＮＰ及び出力ノードＮｏの間に接続される。出力トランジスタＭＮＯＵＴは、出力ノードＮｏ及びＧＮＤノードＮＧの間に接続される。出力トランジスタＭＰＯＵＴのゲートは、差動増幅器１６０の反転出力ノードＮｏ１（－側）と接続され、出力トランジスタＭＮＯＵＴのゲートは、差動増幅器１６０の非反転出力ノードＮｏ２（＋側）と接続される。

反転出力ノードＮｏ１（－側）の電圧、即ち、差動増幅器１６０から出力トランジスタＭＰＯＵＴのゲートへの入力電圧は「第１の制御電圧」の一実施例に対応する。同様に、非反転出力ノードＮｏ２（＋側）の電圧、即ち、差動増幅器１６０から出力トランジスタＭＮＯＵＴのゲートへの入力電圧は「第２の制御電圧」の一実施例に対応する。差動増幅器１６０の出力（上記第１及び第２の制御電圧）に応じて出力トランジスタＭＰＯＵＴ，ＭＮＯＵＴが駆動されることにより、演算増幅器１５０の出力電圧ＶＯＰＯＵＴが出力ノードＮｏに発生される。

スイッチ回路１８０は、出力ノードＮｏ及び出力端子１０３の間に直列接続された、Ｐ型のトランジスタ（スイッチトランジスタ）ＭＰＳＷ、及び、Ｎ型のトランジスタ（スイッチトランジスタ）ＭＮＳＷを有する。

スイッチトランジスタＭＰＳＷのゲートには、断線検知回路１２０ａによって生成された参照電圧ＶＲＥＦＰが入力される。スイッチトランジスタＭＮＳＷのゲートには、断線検知回路１２０ａによって生成された参照電圧ＶＲＥＦＮが入力される。

半導体装置１００Ａは、演算増幅器１５０への入力信号、具体的には、差動増幅器１６０の反転入力ノードＮｉ１（－側）及び非反転入力ノードＮｉ２（＋側）への入力信号の電圧差に応じた、演算増幅器１５０の出力電圧ＶＯＰＯＵＴ（出力ノードＮｏ）を、出力端子１０３からの出力電圧ＶＯＵＴとして半導体装置１００Ａの外部へ出力する、オペアンプシステムとして動作する。上述の様に、反転入力ノードＮｉ１及び非反転入力ノードＮｉ２に互いに逆相のアナログ電圧が入力された場合には、当該アナログ電圧（－側入力）を接地電圧ＧＮＤ～電源電圧ＶＣＣのレンジに増幅した出力電圧ＶＯＵＴが得られる。

以下では、半導体装置１００Ａに対して、電源電圧ＶＣＣ及び接地電圧ＧＮＤが正常に供給されている状態を「正常時」とも称する。尚、図１の構成において、電源電圧ＶＣＣは「第１の電源電圧」の一実施例に対応し、接地電圧ＧＮＤは「第２の電源電圧」の一実施例に対応し、電源端子１０１は「第１の電源端子」の一実施例に対応し、接地端子１０２は「第２の電源端子」の一実施例に対応する。又、電源電圧側の出力トランジスタＭＰＯＵＴは「第１の出力トランジスタ」に対応し、接地電圧側の出力トランジスタＭＮＯＵＴは「第２の出力トランジスタ」に対応する。

（正常時の動作）
まず、半導体装置１００Ａの正常時の動作を説明する。

バイアス回路１１０において、トランジスタＭＰ１は、ダイオード接続されており、トランジスタＭＰ２は、トランジスタＭＰ１とカレントミラーを構成する。同様に、トランジスタＭＮ１は、ダイオード接続されたトランジスタＭＮ２とカレントミラーを構成する。従って、トランジスタＭＰ１を流れる電流Ｉｂと、トランジスタＭＰ２を流れる電流との間に比例関係が生じる。

トランジスタＭＮ１のトランジスタサイズが、トランジスタＭＮ２のｋ倍（ｋ＞０）であるとすると、電流Ｉｂは、抵抗素子ＲＢの電気抵抗値と、上記ｋとによって定められる。電流Ｉｂは、半導体装置１００Ａ内の任意の回路ブロック、例えば、差動増幅器１６０の動作に用いられる。

尚、バイアス回路１１０は、電源電圧ＶＣＣ及び接地電圧ＧＮＤによって駆動されて一定の電流Ｉｂ（いわゆる、バイアス電流）を発生する回路の一例として示されており、その回路構成は、図１の例に限定されるものではない。

断線検知回路１２０ａでは、ノードＮ１と接続されたゲートを有するトランジスタＭＰ３は、バイアス回路１１０のトランジスタＭＰ１，ＭＰ２とカレントミラーを構成する。同様に、ノードＮ２と接続されたゲートを有するトランジスタＭＮ３は、バイアス回路１１０のトランジスタＭＮ１，ＭＮ２とカレントミラーを構成する。

この結果、トランジスタＭＰ３及びＭＮ３は、バイアス回路１１０のトランジスタＭＰ１，ＭＰ２の電流、及び、トランジスタＭＮ１，ＭＮ２の電流のそれぞれに比例する電流Ｉ１及びＩ２を発生させる。即ち、電流Ｉ１を発生するトランジスタＭＮ３は、「第１のトランジスタ」及び「電流源（又は、第１の電流源）」に対応する。同様に、電流Ｉ２を発生するトランジスタＭＰ３は、「第２のトランジスタ」及び「電流源（又は、第１の電流源）」に対応する。同様に、抵抗器Ｒ１は「第１の抵抗器」の一実施例に対応し、抵抗器Ｒ２は「第２の抵抗器」の一実施例に対応する。

断線検知回路１２０ａでは、バイアス回路１１０を構成するトランジスタとの間でカレントミラーを構成するトランジスタＭＰ３，ＭＮ３によって「電流源」が簡易な構成で実現される。電流Ｉ１によって抵抗器Ｒ１には電圧降下量ΔＶ１が発生し、電流Ｉ２によって抵抗器Ｒ２には電圧降下量ΔＶ２が発生する。

図２は、図１に示された抵抗器Ｒ１，Ｒ２の構成例を説明する回路図である。
図２（ａ）を参照して、抵抗器Ｒ１は、電源ノードＮＰ及びノードＮ４の間に直列接続された複数の抵抗素子を有する。複数の抵抗素子によって、抵抗器Ｒ１での電圧降下量ΔＶ１が分圧される。

抵抗器Ｒ１では、電源ノードＮＰからノードＮ４までの間の高電圧側のノードＮｒｎの電圧が、参照電圧ＶＲＥＦＮとして取り出され、図１のスイッチトランジスタＭＮＳＷのゲートに入力される。参照電圧ＶＲＥＦＮは、電流Ｉ１による電圧降下量ΔＶ１の一部又は全部を用いて、接地電圧ＧＮＤよりも高い電圧に設定されている。

図２（ｂ）を参照して、抵抗器Ｒ２は、ノードＮ３からＧＮＤノードＮＧの間に直列接続された複数の抵抗素子を有する。複数の抵抗素子によって、抵抗器Ｒ２での電圧降下量ΔＶ２が分圧される。

抵抗器Ｒ２では、ノードＮ３からＧＮＤノードＮＧまでの間の低電圧側のノードＮｒｐの電圧が、参照電圧ＶＲＥＦＰとして取り出されて、図１のスイッチトランジスタＭＰＳＷのゲートに入力される。参照電圧ＶＲＥＦＰは、電流Ｉ２による電圧降下量ΔＶ２の一部又は全部を用いて、電源電圧ＶＣＣよりも低い電圧に設定されている。

参照電圧ＶＲＥＦＮは、電源電圧ＶＣＣ及び接地電圧ＧＮＤの供給経路に断線が生じていない正常時に、Ｎ型のスイッチトランジスタＭＮＳＷをオンできる電圧に設定される。例えば、ＶＣＣ＝５［Ｖ］に対して、ＶＲＥＦＮ＝４．８［Ｖ］となる様に、ノードＮｒｎが定められる。或いは、ノードＮｒｎは、電源ノードＮＰと同電位のノードであってもよい（ＶＲＦＥＮ＝５［Ｖ］）。参照電圧ＶＲＥＦＮは「第１の参照電圧」の一実施例に対応し、ノードＮｒｎは「第１のノード」の一実施例に対応する。

参照電圧ＶＲＥＦＰは、正常時に、Ｐ型のスイッチトランジスタＭＰＳＷをオンできる電圧に設定される。例えば、ＶＲＥＦＰ＝０．２［Ｖ］となる様に、ノードＮｒｐが定められる。或いは、ノードＮｒｐは、ＧＮＤノードＮＧと同電位のノードであってもよい（正常時に、ＶＲＥＦＰ＝０［Ｖ］）。参照電圧ＶＲＥＦＰは「第２の参照電圧」の一実施例に対応し、ノードＮｒｐは「第２のノード」の一実施例に対応する。

再び図１を参照して、差動増幅器１６０の反転入力ノードＮｉ１（－側）及び非反転入力ノードＮｉ２（＋側）には、音声信号、画像信号、又は、センサ入力を増幅した信号（例えば、ホール素子の出力を変換及び増幅した信号）等のアナログ電圧が入力される。或いは、差動増幅器１６０に対しては、演算増幅器１５０の前段に配置されたＤ／Ａ変換器（図示せず）によって、デジタル信号から変換されたアナログ電圧が入力されてもよい。

差動増幅器１６０の反転出力ノードＮｏ１（－側）及び非反転出力ノードＮｏ２（＋側）には、反転入力ノードＮｉ１（－側）及び非反転入力ノードＮｉ２（＋側）への入力電圧に応じた電圧差を有する電圧がそれぞれ生じる。出力ノードＮｏには、反転入力ノードＮｉ１（－側）及び非反転入力ノードＮｉ２（＋側）の電圧に応じて、出力トランジスタＭＮＯＵＴ及びＭＰＯＵＴの電流が変化することにより、入力信号に応じた出力電圧ＶＯＰＯＵＴが生じる。

正常動作時には、参照電圧ＶＲＥＦＰ及びＶＲＥＦＮが、スイッチトランジスタＭＰＳＷ及びＭＮＳＷをオン可能な電圧（例えば、０．２［Ｖ］及び４．８［Ｖ］）に安定的に維持される。従って、スイッチ回路１８０では、オン状態のスイッチトランジスタＭＰＳＷ及びＭＮＳＷによって、出力ノードＮｏの出力電圧ＶＯＰＯＵＴが、出力端子１０３に伝達される。

半導体装置１００Ａの出力電圧ＶＯＵＴは、演算増幅器１５０の出力電圧に従うため、ＧＮＤ（０［Ｖ］）又はＶＣＣのデジタル出力ではなく、アナログ出力となることを想定している。上述の様に、出力端子１０３からは、入力信号（アナログ電圧、又は、デジタル信号のＤ／Ａ変換電圧）に基づく、ＧＮＤ（０［Ｖ］）＋２０［ｍＶ］程度からＶＣＣ（例えば、５［Ｖ］）－２０［ｍｖ］程度までの範囲の電圧が、直流、又は、交流電圧（サイン波、或いは、パルス波）の態様で出力される。

次に、断線により電源電圧ＶＣＣ又は接地電圧ＧＮＤが供給されなくなったときの半導体装置１００Ａの動作について説明する。

（電源電圧ＶＣＣ側の断線時の動作）
図３には、図１に示された半導体装置１００Ａの電源電圧側の断線時の回路図が示される。

図３を参照して、電源１０及び電源端子１０１の間に断線が生じると、電源端子１０１が開放されて、電源ノードＮＰは、ハイインピーダンス（Ｈｉ－Ｚ）状態となる。これにより、半導体装置１００Ａには、接地電圧ＧＮＤのみが与えられる状態となるので、電源ノードＮＰの電圧は、時間経過とともに低下し、最終的には、ＧＮＤ（０［Ｖ］）に収束することになる。

一方で、出力段１７０を構成する出力トランジスタＭＰＯＵＴ（Ｐ型）及びＭＮＯＵＴ（Ｎ型）のボディ（バックゲート端子）は、通常、ソース端子と接続されている。即ち、図１の構成例では、出力トランジスタＭＰＯＵＴのボディは、電源ノードＮＰと接続され、出力トランジスタＭＮＯＵＴのボディは、ＧＮＤノードＮＧと接続されている。

従って、出力トランジスタＭＰＯＵＴの内部には、ドレイン端子（Ｐ＋）からボディ（Ｎウェル）及びソース端子への方向（即ち、出力ノードＮｏから電源ノードＮＰへの方向）を順方向とするボディダイオードが形成される。同様に、出力トランジスタＭＮＯＵＴの内部にも、ソース端子及びボディ（Ｐウェル）からドレイン端子（Ｎ＋）への方向（即ち、ＧＮＤノードＮＧから出力ノードＮｏへの方向）を順方向とするボディダイオードが形成される。正常時には、電源ノードＮＰが電源電圧ＶＣＣに固定され、かつ、ＧＮＤノードＮＧが接地電圧ＧＮＤに固定されるので、これらのボディダイオードは逆バイアスされている。

ここで、スイッチ回路１８０が配置されていない構成を仮定すると、電源電圧ＶＣＣ側の断線によって電源ノードＮＰの電圧が低下することにより、出力トランジスタＭＰＯＵＴのボディダイオードがオンする可能性がある。例えば、出力端子１０３に対して、半導体装置１００Ａの外部でプルアップ抵抗２０１が接続される場合には、当該プルアップ抵抗２０１を介して、電源１０（ＶＣＣ）－プルアップ抵抗２０１－出力端子１０３－出力ノードＮｏ－出力トランジスタＭＰＯＵＴのボディダイオード－電源ノードＮＰ（ＧＮＤまで低下）の経路により、図中に点線で示す異常電流Ｉａｂｎ１が継続的に発生することが懸念される。

このような電流が発生すると、出力端子１０３の出力電圧ＶＯＵＴが、電源電圧ＶＣＣに維持されない不安定な電圧となる虞がある。更に、ボディダイオードによる電流がラッチアップを誘発することにより、過大電流を消費するだけでなく、チップの破壊を招く虞もある。

実施の形態１では、以下に説明する、断線検知回路１２０ａによるスイッチ回路１８０の制御により、断線時の問題に対処する。

図４には、電源電圧側の断線時における断線検知回路からの参照電圧の波形図が示される。

図４を参照して、正常時には、図２で説明した様に、ＶＲＥＦＮ＝４．８［Ｖ］及びＶＲＥＦＰ［Ｖ］＝０．２「Ｖ］に安定的に維持される。これにより、スイッチ回路１８０では、スイッチトランジスタＭＰＳＷ及びＭＮＳＷがオンに維持される。

電源電圧ＶＣＣ側に断線が生じると、上述の様に、電源ノードＮＰがハイインピーダンス（Ｈｉ－Ｚ）状態となるので、バイアス回路１１０が電流駆動力を失うのに伴い、断線検知回路１２０ａでも電流Ｉ１及びＩ２が生じなくなる。参照電圧ＶＲＥＦＮは、抵抗器Ｒ１での電圧降下量ΔＶ１によって生じているので、電流Ｉ１の消失に伴って低下し、最後は、ＶＲＥＦＮ＝０［Ｖ］（ＧＮＤ）となる。同様に、参照電圧ＶＲＥＦＰも、電流Ｉ２の消失に伴って、０［Ｖ］（ＧＮＤ）まで低下する。

これにより、スイッチ回路１８０では、スイッチトランジスタＭＰＳＷがオン状態に維持される一方で、スイッチトランジスタＭＮＳＷは、参照電圧ＶＲＥＦＮの低下に応じてオフ状態に固定される。オフ状態のスイッチトランジスタＭＮＳＷは、数百［ＭΩ］～数［ＧΩ］のオーダであるので、半導体装置１００Ａの出力をハイインピーダンスとすることができる。この状況では、出力トランジスタＭＰＯＵＴのボディダイオードはオンすることができず、異常電流Ｉａｂｎ１の経路が形成されることがない。

この結果、出力端子１０３にプルアップ抵抗２０１が接続されている場合に、電源電圧ＶＣＣ側で断線が発生しても、異常電流（図３中のＩａｂｎ１）の発生を防止することができる。この様に、図１の構成例では、断線に伴う参照電圧ＶＲＥＦＮの変化に応じてオフされるスイッチトランジスタＭＮＳＷによって「第１のスイッチトランジスタ」が構成される。

（接地電圧ＧＮＤ側の断線時の動作）
図５には、図１に示された半導体装置１００Ａの接地電圧側の断線時の回路図が示される。

図５を参照して、基準電圧ノード１１及び接地端子１０２の間に断線が生じると、接地端子１０２が開放されて、ＧＮＤノードＮＧは、ハイインピーダンス（Ｈｉ－Ｚ）状態となる。これにより、半導体装置１００Ａには、電源電圧ＶＣＣのみが与えられる状態となるので、ＧＮＤノードＮＧの電圧は、時間経過とともに上昇し、最終的には、ＶＣＣ（例えば、５［Ｖ］）に収束することになる。

図５においても、スイッチ回路１８０が配置されていない構成を仮定すると、接地電圧ＧＮＤ側の断線によってＧＮＤノードＮＧの電圧が上昇することにより、上述した出力トランジスタＭＮＯＵＴのボディダイオードがオンする可能性がある。例えば、出力端子１０３に対して、半導体装置１００Ａの外部でプルダウン抵抗２０２が接続される場合には、当該プルダウン抵抗２０２を介して、ＧＮＤノードＮＧ（ＶＣＣまで上昇）－出力トランジスタＭＮＯＵＴのボディダイオード－出力ノードＮｏ－プルダウン抵抗２０２－基準電圧ノード１１（ＧＮＤ）の経路により、図中に点線で示す異常電流Ｉａｂｎ２が継続的に発生することが懸念される。

断線検知回路１２０ａによるスイッチ回路１８０の制御によって、接地電圧ＧＮＤ側の断線時における異常電流Ｉａｂｎ２にも対処することができる。

図６には、接地電圧側の断線時における断線検知回路からの参照電圧の波形図が示される。

図６を参照して、接地電圧ＧＮＤ側に断線が生じると、上述の様に、ＧＮＤノードＮＧがハイインピーダンス（Ｈｉ－Ｚ）状態となるので、バイアス回路１１０が電流駆動力を失うのに伴い、断線検知回路１２０ａでも電流Ｉ１及びＩ２が生じなくなる。参照電圧ＶＲＥＦＰは、抵抗器Ｒ２での電圧降下ΔＶ２によって生じているので、電流Ｉ２の消失に伴って上昇し、最後は、ＶＲＥＦＮ＝ＶＣＣ（例えば、５［Ｖ］）となる。同様に、参照電圧ＶＲＥＦＰも、電流Ｉ１の消失に伴って、最後はＶＣＣ（５［Ｖ］）まで上昇する。

これにより、スイッチ回路１８０では、スイッチトランジスタＭＮＳＷがオン状態に維持される一方で、スイッチトランジスタＭＰＳＷは、参照電圧ＶＲＥＦＰの上昇に応じてオフ状態に固定される。オフ状態のスイッチトランジスタＭＰＳＷについても、数百［ＭΩ］～数［ＧΩ］のオーダであるので、半導体装置１００Ａの出力をハイインピーダンスとすることができる。この状況では、出力トランジスタＭＮＯＵＴのボディダイオードはオンすることができず、異常電流Ｉａｂｎ２の経路が形成されることがない。

この結果、出力端子１０３にプルダウン抵抗２０２が接続されている場合に、接地電圧ＧＮＤ側で断線が発生しても、異常電流（図５中のＩａｂｎ２）の発生を防止することができる。この様に、図１の構成例では、断線に伴う参照電圧ＶＲＥＦＰの変化に応じてオフされるスイッチトランジスタＭＰＳＷによって「第２のスイッチトランジスタ」が構成される。

この様に、実施の形態１に係る半導体装置１００Ａによれば、スイッチ回路１８０の配置により、電源電圧側又は接地電圧側に断線が発生した場合に、出力端子１０３に接続されたプルアップ抵抗又はプルダウン抵抗と、出力トランジスタＭＰＯＵＴ又はＭＮＯＵＴのボディダイオードを含む経路によって、異常電流が発生することを防止する。

尚、図１の構成例では、Ｐ型及びＮ型のスイッチトランジスタＭＰＳＷ及びＭＮＳＷの両方を直列接続することで、図３～図６で説明した様に、出力端子１０３に対してプルアップ抵抗２０１及びプルダウン抵抗２０２のどちらが接続された場合にも、断線発生時の異常電流を防止することができる。

但し、出力端子１０３に対して、プルアップ抵抗２０１のみが接続される（プルダウン抵抗２０２は接続されない）ことを前提とする回路設計が許容される場合には、Ｐ型のスイッチトランジスタＭＰＳＷの配置を省略して、Ｎ型のスイッチトランジスタＭＮＳＷのみでスイッチ回路１８０を構成することが可能である。この場合には、断線検知回路１２０ａについても、参照電圧ＶＲＥＦＮを生成するための、抵抗器Ｒ１及びトランジスタＭＮ３の直列回路のみで構成することが可能である。

同様に、出力端子１０３に対して、プルダウン抵抗２０２のみが接続される（プルアップ抵抗２０１は接続されない）ことを前提とする回路設計が許容される場合には、Ｎ型のスイッチトランジスタＭＮＳＷの配置を省略して、Ｐ型のスイッチトランジスタＭＰＳＷのみでスイッチ回路１８０を構成することが可能である。この場合には、断線検知回路１２０ａについても、参照電圧ＶＲＥＦＰを生成するための、抵抗器Ｒ２及びトランジスタＭＰ３の直列回路のみで構成することが可能である。

この様に、スイッチ回路１８０は、Ｎ型のスイッチトランジスタ、及び、Ｐ型のスイッチトランジスタの少なくとも一方によって構成することが可能である。

又、断線検知回路１２０ａでは、電源電圧ＶＣＣ及び接地電圧ＧＮＤの供給によって動作する電流源によって発生される電流Ｉ１，Ｉ２による電圧降下を用いて参照電圧ＶＲＥＦＰ，ＶＲＥＦＮを発生させることにより、断線を速やかに検知することができる。即ち、断線発生時には、電流Ｉ１，Ｉ２の消失に応じて参照電圧ＶＲＥＦＰ，ＶＲＥＦＮが速やかに上昇又は低下することで、スイッチトランジスタＭＰＳＷ又はＭＮＳＷを断線の発生から短時間でオフすることが可能である。

更に、スイッチトランジスタＭＰＳＷ及びＭＮＳＷの各々について、ゲートが共通に制御される複数個のトランジスタの並列接続によって構成することも可能である。この様にすると、正常動作時における半導体装置１００Ａの出力インピーダンスを低下させることも可能である。

実施の形態１の変形例．
実施の形態１の変形例では、断線検知回路の構成の変形例を説明する。

図７は、断線検知回路の第１の変形例を説明する回路図である。
図７を参照して、第１の変形例に係る断線検知回路１２０ｃは、Ｐ型のトランジスタＭＰ３及びＭＰ４と、抵抗器Ｒ１，Ｒ２とを有する。

断線検知回路１２０ｃにおいて、トランジスタＭＰ３は、電源ノードＮＰ及びノードＮ３の間に接続され、抵抗器Ｒ２は、ノードＮ３及びＧＮＤノードＮＧの間に接続される。又、トランジスタＭＰ４は、電源ノードＮＰ及びノードＮ４の間に接続され、抵抗器Ｒ１は、ノードＮ４及びＧＮＤノードＮＧの間に接続される。トランジスタＭＰ３及びＭＰ４のゲートは、バイアス回路１１０のノードＮ１と共通に接続される。

トランジスタＭＰ３及びＭＰ４の各々は、バイアス回路１１０のトランジスタＭＰ１，ＭＰ２とカレントミラーを構成して、電流Ｉ１，Ｉ２を発生する。抵抗器Ｒ１は、図２（ａ）と同様に高電圧側のノードＮｒｎから参照電圧ＶＲＥＦＮを発生し、抵抗器Ｒ２は、図２（ｂ）と同様に低電圧側のノードＮｒｐから参照電圧ＶＲＥＦＰを発生する。

図７の断線検知回路１２０ｃにおいても、実施の形態１と同様に、参照電圧ＶＲＥＦＰ及びＶＲＥＦＮを生成することができる。

図７の断線検知回路１２０ｃでは、トランジスタＭＰ３及びＭＰ４の特性、並びに、抵抗器Ｒ１及びＲ２を同等に設計すると、電流Ｉ１及びＩ２が同等に設定されることにより、電源電圧ＶＣＣ側の断線の検知感度と、接地電圧ＧＮＤ側の断線の検知感度（検知レベル及び検知速度）とを容易に揃えることが可能となる。

図８には、図７の構成例の変形例が示される。
図８を参照して、第２の変形例に係る断線検知回路１２０ｄは、Ｎ型のトランジスタＭＮ３及びＭＮ４と、抵抗器Ｒ１，Ｒ２とを有する。

断線検知回路１２０ｄにおいて、抵抗器Ｒ２は、電源ノードＮＰ及びノードＮ３の間に接続され、トランジスタＭＮ３は、ノードＮ３及びＧＮＤノードＮＧの間に接続される。又、抵抗器Ｒ１は、電源ノードＮＰ及びノードＮ４の間に接続され、トランジスタＭＮ４は、ノードＮ４及びＧＮＤノードＮＧの間に接続される。トランジスタＭＮ３及びＭＮ４のゲートは、バイアス回路１１０のノードＮ２と共通に接続される。

トランジスタＭＮ３及びＭＮ４の各々は、バイアス回路１１０のトランジスタＭＮ１，ＭＮ２とカレントミラーを構成して、電流Ｉ１，Ｉ２を発生する。抵抗器Ｒ１は、図２（ａ）と同様に高電圧側のノードＮｒｎから参照電圧ＶＲＥＦＮを発生し、抵抗器Ｒ２は、図２（ｂ）と同様に低電圧側のノードＮｒｐから参照電圧ＶＲＥＦＰを発生する。

図８の断線検知回路１２０ｄにおいても、実施の形態１と同様に、参照電圧ＶＲＥＦＰ及びＶＲＥＦＮを生成することができる。更に、断線検知回路１２０ｄでは、トランジスタＭＮ３及びＭＮ４の特性、並びに、抵抗器Ｒ１及びＲ２を同等に設計することで、断線検知回路１２０ｃと同様に、電源電圧ＶＣＣ側の断線の検知感度と、接地電圧ＧＮＤ側の断線の検知感度（検知レベル及び検知速度）とを容易に揃えることが可能となる。

図７及び図８に示された断線検知回路１２０ｃ，１２０ｄによっても、参照電圧ＶＲＥＦＰ及びＶＲＥＦＮの断線時の挙動は、図４及び図６で説明したのと同様となる。即ち、正常時には、参照電圧ＶＲＥＦＰが接地電圧ＧＮＤ近傍であり、かつ、参照電圧ＶＲＥＦＮが電源電圧ＶＣＣ近傍であるために、スイッチトランジスタＭＰＳＷ，ＭＮＳＷがオンする。一方で、電源電圧ＶＣＣ側に断線が発生すると、参照電圧ＶＲＥＦＮ，ＶＲＥＦＰが接地電圧ＧＮＤに低下することで、スイッチトランジスタＭＮＳＷをオフすることができる。又、接地電圧ＧＮＤ側に断線が発生すると、参照電圧ＶＲＥＦＮ，ＶＲＥＦＰが電源電圧ＶＣＣへ上昇することで、スイッチトランジスタＭＰＳＷをオフすることができる。

即ち、実施の形態１の変形例で説明した断線検知回路１２０ｃ，１２０ｄを用いても、スイッチ回路１８０を実施の形態１と同様に制御することにより、断線発生時の異常電流を防止することができる。

実施の形態２．
図９は、実施の形態２に係る半導体装置の構成例を説明する回路図である。

図９を参照して、実施の形態２に係る半導体装置１００Ｂは、実施の形態１に係る半導体装置１００Ａと比較して、スイッチ回路１８０の構成が異なる。半導体装置１００Ｂのスイッチ回路１８０以外の構成は、半導体装置１００Ａと同様であるので、詳細な説明は繰り返さない。

半導体装置１００Ｂにおいて、スイッチ回路１８０は、直列接続されたＰ型のスイッチトランジスタＭＰＳＷ１及びＭＰＳＷ２と、直列接続されたＮ型のスイッチトランジスタＭＮＳＷ１及びＭＮＳＷ２とを有する。スイッチトランジスタＭＰＳＷ１及びＭＰＳＷ２のバックゲート端子は、スイッチトランジスタＭＰＳＷ１及びＭＰＳＷ２の接続点（接続ノード）と共通に接続される。同様に、スイッチトランジスタＭＮＳＷ１及びＭＮＳＷ２のバックゲート端子は、スイッチトランジスタＭＮＳＷ１及びＭＮＳＷ２の接続点（接続ノード）と共通に接続される。実施の形態２では、２個のスイッチトランジスタＭＮＳＷ１及びＭＮＳＷ２によって「第１のスイッチトランジスタ」が構成され、２個のスイッチトランジスタＭＰＳＷ１及びＭＰＳＷ２によって「第２のスイッチトランジスタ」が構成される。

Ｐ型のスイッチトランジスタＭＰＳＷ１及びＭＰＳＷ２のゲートには、実施の形態１のスイッチトランジスタＭＰＳＷと同様に、断線検知回路１２０（１２０ａ）からの参照電圧ＶＲＥＦＰが共通に入力される。同様に、Ｎ型のスイッチトランジスタＭＮＳＷ１及びＭＮＳＷ２のゲートには、実施の形態１のスイッチトランジスタＭＮＳＷと同様に、断線検知回路１２０（１２０ａ）からの参照電圧ＶＲＥＦＮが共通に入力される。

即ち、実施の形態２では、実施の形態１でのスイッチトランジスタＭＰＳＷ及びＭＮＳＷの各々が、図９中に括弧付きで表記される様に、オフ状態時に逆極性のボディダイオード（寄生ダイオード）が直列接続される態様で配置された、複数のＮ型又はＰ型のトランジスタによって置換されることが理解される。

実施の形態１に係る半導体装置１００Ａでは、断線発生時に、スイッチトランジスタＭＮＳＷ又はＭＰＳＷをオフすることにより、出力端子１０３をハイインピーダンス状態にすることで、異常電流の発生を回避している。但し、オフされたスイッチトランジスタＭＮＳＷ又はＭＰＳＷのバックゲート電圧が、電源電圧ＶＣＣ又は接地電圧ＧＮＤであった場合に、当該スイッチトランジスタのボディダイオード（寄生ダイオード）のオンにより、スイッチ回路１８０にリーク電流が発生する懸念がある。このため、逆に言えば、実施の形態１では、異常電流の遮断を万全にするためには、スイッチトランジスタＭＰＳＷ及びＭＮＳＷをバックゲートフローティング構造のトランジスタで構成することが好ましい。

これに対して、実施の形態２に係る半導体装置１００Ｂでは、オフ状態時に逆極性の寄生ダイオードが直列接続される様に配置された複数のトランジスタによって、断線発生時にオフするＮ型又はＰ型のスイッチトランジスタを構成することができる。この結果、参照電圧ＶＲＥＦＰ又はＶＲＥＦＮによってオフされた複数のスイッチトランジスタのバックゲート端子（ボディ）を経由したリーク電流が、出力ノードＮｏ及び出力端子１０３の間に発生することを、より確実に防止することができる。即ち、異常電流の発生を回避する効果を高めることが可能となる。

一方で、実施の形態２では、出力ノードＮｏ及び出力端子１０３の間に直列接続されるスイッチトランジスタの個数が増加するため、正常時における出力インピーダンスの増加が懸念される。

このため、正常時における参照電圧ＶＲＥＦＰ及びＶＲＦＥＮは、それぞれ接地電圧ＧＮＤ及び電源電圧ＶＣＣになるべく近いことが好ましい。従って、図２（ａ）において、参照電圧ＶＲＥＦＮを取り出すノードＮｒｎは、最も高電圧側のノード、即ち、電源ノードＮＰと同電位のノードとすることが好ましい。この場合にも、電源電圧ＶＣＣ側の断線発生時には、電流Ｉ１の消失により、参照電圧ＶＲＥＦＮは、接地電圧ＧＮＤへ向かって変化するので、スイッチトランジスタＭＮＳＷ１，ＭＮＳＷ２をオフすることができる。

同様に、図２（ｂ）において、参照電圧ＶＲＥＦＰを取り出すノードＮｒｐは、最も低電圧側のノード、即ち、ＧＮＤノードＮＧと同電位のノードとすることが好ましい。この場合にも、接地電圧ＧＮＤ側の断線発生時には、電流Ｉ２の消失により、参照電圧ＶＲＥＦＰは、電源電圧ＶＣＣへ向かって変化するので、スイッチトランジスタＭＰＳＷ１，ＭＰＳＷ２をオフすることができる。

実施の形態３．
図１０は、実施の形態３に係る半導体装置の構成例を説明する回路図である。

図１０を参照して、実施の形態３に係る半導体装置１００Ｃは、実施の形態１に係る半導体装置１００Ａと比較して、スイッチ回路１８０に代えてスイッチ回路１８１を備える点で異なる。半導体装置１００Ｃのスイッチ回路１８１以外の構成は、半導体装置１００Ａと同様であるので、詳細な説明は繰り返さない。

半導体装置１００Ｃにおいて、スイッチ回路１８１は、Ｐ型のスイッチトランジスタＭＰＳＷ３と、Ｎ型のスイッチトランジスタＭＮＳＷ３とを有する。一方で、出力ノードＮｏ及び出力端子１０３は、スイッチトランジスタを介さずに電気的に接続される。

Ｐ型のスイッチトランジスタＭＰＳＷ３のゲートには、実施の形態１のスイッチトランジスタＭＰＳＷと同様に、断線検知回路１２０（１２０ａ）からの参照電圧ＶＲＥＦＰが入力される。同様に、Ｎ型のスイッチトランジスタＭＮＳＷ３のゲートには、実施の形態１のスイッチトランジスタＭＮＳＷと同様に、断線検知回路１２０（１２０ａ）からの参照電圧ＶＲＥＦＮが入力される。即ち、正常時には、スイッチトランジスタＭＮＳＷ３，ＭＰＳＷ３の各々はオン状態に維持される。

スイッチトランジスタＭＮＳＷ３は、電源電圧ＶＣＣ側の出力トランジスタＭＰＯＵＴのバックゲート端子（ボディ）及びソース端子間に接続される。図１０の例では、Ｐ型の出力トランジスタＭＰＯＵＴのボディと、電源ノードＮＰとの間に、電源電圧ＶＣＣ側の断線発生時にオフされるスイッチトランジスタＭＮＳＷ３が電気的に接続される。

スイッチトランジスタＭＰＳＷ３は、接地電圧ＧＮＤ側の出力トランジスタＭＮＯＵＴのバックゲート端子（ボディ）及びソース端子間に接続される。図１０の例では、Ｎ型の出力トランジスタＭＮＯＵＴのボディと、ＧＮＤノードＮＧとの間に、接地電圧ＧＮＤ側の断線発生時にオフされるスイッチトランジスタＭＰＳＷ３が電気的に接続される。

電源電圧ＶＣＣ側の断線発生時には、スイッチトランジスタＭＮＳＷ３のオフにより、図３で説明した、出力トランジスタＭＰＯＵＴのボディダイオードによって形成される電流経路が遮断される。このため、図１０に示されたスイッチトランジスタＭＮＳＷ３を設けることによっても、図３の異常電流Ｉａｂｎ１の経路を遮断することが可能である。即ち、実施の形態３では、スイッチトランジスタＭＮＳＷ３によって「第１のスイッチトランジスタ」が構成される。

接地電圧ＧＮＤ側の断線発生時には、スイッチトランジスタＭＰＳＷ３のオフにより、図５で説明した、出力トランジスタＭＮＯＵＴのボディダイオードによって形成される電流経路が遮断される。このため、図１０に示されたスイッチトランジスタＭＰＳＷ３を設けることによっても、図５の異常電流Ｉａｂｎ２の経路を遮断することが可能である。即ち、実施の形態３では、スイッチトランジスタＭＰＳＷ３によって「第２のスイッチトランジスタ」が構成される。

従って、実施の形態３に係る半導体装置１００Ｃにおいても、スイッチトランジスタＭＮＳＷ３，ＭＰＳＷ３を有するスイッチ回路１８１の配置によって、電源電圧側又は接地電圧側に断線が発生した場合に、出力端子１０３に接続されたプルアップ抵抗又はプルダウン抵抗と、出力トランジスタＭＰＯＵＴ又はＭＮＯＵＴのボディダイオードを含む経路による異常電流の発生を防止できる。

又、実施の形態３に係るスイッチ回路１８１では、断線が発生していない正常時において、オン状態のスイッチトランジスタＭＰＳＷ３，ＭＮＳＷ３は、出力トランジスタＭＰＯＵＴ，ＭＮＯＵＴのボディ電位を固定する機能を有する。このため、スイッチ回路１８１では、実施の形態１～２に係るスイッチ回路１８０とは異なり、オン状態のスイッチトランジスタに出力トランジスタＭＰＯＵＴ，ＭＮＯＵＴと同じの電流（ドレイン－ソース間電流）が流れることがない。この結果、スイッチ回路１８１を用いる実施の形態３の構成では、出力端子１０３及び出力ノードＮｏの間に配置されたスイッチトランジスタのオン抵抗の影響を受ける実施の形態１及び２と比較すると、正常時において、消費電力を抑制するとともに、出力インピーダンスを低くすることができる。

尚、実施の形態２及び３の各々においても、図９及び図１０の構成において、断線検知回路１２０ａに代えて、実施の形態１の変形例で説明した断線検知回路１２０ｃ，１２０ｄ（図７，図８）の各々を、断線検知回路１２０として適用することが可能である。

又、実施の形態２及び３の各々においても、実施の形態１で説明した様に、出力端子１０３に対して、プルアップ抵抗２０１又はプルダウン抵抗２０２のみが接続されることを前提とする回路設計が許容される場合には、Ｐ型のスイッチトランジスタ、及び、Ｎ型のスイッチトランジスタの一方のみでスイッチ回路１８１を構成することが可能である。

実施の形態１～３を総合すると、断線発生時の異常電流の発生を防止するためには、電源ノードＮＰから、電源電圧側の出力トランジスタＭＰＯＵＴのボディダイオード及び出力ノードＮｏを経由して、出力端子１０３へ至る第１の経路に介挿接続されたＮ型のスイッチトランジスタ、並びに、ＧＮＤノードＮＧから、接地電圧側の出力トランジスタＭＮＯＵＴのボディダイオード及び出力ノードＮｏを経由して、出力端子１０３へ至る第２の経路に介挿接続されたＰ型のスイッチトランジスタの少なくとも一方を配置することで、断線発生時の異常電流を防止できることが理解される。

尚、実施の形態３は、実施の形態１及び２の各々と組み合わせることも可能である。
図１１には、実施の形態２及び３の組み合わせに係る半導体装置１００Ｄの構成例を説明する回路図が示される。

図１１を参照して、半導体装置１００Ｄは、実施の形態１に係る半導体装置１００Ａと比較して、スイッチ回路１８０及び１８１の両方を備える点で異なる。

半導体装置１００Ｄにおいて、スイッチ回路１８０は、半導体装置１００Ｂ（図９）と同様に配置された、Ｐ型のスイッチトランジスタＭＰＳＷ１，ＭＰＳＷ２、及び、Ｎ型のスイッチトランジスタＭＮＳＷ１，ＭＮＳＷ２を有する。同様に、スイッチ回路１８１は、半導体装置１００Ｃ（図１０）と同様に配置された、Ｐ型のスイッチトランジスタＭＰＳＷ３、及び、Ｎ型のスイッチトランジスタＭＮＳＷ３を有する。

実施の形態２及び３を組み合わせることにより、電源電圧側、又は、接地電圧側での断線発生時に、電源ノードＮＰ又はＧＮＤノードＮＧと、出力端子１０３との間に、出力ノードＮｏ、及び、出力トランジスタＭＰＯＵＴ又はＭＯＰＵＴのボディダイオードを経由して形成される電流経路を、より確実に遮断することが可能となる。この結果、断線発生時における異常電流の防止効果を高めることができる。

又、図１０及び図１１のスイッチトランジスタＭＮＳＷ３，ＭＰＳＷ３についても、図９のＮ型のスイッチトランジスタＭＮＳＷ１，ＭＮＳＷ２、及び、Ｐ型のスイッチトランジスタＭＰＳＷ１，ＭＰＳＷ２と同様に、オフ状態時に逆極性の寄生ダイオードが直列接続される様に配置された複数のトランジスタによって、構成することができる。この様にすると、寄生ダイオードのオンによる異常電流の発生の防止効果を高めることができる。この他、以上で説明した実施の形態１～３について、明細書内で言及されていない組み合わせを含めて、不整合や矛盾が生じない範囲内で、各実施の形態で説明された構成を適宜組み合わせることは出願当初から予定されている点についても、確認的に記載する。

尚、図１等では出力段１７０を異なる導電型のトランジスタで構成する例を示したが、実施の形態１～３では、同じ導電型のトランジスタで出力段１７０を構成することも可能である。例えば、電源ノードＮＰ及び出力ノードＮｏの間に、Ｎ型の出力トランジスタを接続することも可能である。この場合にも、当該Ｎ型の出力トランジスタでは、バックゲート端子（ボディ）はソース端子（即ち、出力ノード）と接続されるので、ボディダイオード（寄生ダイオード）は、図３で説明したＰ型の出力トランジスタと同じ特性で形成される。従って、このような構成に対しても、実施の形態１～３で説明したスイッチ回路１８０の配置によって、異常電流の発生を防止することができる。或いは反対に、出力ノードＮｏ及びＧＮＤノードＮＧの間に、Ｐ型の出力トランジスタを接続することも可能である。

実施の形態４．
実施の形態１～３では、スイッチ回路１８０，１８１の配置によって断線発生時における異常電流を防止する構成例を説明した。しかしながら、特に、実施の形態１～２に係るスイッチ回路１８０では、断線が発生していない正常時においても、オン状態のスイッチトランジスタに出力トランジスタＭＰＯＵＴ，ＭＮＯＵＴと同等の電流が流れる構成である。このため、用途によっては、スイッチトランジスタのオン抵抗が、正常時の回路動作に影響を与えることが懸念される。従って、実施の形態４では、スイッチ回路１８０，１８１を非配置として、断線発生時における異常電流を遮断する構成例を説明する。

図１２は、実施の形態４に係る半導体装置の第１の構成例を説明する回路図である。当該第１の構成例では、図３で説明した電源電圧ＶＣＣ側の断線に対処するための構成例が示される。

図１２を参照して、実施の形態４の第１の構成例に係る半導体装置１００Ｘは、図１に示された半導体装置１００Ａと比較して、バイアス回路１１０、断線検知回路１２０ａ、及び、演算増幅器１５０に代えて、バイアス回路１１０Ｘ、断線検知回路１２０Ｘ、及び、演算増幅器１５０Ｘをそれぞれ備える点で異なる。演算増幅器１５０Ｘは、演算増幅器１５０（図１）と比較して、スイッチ回路１８０に代えて、出力トランジスタ制御回路１９０Ｐを含む点で異なる。更に、半導体装置１００Ｘでは、出力段１７０の出力トランジスタＭＰＯＵＴの構成が、半導体装置１００Ａと異なる。

図３で説明した様に、半導体装置１００Ｘの外部で出力端子１０３がプルアップ抵抗２０１と接続されている場合には、電源１０及び電源端子１０１の間に断線が生じると、Ｈｉ－Ｚ状態となった電源ノードＮＰの電圧がＧＮＤ（０［Ｖ］）へ向けて低下する。これにより、電源電圧ＶＣＣにプルアップされた出力端子１０３から、電圧が低下した電源ノードＮＰへの異常電流の経路が継続的に形成される虞がある。

実施の形態４に係る半導体装置１００Ｘでは、上記異常電流を出力段１７０の出力トランジスタＭＰＯＵＴで遮断するために、Ｐ型の出力トランジスタＭＰＯＵＴは、電源ノードＮＰ及び出力ノードＮｏの間に直列接続された、Ｐ型のトランジスタＭＰＯＵＴ１，ＭＰＯＵＴ２を含む様に構成される。更に、トランジスタＭＰＯＵＴ１及びＭＰＯＵＴ２のバックゲート端子は、トランジスタＭＰＯＵＴ１，ＭＰＯＵＴ２の接続点（接続ノード）と共通に接続される。即ち、半導体装置１００Ｘでは、Ｐ型（ＶＣＣ側）の出力トランジスタＭＰＯＵＴが、図１２中に括弧付きで表記される様に、オフ状態時に逆極性のボディダイオード（寄生ダイオード）が直列接続される様に配置された複数のＰ型のトランジスタによって構成される。

出力トランジスタＭＰＯＵＴを構成するトランジスタＭＰＯＵＴ１，ＭＰＯＵＴ２のゲートは、差動増幅器１６０の反転出力ノードＮｏ１に加えて、出力トランジスタ制御回路１９０Ｐと更に接続される。一方で、Ｎ型（ＧＮＤ側）の出力トランジスタＭＮＯＵＴのゲートは、図１等と同様に、差動増幅器１６０の非反転出力ノードＮｏ２（＋側）と接続される。

出力トランジスタ制御回路１９０Ｐは、Ｐ型のトランジスタＭＰＣ１，ＭＰＣ２を有する。トランジスタＭＰＣ１及びＭＰＣ２は、出力電圧ノード１０３ｎと、トランジスタＭＰＯＵＴ１，ＭＰＯＵＴ２のゲートとの間に直列接続される。出力電圧ノード１０３ｎは、出力端子１０３及び出力ノードＮｏと電気的に接続されており、出力電圧ＶＯＵＴを伝達する。従って、出力端子１０３がプルアップされている場合には、電源１０及び電源端子１０１の間に断線が生じたときには、ＶＯＵＴ＝ＶＣＣとなることが理解される。

トランジスタＭＰＣ１及びＭＰＣ２のバックゲート端子は、トランジスタＭＰＣ１及びＭＰＣ２の接続点（接続ノード）と共通に接続される。従って、トランジスタＭＰＣ１及びＭＰＣ２は、トランジスタＭＰＯＵＴ１及びＭＰＯＵＴ２と同様に、図１２中に括弧付きで表記される様に、オフ状態時に逆極性のボディダイオード（寄生ダイオード）が直列接続される様に配置される態様で直列接続されている。

トランジスタＭＰＣ１及びＭＰＣ２のゲートには、断線検知回路１２０Ｘからの断線検知信号ＣＭＰＯＵＴＰが入力される。ここで、断線検知信号ＣＭＰＯＵＴＰを生成するための、バイアス回路１１０Ｘ及び断線検知回路１２０Ｘの構成及び動作を説明する。

バイアス回路１１０Ｘは、抵抗素子Ｒ１２０，Ｒ１２１，ＲＮ１２０と、Ｎ型のトランジスタＭＮ１２０とを有する。抵抗素子Ｒ１２０及びＲ１２１は、ノードＮ１１を介して、電源ノードＮＰ及びＧＮＤノードＮＧの間に直列に接続される。従って、ノードＮ１１には、電源電圧ＶＣＣを抵抗素子Ｒ１２０及びＲ１２１で分圧した参照電圧ＶＲＥＦ１１が生成される。参照電圧ＶＲＥＦ１１は、電源ノードＮＰ及びＧＮＤノードＮＧの電圧差、即ち、電源端子１０１及び接地端子１０２の間の電圧差を分圧した電圧である。

一方で、抵抗素子ＲＮ１２０は、電源ノードＮＰ及びノードＮ１３の間に接続され、トランジスタＭＮ１２０は、ノードＮ１３及びＧＮＤノードＮＧの間に接続される。トランジスタＭＮ１２０のゲートはノードＮ１３と接続される。即ち、トランジスタＭＮ１２０はダイオード接続されており、ノードＮ１３には、トランジスタＭＮ１２０の閾値電圧相当の参照電圧ＶＲＥＦ１３が生成される。

断線検知回路１２０Ｘは、１ショット型のコンパレータ１２１Ｘ及びインバータ１２２Ｘを有する。コンパレータ１２１Ｘ及びインバータ１２２Ｙは、出力電圧ノード１０３ｎからの出力電圧ＶＯＵＴ及びＧＮＤノードＮＧからの接地電圧ＧＮＤを受けて動作する。即ち、２値的に設定されるコンパレータ１２１Ｘ及びインバータ１２２Ｘの出力信号について、論理ローレベル（以下、「Ｌレベル」）は、接地電圧ＧＮＤであり、論理ハイレベル（以下、「Ｈレベル」）は、出力電圧ＶＯＵＴである。

バイアス回路１１０Ｘにおいて、電源電圧ＶＣＣ側の断線が発生していない場合（正常時）には、ＶＲＥＦ１１＞ＶＲＥＦ１３となる様に、抵抗素子Ｒ１２０及びＲ１２１による分圧比が設定される。例えば、閾値電圧相当の参照電圧ＶＲＥＦ１３は１．０［Ｖ］程度であるので、電源電圧ＶＣＣが５［Ｖ］であるときには、分圧比を０．３として、参照電圧ＶＲＥＦ１１＝１．５［Ｖ］とすることができる。

電源電圧ＶＣＣ側の断線の発生によって電源ノードＮＰの電圧が低下する場合、参照電圧ＶＲＥＦ１１は、当該電圧低下に比例して低下する。一方で、参照電圧ＶＲＥＦ１３は、トランジスタＮＭ１２０に電流が生じている間は、電源ノードＮＰの電圧が低下しても大きく低下しない。従って、電源端子１０１及び接地端子１０２間の電圧差の共通の変化量に対して、参照電圧ＶＲＥＦ１３に生じる電圧変化（低下量）は、参照電圧ＶＲＥＦ１１に生じる電圧変化（低下量）よりも小さい。即ち、参照電圧ＶＲＥＦ１１が「第３の参照電圧」の一実施例である一方で、参照電圧ＶＲＥＦ１３は「第４の参照電圧」の一実施例に相当する。

言い換えると、参照電圧ＶＲＥＦ１３は、参照電圧ＶＲＥＦ１１と比較すると、電源ノードＮＰの電圧変化（低下）に対して感度が低い。このため、電源電圧ＶＣＣ側に断線が発生すると、参照電圧ＶＲＥＦ１１及びＶＲＥＦ１３の高低関係は、正常時とは反転する。この様に、バイアス回路１１０Ｘでの参照電圧ＶＲＥＦ１１及びＶＲＥＦ１３を監視して、ＶＥＲＦ１３＞ＶＲＥＦ１１を検知することで、電源電圧ＶＣＣ側の断線を検知することができる。

断線検知回路１２０Ｘは、上述した参照電圧ＶＲＥＦ１１及びＶＲＥＦ１３の比較結果を、トランジスタＭＰＣ１，ＭＰＣ２のオンオフ制御信号として用いられる断線検知信号ＣＭＰＯＵＴＰに変換する。１ショット型のコンパレータ１２１Ｘは、リセット信号ＲＳＴと、バイアス回路１１０Ｘの参照電圧ＶＲＥＦ１１，ＶＲＥＦ１３とを受けて、出力信号ＣＯＭＰＮを生成する。インバータ１２２Ｘは、コンパレータ１２１Ｘの出力信号ＣＯＭＰＮの論理レベルを反転した、断線検知信号ＣＭＰＯＵＴＰを出力する。

具体的には、コンパレータ１２１Ｘは、リセット信号ＲＳＴが入力されると、出力信号ＣＯＭＰＮをＬレベルに初期化する。そして、リセット解除後には、（＋）入力端子の参照電圧ＶＲＥＦ１３が、（－）入力端子の参照電圧ＶＲＥＦ１１よりも高くなると、出力信号ＣＯＭＰＮは、ＬレベルからＨレベルに変化する。一方で、リセット解除後に、参照電圧ＶＲＥＦ１３が参照電圧ＶＲＥＦ１１よりも低い間は、出力信号ＣＯＭＰＮはＬレベルに維持される。

図１３には、半導体装置１００Ｘでの断線検知回路１２０Ｘ及び出力トランジスタ制御回路１９０Ｐの動作を説明する波形図が示される。

図１３を参照して、半導体装置１００Ｘの動作開始時には、リセット信号ＲＳＴの入力により、コンパレータ１２１Ｘの出力信号ＣＯＭＰＮがＬレベル（ＧＮＤ）にリセットされるので、断線検知信号ＣＭＰＯＵＴＰはＨレベル（ＶＯＵＴ）に初期化される。この後、半導体装置１００Ｘの動作中には、リセットは解除される。

半導体装置１００Ｘの動作中に、電源電圧ＶＣＣ側の断線が発生するものとする。このとき、上述した参照電圧ＶＲＥＦ１１及びＶＲＥＦ１３の関係から、断線発生までの期間（正常時）では、ＶＲＥＦ１１＞ＶＲＥＦ１３のため、出力信号ＣＯＭＰＮがＬレベルに維持されるので、断線検知信号ＣＭＰＯＵＴＰはＨレベルに設定される。

これに対して、断線の発生により、時刻ｔｓｈにおいて、参照電圧ＶＲＥＦ１１及びＶＲＥＦ１３の高低が逆転するものとする。これに応じて、コンパレータ１２１Ｘの出力信号ＣＯＭＰＮは、ＬレベルからＨレベル（ＶＯＵＴ）に変化し、次にリセット信号ＲＳＴが入力されるまで、Ｈレベルに維持される。このため、断線検知信号ＣＭＰＯＵＴＰは、時刻ｔｓｈにおいて、ＨレベルからＬレベル（ＧＮＤ）に変化し、コンパレータ１２１Ｘにリセット信号ＲＳＴが入力されるまで、Ｌレベルに維持される。

このため、電源電圧ＶＣＣ側に断線が発生すると（時刻ｔｓｈ以降）、出力トランジスタ制御回路１９０ＰのＰ型のトランジスタＭＰＣ１，ＭＰＣ２は、ゲートにＧＮＤが入力されるためにオン状態とされる。一方で、当該断線が発生しない正常時（時刻ｔｓｈまで）には、Ｐ型のトランジスタＭＰＣ１，ＭＰＣ２は、ソース電圧と同等の出力電圧ＶＯＵＴがゲートに入力されるためにオフ状態に維持される。

再び図１２を参照して、正常時には、出力トランジスタ制御回路１９０Ｐは、トランジスタＭＰＣ１，ＭＰＣ２がオフするため動作しない。この結果、出力トランジスタＭＰＯＵＴを構成するトランジスタＭＰＯＵＴ１，ＭＰＯＵＴ２のゲートには、差動増幅器１６０の反転出力ノードＮｏ１の電圧ＶＰＯが入力される。従って、正常時における半導体装置１００Ｘの動作は、実施の形態１に係る半導体装置１００Ａと同様である。即ち、半導体装置１００Ｘにおいても、出力トランジスタＭＰＯＵＴ及びＭＮＯＵＴが、差動増幅器１６０の出力（「第１の制御電圧」及び「第２の制御電圧」）に応じて駆動されることによって、差動増幅器１６０の入力電圧に応じた出力電圧ＶＯＰＯＵＴが出力ノードＮｏ（出力端子１０３）に発生される。

一方で、電源電圧ＶＣＣ側に断線が発生すると、断線検知信号ＣＭＰＯＵＴＰがＬレベル（ＧＮＤ）に設定されることで、出力トランジスタ制御回路１９０ＰのトランジスタＭＰＣ１及びＭＰＣ２がオンされる。この結果、出力トランジスタＭＰＯＵＴを構成するトランジスタＭＰＯＵＴ１，ＭＰＯＵＴ２のゲートには、出力端子１０３の出力電圧ＶＯＵＴが入力される。

出力端子１０３がプルアップされているケースでは、ＶＯＵＴ＝ＶＣＣであるので、トランジスタＭＰＯＵＴ１，ＭＰＯＵＴ２は、出力トランジスタ制御回路１９０Ｐからのゲート電圧（ＶＣＣ）によってターンオフし、かつ、オフ状態を維持することができる。従って、電源電圧ＶＣＣにプルアップされた出力端子１０３から、電圧が低下した電源ノードＮＰへの電流経路（図３の異常電流Ｉａｂｎ１）は、出力トランジスタ制御回路１９０Ｐによってオフされた出力トランジスタＭＰＯＵＴ（トランジスタＭＰＯＵＴ１，ＭＰＯＵＴ２）によって遮断される。

更に、出力トランジスタＭＰＯＵＴのボディダイオードによる経路も、トランジスタＭＰＯＵＴ１及びＭＰＯＵＴ２によって形成される、直列接続された逆極性のボディダイオードによって遮断される。同様に、出力トランジスタ制御回路１９０Ｐ内において、出力端子１０３と同電位の出力電圧ノード１０３ｎからトランジスタＭＰＣ１，ＭＰＣ２のボディダイオードを経由する電流経路は、直列接続された逆極性のボディダイオードによって遮断される。即ち、トランジスタＭＰＣ１，ＭＰＣ２は、「２個のサブトランジスタ」の一実施例に対応する。

この結果、実施の形態４に係る半導体装置１００Ｘにおいても、出力端子１０３に対してプルアップ抵抗２０１が接続されている場合に、電源電圧ＶＣＣ側で断線が発生しても、異常電流の発生を防止することができる。更に、半導体装置１００Ｘでは、スイッチ回路１８０が配置されないので、断線が発生していない正常時における、ダイナミックレンジ及び出力インピーダンス等の回路特性が、スイッチ回路１８０でのオン抵抗によって変化することを回避できる。

又、断線検知回路１２０Ｘは、電源電圧側での断線によって電源ノードＮＰが電源電圧ＶＣＣから低下する際に、実施の形態１～３での参照電圧ＶＲＥＦＮ（図４）がＮ型のスイッチトランジスタをオフできる電圧レベルまで低下するよりも早く、断線検知信号ＣＭＰＯＵＴＰの電圧レベルを速やかに変化することができる。従って、半導体装置１００Ｘでは、電源電圧ＶＣＣ側の断線を高速に検知して、異常電流を遮断するための回路動作を開始することができる。

図１４は、実施の形態４に係る半導体装置の第２の構成例を説明する回路図である。当該第２の構成例では、図５で説明した接地電圧ＧＮＤ側の断線に対処するための構成例が示される。

図１４を参照して、実施の形態４の第２の構成例に係る半導体装置１００Ｙは、図１２に示された半導体装置１００Ｘと比較して、バイアス回路１１０Ｘ、断線検知回路１２０Ｘ、及び、演算増幅器１５０Ｘに代えて、バイアス回路１１０Ｙ、断線検知回路１２０Ｙ、及び、演算増幅器１５０Ｙをそれぞれ備える点で異なる。演算増幅器１５０Ｙは、演算増幅器１５０（図１）と比較して、スイッチ回路１８０に代えて、出力トランジスタ制御回路１９０Ｎを含む点で異なる。更に、半導体装置１００Ｙでは、出力段１７０の出力トランジスタＭＮＯＵＴの構成が、半導体装置１００Ａと異なる。

図５で説明した様に、半導体装置１００Ｙの外部で出力端子１０３がプルダウン抵抗２０２と接続されている場合には、基準電圧ノード１１及び接地端子１０２の間に断線が生じると、Ｈｉ－Ｚ状態となったＧＮＤノードＮＧの電圧がＶＣＣ（例えば、５［Ｖ］）へ向けて上昇する。これにより、電圧が上昇したＧＮＤノードＮＧから、接地電圧ＧＮＤにプルダウンされた出力端子１０３への異常電流の経路が継続的に形成される虞がある。

実施の形態４に係る半導体装置１００Ｙでは、上記異常電流を出力段１７０の出力トランジスタＭＮＯＵＴで遮断するために、Ｎ型の出力トランジスタＭＮＯＵＴは、出力ノードＮｏ及びＧＮＤノードＮＧの間に直列接続された、Ｎ型のトランジスタＭＮＯＵＴ１，ＭＮＯＵＴ２を含む様に構成される。更に、トランジスタＭＮＯＵＴ１及びＭＮＯＵＴ２のバックゲート端子は、トランジスタＭＮＯＵＴ１，ＭＮＯＵＴ２の接続点（接続ノード）と共通に接続される。即ち、半導体装置１００Ｙでは、Ｎ型（ＧＮＤ側）の出力トランジスタＭＮＯＵＴが、図１４中に括弧付きで表記される様に、オフ状態時に逆極性のボディダイオード（寄生ダイオード）が直列接続される様に配置された複数のＮ型のトランジスタによって構成される。

出力トランジスタＭＮＯＵＴを構成するトランジスタＭＮＯＵＴ１，ＭＮＯＵＴ２のゲートは、差動増幅器１６０の非反転出力ノードＮｏ２に加えて、出力トランジスタ制御回路１９０Ｎと更に接続される。一方で、Ｐ型（ＶＣＣ側）の出力トランジスタＭＰＯＵＴのゲートは、図１等と同様に、差動増幅器１６０の反転出力ノードＮｏ１（－側）と接続される。

出力トランジスタ制御回路１９０Ｎは、Ｎ型のトランジスタＭＮＣ１，ＭＮＣ２を有する。トランジスタＭＮＣ１及びＭＮＣ２は、トランジスタＭＮＯＵＴ１，ＭＮＯＵＴ２のゲートと、出力電圧ノード１０３ｎとの間に直列接続される。出力端子１０３がプルダウンされている場合には、基準電圧ノード１１及び接地端子１０２の間に断線が生じたときには、ＶＯＵＴ＝ＧＮＤとなることが理解される。

トランジスタＭＮＣ１及びＭＮＣ２のバックゲート端子は、トランジスタＭＮＣ１及びＭＮＣ２の接続点（接続ノード）と共通に接続される。従って、トランジスタＭＮＣ１及びＭＮＣ２は、トランジスタＭＮＯＵＴ１及びＭＮＯＵＴ２と同様に、図１４中に括弧付きで表記される様に、オフ状態時に逆極性のボディダイオード（寄生ダイオード）が直列接続される態様で配置されている。

トランジスタＭＮＣ１及びＭＮＣ２のゲートには、断線検知回路１２０Ｙからの断線検知信号ＣＭＰＯＵＴＮが入力される。ここで、断線検知信号ＣＭＰＯＵＴＮを生成するための、バイアス回路１１０Ｙ及び断線検知回路１２０Ｙの構成及び動作を説明する。

バイアス回路１１０Ｙは、抵抗素子Ｒ１２０，Ｒ１２１，ＲＰ１２０と、Ｐ型のトランジスタＭＰ１２０とを有する。抵抗素子Ｒ１２０及びＲ１２１は、図１２のバイアス回路１１０Ｘと同様に、ノードＮ１１を介して、電源ノードＮＰ及びＧＮＤノードＮＧの間に直列に接続される。従って、ノードＮ１１には、バイアス回路１１０Ｘと同様に、電源端子１０１及び接地端子１０２間の電圧差を分圧した参照電圧ＶＲＥＦ１１が生成される。

一方で、トランジスタＭＰ１２０は、電源ノードＮＰ及びノードＮ１２の間に接続される。トランジスタＭＰ１２０はダイオード接続されており、ノードＮ１２には、電源電圧ＶＣＣよりもトランジスタＭＰ１２０の閾値電圧分だけ低い電圧が、参照電圧ＶＲＥＦ１２として生成される。

バイアス回路１１０Ｙにおいて、電源電圧ＶＣＣ側の断線が発生していない場合（正常時）には、ＶＲＥＦ１１＜ＶＲＥＦ１２となる様に、抵抗素子Ｒ１２０及びＲ１２１による分圧比が設定される。例えば、電源電圧ＶＣＣが５［Ｖ］であるときには、トランジスタＭＰ１２０の閾値電圧は１．０［Ｖ］程度であるので、参照電圧ＶＲＥＦ１２は４．０［Ｖ］程度となる。従って、分圧比を０．６として、参照電圧ＶＲＥＦ１１＝３．０［Ｖ］とすることができる。

接地電圧ＧＮＤ側の断線の発生によってＧＮＤノードＮＧの電圧が上昇する場合、参照電圧ＶＲＥＦ１１は、当該電圧上昇に応じてして上昇する。一方で、参照電圧ＶＲＥＦ１２は、トランジスタＮＰ１２０に電流が生じている間は、ＧＮＤノードＮＧの電圧が上昇しても大きく変化しない。従って、電源端子１０１及び接地端子１０２の間の電圧差の共通の変化量に対して、参照電圧ＶＲＥＦ１２に生じる電圧変化（上昇量）は、参照電圧ＶＲＥＦ１１に生じる電圧変化（上昇量）よりも小さい。即ち、参照電圧ＶＲＥＦ１１が「第３の参照電圧」の一実施例である一方で、参照電圧ＶＲＥＦ１２は「第４の参照電圧」の一実施例に相当する。

言い換えると、参照電圧ＶＲＥＦ１２は、参照電圧ＶＲＥＦ１１と比較すると、ＧＮＤノードＮＧの電圧変化（上昇）に対して感度が低い。このため、バイアス回路１１０Ｙでは、接地電圧ＧＮＤ側に断線が発生すると、参照電圧ＶＲＥＦ１１及びＶＲＥＦ１２の高低関係は、正常時とは反転する。この様に、バイアス回路１１０Ｙでの参照電圧ＶＲＥＦ１１及びＶＲＥＦ１２を監視して、ＶＥＲＦ１１＞ＶＲＥＦ１２を検知することで、接地電圧側の断線を検知することができる。

断線検知回路１２０Ｙは、１ショット型のコンパレータ１２１Ｙ及びインバータ１２２Ｙを有する。コンパレータ１２１Ｙ及びインバータ１２２Ｙは、電源ノードＮＰからの電源ＶＣＣ、及び、出力電圧ノード１０３ｎからの出力電圧ＶＯＵＴを受けて動作する。即ち、２値的に設定されるコンパレータ１２１Ｙ及びインバータ１２２Ｙの出力信号について、Ｈレベルは、電源電圧ＶＣＣであり、Ｌレベルは、出力電圧ＶＯＵＴである。

断線検知回路１２０Ｙは、上述した参照電圧ＶＲＥＦ１１及びＶＲＥＦ１２の比較結果を、トランジスタのオンオフ制御信号として用いられる断線検知信号ＣＭＰＯＵＴＮに変換する。１ショット型のコンパレータ１２１Ｙは、コンパレータ１２１Ｘと同様に、リセット信号ＲＳＴが入力されると、出力信号ＣＯＭＰＰをＨレベルに初期化する。そして、リセット解除後には、（－）入力端子の参照電圧ＶＲＥＦ１１が、（＋）入力端子の参照電圧ＶＲＥＦ１２よりも高くなると、出力信号ＣＯＭＰＰは、ＨレベルからＬレベルに変化する。一方で、リセット解除後に、参照電圧ＶＲＥＦ１２が参照電圧ＶＲＥＦ１１よりも高い間は、出力信号ＣＯＭＰＮはＨレベルに維持される。

インバータ１２２Ｙは、コンパレータ１２１Ｙの出力信号ＣＯＭＰＰの論理レベルを反転した、断線検知信号ＣＭＰＯＵＴＰを出力する。

図１５には、半導体装置１００Ｙでの断線検知回路１２０Ｙ及び出力トランジスタ制御回路１９０Ｎの動作を説明する波形図が示される。

図１５を参照して、半導体装置１００Ｙの動作開始時には、リセット信号ＲＳＴの入力により、コンパレータ１２１Ｙの出力信号ＣＯＭＰＰがＨレベル（ＶＣＣ）にリセットされるので、断線検知信号ＣＭＰＯＵＴＰはＬレベル（ＶＯＵＴ）に初期化される。この後、半導体装置１００Ｙの動作中には、リセットは解除される。

半導体装置１００Ｙの動作中に、接地電圧ＧＮＤ側の断線が発生するものとする。このとき、上述した参照電圧ＶＲＥＦ１１及びＶＲＥＦ１２の関係から、断線発生までの期間（正常時）では、ＶＲＥＦ１１＜ＶＲＥＦ１２のため、出力信号ＣＯＭＰＰがＨレベルに維持されるので、断線検知信号ＣＭＰＯＵＴＮはＬレベルに設定される。

これに対して、断線の発生により、時刻ｔｓｈにおいて、参照電圧ＶＲＥＦ１１及びＶＲＥＦ１２の高低が逆転するものとする。これに応じて、コンパレータ１２１Ｙの出力信号ＣＯＭＰＰは、ＨレベルからＬレベル（ＶＯＵＴ）に変化し、次にリセット信号ＲＳＴが入力されるまで、Ｌレベルに維持される。このため、断線検知信号ＣＭＰＯＵＴＮは、時刻ｔｓｈにおいて、ＬレベルからＨレベル（ＶＣＣ）に変化し、コンパレータ１２１Ｙにリセット信号ＲＳＴが入力されるまで、Ｈレベルに維持される。

このため、接地電圧ＧＮＤ側に断線が発生すると（時刻ｔｓｈ以降）、出力トランジスタ制御回路１９０ＮのＮ型のトランジスタＭＮＣ１，ＭＮＣ２は、ゲートにＶＣＣが入力されるためにオン状態とされる。一方で、当該断線が発生しない正常時（時刻ｔｓｈまで）には、Ｎ型のトランジスタＭＮＣ１，ＭＮＣ２は、ソース電圧と同等の出力電圧ＶＯＵＴがゲートに入力されるためにオフ状態に維持される。

再び図１４を参照して、正常時には、出力トランジスタ制御回路１９０Ｎは、トランジスタＭＮＣ１，ＭＮＣ２がオフするため動作しない。この結果、出力トランジスタＭＮＯＵＴを構成するトランジスタＭＮＯＵＴ１，ＭＮＯＵＴ２のゲートには、差動増幅器１６０の非反転出力ノードＮｏ２の電圧ＶＮＯが入力される。従って、正常時における半導体装置１００Ｙの動作は、実施の形態１に係る半導体装置１００Ａと同様である。即ち、半導体装置１００Ｙにおいても、出力トランジスタＭＰＯＵＴ及びＭＮＯＵＴが、差動増幅器１６０の出力（「第１の制御電圧」及び「第２の制御電圧」）に応じて駆動されることによって、差動増幅器１６０の入力電圧に応じた出力電圧ＶＯＰＯＵＴが、出力ノードＮｏ（出力端子１０３）に発生される。

一方で、接地電圧ＧＮＤ側に断線が発生すると、断線検知信号ＣＭＰＯＵＴＮがＨレベル（ＶＣＣ）に設定されることで、出力トランジスタ制御回路１９０ＮのトランジスタＭＮＣ１及びＭＮＣ２がオンされる。この結果、出力トランジスタＭＮＯＵＴを構成するトランジスタＭＮＯＵＴ１，ＭＮＯＵＴ２のゲートには、出力端子１０３の出力電圧ＶＯＵＴが入力される。

出力端子１０３がプルダウンされているケースでは、ＶＯＵＴ＝ＧＮＤであるので、トランジスタＭＮＯＵＴ１，ＭＮＯＵＴ２は、出力トランジスタ制御回路１９０Ｎからのゲート電圧（ＧＮＤ）によってターンオフされ、かつ、オフ状態を維持することができる。従って、電圧が上昇したＧＮＤノードＮＧから接地電圧ＧＮＤにプルダウンされた出力端子１０３への電流経路（図５の異常電流Ｉａｂｎ２）は、出力トランジスタ制御回路１９０Ｎによってオフされた出力トランジスタＭＮＯＵＴ（トランジスタＭＮＯＵＴ１，ＭＮＯＵＴ２）によって遮断される。

更に、出力トランジスタＭＮＯＵＴのボディダイオードによる電流経路は、トランジスタＭＮＯＵＴ１及びＭＮＯＵＴ２によって形成される、直列接続された逆極性のボディダイオードによって遮断される。同様に、出力トランジスタ制御回路１９０Ｎ内において、出力端子１０３と同電位の出力電圧ノード１０３ｎへのトランジスタＭＮＣ１，ＭＮＣ２のボディダイオードを経由する電流経路は、直列接続された逆極性のボディダイオードによって遮断される。即ち、トランジスタＭＮＣ１，ＭＮＣ２は、「２個のサブトランジスタ」の一実施例に対応する。

この結果、実施の形態４に係る半導体装置１００Ｙにおいても、出力端子１０３に対してプルダウン抵抗２０２が接続されている場合に、接地電圧ＧＮＤ側で断線が発生しても、異常電流の発生を防止することができる。更に、半導体装置１００Ｙでは、スイッチ回路１８０が配置されないので、断線が発生していない正常時における、ダイナミックレンジ及び出力インピーダンス等の回路特性が、スイッチ回路１８０でのオン抵抗によって変化することを回避できる。

又、断線検知回路１２０Ｙは、接地電圧側での断線によってＧＮＤノードＮＧの電圧が接地電圧ＧＮＤから上昇する際に、実施の形態１～３での参照電圧ＶＲＥＦＰ（図６）がＰ型のスイッチトランジスタをオフできる電圧レベルまで上昇するよりも早く、断線検知信号ＣＭＰＶＯＵＴＮの電圧レベルを速やかに変化することができる。従って、半導体装置１００Ｘでは、接地電圧ＧＮＤ側の断線を高速に検知して、異常電流を遮断するための回路動作を開始することができる。

図１６は、実施の形態４に係る半導体装置の第３の構成例を説明する回路図である。当該第３の構成例では、電源電圧側の断線及び接地電圧側の断線の両方に対処するための構成例が示される。

図１６を参照して、実施の形態４の第３の構成例に係る半導体装置１００Ｚは、図１２に示された半導体装置１００Ｘと比較して、バイアス回路１１０Ｘ、断線検知回路１２０Ｘ、及び、演算増幅器１５０Ｘに代えて、バイアス回路１１０Ｚ、断線検知回路１２０Ｚ、及び、演算増幅器１５０Ｚをそれぞれ備える点で異なる。

バイアス回路１１０Ｚは、バイアス回路１１０Ｘ及び１１０Ｙの構成を併せ持っており、図１２及び図１４で説明した、参照電圧ＶＲＥＦ１１、ＶＲＥＦ１２、及び、ＶＲＥＦ１３の全てを生成することができる。

断線検知回路１２０Ｚは、断線検知回路１２０Ｘ及び１２０Ｙの構成を併せ持っており、図１２及び図１４に示された、１ショット型のコンパレータ１２１Ｘ，１２１Ｙ及びインバータ１２２Ｘ，１２２Ｙを有する。従って、断線検知回路１２０Ｚは、電源電圧ＶＣＣ側の断線検知信号ＣＭＰＯＵＴＰ、及び、接地電圧ＧＮＤ側の断線検知信号ＣＭＰＯＵＴＮの両方を生成することができる。即ち、断線検知回路１２０Ｚは、電源電圧側の断線、及び、接地電圧側の断線の両方を、高速に検知することができる。

演算増幅器１５０Ｚは、スイッチ回路１８０を具備することなく、図１２と同様の出力トランジスタ制御回路１９０Ｐ、及び、図１４と同様の出力トランジスタ制御回路１９０Ｎの両方を含む。即ち、図１６では、出力トランジスタＭＯＵＴＰ及びＭＯＵＴＮの各々に対応して、出力トランジスタ制御回路１９０Ｐ，１９０Ｎが配置される。更に、出力トランジスタＭＰＯＵＴは、図１２と同様のトランジスタＭＰＯＵＴ１，ＭＰＯＵＴ２によって構成され、出力トランジスタＭＮＯＵＴは、図１４と同様のトランジスタＭＮＯＵＴ１，ＭＮＯＵＴ２によって構成される。

半導体装置１００Ｚは、出力端子１０３に対してプルアップ抵抗２０１が接続されている場合に、電源電圧ＶＣＣ側で断線が発生すると、出力トランジスタ制御回路１９０Ｐが断線検知信号ＣＭＰＯＵＴＰに応じて動作することで、出力端子１０３の出力電圧ＶＯＵＴ（ＶＣＣ）を用いて、出力トランジスタＭＰＯＵＴ（トランジスタＭＰＯＵＴ１，ＭＰＯＵＴ２）をオフすることができる。更に、出力トランジスタＭＰＯＵＴのボディダイオードによる電流経路は、トランジスタＭＰＯＵＴ１，ＭＰＯＵＴ２による直列接続された逆極性のボディダイオードによって遮断される。

一方で、半導体装置１００Ｚは、出力端子１０３に対してプルダウン抵抗２０２が接続されている場合に、接地電圧ＧＮＤ側で断線が発生すると、出力トランジスタ制御回路１９０Ｎが断線検知信号ＣＭＰＯＵＴＮに応じて動作することで、出力端子１０３の出力電圧ＶＯＵＴ（ＧＮＤ）を用いて、出力トランジスタＭＮＯＵＴ（トランジスタＭＮＯＵＴ１，ＭＮＯＵＴ２）をオフすることができる。更に、出力トランジスタＭＮＯＵＴのボディダイオードによる電流経路は、トランジスタＭＮＯＵＴ１，ＭＮＯＵＴ２による直列接続された逆極性のボディダイオードによって遮断される。

この結果、半導体装置１００Ｚによれば、出力端子１０３に対してプルアップ抵抗２０１及びプルダウン抵抗２０２のどちらが接続された場合にも、断線発生時の異常電流を防止することができる。

尚、出力端子１０３に対して、プルアップ抵抗２０１のみが接続される（プルダウン抵抗２０２は接続されない）ことを前提とする回路設計が許容される場合には、半導体装置１００Ｘ（図１２）を適用することにより、回路素子の削減を図ることができる。同様に、出力端子１０３に対して、プルダウン抵抗２０２のみが接続される（プルアップ抵抗２０１は接続されない）ことを前提とする回路設計が許容される場合には、半導体装置１００Ｙ（図１４）を適用することにより、回路素子の削減を図ることができる。

実施の形態４の変形例．
実施の形態４で説明した断線検知は、実施の形態１～３に適用することが可能である。実施の形態４の変形例では、実施の形態４に係る断線検知と、実施の形態１～３の係る半導体装置の構成との組み合わせについて説明する。

図１７には、実施の形態４の変形例の第１の構成例に係る半導体装置の構成例を説明する回路図が示される。

図１７を参照して、実施の形態４の変形例の第１の構成例に係る半導体装置１００Ｅは、図１に示された半導体装置１００Ａと比較して、バイアス回路１１０及び断線検知回路１２０ａに代えて、図１６と同様のバイアス回路１１０Ｚと、断線検知回路１２０ＺＺとを備える点で異なる。

断線検知回路１２０ＺＺは、図１６の断線検知回路１２０Ｚのうちの、１ショット型のコンパレータ１２１Ｘ及び１２１Ｙを有する。そして、断線検知回路１２０ＺＺは、コンパレータ１２１Ｘの出力信号ＣＯＭＰＮを、スイッチ回路１８０のスイッチトランジスタＭＰＳＷのゲートに与える。更に、スイッチ回路１８０のスイッチトランジスタＭＮＳＷのゲートには、断線検知回路１２０ＺＺから、コンパレータ１２１Ｙの出力信号ＣＯＭＰＰが入力される。

図１３及び図１５に示した様に、断線の非発生時には、出力信号ＣＯＭＰＮがＬレベル（ＧＮＤ）であり、出力信号ＣＯＭＰＰはＨレベル（ＶＣＣ）である。従って、スイッチ回路１８０では、半導体装置１００Ａでの動作と同様に、直列接続されたスイッチトランジスタＭＰＳＷ及びＭＮＳＷの両方がオンする。

一方で、電源電圧ＶＣＣ側に断線が発生すると、図１３に示した様に、出力信号ＣＯＭＰＮは、Ｌレベル（ＧＮＤ）からＨレベル（ＶＯＵＴ）に変化し、次にリセット信号ＲＳＴが入力されるまで、Ｈレベルに維持される。このため、電源電圧ＶＣＣ側に断線が発生した場合に、出力端子１０３がプルアップされているときには、出力信号ＶＣＯＭＰＮが入力されるスイッチトランジスタＭＰＳＷをオフすることによって、スイッチ回路１８０により図３に示した異常電流Ｉａｂｎ１を遮断することができる。即ち、図１７の半導体装置１００Ｅでは、スイッチトランジスタＭＰＳＷによって「第１のスイッチトランジスタ」が構成され、出力信号ＣＯＭＰＮの電圧レベルが「第１の参照電圧」の一実施例に対応する。

同様に、接地電圧ＧＮＤ側に断線が発生すると、図１５に示した様に、出力信号ＣＯＭＰＰは、Ｈレベル（ＶＣＣ）からＬレベル（ＶＯＵＴ）に変化し、次にリセット信号ＲＳＴが入力されるまで、Ｌレベルに維持される。このため、接地電圧ＧＮＤ側に断線が発生した場合に、出力端子１０３がプルダウンされているときには、出力信号ＶＣＯＭＰＰが入力されるスイッチトランジスタＭＮＳＷをオフすることによって、スイッチ回路１８０により図５に示した異常電流Ｉａｂｎ２を遮断することができる。即ち、図１７の半導体装置１００Ｅでは、スイッチトランジスタＭＮＳＷによって「第２のスイッチトランジスタ」が構成され、出力信号ＣＯＭＰＰの電圧レベルが「第２の参照電圧」の一実施例に対応する。

この様に、半導体装置１００Ｅにおいては、Ｐ型のスイッチトランジスタＭＰＳＷ及びＮ型のスイッチトランジスタＭＮＳＷの両方を有するスイッチ回路１８０を、断線検知回路１２０ＺＺからの出力信号ＣＯＭＰＮ及びＣＯＭＰＰに応答して動作させることで、半導体装置１００Ａと同様に異常電流を遮断することができる。特に、断線検知回路１２０ＺＺを用いることで、断線発生時の出力電圧ＶＯＵＴによって、スイッチトランジスタを高速に、かつ、確実にオフすることが可能となる。

図１８には、実施の形態４の変形例の第２の構成例に係る半導体装置の構成例を説明する回路図が示される。

図１８を参照して、実施の形態４の変形例の第２の構成例に係る半導体装置１００Ｆは、図１７に示された半導体装置１００Ｅと比較して、スイッチ回路１８０が、実施の形態２（図９）と同様の、直列接続されたＰ型のスイッチトランジスタＭＰＳＷ１及びＭＰＳＷ２と、直列接続されたＮ型のスイッチトランジスタＭＮＳＷ１及びＭＮＳＷ２との両方によって構成される点が異なる。

Ｐ型のスイッチトランジスタＭＰＳＷ１及びＭＰＳＷ２の各ゲートには、半導体装置１００Ｅ（図１７）でのスイッチトランジスタＭＰＳＷと同様に、断線検知回路１２０ＺＺから、コンパレータ１２１Ｘの出力信号ＣＯＭＰＮが入力される。

同様に、Ｎ型のスイッチトランジスタＭＮＳＷ１及びＭＮＳＷ２の各ゲートには、半導体装置１００Ｅ（図１７）でのスイッチトランジスタＭＮＳＷと同様に、断線検知回路１２０ＺＺから、コンパレータ１２１Ｙの出力信号ＣＯＭＰＰが入力される。

従って、半導体装置１００Ｆにおいても、断線の非発生時には、出力信号ＣＯＭＰＮ（ＧＮＤ）及びＣＯＭＰＰ（ＶＣＣ）に応じて、スイッチ回路１８０では、半導体装置１００Ｂ（図９）と同様に、直列接続されたＭＰＳＷ１，ＭＰＳＷ２，ＭＮＳＷ１，ＭＮＳＷ２の全てがオンする。

一方で、電源電圧ＶＣＣ側に断線が発生すると、出力信号ＣＯＭＰＮがＬレベル（ＧＮＤ）からＨレベル（ＶＯＵＴ）に変化するのに応答して、出力端子１０３がプルアップされているときには、直列接続されたスイッチトランジスタＭＰＳＷ１，ＭＰＳＷ２をオフすることができる。この結果、半導体装置１００Ｂ（図９）と同様に、スイッチ回路１８０により図３に示した異常電流Ｉａｂｎ１を遮断することができる。即ち、図１８の半導体装置１００Ｆでは、スイッチトランジスタＭＰＳＷ１，ＭＰＳＷ２によって「第１のスイッチトランジスタ」が構成され、出力信号ＣＯＭＰＮの電圧レベルが「第１の参照電圧」の一実施例に対応する。

同様に、接地電圧ＧＮＤ側に断線が発生すると、出力信号ＣＯＭＰＰがＨレベル（ＶＣＣ）からＬレベル（ＶＯＵＴ）に変化するのに応答して、出力端子１０３がプルダウンされているときには、直列接続されたスイッチトランジスタＭＮＳＷ１，ＭＮＳＷ２をオフすることができる。この結果、半導体装置１００Ｂ（図９）と同様に、スイッチ回路１８０により図５に示した異常電流Ｉａｂｎ２を遮断することができる。即ち、図１８の半導体装置１００Ｆでは、スイッチトランジスタＭＮＳＷ１，ＭＮＳＷ２によって「第２のスイッチトランジスタ」が構成され、出力信号ＣＯＭＰＰの電圧レベルが「第２の参照電圧」の一実施例に対応する。

この様に、半導体装置１００Ｆにおいても、Ｐ型のスイッチトランジスタＭＰＳＷ１，ＭＰＳＷ２及びＮ型のスイッチトランジスタＭＮＳＷ１，ＭＮＳＷ２の両方を有するスイッチ回路１８０を、断線検知回路１２０ＺＺからの出力信号ＣＯＭＰＮ及びＣＯＭＰＰに応答して動作させることで、半導体装置１００Ｂと同様に異常電流を遮断することができる。特に、断線検知回路１２０ＺＺを用いることで、断線発生時の出力電圧ＶＯＵＴによって、スイッチトランジスタを高速に、かつ、確実にオフすることが可能となる。

図１９には、実施の形態４の変形例の第３の構成例に係る半導体装置の構成例を説明する回路図が示される。

図１９を参照して、実施の形態４の変形例の第３の構成例に係る半導体装置１００Ｇは、図１０に示された半導体装置１００Ｃと比較して、バイアス回路１１０及び断線検知回路１２０ａに代えて、図１６と同様のバイアス回路１１０Ｚと、断線検知回路１２０ＺＺとを備える点で異なる。

更に、スイッチ回路１８１では、図１０の半導体装置１００Ｃと比較して、スイッチトランジスタＭＮＳＷ３及びＭＰＳＷ３の配置が入れ替えられる。即ち、スイッチトランジスタＭＰＳＷ３は、電源電圧ＶＣＣ側の出力トランジスタＭＰＯＵＴのバックゲート端子（ボディ）及びソース端子間に接続される。更に、スイッチトランジスタＭＮＳＷ３は、接地電圧ＧＮＤ側の出力トランジスタＭＮＯＵＴのバックゲート端子（ボディ）及びソース端子間に接続される。

Ｐ型のスイッチトランジスタＭＰＳＷ３のゲートには、半導体装置１００Ｅ（図１７）でのスイッチトランジスタＭＰＳＷと同様に、断線検知回路１２０ＺＺから、コンパレータ１２１Ｘの出力信号ＣＯＭＰＮが入力される。又、Ｎ型のスイッチトランジスタＭＮＳＷ３のゲートには、半導体装置１００Ｅ（図１７）でのスイッチトランジスタＭＮＳＷと同様に、断線検知回路１２０ＺＺから、コンパレータ１２１Ｙの出力信号ＣＯＭＰＰが入力される。

従って、半導体装置１００Ｇにおいても、断線の非発生時には、出力信号ＣＯＭＰＮ（ＧＮＤ）及びＣＯＭＰＰ（ＶＣＣ）に応じて、スイッチ回路１８１では、半導体装置１００Ｃ（図１０）と同様に、スイッチトランジスタＭＰＳＷ３及びＭＮＳＷ３の両方がオンする。

一方で、電源電圧ＶＣＣ側の断線発生時には、出力信号ＣＯＭＰＮがＬレベル（ＧＮＤ）からＨレベル（ＶＯＵＴ）に変化するのに応答して、出力端子１０３がプルアップされているときには、スイッチトランジスタＭＰＳＷ３がオフされる。これにより、スイッチ回路１８１は、出力トランジスタＭＰＯＵＴのボディダイオードによって形成される電流経路を遮断することによって、図３の異常電流Ｉａｂｎ１を遮断することができる。即ち、図１９の半導体装置１００Ｇでは、スイッチトランジスタＭＰＳＷ３によって「第１のスイッチトランジスタ」が構成され、出力信号ＣＯＭＰＮの電圧レベルが「第１の参照電圧」の一実施例に対応する。

同様に、接地電圧ＧＮＤ側の断線発生時には、出力信号ＣＯＭＰＰがＨレベル（ＶＣＣ）からＬレベル（ＶＯＵＴ）に変化するのに応答して、出力端子１０３がプルダウンされているときには、スイッチトランジスタＭＮＳＷ３がオフされる。これにより、スイッチ回路１８１は、出力トランジスタＭＮＯＵＴのボディダイオードによって形成される電流経路を遮断することによって、図５の異常電流Ｉａｂｎ２を遮断することができる。即ち、図１９の半導体装置１００Ｇでは、スイッチトランジスタＭＮＳＷ３によって「第２のスイッチトランジスタ」が構成され、出力信号ＣＯＭＰＰの電圧レベルが「第２の参照電圧」の一実施例に対応する。

この様に、半導体装置１００Ｇにおいても、出力トランジスタＭＰＯＵＴ及びＭＮＯＵＴのバックゲート端子（ボディ）に対してそれぞれ接続された、Ｐ型のスイッチトランジスタＭＰＳＷ３及びＮ型のスイッチトランジスタＭＮＳＷ３の両方を有するスイッチ回路１８１を、断線検知回路１２０ＺＺからの出力信号ＣＯＭＰＮ及びＣＯＭＰＰに応答して動作させることで、半導体装置１００Ｃと同様に異常電流を遮断することができる。特に、断線検知回路１２０ＺＺを用いることで、断線発生時の出力電圧ＶＯＵＴによって、スイッチトランジスタを高速に、かつ、確実にオフすることが可能となる。

実施の形態４の変形例では、回路中のノードに生じるアナログ電圧である参照電圧ＶＲＥＦＮ，ＶＲＥＦＰ（実施の形態１～３）に代えて、参照電圧ＶＲＥＦ１１と参照電圧ＶＲＥＦ１２又はＶＲＥＦ１３とを比較するコンパレータの出力信号をスイッチ回路１８０の制御に用いる構成とすることで、断線発生時には、高速かつ確実に異常電流経路を遮断することが可能となる。

又、図示は省略するが、実施の形態２及び３の組み合わせに係る半導体装置１００Ｄ（図１１）に対して、実施の形態４に係る断線検知を適用することも可能である。この場合には、図１８及び図１９にそれぞれ示されたスイッチ回路１８０及び１８１を組み合わせた構成において、Ｎ型のスイッチトランジスタＭＮＳＷ１～ＭＮＳＷ３の各ゲートには、コンパレータ１２１Ｙの出力信号ＣＯＭＰＰを入力し、Ｐ型のスイッチトランジスタＭＰＳＷ１～ＭＰＳＷ３の各ゲートには、コンパレータ１２１Ｘの出力信号ＣＯＭＰＮを入力することができる。この様に、上述した、不整合や矛盾が生じない範囲内での実施の形態１～３の組み合わせにおいて、Ｐ型及びＮ型の両方のスイッチトランジスタを有するスイッチ回路１８０については、断線検知回路１２０ＺＺからの出力信号ＣＯＭＰＮ及びＣＯＭＰＰに応答して動作させることが可能である。

尚、図１等では、出力段１７０（出力トランジスタＭＰＯＵＴ，ＭＮＯＵＴ）に対して、差動増幅器１６０の出力電圧が入力される回路構成を例示したが、本実施の形態は、差動増幅器１６０を含む任意の回路ブロックからの出力電圧が出力段１７０に入力される構成に対して適用することが可能である。言い換えると、図１等の出力トランジスタＭＰＯＵＴ，ＭＮＯＵＴにゲートに入力される「第１の制御電圧」及び「第２の制御電圧」を発生する、出力段１７０の前段に配置される回路ブロックを特に限定することなく、本実施の形態で説明したスイッチトランジスタを配置することができる。

特に、以上で説明した半導体装置１００Ａ～１００Ｇ，１００Ｘ～１００Ｚでは、差動増幅器１６０の出力電圧が出力段１７０に入力されるアナログ出力の構成を例示したが、デジタル出力の半導体装置においても、本実施の形態１～４で説明した構成の適用により、断線発生時における異常電流を防止することが可能である。即ち、出力段１７０の前段には、出力トランジスタＭＰＯＵＴ及びＭＮＯＵＴの各々をオン（電流＞０）又はオフ（電流＝０）するような「第１の制御電圧」及び「第２の制御電圧」を出力する回路ブロックが配置されてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１０ 電源、１１ 基準電圧ノード、１００Ａ～１００Ｇ，１００Ｘ～１００Ｚ 半導体装置、１０１ 電源端子、１０２ 接地端子、１０３ 出力端子、１０３ｎ 出力電圧ノード、１１０，１１０～１１０Ｚ バイアス回路、１２０，１２０ａ，１２０ｃ，１２０ｄ，１２０Ｘ～１２０Ｚ，１２０ＺＺ 断線検知回路、１２１Ｘ，１２１Ｙ コンパレータ、１２２Ｘ，１２２Ｙ インバータ、１５０，１５０Ｘ～１５０Ｚ 演算増幅器、１６０ 差動増幅器、１７０ 出力段、１８０，１８１ スイッチ回路、１９０Ｎ，１９０Ｐ 出力トランジスタ制御回路、２０１ プルアップ抵抗、２０２ プルダウン抵抗、ＣＭＰＯＵＴＮ，ＣＭＰＯＵＴＰ 断線検知信号、ＣＯＭＰＮ，ＣＯＭＰＰ 出力信号（コンパレータ）、ＧＮＤ 接地電圧、Ｉ１，Ｉ２，Ｉｂ 電流、Ｉａｂｎ１，Ｉａｂｎ２ 異常電流、ＭＮ１～ＭＮ４，ＭＮ１２０，ＭＮＣ１，ＭＮＣ２，ＭＮＯＵＴ１，ＭＮＯＵＴ２ トランジスタ（Ｎ型）、ＭＰ１～ＭＰ４，ＭＰ１２０，ＭＰＣ１，ＭＰＣ２，ＭＰＯＵＴ１，ＭＰＯＵＴ２ トランジスタ（Ｐ型）、ＭＮＯＵＴ，ＭＰＯＵＴ 出力トランジスタ、ＭＮＳＷ，ＭＮＳＷ１～３，ＭＰＳＷ，ＭＰＳＷ１～ＭＰＳＷ３ スイッチトランジスタ、Ｎ１～Ｎ４，Ｎｒｎ，Ｎｒｐ ノード、ＮＧ ＧＮＤノード、ＮＰ 電源ノード、Ｎｉ１ 反転入力ノード（差動増幅器）、Ｎｉ２ 非反転入力ノード（差動増幅器）、Ｎｏ 出力ノード、Ｎｏ１ 反転出力ノード（差動増幅器）、Ｎｏ２ 非反転出力ノード（差動増幅器）、Ｒ１，Ｒ２ 抵抗器、ＶＣＣ 電源電圧、ＶＯＵＴ 出力電圧、ＶＲＥＦ１１～ＶＲＥＦ１３，ＶＲＥＦＮ，ＶＲＥＦＰ 参照電圧。

Claims (20)

1. 半導体装置であって、
   第１の電源電圧を受ける第１の電源端子と、
   前記第１の電源電圧よりも低い第２の電源電圧を受ける第２の電源端子と、
   前記第１の電源端子と出力ノードとの間に接続されて、第１の制御電圧に応じた電流を前記第１の電源端子から前記出力ノードへ流すための第１の出力トランジスタと、
   前記出力ノードと前記第２の電源端子との間に接続されて、第２の制御電圧に応じた電流を前記出力ノードから前記第２の電源端子へ流すための第２の出力トランジスタと、
   前記出力ノードと電気的に接続された、前記半導体装置の外部から電気的にコンタクト可能な出力端子と、
   前記第１の電源端子への前記第１の電源電圧の入力経路における第１の断線、及び、前記第２の電源端子への前記第２の電源電圧の入力経路における第２の断線の少なくとも一方を検知するための断線検知回路と、
   前記第１及び第２の出力トランジスタの少なくとも一方に対応して配置された出力トランジスタ制御回路とを備え、
   前記第１の出力トランジスタは、前記第１の電源電圧がゲートに入力されたときにオフする導電型を有し、
   前記第２の出力トランジスタは、前記第２の電源電圧がゲートに入力されたときにオフする導電型を有し、
   前記第１の出力トランジスタに対応して配置された前記出力トランジスタ制御回路は、前記第１の断線の発生時には、前記出力端子の電圧を前記第１の出力トランジスタのゲートに入力する様に構成され、
   前記第２の出力トランジスタに対応して配置された前記出力トランジスタ制御回路は、前記第２の断線の発生時には、前記出力端子の電圧を前記第２の出力トランジスタのゲートに入力する様に構成され、
   前記第１及び第２の出力トランジスタのうちの前記出力トランジスタ制御回路が配置された出力トランジスタは、直列接続された同一導電型の２個のトランジスタを有し、
   前記２個のトランジスタのバックゲート端子は、当該２個のトランジスタの接続ノードと共通に接続される、半導体装置。
2. 前記第１の出力トランジスタに対応して配置された前記出力トランジスタ制御回路は、前記断線検知回路の出力信号に応じて、前記第１の断線の発生時には、前記出力端子の電圧を前記第１の出力トランジスタのゲートに伝達する一方で、前記第１の断線の非発生時には、前記出力端子の電圧を伝達する出力電圧ノードを前記第１の出力トランジスタのゲートから切り離し、
   前記第２の出力トランジスタに対応して配置された前記出力トランジスタ制御回路は、前記断線検知回路の出力信号に応じて、前記第２の断線の発生時には、前記出力端子の電圧を前記第２の出力トランジスタのゲートに伝達する一方で、前記第２の断線の非発生時には、前記出力電圧ノードを前記第２の出力トランジスタのゲートから切り離す、請求項１記載の半導体装置。
3. 前記出力トランジスタ制御回路は、
   前記出力電圧ノードと、前記第１又は第２の出力トランジスタのゲートとの間に直列接続された同一導電型の２個のサブトランジスタを含み、
   当該２個のサブトランジスタのバックゲート端子は、当該２個のサブトランジスタの接続ノードと共通に接続され、
   前記２個のサブトランジスタのゲートには、前記断線検知回路の前記出力信号が入力され、
   前記第１の出力トランジスタに接続された前記２個のサブトランジスタに入力される前記出力信号は、前記第１の断線の非発生時には前記出力端子の電圧に設定される一方で、前記第１の断線の発生時には前記第２の電源電圧に設定され、
   前記第２の出力トランジスタに接続された前記２個のサブトランジスタに入力される前記出力信号は、前記第２の断線の非発生時には前記出力端子の電圧に設定される一方で、前記第２の断線の発生時には前記第１の電源電圧に設定される、請求項２記載の半導体装置。
4. 前記出力トランジスタ制御回路は、前記第１及び第２の出力トランジスタの両方に対応して配置される、請求項１～３のいずれか１項に記載の半導体装置。
5. 半導体装置であって、
   第１の電源電圧を受ける第１の電源端子と、
   前記第１の電源電圧よりも低い第２の電源電圧を受ける第２の電源端子と、
   前記第１の電源端子と出力ノードとの間に接続されて、第１の制御電圧に応じた電流を前記第１の電源端子から前記出力ノードへ流すための第１の出力トランジスタと、
   前記出力ノードと前記第２の電源端子との間に接続されて、第２の制御電圧に応じた電流を前記出力ノードから前記第２の電源端子へ流すための第２の出力トランジスタと、
   前記出力ノードと電気的に接続された、前記半導体装置の外部から電気的にコンタクト可能な出力端子と、
   第１導電型の第１のスイッチトランジスタ、及び、第２導電型の第２のスイッチトランジスタの少なくとも一方を有するスイッチ回路とを備え、
   前記第１のスイッチトランジスタは、前記第１の電源端子から、前記第１の出力トランジスタのボディダイオード及び前記出力ノードを経由して前記出力端子へ至る第１の経路中に介挿接続され、
   前記第２のスイッチトランジスタは、前記第２の電源端子から、前記第２の出力トランジスタのボディダイオード及び前記出力ノードを経由して前記出力端子へ至る第２の経路中に介挿接続され、
   前記半導体装置は、
   前記第１のスイッチトランジスタのオンオフを制御する第１の参照電圧、及び、前記第２のスイッチトランジスタのオンオフを制御する第２の参照電圧の少なくとも一方を生成する断線検知回路を更に備え、
   前記第１の参照電圧は、前記第１の電源端子への前記第１の電源電圧の入力経路における第１の断線の非発生時には前記第１のスイッチトランジスタをオンする一方で、前記第１の断線の発生時には前記第１のスイッチトランジスタをオフする様に生成され、
   前記第２の参照電圧は、前記第２の電源端子への前記第２の電源電圧の入力経路における第２の断線の非発生時には前記第２のスイッチトランジスタをオンする一方で、前記第２の断線の発生時には前記第２のスイッチトランジスタをオフする様に生成される、半導体装置。
6. 前記スイッチ回路は、前記第１のスイッチトランジスタ又は前記第２のスイッチトランジスタを有し、
   当該第１又は第２のスイッチトランジスタは、前記出力端子及び前記出力ノードの間に接続される、請求項５記載の半導体装置。
7. 前記第１又は第２のスイッチトランジスタは、直列接続された２個のトランジスタを有し、
   前記２個のトランジスタのバックゲート端子は、当該２個のトランジスタの接続ノードと共通に接続される、請求項６記載の半導体装置。
8. 前記スイッチ回路は、前記第１のスイッチトランジスタ及び前記第２のスイッチトランジスタの両方を有し、
   当該第１及び第２のスイッチトランジスタは、前記出力ノード及び前記出力端子との間に直列に接続される、請求項５記載の半導体装置。
9. 前記第１及び第２のスイッチトランジスタの各々は、直列接続された２個のトランジスタを有し、
   前記２個のトランジスタのバックゲート端子は、当該２個のトランジスタの接続ノードと共通に接続される、請求項８記載の半導体装置。
10. 前記スイッチ回路は、前記第１のスイッチトランジスタを有し、
    前記第１のスイッチトランジスタは、前記第１の出力トランジスタのバックゲート端子及びソース端子の間に接続される、請求項５記載の半導体装置。
11. 前記スイッチ回路は、前記第２のスイッチトランジスタを有し、
    前記第２のスイッチトランジスタは、前記第２の出力トランジスタのバックゲート端子及びソース端子の間に接続される、請求項５記載の半導体装置。
12. 前記スイッチ回路は、前記第１のスイッチトランジスタ及び前記第２のスイッチトランジスタの両方を有し、
    前記第１のスイッチトランジスタは、前記第１の出力トランジスタのバックゲート端子及びソース端子の間に接続され、
    前記第２のスイッチトランジスタは、前記第２の出力トランジスタのバックゲート端子及びソース端子の間に接続される、請求項５記載の半導体装置。
13. 前記断線検知回路は、
    前記第１の電源端子及び前記第２の電源端子の間に接続された、抵抗器及び電流源の直列回路を含み、
    前記電流源は、前記第１及び第２の電源電圧の供給時に動作して電流を発生し、
    前記第１又は第２の参照電圧は、前記直列回路中の予め定められたノードから出力され、
    前記予め定められたノードの電圧は、前記第１又は第２の断線の発生により前記電流源の電流による前記抵抗器での電圧降下量が消失すると、前記第１又は第２のスイッチトランジスタがオンする電圧レベルから、当該第１又は第２のスイッチトランジスタがオフする電圧レベルまで変化する、請求項６、７、１０、及び１１のいずれか１項に記載の半導体装置。
14. 前記断線検知回路は、
    前記第１の電源端子及び前記第２の電源端子の間に接続された、第１の抵抗器及び第１の電流源の第１の直列回路と、第２の抵抗器及び第２の電流源の第２の直列回路とを含み、
    前記第１及び第２の電流源の各々は、前記第１及び第２の電源電圧の供給時に動作して第１の電流及び第２の電流をそれぞれ発生し、
    前記第１の参照電圧は、前記第１の直列回路中の第１のノードから出力され、
    前記第１のノードの電圧は、前記第１の断線の発生により前記第１の電流による前記第１の抵抗器での電圧降下量が消失すると、前記第１のスイッチトランジスタがオンする電圧レベルから、前記第１のスイッチトランジスタがオフする電圧レベルまで変化し、
    前記第２の参照電圧は、前記第２の直列回路中の第２のノードから出力され、
    前記第２のノードの電圧は、前記第２の断線の発生により前記第２の電流による前記第２の抵抗器での電圧降下量が消失すると、前記第２のスイッチトランジスタがオンする電圧レベルから、前記第２のスイッチトランジスタがオフする電圧レベルまで変化する、請求項８、９、及び１２のいずれか１項に記載の半導体装置。
15. 前記半導体装置は、
    前記第１及び第２の電源電圧によって動作してバイアス電流を発生するバイアス回路を更に備え、
    前記第１の電流源は、前記バイアス電流を発生するトランジスタとの間でカレントミラーを構成する第１のトランジスタによって前記第１の電流を発生し、
    前記第２の電流源は、前記バイアス電流を発生するトランジスタとの間でカレントミラーを構成する第２のトランジスタによって前記第２の電流を発生する、請求項１４記載の半導体装置。
16. 前記第１及び第２のトランジスタは、同一の導電型及び特性を有する、請求項１５記載の半導体装置。
17. 前記断線検知回路は、
    前記第１の電源端子及び前記第２の電源端子の間に接続された、抵抗器及び電流源の直列回路を含み、
    前記電流源は、前記第１及び第２の電源電圧の供給時に動作して電流を発生し、
    前記第１及び第２の参照電圧の各々は、前記直列回路中の予め定められたノードから出力され、
    前記予め定められたノードの電圧は、前記第１又は第２の断線の発生により前記電流源の電流による前記抵抗器での電圧降下量が消失すると、前記第１又は第２のスイッチトランジスタがオンする電圧レベルから、当該第１又は第２のスイッチトランジスタがオフする電圧レベルまで変化する、請求項５記載の半導体装置。
18. 前記半導体装置は、
    前記第１及び第２の電源電圧によって動作してバイアス電流を発生するバイアス回路を更に備え、
    前記電流源は、前記バイアス電流を発生するトランジスタとの間でカレントミラーを構成するトランジスタによって前記電流を発生する、請求項１３又は１７に記載の半導体装置。
19. 前記第１の参照電圧及び前記第２の参照電圧は、前記第１のスイッチトランジスタのゲート及び前記第２のスイッチトランジスタのゲートにそれぞれ入力され、
    前記断線検知回路は、前記第１の参照電圧について、前記第１の断線の非発生時には、前記第１及び第２の電源電圧のうちの前記第１のスイッチトランジスタをオンするゲート電圧に相当する一方の電源電圧に設定する一方で、前記第１の断線の発生時には、前記出力端子の電圧と同等に設定し、
    前記断線検知回路は、前記第２の参照電圧について、前記断線検知回路によって、前記第２の断線の非発生時には、前記第１及び第２の電源電圧のうちの前記第２のスイッチトランジスタをオンするゲート電圧に相当する他方の電源電圧に設定する一方で、前記第２の断線の発生時には、前記出力端子の電圧と同等に設定する、請求項８、９、及び１２のいずれか１項に記載の半導体装置。
20. 前記断線検知回路は、前記第１及び第２の電源端子間の電圧差を分圧した第３の参照電圧と、第４の参照電圧との比較に基づいて、前記第１及び第２の断線の少なくとも一方を検知し、
    前記第４の参照電圧は、前記第１及び第２の電源端子間の前記電圧差の共通の変化量に対して、前記第３の参照電圧に生じる電圧変化よりも小さい電圧変化が生じる様に生成される、請求項１～４及び１９のいずれか１項に記載の半導体装置。

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