JP6932251B2 - ３レベル電力変換装置、３レベル電力変換装置の制御方法、及び記憶媒体 - Google Patents

Description

本発明の実施形態は、３レベル電力変換装置、３レベル電力変換装置の制御方法、記憶媒体に関する。

交流電力と直流電力との間で電力を変換する電力変換装置の一つとして、中性点クランプ（ＮＰＣ：Neutral Point Clamped）型の３レベル電力変換装置が知られている。
この３レベル電力変換装置は、直流出力端子に一対の正側用及び負側用の電位に対応するコンデンサを電気的に直列に接続し、交流端子の電位を正、負及びゼロ（中性点電位）の３レベルとすることによって、交流側の基本出力の高調波を低減する。このような３レベル変換装置に含まれる３レベルコンバータを制御するとき、固定パルスパターンから生成したゲートパルス信号を適用することが知られている。（例えば、特許文献１）

日本国特開２００２−７８３４６号公報

このような３レベル電力変換装置は、入力側の交流電源の状態等により、対を成すコンデンサの電圧にアンバランスが生じることがある。
本発明が解決しようとする課題は、対を成すコンデンサの電圧のアンバランス抑制制御を行うことが可能な３レベル電力変換装置、３レベル電力変換装置の制御方法、及び記憶媒体を提供することである。

実施形態の３レベル電力変換装置は、３レベルコンバータと、第１コンデンサと、第２コンデンサと、制御部とを備えている。前記制御部は、固定パルスパターンを用いて前記３レベルコンバータのスイッチング素子を動作させる。前記制御部は、前記第１コンデンサの充電電圧と前記第２コンデンサの充電電圧との電圧差が予め設定された閾値以上の場合に、前記固定パルスパターンに含まれる少なくとも１つのゲートパルスのパルス幅を制御し、前記第１コンデンサと前記第２コンデンサとに対する充電及び放電を制御する。

実施形態の３レベル電力変換装置の構成例を示す図。 実施形態の３レベル電力変換装置に含まれる３レベルコンバータの１相分の構成例を示す図。 実施形態のコンバータ制御部の構成例を示す図。 実施形態のインバータＱ軸電流生成部の構成例を示す図。 実施形態のコンバータ位相制御部の構成例を示す図。 実施形態のパルス幅補正制御部の構成例を示す図。 実施形態のＤ軸電流調整電圧制御部の構成例を示す図。 実施形態の動作条件切替回路の構成例を示す図。 実施形態の３レベルコンバータの第１相に対する固定パルスパターン生成部の構成例を示す図。 実施形態のタイミングパルス信号生成回路の構成例を示す図。 実施形態の３レベルコンバータに供給するゲートパルス信号の位相及び特定パルスのパルス幅の調整を行う制御を説明するための図。 実施形態の制御部のハードウェア構成例を示す図。

以下、実施形態の３レベル電力変換装置１について図面を参照して説明する。なお、以下の説明では、同一または類似の機能を有する構成に同一の符号を付して、それら構成の重複する説明は省略する場合がある。以下で参照する図面では、説明の便宜上、スイッチング素子に対する制御用のゲート配線などの図示は省略している。

図１は、実施形態の３レベル電力変換装置１の構成例を示す図である。実施形態において、３レベル電力変換装置１は、変圧器１１、入力電流検出器１２、電源電圧検出器１３、３レベルコンバータ２１、３レベルインバータ２２、出力電流検出器３１、コンバータ制御部１００、インバータ制御部１５０、直流電圧計測器２０１Ｐ，２０１Ｎ、コンデンサ２０２Ｐ，２０２Ｎを備えている。コンデンサ２０２Ｐは、「第１コンデンサ」の一例である。コンデンサ２０２Ｎは、「第２コンデンサ」の一例である。実施形態では、コンバータ制御部１００とインバータ制御部１５０とを合わせて制御部５５０が実現されている。なお、コンデンサ２０２Ｐとコンデンサ２０２Ｎは、例えば同一の容量を有する。例えば、コンデンサ２０２Ｐとコンデンサ２０２Ｎのそれぞれは、複数のコンデンサを有していても良い。

３レベル電力変換装置１は、３レベルコンバータ２１の直流側の正極電圧の電源端子（正極端子Ｐ）と負極電圧の電源端子（負極端子Ｎ）との間に電気的に直列に接続されたコンデンサ２０２Ｐ，２０２Ｎを有する。３レベル電力変換装置１は、入力された交流電力を正極電圧／ゼロ（中性点の電圧）／負極電圧の３レベルの直流電力に変換し、変換した直流電力から交流電圧を生成する。このため、３レベル電力変換装置１は、重畳する高調波が低減された交流波形により電力を供給することができる。

詳しく述べると、変圧器１１は、三相交流電源１０から供給される交流電圧を所定の電圧に変圧する。３レベルコンバータ２１は、三相交流電源１０から変圧器１１を介して、所定の電圧値の交流電圧が給電される。３レベルコンバータ２１は、ＮＰＣ型の電力変換回路であり、正極電圧が印加される正極端子Ｐ、負極電圧が印加される負極端子N、および中性点の電圧が印加される中性点端子Ｃを有する。３レベルコンバータ２１は、変圧器１１から供給される交流電圧を、中性点端子Ｃの電圧を基準とした所定の正極電圧に変換して、この正極電圧を正極端子Ｐからコンデンサ２０２Ｐの第一端と３レベルインバータ２２とに対して出力する。３レベルコンバータ２１は、変圧器１１から供給される交流電圧を、中性点端子Ｃの電圧を基準とした所定の負極電圧に変換して、この負極電圧を負極端子Ｎからコンデンサ２０２Ｎの第一端と３レベルインバータ２２とに対して出力する。つまり、３レベルコンバータ２１は、コンデンサ２０２Ｐとコンデンサ２０２Ｎとにより、電圧が平滑化された電力を３レベルインバータ２２に供給する。コンデンサ２０２Ｐとコンデンサ２０２Ｎとは、それぞれ３レベルコンバータ２１が生成した正側（Ｐ）、負側（Ｎ）の直流電圧（充電電圧）を平滑化する。以下の説明で、中性点端子Ｃの電圧を基準にして、中性点端子Ｃの電圧より高い電圧が掛る正側をＰ、中性点端子Ｃの電圧より低い電圧が掛る負側をＮとして示すことがある。
ここで、コンデンサ２０２Ｐの第２端とコンデンサ２０２Ｎの第２端は、中性点端子Ｃに電気的に接続されている。例えば、コンデンサ２０２Ｐは、正極端子Ｐと中性点端子Ｃとの間に電気的に接続されている。コンデンサ２０２Ｎは、中性点端子Ｃと負極端子Ｎとの間に電気的に接続されている。なお、実施形態においては、三相交流電源１０と３レベルコンバータ２１との間に流れる交流電流の極性について、三相交流電源１０から３レベルコンバータ２１に流れる方向を正に定める。

３レベルインバータ２２は、ＮＰＣ型の電力変換回路である。３レベルインバータ２２は、正極端子Ｐ、負極端子Ｎ、および中性点端子Ｃを有する。３レベルインバータ２２の正極端子Ｐは、３レベルコンバータ２１の正極端子Ｐに電気的に接続されている。３レベルインバータ２２の負極端子Ｎは、３レベルコンバータ２１の負極端子Ｎに電気的に接続されている。３レベルインバータ２２の中性点端子Ｃは、３レベルコンバータ２１の中性点端子Ｃに電気的に接続されている。
３レベルインバータ２２は、例えば、コンデンサ２０２Ｐ，２０２Ｎの各々に印加される直流電圧を、三相の交流電圧に変換し、変換した交流電圧の交流電力を負荷に供給する。３レベルインバータ２２は、この交流電力により、負荷の一例である三相交流モータ５００を回転駆動する。３レベルインバータ２２は、インバータ制御部１５０から供給されるゲート信号ＧＰＩにより、自身内のスイッチング素子がオン／オフ制御され、上記三相交流モータ５００を駆動する３レベルの交流電圧を直流電圧から生成する。回転角検出器３２は、例えば、三相交流モータ５００に備えられ、三相交流モータ５００のロータの回転角であるロータ回転角θＭを、コンバータ制御部１００と、インバータ制御部１５０とに対して出力する。

直流電圧計測器２０１Ｐは、コンデンサ２０２Ｐの両端の電圧を測定し、測定結果をＰ側直流電圧ＶＤＣＰ＿Ｆとして、コンバータ制御部１００とインバータ制御部１５０とへ出力する。直流電圧計測器２０１Ｎは、コンデンサ２０２Ｎの両端の電圧を測定し、測定結果をＮ側直流電圧ＶＤＣＮ＿Ｆとして、コンバータ制御部１００とインバータ制御部１５０とへ出力する。入力電流検出器１２は、３レベルコンバータ２１に入力される電流を測定し、測定結果をコンバータ入力電流ＩＣＯＮ＿Ｆとして、コンバータ制御部１００へ出力する。出力電流検出器３１は、３レベルインバータ２２から負荷の一例である三相交流モータ５００に対して供給される交流電流を測定し、測定結果をインバータ出力電流ＩＩＮＶ＿Ｆとして、コンバータ制御部１００とインバータ制御部１５０とに対して出力する。電源電圧検出器１３は、三相交流電源１０から供給される少なくとも一つの相の交流電圧、又は１組の相間の線間電圧を所定の変圧比の電圧に変圧し、交流電圧Ｖｓとしてコンバータ制御部１００に対して供給する。

インバータ制御部１５０は、少なくともロータ回転角θＭに基づいて３レベルインバータ２２を制御して、三相交流モータ５００に流す出力電流ＩＩＮＶ＿Ｆを調整する。インバータ制御部１５０は、三相交流モータ５００の外部から与えられる図示されない目標回転速度により決定される出力電流ＩＩＮＶ＿Ｆを３レベルインバータ２２が流すように制御してもよい。
ここで、３レベルインバータ２２は、インバータ制御部１５０から供給される、Ｐ側直流電圧ＶＤＣＰ＿Ｆ、Ｎ側直流電圧ＶＤＣＮ＿Ｆ、インバータ出力電流ＩＩＮＶ＿Ｆ、ロータ回転角θＭなどに対応したゲート信号ＧＰＩにより、負荷の一例である三相交流モータ５００を回転駆動する。
上述した場合、インバータ制御部１５０は、ロータ回転角θＭの他に、Ｐ側直流電圧ＶＤＣＰ＿Ｆ、Ｎ側直流電圧ＶＤＣＮ＿Ｆ、コンバータ入力電流ＩＣＯＮ＿Ｆ、及びインバータ出力電流ＩＩＮＶ＿Ｆを用いて、出力電流ＩＩＮＶ＿Ｆを調整する。このインバータ制御部１５０による３レベルインバータ２２の制御方法は一般的な手法を適用してもよい。また、３レベルインバータ２２がコンデンサの電圧のアンバランスを抑制するように制御を行うことが多いが、三相交流モータ５００に掛かる機械的負荷が比較的軽い場合、三相交流モータ５００の回転速度を所定値以下に下げた際など、出力電流ＩＩＮＶ＿Ｆの大きさが、３レベルインバータ２２側でアンバランス抑制制御を行えるレベルより低下することで、アンバランスの制御が行えなくなる場合がある。

実施形態の３レベルコンバータ２１は、固定パルスパターンにより、スイッチング素子に対するゲートパルス信号ＧＰＣを生成している。３レベルコンバータ２１に流れる交流電流の周波数成分には、交流の基準周波数に対する高調波成分が含まれる。その高調波成分は、少ないことが望まれる。これを実現するには、例えば、３レベルコンバータ２１に流れる交流電流の高調波成分が少なくなるように、３レベルコンバータ２１に供給するゲートパルス信号ＧＰＣを予め調整するとよい。このような場合のゲートパルス信号ＧＰＣは、下記するように決定された固定パルスパターンを含むものであってよい。固定パルスパターンは、３レベルコンバータ２１に流れる交流電流の高調波成分を少なくなるように予め決定された複数のパルスをパルス列として含む。このようなパルス列は、例えば、交流電流の電流値をＰＷＭ（pulse width modulation）により変調して制御するためのパターンとして決定されていてもよい。固定パルスパターンとして周期的に繰り返されるパルス列は、そのパルス列内のパルスの数、互いに異なるパルス幅を有するパルスの順序、周期におけるパルスの位置（位相）などが予め定められていてもよい。以下の説明における固定パルスパターンは、少なくともパルス列内のパルスの数、互いに異なるパルス幅を有するパルスの順序、及び周期におけるパルスの位置（位相）の内の何れかが固定されているものとする。

コンバータ制御部１００は、供給される交流電圧Ｖｓ、コンバータ入力電流ＩＣＯＮ＿Ｆ、Ｐ側直流電圧ＶＤＣＰ＿Ｆ、Ｎ側直流電圧ＶＤＣＮ＿Ｆ、インバータ出力電流ＩＩＮＶ＿Ｆ及びロータ回転角θＭの各々に基づき、スイッチング素子のオン／オフを制御する固定パルスパターンのタイミングを決定し、タイミングを決定した固定パルスパターンで３レベルコンバータ２１を制御するためのゲートパルス信号ＧＰＣを３レベルコンバータ２１に対して出力する。このゲートパルス信号ＧＰＣにより、３レベルコンバータ２１の備えるスイッチング素子の各々がオン／オフ制御される。

ところで、Ｐ側直流電圧ＶＤＣＰ＿Ｆの充電電圧の大きさ（絶対値）とＮ側直流電圧ＶＤＣＮ＿Ｆの充電電圧の大きさ（絶対値）とに差が生じている不均衡状態が生じることがある。実施形態のコンバータ制御部１００は、上記の不均衡状態を解消するために、上記の各電圧の大きさ（絶対値）の差が小さくなるように、３レベルコンバータ２１を制御する。以下、上記の不均衡状態を解消するための制御を、アンバランス抑制制御という。上記の不均衡状態が生じていると、中性点の電位が、３レベルコンバータ２１の正極端子Ｐの電位と負極端子Nの電位の中間の電位にならない。つまり、上記の不均衡状態は、Ｐ側直流電圧ＶＤＣＰ＿Ｆの充電電圧とＮ側直流電圧ＶＤＣＮ＿Ｆの充電電圧とが異なっている状態のことである。

例えば、コンバータ制御部１００は、固定パルスパターンを生成する際に、この固定パルスパターンに含まれる少なくとも１つのパルス（以下、特定パルスと示す）を対象のパルスに定め、特定パルスのパルス幅を調整して、ゲートパルス信号ＧＰＣを生成する。コンバータ制御部１００は、特定パルスのパルス幅を制御する。実施形態において、特定パルスは、例えば、固定パルスパターンの複数のパルスの中で最も幅の広い（以下、これを最長パルス幅と呼ぶ）パルスである。この特定パルスのパルス幅を制御する対象のゲートパルス信号を、本実施形態においては特定のゲートパルス信号としている。この特定のゲートパルス信号ＧＰＣは、例えば、固定パルスパターンから生成される、スイッチング素子ＳＷ１からＳＷ４の各々のゲートに対するゲートパルス信号ＧＰＣのなかで、コンデンサ２０２Ｐ、２０２Ｎの充電及び放電の期間の長さを制御するスイッチング素子ＳＷ１及びＳＷ４それぞれのゲートに供給されるゲートパルス信号ＧＰＣ１，ＧＰＣ２を示している。また、特定パルスは、特定のゲートパルス信号ＧＰＣ１及びＧＰＣ２のパルスのなかで、スイッチング素子ＳＷ１，ＳＷ４それぞれをオン状態とする通電幅が最大のパルスである最大通電幅のパルスとなる。例えば、コンバータ制御部１００は、所定の条件を満たす場合に、第１スイッチング素子ＳＷ１の通電幅または第４スイッチング素子ＳＷ４の通電幅を減少させるように特定パルスのパルス幅を小さくするように制御してもよい。その詳細の方法については、後述する。

次に、３レベルコンバータ２１の構成を説明する。図２は、実施形態の３レベル電力変換装置１に含まれる３レベルコンバータ２１の１相分の構成例を示す図である。３レベルコンバータ２１は、変圧器１１の２次側の相毎にレグ６００を備え、コンバータ制御部１００から固定パルスパターンのゲートパルス信号ＧＰＣがそれぞれの相のレグ６００に対して供給されている。図２において３レベルコンバータ２１の１相分のレグの構成例を示しているが、他の２相のレグ６００についても上記相のレグ６００と同様の構成を有する。

レグ６００は、例えば、第１から第４のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４、第１から第４の還流ダイオードＤＦ１，ＤＦ２，ＤＦ３，ＤＦ４、第１及び第２のクランプダイオードＤＣ１，ＤＣ２を有する。レグ６００は、３レベルコンバータ２１の正極端子Ｐに電気的に接続された正極電位部ＴＰと、中性点端子Ｃに電気的に接続された中性点電位部ＴＣと、負極端子Ｎに電気的に接続された負極電位部ＴＮとを有する。

まず、第１から第４のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４について説明する。第１から第４のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の各々は、例えば、自己消弧能力を持つトランジスタ型のスイッチング素子である。実施形態では、第１から第４のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の各々は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）である。第１から第４のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の各々のゲートに対して、上述した固定パルスパターンのゲートパルス信号ＧＰＣがコンバータ制御部１００から供給される。ただし、第１から第４のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の各々は、上記例に限定されない。第１から第４のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、３レベルコンバータを実現可能なスイッチング素子であれば、いかなる素子でもよい。

図２に示すように、第１から第４のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、正極電位部ＴＰから負極電位部ＴＮに向け、この順で互いに電気的に直列に接続されている。実施形態では、第１スイッチング素子ＳＷ１のコレクタは、正極電位部ＴＰに電気的に接続されている。第２スイッチング素子ＳＷ２のコレクタは、第１スイッチング素子ＳＷ１のエミッタに電気的に接続されている。第３スイッチング素子ＳＷ３のコレクタは、第２スイッチング素子ＳＷ２のエミッタに電気的に接続されている。第４スイッチング素子ＳＷ４のコレクタは、第３スイッチング素子ＳＷ３のエミッタに電気的に接続されている。第４スイッチング素子ＳＷ４のエミッタが負極電位部ＴＮに電気的に接続されている。なお、正極電位部ＴＰと負極電位部ＴＮとの間に中性点電位部ＴＣが位置する。

実施形態では、３レベルコンバータ２１の交流端子Ｔには、変圧器１１の２次側のいずれかの相の交流電圧が供給される。交流端子Ｔは、第２スイッチング素子ＳＷ２のエミッタと第３スイッチング素子ＳＷ３のコレクタとを電気的に接続した接続部ＣＰ３に電気的に接続されている。これにより、第２スイッチング素子ＳＷ２のエミッタは、接続部ＣＰ３を介して交流端子Ｔに電気的に接続されている。第３スイッチング素子ＳＷ３のコレクタは、接続部ＣＰ３を介して交流端子Ｔに電気的に接続されている。
上述した第１スイッチング素子ＳＷ１から第４スイッチング素子ＳＷ４は、コンバータ制御部１００から送信されるゲートパルス信号ＧＰＣによりオン／オフ制御される。なお、第１スイッチング素子ＳＷ１から第４スイッチング素子ＳＷ４は、図示されないゲートドライブ回路を経由して駆動される。

次に、第１から第４の還流ダイオードＤＦ１，ＤＦ２，ＤＦ３，ＤＦ４について説明する。第１還流ダイオードＤＦ１は、第１スイッチング素子ＳＷ１と電気的に逆並列に接続されている。第２還流ダイオードＤＦ２は、第２スイッチング素子ＳＷ２と電気的に逆並列に接続されている。第３還流ダイオードＤＦ３は、第３スイッチング素子ＳＷ３と電気的に逆並列に接続されている。第４還流ダイオードＤＦ４は、第４スイッチング素子ＳＷ４と電気的に逆並列に接続されている。「逆並列に接続」とは、スイッチング素子と還流ダイオードとが電気的に並列に接続され、且つ、スイッチング素子において電流が順方向に流れる方向と還流ダイオードにおいて電流が順方向に流れる方向とが逆向きであることを意味する。

クランプダイオードＤＣ１及びＤＣ２は直列に接続され、接続点ＣＰ１及び接続点ＣＰ２の間に介挿されている。クランプダイオードＤＣ１及びＤＣ２の接続点ＣＰ４は、中性点電位部ＴＣに電気的に接続されている。クランプダイオードＤＣ１は、カソードが接続点ＣＰ１に電気的に接続され、アノードが接続点ＣＰ４に電気的に接続されている。クランプダイオードＤＣ２は、カソードが接続点ＣＰ４に電気的に接続され、アノードが接続点ＣＰ２に電気的に接続されている。

次に、図３を参照して、コンバータ制御部１００の内部構成を説明する。図３は、実施形態のコンバータ制御部１００の構成例を示す図である。

コンバータ制御部１００は、少なくとも、交流電圧位相検出器１０１、平均値演算回路１０２、差分演算器１０３、ＤＱ変換器１０４、インバータＱ軸電流生成部１０５、コンバータ位相制御部１０６、パルス幅補正制御部１０７、固定パルスパターン生成部１０８、Ｄ軸電流調整電圧制御部１０９（指示部）及び動作条件切替回路１１０（切替部）を備えている。

このコンバータ制御部１００とインバータ制御部１５０とは、それぞれ少なくとも一部が、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）などのハードウェアプロセッサが記憶部に格納されたプログラム（ソフトウェア）を実行することにより実現される。例えば、これらの機能部のうち一部または全部は、ＬＳＩ（Large Scale Integration）やＦＰＧＡ（Field-Programmable Gate Array）、ＧＰＵなどのハードウェア（回路部；circuitryを含む）によって実現されても良いし、ソフトウェアとハードウェアの協働によって実現されてもよい。

交流電圧位相検出器１０１は、電源電圧検出器１３から供給される交流電圧Ｖｓから、例えば、ＰＬＬ（フェーズドロックループ）を利用して、交流電圧Ｖｓの位相を検出する。交流電圧位相検出器１０１は、検出した交流電圧Ｖｓに同期した、すなわち三相交流電源１０に同期した基準位相θｓを、ＤＱ変換器１０４及び固定パルスパターン生成部１０８に対して出力する。

平均値演算回路１０２は、直流電圧計測器２０１Ｐから供給されるＰ側直流電圧ＶＤＣＰ＿Ｆと、直流電圧計測器２０１Ｎから供給されるＮ側直流電圧ＶＤＣＮ＿Ｆとの平均値を演算する。平均値演算回路１０２は、演算により求めたＰ側直流電圧ＶＤＣＰ＿ＦとＮ側直流電圧ＶＤＣＮ＿Ｆとの平均値を、直流電圧帰還ＶＤＣ＿Ｆとして、コンバータ位相制御部１０６に対して出力する。

差分演算器１０３は、上記Ｐ側直流電圧ＶＤＣＰ＿Ｆと、上記Ｎ側直流電圧ＶＤＣＮ＿Ｆとを比較し、Ｎ側直流電圧ＶＤＣＮ＿ＦからＰ側直流電圧ＶＤＣＰ＿Ｆを減算した差分値ΔＶＤｉｆｆ３を、パルス幅補正制御部１０７及びＤ軸電流調整電圧制御部１０９に対して出力する。この差分値ΔＶＤｉｆｆ３は、「第１コンデンサの充電電圧と第２コンデンサの充電電圧との差」の一例である。

ＤＱ変換器１０４は、入力電流検出器１２で測定されたコンバータ入力電流ＩＣＯＮ＿Ｆ（三相分）を、上記基準位相θｓに基づいて、３レベルコンバータ２１のＤ−Ｑ座標平面に含まれるＱ軸及びＤ軸の２軸の成分に変換する。このＱ軸及びＤ軸は、互いに直交する。ＤＱ変換器１０４は、一方のＱ軸の成分であるコンバータＱ軸電流ＩＣＯＮ＿ＱＦと、他方のＤ軸の成分であるコンバータＤ軸電流ＩＣＯＮ＿ＤＦとを生成する。さらに、ＤＱ変換器１０４は、コンバータＱ軸電流ＩＣＯＮ＿ＱＦをコンバータ位相制御部１０６及び動作条件切替回路１１０へ出力し、コンバータＤ軸電流ＩＣＯＮ＿ＤＦをＤ軸電流調整電圧制御部１０９へ出力する。ここで、基準位相θｓを適切に設定すれば、コンバータＱ軸電流ＩＣＯＮ＿ＱＦは三相交流電源１０の電圧と同相成分、すなわち三相交流電源１０から見た有効電流成分に対応し、コンバータＤ軸電流ＩＣＯＮ＿ＤＦは三相交流電源１０の電圧の位相に対して位相が９０度進んだ電流、すなわち三相交流電源１０から見た無効電流成分に対応する。このコンバータＱ軸電流ＩＣＯＮ＿ＱＦは、３レベルコンバータ２１の入力の有効電流分である。コンバータＱ軸電流ＩＣＯＮ＿ＱＦは、回路損失を無視すれば、等価的に直流電流と見做すこともできるし、或いは、３レベルインバータ２２が出力する有効電流成分と見做すこともできる。

インバータＱ軸電流生成部１０５は、出力電流検出器３１から供給されるインバータ出力電流ＩＩＮＶ＿Ｆ（三相分）を、回転角検出器３２から供給されるロータ回転角θＭに基づいて、互いに直交したＱ軸の成分及びＤ軸の成分に変換し、少なくともＱ軸の成分であるインバータＱ軸電流ＩＩＮＶ＿ＱＦを生成する。インバータＱ軸電流ＩＩＮＶ＿ＱＦの意味合いについては後述する。インバータＱ軸電流生成部１０５は、生成したインバータＱ軸電流ＩＩＮＶ＿ＱＦを動作条件切替回路１１０へ出力する。なお、このインバータＱ軸電流生成部１０５は、インバータ制御部１５０の一部として含まれていてもよく、生成したインバータＱ軸電流ＩＩＮＶ＿ＱＦを、コンバータ制御部１００の動作条件切替回路１１０へ出力するようにしても良い。

コンバータ位相制御部１０６は、予め設定される直流電圧基準値ＣＳ＿Ｖ＿Ｒと、平均値演算回路１０２の出力である直流電圧帰還ＶＤＣ＿Ｆと、ＤＱ変換器１０４の出力であるコンバータＱ軸電流ＩＣＯＮ＿ＱＦと、Ｄ軸電流調整電圧制御部１０９の出力である直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａ（後述）とに基づき、交流電圧Ｖｓの位相に対して、３レベルコンバータ２１の出力電圧の基本波位相、すなわち固定パルスパターンの位相を調整する位相指令α＿Ｒを生成する。コンバータ位相制御部１０６は、生成した位相指令α＿Ｒを固定パルスパターン生成部１０８に対して供給する。直流電圧基準値ＣＳ＿Ｖ＿Ｒは、少なくともＰ側直流電圧ＶＤＣＰ＿ＦとＮ側直流電圧ＶＤＣＮ＿Ｆの何れかの電圧の制御目標値である。なお、この直流電圧基準値ＣＳ＿Ｖ＿Ｒは、Ｐ側直流電圧ＶＤＣＰ＿ＦとＮ側直流電圧ＶＤＣＮ＿Ｆの平均値の制御目標値であってもよい。また、直流電圧基準値ＣＳ＿Ｖ＿Ｒは、Ｐ側直流電圧ＶＤＣＰ＿ＦとＮ側直流電圧ＶＤＣＮ＿Ｆの加算値の制御目標値であってもよい。

ここで、コンバータ位相制御部１０６は、後述するように、直流電圧基準値ＣＳ＿Ｖ＿Ｒと直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａの加算値と、直流電圧帰還ＶＤＣ＿Ｆとの差分を少なくするように位相制御指令α＿Ｒを求める。

パルス幅補正制御部１０７は、差分演算器１０３から供給される差分値ΔＶＤｉｆｆ３と、Ｄ軸電流調整電圧制御部１０９から供給される制御信号Ｓ１（後述）と、Ｄ軸電流基準切替信号（後述）とに基づき、３レベルコンバータ２１に対して供給する固定パルスパターンの特定パルスのパルス幅の調整を行うための制御情報であるパルス幅補正値θｘとパルス幅補正値θｙとを生成する。パルス幅補正制御部１０７は、生成したパルス幅補正値θｘ、パルス幅補正値θｙそれぞれを固定パルスパターン生成部１０８に対して供給する。すなわち、パルス幅補正制御部１０７は、コンデンサ２０２ＰのＰ側直流電圧ＶＤＣＰ＿Ｆと、コンデンサ２０２ＮのＮ側直流電圧ＶＤＣＮ＿Ｆとの差分値ΔＶＤｉｆｆ３が少なくなるように、コンデンサ２０２Ｐとコンデンサ２０２Ｎとに対する放電、充電を制御し、中性点のアンバランス抑制制御を行う。このため、パルス幅補正制御部１０７は、コンデンサ２０２Ｐ、コンデンサ２０２Ｎそれぞれに対する放電と充電との期間を制御するように、固定パルスパターンの特定パルスのパルス幅を調整する。

固定パルスパターン生成部１０８は、交流電圧位相検出器１０１から供給される基準位相θｓと、コンバータ位相制御部１０６から供給される位相指令α＿Ｒにより、固定パルスパターンのゲートパルス信号ＧＰＣを３レベルコンバータ２１に対して供給する位相の調整を行い、調整したゲートパルス信号ＧＰＣを３レベルコンバータ２１に対して出力する。このゲートパルス信号ＧＰＣは、３レベルコンバータ２１に供給する各相のゲートパルス信号ＧＰＣ１からＧＰＣ４を１相分とする３相分の計１２個のゲートパルス信号ＧＰＣを示している。このゲートパルス信号ＧＰＣ１からＧＰＣ４の各々は、固定パルスパターン生成部１０８から、３レベルコンバータ２１の図２に示すレグ６００におけるスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４それぞれのゲートに対し、ゲートドライブ回路を介して供給されている。
また、固定パルスパターン生成部１０８は、パルス幅補正制御部１０７から、入力端子Ｑ１及び入力端子Ｑ２の各々に対して供給されるパルス幅補正値θｘと、パルス幅補正値θｙとのそれぞれにより、固定パルスパターンの特定パルスのパルス幅の調整を行う。

後述するように、固定パルスパターン生成部１０８は、入力端子Ｑ１及び入力端子Ｑ２に対して各々パルス幅補正値θｘ及びθｙが供給される場合に、特定パルスのパルス幅を調整した固定パルスパターンを生成する。すなわち、固定パルスパターン生成部１０８は、コンデンサ２０２Ｐの充電電圧の大きさがコンデンサ２０２Ｎの充電電圧の大きさより大きい場合、アンバランス抑制制御を行うため、コンデンサ２０２Ｐの充電を抑制し、コンデンサ２０２Ｎの放電を抑制する制御を行う固定パルスパターンを生成する。固定パルスパターン生成部１０８は、コンデンサ２０２Ｎの充電電圧の大きさがコンデンサ２０２Ｐの充電電圧の大きさより大きい場合、アンバランス抑制制御を行うため、コンデンサ２０２Ｎの充電を抑制し、コンデンサ２０２Ｐの放電を抑制する制御を行う固定パルスパターンを生成する。なお、「コンデンサの充電電圧の大きさ」を比較する場合に、充電電圧の絶対値を比較するようにしてもよい。以下の実施形態のなかで、充電電圧を比較することにおいて、絶対値が大きいことを、単に「電圧が高い」ということがある。なお、この場合も、対を成すコンデンサの絶対的な電位を比較するものではない。

すなわち、固定パルスパターン生成部１０８は、固定パルスパターンの特定パルスのパルス幅を調整する際、コンデンサ２０２Ｐとコンデンサ２０２Ｎとにおいて、充電電圧の大きさがより小さい方（充電電圧が低い方）のコンデンサの放電時間を規定するパルス領域の幅を減少させて調整前の幅より短くし、充電電圧の大きさがより大きい方（充電電圧が高い方）のコンデンサの充電時間を規定するパルス領域の幅を減少させて調整前の幅より短くする処理を行う。

Ｄ軸電流調整電圧制御部１０９は、差分演算器１０３の出力である差分値ΔＶＤｉｆｆ３と、ＤＱ変換器１０４の出力であるコンバータＤ軸電流ＩＣＯＮ＿ＤＦと、動作条件切替回路１１０の出力である制御信号Ｓ５と、Ｄ軸電流基準切替信号とに基づき、直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａを生成する。Ｄ軸電流調整電圧制御部１０９は、生成した直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａをコンバータ位相制御部１０６に対して供給する。直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａは、コンバータ位相制御部１０６に対して、中性点制御に必要な所定のＤ軸電流（無効電流）を強制的に３レベルコンバータ２１に対して流す目的で、直流電圧基準値ＣＳ＿Ｖ＿Ｒの電圧を補正するための電圧値である。さらに、Ｄ軸電流調整電圧制御部１０９は、パルス幅補正制御部１０７に対して制御信号Ｓ１を出力する。

動作条件切替回路１１０は、コンバータＱ軸電流ＩＣＯＮ＿ＱＦと、インバータＱ軸電流ＩＩＮＶ＿ＱＦとのいずれかの電流値に基づき、直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａを生成するか否かを示す信号として、動作切替信号に基づいてＤ軸電流調整電圧制御部１０９に対して制御信号Ｓ５を設定する。ここで、動作切替信号は、Ｄ軸電流調整電圧制御の処理を、コンバータＱ軸電流ＩＣＯＮ＿ＱＦと、インバータＱ軸電流ＩＩＮＶ＿ＱＦとのいずれで行うのかを設定する信号である。システムに応じて、動作切替信号は、コンバータ制御部１００内において切り替えを行っても良いし、外部から切り替えても良いし、あるいはコンバータＱ軸電流ＩＣＯＮ＿ＱＦと、インバータＱ軸電流ＩＩＮＶ＿ＱＦとのいずれかに固定しても良い。

次に、インバータＱ軸電流生成部１０５の構成を説明する。図４は、実施形態のインバータＱ軸電流生成部１０５の構成例を示す図である。図４において、インバータＱ軸電流生成部１０５は、電気角変換部１６１及びＤＱ変換器１６２の各々を備えている。

電気角変換部１６１は、回転角検出器３２から入力される三相交流モータ５００のロータの角度であるロータ回転角θＭを、電気角θＤ（＝θＭ・Ｐ）に変換し、ＤＱ変換器１６２に対して出力する。ここで、Ｐは、三相交流モータ５００の極対数である。

ＤＱ変換器１６２は、出力電流検出器３１で測定されたインバータ出力電流ＩＩＮＶ＿Ｆ（三相分）を、電気角変換部１６１から供給される電気角θＤに基づいて互いに直交したＱ軸及びＤ軸の２軸の成分に変換する。
例えば、ＤＱ変換器１６２は、Ｑ軸の成分であるインバータＱ軸電流ＩＩＮＶ＿ＱＦと、他方のＤ軸の成分であるインバータＤ軸電流ＩＩＮＶ＿ＤＦとを生成する。ここで、電気角θＤを適切に設定すれば、インバータＱ軸電流ＩＮＶ＿ＱＦはインバータ２２が出力する有効電流成分に対応し、インバータＤ軸電流ＩＩＮＶ＿ＤＦは無効電流成分に対応する。ＤＱ変換器１６２は、生成したインバータＱ軸電流ＩＩＮＶ＿ＱＦを動作条件切替回路１１０に対して出力する。

次に、コンバータ位相制御部１０６の構成を説明する。図５は、実施形態のコンバータ位相制御部１０６の構成例を示す図である。図５において、コンバータ位相制御部１０６は、加算器１１１、差分演算器１１２、電圧制御器１１３、差分演算器１１４及び位相制御器１１５を備えている。

加算器１１１は、予め設定される直流電圧基準値ＣＳ＿Ｖ＿Ｒと、Ｄ軸電流調整電圧制御部１０９から供給される直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａとを加算し、加算結果である補正された直流電圧基準値ＣＳ＿Ｖを差分演算器１１２に対して出力する。

差分演算器１１２は、加算器１１１から供給される直流電圧基準値ＣＳ＿Ｖと、平均値演算回路１０２から供給される直流電圧帰還ＶＤＣ＿Ｆとを比較し、直流電圧基準値ＣＳ＿Ｖから直流電圧帰還ＶＤＣ＿Ｆを減算した差分値ΔＶＤｉｆｆ０を生成し、生成した差分値ΔＶＤｉｆｆ０を電圧制御器１１３に出力する。

電圧制御器１１３は、例えば、ＰＩ（proportional integral）制御器であり、差分演算器１１２から供給される差分値ΔＶＤｉｆｆ０を最小値に近づける（「０」に近づける）ように制御するためのＱ軸電流指令値ＩＱ＿Ｒを、差分演算器１１４に対して出力する。
なお、差分値ΔＶＤｉｆｆ０を最小値に近づけることは、直流電圧帰還ＶＤＣ＿Ｆを、それに対応する制御目標値に近づけること等価である。この場合の制御目標値は、例えば、直流電圧基準値ＣＳ＿Ｖ＿Ｒに直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａが加算された直流電圧基準値ＣＳ＿Ｖのことである。

差分演算器１１４は、電圧制御器１１３から供給されるＱ軸電流指令値ＩＱ＿Ｒと、ＤＱ変換器１０４から供給されるコンバータＱ軸電流ＩＣＯＮ＿ＱＦとを比較し、Ｑ軸電流指令値ＩＱ＿ＲからコンバータＱ軸電流ＩＣＯＮ＿ＱＦを減算して差分値ΔＶＤｉｆｆ２を求め、求めた差分値ΔＶＤｉｆｆ２を位相制御器１１５に対して出力する。

位相制御器１１５は、例えば、ＰＩ制御器であり、差分演算器１１４から供給される差分値ΔＶＤｉｆｆ２を最小値に近づける（「０」に近づける）ように制御するための固定パルスパターンの位相を制御する位相指令α＿Ｒを、固定パルスパターン生成部１０８に対して出力する。
なお、上記の実施形態において、コンバータ制御部１００が、加算器１１１により直流電圧基準値ＣＳ＿Ｖ＿Ｒに対して直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａを加算することで、補正された直流電圧基準値ＣＳ＿Ｖを生成する事例について説明した。直流電圧基準値ＣＳ＿Ｖを生成するための演算処理はこれに制限されず、加算器１１１を用いずに直流電圧基準値ＣＳ＿Ｖを生成するものであっても良い。

例えば、第１変形例であるコンバータ制御部１００が、直流電圧基準値ＣＳ＿Ｖ＿Ｒに対して直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａに対応する係数を乗算することで、直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａを補正して直流電圧基準値ＣＳ＿Ｖを生成しても良い。
例えば、第２変形例であるコンバータ制御部１００は、変換テーブルを用いて直流電圧基準値ＣＳ＿Ｖを抽出しても良い。例えば、上記の変換テーブルは、直流電圧基準値ＣＳ＿Ｖ＿Ｒと直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａとを軸に持つ２次元テーブルとして形成されている。その変換テーブルには、直流電圧基準値ＣＳ＿Ｖ＿Ｒと直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａとの組み合わせに対応する直流電圧基準値ＣＳ＿Ｖが格納されている。

次に、パルス幅補正制御部１０７の構成を説明する。図６は、実施形態のパルス幅補正制御部１０７の構成例を示す図である。図６において、パルス幅補正制御部１０７は、一次遅れ回路１１６、電圧制御器１１７、−１乗算回路１１８、スイッチ１１９及び１２０、切替スイッチ１２１及び１２２、比較器１２３、アンド回路１２４、反転（ＮＯＴ）回路１２５及びアンド回路１２６を備えている。

一次遅れ回路１１６は、差分演算器１０３から供給される差分値ΔＶＤｉｆｆ３の信号レベルの変化に対して一次遅れを発生させた、差分値ΔＶＤｉｆｆ１を生成し、電圧制御器１１７及び比較器１２３に対して出力する。

電圧制御器１１７は、例えば、ＰＩ制御器であり、一次遅れ回路１１６から供給される差分値ΔＶＤｉｆｆ１を最小値に近づける制御を行うためのパルス幅補正値ＣＴＲＯＬを、スイッチ１１９の入力端子と−１乗算回路１１８とに対して出力する。

−１乗算回路１１８は、電圧制御器１１７から供給されるパルス幅補正値ＣＴＲＯＬに対して、「−１」を乗算し、パルス幅補正値ＣＴＲＯＬ＿ＮＥＧを生成し、生成したパルス幅補正値ＣＴＲＯＬ＿ＮＥＧを、スイッチ１２０の入力端子に対して出力する。

スイッチ１１９は、入力端子に電圧制御器１１７の出力が接続され、出力端子に切替スイッチ１２１の第１入力端子と切替スイッチ１２２の第２入力端子が接続されており、自身の制御端子にアンド回路１２４の出力端子から制御信号Ｓ３が供給されている。スイッチ１１９は、アンド回路１２４から制御端子に入力される制御信号Ｓ３が「Ｈ」レベルとなると、入力端子と出力端子とを電気的に接続する。これにより、スイッチ１１９は、電圧制御器１１７から供給されるパルス幅補正値ＣＴＲＯＬを、切替スイッチ１２１の第１入力端子と切替スイッチ１２２の第２入力端子とに対して供給する。

スイッチ１２０は、入力端子に−１乗算回路１１８の出力が接続され、出力端子に切替スイッチ１２２の第１入力端子と切替スイッチ１２１の第２入力端子とが接続されており、制御端子にアンド回路１２６の出力端子から制御信号Ｓ４が供給されている。スイッチ１２０は、アンド回路１２６から制御端子に入力される制御信号Ｓ４が「Ｈ」レベルとなると、入力端子と出力端子とを電気的に接続する。これにより、スイッチ１２０は、−１乗算回路１１８から供給される、パルス幅補正値ＣＴＲＯＬに対して「−１」が乗ぜられたパルス幅補正値ＣＴＲＯＬ＿ＮＥＧを、切替スイッチ１２２の第１入力端子と切替スイッチ１２１の第２入力端子とに対して供給する。

切替スイッチ１２１は、第１入力端子にスイッチ１１９の出力端子が接続され、第２入力端子がスイッチ１２０の出力端子に接続され、出力端子に固定パルスパターン生成部１０８の入力端子Ｑ１が接続されており、自身の制御端子にＤ軸電流基準切替信号が入力される。ここで、Ｄ軸電流基準切替信号は、３レベルコンバータ２１に流す無効電流としてのＤ軸電流を正（＋）の電流値とする（遅れ力率とする）か、負（−）の電流値とする（進み力率とする）かを切替える信号である。システムに応じて、Ｄ軸電流基準切替信号は、コンバータ制御部１００内において切り替えを行っても良いし、外部から切り替えても良いし、または遅れ力率及び進み力率のいずれかに固定しても良い。

切替スイッチ１２１は、Ｄ軸電流基準切替信号が遅れ力率を選択することを示している場合（例えば、「Ｈ」レベルの場合）、第１入力端子と出力端子とを接続する。切替スイッチ１２１は、Ｄ軸電流基準切替信号が進み力率を選択することを示している場合（例えば、「Ｌ」レベルの場合）、第２入力端子と出力端子とを接続する。このように、切替スイッチ１２１は、第１入力端子と第２入力端子のいずれかに入力される信号を、パルス幅補正値θｘとして出力する。

切替スイッチ１２２は、第１入力端子にスイッチ１２０の出力端子が接続され、第２入力端子にスイッチ１１９の出力端子が接続され、出力端子に固定パルスパターン生成部１０８の入力端子Ｑ２が接続されており、自身の制御端子にＤ軸電流基準切替信号が入力される。切替スイッチ１２２は、Ｄ軸電流基準切替信号が遅れ力率を選択することを示している場合、第１入力端子と出力端子とを接続する。切替スイッチ１２２は、Ｄ軸電流基準切替信号が進み力率を選択することを示している場合、第２入力端子と出力端子とを接続する。このように、切替スイッチ１２２は、第１入力端子と第２入力端子のいずれかに入力される信号を、パルス幅補正値θｙとして出力する。

比較器１２３は、一次遅れ回路１１６から供給される差分値ΔＶＤｉｆｆ１が所定値、例えば「０」以上であるか否かを判定し、差分値ΔＶＤｉｆｆ１が「０」を超えている場合、制御信号Ｓ２を「Ｈ」レベルとし、差分値ΔＶＤｉｆｆ１が「０」未満である場合、制御信号Ｓ２を「Ｌ」レベルとする。比較器１２３は、出力する制御信号Ｓ２を、アンド回路１２４の第２入力端子及び反転回路１２５の入力端子に対して出力する。
なお、コンデンサ２０２Ｎの充電電圧がコンデンサ２０２Ｐの充電電圧より高い場合には、差分値ΔＶＤｉｆｆ１が０を超える。コンデンサ２０２Ｐの充電電圧がコンデンサ２０２Ｎの充電電圧より高い場合には、差分値ΔＶＤｉｆｆ１が０未満になる、比較器１２３は、差分値ΔＶＤｉｆｆ１の正負を判定して、その判定結果を２値化して制御信号Ｓ２を出力する。

アンド回路１２４は、第１入力端子にＤ軸電流調整電圧制御部１０９からの制御信号Ｓ１が供給され、第２入力端子に比較器１２３の出力端子が接続され、出力端子にスイッチ１１９の制御端子が接続されている。アンド回路１２４は、スイッチ１１９の制御端子に対して制御信号Ｓ３を出力する。

反転回路１２５は、入力される比較器１２３から出力される制御信号Ｓ２の信号レベルを反転して、アンド回路１２６の第１入力端子に対して出力する。

アンド回路１２６は、第１入力端子に反転回路１２５の出力端子が接続され、第２入力端子にＤ軸電流調整電圧制御部１０９からの制御信号Ｓ１が供給されている。アンド回路１２６は、出力端子がスイッチ１２０の制御端子に接続され、この制御端子に対して制御信号Ｓ４を出力する。この構成により、パルス幅補正制御部１０７は、スイッチ１１９および１２０の出力が負の値にならないように構成されている。すなわち、パルス幅補正制御部１０７は、出力が負の値にならないよう構成されている。
上述した構成により、パルス幅補正制御部１０７の制御状態は下記するように場合分けされる。この場合分けは、制御信号Ｓ１と、制御信号Ｓ２と、Ｄ軸電流切替信号との各信号の論理状態の組み合わせにより識別される。なお、制御信号Ｓ２の状態は、差分値ΔＶＤｉｆｆ１の値（正負）に基づいて決定される。

パルス幅補正制御部１０７は、コンデンサ２０２Ｎの充電電圧がコンデンサ２０２Ｐの充電電圧より高く、充電電圧の差分がアンバランス抑制制御の要否を決定づける所定値より大きく、かつＤ軸電流切替信号が遅れ力率の無効電流を流す場合、パルス幅補正値θｘとしてパルス幅補正値ＣＴＲＯＬを、固定パルスパターン生成部１０８の入力端子Ｑ１に対して出力する。このとき、パルス幅補正制御部１０７は、パルス幅補正値θｙとして「０」を、固定パルスパターン生成部１０８の入力端子Ｑ２に対して出力する。
パルス幅補正制御部１０７は、コンデンサ２０２Ｐの充電電圧がコンデンサ２０２Ｎの充電電圧より高く、充電電圧の差分がアンバランス抑制制御の要否を決定づける所定値より大きく、かつＤ軸電流切替信号が遅れ力率の無効電流を流す場合、パルス幅補正値θｙとしてパルス幅補正値ＣＴＲＯＬ＿ＮＥＧを、固定パルスパターン生成部１０８の入力端子Ｑ２に対して出力する。このとき、パルス幅補正制御部１０７は、パルス幅補正値θｘとして「０」を、固定パルスパターン生成部１０８の入力端子Ｑ１に対して出力する。

一方、パルス幅補正制御部１０７は、コンデンサ２０２Ｎの充電電圧がコンデンサ２０２Ｐの充電電圧より高く、充電電圧の差分がアンバランス抑制制御の要否を決定づける所定値より大きく、かつＤ軸電流切替信号が進み力率の無効電流を流す場合、パルス幅補正値θｙとしてパルス幅補正値ＣＴＲＯＬを、固定パルスパターン生成部１０８の入力端子Ｑ２に対して出力する。このとき、パルス幅補正制御部１０７は、パルス幅補正値θｘとして「０」を、固定パルスパターン生成部１０８の入力端子Ｑ１に対して出力する。
パルス幅補正制御部１０７は、コンデンサ２０２Ｐの充電電圧がコンデンサ２０２Ｎの充電電圧より高く、充電電圧の差分がアンバランス抑制制御の要否を決定づける所定値より大きく、かつＤ軸電流切替信号が進み力率の無効電流を流す場合、パルス幅補正値θｘとしてパルス幅補正値ＣＴＲＯＬ＿ＮＥＧを、固定パルスパターン生成部１０８の入力端子Ｑ１に対して出力する。このとき、パルス幅補正制御部１０７は、パルス幅補正値θｙとして「０」を、固定パルスパターン生成部１０８の入力端子Ｑ２に対して出力する。

次に、Ｄ軸電流調整電圧制御部１０９の構成を説明する。図７は、実施形態のＤ軸電流調整電圧制御部１０９の構成例を示す図である。図７において、Ｄ軸電流調整電圧制御部１０９は、絶対値回路１３０、比較器１３１、オンディレイ回路１３２、比較器１３３、オンディレイ回路１３４、ラッチ回路１３５、アンド回路１３６、Ｄ軸電流設定回路１３７から１３９、切替スイッチ１４０，１４１、一次遅れ回路１４２、差分演算器１４３及び電圧制御器１４４を備えている。

絶対値回路１３０は、差分演算器１０３から供給される差分値ΔＶＤｉｆｆ３の絶対値を演算し、差分絶対値｜ΔＶＤｉｆｆ３｜を、比較器１３１，１３３に対して出力する。

比較器１３１は、予め設定された閾値ＡＡＲ＿ＶＤＣ＿Ｈと、差分絶対値｜ΔＶＤｉｆｆ３｜とを比較し、差分絶対値｜ΔＶＤｉｆｆ３｜が閾値ＡＡＲ＿ＶＤＣ＿Ｈを超えている場合、「Ｈ」レベルの信号ＤＨをオンディレイ回路１３２に対して出力する。ここで、閾値ＡＡＲ＿ＶＤＣ＿Ｈは、直流電圧基準値ＣＳ＿Ｖ＿Ｒの所定の割合で設定され、例えば直流電圧基準値ＣＳ＿Ｖ＿Ｒの６％である。ここで、閾値ＡＡＲ＿ＶＤＣ＿Ｈは、アンバランス抑制制御を開始する条件を満たすことの判定に利用される閾値である。

オンディレイ回路１３２は、比較器１３１から供給される信号ＤＨの「Ｌ」レベルから「Ｈ」レベルへの立ち上がりを所定の時間ｔ１遅延させて、ラッチ回路１３５のセット端子Ｓに対して出力する。一方、オンディレイ回路１３２は、「Ｈ」レベルから「Ｌ」レベルへの立ち下がりを遅延させない。

比較器１３３は、予め設定された閾値ＡＡＲ＿ＶＤＣ＿Ｌと、絶対値回路１３０からの差分絶対値｜ΔＶＤｉｆｆ３｜とを比較し、差分絶対値｜ΔＶＤｉｆｆ３｜が閾値ＡＡＲ＿ＶＤＣ＿Ｌ未満である場合、信号ＤＬを「Ｈ」レベルとして、オンディレイ回路１３４に対して出力する。ここで、閾値ＡＡＲ＿ＶＤＣ＿Ｌは、アンバランス抑制制御を停止する条件を満たすことの判定に利用される閾値である。閾値ＡＡＲ＿ＶＤＣ＿Ｌは、閾値ＡＡＲ＿ＶＤＣ＿Ｈ未満の数値であり、直流電圧基準値ＣＳ＿Ｖ＿Ｒの所定の割合で設定され、例えば直流電圧基準値ＣＳ＿Ｖ＿Ｒの３％である。なお、閾値ＡＡＲ＿ＶＤＣ＿Ｈと閾値ＡＡＲ＿ＶＤＣ＿Ｌを同一の値にすることを制限しない。

オンディレイ回路１３４は、比較器１３３から供給される信号ＤＬの「Ｌ」レベルから「Ｈ」レベルへの立ち上がりを所定の時間ｔ２遅延させて、ラッチ回路１３５のリセット端子Ｒに対して出力する。一方、オンディレイ回路１３４は、「Ｈ」レベルから「Ｌ」レベルへの立ち下がりを遅延させない。時間ｔ２は、例えば、時間ｔ１より長く設定しても良い。すなわち、差分絶対値｜ΔＶＤｉｆｆ３｜が閾値ＡＡＲ＿ＶＤＣ＿Ｈ以上になってから、差分絶対値｜ΔＶＤｉｆｆ３｜を減少させる制御を開始するまでの時間に対し、差分絶対値｜ΔＶＤｉｆｆ３｜が閾値ＡＡＲ＿ＶＤＣ＿Ｌ未満となってから差分絶対値｜ΔＶＤｉｆｆ３｜を減少する制御を停止するまでの時間を長く設定してもよい。

ラッチ回路１３５は、その出力がアンド回路１３６の第１入力端子に出力される。ここで、比較器１３３、オンディレイ回路１３４及びラッチ回路１３５は、比較器１３１から供給される信号ＤＨと、比較器１３３から供給される信号ＤＬを遅延させることにより、差分絶対値｜ΔＶＤｉｆｆ３｜の判定を遅延させ、短い間隔でラッチ回路１３５が保持状態を変える動作を繰り返すことを抑制し、Ｄ軸電流の電流値の設定の制御を安定化させている。
ここで、ラッチ回路１３５は、アンバランス抑制制御を行う必要がある場合、オンディレイ回路１３２の出力端子からセット端子Ｓに「Ｈ」レベルの信号が供給され、出力端子から「Ｈ」レベルの信号を出力する。ラッチ回路１３５は、アンバランス抑制制御を行う必要がない場合、オンディレイ回路１３４の出力端子からリセット端子Ｒに「Ｈ」レベルの信号が供給され、出力端子から「Ｌ」レベルの信号を出力する。

アンド回路１３６は、第１入力端子にラッチ回路１３５の出力端子Ｑが接続され、第２入力端子に動作条件切替回路１１０（図３）の出力端子から制御信号Ｓ５が供給されている。アンド回路１３６は、２入力の論理積回路である。アンド回路１３６は、出力端子が切替スイッチ１４１の制御端子及びパルス幅補正制御部１０７に接続されている。例えば、制御信号Ｓ５は、コンバータＱ軸電流ＩＣＯＮ＿ＱＦ或いはインバータＱ軸電流ＩＩＮＣ＿ＱＦが所定値未満の場合に「Ｈ」レベルで、動作条件切替回路１１０から供給される。

Ｄ軸電流設定回路１３７は、Ｄ軸電流の電流値として予め決定された所定値、例えば「０」が設定されており、この設定電流値「０」を切替スイッチ１４１の第１入力端子に出力する。Ｄ軸電流設定回路１３７は、切替スイッチ１４１により、上記所定値「０」が選択された場合、Ｄ軸電流の設定値を「０」にする。すなわち、所定値「０」を選択することは、力率「１」に近づくように３レベルコンバータ２１を運転することを意味する。

Ｄ軸電流設定回路１３８は、Ｄ軸電流の電流値として予め決定された所定値、例えば「＋１０％」が設定されており、例えばＤ軸電流の定格電流の＋１０％の設定電流値を切替スイッチ１４０の第１入力端子に対して出力する。上記所定値「＋１０%」は、この数値が選択された場合に、定格電流に対して、遅れの無効電流が「１０％」に近づくように、３レベルコンバータ２１を運転することを意味する。

Ｄ軸電流設定回路１３９は、Ｄ軸電流の電流値として予め決定された所定値、例えば「−１０％」が設定されており、例えばＤ軸電流の定格電流の−１０％の設定電流値を切替スイッチ１４０の第２入力端子に対して出力する。上記所定値「−１０%」は、この数値が選択された場合に、定格電流に対して、進みの無効電流が「１０％」に近づくように、３レベルコンバータ２１を運転することを意味する。

切替スイッチ１４０は、第１入力端子にＤ軸電流設定回路１３８の出力端子が接続され、第２端子にＤ軸電流設定回路１３９の出力端子が接続され、制御端子にＤ軸電流基準信号切替信号が入力され、出力端子が切替スイッチ１４１の第２入力端子に接続されている。切替スイッチ１４０は、Ｄ軸電流基準切替信号が遅れ力率を選択することを示している場合、第１入力端子と出力端子とを接続し、切替スイッチ１４１の第２入力端子に対して、Ｄ軸電流設定回路１３８からのＤ軸電流の定格電流の＋１０％の設定電流値を出力する。一方、切替スイッチ１４０は、Ｄ軸電流基準切替信号が進み力率を選択することを示している場合、第２入力端子と出力端子とを接続し、切替スイッチ１４１の第２入力端子に対して、Ｄ軸電流設定回路１３９からのＤ軸電流の定格電流の−１０％の設定電流値を出力する。
これらＤ軸電流設定回路１３８及び１３９の各々の設定する電流値は、アンバランス抑制制御が行えるものであれば、三相交流電源１０が許容する範囲のいずれの電流値であっても良い。

切替スイッチ１４１は、第１入力端子にＤ軸電流設定回路１３７の出力端子が接続され、第２入力端子に切替スイッチ１４０の出力端子が接続され、制御端子がアンド回路１３６の出力端子に接続されている。切替スイッチ１４１は、制御端子に対してアンド回路１３６から「Ｌ」レベルが入力された場合、第１入力端子と出力端子とを接続する。一方、切替スイッチ１４１は、制御端子にアンド回路１３６から「Ｈ」レベルの制御信号Ｓ１が入力された場合、第２入力端子と出力端子とを接続する。

一次遅れ回路１４２は、切替スイッチ１４１から供給される入力信号に対して、一次遅れの設定電流値ＩＤ＿ＳＶを生成して、差分演算器１４３に出力する。この一次遅れの時定数は、設定値の急変による過渡な応答を招くことを抑制するため、位相指令α＿Ｒによる電圧制御の時定数と同等あるいはそれ以下とする。これにより、アンバランス抑制制御の開始、停止によるＤ軸電流設定値の急変を防止し、３レベルコンバータ２１を安定に動作することができる。なお、一次遅れ回路１４２は、その出力の変化率を制限するレート制限回路にしても良い。

差分演算器１４３は、ＤＱ変換器１０４から供給されるコンバータＤ軸電流ＩＣＯＮ＿ＤＦと一次遅れ回路１４２から供給される設定電流値ＩＤ＿ＳＶを減算し、差分値ΔＩＤｉｆｆ１を生成し、生成した差分値ΔＩＤｉｆｆ１を電圧制御器１４４に対して出力する。この設定電流値ＩＤ＿ＳＶは、一次遅れ回路１４２において生成された、３レベルコンバータ２１に流す無効電流であるＤ軸電流設定値に相当する。

電圧制御器１４４は、例えば、ＰＩ制御器であり、差分演算器１４３から供給される差分値を最小値に近づけるように制御するための直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａを生成し、生成した直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａをコンバータ位相制御部１０６に対して出力する。
アンバランス抑制制御を行うためには、３レベルコンバータ２１が所定の交流入力電流を流すことが必要である。
コンバータＱ軸電流ＩＣＯＮ＿ＱＦは、３レベルコンバータ２１の交流入力電流の有効電流成分であり、基本的に三相交流モータ５００の状態と、３レベル電力変換装置１の損失で電流値が決まる。このため、３レベルコンバータ２１に所定の交流電流を流すためには、無効電流成分であるコンバータＱ軸電流ＩＣＯＮ＿ＤＦを増加させるように制御する必要がある。３レベルコンバータ２１に対する固定パルスパターンの位相調整のための位相指令α＿Ｒの調整だけでは、コンバータＱ軸電流ＩＣＯＮ＿ＤＦを増加させる制御が困難である。
そこで、Ｄ軸電流調整電圧制御部１０９は、アンバランス抑制制御を開始するために必要な条件を判断し、アンバランス抑制制御を開始する条件が成立した場合、制御信号Ｓ１を「Ｈ」レベルとして出力する。さらに、Ｄ軸電流調整電圧制御部１０９は、コンバータＱ軸電流ＩＣＯＮ＿ＤＦと、Ｄ軸電流設定回路１３８またはＤ軸電流設定回路１３９においてＤ軸電流の電流値として予め決定された所定値との差が小さくなるように、直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａを生成し、コンバータ位相制御部１０６に出力する。
これにより、３レベルコンバータ２１のコンデンサ２０１Ｐ及びコンデンサ２０１Ｎの充電電圧は、直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａに対応して、アンバランス抑制制御を実施しない場合に対して変化する。したがって、３レベルコンバータ２１の交流電圧の振幅も、アンバランス抑制制御を実施しない場合に対して変化することで、３レベルコンバータ２１の交流入力電流にあらかじめ定められた無効電力成分が含まれることになる。
なお、３レベルコンバータ２１は、アンバランス抑制制御を実施している場合、コンバータＱ軸電流ＩＣＯＮ＿ＤＦの値が小さいので、零力率近傍で動作することになる。
なお、Ｄ軸電流調整電圧制御部１０９は、アンバランス抑制制御が必要な条件が成立していない場合、直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａの出力を零とする。

次に、動作条件切替回路１１０の構成を説明する。図８は、実施形態の動作条件切替回路１１０の構成例を示す図である。図８において、動作条件切替回路１１０は、絶対値回路１５１、比較器１５２、絶対値回路１５３、比較器１５４及び切替スイッチ１５５を備えている。

絶対値回路１５１は、ＤＱ変換器１０４からのコンバータＱ軸電流ＩＣＯＮ＿ＱＦの絶対値として電流絶対値ＩＣＯＮ＿ＱＦ＿ＡＢＳを演算し、演算結果の電流絶対値ＩＣＯＮ＿ＱＦ＿ＡＢＳを、比較器１５２に対して出力する。

比較器１５２は、絶対値回路１５１から供給される電流絶対値ＩＣＯＮ＿ＱＦ＿ＡＢＳと、予め設定されている所定の第１Ｑ軸電流値とを比較し、電流絶対値ＩＣＯＮ＿ＱＦ＿ＡＢＳが所定の第１Ｑ軸電流値未満の場合、「Ｈ」レベルの制御信号Ｓ５＿１を切替スイッチ１５５の第１入力端子に出力する。所定の第１Ｑ軸電流値とは、アンバランス抑制制御においてＤ軸電流の設定を行うか否かの閾値としての電流値である。

絶対値回路１５３は、ＤＱ変換器１０５からのインバータＱ軸電流ＩＩＮＶ＿ＱＦの絶対値として電流絶対値ＩＩＮＶ＿ＱＦ＿ＡＢＳを演算し、演算結果の電流絶対値ＩＩＮＶ＿ＱＦ＿ＡＢＳを、比較器１５４に対して出力する。

比較器１５４は、絶対値回路１５３から供給される電流絶対値ＩＩＮＶ＿ＱＦ＿ＡＢＳと、予め設定されている所定の第２Ｑ軸電流値とを比較し、電流絶対値ＩＣＯＮ＿ＱＦ＿ＡＢＳが所定の第２Ｑ軸電流値未満の場合、「Ｈ」レベルの制御信号Ｓ５＿２を切替スイッチ１５５の第２入力端子に出力する。所定の第２Ｑ軸電流値とは、アンバランス抑制制御においてＤ軸電流の設定を行うか否かの閾値としての電流値である。

切替スイッチ１５５は、第１入力端子に比較器１５２の出力が接続され、第２入力端子に比較器１５４の出力が接続され、制御端子に対して動作切替信号が供給されている。切替スイッチ１５５は、出力端子にＤ軸電流調整電圧制御部１０９内のアンド回路１３６の第２入力端子が接続されている。切替スイッチ１５５は、制御端子に供給される動作切替信号が例えば「Ｈ」レベルの場合に第１入力端子と出力端子とを接続し、「Ｌ」レベルの場合に第２入力端子と出力端子とを接続する。

ここで、動作切替信号が「Ｈ」レベルの際は、電流絶対値ＩＣＯＮ＿ＱＦ＿ＡＢＳが予め設定されている所定の第１Ｑ軸電流未満である場合に、固定パルスパターンの位相を変化させ、固定パルスパターンの特定パルスのパルス幅の調整を行い、中性点の電圧のアンバランス抑制制御を行うことを示している。一方、動作切替信号が「Ｌ」レベルの際は、電流絶対値ＩＩＮＶ＿ＱＦ＿ＡＢＳが予め設定されている所定の第２Ｑ軸電流値未満の場合に、固定パルスパターンの位相を変化させ、固定パルスパターンの特定パルスのパルス幅の調整を行い、中性点の電圧のアンバランス抑制制御を行うことを示している。
例えば、動作切替信号は、下記の条件の少なくとも何れかにより変化するものであってよい。
・少なくとも１つの３レベルインバータ２２から出力される出力電流の有効電流又はその有効電流の最大値が閾値以上であるか否か。
・複数の３レベルインバータ２２から出力される出力電流の有効電流の合計と、その出力電流の有効電流の平均値と、各々の出力電流の有効電流の最大値の内の少なくとも何れかが閾値以上であるか否か。
・３レベルコンバータ２１が出力する直流電流の電流値に関する値と、３レベルコンバータ２１に入力される入力電流の有効電流に関する値との内の何れかが閾値以上であるか否か。

例えば、上記の各場合について、当該場合における各値が閾値以上である場合には、動作条件切替回路１１０は、３レベルインバータ２２によるアンバランス抑制制御を実施しないように制御する。
動作条件切替回路１１０は、上記の動作切替信号に基づいて制御信号Ｓ５の状態を切替えることにより、動作切替信号により定まる制御指令を制御信号Ｓ５として出力する。
これに応じて、例えば、Ｄ軸電流調整電圧制御部１０９は、３レベルコンバータ２１の無効電流の遅れ又は進みの何れかの位相が選択される。Ｄ軸電流調整電圧制御部１０９は、制御信号Ｓ５を受け、上記で選択された位相の無効電流を３レベルコンバータ２１に流すことを、制御信号Ｓ５に基づいて決定し、その制御指示である直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａをコンバータ位相制御部１０６に送る。コンバータ位相制御部１０６は、固定パルスパターンの位相を制御する位相指令α＿Ｒを制御する。この位相指令α＿Ｒは、固定パルスパターン生成部１０８の演算処理に利用される。

次に、固定パルスパターン生成部１０８の構成を説明する。図９は、実施形態の３レベルコンバータの第１相に対する固定パルスパターン生成部の構成例を示す図である。図９において、固定パルスパターン生成部１０８は、加算器２００〜２０４、減算器２０５〜２０９、加算器２１０〜２１４、加減算器２１５、加算器２１６〜２１８、タイミングパルス信号生成回路２２１〜２３６、オア（ＯＲ）回路２４０〜２４３、ラッチ回路２５１〜２５４を備えている。位相指令α＿Ｒは、コンバータ位相制御部１０６から供給されている。パルス幅補正値θｘ及びθｙは、パルス幅補正制御部１０７から供給されている。位相θａ，θｂ，θｃ，θｄの各々は、後述の図１１に示す固定パルスパターンの各パルスの立ち上がり及び立ち下がりの位置に対応する。位相θａ，θｂ，θｃ，θｄの各々のデータは、固定パルスパターンの各パルスの立ち上がり及び立ち下がりの位置を定めるデータである。位相πのデータは、１８０度を示すデータである。
固定パルスパターン生成部１０８は、これらのデータをパラメータに用いた演算処理を実施する。なお、これらのパラメータは、固定値として予め固定パルスパターン生成部１０８内部に設定されていても良いし、外部から供給されるようにしても良い。なお、３レベルコンバータでは、交流側にゼロ（中性点）レベルの電圧を出力する場合、図２に示すスイッチング素子ＳＷ２とスイッチング素子ＳＷ３の両方をオンすることが行われる場合があるが、本実施形態では説明の単純化のため１方のスイッチング素子をオンするものとして説明している。

加算器２００は、位相指令α＿Ｒと位相πとを加算し、加算結果を位相θ０として、減算器２０５，２０７，２０８、加算器２１４に対して出力する。
加算器２０１は、位相θａと位相指令α＿Ｒとを加算し、加算結果を位相θｐ２として、減算器２０９、加算器２１２及びタイミングパルス信号生成回路２２２に対して出力する。
加算器２０２は、位相θｂと位相指令α＿Ｒとを加算し、加算結果を位相θｐ３として、タイミングパルス信号生成回路２２３、加算器２１３に対して出力する。
加算器２０３は、位相θｃと位相指令α＿Ｒとを加算し、加算結果を位相θ４として、加算器２０４に対して出力する。
加算器２０４は、加算器２０３からの位相θ４とパルス幅補正値θｘとを加算し、加算結果を位相θｐ５として、タイミングパルス信号生成回路２２４に対して出力する。
減算器２０５は、位相θ０から位相θｃを減算し、減算結果を位相θ７として、減算器２０６及び加減算器２１５に対して出力する。
減算器２０６は、位相θ７からパルス幅補正値θｙを減算し、減算結果を位相θｐ６として、タイミングパルス信号生成回路２２５に対して出力する。
減算器２０７は、位相θ０から位相θｂを減算し、減算結果を位相θｐ８として、タイミングパルス信号生成回路２２６、加算器２１６に対して出力する。
減算器２０８は、位相θ０から位相θａを減算し、減算結果を位相θｐ９として、タイミングパルス信号生成回路２２７、加算器２１０、２１７に対して出力する。
減算器２０９は、位相θｐ２から位相θｄを減算し、減算結果を位相θｐ１として、タイミングパルス信号生成回路２２１と加算器２１１とに対して出力する。
加算器２１０は、位相θｐ９と位相θｄとを加算し、加算結果を位相θｐ１０として、タイミングパルス信号生成回路２２８、加算器２１８に対して出力する。
加算器２１１は、位相θｐ１と位相πとを加算し、加算結果を位相θｐ１１として、タイミングパルス信号生成回路２２９に対して出力する。
加算器２１２は、位相θｐ２と位相πとを加算し、加算結果を位相θｐ１２として、タイミングパルス信号生成回路２３０に対して出力する。
加算器２１３は、位相θｐ３と位相πとを加算し、加算結果を位相θｐ１３として、タイミングパルス信号生成回路２３１に対して出力する。
加算器２１４は、位相θ０と位相θｃとパルス幅補正値θｙとを加算し、加算結果を位相θｐ１５として、タイミングパルス信号生成回路２３２に対して出力する。
加減算器２１５は、位相θ７と位相πとを加算し、加算結果からパルス幅補正値θｘを減算し、減算結果をθｐ１６として、タイミングパルス信号生成回路２３３に対して出力する。
加算器２１６は、位相θｐ８と位相πとを加算し、加算結果を位相θｐ１８として、タイミングパルス信号生成回路２３４に対して出力する。
加算器２１７は、位相θｐ９と位相πとを加算し、加算結果を位相θｐ１９として、タイミングパルス信号生成回路２３５に対して出力する。
加算器２１８は、位相θｐ１０と位相πとを加算し、加算結果を位相θｐ２０として、タイミングパルス信号生成回路２３６に対して出力する。ここで、基準位相θｓは、０から２π未満の範囲で周期的に変化する。また、位相θａ、位相θｂ、位相θｃ、位相θｄは、０からπ／２未満の範囲で設定される。

タイミングパルス信号生成回路２２１は、入力される位相θｐ１と基準位相θｓとからタイミングパルス信号Ｐ１を生成し、生成したタイミングパルス信号Ｐ１をラッチ回路２５３のＲ（リセット）端子に対して出力する。
タイミングパルス信号生成回路２２２は、入力される位相θｐ２と基準位相θｓとからタイミングパルス信号Ｐ２を生成し、生成したタイミングパルス信号Ｐ２をＯＲ（オア）回路２４０の第一の入力端子に対して出力する。
タイミングパルス信号生成回路２２３は、入力される位相θｐ３と基準位相θｓとからタイミングパルス信号Ｐ３を生成し、生成したタイミングパルス信号Ｐ３をＯＲ回路２４１の第一の入力端子に対して出力する。
タイミングパルス信号生成回路２２４は、入力される位相θｐ５と基準位相θｓとからタイミングパルス信号Ｐ５を生成し、生成したタイミングパルス信号Ｐ５をＯＲ回路２４０の第二の入力端子に対して出力する。
タイミングパルス信号生成回路２２５は、入力される位相θｐ６と基準位相θｓとからタイミングパルス信号Ｐ６を生成し、生成したタイミングパルス信号Ｐ６をＯＲ回路２４１の第二の入力端子に対して出力する。
タイミングパルス信号生成回路２２６は、入力される位相θｐ８と基準位相θｓとからタイミングパルス信号Ｐ８を生成し、生成したタイミングパルス信号Ｐ６をＯＲ回路２４０の第三の入力端子に対して出力する。
タイミングパルス信号生成回路２２７は、入力される位相θｐ９と基準位相θｓとからタイミングパルス信号Ｐ９を生成し、生成したタイミングパルス信号Ｐ９をＯＲ回路２４１の第三の入力端子に対して出力する。
タイミングパルス信号生成回路２２８は、入力される位相θｐ１０と基準位相θｓとからタイミングパルス信号Ｐ１０を生成し、生成したタイミングパルス信号Ｐ１０をラッチ回路２５３のＳ（セット）端子に対して出力する。
タイミングパルス信号生成回路２２９は、入力される位相θｐ１１と基準位相θｓとからタイミングパルス信号Ｐ１１を生成し、生成したタイミングパルス信号Ｐ１１をラッチ回路２５２のＲ（リセット）端子に対して出力する。
タイミングパルス信号生成回路２３０は、入力される位相θｐ１２と基準位相θｓとからタイミングパルス信号Ｐ１２を生成し、生成したタイミングパルス信号Ｐ１２をＯＲ回路２４２の第一の入力端子に対して出力する。
タイミングパルス信号生成回路２３１は、入力される位相θｐ１３と基準位相θｓとからタイミングパルス信号Ｐ１３を生成し、生成したタイミングパルス信号Ｐ１３をＯＲ回路２４３の第一の入力端子に対して出力する。
タイミングパルス信号生成回路２３２は、入力される位相θｐ１５と基準位相θｓとからタイミングパルス信号Ｐ１５を生成し、生成したタイミングパルス信号Ｐ１５をＯＲ回路２４２の第二の入力端子に対して出力する。
タイミングパルス信号生成回路２３３は、入力される位相θｐ１６と基準位相θｓとからタイミングパルス信号Ｐ１６を生成し、生成したタイミングパルス信号Ｐ１６をＯＲ回路２４３の第二の入力端子に対して出力する。
タイミングパルス信号生成回路２３４は、入力される位相θｐ１８と基準位相θｓとからタイミングパルス信号Ｐ１８を生成し、生成したタイミングパルス信号Ｐ１８をＯＲ回路２４２の第三の入力端子に対して出力する。
タイミングパルス信号生成回路２３５は、入力される位相θｐ１９と基準位相θｓとからタイミングパルス信号Ｐ１９を生成し、生成したタイミングパルス信号Ｐ１９をＯＲ回路２４３の第三の入力端子に対して出力する。
タイミングパルス信号生成回路２３６は、入力される位相θｐ２０と基準位相θｓとからタイミングパルス信号Ｐ２０を生成し、生成したタイミングパルス信号Ｐ２０をラッチ回路２５２のＳ（セット）端子に対して出力する。

ＯＲ回路２４０〜２４３の各々は、入力されるタイミングパルス信号の各々に対する論理和をとる。
ＯＲ回路２４０は、入力されるタイミングパルス信号Ｐ２、Ｐ５及びＰ８の各々からタイミングパルス信号Ｐ１０１を生成し、生成したタイミングパルス信号Ｐ１０１をラッチ回路２５１のＳ（セット）端子に対して出力する。
ＯＲ回路２４１は、入力されるタイミングパルス信号Ｐ３、Ｐ６及びＰ９の各々からタイミングパルス信号Ｐ１０２を生成し、生成したタイミングパルス信号Ｐ１０２をラッチ回路２５１のＲ（リセット）端子に対して出力する。
ＯＲ回路２４２は、入力されるタイミングパルス信号Ｐ１２、Ｐ１５及びＰ１８の各々からタイミングパルス信号Ｐ２０１を生成し、生成したタイミングパルス信号Ｐ２０１をラッチ回路２５４のＳ（セット）端子に対して出力する。
ＯＲ回路２４３は、入力されるタイミングパルス信号Ｐ１３、Ｐ１６及びＰ１９の各々からタイミングパルス信号Ｐ２０２を生成し、生成したタイミングパルス信号Ｐ２０２をラッチ回路２５４のＲ（リセット）端子に対して出力する。

ラッチ回路２５１は、Ｓ（セット）端子に入力されるタイミングパルス信号Ｐ１０１が「Ｈ」レベルとなると、出力端子Ｑから出力されるゲートパルス信号ＧＧＰＣ１を「Ｈ」レベルとし、それを保持する。一方、ラッチ回路２５１は、Ｒ（リセット）端子に入力されるタイミングパルス信号Ｐ１０２が「Ｈ」レベルとなると、出力端子Ｑから出力されるゲートパルス信号ＧＰＣ１を「Ｌ」レベルとし、それを保持する。
ラッチ回路２５２は、Ｓ（セット）端子に入力されるタイミングパルス信号Ｐ２０が「Ｈ」レベルとなると、出力端子Ｑから出力されるゲートパルス信号ＧＰＣ２を「Ｈ」レベルとし、それを保持する。一方、ラッチ回路２５２は、Ｒ（リセット）端子に入力されるタイミングパルス信号Ｐ１１が「Ｈ」レベルとなると、出力端子Ｑから出力されるゲートパルス信号ＧＰＣ２を「Ｌ」レベルとし、それを保持する。
ラッチ回路２５３は、Ｓ（セット）端子に入力されるタイミングパルス信号Ｐ１０が「Ｈ」レベルとなると、出力端子Ｑから出力されるゲートパルス信号ＧＰＣ３を「Ｈ」レベルとし、それを保持する。一方、ラッチ回路２５３は、Ｒ（リセット）端子に入力されるタイミングパルス信号Ｐ１が「Ｈ」レベルとなると、出力端子Ｑから出力されるゲートパルス信号ＧＰＣ３を「Ｌ」レベルとし、それを保持する。
ラッチ回路２５４は、Ｓ（セット）端子に入力されるタイミングパルス信号Ｐ２０１が「Ｈ」レベルとなると、出力端子Ｑから出力されるゲートパルス信号ＧＰＣ４を「Ｈ」レベルとし、それを保持する。一方、ラッチ回路２５４は、Ｒ（リセット）端子に入力されるタイミングパルス信号Ｐ２０２が「Ｈ」レベルとなると、出力端子Ｑから出力されるゲートパルス信号ＧＰＣ４を「Ｌ」レベルとし、それを保持する。

上述したように、ラッチ回路２５１は、ゲートパルス信号ＧＰＣ１を、３レベルコンバータ２１の第１相の第１スイッチング素子ＳＷ１を駆動する図示されないゲートドライブ回路に出力する。
ラッチ回路２５２は、ゲートパルス信号ＧＰＣ２を、３レベルコンバータ２１の第１相の第２スイッチング素子ＳＷ２を駆動する図示されないゲートドライブ回路に出力する。
ラッチ回路２５３は、ゲートパルス信号ＧＰＣ３を、３レベルコンバータ２１の第１相の第３スイッチング素子ＳＷ３を駆動する図示されないゲートドライブ回路に出力する。
ラッチ回路２５４は、ゲートパルス信号ＧＰＣ４を、３レベルコンバータ２１の第１相の第４スイッチング素子ＳＷ４を駆動する図示されないゲートドライブ回路に出力する。

上述した図９は、実施形態の３レベルコンバータ２１の第１相に対するゲートパルス信号ＧＰＣ１〜ＧＰＣ４を生成する固定パルスパターン生成部１０８の構成例を示している。図９には図示しないが、３レベルコンバータ２１の第１相に対し、位相が１２０°ずれた第２相、位相が２４０°ずれた第３相の各々に対するゲートパルス信号ＧＰＣ１〜ＧＰＣ４を生成する構成も固定パルスパターン生成部１０８には備えられている。上記第２相に対してゲートパルス信号を生成する構成は、供給されている位相指令α＿Ｒに位相２π／３を加算した位相指令α＿Ｒ＋２π／３が供給されることにより、第２相に対するゲートパルス信号ＧＰＣ１〜ＧＰＣ４を生成する。上記第３相に対してゲートパルス信号を生成する構成は、供給されている位相指令α＿Ｒに位相４π／３を加算した位相指令α＿Ｒ＋４π／３が供給されることにより、第３相に対するゲートパルス信号ＧＰＣ１〜ＧＰＣ４を生成する。

次に、タイミングパルス信号生成回路２２１〜２３６の構成を説明する。図１０は、実施形態のタイミングパルス信号生成回路２２０の構成例を示す図である。図１０のタイミングパルス信号生成回路２２０は、タイミングパルス信号生成回路２２１〜２３６の構成例を説明する代表回路である。図１０において、タイミングパルス信号生成回路２２０は、角度正規化回路３００、比較器３１０、ワンショットパルス回路３１１を備えている。ここで、位相θｐｎは、タイミングパルス信号生成回路２２１の場合に減算器２０９から供給される位相θｐ１であり、タイミングパルス信号生成回路２２２の場合に加算器２０１から供給される位相θｐ２であり、タイミングパルス信号生成回路２２３の場合に加算器２０２から供給される位相θｐ３であり、タイミングパルス信号生成回路２２４の場合に加算器２０４から供給される位相θｐ５であり、タイミングパルス信号生成回路２２５の場合に減算器２０６から供給される位相θｐ６であり、タイミングパルス信号生成回路２２６の場合に減算器２０７から供給される位相θｐ８であり、タイミングパルス信号生成回路２２７の場合に減算器２０８から供給される位相θｐ９であり、タイミングパルス信号生成回路２２８の場合に加算器２１０から供給される位相θｐ１０である。位相θｐｎは、タイミングパルス信号生成回路２２９の場合に加算器２１１から供給される位相θｐ１１であり、タイミングパルス信号生成回路２３０の場合に加算器２１２から供給される位相θｐ１２であり、タイミングパルス信号生成回路２３１の場合に加算器２１３から供給される位相θｐ１３であり、タイミングパルス信号生成回路２３２の場合に加算器２１４から供給される位相θｐ１５であり、タイミングパルス信号生成回路２３３の場合に加減算器２１５から供給される位相θｐ１６であり、タイミングパルス信号生成回路２３４の場合に加算器２１６から供給される位相θｐ１８であり、タイミングパルス信号生成回路２３５の場合に加算器２１７から供給される位相θｐ１９であり、タイミングパルス信号生成回路２３６の場合に加算器２１８から供給される位相θｐ２０である。

また、位相θｎは、タイミングパルス信号生成回路２２１〜２３６の各々から供給されるθｐ１〜θｐ２０のそれぞれが正規化された、位相θ１〜θ２０を示している。

タイミングパルス信号Ｐｎは、タイミングパルス信号生成回路２２１の場合にラッチ回路２５３のＲ（リセット）端子に出力されるタイミングパルス信号Ｐ１であり、タイミングパルス信号生成回路２２２の場合にＯＲ回路２４０の第一の入力端子に出力されるタイミングパルス信号Ｐ２であり、タイミングパルス信号生成回路２２３の場合にＯＲ回路２４１の第一の入力端子に出力されるタイミングパルス信号Ｐ３であり、タイミングパルス信号生成回路２２４の場合にＯＲ回路２４０の第二の入力端子に出力されるタイミングパルス信号Ｐ５であり、タイミングパルス信号生成回路２２５の場合にＯＲ回路２４１の第二の入力端子に出力されるタイミングパルス信号Ｐ６であり、タイミングパルス信号生成回路２２６の場合にＯＲ回路２４０の第三の入力端子に出力されるタイミングパルス信号Ｐ８であり、タイミングパルス信号生成回路２２７の場合にＯＲ回路２４１の第三の入力端子に出力されるタイミングパルス信号Ｐ９であり、タイミングパルス信号生成回路２２８の場合にラッチ回路２５３のＳ（セット）端子に出力されるタイミングパルス信号Ｐ１０である。タイミングパルス信号Ｐｎは、タイミングパルス信号生成回路２２９の場合にラッチ回路２５２のＲ（リセット）端子に出力されるタイミングパルス信号Ｐ１１であり、タイミングパルス信号生成回路２３０の場合にＯＲ回路２４２の第一の入力端子に出力されるタイミングパルス信号Ｐ１２であり、タイミングパルス信号生成回路２３１の場合にＯＲ回路２４３の第一の入力端子に出力されるタイミングパルス信号Ｐ１３であり、タイミングパルス信号生成回路２３２の場合にＯＲ回路２４２の第二の入力端子に出力されるタイミングパルス信号Ｐ１５であり、タイミングパルス信号生成回路２３３の場合にＯＲ回路２４３の第二の入力端子に出力されるタイミングパルス信号Ｐ１６であり、タイミングパルス信号生成回路２３４の場合にＯＲ回路２４２の第三の入力端子に出力されるタイミングパルス信号Ｐ１８であり、タイミングパルス信号生成回路２３５の場合にＯＲ回路２４３の第三の入力端子に出力されるタイミングパルス信号Ｐ１９であり、タイミングパルス信号生成回路２３６の場合にラッチ回路２５２のＳ（セット）端子に出力されるタイミングパルス信号Ｐ２０である。

角度正規化回路３００は、位相θｐｎを０以上かつ２π未満の範囲に含まれる位相の値とする正規化処理を行い、正規化の結果として位相θｎを比較器３１０に対して出力する。
比較器３１０は、角度正規化回路３００からの位相θｎと基準位相θｓとを入力し、位相θｎが基準位相θｓ以下の場合、「Ｈ」レベルの信号をワンショットパルス回路３１１に対して出力する。比較器３１０は、位相θｎが基準位相θｓを超える場合、「Ｌ」レベルの信号をワンショットパルス回路３１１に対して出力する。

ワンショットパルス回路３１１は、比較器３１０からの信号が「Ｈ」レベルとなった場合、所定の幅のワンショットパルスを生成し、生成したワンショットパルスをタイミングパルス信号Ｐｎとして出力する。ワンショットパルス回路３１１のワンショット信号のパルス幅は、図９に示されるラッチ回路２５１〜２５４がセットされ、あるいはリセットされるために必要な信号幅を有するものとする。

次に、角度正規化回路３００は、比較器３０１、比較器３０２、位相設定回路３０３、スイッチ３０４、３０５、加減算器３０６を備えている。
比較器３０１は、供給されるθｐｎが負の値である場合、スイッチ３０４の制御端子に「Ｈ」レベルの制御信号Ｓ１０１を出力する。一方、比較器３０１は、供給されるθｐｎが位相「０」以上である場合、スイッチ３０４の制御端子に「Ｌ」レベルの制御信号Ｓ１０１を出力する。
比較器３０２は、供給されるθｐｎが位相「２π」以上である場合、スイッチ３０５の制御端子に「Ｈ」レベルの制御信号Ｓ１０２を出力する。比較器３０２は、供給されるθｐｎが位相「２π」未満である場合、スイッチ３０５の制御端子に「Ｌ」レベルの制御信号Ｓ１０２を出力する。
位相設定回路３０３は、スイッチ３０４及び３０５の各々入力端子に対して、予め設定されている位相「２π」をそれぞれ出力する。

スイッチ３０４は、制御端子に接続される比較器３０１からの制御信号Ｓ１０１が「Ｈ」レベルとなると、入力端子と出力端子とを接続し、位相設定回路３０３からの位相「２π」を加減算器３０６に対して出力する。一方、スイッチ３０４は、制御端子に接続される比較器３０１からの制御信号Ｓ１０１が「Ｌ」レベルの場合、位相「０」を加減算器３０６に対して出力する。
スイッチ３０５は、制御端子に接続される比較器３０２からの制御信号Ｓ１０２が「Ｈ」レベルとなると、入力端子と出力端子とを接続し、位相設定回路３０３からの位相「２π」を加減算器３０６に対して出力する。一方、スイッチ３０５は、制御端子に接続される比較器３０２からの制御信号Ｓ１０２が「Ｌ」レベルの場合、位相「０」を加減算器３０６に対して出力する。
加減算器３０６は、位相θｐｎに対してスイッチ３０４から出力される位相を加算し、かつスイッチ３０５から出力される位相を減算し、演算結果をθｎとして比較器３１０へ出力する。

次に、固定パルスパターンの特定パルスのパルス幅の調整について、図３、図９、図１０及び図１１を用いて説明する。ここで、図１１は、実施形態の３レベルコンバータ２１に供給するゲートパルス信号の位相及び特定パルスのパルス幅の調整を行う制御を説明するための図である。図１１においては、基準位相θｓに対して位相指令α＿Ｒ分遅らせて、３レベルコンバータ２１のアンバランス抑制制御を行う場合を説明する。図１１中の（ａ）〜（ｆ）の各波形を示すグラフの横軸は交流の基本周波数の概略一周期分の範囲を示し、この横軸の単位は位相（または時間）である。図１１中の（ｃ）〜（ｆ）において、θＤは、デッドタイムｔＤを位相に換算した数値である。このデッドタイムｔＤは、３レベルコンバータ２１の第１スイッチング素子ＳＷ１から第４スイッチング素子ＳＷ４の全てが同時にオン状態とならないように、オン状態のスイッチング素子がオフ状態となるまで、他のスイッチング素子をオン状態にさせないための時間を示している。

図１１中の（ａ）は、変圧器１１からレグ６００に対して供給される交流電圧Ｖｓの第１相の基本波の波形を示している。図１１中の（ａ）に示されるグラフの縦軸は電圧値である。
図１１中の（ａ）に示す波形は正規化したものである。
図１１中の（ｂ）は、３レベルコンバータ２１が出力する交流電圧Ｖｃの第１相の基本波の波形を示している。例えば、図１１中の（ｂ）に示す交流電圧Ｖｃの波形は、所定のＤ軸電流が流れる位相に固定パルスパターンの位相が調整され、交流電圧Ｖｓに対して３レベルコンバータ２１の基本波Ｖｃの位相が遅れている。本実施形態の３レベルコンバータ２１は、アンバランス抑制制御が働く場合に、３レベルコンバータ２１に強制的に無効電流を流す。

３レベルコンバータ２１の稼働状態には、アンバランス抑制制御を実施しない通常動作による稼働と、アンバランス抑制制御を実施する稼働が含まれる。３レベルコンバータ２１が通常動作で稼働する場合について説明する。この場合には、コンデンサ２０２Ｎの充電電圧とコンデンサ２０２Ｐの充電電圧とのバランスが取れている。上記の場合には、コンデンサ２０２Ｎの充電電圧とコンデンサ２０２Ｐの充電電圧がアンバランス抑制制御を必要としない程度に近い同等の電圧である場合が含まれる。上記の場合には、コンデンサ２０２Ｎ及びコンデンサ２０２Ｐの各々の充電電圧の差分絶対値｜ΔＶＤｉｆｆ３｜が閾値ＡＡＲ＿ＶＤＣ＿Ｈ未満である。このとき、Ｄ軸電流調整電圧制御部１０９は、動作条件切替回路１１０の判定結果を示す制御信号Ｓ５の信号レベルに関係なく、強制的に無効電流を流すように直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａを「０」として、コンバータ位相制御部１０６に対して出力する。

これにより、コンバータ位相制御部１０６は、固定パルスパターン生成部１０８に対して、直流電圧帰還ＶＤＣ＿Ｆと、予め設定された直流電圧基準値ＣＳ＿Ｖ＿Ｒとの差分が少なくなるような位相指令α＿Ｒを出力する。
Ｄ軸電流調整電圧制御部１０９は、差分絶対値｜ΔＶＤｉｆｆ３｜が閾値ＡＡＲ＿ＶＤＣ＿Ｈ以下で供給されるため、制御信号Ｓ１を「Ｌ」レベルとしてパルス幅補正制御部１０７に対して出力する。
このため、パルス幅補正制御部１０７は、パルス幅補正値θｘまたはθｙの各々を「０」として固定パルスパターン生成部１０８に対して出力する。

固定パルスパターン生成部１０８は、パルス幅補正値θｘまたはθｙの各々が「０」で供給されるため、固定パルスパターンの変化点の位置を規定する位相θａ、θｂ、θｃ、θｄ及びπの各々のデータに基づき、予め設定されたパルス幅の特定パルスＰＬ１及びＰＬ２を有するゲートパルス信号Ｇ１及びＧ２の各々を生成する。すなわち、固定パルスパターン生成部１０８は、図１１中の（ｃ）及び（ｆ）の各々のゲートパルス信号Ｇ１、Ｇ４それぞれの特定パルスＰＬ１、ＰＬ２のパルス幅が、パルス幅補正値θｘまたはθｙの各々によって補正されない予め設定された固定パルスパターンのパルス幅で、３レベルコンバータ２１に対して出力する。上記補正されない状態の特定パルスＰＬ１及びＰＬ２のパルス幅は、図１１中の（ｃ）及び（ｆ）において破線で示されたパルス幅である。

まず、図１１中の（ｃ）は、レグ６００の第１スイッチング素子ＳＷ１のゲートに与えられるゲートパルス信号Ｇ１を示し、その縦軸が電圧である。図１１中の（ｃ）のゲートパルス信号Ｇ１は、固定パルスパターン生成部１０８において以下の様なパターンとして生成され、第１スイッチング素子ＳＷ１のゲートに供給される。すなわち、ゲートパルス信号Ｇ１は、固定パルスパターン生成部１０８により、位相θ２に対応したタイミングパルス信号Ｐ２により立ち上がり、位相θ３に対応したタイミングパルス信号Ｐ３により立ち下がり、位相θ４に対応したタイミングパルス信号Ｐ４により立ち上がり、位相θ７に対応したタイミングパルス信号Ｐ７により立ち下がり、位相θ８に対応したタイミングパルス信号Ｐ８により立ち上がり、位相θ９に対応したタイミングパルス信号Ｐ９により立ち下がるパルス列として生成される。

ここで、固定パルスパターン生成部１０８は、位相θ２、θ３、θ４、θ７、θ８及びθ９の各々と、基準位相θｓとを比較し、タイミングパルス信号Ｐ２、Ｐ３、Ｐ５、Ｐ６、Ｐ８、Ｐ９それぞれを生成する。タイミングパルス信号Ｐ５は、パルス幅補正値θｘが「０」であるため、位相θ４と基準位相θｓとの比較により生成されている。タイミングパルス信号Ｐ６は、パルス幅補正値θｙが「０」であるため、位相θ７と基準位相θｓとの比較により生成されている。固定パルスパターン生成部１０８は、タイミングパルス信号Ｐ２、Ｐ５及びＰ８の各々を、ラッチ回路２５１のセット端子Ｓへ供給し、タイミングパルス信号Ｐ３、Ｐ６及びＰ９の各々を、ラッチ回路２５１のリセット端子Ｒへ供給することで、ゲートパルス信号Ｇ１を生成している。
ここで、タイミングパルス信号Ｐｎにより立ち上がるとは、タイミングパルス信号Ｐｎが「Ｌ」レベルから「Ｈ」レベルへ変化するタイミングに同期して立ち上がることである。タイミングパルス信号Ｐｍにより立ち下がるとは、タイミングパルス信号Ｐｍが「Ｌ」レベルから「Ｈ」レベルへ変化するタイミングに同期して立ち下がることである。以下の各タイミングパルス信号によるゲートパルス信号それぞれの立ち上がり及び立ち下がりの説明も同様である。

図１１中の（ｄ）は、レグ６００の第２スイッチング素子ＳＷ２のゲートに与えられるゲートパルス信号Ｇ２を示し、その縦軸が電圧である。図１１中の（ｄ）において、ゲートパルス信号Ｇ２は、固定パルスパターン生成部１０８において、位相θ１から位相θ２０を算出する周期の直前の周期の位相θ２０に対応したタイミングパルス信号Ｐ２０により立ち上がり、位相θ１１に対応したタイミングパルス信号Ｐ１１により立ち下がる。ここで、固定パルスパターン生成部１０８は、位相θ２０及びθ１１の各々と、基準位相θｓとを比較し、タイミングパルス信号Ｐ２０、Ｐ１１それぞれを生成する。固定パルスパターン生成部１０８は、タイミングパルス信号Ｐ２０を、ラッチ回路２５２のセット端子Ｓへ供給し、タイミングパルス信号Ｐ１１を、ラッチ回路２５２のリセット端子Ｒへ供給することで、ゲートパルス信号Ｇ２を生成している。

図１１中の（ｅ）は、レグ６００の第３スイッチング素子ＳＷ３のゲートに与えられるゲートパルス信号Ｇ３を示し、その縦軸が電圧である。図１１中の（ｅ）において、ゲートパルス信号Ｇ３は、固定パルスパターン生成部１０８において、位相θ１０に対応したタイミングパルス信号Ｐ１０により立ち上がり、次の周期の位相θ１に立ち下がる。ここで、固定パルスパターン生成部１０８は、位相θ１及びθ１０の各々と、基準位相θｓとを比較し、タイミングパルス信号Ｐ１、Ｐ１０それぞれを生成する。固定パルスパターン生成部１０８は、タイミングパルス信号Ｐ１０を、ラッチ回路２５３のセット端子Ｓへ供給し、タイミングパルス信号Ｐ１を、ラッチ回路２５３のリセット端子Ｒへ供給することで、ゲートパルス信号Ｇ３を生成している。

図１１中の（ｆ）は、レグ６００の第４スイッチング素子ＳＷ４のゲートに与えられるゲートパルス信号Ｇ４を示し、その縦軸が電圧である。図１１中の（ｆ）のゲートパルス信号Ｇ４は、固定パルスパターン生成部１０８において、以下の様なパターンとして生成され、第４スイッチング素子Ｗ４のゲートに供給される。すなわち、ゲートパルス信号Ｇ４は、固定パルスパターン生成部１０８により、位相θ１２に対応したタイミングパルス信号Ｐ１２により立ち上がり、位相θ１３に対応したタイミングパルス信号Ｐ１３により立ち下がり、位相θ１４に対応したタイミングパルス信号Ｐ１４により立ち上がり、位相θ１７に対応したタイミングパルス信号Ｐ１７により立ち下がり、位相θ１８に対応したタイミングパルス信号Ｐ１８により立ち上がり、位相θ１９に対応したタイミングパルス信号Ｐ１９により立ち下がるパルス列として生成される。ここで、固定パルスパターン生成部１０８は、位相θ１２、θ１３、θ１４、θ１７、θ１８及びθ１９の各々と、基準位相θｓとを比較し、タイミングパルス信号Ｐ１２、Ｐ１３、Ｐ１５、Ｐ１６、Ｐ１８、Ｐ１９それぞれを生成する。タイミングパルス信号Ｐ１５は、パルス幅補正値θｙが「０」であるため、位相θ１４と基準位相θｓとの比較により生成されている。タイミングパルス信号Ｐ１６は、パルス幅補正値θｘが「０」であるため、位相θ１７と基準位相θｓとの比較により生成されている。固定パルスパターン生成部１０８は、タイミングパルス信号Ｐ１２、Ｐ１５及びＰ１８の各々を、ラッチ回路２５４のセット端子Ｓへ供給し、タイミングパルス信号Ｐ１３、Ｐ１６及びＰ１９の各々を、ラッチ回路２５４のリセット端子Ｒへ供給することで、ゲートパルス信号Ｇ４を生成している。

次に、３レベルコンバータ２１がアンバランス抑制制御の稼働の場合、コンバータ制御部１００において、以下の制御が行われる。以下の説明において、図１１中の（ｄ）及び（ｅ）の各々のゲートパルス信号Ｇ２、Ｇ３のそれぞれは、上述したコンデンサ２０２Ｎの充電電圧とコンデンサ２０２Ｐの充電電圧とが同等の通常動作の場合と同一のため、説明を省略する。

まず、コンデンサ２０２Ｎの充電電圧がコンデンサ２０２Ｐの充電電圧より高い電圧であり、コンバータＱ軸電流が所定値未満であり、Ｄ軸電流基準切替信号が「Ｌ」レベルとなっており、Ｄ軸電流の設定値を「＋１０％」にすることが選択されている（遅れ力率）場合のアンバランス抑制制御について説明する。
コンデンサ２０２Ｎ及びコンデンサ２０２Ｐの各々の充電電圧の絶対差分値｜ＶＤｉｆｆ３｜が閾値ＡＡＲ＿ＶＤＣ＿Ｈ以上である場合、コンデンサ２０２Ｎとコンデンサ２０２Ｐの充放電制御を行い充電電圧のアンバランス抑制制御を行う必要がある。動作条件切替回路１１０は、コンバータＱ軸電流ＩＣＯＮ＿ＤＦが無効電流を流す必要があるほど少ないか否かの判定結果を示す制御信号Ｓ５をＤ軸電流調整電圧制御部１０９に対して出力する。
このとき、Ｄ軸電流調整電圧制御部１０９は、コンデンサ２０２Ｎ及びコンデンサ２０２Ｐの各々の充電電圧の絶対差分値｜ＶＤｉｆｆ３｜が閾値ＡＡＲ＿ＶＤＣ＿Ｈ以上であり、かつ制御信号Ｓ５が「Ｈ」レベルで無効電流を流す必要がある場合にあたり、強制的に設定値に従い「＋１０％」の無効電流を流す直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａを、コンバータ位相制御部１０６に対して出力する。

これにより、コンバータ位相制御部１０６は、固定パルスパターン生成部１０８に対して、直流電圧帰還ＶＤＣ＿Ｆと、予め設定された直流電圧基準値ＣＳ＿Ｖ＿Ｒに直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａを加算した値との差分が少なくなるような位相指令α＿Ｒを出力する。
ここで、Ｄ軸電流の設定値を「＋１０％」にすることが選択されている（遅れ力率）場合、直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａは負の値となる。
Ｄ軸電流調整電圧制御部１０９は、閾値ＡＡＲ＿ＶＤＣ＿Ｈを超える差分絶対値｜ΔＶＤｉｆｆ３｜が供給されるため、制御信号Ｓ１を「Ｈ」レベルとしてパルス幅補正制御部１０７に対して出力する。
このとき、コンデンサ２０２Ｎの充電電圧とコンデンサ２０２Ｐの充電電圧との差分値ＶＤｉｆｆ３が０以上である。パルス幅補正制御部１０７は、差分値ＶＤｉｆｆ３が０以上であるため、「０」以外のパルス幅補正値θｘを固定パルスパターン生成部１０８の入力端子Ｑ１に対して出力し、かつ「０」であるパルス幅補正値θｙを固定パルスパターン生成部１０８の入力端子Ｑ２に対して出力する。

このとき、パルス幅補正制御部１０７において、スイッチ１１９は、その制御端子に対して「Ｈ」レベルの制御信号Ｓ３が供給されているため、入力端子と出力端子との間を電気的に接続する。これにより、電圧制御器１１７からのパルス幅補正値ＣＴＲＯＬは、切替スイッチ１２１の第１入力端子及び切替スイッチ１２２の第２入力端子に供給される。一方、スイッチ１２０は、制御端子に対して「Ｌ」レベルの制御信号Ｓ４が供給されているため、入力端子と出力端子とを開放した状態とする。これにより、−１乗算回路１１８からのパルス幅補正値ＣＴＲＯＬ＿ＮＥＧは、切替スイッチ１２２の第１入力端子及び切替スイッチ１２１の第２入力端子に供給されない。

切替スイッチ１２１及び１２２の各々は、それぞれの制御端子に「Ｌ」レベルのＤ軸電流基準切替信号が供給されているため、それぞれ第１入力端子と出力端子との間を電気的に接続する。この結果、固定パルスパターン生成部１０８の入力端子Ｑ１に対して、パルス幅補正値ＣＴＲＯＬがパルス幅補正値θｘとして供給される。

ここで、特定パルスである特定パルスＰＬ１は、パルス幅の制御が成されない場合、位相θ４に対応したタイミングパルス信号Ｐ５により立ち上がり、位相θ７に対応したタイミングパルス信号Ｐ６により立ち下がり、位相θ８に対応したタイミングパルス信号Ｐ８により立ち上がり、位相θ９に対応したタイミングパルス信号Ｐ９により立ち下がる。
しかしながら、固定パルスパターン生成部１０８は、パルス幅補正制御部１０７から「０」以外のパルス幅補正値θｘが供給された場合、特定パルスＰＬ１のパルス幅を補正するため、特定パルスＰＬ１を位相θ４をパルス幅補正値θｘで調整した位相θ５によるタイミングパルス信号Ｐ５により立ち上がらせ、立ち上がりの位相を遅らせる。この場合、コンデンサ２０２Ｐから放電が行われる期間が短くなる。

ここで、特定パルスである特定パルスＰＬ２は、パルス幅の制御がされない場合、位相θ１４に対応したタイミングパルス信号Ｐ１５により立ち上がり、位相θ１７に対応したタイミングパルス信号Ｐ１６により立ち下がり、位相θ１８に対応したタイミングパルス信号Ｐ１８により立ち上がり、位相θ１９に対応したタイミングパルス信号Ｐ１９により立ち下がる。
しかしながら、固定パルスパターン生成部１０８は、パルス幅補正制御部１０７から「０」以外のパルス幅補正値θｘが供給された場合、特定パルスＰＬ２のパルス幅を補正するため、パルス幅補正値θｘにより位相θ１７を調整した位相θ１６によるタイミングパルス信号Ｐ１６により立ち下がらせ、立ち下がりの位相を早める。この場合、コンデンサ２０２Ｎに対する充電が行われる期間が短くなる。

ここで、第２スイッチング素子ＳＷ２は、位相θ１９に対して位相θD遅延し、ゲートパルス信号Ｇ２が「Ｈ」レベルで印加されてオン状態となり、位相θ１２より位相θD早いタイミングで、ゲートパルス信号Ｇ２が「Ｌ」レベルで印加されてオフ状態となっている。第３スイッチング素子ＳＷ３は、位相θ２より位相θD早いタイミングで、ゲートパルス信号Ｇ３が「Ｌ」レベルで印加されてオフ状態となり、位相θ２より位相θD遅延し、ゲートパルス信号Ｇ３が「Ｈ」で印加されてオンとなっている。

ゲートパルス信号ＧＰＣ１の特定パルスである特定パルスＰＬ１が第１スイッチング素子ＳＷ１のゲートに対して与えられている場合、交流端子から３レベルコンバータ２１に流れる電流が負である期間にコンデンサ２０２Ｐの放電が行われ、交流端子から３レベルコンバータ２１に流れる電流が正である期間にコンデンサ２０２Ｐの充電が行われる。

同様に、ゲートパルス信号ＧＰＣ４の特定パルスＰＬ２が第４スイッチング素子ＳＷ４のゲートに対して与えられている場合、交流端子から３レベルコンバータ２１に流れる電流が正である期間にコンデンサ２０２Ｎの放電が行われ、交流端子から３レベルコンバータ２１に流れる電流が負である期間にコンデンサ２０２Ｎの充電が行われる。

このため、３レベルコンバータ２１が遅れの零力率近傍で動作している場合は、上述したように、固定パルスパターン生成部１０８は、「０」以外のパルス幅補正値θｘが供給された場合、特定パルスＰＬ１の立ち上がりタイミングを、位相θ４から位相θ５にパルス幅補正値θｘ分遅らせて、第１スイッチング素子ＳＷ１がオンするタイミングを遅らせ、特定パルスＰＬ１のパルス幅を短くすることでコンデンサ２０２Ｐが放電する期間を短くする。固定パルスパターン生成部１０８は、パルス幅補正値θｘが大きくなるほど、特定パルスＰＬ１の立ち上がりタイミングを遅らせる位相を大きくする。これにより、コンデンサ２０２Ｐの放電時間が短縮され、コンデンサ２０２Ｐの充電電圧が上昇する状態になる。

固定パルスパターン生成部１０８は、「０」以外のパルス幅補正値θｘが供給された場合、特定パルスＰＬ２のパルスの立ち下がりタイミングを早めて、第４スイッチング素子ＳＷ４をオフ状態に制御するタイミングを早める。固定パルスパターン生成部１０８は、パルス幅補正値θｘの数値が大きくなるほど、特定パルスＰＬ２の立ち下がりタイミングを早める位相を大きくする。これにより、コンデンサ２０２Ｎの充電時間が短縮され、コンデンサ２０２Ｎの充電電圧が低下する状態になる。

次に、コンデンサ２０２Ｐの充電電圧がコンデンサ２０２Ｎの充電電圧より高い電圧であり、コンバータＱ軸電流が所定値未満であり、Ｄ軸電流基準切替信号が「Ｌ」レベルとなっており、Ｄ軸電流の設定値を「＋１０％」にすることが選択されている（遅れ力率）場合のアンバランス抑制制御について説明する。
コンデンサ２０２Ｐ及びコンデンサ２０２Ｎの各々の充電電圧の絶対差分値｜ＶＤｉｆｆ３｜が閾値ＡＡＲ＿ＶＤＣ＿Ｈ以上である場合、コンデンサ２０２Ｎとコンデンサ２０２Ｐの充放電制御を行い充電電圧のアンバランス抑制制御を行う必要がある。動作条件切替回路１１０は、コンバータＱ軸電流ＩＣＯＮ＿ＤＦが無効電流を流す必要があるほど少ないか否かの判定結果を示す制御信号Ｓ５をＤ軸電流調整電圧制御部１０９に対して出力する。
このとき、Ｄ軸電流調整電圧制御部１０９は、すでに説明したコンデンサ２０２Ｎの充電電圧がコンデンサ２０２Ｐの充電電圧より高い電圧である場合と同様に、強制的に設定値に従い「＋１０％」の無効電流を流す直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａを、コンバータ位相制御部１０６に対して出力する。

これにより、コンバータ位相制御部１０６は、固定パルスパターン生成部１０８に対して、直流電圧帰還ＶＤＣ＿Ｆと、予め設定された直流電圧基準値ＣＳ＿Ｖ＿Ｒに直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａを加算した値との差分が少なくなるような位相指令α＿Ｒを出力する。
ここで、Ｄ軸電流の設定値を「＋１０％」にすることが選択されている（遅れ力率）場合、直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａは負の値となる。
Ｄ軸電流調整電圧制御部１０９は、閾値ＡＡＲ＿ＶＤＣ＿Ｈを超える差分絶対値｜ΔＶＤｉｆｆ３｜が供給されるため、制御信号Ｓ１を「Ｈ」レベルとしてパルス幅補正制御部１０７に対して出力する。
ここで、コンデンサ２０２Ｎの充電電圧とコンデンサ２０２Ｐの充電電圧との差分値ＶＤｉｆｆ３が０未満である。このため、パルス幅補正制御部１０７は、「０」であるパルス幅補正値θｘを固定パルスパターン生成部１０８の入力端子Ｑ１に対して出力し、かつ「０」以外のパルス幅補正値θｙを固定パルスパターン生成部１０８の入力端子Ｑ２に対して出力する。
このとき、パルス幅補正制御部１０７において、スイッチ１１９は、その制御端子に対して「Ｌ」レベルの制御信号Ｓ３が供給されているため、入力端子と出力端子とを開放状態とする。これにより、電圧制御器１１７からのパルス幅補正値ＣＴＲＯＬは、切替スイッチ１２１の第１入力端子及び切替スイッチ１２２の第２入力端子に供給されない。一方、スイッチ１２０は、制御端子に対して「Ｌ」レベルの制御信号Ｓ４が供給されるため、入力端子と出力端子との間を電気的に接続状態とする。これにより、−１乗算回路１１８からのパルス幅補正値ＣＴＲＯＬ＿ＮＥＧは、切替スイッチ１２２の第１入力端子及び切替スイッチ１２１の第２入力端子に供給される。

切替スイッチ１２１及び１２２の各々は、制御端子に「Ｈ」レベルのＤ軸電流基準切替信号が供給されているため、それぞれ第２入力端子と出力端子との間を電気的に接続する。この結果、固定パルスパターン生成部１０８の入力端子Ｑ２に対して、パルス幅補正値ＣＴＲＯＬ＿ＮＥＧがパルス幅補正値θｙとして供給される。

ここで、固定パルスパターン生成部１０８は、パルス幅補正制御部１０７から「０」以外のパルス幅補正値θｙが供給された場合、特定パルスＰＬ１のパルス幅を補正するため、特定パルスＰＬ１を位相θ７をパルス幅補正値θｙで調整した位相θ６によるタイミングパルス信号Ｐ６により立ち下がらせ、立ち下がりの位相を進める。この場合、コンデンサ２０２Ｐから充電が行われる期間が短くなる。

固定パルスパターン生成部１０８は、パルス幅補正制御部１０７から「０」以外のパルス幅補正値θｙが供給された場合、特定パルスＰＬ２のパルス幅を補正するため、パルス幅補正値θｙにより位相θ１５を調整した位相θ１４によるタイミングパルス信号Ｐ１５により立ち上がらせ、立ち上がりの位相を遅らせる。この場合、コンデンサ２０２Ｎに対する放電が行われる期間が短くなる。

このため、図１１中の（ｃ）において、固定パルスパターン生成部１０８は、「０」以外のパルス幅補正値θｙが供給された場合、特定パルスＰＬ１の立ち下がりタイミングを、位相θ７から位相θ６にパルス幅補正値θｙ分早めて、第１スイッチング素子ＳＷ１がオフするタイミングを早め、特定パルスＰＬ１のパルス幅を短くすることで充電する期間を短くする。固定パルスパターン生成部１０８は、パルス幅補正値θｙが大きくなるほど、特定パルスＰＬ１の立ち下がりタイミングを早める位相を大きくする。これにより、コンデンサ２０２Ｐの充電時間が短縮され、コンデンサ２０２Ｐの充電電圧が低下する状態になる。

図１１中の（ｆ）において、固定パルスパターン生成部１０８は、「０」以外のパルス幅補正値θｙが供給された場合、特定パルスＰＬ２のパルスの立ち上がりタイミングを、位相θ１４から位相θ１５にパルス幅補正値θｙ分遅くし、第４スイッチング素子ＳＷ４をオン状態に制御するタイミングを遅くする。固定パルスパターン生成部１０８は、パルス幅補正値θｙの数値が大きくなるほど、特定パルスＰＬ２の立ち上がりタイミングを遅延させる位相を大きくする。これにより、コンデンサ２０２Ｎの放電時間が短縮され、コンデンサ２０２Ｎの充電電圧が上昇する状態になる。

上述した構成により、実施形態によれば、コンデンサ２０２Ｎの充電電圧がコンデンサ２０２Ｐの充電電圧より高く、強制的に３レベルコンバータ２１に流すＤ軸電流が「＋１０％」の場合、固定パルスパターンの特定パルスＰＬ１の立ち上がりを遅延させ、コンデンサ２０２Ｐの放電の期間を短くして、コンデンサ２０２Ｐの充電電圧を上昇させ、固定パルスパターンの特定パルスＰＬ２の立ち下がりを早くし、コンデンサ２０２Ｎの充電の期間を短くして、コンデンサ２０２Ｎの充電電圧を低下させる。この結果、コンデンサ２０２Ｎの充電電圧とコンデンサ２０２Ｐの充電電圧とを平衡させ、中性点の電圧のアンバランス抑制制御が行える。

また、コンデンサ２０２Ｐの充電電圧がコンデンサ２０２Ｎの充電電圧より高い場合、固定パルスパターンの特定パルスＰＬ１の立ち下がりを早めて、コンデンサ２０２Ｐの充電の期間を短くして、コンデンサ２０２Ｐの充電電圧を低下させ、固定パルスパターンの特定パルスＰＬ２の立ち上がりを遅くし、コンデンサ２０２Ｎの放電の期間を短くして、コンデンサ２０２Ｎの充電電圧を上昇させる。この結果、コンデンサ２０２Ｎの充電電圧とコンデンサ２０２Ｐの充電電圧とを平衡させ、中性点の電圧のアンバランス抑制制御が行える。

次に、コンデンサ２０２Ｎの充電電圧がコンデンサ２０２Ｐの充電電圧より高い電圧であり、コンバータＱ軸電流が所定値未満であり、Ｄ軸電流基準切替信号が「Ｌ」レベルとなっており、Ｄ軸電流の設定値を「−１０％」にすることが選択されている（進み力率）場合のアンバランス抑制制御について説明する。
コンデンサ２０２Ｎ及びコンデンサ２０２Ｐの各々の充電電圧の絶対差分値｜ＶＤｉｆｆ３｜が閾値ＡＡＲ＿ＶＤＣ＿Ｈ以上である場合、コンデンサ２０２Ｎとコンデンサ２０２Ｐの充放電制御を行い充電電圧のアンバランス抑制制御を行う必要がある。Ｄ軸電流調整電圧制御部１０９は、コンバータＱ軸電流ＩＣＯＮ＿ＤＦが無効電流を流す必要があるほど少ないか否かの判定結果を示す制御信号Ｓ５をＤ軸電流調整電圧制御部１０９に対して出力する。
このとき、Ｄ軸電流調整電圧制御部１０９は、コンデンサ２０２Ｎ及びコンデンサ２０２Ｐの各々の充電電圧の絶対差分値｜ＶＤｉｆｆ３｜が閾値ＡＡＲ＿ＶＤＣ＿Ｈ以上であり、かつ制御信号Ｓ５が「Ｈ」レベルで無効電流を流す必要がある場合、強制的に設定値に従い「−１０％」の無効電流を流す直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａを、コンバータ位相制御部１０６に対して出力する。

これにより、コンバータ位相制御部１０６は、固定パルスパターン生成部１０８に対して、直流電圧帰還ＶＤＣ＿Ｆと、予め設定された直流電圧基準値ＣＳ＿Ｖ＿Ｒに直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａを加算した値との差分が少なくなるような位相指令α＿Ｒを出力する。
ここで、Ｄ軸電流の設定値を「−１０％」にすることが選択されている（進み力率）場合、直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａは正の値となる。
Ｄ軸電流調整電圧制御部１０９は、閾値ＡＡＲ＿ＶＤＣ＿Ｈを超える差分絶対値｜ΔＶＤｉｆｆ３｜が供給されるため、制御信号Ｓ１を「Ｈ」レベルとしてパルス幅補正制御部１０７に対して出力する。
ここで、コンデンサ２０２Ｎの充電電圧とコンデンサ２０２Ｐの充電電圧との差分値ＶＤｉｆｆ３が０以上である。このため、パルス幅補正制御部１０７は、「０」であるパルス幅補正値θｘを固定パルスパターン生成部１０８の入力端子Ｑ１に対して出力し、かつ「０」以外のパルス幅補正値θｙを固定パルスパターン生成部１０８の入力端子Ｑ２に対して出力する。
このとき、パルス幅補正制御部１０７において、スイッチ１１９は、その制御端子に対して「Ｈ」レベルの制御信号Ｓ３が供給されているため、入力端子と出力端子との間を電気的に接続する。これにより、電圧制御器１１７からのパルス幅補正値ＣＴＲＯＬは、切替スイッチ１２１の第１入力端子及び切替スイッチ１２２の第２入力端子に供給される。一方、スイッチ１２０は、制御端子に対して「Ｌ」レベルの制御信号Ｓ４が供給されているため、入力端子と出力端子とを開放した状態とする。これにより、−１乗算回路１１８からのパルス幅補正値ＣＴＲＯＬ＿ＮＥＧは、切替スイッチ１２２の第１入力端子及び切替スイッチ１２１の第２入力端子に供給されない。

切替スイッチ１２１及び１２２の各々は、それぞれの制御端子に「Ｈ」レベルのＤ軸電流基準切替信号が供給されているため、それぞれ第２入力端子と出力端子との間を電気的に接続する。この結果、固定パルスパターン生成部１０８の入力端子Ｑ２に対して、パルス幅補正値ＣＴＲＯＬがパルス幅補正値θｙとして供給される。

ここで、固定パルスパターン生成部１０８は、パルス幅補正制御部１０７から「０」以外のパルス幅補正値θｙが供給された場合、特定パルスＰＬ１のパルス幅を補正するため、特定パルスＰＬ１を位相θ７をパルス幅補正値θｙで調整した位相θ６によるタイミングパルス信号Ｐ６により立ち下がらせ、立ち下がりの位相を進ませる。この場合、コンデンサ２０２Ｐから放電が行われる期間が短くなる。

固定パルスパターン生成部１０８は、パルス幅補正制御部１０７から「０」以外のパルス幅補正値θｙが供給された場合、特定パルスＰＬ２のパルス幅を補正するため、パルス幅補正値θｙにより位相θ１５を調整した位相θ１４によるタイミングパルス信号Ｐ１５により立ち上がらせ、立ち上がりの位相を遅延させる。この場合、コンデンサ２０２Ｎに対する充電が行われる期間が短くなる。

このため、図１１中の（ｃ）において、固定パルスパターン生成部１０８は、「０」以外のパルス幅補正値θｙが供給された場合、特定パルスＰＬ１の立ち下がりタイミングを、位相θ７から位相θ６にパルス幅補正値θｙ分進めて、第１スイッチング素子ＳＷ１がオフするタイミングを早め、特定パルスＰＬ１のパルス幅を短くすることで放電する期間を短くする。固定パルスパターン生成部１０８は、パルス幅補正値θｙが大きくなるほど、特定パルスＰＬ１の立ち下がりタイミングを早める位相を大きくする。これにより、コンデンサ２０２Ｐの放電時間が短縮され、コンデンサ２０２Ｐの充電電圧が上昇する状態になる。

図１１中の（ｆ）において、固定パルスパターン生成部１０８は、パルス幅補正値θｙが供給された場合、特定パルスＰＬ２のパルスの立ち上がりタイミングを、位相θ１４から位相θ１５にパルス幅補正値θｙ分遅延させ、第４スイッチング素子ＳＷ４をオン状態に制御するタイミングを遅延させる。固定パルスパターン生成部１０８は、パルス幅補正値θｙの数値が大きくなるほど、特定パルスＰＬ２の立ち上がりタイミングを遅延させる位相を大きくする。これにより、コンデンサ２０２Ｎの充電時間が短縮され、コンデンサ２０２Ｎの充電電圧が低下する状態になる。

次に、コンデンサ２０２Ｐの充電電圧がコンデンサ２０２Ｎの充電電圧より高い電圧であり、コンバータＱ軸電流が所定値未満であり、Ｄ軸電流基準切替信号が「Ｈ」レベルとなっておりＤ軸電流の設定値を「−１０％」にすることが選択されている（進み力率）場合のアンバランス抑制制御について説明する。
コンデンサ２０２Ｎ及びコンデンサ２０２Ｐの各々の充電電圧の絶対差分値｜ＶＤｉｆｆ３｜が閾値ＡＡＲ＿ＶＤＣ＿Ｈ以上である場合、コンデンサ２０２Ｎとコンデンサ２０２Ｐの充放電制御を行い充電電圧のバランス抑制制御を行う必要がある。Ｄ軸電流調整電圧制御部１０９は、コンバータＱ軸電流ＩＣＯＮ＿ＤＦが無効電流を流す必要があるほど少ないか否かの判定結果を示す制御信号Ｓ５をＤ軸電流調整電圧制御部１０９に対して出力する。
このとき、Ｄ軸電流調整電圧制御部１０９は、すでに説明したコンデンサ２０２Ｎの充電電圧がコンデンサ２０２Ｐの充電電圧より高い電圧である場合と同様に、強制的に設定値に従い「−１０％」の無効電流を流す直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａを、コンバータ位相制御部１０６に対して出力する。

これにより、コンバータ位相制御部１０６は、固定パルスパターン生成部１０８に対して、直流電圧帰還ＶＤＣ＿Ｆと、予め設定された直流電圧基準値ＣＳ＿Ｖ＿Ｒに直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａを加算した値との差分が少なくなるような位相指令α＿Ｒを出力する。
ここで、Ｄ軸電流の設定値を「−１０％」にすることが選択されている（進み力率）場合、直流電圧基準補正値ＣＮＶＰＤＳ＿ＤＶＲ＿Ａは正の値となる。
Ｄ軸電流調整電圧制御部１０９は、差分絶対値｜ΔＶＤｉｆｆ３｜が閾値ＡＡＲ＿ＶＤＣ＿Ｈを超えて供給されるため、制御信号Ｓ１を「Ｈ」レベルとしてパルス幅補正制御部１０７に対して出力する。

Ｄ軸電流調整電圧制御部１０９は、閾値ＡＡＲ＿ＶＤＣ＿Ｈを超える差分絶対値｜ΔＶＤｉｆｆ３｜が供給されるため、制御信号Ｓ１を「Ｈ」レベルとしてパルス幅補正制御部１０７に対して出力する。
ここで、コンデンサ２０２Ｎの充電電圧とコンデンサ２０２Ｐの充電電圧との差分値ＶＤｉｆｆ３が０未満である。このため、パルス幅補正制御部１０７は、「０」以外のパルス幅補正値θｘを固定パルスパターン生成部１０８の入力端子Ｑ１に対して出力し、「０」であるパルス幅補正値θｙを固定パルスパターン生成部１０８の入力端子Ｑ２に対して出力する。
このとき、パルス幅補正制御部１０７において、スイッチ１１９は、その制御端子に対して「Ｌ」レベルの制御信号Ｓ３が供給されているため、入力端子と出力端子との間を電気的に開放するする。これにより、電圧制御器１１７からのパルス幅補正値ＣＴＲＯＬは、切替スイッチ１２１の第１入力端子及び切替スイッチ１２２の第２入力端子に供給されない。一方、スイッチ１２０は、制御端子に対して「Ｈ」レベルの制御信号Ｓ４が供給されているため、入力端子と出力端子とを電気的に接続した状態とする。これにより、−１乗算回路１１８からのパルス幅補正値ＣＴＲＯＬ＿ＮＥＧは、切替スイッチ１２２の第１入力端子及び切替スイッチ１２１の第２入力端子に供給される。

切替スイッチ１２１及び１２２の各々は、それぞれの制御端子に「Ｈ」レベルのＤ軸電流基準切替信号が供給されているため、それぞれ第２入力端子と出力端子との間を電気的に接続する。この結果、固定パルスパターン生成部１０８の入力端子Ｑ１に対して、パルス幅補正値ＣＴＲＯＬ＿ＮＥＧがパルス幅補正値θｘとして供給される。

上述したように、固定パルスパターン生成部１０８は、パルス幅補正制御部１０７から「０」以外のパルス幅補正値θｘが供給された場合、特定パルスＰＬ１の立ち上がりタイミングを、位相θ４から位相θ５にパルス幅補正値θｘ分遅らせて、第１スイッチング素子ＳＷ１がオフするタイミングを遅らせ、特定パルスＰＬ１のパルス幅を短くすることで充電する期間を短くする。固定パルスパターン生成部１０８は、パルス幅補正値θｘが大きくなるほど、特定パルスＰＬ１の立ち上がりタイミングを遅らせる位相を大きくする。これにより、コンデンサ２０２Ｐの充電時間が短縮され、コンデンサ２０２Ｐの充電電圧が低下する状態になる。

固定パルスパターン生成部１０８は、パルス幅補正制御部１０７から「０」以外のパルス幅補正値θｘが供給された場合、特定パルスＰＬ２のパルスの立ち下がりタイミングを、位相θ１７から位相θ１６にパルス幅補正値θｘ分早めて、第４スイッチング素子ＳＷ４をオン状態に制御するタイミングを早める。固定パルスパターン生成部１０８は、パルス幅補正値θｘの数値が大きくなるほど、特定パルスＰＬ２の立ち下がりタイミングを早める位相を大きくする。これにより、コンデンサ２０２Ｎの放電時間が短縮され、コンデンサ２０２Ｎの充電電圧が上昇する状態になる。

上述した構成により、実施形態によれば、コンデンサ２０２Ｎの充電電圧がコンデンサ２０２Ｐの充電電圧より高く、流すＤ軸電流が「−１０％」の場合、固定パルスパターンの特定パルスＰＬ１の立ち上がりを遅延して、コンデンサ２０２Ｐの充電の期間を短くして、コンデンサ２０２Ｐの充電電圧を低下させ、固定パルスパターンの特定パルスＰＬ２の立ち下がりを早くして、コンデンサ２０２Ｎの放電の期間を短くして、コンデンサ２０２Ｎの充電電圧を上昇させる。この結果、コンデンサ２０２Ｎの充電電圧とコンデンサ２０２Ｐの充電電圧とを平衡させ、中性点の電圧のアンバランス抑制制御が行える。

以上説明した実施形態によれば、３レベルコンバータを固定パルスパターンで制御する構成において、３レベルコンバータに流れる有効電流が少ない場合においても、所定の無効電流を３レベルコンバータに対して強制的に流すことにより、固定パルスパターンの特定パルスのパルス幅を、Ｐ側及びＮ側のコンデンサの各々に対する充電／放電の動作に対応させて調整することが可能となり、このＰ側及びＮ側のコンデンサの各々の充電電圧の差分が０に近づくように、Ｐ側及びＮ側のコンデンサそれぞれに対して充電／放電の動作をさせ、中性点のアンバランス抑制制御を容易に行うことができる。

また、固定パルスパターン制御を採用した比較例の３レベルコンバータには、供給する直流電圧における中性点の電圧のアンバランス抑制制御を３レベルインバータ側のみで行うものがある。このような比較例の３レベルコンバータでは、固定パルスパターンは、比較例の３レベルコンバータのスイッチング素子に対するスイッチング制御を行うパルス幅が固定されているため、位相を変えることはできるが、アンバランスを解消するために３レベルコンバータに接続されるＰ側のコンデンサとＮ側のコンデンサとの充電電流及び放電電流の各々を個々に制御することができない場合がある。

ここで、上述した比較例の３レベルコンバータに供給される電源の三相交流が平衡であれば良いが、非平衡が存在したり高調波が存在する場合、中性点の電圧が変動してしまうことがある。３レベルインバータに接続された負荷が軽負荷あるいは稼働していない場合、さらに３レベルインバータに負荷が接続されていない場合など、３レベルインバータに流れる電流が制御を行うには不十分の電流量であるため、３レベルインバータが中性点の電圧のアンバランス抑制制御を行うことが困難である。

しかしながら、実施形態によれば、すでに述べた構成により、固定パルスパターンの特定パルスのパルス幅の制御を行うことにより、Ｐ側のコンデンサとＮ側のコンデンサとの充電電流及び放電電流の各々を個々に制御することで、３レベルインバータが稼働状態になく、３レベルインバータの負荷が小さい場合においても、容易に中性点の電圧を制御することができる３レベルコンバータを提供することができる。

上述した実施形態においては、基準位相θｓに対して位相指令α＿Ｒ分を遅らせた交流電圧Ｖｃによる３レベルコンバータ２１のアンバランス抑制制御を例として説明した。しかしながら、基準位相θｓに対して位相指令α＿Ｒ分を早めた交流電圧Ｖｃとして３レベルコンバータ２１のアンバランス抑制制御を行う構成としても良い。

上記実施形態においては、３レベルコンバータ２１に対して接続される３レベルインバータを、３レベルインバータを３レベルインバータ２２の１つのみで説明した。
なお、３レベルコンバータ２１に対して複数の３レベルインバータを並列に接続する構成としても良い。この場合、３レベルインバータの各々のインバータＱ軸電流ＩＩＮＶ＿ＱＦを求め、全ての３レベルインバータのインバータＱ軸電流ＩＩＮＶ＿ＱＦの平均値あるいは合計値、または全ての３レベルインバータの各々のインバータＱ軸電流ＩＩＮＶ＿ＱＦの最大値を、動作条件切替回路１１０に供給するインバータＱ軸電流ＩＩＮＶ＿ＱＦとして用いる。

本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

実施形態の制御部５５０は、例えば下記のような３レベル電力変換装置で利用される装置であってもよい。制御部５５０（装置）、入力電流検出器１２から供給されるコンバータ入力電流ＩＣＯＮ＿Ｆと、電源電圧検出器１３から供給される交流電圧Ｖｓと、直流電圧計測器２０１Ｐから供給されるＰ側直流電圧ＶＤＣＰ＿Ｆと、直流電圧計測器２０１Ｎから供給されるＮ側直流電圧ＶＤＣＮ＿Ｆと、出力電流検出器３１から供給されるインバータ出力電流ＩＩＮＶ＿Ｆと、出力電流検出器３１から供給されるロータ回転角θＭとに基づき、上記のアンバランス抑制制御を行う装置である。制御部５５０は、例えば、コンバータ制御部１００と、インバータ制御部１５０とを備える。

なお、制御部５５０は、所定の条件が満たされる場合には、コンデンサ２０２Ｐとコンデンサ２０２Ｎとの充電電圧の差を小さくする制御を３レベルインバータ２２に行わせることがある。制御部５５０は、上記の制御を３レベルインバータ２２に実施させている場合には、３レベルコンバータ２１による固定パルスパターンのパルスのパルス幅の制御、すなわち上記のアンバランス抑制制御を実施しない。
上記の所定の条件には、下記のものが含まれる。
・少なくとも１つの３レベルインバータ２２から出力される出力電流の有効電流又はその有効電流の最大値が閾値以上であること。
・複数の３レベルインバータ２２から出力される出力電流の有効電流の合計と、その出力電流の有効電流の平均値と、各々の出力電流の有効電流の最大値の内の少なくとも何れかが閾値以上であること。
・３レベルコンバータ２１が出力する直流電流の電流値に関する値と、３レベルコンバータ２１に入力される入力電流の有効電流に関する値との内の何れかが閾値以上であること。

図１２は、実施形態の制御部５５０のハードウェア構成例を示す図である。制御部５５０は、例えば、ＣＰＵ５５０Ａと、ＲＡＭ（Random Access Memory）５５０Ｂと、不揮発性記憶装置５５０Ｃと、可搬型記憶媒体ドライブ装置５５０Ｄと、入出力装置５５０Ｅと、通信インターフェース５５０Ｆとを備える。制御部５５０は、ＣＰＵ５５０Ａに代えて、ＧＰＵなどの任意のプロセッサを備えてもよい。上述した図１２に示した各構成要素のうち一部は、省略されてもよい。

ＣＰＵ５５０Ａは、不揮発性記憶装置５５０Ｃに格納されたプログラム、または可搬型記憶媒体ドライブ装置５５０Ｄに装着された可搬型記憶媒体に格納されたプログラムをＲＡＭ５５０Ｂに展開して実行することで、上述したアンバランス抑制制御で行われる種々の処理を行う。ＲＡＭ５５０Ｂは、ＣＰＵ５５０Ａによってワーキングエリアとして使用される。不揮発性記憶装置５５０Ｃは、例えば、ＨＤＤやフラッシュメモリ、ＲＯＭなどである。可搬型記憶媒体ドライブ装置５５０Ｄには、ＤＶＤやＣＤ（Compact Disc）、ＳＤ（登録商標）カードなどの可搬型記憶媒体が装着される。入出力装置５５０Ｅは、例えば、キーボードやマウス、タッチパネル、表示デバイスなどを含む。通信インターフェース５５０Ｆは、制御部５５０が他装置と通信を行う場合のインターフェースとして機能する。

上述した少なくとも１つの実施形態によれば、３レベル電力変換装置は、３レベルコンバータと、第１コンデンサと、第２コンデンサと、制御部とを備える。３レベルコンバータは、正極端子と中性点端子と負極端子とを出力端子として備える。第１コンデンサは、前記正極端子と中性点端子との間に接続される。第２コンデンサは、前記中性点端子と前記負極端子との間に接続される。制御部は、固定パルスパターンの各パルスより生成されるゲートパルス信号を用いて前記３レベルコンバータのスイッチング素子を動作させるとともに、前記第１コンデンサの充電電圧と前記第２コンデンサの充電電圧との電圧差が予め設定された閾値以上の場合に、前記固定パルスパターンに含まれる少なくとも１つのパルスのパルス幅を制御し、前記第１コンデンサと前記第２コンデンサとに対する充電及び放電を制御することが可能となる。これにより、第１コンデンサと第２コンデンサの各々の充電電圧の差分が０に近づくように、第１コンデンサと第２コンデンサの各々の充電及び放電を実施することが可能になり、対を成すコンデンサである第１コンデンサと第２コンデンサとの電圧のアンバランス抑制制御を実施可能になる。
また、上述した実施形態の各々においては、Ｉ型の３レベルコンバータの出力端子に接続された対を成す第１コンデンサと第２コンデンサとの電圧のアンバランス抑制制御について記載されている。
しかしながら、Ｔ型の３レベルコンバータにおいても、出力端子に接続された対を成すコンデンサとの各々の充電及び放電の期間の長さを制御するスイッチング素子それぞれのゲートに供給される特定のゲートパルス信号ＧＰＣにおける特定パルスのパルス幅を制御することにより、すでに述べたＩ型の３レベルコンバータと同様に、対を成すコンデンサにおける充電電圧のアンバランス抑制制御を行うことができる。

１…３レベル電力変換装置 １０…三相交流電源 １１…変圧器 １３…電源電圧検出器 １２…入力電流検出器 ２１…３レベルコンバータ ２２…３レベルインバータ ３１…出力電流検出器 ３２…回転角検出器 １００…コンバータ制御部 １０１…交流電圧位相検出器 １０２…平均値演算回路 １０４，１６２…ＤＱ変換器 １０５…インバータＱ軸電流生成部 １０６…コンバータ位相制御部 １０７…パルス幅補正制御部 １０８…固定パルスパターン生成部 １０９…Ｄ軸電流調整電圧制御部（指示部） １１０…動作条件切替回路（切替部） １１５…位相制御器 １１６，１４２…一次遅れ回路 １１８…−１乗算回路 １１９，１２０，３０４，３０５…スイッチ １２１，１２２，１４０，１４１、１５５…切替スイッチ １３０，１５１，１５３…絶対値回路 １３２，１３４…オンディレイ回路 １３５，２５１，２５２，２５３，２５４…ラッチ回路 １３７，１３８，１３９…Ｄ軸電流設定回路 １５０…インバータ制御部 １６１…電気角変換部 ２０１Ｎ，２０１Ｐ…直流電圧計測器 ２０２Ｎ…コンデンサ（第１コンデンサ） ２０２Ｐ…コンデンサ（第２コンデンサ） ２２１、２２２，２２３，２２４，２２５，２２６，２２７，２２８，２２９，２３０，２３１，２３２，２３３，２３４，２３５，２３６…タイミングパルス信号生成回路 ５００…三相交流モータ ５５０…制御部 ＳＷ１…第１スイッチング素子 ＳＷ２…第２スイッチング素子 ＳＷ３…第３スイッチング素子 ＳＷ４…第４スイッチング素子 ＴＮ…負極電位部 ＴＰ…正極電位部

Claims (17)

1. 正極端子と中性点端子と負極端子とを出力端子として備える３レベルコンバータと、
   前記正極端子と中性点端子との間に接続された第１コンデンサと、
   前記中性点端子と前記負極端子との間に接続された第２コンデンサと、
   固定パルスパターンの各パルスより生成されるゲートパルス信号を用いて前記３レベルコンバータのスイッチング素子を動作させるとともに、前記第１コンデンサの充電電圧と前記第２コンデンサの充電電圧との電圧差が予め設定された閾値以上の場合に、前記固定パルスパターンに含まれる少なくとも１つのパルスのパルス幅を制御し、前記第１コンデンサと前記第２コンデンサとに対する充電及び放電を制御する制御部と
   を備える
   ３レベル電力変換装置。
2. 前記制御部が、前記パルス幅を制御する対象の前記パルスにおいて、前記第１コンデンサと前記第２コンデンサとのうち、充電電圧が高い方のコンデンサの充電が行われる期間を規定する領域の幅を減少させ、充電電圧が低い方のコンデンサの放電が行われる期間を規定する領域の幅を減少させる
   請求項１に記載の３レベル電力変換装置。
3. 前記３レベルコンバータが、
   前記正極端子に接続された正極電位部と、
   前記負極端子に接続された負極電位部と、
   前記正極電位部から前記負極電位部との間に備えられた、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、および第４スイッチング素子と
   を有し、
   少なくとも前記第１スイッチング素子及び前記第４スイッチング素子が前記正極電位部から前記負極電位部との間に直列に接続されており、前記第１スイッチング素子が前記第１コンデンサの充電及び放電の期間の制御を行い、前記第４スイッチング素子が前記第２コンデンサの充電及び放電の期間の制御を行い、
   前記制御部が、
   前記第１スイッチング素子の通電幅または前記第４スイッチング素子の通電幅を減少させるように前記パルス幅を小さくする、
   請求項２に記載の３レベル電力変換装置。
4. 前記固定パルスパターンで前記パルス幅を制御する対象のパルスが、前記固定パルスパターンの複数のパルスのなかで、前記第１スイッチング素子及び第４スイッチング素子の通電幅を最大とするパルスである
   請求項３に記載の３レベル電力変換装置。
5. 少なくとも１つの３レベルインバータをさらに備え、
   前記制御部が、前記３レベルインバータから出力される出力電流の有効電流が閾値以上である場合、前記第１コンデンサと前記第２コンデンサとの充電電圧の差を小さくする制御を前記３レベルインバータに行わせ、前記固定パルスパターンの前記パルスのパルス幅の制御を行わない
   請求項１に記載の３レベル電力変換装置。
6. 少なくとも１つの３レベルインバータをさらに備え、
   前記制御部が、前記３レベルインバータの出力電流の有効電流の合計が閾値以上である場合、前記第１コンデンサと前記第２コンデンサとの充電電圧の差を小さくする制御を前記３レベルインバータに行わせ、前記固定パルスパターンの前記パルスのパルス幅の制御を行わない
   請求項５に記載の３レベル電力変換装置。
7. 少なくとも１つの３レベルインバータをさらに備え、
   前記制御部が、前記３レベルインバータの各々の出力電流の有効電流の最大値が閾値以上である場合、前記第１コンデンサと前記第２コンデンサとの充電電圧の差を小さくする制御を前記３レベルインバータに行わせ、前記固定パルスパターンの前記パルスのパルス幅の制御を行わない
   請求項５に記載の３レベル電力変換装置。
8. 少なくとも１つの３レベルインバータをさらに備え、
   前記制御部が、前記３レベルコンバータが出力する直流電流の電流値に関する値が閾値以上である場合、前記第１コンデンサと前記第２コンデンサとの充電電圧の差を小さくする制御を前記３レベルインバータに行わせ、前記固定パルスパターンの前記パルスのパルス幅の制御を行わない
   請求項１に記載の３レベル電力変換装置。
9. 少なくとも１つの３レベルインバータをさらに備え、
   前記制御部が、前記３レベルコンバータに入力される入力電流の有効電流が閾値以上である場合、前記第１コンデンサと前記第２コンデンサとの充電電圧の差を小さくする制御を前記３レベルインバータに行わせ、前記固定パルスパターンの前記パルスのパルス幅の制御を行わない
   請求項１に記載の３レベル電力変換装置。
10. 少なくとも１つの３レベルインバータをさらに備え、
    前記制御部が、前記少なくとも１つの３レベルインバータの出力電流の有効電流が閾値未満である場合、前記３レベルコンバータに供給される交流電圧に対して、遅れあるいは進みの所定の無効電流を流すための制御指示を前記３レベルコンバータに対して出力し、前記パルス幅を変更することで前記第１コンデンサの充電または放電と、前記第２コンデンサに対する充電または放電とを行う
    請求項１に記載の３レベル電力変換装置。
11. 少なくとも１つの３レベルインバータをさらに備え、
    前記制御部が、前記３レベルコンバータが出力する直流電流、あるいは前記３レベルインバータに入力される直流電流の電流値に関する値が閾値未満である場合、前記３レベルコンバータに供給される交流電圧に対して、遅れあるいは進みの所定の無効電流を流すための制御指示を前記３レベルコンバータに対して出力し、前記パルス幅を変更することで、前記第１コンデンサの充電または放電と、前記第２コンデンサに対する充電または放電とを行う
    請求項１に記載の３レベル電力変換装置。
12. 前記制御部が、前記３レベルコンバータの入力電流の有効電流が閾値未満である場合、前記３レベルコンバータに供給される交流電圧に対して、遅れあるいは進みの所定の無効電流を流すための制御指示を前記３レベルコンバータに対して出力し、前記パルス幅を変更することで、前記第１コンデンサの充電または放電と、前記第２コンデンサに対する充電または放電とを行う
    請求項１に記載の３レベル電力変換装置。
13. 前記制御部が、
    前記無効電流の遅れあるいは進みのいずれかに切替える切替部と、
    選択された前記無効電流を前記３レベルコンバータに流す制御指示を出力する指示部と
    を有する
    請求項１１または請求項１２に記載の３レベル電力変換装置。
14. 前記制御部が、
    前記第１コンデンサ及び前記第２コンデンサに充電される充電電圧の制御目標として設定された直流電圧基準値を、前記所定の無効電流を流す制御指示に対応して補正し、補正された直流電圧基準値を生成し、当該補正された直流電圧基準値に対して前記第１コンデンサ及び前記第２コンデンサの充電電圧が近づくように、前記３レベルコンバータの交流電圧の基本位相を制御する
    請求項１０に記載の３レベル電力変換装置。
15. 前記制御部が、
    前記第１コンデンサの充電電圧と前記第２コンデンサの充電電圧との電圧差が閾値以上となってから、当該電圧差を減少させる制御を開始するまでの時間に対し、前記電圧差が閾値未満となってから前記電圧差を減少する制御を停止するまでの時間を長くする
    請求項１に記載の３レベル電力変換装置。
16. 正極端子と中性点端子と負極端子とを出力端子として備える３レベルコンバータと、前記正極端子と中性点端子との間に接続された第１コンデンサと、前記中性点端子と前記負極端子との間に接続された第２コンデンサとを備えた３レベル電力変換装置の制御方法であって、
    固定パルスパターンを用いて前記３レベルコンバータのスイッチング素子を動作させるとともに、前記第１コンデンサの充電電圧と前記第２コンデンサの充電電圧との電圧差が予め設定された閾値以上の場合に、前記固定パルスパターンに含まれる少なくとも１つのゲートパルスのパルス幅を制御し、前記第１コンデンサと前記第２コンデンサとに対する充電及び放電を制御する
    ３レベル電力変換装置の制御方法。
17. 正極端子と中性点端子と負極端子とを出力端子として備える３レベルコンバータと、前記正極端子と中性点端子との間に接続された第１コンデンサと、前記中性点端子と前記負極端子との間に接続された第２コンデンサとを備えた３レベル電力変換装置の制御に用いられるコンピュータプログラムを記憶した、コンピュータが読み取り可能な記憶媒体であって、前記コンピュータプログラムが前記コンピュータに実行されたとき、前記コンピュータに、
    固定パルスパターンを用いて前記３レベルコンバータのスイッチング素子を動作させるとともに、前記第１コンデンサの充電電圧と前記第２コンデンサの充電電圧との電圧差が予め設定された閾値以上の場合に、前記固定パルスパターンに含まれる少なくとも１つのゲートパルスのパルス幅を制御させ、前記第１コンデンサと前記第２コンデンサとに対する充電及び放電を制御させる
    記憶媒体。

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