JP6932251B2 - 3レベル電力変換装置、3レベル電力変換装置の制御方法、及び記憶媒体 - Google Patents
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Description
この3レベル電力変換装置は、直流出力端子に一対の正側用及び負側用の電位に対応するコンデンサを電気的に直列に接続し、交流端子の電位を正、負及びゼロ(中性点電位)の3レベルとすることによって、交流側の基本出力の高調波を低減する。このような3レベル変換装置に含まれる3レベルコンバータを制御するとき、固定パルスパターンから生成したゲートパルス信号を適用することが知られている。(例えば、特許文献1)
本発明が解決しようとする課題は、対を成すコンデンサの電圧のアンバランス抑制制御を行うことが可能な3レベル電力変換装置、3レベル電力変換装置の制御方法、及び記憶媒体を提供することである。
ここで、コンデンサ202Pの第2端とコンデンサ202Nの第2端は、中性点端子Cに電気的に接続されている。例えば、コンデンサ202Pは、正極端子Pと中性点端子Cとの間に電気的に接続されている。コンデンサ202Nは、中性点端子Cと負極端子Nとの間に電気的に接続されている。なお、実施形態においては、三相交流電源10と3レベルコンバータ21との間に流れる交流電流の極性について、三相交流電源10から3レベルコンバータ21に流れる方向を正に定める。
3レベルインバータ22は、例えば、コンデンサ202P,202Nの各々に印加される直流電圧を、三相の交流電圧に変換し、変換した交流電圧の交流電力を負荷に供給する。3レベルインバータ22は、この交流電力により、負荷の一例である三相交流モータ500を回転駆動する。3レベルインバータ22は、インバータ制御部150から供給されるゲート信号GPIにより、自身内のスイッチング素子がオン/オフ制御され、上記三相交流モータ500を駆動する3レベルの交流電圧を直流電圧から生成する。回転角検出器32は、例えば、三相交流モータ500に備えられ、三相交流モータ500のロータの回転角であるロータ回転角θMを、コンバータ制御部100と、インバータ制御部150とに対して出力する。
ここで、3レベルインバータ22は、インバータ制御部150から供給される、P側直流電圧VDCP_F、N側直流電圧VDCN_F、インバータ出力電流IINV_F、ロータ回転角θMなどに対応したゲート信号GPIにより、負荷の一例である三相交流モータ500を回転駆動する。
上述した場合、インバータ制御部150は、ロータ回転角θMの他に、P側直流電圧VDCP_F、N側直流電圧VDCN_F、コンバータ入力電流ICON_F、及びインバータ出力電流IINV_Fを用いて、出力電流IINV_Fを調整する。このインバータ制御部150による3レベルインバータ22の制御方法は一般的な手法を適用してもよい。また、3レベルインバータ22がコンデンサの電圧のアンバランスを抑制するように制御を行うことが多いが、三相交流モータ500に掛かる機械的負荷が比較的軽い場合、三相交流モータ500の回転速度を所定値以下に下げた際など、出力電流IINV_Fの大きさが、3レベルインバータ22側でアンバランス抑制制御を行えるレベルより低下することで、アンバランスの制御が行えなくなる場合がある。
上述した第1スイッチング素子SW1から第4スイッチング素子SW4は、コンバータ制御部100から送信されるゲートパルス信号GPCによりオン/オフ制御される。なお、第1スイッチング素子SW1から第4スイッチング素子SW4は、図示されないゲートドライブ回路を経由して駆動される。
また、固定パルスパターン生成部108は、パルス幅補正制御部107から、入力端子Q1及び入力端子Q2の各々に対して供給されるパルス幅補正値θxと、パルス幅補正値θyとのそれぞれにより、固定パルスパターンの特定パルスのパルス幅の調整を行う。
例えば、DQ変換器162は、Q軸の成分であるインバータQ軸電流IINV_QFと、他方のD軸の成分であるインバータD軸電流IINV_DFとを生成する。ここで、電気角θDを適切に設定すれば、インバータQ軸電流INV_QFはインバータ22が出力する有効電流成分に対応し、インバータD軸電流IINV_DFは無効電流成分に対応する。DQ変換器162は、生成したインバータQ軸電流IINV_QFを動作条件切替回路110に対して出力する。
なお、差分値ΔVDiff0を最小値に近づけることは、直流電圧帰還VDC_Fを、それに対応する制御目標値に近づけること等価である。この場合の制御目標値は、例えば、直流電圧基準値CS_V_Rに直流電圧基準補正値CNVPDS_DVR_Aが加算された直流電圧基準値CS_Vのことである。
なお、上記の実施形態において、コンバータ制御部100が、加算器111により直流電圧基準値CS_V_Rに対して直流電圧基準補正値CNVPDS_DVR_Aを加算することで、補正された直流電圧基準値CS_Vを生成する事例について説明した。直流電圧基準値CS_Vを生成するための演算処理はこれに制限されず、加算器111を用いずに直流電圧基準値CS_Vを生成するものであっても良い。
例えば、第2変形例であるコンバータ制御部100は、変換テーブルを用いて直流電圧基準値CS_Vを抽出しても良い。例えば、上記の変換テーブルは、直流電圧基準値CS_V_Rと直流電圧基準補正値CNVPDS_DVR_Aとを軸に持つ2次元テーブルとして形成されている。その変換テーブルには、直流電圧基準値CS_V_Rと直流電圧基準補正値CNVPDS_DVR_Aとの組み合わせに対応する直流電圧基準値CS_Vが格納されている。
なお、コンデンサ202Nの充電電圧がコンデンサ202Pの充電電圧より高い場合には、差分値ΔVDiff1が0を超える。コンデンサ202Pの充電電圧がコンデンサ202Nの充電電圧より高い場合には、差分値ΔVDiff1が0未満になる、比較器123は、差分値ΔVDiff1の正負を判定して、その判定結果を2値化して制御信号S2を出力する。
上述した構成により、パルス幅補正制御部107の制御状態は下記するように場合分けされる。この場合分けは、制御信号S1と、制御信号S2と、D軸電流切替信号との各信号の論理状態の組み合わせにより識別される。なお、制御信号S2の状態は、差分値ΔVDiff1の値(正負)に基づいて決定される。
パルス幅補正制御部107は、コンデンサ202Pの充電電圧がコンデンサ202Nの充電電圧より高く、充電電圧の差分がアンバランス抑制制御の要否を決定づける所定値より大きく、かつD軸電流切替信号が遅れ力率の無効電流を流す場合、パルス幅補正値θyとしてパルス幅補正値CTROL_NEGを、固定パルスパターン生成部108の入力端子Q2に対して出力する。このとき、パルス幅補正制御部107は、パルス幅補正値θxとして「0」を、固定パルスパターン生成部108の入力端子Q1に対して出力する。
パルス幅補正制御部107は、コンデンサ202Pの充電電圧がコンデンサ202Nの充電電圧より高く、充電電圧の差分がアンバランス抑制制御の要否を決定づける所定値より大きく、かつD軸電流切替信号が進み力率の無効電流を流す場合、パルス幅補正値θxとしてパルス幅補正値CTROL_NEGを、固定パルスパターン生成部108の入力端子Q1に対して出力する。このとき、パルス幅補正制御部107は、パルス幅補正値θyとして「0」を、固定パルスパターン生成部108の入力端子Q2に対して出力する。
ここで、ラッチ回路135は、アンバランス抑制制御を行う必要がある場合、オンディレイ回路132の出力端子からセット端子Sに「H」レベルの信号が供給され、出力端子から「H」レベルの信号を出力する。ラッチ回路135は、アンバランス抑制制御を行う必要がない場合、オンディレイ回路134の出力端子からリセット端子Rに「H」レベルの信号が供給され、出力端子から「L」レベルの信号を出力する。
これらD軸電流設定回路138及び139の各々の設定する電流値は、アンバランス抑制制御が行えるものであれば、三相交流電源10が許容する範囲のいずれの電流値であっても良い。
アンバランス抑制制御を行うためには、3レベルコンバータ21が所定の交流入力電流を流すことが必要である。
コンバータQ軸電流ICON_QFは、3レベルコンバータ21の交流入力電流の有効電流成分であり、基本的に三相交流モータ500の状態と、3レベル電力変換装置1の損失で電流値が決まる。このため、3レベルコンバータ21に所定の交流電流を流すためには、無効電流成分であるコンバータQ軸電流ICON_DFを増加させるように制御する必要がある。3レベルコンバータ21に対する固定パルスパターンの位相調整のための位相指令α_Rの調整だけでは、コンバータQ軸電流ICON_DFを増加させる制御が困難である。
そこで、D軸電流調整電圧制御部109は、アンバランス抑制制御を開始するために必要な条件を判断し、アンバランス抑制制御を開始する条件が成立した場合、制御信号S1を「H」レベルとして出力する。さらに、D軸電流調整電圧制御部109は、コンバータQ軸電流ICON_DFと、D軸電流設定回路138またはD軸電流設定回路139においてD軸電流の電流値として予め決定された所定値との差が小さくなるように、直流電圧基準補正値CNVPDS_DVR_Aを生成し、コンバータ位相制御部106に出力する。
これにより、3レベルコンバータ21のコンデンサ201P及びコンデンサ201Nの充電電圧は、直流電圧基準補正値CNVPDS_DVR_Aに対応して、アンバランス抑制制御を実施しない場合に対して変化する。したがって、3レベルコンバータ21の交流電圧の振幅も、アンバランス抑制制御を実施しない場合に対して変化することで、3レベルコンバータ21の交流入力電流にあらかじめ定められた無効電力成分が含まれることになる。
なお、3レベルコンバータ21は、アンバランス抑制制御を実施している場合、コンバータQ軸電流ICON_DFの値が小さいので、零力率近傍で動作することになる。
なお、D軸電流調整電圧制御部109は、アンバランス抑制制御が必要な条件が成立していない場合、直流電圧基準補正値CNVPDS_DVR_Aの出力を零とする。
例えば、動作切替信号は、下記の条件の少なくとも何れかにより変化するものであってよい。
・少なくとも1つの3レベルインバータ22から出力される出力電流の有効電流又はその有効電流の最大値が閾値以上であるか否か。
・複数の3レベルインバータ22から出力される出力電流の有効電流の合計と、その出力電流の有効電流の平均値と、各々の出力電流の有効電流の最大値の内の少なくとも何れかが閾値以上であるか否か。
・3レベルコンバータ21が出力する直流電流の電流値に関する値と、3レベルコンバータ21に入力される入力電流の有効電流に関する値との内の何れかが閾値以上であるか否か。
動作条件切替回路110は、上記の動作切替信号に基づいて制御信号S5の状態を切替えることにより、動作切替信号により定まる制御指令を制御信号S5として出力する。
これに応じて、例えば、D軸電流調整電圧制御部109は、3レベルコンバータ21の無効電流の遅れ又は進みの何れかの位相が選択される。D軸電流調整電圧制御部109は、制御信号S5を受け、上記で選択された位相の無効電流を3レベルコンバータ21に流すことを、制御信号S5に基づいて決定し、その制御指示である直流電圧基準補正値CNVPDS_DVR_Aをコンバータ位相制御部106に送る。コンバータ位相制御部106は、固定パルスパターンの位相を制御する位相指令α_Rを制御する。この位相指令α_Rは、固定パルスパターン生成部108の演算処理に利用される。
固定パルスパターン生成部108は、これらのデータをパラメータに用いた演算処理を実施する。なお、これらのパラメータは、固定値として予め固定パルスパターン生成部108内部に設定されていても良いし、外部から供給されるようにしても良い。なお、3レベルコンバータでは、交流側にゼロ(中性点)レベルの電圧を出力する場合、図2に示すスイッチング素子SW2とスイッチング素子SW3の両方をオンすることが行われる場合があるが、本実施形態では説明の単純化のため1方のスイッチング素子をオンするものとして説明している。
加算器201は、位相θaと位相指令α_Rとを加算し、加算結果を位相θp2として、減算器209、加算器212及びタイミングパルス信号生成回路222に対して出力する。
加算器202は、位相θbと位相指令α_Rとを加算し、加算結果を位相θp3として、タイミングパルス信号生成回路223、加算器213に対して出力する。
加算器203は、位相θcと位相指令α_Rとを加算し、加算結果を位相θ4として、加算器204に対して出力する。
加算器204は、加算器203からの位相θ4とパルス幅補正値θxとを加算し、加算結果を位相θp5として、タイミングパルス信号生成回路224に対して出力する。
減算器205は、位相θ0から位相θcを減算し、減算結果を位相θ7として、減算器206及び加減算器215に対して出力する。
減算器206は、位相θ7からパルス幅補正値θyを減算し、減算結果を位相θp6として、タイミングパルス信号生成回路225に対して出力する。
減算器207は、位相θ0から位相θbを減算し、減算結果を位相θp8として、タイミングパルス信号生成回路226、加算器216に対して出力する。
減算器208は、位相θ0から位相θaを減算し、減算結果を位相θp9として、タイミングパルス信号生成回路227、加算器210、217に対して出力する。
減算器209は、位相θp2から位相θdを減算し、減算結果を位相θp1として、タイミングパルス信号生成回路221と加算器211とに対して出力する。
加算器210は、位相θp9と位相θdとを加算し、加算結果を位相θp10として、タイミングパルス信号生成回路228、加算器218に対して出力する。
加算器211は、位相θp1と位相πとを加算し、加算結果を位相θp11として、タイミングパルス信号生成回路229に対して出力する。
加算器212は、位相θp2と位相πとを加算し、加算結果を位相θp12として、タイミングパルス信号生成回路230に対して出力する。
加算器213は、位相θp3と位相πとを加算し、加算結果を位相θp13として、タイミングパルス信号生成回路231に対して出力する。
加算器214は、位相θ0と位相θcとパルス幅補正値θyとを加算し、加算結果を位相θp15として、タイミングパルス信号生成回路232に対して出力する。
加減算器215は、位相θ7と位相πとを加算し、加算結果からパルス幅補正値θxを減算し、減算結果をθp16として、タイミングパルス信号生成回路233に対して出力する。
加算器216は、位相θp8と位相πとを加算し、加算結果を位相θp18として、タイミングパルス信号生成回路234に対して出力する。
加算器217は、位相θp9と位相πとを加算し、加算結果を位相θp19として、タイミングパルス信号生成回路235に対して出力する。
加算器218は、位相θp10と位相πとを加算し、加算結果を位相θp20として、タイミングパルス信号生成回路236に対して出力する。ここで、基準位相θsは、0から2π未満の範囲で周期的に変化する。また、位相θa、位相θb、位相θc、位相θdは、0からπ/2未満の範囲で設定される。
タイミングパルス信号生成回路222は、入力される位相θp2と基準位相θsとからタイミングパルス信号P2を生成し、生成したタイミングパルス信号P2をOR(オア)回路240の第一の入力端子に対して出力する。
タイミングパルス信号生成回路223は、入力される位相θp3と基準位相θsとからタイミングパルス信号P3を生成し、生成したタイミングパルス信号P3をOR回路241の第一の入力端子に対して出力する。
タイミングパルス信号生成回路224は、入力される位相θp5と基準位相θsとからタイミングパルス信号P5を生成し、生成したタイミングパルス信号P5をOR回路240の第二の入力端子に対して出力する。
タイミングパルス信号生成回路225は、入力される位相θp6と基準位相θsとからタイミングパルス信号P6を生成し、生成したタイミングパルス信号P6をOR回路241の第二の入力端子に対して出力する。
タイミングパルス信号生成回路226は、入力される位相θp8と基準位相θsとからタイミングパルス信号P8を生成し、生成したタイミングパルス信号P6をOR回路240の第三の入力端子に対して出力する。
タイミングパルス信号生成回路227は、入力される位相θp9と基準位相θsとからタイミングパルス信号P9を生成し、生成したタイミングパルス信号P9をOR回路241の第三の入力端子に対して出力する。
タイミングパルス信号生成回路228は、入力される位相θp10と基準位相θsとからタイミングパルス信号P10を生成し、生成したタイミングパルス信号P10をラッチ回路253のS(セット)端子に対して出力する。
タイミングパルス信号生成回路229は、入力される位相θp11と基準位相θsとからタイミングパルス信号P11を生成し、生成したタイミングパルス信号P11をラッチ回路252のR(リセット)端子に対して出力する。
タイミングパルス信号生成回路230は、入力される位相θp12と基準位相θsとからタイミングパルス信号P12を生成し、生成したタイミングパルス信号P12をOR回路242の第一の入力端子に対して出力する。
タイミングパルス信号生成回路231は、入力される位相θp13と基準位相θsとからタイミングパルス信号P13を生成し、生成したタイミングパルス信号P13をOR回路243の第一の入力端子に対して出力する。
タイミングパルス信号生成回路232は、入力される位相θp15と基準位相θsとからタイミングパルス信号P15を生成し、生成したタイミングパルス信号P15をOR回路242の第二の入力端子に対して出力する。
タイミングパルス信号生成回路233は、入力される位相θp16と基準位相θsとからタイミングパルス信号P16を生成し、生成したタイミングパルス信号P16をOR回路243の第二の入力端子に対して出力する。
タイミングパルス信号生成回路234は、入力される位相θp18と基準位相θsとからタイミングパルス信号P18を生成し、生成したタイミングパルス信号P18をOR回路242の第三の入力端子に対して出力する。
タイミングパルス信号生成回路235は、入力される位相θp19と基準位相θsとからタイミングパルス信号P19を生成し、生成したタイミングパルス信号P19をOR回路243の第三の入力端子に対して出力する。
タイミングパルス信号生成回路236は、入力される位相θp20と基準位相θsとからタイミングパルス信号P20を生成し、生成したタイミングパルス信号P20をラッチ回路252のS(セット)端子に対して出力する。
OR回路240は、入力されるタイミングパルス信号P2、P5及びP8の各々からタイミングパルス信号P101を生成し、生成したタイミングパルス信号P101をラッチ回路251のS(セット)端子に対して出力する。
OR回路241は、入力されるタイミングパルス信号P3、P6及びP9の各々からタイミングパルス信号P102を生成し、生成したタイミングパルス信号P102をラッチ回路251のR(リセット)端子に対して出力する。
OR回路242は、入力されるタイミングパルス信号P12、P15及びP18の各々からタイミングパルス信号P201を生成し、生成したタイミングパルス信号P201をラッチ回路254のS(セット)端子に対して出力する。
OR回路243は、入力されるタイミングパルス信号P13、P16及びP19の各々からタイミングパルス信号P202を生成し、生成したタイミングパルス信号P202をラッチ回路254のR(リセット)端子に対して出力する。
ラッチ回路252は、S(セット)端子に入力されるタイミングパルス信号P20が「H」レベルとなると、出力端子Qから出力されるゲートパルス信号GPC2を「H」レベルとし、それを保持する。一方、ラッチ回路252は、R(リセット)端子に入力されるタイミングパルス信号P11が「H」レベルとなると、出力端子Qから出力されるゲートパルス信号GPC2を「L」レベルとし、それを保持する。
ラッチ回路253は、S(セット)端子に入力されるタイミングパルス信号P10が「H」レベルとなると、出力端子Qから出力されるゲートパルス信号GPC3を「H」レベルとし、それを保持する。一方、ラッチ回路253は、R(リセット)端子に入力されるタイミングパルス信号P1が「H」レベルとなると、出力端子Qから出力されるゲートパルス信号GPC3を「L」レベルとし、それを保持する。
ラッチ回路254は、S(セット)端子に入力されるタイミングパルス信号P201が「H」レベルとなると、出力端子Qから出力されるゲートパルス信号GPC4を「H」レベルとし、それを保持する。一方、ラッチ回路254は、R(リセット)端子に入力されるタイミングパルス信号P202が「H」レベルとなると、出力端子Qから出力されるゲートパルス信号GPC4を「L」レベルとし、それを保持する。
ラッチ回路252は、ゲートパルス信号GPC2を、3レベルコンバータ21の第1相の第2スイッチング素子SW2を駆動する図示されないゲートドライブ回路に出力する。
ラッチ回路253は、ゲートパルス信号GPC3を、3レベルコンバータ21の第1相の第3スイッチング素子SW3を駆動する図示されないゲートドライブ回路に出力する。
ラッチ回路254は、ゲートパルス信号GPC4を、3レベルコンバータ21の第1相の第4スイッチング素子SW4を駆動する図示されないゲートドライブ回路に出力する。
比較器310は、角度正規化回路300からの位相θnと基準位相θsとを入力し、位相θnが基準位相θs以下の場合、「H」レベルの信号をワンショットパルス回路311に対して出力する。比較器310は、位相θnが基準位相θsを超える場合、「L」レベルの信号をワンショットパルス回路311に対して出力する。
比較器301は、供給されるθpnが負の値である場合、スイッチ304の制御端子に「H」レベルの制御信号S101を出力する。一方、比較器301は、供給されるθpnが位相「0」以上である場合、スイッチ304の制御端子に「L」レベルの制御信号S101を出力する。
比較器302は、供給されるθpnが位相「2π」以上である場合、スイッチ305の制御端子に「H」レベルの制御信号S102を出力する。比較器302は、供給されるθpnが位相「2π」未満である場合、スイッチ305の制御端子に「L」レベルの制御信号S102を出力する。
位相設定回路303は、スイッチ304及び305の各々入力端子に対して、予め設定されている位相「2π」をそれぞれ出力する。
スイッチ305は、制御端子に接続される比較器302からの制御信号S102が「H」レベルとなると、入力端子と出力端子とを接続し、位相設定回路303からの位相「2π」を加減算器306に対して出力する。一方、スイッチ305は、制御端子に接続される比較器302からの制御信号S102が「L」レベルの場合、位相「0」を加減算器306に対して出力する。
加減算器306は、位相θpnに対してスイッチ304から出力される位相を加算し、かつスイッチ305から出力される位相を減算し、演算結果をθnとして比較器310へ出力する。
図11中の(a)に示す波形は正規化したものである。
図11中の(b)は、3レベルコンバータ21が出力する交流電圧Vcの第1相の基本波の波形を示している。例えば、図11中の(b)に示す交流電圧Vcの波形は、所定のD軸電流が流れる位相に固定パルスパターンの位相が調整され、交流電圧Vsに対して3レベルコンバータ21の基本波Vcの位相が遅れている。本実施形態の3レベルコンバータ21は、アンバランス抑制制御が働く場合に、3レベルコンバータ21に強制的に無効電流を流す。
D軸電流調整電圧制御部109は、差分絶対値|ΔVDiff3|が閾値AAR_VDC_H以下で供給されるため、制御信号S1を「L」レベルとしてパルス幅補正制御部107に対して出力する。
このため、パルス幅補正制御部107は、パルス幅補正値θxまたはθyの各々を「0」として固定パルスパターン生成部108に対して出力する。
ここで、タイミングパルス信号Pnにより立ち上がるとは、タイミングパルス信号Pnが「L」レベルから「H」レベルへ変化するタイミングに同期して立ち上がることである。タイミングパルス信号Pmにより立ち下がるとは、タイミングパルス信号Pmが「L」レベルから「H」レベルへ変化するタイミングに同期して立ち下がることである。以下の各タイミングパルス信号によるゲートパルス信号それぞれの立ち上がり及び立ち下がりの説明も同様である。
コンデンサ202N及びコンデンサ202Pの各々の充電電圧の絶対差分値|VDiff3|が閾値AAR_VDC_H以上である場合、コンデンサ202Nとコンデンサ202Pの充放電制御を行い充電電圧のアンバランス抑制制御を行う必要がある。動作条件切替回路110は、コンバータQ軸電流ICON_DFが無効電流を流す必要があるほど少ないか否かの判定結果を示す制御信号S5をD軸電流調整電圧制御部109に対して出力する。
このとき、D軸電流調整電圧制御部109は、コンデンサ202N及びコンデンサ202Pの各々の充電電圧の絶対差分値|VDiff3|が閾値AAR_VDC_H以上であり、かつ制御信号S5が「H」レベルで無効電流を流す必要がある場合にあたり、強制的に設定値に従い「+10%」の無効電流を流す直流電圧基準補正値CNVPDS_DVR_Aを、コンバータ位相制御部106に対して出力する。
ここで、D軸電流の設定値を「+10%」にすることが選択されている(遅れ力率)場合、直流電圧基準補正値CNVPDS_DVR_Aは負の値となる。
D軸電流調整電圧制御部109は、閾値AAR_VDC_Hを超える差分絶対値|ΔVDiff3|が供給されるため、制御信号S1を「H」レベルとしてパルス幅補正制御部107に対して出力する。
このとき、コンデンサ202Nの充電電圧とコンデンサ202Pの充電電圧との差分値VDiff3が0以上である。パルス幅補正制御部107は、差分値VDiff3が0以上であるため、「0」以外のパルス幅補正値θxを固定パルスパターン生成部108の入力端子Q1に対して出力し、かつ「0」であるパルス幅補正値θyを固定パルスパターン生成部108の入力端子Q2に対して出力する。
しかしながら、固定パルスパターン生成部108は、パルス幅補正制御部107から「0」以外のパルス幅補正値θxが供給された場合、特定パルスPL1のパルス幅を補正するため、特定パルスPL1を位相θ4をパルス幅補正値θxで調整した位相θ5によるタイミングパルス信号P5により立ち上がらせ、立ち上がりの位相を遅らせる。この場合、コンデンサ202Pから放電が行われる期間が短くなる。
しかしながら、固定パルスパターン生成部108は、パルス幅補正制御部107から「0」以外のパルス幅補正値θxが供給された場合、特定パルスPL2のパルス幅を補正するため、パルス幅補正値θxにより位相θ17を調整した位相θ16によるタイミングパルス信号P16により立ち下がらせ、立ち下がりの位相を早める。この場合、コンデンサ202Nに対する充電が行われる期間が短くなる。
コンデンサ202P及びコンデンサ202Nの各々の充電電圧の絶対差分値|VDiff3|が閾値AAR_VDC_H以上である場合、コンデンサ202Nとコンデンサ202Pの充放電制御を行い充電電圧のアンバランス抑制制御を行う必要がある。動作条件切替回路110は、コンバータQ軸電流ICON_DFが無効電流を流す必要があるほど少ないか否かの判定結果を示す制御信号S5をD軸電流調整電圧制御部109に対して出力する。
このとき、D軸電流調整電圧制御部109は、すでに説明したコンデンサ202Nの充電電圧がコンデンサ202Pの充電電圧より高い電圧である場合と同様に、強制的に設定値に従い「+10%」の無効電流を流す直流電圧基準補正値CNVPDS_DVR_Aを、コンバータ位相制御部106に対して出力する。
ここで、D軸電流の設定値を「+10%」にすることが選択されている(遅れ力率)場合、直流電圧基準補正値CNVPDS_DVR_Aは負の値となる。
D軸電流調整電圧制御部109は、閾値AAR_VDC_Hを超える差分絶対値|ΔVDiff3|が供給されるため、制御信号S1を「H」レベルとしてパルス幅補正制御部107に対して出力する。
ここで、コンデンサ202Nの充電電圧とコンデンサ202Pの充電電圧との差分値VDiff3が0未満である。このため、パルス幅補正制御部107は、「0」であるパルス幅補正値θxを固定パルスパターン生成部108の入力端子Q1に対して出力し、かつ「0」以外のパルス幅補正値θyを固定パルスパターン生成部108の入力端子Q2に対して出力する。
このとき、パルス幅補正制御部107において、スイッチ119は、その制御端子に対して「L」レベルの制御信号S3が供給されているため、入力端子と出力端子とを開放状態とする。これにより、電圧制御器117からのパルス幅補正値CTROLは、切替スイッチ121の第1入力端子及び切替スイッチ122の第2入力端子に供給されない。一方、スイッチ120は、制御端子に対して「L」レベルの制御信号S4が供給されるため、入力端子と出力端子との間を電気的に接続状態とする。これにより、−1乗算回路118からのパルス幅補正値CTROL_NEGは、切替スイッチ122の第1入力端子及び切替スイッチ121の第2入力端子に供給される。
コンデンサ202N及びコンデンサ202Pの各々の充電電圧の絶対差分値|VDiff3|が閾値AAR_VDC_H以上である場合、コンデンサ202Nとコンデンサ202Pの充放電制御を行い充電電圧のアンバランス抑制制御を行う必要がある。D軸電流調整電圧制御部109は、コンバータQ軸電流ICON_DFが無効電流を流す必要があるほど少ないか否かの判定結果を示す制御信号S5をD軸電流調整電圧制御部109に対して出力する。
このとき、D軸電流調整電圧制御部109は、コンデンサ202N及びコンデンサ202Pの各々の充電電圧の絶対差分値|VDiff3|が閾値AAR_VDC_H以上であり、かつ制御信号S5が「H」レベルで無効電流を流す必要がある場合、強制的に設定値に従い「−10%」の無効電流を流す直流電圧基準補正値CNVPDS_DVR_Aを、コンバータ位相制御部106に対して出力する。
ここで、D軸電流の設定値を「−10%」にすることが選択されている(進み力率)場合、直流電圧基準補正値CNVPDS_DVR_Aは正の値となる。
D軸電流調整電圧制御部109は、閾値AAR_VDC_Hを超える差分絶対値|ΔVDiff3|が供給されるため、制御信号S1を「H」レベルとしてパルス幅補正制御部107に対して出力する。
ここで、コンデンサ202Nの充電電圧とコンデンサ202Pの充電電圧との差分値VDiff3が0以上である。このため、パルス幅補正制御部107は、「0」であるパルス幅補正値θxを固定パルスパターン生成部108の入力端子Q1に対して出力し、かつ「0」以外のパルス幅補正値θyを固定パルスパターン生成部108の入力端子Q2に対して出力する。
このとき、パルス幅補正制御部107において、スイッチ119は、その制御端子に対して「H」レベルの制御信号S3が供給されているため、入力端子と出力端子との間を電気的に接続する。これにより、電圧制御器117からのパルス幅補正値CTROLは、切替スイッチ121の第1入力端子及び切替スイッチ122の第2入力端子に供給される。一方、スイッチ120は、制御端子に対して「L」レベルの制御信号S4が供給されているため、入力端子と出力端子とを開放した状態とする。これにより、−1乗算回路118からのパルス幅補正値CTROL_NEGは、切替スイッチ122の第1入力端子及び切替スイッチ121の第2入力端子に供給されない。
コンデンサ202N及びコンデンサ202Pの各々の充電電圧の絶対差分値|VDiff3|が閾値AAR_VDC_H以上である場合、コンデンサ202Nとコンデンサ202Pの充放電制御を行い充電電圧のバランス抑制制御を行う必要がある。D軸電流調整電圧制御部109は、コンバータQ軸電流ICON_DFが無効電流を流す必要があるほど少ないか否かの判定結果を示す制御信号S5をD軸電流調整電圧制御部109に対して出力する。
このとき、D軸電流調整電圧制御部109は、すでに説明したコンデンサ202Nの充電電圧がコンデンサ202Pの充電電圧より高い電圧である場合と同様に、強制的に設定値に従い「−10%」の無効電流を流す直流電圧基準補正値CNVPDS_DVR_Aを、コンバータ位相制御部106に対して出力する。
ここで、D軸電流の設定値を「−10%」にすることが選択されている(進み力率)場合、直流電圧基準補正値CNVPDS_DVR_Aは正の値となる。
D軸電流調整電圧制御部109は、差分絶対値|ΔVDiff3|が閾値AAR_VDC_Hを超えて供給されるため、制御信号S1を「H」レベルとしてパルス幅補正制御部107に対して出力する。
ここで、コンデンサ202Nの充電電圧とコンデンサ202Pの充電電圧との差分値VDiff3が0未満である。このため、パルス幅補正制御部107は、「0」以外のパルス幅補正値θxを固定パルスパターン生成部108の入力端子Q1に対して出力し、「0」であるパルス幅補正値θyを固定パルスパターン生成部108の入力端子Q2に対して出力する。
このとき、パルス幅補正制御部107において、スイッチ119は、その制御端子に対して「L」レベルの制御信号S3が供給されているため、入力端子と出力端子との間を電気的に開放するする。これにより、電圧制御器117からのパルス幅補正値CTROLは、切替スイッチ121の第1入力端子及び切替スイッチ122の第2入力端子に供給されない。一方、スイッチ120は、制御端子に対して「H」レベルの制御信号S4が供給されているため、入力端子と出力端子とを電気的に接続した状態とする。これにより、−1乗算回路118からのパルス幅補正値CTROL_NEGは、切替スイッチ122の第1入力端子及び切替スイッチ121の第2入力端子に供給される。
なお、3レベルコンバータ21に対して複数の3レベルインバータを並列に接続する構成としても良い。この場合、3レベルインバータの各々のインバータQ軸電流IINV_QFを求め、全ての3レベルインバータのインバータQ軸電流IINV_QFの平均値あるいは合計値、または全ての3レベルインバータの各々のインバータQ軸電流IINV_QFの最大値を、動作条件切替回路110に供給するインバータQ軸電流IINV_QFとして用いる。
上記の所定の条件には、下記のものが含まれる。
・少なくとも1つの3レベルインバータ22から出力される出力電流の有効電流又はその有効電流の最大値が閾値以上であること。
・複数の3レベルインバータ22から出力される出力電流の有効電流の合計と、その出力電流の有効電流の平均値と、各々の出力電流の有効電流の最大値の内の少なくとも何れかが閾値以上であること。
・3レベルコンバータ21が出力する直流電流の電流値に関する値と、3レベルコンバータ21に入力される入力電流の有効電流に関する値との内の何れかが閾値以上であること。
また、上述した実施形態の各々においては、I型の3レベルコンバータの出力端子に接続された対を成す第1コンデンサと第2コンデンサとの電圧のアンバランス抑制制御について記載されている。
しかしながら、T型の3レベルコンバータにおいても、出力端子に接続された対を成すコンデンサとの各々の充電及び放電の期間の長さを制御するスイッチング素子それぞれのゲートに供給される特定のゲートパルス信号GPCにおける特定パルスのパルス幅を制御することにより、すでに述べたI型の3レベルコンバータと同様に、対を成すコンデンサにおける充電電圧のアンバランス抑制制御を行うことができる。
Claims (17)
- 正極端子と中性点端子と負極端子とを出力端子として備える3レベルコンバータと、
前記正極端子と中性点端子との間に接続された第1コンデンサと、
前記中性点端子と前記負極端子との間に接続された第2コンデンサと、
固定パルスパターンの各パルスより生成されるゲートパルス信号を用いて前記3レベルコンバータのスイッチング素子を動作させるとともに、前記第1コンデンサの充電電圧と前記第2コンデンサの充電電圧との電圧差が予め設定された閾値以上の場合に、前記固定パルスパターンに含まれる少なくとも1つのパルスのパルス幅を制御し、前記第1コンデンサと前記第2コンデンサとに対する充電及び放電を制御する制御部と
を備える
3レベル電力変換装置。 - 前記制御部が、前記パルス幅を制御する対象の前記パルスにおいて、前記第1コンデンサと前記第2コンデンサとのうち、充電電圧が高い方のコンデンサの充電が行われる期間を規定する領域の幅を減少させ、充電電圧が低い方のコンデンサの放電が行われる期間を規定する領域の幅を減少させる
請求項1に記載の3レベル電力変換装置。 - 前記3レベルコンバータが、
前記正極端子に接続された正極電位部と、
前記負極端子に接続された負極電位部と、
前記正極電位部から前記負極電位部との間に備えられた、第1スイッチング素子、第2スイッチング素子、第3スイッチング素子、および第4スイッチング素子と
を有し、
少なくとも前記第1スイッチング素子及び前記第4スイッチング素子が前記正極電位部から前記負極電位部との間に直列に接続されており、前記第1スイッチング素子が前記第1コンデンサの充電及び放電の期間の制御を行い、前記第4スイッチング素子が前記第2コンデンサの充電及び放電の期間の制御を行い、
前記制御部が、
前記第1スイッチング素子の通電幅または前記第4スイッチング素子の通電幅を減少させるように前記パルス幅を小さくする、
請求項2に記載の3レベル電力変換装置。 - 前記固定パルスパターンで前記パルス幅を制御する対象のパルスが、前記固定パルスパターンの複数のパルスのなかで、前記第1スイッチング素子及び第4スイッチング素子の通電幅を最大とするパルスである
請求項3に記載の3レベル電力変換装置。 - 少なくとも1つの3レベルインバータをさらに備え、
前記制御部が、前記3レベルインバータから出力される出力電流の有効電流が閾値以上である場合、前記第1コンデンサと前記第2コンデンサとの充電電圧の差を小さくする制御を前記3レベルインバータに行わせ、前記固定パルスパターンの前記パルスのパルス幅の制御を行わない
請求項1に記載の3レベル電力変換装置。 - 少なくとも1つの3レベルインバータをさらに備え、
前記制御部が、前記3レベルインバータの出力電流の有効電流の合計が閾値以上である場合、前記第1コンデンサと前記第2コンデンサとの充電電圧の差を小さくする制御を前記3レベルインバータに行わせ、前記固定パルスパターンの前記パルスのパルス幅の制御を行わない
請求項5に記載の3レベル電力変換装置。 - 少なくとも1つの3レベルインバータをさらに備え、
前記制御部が、前記3レベルインバータの各々の出力電流の有効電流の最大値が閾値以上である場合、前記第1コンデンサと前記第2コンデンサとの充電電圧の差を小さくする制御を前記3レベルインバータに行わせ、前記固定パルスパターンの前記パルスのパルス幅の制御を行わない
請求項5に記載の3レベル電力変換装置。 - 少なくとも1つの3レベルインバータをさらに備え、
前記制御部が、前記3レベルコンバータが出力する直流電流の電流値に関する値が閾値以上である場合、前記第1コンデンサと前記第2コンデンサとの充電電圧の差を小さくする制御を前記3レベルインバータに行わせ、前記固定パルスパターンの前記パルスのパルス幅の制御を行わない
請求項1に記載の3レベル電力変換装置。 - 少なくとも1つの3レベルインバータをさらに備え、
前記制御部が、前記3レベルコンバータに入力される入力電流の有効電流が閾値以上である場合、前記第1コンデンサと前記第2コンデンサとの充電電圧の差を小さくする制御を前記3レベルインバータに行わせ、前記固定パルスパターンの前記パルスのパルス幅の制御を行わない
請求項1に記載の3レベル電力変換装置。 - 少なくとも1つの3レベルインバータをさらに備え、
前記制御部が、前記少なくとも1つの3レベルインバータの出力電流の有効電流が閾値未満である場合、前記3レベルコンバータに供給される交流電圧に対して、遅れあるいは進みの所定の無効電流を流すための制御指示を前記3レベルコンバータに対して出力し、前記パルス幅を変更することで前記第1コンデンサの充電または放電と、前記第2コンデンサに対する充電または放電とを行う
請求項1に記載の3レベル電力変換装置。 - 少なくとも1つの3レベルインバータをさらに備え、
前記制御部が、前記3レベルコンバータが出力する直流電流、あるいは前記3レベルインバータに入力される直流電流の電流値に関する値が閾値未満である場合、前記3レベルコンバータに供給される交流電圧に対して、遅れあるいは進みの所定の無効電流を流すための制御指示を前記3レベルコンバータに対して出力し、前記パルス幅を変更することで、前記第1コンデンサの充電または放電と、前記第2コンデンサに対する充電または放電とを行う
請求項1に記載の3レベル電力変換装置。 - 前記制御部が、前記3レベルコンバータの入力電流の有効電流が閾値未満である場合、前記3レベルコンバータに供給される交流電圧に対して、遅れあるいは進みの所定の無効電流を流すための制御指示を前記3レベルコンバータに対して出力し、前記パルス幅を変更することで、前記第1コンデンサの充電または放電と、前記第2コンデンサに対する充電または放電とを行う
請求項1に記載の3レベル電力変換装置。 - 前記制御部が、
前記無効電流の遅れあるいは進みのいずれかに切替える切替部と、
選択された前記無効電流を前記3レベルコンバータに流す制御指示を出力する指示部と
を有する
請求項11または請求項12に記載の3レベル電力変換装置。 - 前記制御部が、
前記第1コンデンサ及び前記第2コンデンサに充電される充電電圧の制御目標として設定された直流電圧基準値を、前記所定の無効電流を流す制御指示に対応して補正し、補正された直流電圧基準値を生成し、当該補正された直流電圧基準値に対して前記第1コンデンサ及び前記第2コンデンサの充電電圧が近づくように、前記3レベルコンバータの交流電圧の基本位相を制御する
請求項10に記載の3レベル電力変換装置。 - 前記制御部が、
前記第1コンデンサの充電電圧と前記第2コンデンサの充電電圧との電圧差が閾値以上となってから、当該電圧差を減少させる制御を開始するまでの時間に対し、前記電圧差が閾値未満となってから前記電圧差を減少する制御を停止するまでの時間を長くする
請求項1に記載の3レベル電力変換装置。 - 正極端子と中性点端子と負極端子とを出力端子として備える3レベルコンバータと、前記正極端子と中性点端子との間に接続された第1コンデンサと、前記中性点端子と前記負極端子との間に接続された第2コンデンサとを備えた3レベル電力変換装置の制御方法であって、
固定パルスパターンを用いて前記3レベルコンバータのスイッチング素子を動作させるとともに、前記第1コンデンサの充電電圧と前記第2コンデンサの充電電圧との電圧差が予め設定された閾値以上の場合に、前記固定パルスパターンに含まれる少なくとも1つのゲートパルスのパルス幅を制御し、前記第1コンデンサと前記第2コンデンサとに対する充電及び放電を制御する
3レベル電力変換装置の制御方法。 - 正極端子と中性点端子と負極端子とを出力端子として備える3レベルコンバータと、前記正極端子と中性点端子との間に接続された第1コンデンサと、前記中性点端子と前記負極端子との間に接続された第2コンデンサとを備えた3レベル電力変換装置の制御に用いられるコンピュータプログラムを記憶した、コンピュータが読み取り可能な記憶媒体であって、前記コンピュータプログラムが前記コンピュータに実行されたとき、前記コンピュータに、
固定パルスパターンを用いて前記3レベルコンバータのスイッチング素子を動作させるとともに、前記第1コンデンサの充電電圧と前記第2コンデンサの充電電圧との電圧差が予め設定された閾値以上の場合に、前記固定パルスパターンに含まれる少なくとも1つのゲートパルスのパルス幅を制御させ、前記第1コンデンサと前記第2コンデンサとに対する充電及び放電を制御させる
記憶媒体。
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