JP6880403B2 - 半導体装置の設計検証支援装置、半導体装置の設計検証支援プログラム及び半導体装置の設計検証支援方法 - Google Patents
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Description
(第1の実施の形態)
図1は、第1の実施の形態の設計検証支援装置の一例を示す図である。
設計検証支援装置10は、記憶部11及び処理部12を有する。
回路情報11aは、スキャンチェーンを有する設計対象の半導体装置に含まれる回路要素の接続先と、その回路要素により生じる伝搬遅延とに関する情報を含む。回路要素とは、クロックツリーに含まれるクロックバッファやスキャンチェーンに含まれる記憶素子(スキャンフリップフロップやラッチ回路)、配線などである。
なお、設計検証支援装置10が、ユーザによる入力を受け付けて、その入力に基づいて、回路情報11aや試験パターン情報11bを作成してもよいし、設計検証支援装置10は、他の装置から回路情報11aや試験パターン情報11bを取得してもよい。なお、ユーザは、たとえば、半導体装置の設計者または、半導体装置の設計検証担当者などである。
設計対象の半導体装置20は、クロック源21、クロックバッファ22a1〜22amを含むクロックツリー22、複数の記憶素子の一例であるスキャンフリップフロップ23a1〜23anを含むスキャンチェーン23を有する。
上記のような半導体装置20の回路構成は、回路情報11aに示されている。
以下、第1の実施の形態の設計検証支援方法の一例として、半導体装置20のスキャンチェーン23の接続試験をシミュレーションする方法を説明する。
そして、処理部12は、回路情報11aに基づいて、スキャンチェーン23に含まれるスキャンフリップフロップ23a1〜23anのそれぞれにクロック信号CKが到達するまでに生じる遅延時間を算出する。上記のように回路情報11aは、半導体装置に含まれる回路要素の接続先と、その回路要素により生じる伝搬遅延とに関する情報を含んでいる。そのため、処理部12は、回路情報11aに基づいて、クロック源21と、スキャンフリップフロップ23a1〜23anのそれぞれのクロック端子との間に存在する各回路要素において生じる伝搬遅延を加算することで、上記遅延時間を算出できる。
その後、処理部12は、クロック源21が出力するクロック信号CKのサイクルごとに、以下の処理を行う。
試験パターン情報11bは、クロック源21が出力するクロック信号CKの各サイクルにおけるスキャンイン値と、スキャンアウト値の期待値(スキャンアウト期待値)を含む。スキャンイン値として、図1の例では、0と1が所定サイクル繰り返し設定され、その後は、0が設定される。
処理部12は、遅延計算結果情報11cに基づいて、スキャンフリップフロップ23a1〜23anのそれぞれについて算出された遅延時間のうち、選択したスキャンフリップフロップについて算出された遅延時間を取得する。たとえば、上記のように、Nサイクル目にスキャンフリップフロップ23ai〜23alが選択された場合、処理部12は、スキャンフリップフロップ23ai〜23alのそれぞれについて算出された遅延時間(遅延時間d1,d2など)を取得する。
次に、第2の実施の形態を説明する。
図2は、設計検証支援装置のハードウェア例を示すブロック図である。
図3は、設計検証支援装置の機能例を示すブロック図である。
設計検証支援装置30は、回路情報記憶部40、試験パターン情報記憶部41、前処理結果記憶部42、計算途中データ記憶部43、計算結果記憶部44、前処理部45、シミュレーション部46、結果出力部47を有する。
前処理結果記憶部42は、前処理部45で行われる前処理結果を記憶する。前処理結果には、スキャンチェーンに含まれ直列に接続された複数の記憶素子のそれぞれにクロック信号が到達するまでに生じる遅延時間の算出結果が含まれる。さらに前処理結果には、回路情報から抽出されるスキャン制御回路やスキャンチェーンに関する情報が含まれる。
計算結果記憶部44は、結果出力部47が生成し出力するレポート情報などを記憶する。
結果出力部47は、スキャンチェーンの接続試験の結果を示すレポート情報を出力する。たとえば、結果出力部47は、レポート情報を計算結果記憶部44に記憶する。また、結果出力部47は、レポート情報をディスプレイ34aに表示させてもよい。
設計検証支援処理は、前処理(S1)、シミュレーション処理(S2)、レポート出力処理(S3)の順で行われる。以下、各処理の例を説明する。
(S10)前処理部45は、回路情報記憶部40に記憶されている回路情報と試験パターン情報を読み出す。
半導体装置50は、複数本のスキャンチェーン51a,51b,…,51pを有する。
スキャンチェーン51a〜51pのそれぞれは、スキャンイン端子とスキャンアウト端子との間に直列に接続された複数の記憶素子(スキャンフリップフロップまたはラッチ回路)を有する。
クロックツリー55は、ツリー状に接続されたクロックバッファ55a1〜55amを有し、クロック信号を、スキャンチェーン51a〜51pの各記憶素子に分配する。なお、クロックツリー55には、クロックバッファ55a1〜55am以外の回路要素(図8、図9参照)を含んでいてもよい。
クロック源56a1,56a2は、スキャンチェーン51a〜51pの各記憶素子をシフト動作させるためのクロック信号を出力する。たとえば、クロック源56a1は、あるスキャンチェーンに含まれる各記憶素子をシフト動作させるためのクロック信号を出力したとき、クロック源56a1は、別のスキャンチェーンに含まれる各記憶素子をシフト動作させるためのクロック信号を出力する。
図7は、試験パターン情報の一例を示す図である。
スキャンアウト期待値は、スキャンチェーン51a〜51pの各記憶素子のシフト動作により、スキャンアウト端子53a〜53pからN+0サイクル目のスキャンイン値が出力されるM+1サイクル目より前までは、“XX…X”となっている。“X”は、期待値がないことを示している。M+1サイクル目からは、1サイクル目以降のスキャンイン値と同じ値が、スキャンアウト期待値となる。なお、図7では、“0”が論理レベルの“L”で示されており、“1”が論理レベルの“H”で示されている。
クロックツリー55には、クロック制御回路として、AND回路55bやセレクタ55cが含まれている。
クロックツリー55には、クロックバッファ55ai,55aj,55akの他に、シフト動作と直接関係のない回路要素として、ROM(Read Only Memory)55dが含まれている。
(S18)その後、前処理部45は、検出したシフト動作と直接関係のない回路要素に到達するクロック信号の遅延時間、信号極性を、ステップS15の処理と同様に算出し、前処理結果記憶部42に記憶する。
図10は、遅延計算結果情報の一例を示す図である。
なお、図5に示した前処理の手順は一例であり、各処理の順序は適宜入れ替えてもよい。たとえば、ステップS11,S12の処理などは順序を入れ替えてもよい。
(S20)シミュレーション部46は、たとえば、設計対象の半導体装置に含まれる各回路要素の入出力信号や、スキャン制御回路の状態値などに初期値を設定することで、初期化を行う。
(S22)シミュレーション部46は、スキャン制御回路の状態値を計算する。試験パターン情報にはスキャン制御回路56を動作させる情報(たとえば、前述した0か1のパターン)が含まれている。シミュレーション部46は、この情報に基づいて状態値を計算し、計算途中データ記憶部43に記憶する。
図12は、高速シミュレーションと低速シミュレーションが行われるサイクルの例を示す図である。
図13は、LSSDラッチ回路が用いられる場合のタイミングエラーの一例を示す図である。
一方、最後の1サイクル分、低速シミュレーションを行う理由は、全記憶素子の状態などを、スキャンシフト動作区間の全区間を低速シミュレーションで行った場合と同等とするためである。これによりスキャンシフト動作区間の全区間を低速シミュレーションで行った場合と同等のシミュレーション品質が保証される。
(S25)シミュレーション部46は、試験パターン情報に基づいて、スキャンチェーンに含まれる複数の記憶素子のうち、そのサイクルにおいて出力値が変化する予定の記憶素子を計算する。
(S27)シミュレーション部46は、ステップS24〜S26の処理でエラーが検出されたか否か、または全サイクルの試験パターン情報が抽出されたか否かを判定する。そして、エラーが検出された場合、または、全サイクルの試験パターン情報が抽出された場合、シミュレーション処理を終了する。シミュレーション部46は、エラーが検出されず、全サイクルの試験パターン情報が抽出されていない場合、ステップS21からの処理を繰り返す。
次に、1サイクル分の低速シミュレーションの手順の一例を説明する。
(S30)シミュレーション部46は、現在のサイクルにおいて生じる信号変化イベントを1つ選択する。信号変化イベントは、スキャンイン値の変化や、遅延計算結果情報に基づいて算出できるクロック信号の論理レベルの変化のほか、前述した、クロック制御回路の制御値や、組み合わせ回路の入出力値の変化なども含まれる。
(S35)シミュレーション部46は、シフト動作と直接関係のないクロックツリー内の回路要素のクロック端子に信号変化があった旨を示すクロック信号伝搬情報を計算途中データ記憶部43に記憶する。その後、シミュレーション部46は、ステップS36の処理を行う。
(S37)シミュレーション部46は、サイクルが終了(1サイクル分の時間が経過)したか否かを判定する。シミュレーション部46は、サイクルが終了したと判定した場合には、1サイクル分の低速シミュレーションを終了し、サイクルが終了していないと判定した場合には、ステップS30からの処理を繰り返す。
図15は、出力値が変化する予定の記憶素子を計算する処理の手順の一例を示すフローチャートである。
たとえば、図6のスキャンチェーン51a〜51pの先頭の記憶素子51a1〜51p1が、ステップS40の処理で特定されたとする。このとき、その後段の記憶素子51a2〜51an,51b2〜51bn,…,51p2〜51pnのうち、現在の出力値(保持値)と入力値とが異なっている記憶素子群が、現在のサイクルで出力値が変化予定の記憶素子群として特定される。
たとえば、あるサイクルAにおいて、スキャンチェーン51a内の記憶素子51ai〜51ajが、出力値が変化する予定の記憶素子群であるとする。次のサイクルA+1では、記憶素子51ai〜51ajを1ビット分(記憶素子1つ分)、スキャンアウト端子53aの方向にシフトさせた記憶素子群である記憶素子51ai+1〜51aj+1が、出力値が変化する予定の記憶素子群として特定される。
次に、1サイクル分の高速シミュレーションの手順の一例を説明する。
(S50)シミュレーション部46は、現在のサイクルにおいて生じる信号変化イベントを1つ選択する。
あるサイクルAにおいて、記憶素子51ai〜51ajが、出力値が変化予定の記憶素子群であると特定されている場合、クロック信号の供給対象の記憶素子群は、記憶素子51ai〜51aj+1となる。
(S55)シミュレーション部46は、スキャンシフトに直接関係ないクロックツリー内の回路素子にクロック信号を供給し、信号変化シミュレーションを行う。シミュレーション部46は、前処理結果記憶部42に記憶されている遅延計算結果情報から、たとえば、クロックツリー内のROMやRAMなどの回路素子について予め算出されている遅延時間(立ち上がり遅延と立ち下がり遅延)と信号極性を取得する。そして、クロック源が出力するクロック信号をその遅延時間、遅延させたクロック信号であり、取得した信号極性のクロック信号を、その回路素子のクロック端子に供給(設定)する。そして、シミュレーション部46は、クロック信号が供給されるその回路素子において入力値とクロック信号の変化に応じた出力値の変化を計算(シミュレーション)する。シミュレーション結果は、計算途中データ記憶部43に記憶される。
たとえば、レポート情報として、シミュレーション開始時刻のほか、タイミングエラーの情報、期待値エラーの情報が表示される。
以上のように、スキャンチェーンの接続試験を設計検証工程でシミュレーションする第2の実施の形態の設計検証支援装置30は、クロック源とスキャンチェーンの各記憶素子間で生じるクロック信号の遅延時間を予め算出する。そして、設計検証支援装置30は、そのクロック信号が供給されたときの動作(出力値の変化)を計算する記憶素子の数を、試験パターンによって出力値が変化する予定の記憶素子数に基づいて制限する。これにより、計算時間を短縮できる。
プログラムは、コンピュータ読み取り可能な記録媒体(たとえば、記録媒体36a)に記録しておくことができる。記録媒体として、たとえば、磁気ディスク、光ディスク、光磁気ディスク、半導体メモリなどを使用できる。磁気ディスクには、FDおよびHDDが含まれる。光ディスクには、CD、CD−R(Recordable)/RW(Rewritable)、DVDおよびDVD−R/RWが含まれる。プログラムは、可搬型の記録媒体に記録されて配布されることがある。その場合、可搬型の記録媒体から他の記録媒体(たとえば、HDD33)にプログラムをコピーして実行してもよい。
11 記憶部
11a 回路情報
11b 試験パターン情報
11c 遅延計算結果情報
12 処理部
20 半導体装置
21 クロック源
22 クロックツリー
22a1〜22am クロックバッファ
23 スキャンチェーン
23a1〜23an 記憶素子
23b スキャンイン端子
23c スキャンアウト端子
CK,CKa,CKb クロック信号
d1,d2 遅延時間
Claims (8)
- スキャンチェーンを有する半導体装置に含まれる回路要素の接続先と前記回路要素により生じる伝搬遅延とに関する情報を含む回路情報と、クロック源が出力する第1のクロック信号のサイクルごとに前記スキャンチェーンのスキャンイン端子から入力する試験値を示す試験パターン情報とを記憶する記憶部と、
前記回路情報と前記試験パターン情報とを前記記憶部から取得し、前記回路情報に基づいて、前記クロック源から、前記スキャンチェーンに含まれ直列に接続された複数の記憶素子のそれぞれに前記第1のクロック信号が到達するまでに生じる遅延時間を算出し、前記サイクルごとに、前記試験パターン情報に基づいて、前記複数の記憶素子のうちシフト動作により第1の出力値が変化する予定の第1の記憶素子を選択する第1の処理と、前記複数の記憶素子のそれぞれについて算出された前記遅延時間のうち、前記第1の記憶素子について算出された第1の遅延時間、前記第1のクロック信号を遅延させた第2のクロック信号を前記第1の記憶素子に供給したときの前記第1の記憶素子の前記第1の出力値を算出する第2の処理と、を行う処理部と、
を有する半導体装置の設計検証支援装置。 - 前記処理部は、前記第2の処理によって前記スキャンチェーンのスキャンアウト端子から出力されるスキャンアウト値と、前記スキャンアウト値の期待値とを比較した比較結果に基づいて、第1のエラーの発生の有無を検出する、
請求項1に記載の半導体装置の設計検証支援装置。 - 前記処理部は、前記複数の記憶素子のそれぞれに前記第1のクロック信号が到達したときの、前記第1のクロック信号の信号極性を計算し、前記信号極性をもつ前記第2のクロック信号を前記第1の記憶素子に供給したときの前記第1の記憶素子の前記第1の出力値を算出する、
請求項1または2に記載の半導体装置の設計検証支援装置。 - 前記処理部は、
前記第1のクロック信号を前記複数の記憶素子のそれぞれのクロック端子に伝搬するクロックツリー内に含まれ、前記第1のクロック信号の前記クロック端子への伝搬を制御するクロック制御回路を前記回路情報から検出し、
前記第2の処理の際に、前記クロック制御回路が前記第1のクロック信号の前記クロック端子への伝搬を止める状態に変化したか否かを判定した判定結果に基づいて、第2のエラーの発生の有無を検出する、
請求項1乃至3の何れか一項に記載の半導体装置の設計検証支援装置。 - 前記処理部は、
前記第1のクロック信号を前記複数の記憶素子のそれぞれのクロック端子に伝搬するクロックツリー内に含まれ、前記シフト動作には影響を与えない第1の回路要素を前記回路情報から検出し、
前記回路情報に基づいて、前記クロック源から前記第1の回路要素に前記第1のクロック信号が到達するまでに生じる第2の遅延時間を算出し、
前記第2の処理の際に、前記第2の遅延時間、前記第1のクロック信号を遅延させた第3のクロック信号を前記第1の回路要素に供給したときの前記第1の回路要素に関する信号の変化を算出する、
請求項1乃至3の何れか一項に記載の半導体装置の設計検証支援装置。 - 前記シフト動作が行われるスキャンシフト動作区間において、前記第1のクロック信号の始めの2サイクルと最後の1サイクルでは、前記処理部は、前記複数の記憶素子のそれぞれについて算出された前記遅延時間、前記第1のクロック信号を遅延させた前記第2のクロック信号に基づいて、前記複数の記憶素子のそれぞれの出力値を算出する、
請求項1乃至5の何れか一項に記載の半導体装置の設計検証支援装置。 - コンピュータに、
スキャンチェーンを有する半導体装置に含まれる回路要素の接続先と前記回路要素により生じる伝搬遅延とに関する情報を含む回路情報と、クロック源が出力する第1のクロック信号のサイクルごとに前記スキャンチェーンのスキャンイン端子から入力する試験値を示す試験パターン情報とを記憶部から取得し、
前記回路情報に基づいて、前記クロック源から、前記スキャンチェーンに含まれ直列に接続された複数の記憶素子のそれぞれに前記第1のクロック信号が到達するまでに生じる遅延時間を算出し、
前記サイクルごとに、前記試験パターン情報に基づいて、前記複数の記憶素子のうちシフト動作により第1の出力値が変化する予定の第1の記憶素子を選択し、前記複数の記憶素子のそれぞれについて算出された前記遅延時間のうち、前記第1の記憶素子について算出された第1の遅延時間、前記第1のクロック信号を遅延させた第2のクロック信号を前記第1の記憶素子に供給したときの前記第1の記憶素子の前記第1の出力値を算出する、
処理を実行させる半導体装置の設計検証支援プログラム。 - コンピュータが実行する半導体装置の設計検証支援方法であって、
スキャンチェーンを有する半導体装置に含まれる回路要素の接続先と前記回路要素により生じる伝搬遅延とに関する情報を含む回路情報と、クロック源が出力する第1のクロック信号のサイクルごとに前記スキャンチェーンのスキャンイン端子から入力する試験値を示す試験パターン情報とを記憶部から取得し、
前記回路情報に基づいて、前記クロック源から、前記スキャンチェーンに含まれ直列に接続された複数の記憶素子のそれぞれに前記第1のクロック信号が到達するまでに生じる遅延時間を算出し、
前記サイクルごとに、前記試験パターン情報に基づいて、前記複数の記憶素子のうちシフト動作により第1の出力値が変化する予定の第1の記憶素子を選択し、前記複数の記憶素子のそれぞれについて算出された前記遅延時間のうち、前記第1の記憶素子について算出された第1の遅延時間、前記第1のクロック信号を遅延させた第2のクロック信号を前記第1の記憶素子に供給したときの前記第1の記憶素子の前記第1の出力値を算出する、
半導体装置の設計検証支援方法。
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