JP3667146B2 - メモリ用内蔵自己テスト回路 - Google Patents
メモリ用内蔵自己テスト回路 Download PDFInfo
- Publication number
- JP3667146B2 JP3667146B2 JP09020699A JP9020699A JP3667146B2 JP 3667146 B2 JP3667146 B2 JP 3667146B2 JP 09020699 A JP09020699 A JP 09020699A JP 9020699 A JP9020699 A JP 9020699A JP 3667146 B2 JP3667146 B2 JP 3667146B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- self
- built
- memory
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の属する技術分野】
本発明は、テストとメモリのテストハードウエアに関するものである。さらに詳しくは、本発明は同一チップに埋め込められたメモリ用内蔵自己テスト回路に関するものである。
【0002】
【従来の技術および発明が解決しようとする課題】
メモリは、チップまたはマスク上の塵粒子により引き起こされる損傷(掻き傷およびゲート酸化ピンホール)に対する製造プロセスを受けやすい。これらの損傷により開回路を生じたり、ショートを生じる。多くの方法やハードウエアが、メモリが正常に機能することができるかどうかをテストするために開発されてきた。しかしながら、集積回路技術が徐々に発達するにつれて、メモリの機能がさらに複雑になっている。結果として、メモリの機能テストを行うには、しばしば非常に長い時間がかかりかつ複雑な回路を必要とする。
【0003】
上記問題を解決するために、メモリ用内蔵自己テスト(BIST)の技術が発達してきた。メモリ用内蔵自己テストにおいて、テストアルゴリズムは、テスト下でメモリに付与される一連のコマンド、データ、及びアドレスに翻訳される。従来、配線による有限状態機械(FSM)が翻訳過程を実行するために使用されている。高速テスト可能性を具備するために、BIST回路はテスト下でのメモリと同様の早さで作動する。この方式の欠点は、有限状態機械がテストパターンの特別なセット(複雑さがテストアルゴリズムに依存する)に合わせて作られていることである。テストアルゴリズムの複雑さが増大するにつれてこの方式は適当なものではないと言える。なぜなら、有限状態機械は非常に大きくかつ非常に遅くなるので、テスト下でのメモリを集中的に使用するための各クロックサイクルでのテストパターンを生成できないからである。
【0004】
いくつかのBIST回路(プログラム可能または構成可能なBIST回路として知られている)としては、1992年に Dreibelbis 氏らにより開示された米国特許第 5173906号明細書「集積回路用内蔵自己テスト」を参照することができる。テストパターンを生成するためにリードオンリーメモリの内容に決められたマイクロコード化シーケンスを使用する回路を開示したものとしては、1993年に Popyack氏らによる米国特許第 5224101号明細書がある。米国特許第 5301156号明細書「埋設RAM用構成可能自己テスト」において、Talley氏らは、テストパターンまたは制御パターンを入力する(shift in)ために、かつ結果を出力する(shift out)ために、回路のアドレス、コマンド、及びデータ部を介して送られるシリアル経路を有する回路を開示している。各スキャンには数クロックサイクルを必要とする。
【0005】
【課題を解決するための手段】
従って、本発明はメモリ(特にメモリデバイス)をテストするための回路及び方法を提供する。本回路は、パターンジェネレータと、内蔵自己テスト出力バッファと、遅延バッファと、比較器とを備える。パターンジェネレータは、さらに、3つのモジュールを備え、すなわち、テストパターンのデータ及びコマンドを生成するための有限状態機械と、アドレス計算を実行するためのアドレスジェネレータと、前もって決められたアドレス変化のシーケンスに基づいて、前のサイクルのアドレス情報から次のクロックのアドレスを予測するための予測ロジックとを備える。
【0006】
本発明は、サイクリック・パス・ブレーキング・テクニックを使用する。複数のフリップフロップをパターンジェネレータの初期クリティカル・パスに挿入することにより、初期クリティカル・パスは複数のセグメントになる。よって、パターンジェネレータのクロックサイクル時間は、これらのセグメント内の最長クロックサイクル時間により支配される。しかしながら、フリップフロップは初期クリティカル・パスに挿入されているので、クロックサイクルは遅延する。この遅延したクロックサイクルを各フリップフロップの挿入により埋め合わせるために、予測ロジックが各フリップフロップ間に挿入される。結果として、フリップフロップの挿入により生じるレイテンシ(待ち時間)が解消し、その間パターンジェネレータのクロックサイクル時間が効果的に減少する。
【0007】
前述の概略的記載及び以下の記載は、例示的および説明用のものであって、クレームされたように、本発明を制限するものではない。
【0008】
【発明の実施の形態】
図1は、メモリデバイスをテストするための内蔵自己テスト回路のブロック図を示す。
図2から図4は、本発明による内蔵自己テスト回路におけるパターンジェネレータを発展させたものであって、図2は単純なパターンジェネレータであり、図3はリタイミング(retiming)後のパターンジェネレータであり、図4はパターンジェネレータの高速版である。
図5は、予測ロジックのマーチ(March)のアルゴリズム用状態遷移図である。
図6は、予測ロジックのためのレジスタ転送レベルコードを示している。
【0009】
<テストアルゴリズム>
メモリデバイスのテストを行う一方で、高級言語にてプログラムとして書かれたテストアルゴリズムがしばしば提供されている。R行及びC列を備えるメモリデバイスがテストされると仮定すると、4つのステップがマーチのアルゴリズムには含まれている。第1ステップにて、‘0’が各セルに書き込まれる。第2ステップでは、前進により(すなわち、第1行の第1セルから最後行の最後セルへ)、全配列を巡回する。各セルにおいて、いわゆるリード(0)−ライト(1)−リード(1)操作が行われる。このリード−ライト−リード操作は、メモリセルの潜在的動的欠陥をよりよく表示することをねらいとして提供される。第3ステップでは、最後セルから最初セルへと全セルを巡回する。各セルにおいて、リード(1)−ライト(0)−リード(0)操作が行われる。このアルゴリズムの第4ステップにおいて、各セルの値が最初の3ステップの後においても依然ゼロであるかどうかをチェックする。
【0010】
高級言語にてプログラムされたマーチのアルゴリズムの一例としては、以下に示されたものである。
【0011】
<内蔵自己テスト回路>
内蔵自己テスト回路が本発明において開示されている。図1に示すように、内蔵自己テスト回路は、パターンジェネレータと、内蔵自己テスト(BIST)回路出力バッファ(BOB)と、遅延バッファと、比較器とを備えている。
【0012】
パターンジェネレータは、一連のテストパターンを生成する有限状態機械である。これは上記テストアルゴリズムに対応する。BOBはBIST回路とメモリデバイス(例えばSRAM)との間のバッファであって、BIST回路を導入したことによるメモリデバイスの潜在的な機能低下を排除する。遅延バッファは、パターンジェネレータと比較器との間のファースト・イン・ファースト・アウト(FIFO)レジスタファイルである。第1に、メモリ・リード・コマンドの予測された応答を計算する。遅延されたクロックサイクル数は、メモリのリード操作のレイテンシに依存する。比較器は、組み合わせロジックの一部であり、メモリが正常に機能しているかどうかを決めるためにメモリの出力応答を予測値と比較する。ここで、予測値は遅延バッファにより提供される。
【0013】
BIST回路の4つの構成部材において、パターンジェネレータはクロックサイクル時間を支配するタイミング・クリティカルなものである。タイミング・クリティカル・パスを遮断するためのテクニックは、以下の段落で記載されよう。
【0014】
図2から図4は、本発明による図1に示されたような内蔵自己テスト回路内のパターンジェネレータの発展を示している。図2は単純なパターンジェネレータの構造を示している。前述したように、パターンジェネレータは、データ部、コマンド部、及びアドレス部をそれぞれ備えたテストパターンを生成するものである。よって、パターンジェネレータはさらに2つのモジュール(すなわち、PG_fsmと示された有限状態機械と、A_genと示されたアドレスジェネレータ)に分けられる。図に示すように、モジュールPG_fsmは、テストパターンのコマンド部、データ部、及び(a_commandと示された)アドレスコマンドを生成する。アドレスコマンドa_commandはモジュールA_genを駆動するために使用される。モジュールA_genは、各テストパターンのアドレス部を生成するものである。この実施形態において、9つのアドレスコマンドが様々なテストアルゴリズムを適合させるために使用される。これらの9つのアドレスコマンドは、NO_CHANGE、INIT_ADDRESS、LAST_ADDERSS、NEXT_CELL、PREVIOUS_CELL、Y_NEXT_CELL、Y_PREVIOUS_CELL、CROSS_CELL、及びRECALLである。各アドレスコマンドによると、モジュールA_gen は、各クロックサイクルごとに、アドレスレジスタ10の値を更新する。この構成では、タイミング・クリティカル・パスがアドレスレジスタ10の出力から出発し、モジュールPG_fsmとA_genとの組み合わせ部を通過し、最後にアドレスレジスタ10の入力に終わる。さらに、パターンジェネレータは有限状態機械のための初期状態レジスタ(pg_stateとして示される)を備えている。
【0015】
リタイミング変換が、タイミング最適化のための効果的な手段となるように具備されている。しかしながら、クリティカル・パスは実際ループを形成しているので、この構成においてリタイミング変換は適用することができない。図3はリタイミング変換のデモンストレーションを示している。リタイミングが、アドレスレジスタ10をモジュールA_genを反対側に背後に移動させる。リタイムされた版では、タイミング・クリティカル・パスは若干変化しているが、クロックサイクル時間は、A_gen及びPG_fsmの組み合わせ部分を介して伝達遅延の和により依然として支配されている。
【0016】
この発明のテクニックの動機は、モジュールPG_fsmとA_genとの間だけでなく、A_genからPG_fsmへのパス間にもレジスタを挿入することで、サイクリック・パスを遮断することである。この考えは、図4に示されるような新しい構成を導く。2つの組み合わせモジュールPG_fsmとA_genに加えて、新しい構成には4つのレジスタと別の組み合わせロジックがある。4つのレジスタは、初期状態レジスタpg_stateと、初期セルアドレスレジスタaddressと、PG_fsmにより生成されたアドレスコマンドを表すレジスタaddress-command 20と、1クロックサイクルだけ遅延されたセルアドレスを表すレジスタdelay-address30とを備えている。delay-address30は、信号address commandにて加えられたレジスタのために遅延する。
【0017】
新たに加えられた組み合わせモジュール(予測ロジックと呼ばれている)が、このテクニックの最も重要な部分である。この目的は、前クロックサイクルのアドレス情報に基づく次クロックサイクルのアドレスを予測することである。よって、向上された版のタイミングは初期のものとほぼ同等のである。
【0018】
初期のパターンジェネレータのセルアドレスが、最初の6クロックサイクルの対するA1,A2、A3、A4、A5、A6であると仮定する。これらのアドレスは必ずしも連続していない。これらの高速版の3観測点の信号の値と、レジスタ遅延アドレス30と、予測ロジックの出力と、レジスタaddress-command20とが表1にリストされている。
【0019】
【表1】
【0020】
例えば第2クロックサイクルにおいて、現在のアドレスがA2であるのに対して、予測ロジックの入力は、遅延されたアドレスA1である。予測ロジックの初期機能の記載に基づいて、その出力は次クロックサイクルのアドレス(A3)でなければならない。このアドレスは、モジュールPG_fsmを供給する前の別のレジスタにより遅延されたもので、よってPG_fsmへのアドレス入力は依然として現在のアドレスA2である(これはパターンジェネレータの初期版でのアドレスと同じである)。この例において、予測ロジックはA1からA3を予測する必要がある。アドレス変化のシーケンスが裏に潜んだテストアルゴリズムにて前もって決められたものであるので、このような予測は可能である。以下において、予測ロジックの実行を示す。より複雑なテストアルゴリズムに対する実行が同様にして得られる。
【0021】
<マーチのアルゴリズムに対する予測ロジック>
一般性を損なうこと無いように単純化するために、メモリアレイはN個のセルを有する1次元であると仮定する。半分のマーチアルゴリズムの状態遷移図が図6に示されている。ここで、遷移上にラベルされた変数aはセルアドレスを表す。開始状態と終了状態とに加えて、5つの状態(すなわちS1、S2、S3、S4、S5)がある。各状態は、各サイクル中に示されたように固有のテストコマンドとデータを生成する。予測ロジックに対するレジスタ転送レベル(RTL)コードが図6に示されている。
【0022】
上記記載を要約すると、本発明はメモリデバイスをテストするための内蔵自己テスト回路を提供している。最大クロックサイクル時間を支配する構成部材は、パターンジェネレータである。パターンジェネレータは、有限状態機械PG_fsmと、アドレスジェネレータA_genと、予測ロジックと、フリップフロップの3セット(すなわち初期セルアドレスレジスタaddressと、アドレス・コマンド・レジスタaddress commandと、1クロックサイクルだけ遅延されたセルアドレスのためのdelay-address)とを備えている。このようにして、時間・クリティカル・パスは、PG_fsmとA_genと予測ロジックでの3セグメントに分けられる。このようにして、クロックサイクル時間が、PG_fsmとA_genと予測ロジックのうちの最長パスにより決められる。単純なジェネレータでのループと比較すると、クロックサイクル時間が効果的に減少している。追加レジスタの挿入によりレイテンシが生じるが、これらのレジスタ内の各信号が前もって予測ロジックにより1クロックサイクルだけ前計算される。
【0023】
<総合した結論>
本発明は、レジスタ転送レベル(RTL)コードとして実行された。機能の正常さの信頼性を打ち立てるためのテストにおいて、メモリデバイスの機能モデルでシミュレーションした。総合ツール(設計コンパイル)がRTLコードをネットリストに変換することに使用され、かつ0.35μm CMOS技術ライブラリを使用してロジック最適化を行っている。静的タイミング解析ツール(設計時間)は、クロックサイクル時間が2.5ns以下であることを示している。位置決め・ラウトツール(place-and-rout tool)(Apollo)のタイミング駆動特性が、レイアウトを生成するために使用された。後レイアウトタイミングチェックが、上記クロックサイクル時間内で、タイミング違反がないことを示している。これらの結果に基づき、本発明で提供されたBIST構成部材は400MHzもの早さで実行するための大きな潜在能力を有していると結論付けることができる。このことは、提供されたテクニックを有しない単純に実行した場合に比べて約30%の速度上昇である。
【0024】
本発明の他の実施形態は、明細書及びここに開示された本発明の具体例から当業者にとっては明らかであろう。明細書及び具体例は単に例として考慮されるべきであり、本発明の真の範囲及び精神が請求項により示されていることを強調しておく。
【図面の簡単な説明】
【図1】 メモリデバイスをテストするための内蔵自己テスト回路のブロック図である。
【図2】 単純なパターンジェネレータを示す図である。
【図3】 リタイミング後のパターンジェネレータを示す図である。
【図4】 パターンジェネレータの高速版を示す図である。
【図5】 予測ロジックのマーチのアルゴリズム用状態遷移図である。
【図6】 予測ロジックのためのレジスタ転送レベルコードを示す図である。
【符号の説明】
10 初期状態アドレスレジスタ(pg_state)
Claims (6)
- パターンジェネレータを備えるメモリデバイス用内蔵自己テスト回路であって、さらに、
テストパターンのコマンド部及びデータ部を生成するための有限状態機械と、
前記テストパターンのアドレス部を生成するためのアドレスジェネレータと、
前もって決められたアドレス変化のシーケンスに基づいて、前クロックサイクルのアドレスから前クロックサイクルに続くクロックサイクルのアドレスを予測するための予測ロジックと、
前記内蔵自己テスト回路と前記メモリデバイスとの間のバッファとして機能する出力バッファと、
予測されるメモリ応答を遅延させるための遅延バッファと、
前記メモリデバイスの出力応答と、前記遅延バッファにより供給される予測されるメモリ応答とを比較するための比較器とを備えて成り、
前記予測ロジックにより予測されたアドレスは、前記バッファが遅延させる前記予測されるメモリ応答を求めるために用いられ、
これにより前記メモリデバイスが正常に機能するかどうかを決定することができるメモリデバイス用内蔵自己テスト回路。 - 前記メモリデバイスは静的ランダム・アクセス・メモリ(SRAM)を備えることを特徴とする請求項1記載の内蔵自己テスト回路。
- 前記テストパターンが前記メモリデバイスにより決められた一連のメモリコマンドにより生成されることを特徴とする請求項1記載の内蔵自己テスト回路。
- 複数のレジスタが前記有限状態機械と、前記アドレスジェネレータと、前記予測ロジックとの間に挿入されることを特徴とする請求項1記載の内蔵自己テスト回路。
- メモリデバイスをテストするための内蔵自己テスト回路内で使用されるパターンジェネレータにおいて、
少なくともテストパターンの、アドレス部と、データ部と、コマンド部とを生成するための有限状態機械と、
前記テストパターンのアドレス部を生成するためのアドレスコマンドにより駆動されるアドレスジェネレータと、
前もって決められたアドレス変化のシーケンスに基づいて、前クロックサイクルのアドレスから前クロックサイクルに続くクロックサイクルのアドレスを予測するための予測ロジックと、
を備えることを特徴とするパターンジェネレータ。 - 前記有限状態機械との間に挿入されたアドレス・コマンド・レジスタと、
前記アドレスジェネレータと前記予測ロジックとの間に挿入された遅延アドレスレジスタと、
前記予測ロジックと前記有限状態機械との間に挿入された初期アドレスレジスタと、
をさらに備えたことを特徴とする請求項5記載のパターンジェネレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09020699A JP3667146B2 (ja) | 1999-03-30 | 1999-03-30 | メモリ用内蔵自己テスト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09020699A JP3667146B2 (ja) | 1999-03-30 | 1999-03-30 | メモリ用内蔵自己テスト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000285700A JP2000285700A (ja) | 2000-10-13 |
JP3667146B2 true JP3667146B2 (ja) | 2005-07-06 |
Family
ID=13992025
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09020699A Expired - Lifetime JP3667146B2 (ja) | 1999-03-30 | 1999-03-30 | メモリ用内蔵自己テスト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3667146B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100384890B1 (ko) * | 2000-12-27 | 2003-05-22 | 한국전자통신연구원 | 반도체소자 회로내부의 메모리를 그 외부에서 자동으로시험하는데 사용하는 시험장치 |
JP4737929B2 (ja) * | 2003-12-12 | 2011-08-03 | 株式会社東芝 | 半導体記憶装置 |
JP4601305B2 (ja) * | 2004-02-27 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置 |
JP5304030B2 (ja) | 2008-05-30 | 2013-10-02 | 富士通株式会社 | メモリテスト方法およびメモリテスト装置 |
US8847646B2 (en) | 2013-02-27 | 2014-09-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
-
1999
- 1999-03-30 JP JP09020699A patent/JP3667146B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000285700A (ja) | 2000-10-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5222066A (en) | Modular self-test for embedded SRAMS | |
US6829728B2 (en) | Full-speed BIST controller for testing embedded synchronous memories | |
US7478028B2 (en) | Method for automatically searching for functional defects in a description of a circuit | |
US6122762A (en) | Memory interface device and method for supporting debugging | |
US5583787A (en) | Method and data processing system for determining electrical circuit path delays | |
JP3795822B2 (ja) | 組込み自己テスト回路及び設計検証方法 | |
US7228262B2 (en) | Semiconductor integrated circuit verification system | |
EP1031994B1 (en) | Built-in self-test circuit for memory | |
JP3667146B2 (ja) | メモリ用内蔵自己テスト回路 | |
JP2008505310A (ja) | 回路装置、及び、前記回路装置に設けられたアプリケーション回路の試験方法 | |
US20060143582A1 (en) | Generating testcases based on numbers of testcases previously generated | |
US6694495B1 (en) | Method of analyzing static current test vectors for semiconductor integrated circuits | |
Du et al. | A field programmable memory BIST architecture supporting algorithms with multiple nested loops | |
EP1031995B1 (en) | Built-in self-test circuit for memory | |
JP4622443B2 (ja) | 半導体集積回路 | |
CN113609804A (zh) | 用例生成方法及装置、测试方法、可测试性设计方法 | |
Cheng | Comprehensive study on designing memory BIST: algorithms, implementations and trade-offs | |
Huang | On speeding up extended finite state machines using catalyst circuitry | |
KR100683436B1 (ko) | 메모리 자체 테스트 회로 생성기 | |
JP3628545B2 (ja) | メモリー素子用内蔵自己テスト回路 | |
JP2004178267A (ja) | メモリ回路生成方法および装置、メモリ回路、回路モデル検証方法および装置、回路モデル生成方法および装置 | |
EP1115072A2 (en) | Gate addressing system for logic simulation machine | |
JP5625241B2 (ja) | 半導体装置及びその試験方法 | |
JP4526985B2 (ja) | テストシステム | |
JP2648528B2 (ja) | Lsi設計方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040810 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041110 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041118 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050207 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050308 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050405 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110415 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130415 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130415 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140415 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |