JP6874718B2 - Manufacturing method of semiconductor epitaxial wafer - Google Patents

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Description

本発明は、半導体エピタキシャルウェーハの製造方法および半導体エピタキシャルウェーハに関する。本発明は、特に、より高いゲッタリング能力を発揮する半導体エピタキシャルウェーハの製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor epitaxial wafer and a semiconductor epitaxial wafer. The present invention particularly relates to a method for manufacturing a semiconductor epitaxial wafer that exhibits higher gettering ability.

半導体デバイスの特性を劣化させる要因として、金属汚染が挙げられる。例えば、裏面照射型固体撮像素子では、この素子の基板となる半導体エピタキシャルウェーハに混入した金属は、固体撮像素子の暗電流を増加させる要因となり、白傷欠陥と呼ばれる欠陥を生じさせる。裏面照射型固体撮像素子は、配線層などをセンサー部よりも下層に配置することで、外からの光をセンサーに直接取り込み、暗所などでもより鮮明な画像や動画を撮影することができるため、近年、デジタルビデオカメラやスマートフォンなどの携帯電話に広く用いられている。そのため、白傷欠陥を極力減らすことが望まれている。 Metal contamination is one of the factors that deteriorate the characteristics of semiconductor devices. For example, in a back-illuminated solid-state image sensor, the metal mixed in the semiconductor epitaxial wafer that is the substrate of the device causes an increase in the dark current of the solid-state image sensor, and causes a defect called a white scratch defect. By arranging the wiring layer etc. below the sensor part, the back-illuminated solid-state image sensor can directly capture the light from the outside into the sensor and shoot clearer images and moving images even in dark places. In recent years, it has been widely used in mobile phones such as digital video cameras and smartphones. Therefore, it is desired to reduce white scratch defects as much as possible.

半導体素子基板への金属の混入は、主に半導体エピタキシャルウェーハの製造工程および固体撮像素子の製造工程（デバイス製造工程）において生じる。前者の半導体エピタキシャルウェーハの製造工程における金属汚染は、エピタキシャル成長炉の構成材からの重金属パーティクルによるもの、あるいは、エピタキシャル成長時の炉内ガスとして塩素系ガスを用いるために、その配管材料が金属腐食して発生する重金属パーティクルによるものなどが考えられる。近年、これら金属汚染は、エピタキシャル成長炉の構成材を耐腐食性に優れた材料に交換するなどにより、ある程度は改善されてきているが、十分ではない。一方、後者の固体撮像素子の製造工程においては、イオン注入、拡散および酸化熱処理などの各処理中で、半導体エピタキシャルウェーハの重金属汚染が懸念される。 The mixing of metal into the semiconductor device substrate mainly occurs in the manufacturing process of the semiconductor epitaxial wafer and the manufacturing process of the solid-state image sensor (device manufacturing process). The former metal contamination in the manufacturing process of semiconductor epitaxial wafers is caused by heavy metal particles from the constituent materials of the epitaxial growth furnace, or because chlorine-based gas is used as the gas in the furnace during epitaxial growth, the piping material is metal-corrupted. It may be due to heavy metal particles generated. In recent years, these metal contaminations have been improved to some extent by replacing the constituent materials of the epitaxial growth furnace with materials having excellent corrosion resistance, but they are not sufficient. On the other hand, in the latter manufacturing process of the solid-state image sensor, there is a concern about heavy metal contamination of the semiconductor epitaxial wafer during each process such as ion implantation, diffusion and oxidative heat treatment.

そのため、一般的には、半導体エピタキシャルウェーハに金属を捕獲するためのゲッタリング層を形成することにより、半導体エピタキシャルウェーハへの金属汚染を回避している。 Therefore, in general, metal contamination of the semiconductor epitaxial wafer is avoided by forming a gettering layer for capturing the metal on the semiconductor epitaxial wafer.

ここで、ゲッタリング層を形成する技術として、エピタキシャル層の形成に先立ち、クラスターイオンを照射する技術がある。特許文献１では、半導体エピタキシャルウェーハの製造方法において、構成元素として炭素、水素および酸素を含むクラスターイオン注入技術が開示されている。そして、特許文献１には、炭素、水素および酸素の３元素を含むクラスターイオン注入により、格子間シリコン起因と推定される比較的大きなサイズの黒点状欠陥（特許文献１における第２の黒点状欠陥）が形成されることも開示されている。この黒点状欠陥が強力なゲッタリングサイトとして機能することが特許文献１の実験結果より示唆される。 Here, as a technique for forming the gettering layer, there is a technique for irradiating cluster ions prior to the formation of the epitaxial layer. Patent Document 1 discloses a cluster ion implantation technique containing carbon, hydrogen, and oxygen as constituent elements in a method for producing a semiconductor epitaxial wafer. In Patent Document 1, a relatively large-sized black spot-like defect presumed to be caused by interstitial silicon (second black spot-like defect in Patent Document 1) is obtained by implanting cluster ions containing three elements of carbon, hydrogen, and oxygen. ) Is also disclosed. The experimental results of Patent Document 1 suggest that this black spot-like defect functions as a strong gettering site.

特開２０１７−１５７６１３号公報JP-A-2017-157613

特許文献１に開示されたクラスターイオン注入技術を用いることで、極めて優れたゲッタリング能力を有する半導体エピタキシャルウェーハを得ることができる。しかしながら、クラスターイオン注入によるゲッタリングサイトの形成メカニズムおよびその特性はある程度明らかになりつつあるものの、未だ研究途上である。特に、クラスターイオンの構成元素として、炭素および水素に加えて、さらにもう１種類以上の元素が含まれる多元素クラスターイオンについては、未解明な点が多い。以下、本明細書においては、クラスターイオンの構成元素に３種類以上の元素が含まれる場合に「多元素クラスターイオン」と称する。 By using the cluster ion implantation technique disclosed in Patent Document 1, a semiconductor epitaxial wafer having extremely excellent gettering ability can be obtained. However, although the mechanism of gettering site formation by cluster ion implantation and its characteristics are being clarified to some extent, research is still underway. In particular, there are many unclear points about multi-element cluster ions containing one or more kinds of elements in addition to carbon and hydrogen as constituent elements of cluster ions. Hereinafter, in the present specification, when three or more kinds of elements are contained in the constituent elements of the cluster ion, it is referred to as "multi-element cluster ion".

ここで、特許文献１における改質層によるゲッタリング能力をより高くするには、例えばクラスターイオンのドーズ量を多くすることが有効である。しかしながら、ドーズ量を多くしすぎると、改質層上に形成されるエピタキシャル層にエピタキシャル欠陥が多数発生してしまう場合がある。このように、ドーズ量増加によるゲッタリング能力の改善には限界がある。 Here, in order to increase the gettering ability of the modified layer in Patent Document 1, for example, it is effective to increase the dose amount of cluster ions. However, if the dose amount is too large, a large number of epitaxial defects may occur in the epitaxial layer formed on the modified layer. Thus, there is a limit to the improvement of gettering ability by increasing the dose amount.

そのため、クラスターイオン注入条件以外の観点で、ゲッタリング能力をより高めるための新たな手法の確立が期待される。 Therefore, it is expected that a new method for further enhancing the gettering ability will be established from a viewpoint other than the cluster ion implantation conditions.

そこで本発明は、クラスターイオン注入条件が同じであっても、より高いゲッタリング能力を有することのできる半導体エピタキシャルウェーハの製造方法を提供することを目的とする。 Therefore, an object of the present invention is to provide a method for manufacturing a semiconductor epitaxial wafer, which can have a higher gettering ability even if the cluster ion implantation conditions are the same.

上記課題を解決するため、本発明者は鋭意検討した。そして、本発明者は、クラスターイオン注入条件に替えて、エピタキシャル成長条件を調整することにより、ゲッタリング能力を高くすることができないかと検討した。ここで、エピタキシャル成長処理に伴う熱処理シーケンスの一般的な概念図を図１を用いて説明する。この熱処理シーケンスは、（ｉ）半導体ウェーハをエピタキシャル成長炉内に投入してから、エピタキシャル成長温度に到達するまでの昇温過程、（ｉｉ）半導体ウェーハ表面にエピタキシャル層を成長させるエピタキシャル成長過程、（ｉｉｉ）エピタキシャル層形成後、得られた半導体エピタキシャルウェーハをエピタキシャル成長炉から取り出すまでの降温過程、の３つに大きく区分される。 In order to solve the above problems, the present inventor has diligently studied. Then, the present inventor examined whether the gettering ability could be increased by adjusting the epitaxial growth condition instead of the cluster ion implantation condition. Here, a general conceptual diagram of the heat treatment sequence associated with the epitaxial growth treatment will be described with reference to FIG. This heat treatment sequence includes (i) a heating process from when the semiconductor wafer is put into the epitaxial growth furnace until it reaches the epitaxial growth temperature, (ii) an epitaxial growth process in which an epitaxial layer is grown on the surface of the semiconductor wafer, and (iii) epitaxial. After layer formation, the temperature lowering process from the obtained semiconductor epitaxial wafer to being taken out from the epitaxial growth furnace is roughly classified into three.

本発明者が鋭意検討したところ、ゲッタリングサイトとなる黒点状欠陥の生成数が上記（ｉ）昇温過程に大きく依存することを知見した。そして、黒点状欠陥の欠陥密度を増大させるための欠陥形成熱処理を兼ねた昇温過程を行うことにより、クラスターイオン注入条件が同じであっても、ゲッタリング能力をより高くできることを本発明者は知見した。本発明は、上記知見に基づいて完成されたものであり、その要旨構成は以下のとおりである。 As a result of diligent studies by the present inventor, it was found that the number of black spot-like defects generated as gettering sites largely depends on the above-mentioned (i) temperature rise process. Then, the present inventor has found that the gettering ability can be further increased even if the cluster ion implantation conditions are the same, by performing a temperature raising process that also serves as a defect forming heat treatment for increasing the defect density of black spot-shaped defects. I found out. The present invention has been completed based on the above findings, and its gist structure is as follows.

（１）半導体ウェーハの表面に、構成元素として炭素、水素及び酸素の３元素を含む多元素クラスターイオンを注入して、該半導体ウェーハの表層部に、前記多元素クラスターイオンの構成元素が固溶した改質層を形成する第１工程と、
該第１工程の後、前記改質層内に形成される黒点状欠陥の欠陥密度を増大させるための欠陥形成熱処理を行う第２工程と、
該第２工程に引き続き、前記半導体ウェーハの改質層上に、エピタキシャル層を形成する第３工程と、を有することを特徴とする半導体エピタキシャルウェーハの製造方法。 (1) Multi-element cluster ions containing three elements of carbon, hydrogen and oxygen as constituent elements are injected into the surface of the semiconductor wafer, and the constituent elements of the multi-element cluster ions are solid-dissolved on the surface layer of the semiconductor wafer. The first step of forming the modified layer and
After the first step, a second step of performing a defect forming heat treatment for increasing the defect density of black spot-like defects formed in the modified layer, and
A method for manufacturing a semiconductor epitaxial wafer, which comprises a third step of forming an epitaxial layer on the modified layer of the semiconductor wafer, following the second step.

（２）前記第２工程における前記欠陥形成熱処理の熱処理条件は、前記半導体ウェーハを８００℃未満の第１温度領域に保持する第１保持時間が０秒以上４５秒以下であり、かつ、第1温度領域から昇温後の、前記半導体ウェーハを８００℃以上１０００℃未満の第２温度領域に保持する第２保持時間が３０秒以上である、上記（１）に記載の半導体エピタキシャルウェーハの製造方法。 (2) The heat treatment conditions for the defect forming heat treatment in the second step are that the first holding time for holding the semiconductor wafer in the first temperature region of less than 800 ° C. is 0 seconds or more and 45 seconds or less, and the first. The method for manufacturing a semiconductor epitaxial wafer according to (1) above, wherein the second holding time for holding the semiconductor wafer in the second temperature region of 800 ° C. or higher and lower than 1000 ° C. after raising the temperature from the temperature region is 30 seconds or longer. ..

（３）前記多元素クラスターイオンの構成元素は、炭素、水素及び酸素の３元素からなる、上記（１）または（２）に記載の半導体エピタキシャルウェーハの製造方法。 (3) The method for manufacturing a semiconductor epitaxial wafer according to (1) or (2) above, wherein the constituent elements of the multi-element cluster ion are three elements of carbon, hydrogen and oxygen.

（４）前記半導体ウェーハがシリコンウェーハである、上記（１）〜（３）のいずれかに記載の半導体エピタキシャルウェーハの製造方法。 (4) The method for manufacturing a semiconductor epitaxial wafer according to any one of (1) to (3) above, wherein the semiconductor wafer is a silicon wafer.

本発明によれば、クラスターイオン注入条件が同じであっても、より高いゲッタリング能力を有することのできる半導体エピタキシャルウェーハの製造方法を提供することができる。 According to the present invention, it is possible to provide a method for manufacturing a semiconductor epitaxial wafer capable of having a higher gettering ability even if the cluster ion implantation conditions are the same.

エピタキシャル成長に伴う一般的な熱処理シーケンスを示す概念図である。It is a conceptual diagram which shows the general heat treatment sequence with epitaxial growth. 参考実験例１におけるエピタキシャルシリコンウェーハの基板界面近傍のＴＥＭ断面図を示す図である。It is a figure which shows the TEM cross-sectional view near the substrate interface of the epitaxial silicon wafer in Reference Experiment Example 1. FIG. 参考実験例２におけるエピタキシャルシリコンウェーハの基板界面近傍のＴＥＭ断面図を示す図である。It is a figure which shows the TEM cross-sectional view near the substrate interface of the epitaxial silicon wafer in Reference Experiment Example 2. FIG. 本発明の一実施形態によるエピタキシャル成長に伴う熱処理シーケンスの一態様を説明する模式断面図である。It is a schematic cross-sectional view explaining one aspect of the heat treatment sequence accompanying the epitaxial growth by one Embodiment of this invention. 本発明の一実施形態による半導体エピタキシャルウェーハ１００の製造方法を説明する模式断面図である。It is a schematic cross-sectional view explaining the manufacturing method of the semiconductor epitaxial wafer 100 by one Embodiment of this invention.

実施形態の詳細な説明に先立ち、まず、本発明を完成させるに至った実験（参考実験例１，２）を説明する。 Prior to the detailed description of the embodiment, first, the experiments (reference experiment examples 1 and 2) that led to the completion of the present invention will be described.

［参考実験例１］
ＣＺ単結晶シリコンインゴットから得たシリコンウェーハ（直径：３００ｍｍ、厚さ：７２５μｍ、ドーパント種類：リン、抵抗率：１０Ω・ｃｍ）を用意した。次いで、クラスターイオン発生装置（日新イオン機器社製、型番：ＣＬＡＲＩＳ（登録商標））を用いて、ジエチルエーテル（Ｃ４Ｈ１０Ｏ）をクラスターイオン化したＣＨ３Ｏからなる多元素クラスターイオンを、加速電圧８０ｋｅＶ／Ｃｌｕｓｔｅｒの注入条件でシリコンウェーハの表面に注入した。また、当該クラスターイオンのドーズ量を１．０×１０１５ｃｌｕｓｔｅｒ／ｃｍ２とした。 [Reference Experiment Example 1]
A silicon wafer (diameter: 300 mm, thickness: 725 μm, dopant type: phosphorus, resistivity: 10 Ω · cm) obtained from a CZ single crystal silicon ingot was prepared. Next, using a cluster ion generator (manufactured by Nissin Ion Kikai Co., Ltd., model number: CLARIS®), multi-element cluster ions consisting of CH 3 O obtained by cluster ionizing diethyl ether (C 4 H 10 O) were generated. It was injected onto the surface of a silicon wafer under the injection conditions of an acceleration voltage of 80 keV / Cluster. Further, the dose amount of the cluster ion was set to 1.0 × 10 15 cruster / cm 2 .

次に、上記シリコンウェーハを高速熱処理装置（ハイソル社製、型番AccuThermo Aw610）内に搬送した。そして、１１００℃、３００秒のエピタキシャル成長を模擬した熱処理（以下、模擬成長熱処理）を行うため、窒素ガス雰囲気下で、以下の条件で熱処理を行った。
炉内投入温度：５００℃
模擬成長温度までの昇温レート：６０℃／ｓ Next, the silicon wafer was conveyed into a high-speed heat treatment apparatus (manufactured by Hisol Co., Ltd., model number AccuThermo Aw610). Then, in order to perform a heat treatment simulating epitaxial growth at 1100 ° C. for 300 seconds (hereinafter, simulated growth heat treatment), the heat treatment was performed under the following conditions in a nitrogen gas atmosphere.
In-core temperature: 500 ° C
Temperature rise rate to simulated growth temperature: 60 ° C / s

（サンプル２〜４）
サンプル１における昇温レート６０℃／ｓを、１５℃／ｓ、８℃／ｓ、４℃／ｓに変えた以外は、サンプル１と同様にして、サンプル２〜４をそれぞれ作製した。 (Samples 2-4)
Samples 2 to 4 were prepared in the same manner as in Sample 1 except that the temperature rising rate of 60 ° C./s in Sample 1 was changed to 15 ° C./s, 8 ° C./s, and 4 ° C./s.

サンプル１〜４のそれぞれに対して、模擬成長熱処理を行った前後でのＴＥＭ断面を取得した。結果を図２に示す。 TEM cross sections before and after the simulated growth heat treatment was obtained for each of Samples 1 to 4. The results are shown in FIG.

［参考実験例２］
（サンプル５）
サンプル１と同様の条件で、ＣＨ３Ｏからなる多元素クラスターイオンをシリコンウェーハの表面に注入した。次いで、８００℃、３００秒の模擬成長熱処理を行うため、参考実験例１と同様に、クラスターイオン注入後のシリコンウェーハを高速熱処理装置（ハイソル社製）内に搬送し、以下の条件で熱処理を行った。
炉内投入温度：５００℃
模擬成長温度までの昇温レート：８℃／ｓ [Reference Experiment Example 2]
(Sample 5)
Sample 1 under the same conditions as were injected multielement cluster ions consisting of CH 3 O onto the surface of the silicon wafer. Next, in order to perform a simulated growth heat treatment at 800 ° C. for 300 seconds, the silicon wafer after cluster ion implantation is transported into a high-speed heat treatment apparatus (manufactured by Hisol Co., Ltd.) and heat-treated under the following conditions, as in Reference Experimental Example 1. went.
In-core temperature: 500 ° C
Temperature rise rate to simulated growth temperature: 8 ° C / s

（サンプル６〜８）
サンプル５における模擬成長熱処理の熱処理温度８００℃を、９００℃、１０００℃、１１００℃に変えた以外は、サンプル５と同様にして、サンプル６〜８をそれぞれ作製した。 (Samples 6-8)
Samples 6 to 8 were prepared in the same manner as in Sample 5, except that the heat treatment temperature of the simulated growth heat treatment in Sample 5 was changed to 900 ° C., 1000 ° C., and 1100 ° C.

サンプル５〜８のそれぞれに対して、エピタキシャル成長を模擬した熱処理を行った後後でのＴＥＭ断面を取得した。結果を図３に示す。 Each of the samples 5 to 8 was subjected to a heat treatment simulating epitaxial growth, and then a TEM cross section was obtained. The results are shown in FIG.

＜参考実験例１，２の考察＞
まず、参考実験例１による図２に基づけば、１１００℃、３００秒の模擬成長熱処理前では、形成される黒点状欠陥の欠陥密度が昇温レートに大きく依存しないことが確認される。一方で、模擬成長熱処理後には、黒点状欠陥の欠陥密度はいずれも減少するものの、その減少量は昇温レートに大きく依存する。 <Discussion of Reference Experimental Examples 1 and 2>
First, based on FIG. 2 according to Reference Experimental Example 1, it is confirmed that the defect density of the formed black spot-shaped defects does not greatly depend on the temperature rise rate before the simulated growth heat treatment at 1100 ° C. for 300 seconds. On the other hand, after the simulated growth heat treatment, the defect densities of the black spot-like defects are all reduced, but the amount of reduction largely depends on the temperature rise rate.

そして、参考実験例２による図３に基づけば、８００℃、９００℃および１０００℃の模擬成長熱処理による黒点状欠陥の生成量が比較的大きいことが確認された。 Then, based on FIG. 3 according to Reference Experimental Example 2, it was confirmed that the amount of black spot-like defects generated by the simulated growth heat treatment at 800 ° C., 900 ° C. and 1000 ° C. was relatively large.

以上の結果を総合考慮すると、クラスターイオン注入されたシリコンウェーハは、８００℃以上１０００℃未満の熱処理を受けると黒点状欠陥が成長する一方、８００℃未満では黒点状欠陥の種そのものが消滅し、１０００℃以上の熱処理を受けると黒点状欠陥が分解するとの仮説が考えられる。この仮説に基づく熱処理シーケンスを図４に示す。サンプル１〜３では８００℃未満の黒点状欠陥の種が消滅する温度帯の通過時間が比較的短いものの、黒点状欠陥が成長する温度帯の通過時間も比較的短い。サンプル４では、８００℃未満の黒点状欠陥の種が消滅する温度帯の通過時間が比較的長いものの、８００℃以上１０００℃未満の熱処理を受けると黒点状欠陥が成長する時間も長い。そのために、図２上段のＴＥＭ断面写真のように、模擬熱処理前の状態では、黒点状欠陥の欠陥密度は同程度に観察される。そして、図２下段のＴＥＭ断面写真のように、模擬熱処理後には、黒点状欠陥の欠陥密度に有意な差が生じているものと推察される。 Considering the above results comprehensively, the silicon wafer implanted with cluster ions grows black spot-like defects when subjected to heat treatment at 800 ° C. or higher and lower than 1000 ° C., while the seeds of black spot-like defects disappear at lower temperatures below 800 ° C. It is hypothesized that black spot-like defects decompose when heat-treated at 1000 ° C or higher. A heat treatment sequence based on this hypothesis is shown in FIG. In Samples 1 to 3, the passage time in the temperature zone in which the seeds of the black spot-like defects below 800 ° C. disappear is relatively short, but the passage time in the temperature zone in which the black spot-like defects grow is also relatively short. In Sample 4, although the passage time in the temperature range where the seeds of the black spot-like defects below 800 ° C. disappear is relatively long, the time for the black spot-like defects to grow is also long when the heat treatment is performed at 800 ° C. or higher and lower than 1000 ° C. Therefore, as shown in the TEM cross-sectional photograph in the upper part of FIG. 2, in the state before the simulated heat treatment, the defect density of the black spot-like defects is observed to the same extent. Then, as shown in the TEM cross-sectional photograph in the lower part of FIG. 2, it is presumed that there is a significant difference in the defect density of the black spot-shaped defects after the simulated heat treatment.

そこで本発明者は、エピタキシャル層が形成される前に、改質層内に形成される黒点状欠陥の欠陥密度を増大させるための欠陥形成熱処理を行うことにより、ゲッタリング能力を高めることができることを知見した。 Therefore, the present inventor can enhance the gettering ability by performing a defect forming heat treatment for increasing the defect density of the black spot-like defects formed in the modified layer before the epitaxial layer is formed. Was found.

以上の実験結果に基づき、前述の図４の熱処理シーケンスおよび図５の製造フローを示す模式断面図を参照しつつ、本発明の一実施形態によるエピタキシャルシリコンウェーハの不純物拡散挙動予測方法を説明する。なお、図５では説明の便宜上、実際の厚さの割合とは異なり、半導体ウェーハ１０に対して改質層１８およびエピタキシャル層２０の厚さを誇張して示す。 Based on the above experimental results, a method for predicting impurity diffusion behavior of an epitaxial silicon wafer according to an embodiment of the present invention will be described with reference to the heat treatment sequence of FIG. 4 and the schematic cross-sectional view showing the manufacturing flow of FIG. In FIG. 5, for convenience of explanation, the thicknesses of the modified layer 18 and the epitaxial layer 20 are exaggerated with respect to the semiconductor wafer 10, which is different from the actual thickness ratio.

（半導体エピタキシャルウェーハの製造方法）
本発明の一実施形態に従う半導体エピタキシャルウェーハ１００の製造方法は、半導体ウェーハ１０の表面１０Ａに、構成元素として３元素以上を含む多元素クラスターイオン１６を注入して、該半導体ウェーハ１０の表層部に、多元素クラスターイオン１６の構成元素が固溶した改質層１８を形成する第１工程（図５ステップＡ，Ｂ）と、該第１工程の後、改質層１８内に形成される黒点状欠陥Ｄの欠陥密度を増大させるための欠陥形成熱処理を行う第２工程と、該第２工程に引き続き、半導体ウェーハの改質層１８上に、エピタキシャル層を形成する第３工程（図５ステップＣ）と、を有する。ここで、多元素クラスターイオン１６の構成元素は炭素、水素及び酸素を含む。以下では、簡略化のため、構成元素として炭素、水素および酸素を含む多元素クラスターイオンを「ＣＨＯクラスター」と略記する場合がある。ＣＨＯクラスターは、構成元素として炭素、水素および酸素以外を含み得るが、炭素、水素および酸素の３元素のみとすることもできる。なお、図５のステップＣは、この製造方法の結果得られた半導体エピタキシャルウェーハ１００の模式断面図である。エピタキシャル層２０は、裏面照射型固体撮像素子等の半導体素子を製造するためのデバイス層となる。半導体ウェーハ１０がシリコンウェーハであり、エピタキシャル層２０がシリコンエピタキシャル層であるエピタキシャルシリコンウェーハは、半導体エピタキシャルウェーハ１００の好ましい態様の一つである。以下、各工程の詳細を順次説明する。 (Manufacturing method of semiconductor epitaxial wafer)
In the method for manufacturing a semiconductor epitaxial wafer 100 according to an embodiment of the present invention, a multi-element cluster ion 16 containing three or more elements as a constituent element is injected into the surface 10A of the semiconductor wafer 10 to form a surface layer portion of the semiconductor wafer 10. The first step (steps A and B in FIG. 5) of forming the modified layer 18 in which the constituent elements of the multi-element cluster ion 16 are solid-dissolved, and the black spots formed in the modified layer 18 after the first step. A second step of performing a defect forming heat treatment for increasing the defect density of the state defect D, and a third step of forming an epitaxial layer on the modified layer 18 of the semiconductor wafer following the second step (step 5 in FIG. 5). C) and. Here, the constituent elements of the multi-element cluster ion 16 include carbon, hydrogen and oxygen. In the following, for the sake of simplicity, multi-element cluster ions containing carbon, hydrogen and oxygen as constituent elements may be abbreviated as “CHO cluster”. The CHO cluster may contain other than carbon, hydrogen and oxygen as constituent elements, but may contain only three elements of carbon, hydrogen and oxygen. Step C in FIG. 5 is a schematic cross-sectional view of the semiconductor epitaxial wafer 100 obtained as a result of this manufacturing method. The epitaxial layer 20 is a device layer for manufacturing a semiconductor element such as a back-illuminated solid-state image sensor. An epitaxial silicon wafer in which the semiconductor wafer 10 is a silicon wafer and the epitaxial layer 20 is a silicon epitaxial layer is one of the preferred embodiments of the semiconductor epitaxial wafer 100. Hereinafter, details of each step will be described in sequence.

＜第１工程＞
本発明における第１工程（図２ステップＡ，Ｂ）では、前述のとおり、半導体ウェーハ１０の表面１０Ａに、構成元素として３元素以上を含む多元素クラスターイオン１６を注入して、該半導体ウェーハ１０の表層部に、多元素クラスターイオン１６の構成元素が固溶した改質層１８を形成する。第１工程に用いる多元素クラスターイオン１６は、前述のとおり構成元素として炭素、水素および酸素を含む。 <First step>
In the first step (steps A and B in FIGS. 2) of the present invention, as described above, the semiconductor wafer 10 is injected with the multi-element cluster ions 16 containing three or more elements as constituent elements into the surface 10A of the semiconductor wafer 10. A modified layer 18 in which the constituent elements of the multi-element cluster ion 16 are solid-dissolved is formed on the surface layer portion of the above. The multi-element cluster ion 16 used in the first step contains carbon, hydrogen and oxygen as constituent elements as described above.

＜＜半導体ウェーハ＞＞
半導体ウェーハ１０としては、例えばシリコン、化合物半導体（ＧａＡｓ、ＧａＮ、ＳｉＣ）からなり、表面にエピタキシャル層を有しないバルクの単結晶ウェーハが挙げられる。裏面照射型固体撮像素子を製造する場合、一般的にはバルクの単結晶シリコンウェーハを用いる。また、半導体ウェーハ１０は、チョクラルスキ法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。また、より高いゲッタリング能力を得るために、半導体ウェーハ１０に炭素および／または窒素を添加してもよい。さらに、半導体ウェーハ１０に任意のドーパントを所定濃度添加して、いわゆるｎ＋型もしくはｐ＋型、またはｎ−型もしくはｐ−型の基板としてもよい。 << Semiconductor Wafer >>
Examples of the semiconductor wafer 10 include a bulk single crystal wafer made of silicon and a compound semiconductor (GaAs, GaN, SiC) and having no epitaxial layer on the surface. When manufacturing a back-illuminated solid-state image sensor, a bulk single crystal silicon wafer is generally used. Further, as the semiconductor wafer 10, a single crystal silicon ingot grown by the Czochralski method (CZ method) or the floating zone melting method (FZ method) sliced with a wire saw or the like can be used. Also, carbon and / or nitrogen may be added to the semiconductor wafer 10 to obtain higher gettering capability. Further, an arbitrary dopant may be added to the semiconductor wafer 10 at a predetermined concentration to form a so-called n + type or p + type, or n− type or p− type substrate.

また、半導体ウェーハ１０としては、バルク半導体ウェーハ表面に半導体エピタキシャル層が形成されたエピタキシャルウェーハを用いてもよい。例えば、バルクの単結晶シリコンウェーハの表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハである。このシリコンエピタキシャル層は、ＣＶＤ法により一般的な条件で形成することができる。エピタキシャル層は、厚さが０．１〜２０μｍの範囲内とすることが好ましく、０．２〜１０μｍの範囲内とすることがより好ましい。 Further, as the semiconductor wafer 10, an epitaxial wafer in which a semiconductor epitaxial layer is formed on the surface of a bulk semiconductor wafer may be used. For example, it is an epitaxial silicon wafer in which a silicon epitaxial layer is formed on the surface of a bulk single crystal silicon wafer. This silicon epitaxial layer can be formed under general conditions by the CVD method. The thickness of the epitaxial layer is preferably in the range of 0.1 to 20 μm, more preferably in the range of 0.2 to 10 μm.

＜＜クラスターイオン照射＞＞
ここで、本明細書における「クラスターイオン」とは、電子衝撃法により、ガス状分子に電子を衝突させてガス状分子の結合を解離させることで種々の原子数の原子集合体とし、フラグメントを起こさせて当該原子集合体をイオン化させ、イオン化された種々の原子数の原子集合体の質量分離を行って、特定の質量数のイオン化された原子集合体を抽出して得られる。すなわち、クラスターイオンは、原子が複数集合して塊となったクラスターに正電荷または負電荷を与え、イオン化したものであり、炭素イオンなどの単原子イオンや、一酸化炭素イオンなどの単分子イオンとは明確に区別される。 << Cluster ion irradiation >>
Here, the "cluster ion" in the present specification is an atomic aggregate having various atomic numbers by colliding electrons with a gaseous molecule to dissociate the bond of the gaseous molecule by an electron impact method, and forming a fragment. It is obtained by raising and ionizing the atomic assembly, performing mass separation of the ionized atomic aggregates of various atomic numbers, and extracting the ionized atomic aggregates of a specific mass number. That is, a cluster ion is an ionized cluster in which a plurality of atoms are aggregated to give a positive charge or a negative charge, and is a single atom ion such as a carbon ion or a single molecule ion such as a carbon monoxide ion. Is clearly distinguished from.

半導体ウェーハ１０としてのシリコンウェーハにクラスターイオンを照射する場合、クラスターイオンは、シリコンウェーハに照射されるとそのエネルギーで瞬間的に１３５０〜１４００℃程度の高温状態となり、シリコンが融解する。その後、シリコンは急速に冷却され、シリコンウェーハ中の表面近傍に、クラスターイオンの構成元素が固溶する。すなわち、本明細書における「改質層」とは、照射するイオンの構成元素がシリコンウェーハ表層部の結晶の格子間位置または置換位置に固溶した層を意味する。構成元素の一例として例えば炭素に着目すると、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｒｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によるシリコンウェーハの深さ方向における炭素の濃度プロファイルは、クラスターイオンの加速電圧およびクラスターサイズに依存するが、モノマーイオンの場合に比べてシャープになり、照射された炭素の局所的に存在する領域（すなわち、改質層）の厚みは、概ね５００ｎｍ以下（例えば５０〜４００ｎｍ程度）となる。そのため、多元素クラスターイオン１６の構成元素が、炭素などのゲッタリングに寄与する元素を含む場合、改質層１８は、強力なゲッタリングサイトとして機能する。 When the silicon wafer as the semiconductor wafer 10 is irradiated with cluster ions, when the silicon wafer is irradiated with the cluster ions, the energy of the cluster ions momentarily causes a high temperature of about 1350 to 1400 ° C., and the silicon melts. After that, the silicon is rapidly cooled, and the constituent elements of the cluster ions are dissolved in the vicinity of the surface in the silicon wafer. That is, the “modified layer” in the present specification means a layer in which the constituent elements of the ions to be irradiated are solid-solved at the interstitial position or the substitution position of the crystal on the surface layer of the silicon wafer. Focusing on carbon as an example of constituent elements, the carbon concentration profile in the depth direction of a silicon wafer by secondary ion mass spectrometry (SIMS) depends on the acceleration voltage and cluster size of cluster ions. However, it becomes sharper than that of the monomer ion, and the thickness of the locally present region (that is, the modified layer) of the irradiated carbon is about 500 nm or less (for example, about 50 to 400 nm). Therefore, when the constituent elements of the multi-element cluster ion 16 contain an element that contributes to gettering such as carbon, the modified layer 18 functions as a strong gettering site.

本実施形態において注入する多元素クラスターイオン１６はＣＨＯクラスターであり、構成元素として炭素、水素および酸素を含む。格子位置の炭素原子は共有結合半径がシリコン単結晶と比較して小さく、シリコン結晶格子の収縮場が形成されるため、格子間の不純物を引き付けるゲッタリング能力が高くなる。そして、ＣＨＯクラスターの形態で炭素および酸素が注入されることにより、その後のエピタキシャル成長に伴う熱処理を経て、黒点状欠陥Ｄが形成されると考えられる。なお、水素は、シリコンエピタキシャル層２０の点欠陥をパッシベーションし、本実施形態により得られる半導体エピタキシャルウェーハ１００を用いて半導体デバイスを作成したときの、デバイス特性の改善に寄与する点でも有利である。 The multi-element cluster ion 16 injected in the present embodiment is a CHO cluster and contains carbon, hydrogen and oxygen as constituent elements. The carbon atom at the lattice position has a smaller covalent radius than the silicon single crystal, and a contraction field of the silicon crystal lattice is formed, so that the gettering ability to attract impurities between the lattices is increased. Then, it is considered that the black spot-like defect D is formed by injecting carbon and oxygen in the form of a CHO cluster through the heat treatment accompanying the subsequent epitaxial growth. It should be noted that hydrogen is also advantageous in that it passesivates the point defects of the silicon epitaxial layer 20 and contributes to the improvement of device characteristics when a semiconductor device is produced using the semiconductor epitaxial wafer 100 obtained by the present embodiment.

＜第２工程＞
上記第１工程の後、第２工程では、改質層１８内に形成される黒点状欠陥Ｄの欠陥密度を増大させるための欠陥形成熱処理を行う。参考実験例１，２を用いて説明したように、黒点状欠陥Ｄの欠陥密度は、エピタキシャル成長温度に到達するまでの昇温過程における温度に大きく依存する。そのため、エピタキシャル層が形成される前に欠陥形成のための熱処理を行うことにより、最終的に得られる半導体エピタキシャルウェーハ１００における黒点状欠陥Ｄの欠陥密度を増大させることができ、ゲッタリング能力を高めることができる。 <Second step>
After the first step, in the second step, a defect forming heat treatment is performed to increase the defect density of the black spot-shaped defects D formed in the modified layer 18. As described with reference to Experimental Examples 1 and 2, the defect density of the black dot-shaped defect D largely depends on the temperature in the temperature raising process until the epitaxial growth temperature is reached. Therefore, by performing the heat treatment for defect formation before the epitaxial layer is formed, the defect density of the black spot-like defects D in the finally obtained semiconductor epitaxial wafer 100 can be increased, and the gettering ability is enhanced. be able to.

この第２工程における欠陥形成熱処理の熱処理条件は、黒点状欠陥Ｄの欠陥密度を増大できれば制限されないものの、半導体ウェーハを８００℃未満の第１温度領域に保持する第１保持時間が０秒以上４５秒以下であり、かつ、第1温度領域から昇温後の、前記半導体ウェーハを８００℃以上１０００℃未満の第２温度領域に保持する第２保持時間が３０秒以上であることが好ましい。 The heat treatment conditions for the defect formation heat treatment in the second step are not limited as long as the defect density of the black dot-shaped defects D can be increased, but the first holding time for holding the semiconductor wafer in the first temperature region of less than 800 ° C. is 0 seconds or more and 45. It is preferable that the second holding time is 30 seconds or more and the second holding time for holding the semiconductor wafer in the second temperature region of 800 ° C. or higher and lower than 1000 ° C. after the temperature rise from the first temperature region is 30 seconds or less.

図４を参照して既述のとおり、第１温度領域は、欠陥の種が消滅する温度帯に相当するため、この温度帯を通過する時間は可能な限り短くすることが好ましい。そのため、第１保持時間を４５秒以下とすることが好ましく、３０秒以下とすることがより好ましく、１０秒以下とすることがさらに好ましく、５秒以下とすることが特に好ましい。また、半導体ウェーハ１０をエピタキシャル成長炉内に投入する炉内投入温度を８００℃以上とすれば、第１保持時間を０秒とすることも可能である。 As described above with reference to FIG. 4, since the first temperature region corresponds to the temperature zone in which the seeds of defects disappear, it is preferable to shorten the time for passing through this temperature zone as much as possible. Therefore, the first holding time is preferably 45 seconds or less, more preferably 30 seconds or less, further preferably 10 seconds or less, and particularly preferably 5 seconds or less. Further, if the charging temperature in the furnace for charging the semiconductor wafer 10 into the epitaxial growth furnace is 800 ° C. or higher, the first holding time can be set to 0 seconds.

また、第２温度領域は、欠陥が成長する温度帯に相当するため、この温度帯を通過する時間は比較的長くすることが好ましい。そのため、第２保持時間を３０秒以上とすることが好ましく、６０秒以上とすることがより好ましい。第２保持時間は長ければ長いほど好ましいと考えられるものの、製造効率を考慮すれば、第２保持時間の上限を３００秒とすることができる。 Further, since the second temperature region corresponds to the temperature zone in which the defect grows, it is preferable that the time for passing through this temperature zone is relatively long. Therefore, the second holding time is preferably 30 seconds or more, and more preferably 60 seconds or more. Although it is considered that the longer the second holding time is, the more preferable it is, the upper limit of the second holding time can be set to 300 seconds in consideration of the production efficiency.

なお、図４では、第２温度領域において一定温度に保持する態様を図示しているが、本発明はこの態様に何ら限定されない。例えば、第２温度領域において、昇温レートを数℃／秒（例えば１〜３℃／秒）程度、あるいは、さらに遅い昇温レートで昇温して上記第２保持時間を実現しても構わないし、昇温および一定温度の保持を繰り返すなどしても構わない。 Although FIG. 4 illustrates a mode in which the temperature is maintained at a constant temperature in the second temperature region, the present invention is not limited to this mode. For example, in the second temperature region, the temperature rise rate may be raised to about several ° C./sec (for example, 1 to 3 ° C./sec) or a slower temperature rise rate to realize the second holding time. Alternatively, the temperature may be raised and the temperature may be kept constant.

また、本工程による欠陥形成熱処理は、結晶性回復のための回復熱処理とは異なる。結晶性回復のための回復熱処理は、クラスターイオン注入により形成されたアモルファス状態を回復されるためのものであり、欠陥形成熱処理よりも比較的高温の熱処理を比較的長時間行う必要がある。 Further, the defect formation heat treatment by this step is different from the recovery heat treatment for crystallinity recovery. The recovery heat treatment for crystallinity recovery is for recovering the amorphous state formed by cluster ion implantation, and it is necessary to perform a heat treatment at a relatively high temperature for a relatively long time as compared with the defect formation heat treatment.

＜第３工程＞
上記第２工程に引き続き、半導体ウェーハ１０の改質層１８上にエピタキシャル層２０を形成する第３工程を行う（図５ステップＣ）。形成するエピタキシャル層１８としては、例えばシリコンエピタキシャル層が挙げられ、一般的な条件により形成することができる。この場合、例えば、水素をキャリアガスとして、ジクロロシラン、トリクロロシランなどのソースガスをチャンバー内に導入し、使用するソースガスによっても成長温度は異なるが、１０００〜１２００℃の範囲の温度でＣＶＤ法により半導体ウェーハ１０上にエピタキシャル成長させることができる。エピタキシャル層１８は、厚さが１〜１５μｍの範囲内とすることが好ましい。１μｍ未満の場合、半導体ウェーハ１０からのドーパントの外方拡散によりエピタキシャル層１８の抵抗率が変化してしまう可能性があり、また、１５μｍ超えの場合、固体撮像素子の分光感度特性に影響が生じるおそれがあるからである。 <Third step>
Following the second step, the third step of forming the epitaxial layer 20 on the modified layer 18 of the semiconductor wafer 10 is performed (step C in FIG. 5). Examples of the epitaxial layer 18 to be formed include a silicon epitaxial layer, which can be formed under general conditions. In this case, for example, hydrogen is used as a carrier gas, a source gas such as dichlorosilane or trichlorosilane is introduced into the chamber, and the growth temperature differs depending on the source gas used, but the CVD method is performed at a temperature in the range of 1000 to 1200 ° C. Therefore, it can be epitaxially grown on the semiconductor wafer 10. The thickness of the epitaxial layer 18 is preferably in the range of 1 to 15 μm. If it is less than 1 μm, the resistivity of the epitaxial layer 18 may change due to the outward diffusion of the dopant from the semiconductor wafer 10, and if it exceeds 15 μm, the spectral sensitivity characteristics of the solid-state image sensor are affected. This is because there is a risk.

第３工程後の黒点状欠陥Ｄの欠陥密度は、第２工程直後の黒点状欠陥Ｄの欠陥密度より減少しうるものの、第２工程による欠陥形成熱処理により、従来形成される欠陥密度より大きくなる。そのため、得られる半導体エピタキシャルウェーハ１００のゲッタリング能力を、クラスターイオン注入条件が同じであったとしても、従来よりも有意に高くすることが可能となる。 Although the defect density of the black dot-shaped defect D after the third step can be reduced from the defect density of the black dot-shaped defect D immediately after the second step, it becomes larger than the defect density conventionally formed by the defect forming heat treatment in the second step. .. Therefore, the gettering ability of the obtained semiconductor epitaxial wafer 100 can be significantly increased as compared with the conventional case even if the cluster ion implantation conditions are the same.

なお、本明細書における黒点状欠陥Ｄとは、半導体エピタキシャルウェーハ１００の劈開断面をＴＥＭにて明モードで観察した場合に、改質層１８内に黒点として観察される欠陥であって、直径数ｎｍ程度の微小サイズの欠陥は除く。黒点状欠陥Ｄのサイズは１５ｎｍ以上１００ｎｍ以下であり、「黒点状欠陥のサイズ」とは、ＴＥＭ画像中の欠陥の直径とする。なお、黒点状欠陥Ｄが円形でない、あるいは円形と見なせない形状である場合は、黒点状欠陥Ｄを内包する最小直径の外接円を用いて円形に近似し、直径を定める。また、黒点状欠陥の「欠陥密度」は、ＴＥＭ画像中に黒点状欠陥Ｄが存在する領域中における、所定面積あたりの欠陥の個数にその時のＴＥＭ観察に使用したサンプルの最終厚さよって定義される。 The black spot-shaped defect D in the present specification is a defect observed as a black spot in the modified layer 18 when the cleavage cross section of the semiconductor epitaxial wafer 100 is observed in the bright mode by TEM, and is the number of diameters. Excludes defects with a small size of about nm. The size of the black dot defect D is 15 nm or more and 100 nm or less, and the “size of the black dot defect” is the diameter of the defect in the TEM image. When the black dot-shaped defect D is not circular or has a shape that cannot be regarded as circular, the diameter is determined by approximating it to a circular shape using the circumscribed circle having the smallest diameter including the black dot-shaped defect D. Further, the "defect density" of the black dot-like defect is defined by the number of defects per predetermined area in the region where the black dot-like defect D exists in the TEM image and the final thickness of the sample used for the TEM observation at that time. To.

以下で、本実施形態における多元素クラスターイオンの照射態様について説明する。 The irradiation mode of the multi-element cluster ion in this embodiment will be described below.

照射する多元素クラスターイオン１６の構成元素は、炭素、水素および酸素が含まれれば他の構成元素については特に限定されない。多元素クラスターイオン１６の構成元素としてさらに含まれ得る元素として、ボロン、リン、ヒ素、アンチモンなどを挙げることができる。 The constituent elements of the multi-element cluster ion 16 to be irradiated are not particularly limited as long as they contain carbon, hydrogen and oxygen. Examples of elements that can be further contained as constituent elements of the multi-element cluster ion 16 include boron, phosphorus, arsenic, and antimony.

なお、イオン化させる化合物は特に限定されないが、イオン化が可能な化合物としては、例えばジエチルエーテル（Ｃ４Ｈ１０Ｏ）、エタノール（Ｃ２Ｈ６Ｏ）、ジエチルケトン（Ｃ５Ｈ１０Ｏ）などを用いることができる。特に、ジエチルエーテル、エタノール、などより生成したクラスターＣｎＨｍＯｌ（ｌ，ｍ，ｎは互いに独立で有り、１≦ｎ≦１６，１≦ｍ≦１６，１≦ｌ≦１６）を用いることが好ましい。特に、クラスターイオンの炭素原子数が１６個以下であり、かつ、クラスターイオンの酸素原子数が１６個以下であることが好ましい。小サイズのクラスターイオンビームを制御し易いためである。また、例えばトリメチルホスファイト（Ｃ３Ｈ９Ｏ３Ｐ）などを用いれば、炭素、水素及び酸素に加えて、多元素クラスターイオン１６の構成元素にリンを含ませることが可能である。 The compound to be ionized is not particularly limited, but examples of the compound capable of ionization include diethyl ether (C 4 H 10 O), ethanol (C 2 H 6 O), diethyl ketone (C 5 H 10 O) and the like. Can be used. In particular, cluster C n Hm O l (l, m, n are independent of each other and 1 ≦ n ≦ 16, 1 ≦ m ≦ 16, 1 ≦ l ≦ 16) generated from diethyl ether, ethanol, etc. is used. Is preferable. In particular, it is preferable that the number of carbon atoms of the cluster ion is 16 or less and the number of oxygen atoms of the cluster ion is 16 or less. This is because it is easy to control a small-sized cluster ion beam. Further, for example, by using trimethylphosphite (C 3 H 9 O 3 P) or the like, it is possible to include phosphorus in the constituent elements of the multi-element cluster ion 16 in addition to carbon, hydrogen and oxygen.

クラスターサイズは２〜１００個、好ましくは６０個以下、より好ましくは５０個以下で適宜設定することができる。クラスターサイズの調整は、ノズルから噴出されるガスのガス圧力および真空容器の圧力、イオン化する際のフィラメントへ印加する電圧などを調整することにより行うことができる。なお、クラスターサイズは、四重極高周波電界による質量分析またはタイムオブフライト質量分析によりクラスター個数分布を求め、クラスター個数の平均値をとることにより求めることができる。 The cluster size can be appropriately set from 2 to 100, preferably 60 or less, and more preferably 50 or less. The cluster size can be adjusted by adjusting the gas pressure of the gas ejected from the nozzle, the pressure of the vacuum vessel, the voltage applied to the filament at the time of ionization, and the like. The cluster size can be obtained by obtaining the cluster number distribution by mass spectrometry using a quadrupole high-frequency electric field or time-of-flight mass spectrometry, and taking the average value of the number of clusters.

クラスターイオンの加速電圧は、クラスターサイズとともに、クラスターイオンの構成元素の深さ方向の濃度プロファイルのピーク位置に影響を与える。本実施形態においては、多元素クラスターイオン１６の加速電圧を、０ｋｅＶ／Ｃｌｕｓｔｅｒ超え２００ｋｅＶ／Ｃｌｕｓｔｅｒ未満とすることができ、１００ｋｅＶ／Ｃｌｕｓｔｅｒ以下とすることが好ましく、８０ｋｅＶ／Ｃｌｕｓｔｅｒ以下とすることがさらに好ましい。なお、加速電圧の調整には、（１）静電加速、（２）高周波加速の２方法が一般的に用いられる。前者の方法としては、複数の電極を等間隔に並べ、それらの間に等しい電圧を印加して、軸方向に等加速電界を作る方法がある。後者の方法としては、イオンを直線状に走らせながら高周波を用いて加速する線形ライナック法がある。 The acceleration voltage of the cluster ions affects the peak position of the concentration profile in the depth direction of the constituent elements of the cluster ions as well as the cluster size. In the present embodiment, the acceleration voltage of the multi-element cluster ion 16 can be more than 0 keV / Cruster and less than 200 keV / Cruster, preferably 100 keV / Cruster or less, and more preferably 80 keV / Cruster or less. .. Two methods, (1) electrostatic acceleration and (2) high frequency acceleration, are generally used for adjusting the acceleration voltage. As the former method, there is a method in which a plurality of electrodes are arranged at equal intervals and an equal voltage is applied between them to create an equiaccelerating electric field in the axial direction. As the latter method, there is a linear linac method in which ions are accelerated by using high frequencies while running in a straight line.

また、クラスターイオンのドーズ量は、イオン照射時間を制御することにより調整することができる。炭素、水素および酸素の各元素のドーズ量は、クラスターイオン種と、クラスターイオンのドーズ量（Ｃｌｕｓｔｅｒ／ｃｍ２）で定まる。本実施形態では、炭素のドーズ量が１×１０１３〜１×１０１７ａｔｏｍｓ／ｃｍ２となるよう、多元素クラスターイオン１６のドーズ量を調整することができ、好ましくは炭素のドーズ量を５×１０１３ａｔｏｍｓ／ｃｍ２以上５×１０１６ａｔｏｍｓ／ｃｍ２以下とする。炭素のドーズ量が１×１０１３ａｔｏｍｓ／ｃｍ２未満の場合、十分なゲッタリング能力が得られない場合があり、炭素のドーズ量が１×１０１６ａｔｏｍｓ／ｃｍ２超えの場合、エピタキシャル層２０の表面に大きなダメージを与えるおそれがあるからである。 Further, the dose amount of cluster ions can be adjusted by controlling the ion irradiation time. The dose amount of each element of carbon, hydrogen and oxygen is determined by the cluster ion species and the dose amount of cluster ions (Cruster / cm 2 ). In the present embodiment, the dose amount of the multi-element cluster ion 16 can be adjusted so that the dose amount of carbon is 1 × 10 13 to 1 × 10 17 atoms / cm 2, and the dose amount of carbon is preferably 5. × 10 13 atoms / cm 2 or more and 5 × 10 16 atoms / cm 2 or less. If the carbon dose is less than 1 × 10 13 atoms / cm 2 , sufficient gettering capacity may not be obtained, and if the carbon dose is more than 1 × 10 16 atoms / cm 2 , the epitaxial layer 20 This is because there is a risk of causing great damage to the surface of the.

また、多元素クラスターイオン１６のビーム電流値は５０μＡ以上５０００μＡ以下とすればよい。なお、クラスターイオンのビーム電流値は、例えば、イオン源における原料ガスの分解条件を変更することなどにより調整することができる。 The beam current value of the multi-element cluster ion 16 may be 50 μA or more and 5000 μA or less. The beam current value of the cluster ions can be adjusted, for example, by changing the decomposition conditions of the raw material gas in the ion source.

以上、本発明の代表的な実施形態を説明したが、本発明はこれらの実施形態に限定されるものではない。 Although typical embodiments of the present invention have been described above, the present invention is not limited to these embodiments.

（試行例１）
ＣＺ単結晶シリコンインゴットから得たシリコンウェーハ（直径：３００ｍｍ、厚さ：７２５μｍ、ドーパント種類：リン、抵抗率：１０Ω・ｃｍ）を用意した。次いで、クラスターイオン発生装置（日新イオン機器社製、型番：ＣＬＡＲＩＳ（登録商標））を用いて、ジエチルエーテル（Ｃ４Ｈ１０Ｏ）をクラスターイオン化したＣＨ３Ｏからなる多元素クラスターイオンを、加速電圧８０ｋｅＶ／Ｃｌｕｓｔｅｒの注入条件でシリコンウェーハの表面に照射した。また、当該クラスターイオンのドーズ量を１．０×１０１５ｃｌｕｓｔｅｒ／ｃｍ２とした（炭素のドーズ量も１．０×１０１５ａｔｏｍｓ／ｃｍ２である）。 (Trial Example 1)
A silicon wafer (diameter: 300 mm, thickness: 725 μm, dopant type: phosphorus, resistivity: 10 Ω · cm) obtained from a CZ single crystal silicon ingot was prepared. Next, using a cluster ion generator (manufactured by Nissin Ion Kikai Co., Ltd., model number: CLARIS®), multi-element cluster ions consisting of CH 3 O obtained by cluster ionizing diethyl ether (C 4 H 10 O) were generated. The surface of the silicon wafer was irradiated under the injection conditions of an acceleration voltage of 80 keV / Cluster. Further, the dose amount of the cluster ion was set to 1.0 × 10 15 cruster / cm 2 (the dose amount of carbon was also 1.0 × 10 15 atoms / cm 2 ).

次に、上記シリコンウェーハを炉内温度６００℃の枚葉式エピタキシャル成長装置（アプライドマテリアルズ社製）内に搬送した。次いで、８００℃までの昇温時間を５秒（昇温レート４０℃／ｓ）とし、８００℃〜１０００℃までの昇温時間を５秒（昇温レート４０℃／ｓ）として１０００℃まで上昇させた。引き続き、装置内で１１２０℃まで昇温し、当該温度で３０秒の水素ベーク処理を施した後、水素をキャリアガス、トリクロロシランをソースガス、１１２０℃でＣＶＤ法により、シリコンウェーハの改質層が形成された側の表面上にシリコンのエピタキシャル層（厚さ：５μｍ、ドーパント種類：リン、抵抗率：５０Ω・ｃｍ）をエピタキシャル成長させ、試行例１に係るエピタキシャルシリコンウェーハを作製した。 Next, the silicon wafer was transferred into a single-wafer epitaxial growth apparatus (manufactured by Applied Materials) having a furnace temperature of 600 ° C. Next, the temperature rising time to 800 ° C. is set to 5 seconds (heating rate 40 ° C./s), and the temperature rising time from 800 ° C. to 1000 ° C. is set to 5 seconds (heating rate 40 ° C./s), and the temperature rises to 1000 ° C. I let you. Subsequently, the temperature was raised to 1120 ° C. in the apparatus, and hydrogen baking treatment was performed at that temperature for 30 seconds. Then, hydrogen was used as a carrier gas, trichlorosilane was used as a source gas, and the modified layer of the silicon wafer was subjected to a CVD method at 1120 ° C. An epitaxial silicon layer (thickness: 5 μm, dopant type: phosphorus, resistance: 50 Ω · cm) was epitaxially grown on the surface on the side on which the silicon was formed to produce an epitaxial silicon wafer according to Trial Example 1.

（試行例２〜２５）
下記表１に示すように、８００℃までの昇温時間を５秒（昇温レート４０℃／ｓ）、１０秒（昇温レート２０℃／ｓ）、３０秒（昇温レート６．７℃／ｓ）、４５秒（昇温レート６．７℃／ｓ）、６０秒（昇温レート３．３℃／ｓ）とし、８００℃〜１０００℃までの昇温時間を５秒（昇温レート４０℃／ｓ）、１０秒（昇温レート２０℃／ｓ）、３０秒（昇温レート６．７℃／ｓ）、６０秒（昇温レート３．３℃／ｓ）、３００秒（昇温レート０．６７℃／ｓ）とした以外は、試行例１と同様にして、試行例２〜２５に係るエピタキシャルシリコンウェーハを作製した。 (Trial Examples 2 to 25)
As shown in Table 1 below, the heating time up to 800 ° C. was 5 seconds (heating rate 40 ° C./s), 10 seconds (heating rate 20 ° C./s), and 30 seconds (heating rate 6.7 ° C.). / S), 45 seconds (heating rate 6.7 ° C / s), 60 seconds (heating rate 3.3 ° C / s), and the heating time from 800 ° C to 1000 ° C is 5 seconds (heating rate). 40 ° C / s), 10 seconds (heating rate 20 ° C / s), 30 seconds (heating rate 6.7 ° C / s), 60 seconds (heating rate 3.3 ° C / s), 300 seconds (rise) Except for the temperature rate of 0.67 ° C./s), epitaxial silicon wafers according to Trial Examples 2 to 25 were produced in the same manner as in Trial Example 1.

Figure 0006874718
Figure 0006874718

＜評価１：ＴＥＭ断面写真による観察＞
試行例１〜２５に係るエピタキシャルシリコンウェーハのそれぞれについて、基板界面近傍の断面をＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：透過型電子顕微鏡）にて観察し、黒点状欠陥の欠陥密度を求めた。なお、基板界面から深さ３００ｎｍ以内の範囲内で観察された欠陥サイズ１５ｎｍ〜１００ｎｍ以下の欠陥を、黒点状欠陥とした。観察された欠陥密度を表１に併せて示す。 <Evaluation 1: Observation by TEM cross-sectional photograph>
For each of the epitaxial silicon wafers according to Trial Examples 1 to 25, a cross section near the substrate interface was observed with a TEM (Transmission Electron Microscope), and the defect density of black spot-like defects was determined. Defects with a defect size of 15 nm to 100 nm or less observed within a depth of 300 nm from the substrate interface were defined as black spot-like defects. The observed defect densities are also shown in Table 1.

＜評価２：ゲッタリング能力評価＞
試行例１〜２５に係るエピタキシャルシリコンウェーハのそれぞれに対して、ゲッタリング能力を評価した。まず、各エピタキシャルシリコンウェーハのエピタキシャル層の表面を、Ｎｉ汚染液（１．０×１０１３ａｔｏｍｓ／ｃｍ２）を用いてスピンコート汚染法により強制的に汚染し、次いで、窒素雰囲気中において９００℃で３０分間の拡散熱処理を施した。その後、各エピタキシャルシリコンウェーハについてＳＩＭＳ測定を行い、クラスターイオン注入領域（本評価では、簡便のため基板界面から３００ｎｍとした。）におけるＮｉ濃度のプロファイルをそれぞれ測定した。そして、イオン注入領域におけるＮｉの捕獲量（ＳＩＭＳプロファイルにおけるＮｉ濃度の積分値に相当）を求めた。Ｎｉの捕獲量下記のとおり分類して、評価基準とした。評価結果を表１に併せて示す。
◎：９．７×１０１２ａｔｏｍｓ／ｃｍ２以上
○：９．５×１０１２ａｔｏｍｓ／ｃｍ２以上９．７×１０１２ａｔｏｍｓ／ｃｍ２未満
△：９．０×１０１２ａｔｏｍｓ／ｃｍ２以上９．５×１０１２ａｔｏｍｓ／ｃｍ２未満
×：９．０×１０１２ａｔｏｍｓ／ｃｍ２未満 <Evaluation 2: Gettering ability evaluation>
The gettering ability was evaluated for each of the epitaxial silicon wafers according to Trial Examples 1 to 25. First, the surface of the epitaxial layer of each epitaxial silicon wafer is forcibly contaminated with a Ni contaminant (1.0 × 10 13 atoms / cm 2 ) by a spin coating contamination method, and then at 900 ° C. in a nitrogen atmosphere. Was subjected to diffusion heat treatment for 30 minutes. After that, SIMS measurement was performed on each epitaxial silicon wafer, and the profile of Ni concentration in the cluster ion implantation region (in this evaluation, 300 nm from the substrate interface was set for convenience) was measured. Then, the amount of Ni captured in the ion implantation region (corresponding to the integrated value of the Ni concentration in the SIMS profile) was determined. The amount of Ni captured was classified as follows and used as the evaluation criteria. The evaluation results are also shown in Table 1.
⊚: 9.7 × 10 12 atoms / cm 2 or more ○: 9.5 × 10 12 atoms / cm 2 or more 9.7 × 10 12 atoms / cm less than 2 Δ: 9.0 × 10 12 atoms / cm 2 or more 9.5 × 10 12 atoms / cm less than 2 ×: 9.0 × 10 12 atoms / cm less than 2

＜評価結果の考察＞
まず、表１から、ゲッタリング能力の高低と、黒点状欠陥の欠陥密度とには明確な相関関係があることが確認され、黒点状欠陥の欠陥密度が大きいほど、ゲッタリング能力も高いことが確認される。そして、欠陥の種が消滅すると推定される温度帯の通過時間が短く、かつ、欠陥が成長すると推定される温度帯の通過時間が長いほど、黒点状欠陥の欠陥密度が大きくなることも確認された。したがって、クラスター条件が同一であったとしても、黒点状欠陥の欠陥密度を増大させるための欠陥形成熱処理を行うことにより、ゲッタリング能力を高くすることが可能である。 <Discussion of evaluation results>
First, from Table 1, it was confirmed that there is a clear correlation between the level of gettering ability and the defect density of black spot-like defects, and the larger the defect density of black dot-like defects, the higher the gettering ability. It is confirmed. It was also confirmed that the shorter the transit time in the temperature zone where the seeds of the defect are estimated to disappear and the longer the transit time in the temperature zone where the defect is estimated to grow, the higher the defect density of the black dot-shaped defects. It was. Therefore, even if the cluster conditions are the same, the gettering ability can be increased by performing the defect forming heat treatment for increasing the defect density of the black spot-shaped defects.

本発明によれば、クラスターイオン注入条件が同じであっても、より高いゲッタリング能力を有することのできる半導体エピタキシャルウェーハの製造方法を提供することができる。 According to the present invention, it is possible to provide a method for manufacturing a semiconductor epitaxial wafer capable of having a higher gettering ability even if the cluster ion implantation conditions are the same.

１０ 半導体ウェーハ
１０Ａ 半導体ウェーハの表面
１６ クラスターイオン
１８ 改質層
２０ エピタキシャル層
１００ 半導体エピタキシャルウェーハ
Ｄ 黒点状欠陥
10 Semiconductor wafer 10A Surface of semiconductor wafer 16 Cluster ion 18 Modified layer 20 Epitaxial layer 100 Semiconductor epitaxial wafer D Black spot-like defect

Claims (3)

半導体ウェーハの表面に、構成元素として炭素、水素及び酸素の３元素を含む多元素クラスターイオンを注入して、該半導体ウェーハの表層部に、前記多元素クラスターイオンの構成元素が固溶した改質層を形成する第１工程と、
該第１工程の後、前記改質層内に形成される黒点状欠陥の欠陥密度を増大させるための欠陥形成熱処理を行う第２工程と、
該第２工程に引き続き、前記半導体ウェーハの改質層上に、エピタキシャル層を形成する第３工程と、を有することを特徴とする半導体エピタキシャルウェーハの製造方法であって、
前記第２工程における前記欠陥形成熱処理の熱処理条件は、前記半導体ウェーハを８００℃未満の第１温度領域に保持する第１保持時間が０秒以上４５秒以下であり、かつ、第1温度領域から昇温後の、前記半導体ウェーハを８００℃以上１０００℃未満の第２温度領域に保持する第２保持時間が３０秒以上である、半導体エピタキシャルウェーハの製造方法。 Multi-element cluster ions containing three elements of carbon, hydrogen and oxygen as constituent elements are injected into the surface of the semiconductor wafer, and the constituent elements of the multi-element cluster ions are solid-dissolved and modified on the surface layer of the semiconductor wafer. The first step of forming a layer and
After the first step, a second step of performing a defect forming heat treatment for increasing the defect density of black spot-like defects formed in the modified layer, and
A method for manufacturing a semiconductor epitaxial wafer, which comprises a third step of forming an epitaxial layer on the modified layer of the semiconductor wafer, following the second step.
The heat treatment conditions for the defect formation heat treatment in the second step are that the first holding time for holding the semiconductor wafer in the first temperature region of less than 800 ° C. is 0 seconds or more and 45 seconds or less, and from the first temperature region. A method for manufacturing a semiconductor epitaxial wafer, which has a second holding time of 30 seconds or more for holding the semiconductor wafer in a second temperature region of 800 ° C. or higher and lower than 1000 ° C. after the temperature rise. 前記多元素クラスターイオンの構成元素は、炭素、水素及び酸素の３元素からなる、請求項１に記載の半導体エピタキシャルウェーハの製造方法。 The method for manufacturing a semiconductor epitaxial wafer according to claim 1, wherein the constituent elements of the multi-element cluster ion are three elements of carbon, hydrogen, and oxygen. 前記半導体ウェーハがシリコンウェーハである、請求項１又は２に記載の半導体エピタキシャルウェーハの製造方法。
The method for manufacturing a semiconductor epitaxial wafer according to claim 1 or 2, wherein the semiconductor wafer is a silicon wafer.
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