KR102148440B1 - Method of producing semiconductor epitaxial wafer - Google Patents

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Abstract

본 발명의 과제는, 클러스터 이온 주입 조건이 동일하더라도, 보다 높은 게터링 능력을 가질 수 있는 반도체 에피택셜 웨이퍼의 제조 방법을 제공하는 데 있다.
상기의 과제를 해결하기 위해, 본 발명에 의한 반도체 에피택셜 웨이퍼의 제조 방법은, 반도체 웨이퍼의 표면에, 구성 원소로서 탄소, 수소 및 산소의 3 원소를 포함하는 다원소 클러스터 이온을 주입하여, 해당 반도체 웨이퍼의 표층부에, 상기 다원소 클러스터 이온의 구성 원소가 고용(固溶)된 개질층을 형성하는 제1 공정과, 해당 제 1 공정 후, 상기 개질층 내에 형성되는 흑점상 결함의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 행하는 제2 공정과, 해당 제 2 공정에 이어서, 상기 반도체 웨이퍼의 개질층 상에, 에피택셜층을 형성하는 제3 공정을 가진다.An object of the present invention is to provide a method for manufacturing a semiconductor epitaxial wafer capable of having a higher gettering ability even if the cluster ion implantation conditions are the same.
In order to solve the above problems, in the method for manufacturing a semiconductor epitaxial wafer according to the present invention, a multi-element cluster ion containing three elements of carbon, hydrogen and oxygen as constituent elements is implanted on the surface of the semiconductor wafer, A first step of forming a modified layer in which constituent elements of the multi-element cluster ions are dissolved in a solid solution on the surface layer of a semiconductor wafer, and the defect density of the black spot-like defects formed in the modified layer after the first step A second step of performing a defect formation heat treatment for increasing, and a third step of forming an epitaxial layer on the modified layer of the semiconductor wafer are provided following the second step.

Description

반도체 에피택셜 웨이퍼의 제조 방법 {METHOD OF PRODUCING SEMICONDUCTOR EPITAXIAL WAFER}Manufacturing method of semiconductor epitaxial wafer {METHOD OF PRODUCING SEMICONDUCTOR EPITAXIAL WAFER}

[0001] 본 발명은, 반도체 에피택셜 웨이퍼의 제조 방법에 관한 것이다. 본 발명은, 특히, 보다 높은 게터링 능력을 발휘하는 반도체 에피택셜 웨이퍼의 제조 방법에 관한 것이다.[0001] The present invention relates to a method of manufacturing a semiconductor epitaxial wafer. The present invention particularly relates to a method for manufacturing a semiconductor epitaxial wafer exhibiting a higher gettering ability.

[0002] 반도체 디바이스의 특성을 열화(劣化)시키는 요인으로서, 금속 오염을 들 수 있다. 예컨대, 이면조사형(裏面照射型) 고체 촬상 소자에서는, 상기 소자의 기판이 되는 반도체 에피텍셜 웨이퍼에 혼입(混入)된 금속은, 고체 촬상 소자의 암전류(暗電流)를 증가시키는 요인이 되어, 화이트 스팟(白傷, white spot)이라 불리는 결함을 발생시킨다. 이면조사형 고체 촬상 소자는, 배선층 등을 센서부보다 하층에 배치함으로써, 외부로부터의 광을 센서에 직접 받아들여, 암소(暗所) 등에서도 보다 선명한 화상이나 동영상을 촬영할 수 있기 때문에, 최근, 디지털 비디오 카메라나 스마트폰 등의 휴대전화에 널리 이용되고 있다. 이 때문에, 화이트 스팟을 최대한 줄일 것이 요망되고 있다.[0002] As a factor that deteriorates the characteristics of a semiconductor device, metal contamination may be mentioned. For example, in a back-illuminated solid-state imaging device, the metal mixed in the semiconductor epitaxial wafer serving as the substrate of the device becomes a factor that increases the dark current of the solid-state imaging device, It creates a defect called a white spot. Since the back-illuminated solid-state image sensor can directly receive light from the outside to the sensor by arranging the wiring layer or the like in a lower layer than the sensor unit, it is possible to capture clearer images and moving pictures even in the dark, etc. It is widely used in mobile phones such as digital video cameras and smart phones. For this reason, it is desired to minimize white spots.

[0003] 반도체 소자 기판으로의 금속의 혼입은, 주로 반도체 에피텍셜 웨이퍼의 제조 공정 및 고체 촬상 소자의 제조 공정(디바이스 제조 공정)에서 발생한다. 전자(前者)인 반도체 에피텍셜 웨이퍼의 제조 공정에 있어서의 금속 오염은, 에피택셜 성장로(爐)의 구성재(構成材)로부터의 중금속 파티클에 의한 것, 혹은, 에피택셜 성장시의 노내(爐內) 가스로서 염소계 가스를 이용하기 때문에, 그 배관 재료가 금속 부식하여 발생하는 중금속 파티클에 의한 것 등을 고려할 수 있다. 최근, 이러한 금속 오염은, 에피택셜 성장로의 구성재를 내부식성(耐腐食性)이 우수한 재료로 교환하는 등에 의해, 어느 정도는 개선되고 있지만, 충분하지는 않다. 한편, 후자(後者)인 고체 촬상 소자의 제조 공정에 있어서는, 이온 주입, 확산 및 산화 열처리 등의 각 처리 중에 있어서, 반도체 에피택셜 웨이퍼의 중금속 오염이 우려된다.[0003] Incorporation of metal into a semiconductor device substrate mainly occurs in a manufacturing process of a semiconductor epitaxial wafer and a manufacturing process of a solid-state imaging device (device manufacturing process). Metal contamination in the manufacturing process of the former semiconductor epitaxial wafer is caused by heavy metal particles from the constituent materials of the epitaxial growth furnace, or in the furnace during epitaxial growth. (內) Since a chlorine-based gas is used as the gas, it can be considered that the piping material is caused by heavy metal particles generated by metal corrosion. In recent years, such metal contamination has been improved to some extent by exchanging a constituent material of an epitaxial growth furnace with a material having excellent corrosion resistance, but is not sufficient. On the other hand, in the manufacturing process of the latter solid-state imaging device, heavy metal contamination of the semiconductor epitaxial wafer is concerned during each treatment such as ion implantation, diffusion, and oxidation heat treatment.

[0004] 이 때문에, 일반적으로는, 반도체 에피택셜 웨이퍼에 금속을 포획하기 위한 게터링층을 형성함으로써, 반도체 에피택셜 웨이퍼로의 금속 오염을 회피하고 있다.For this reason, in general, metal contamination to the semiconductor epitaxial wafer is avoided by forming a gettering layer for trapping metal on the semiconductor epitaxial wafer.

[0005] 여기서, 게터링층을 형성하는 기술로서, 에피택셜층의 형성에 앞서, 클러스터 이온(Cluster Ions)을 조사(照射)하는 기술이 있다. 특허 문헌 1에서는, 반도체 에피택셜 웨이퍼의 제조 방법에 있어서, 구성 원소로서 탄소, 수소 및 산소를 포함하는 클러스터 이온 주입 기술이 개시(開示)되어 있다. 그리고, 특허 문헌 1에는, 탄소, 수소 및 산소의 3 원소를 포함하는 클러스터 이온 주입에 의해, 격자 간 실리콘에 기인하는 것으로 추정되는 비교적 커다란 사이즈의 흑점상(黑點狀) 결함(특허 문헌 1에 있어서의 제2의 흑점상 결함)이 형성되는 것도 개시되어 있다. 상기 흑점상 결함이 강력한 게터링 사이트로서 기능한다는 것이 특허 문헌 1의 실험 결과로부터 시사된다.[0005] Here, as a technique of forming a gettering layer, there is a technique of irradiating cluster ions prior to formation of an epitaxial layer. In Patent Document 1, a cluster ion implantation technique containing carbon, hydrogen, and oxygen as constituent elements in a method of manufacturing a semiconductor epitaxial wafer is disclosed. In addition, in Patent Document 1, a relatively large-sized black spot-like defect that is estimated to be caused by interstitial silicon by implantation of cluster ions containing three elements of carbon, hydrogen and oxygen (Patent Document 1 It is also disclosed that a second black spot defect) is formed. It is suggested from the experimental results of Patent Document 1 that the black spot-like defect functions as a strong gettering site.

[0006] 1. 일본 특허공개공보 제2017-157613호1. Japanese Patent Laid-Open Publication No. 2017-157613

[0007] 특허 문헌 1에 개시된 클러스터 이온 주입 기술을 이용함으로써, 매우 우수한 게터링 능력을 가지는 반도체 에피택셜 웨이퍼를 얻을 수 있다. 그러나, 클러스터 이온 주입에 의한 게터링 사이트의 형성 메카니즘 및 그 특성은 어느 정도 밝혀지고 있지만, 아직도 연구가 진행 중이다. 특히, 클러스터 이온의 구성 원소로서, 탄소 및 수소에 더하여, 추가로 1 종류 이상의 원소가 포함되는 다(多)원소 클러스터 이온에 대해서는, 해명되지 않은 점이 많다. 이하, 본 명세서에 있어서는, 클러스터 이온의 구성 원소에 3 종류 이상의 원소가 포함되는 경우에 「다원소 클러스터 이온」이라고 칭한다.[0007] By using the cluster ion implantation technique disclosed in Patent Document 1, a semiconductor epitaxial wafer having very excellent gettering ability can be obtained. However, the mechanism of formation of gettering sites by cluster ion implantation and its characteristics have been revealed to some extent, but research is still underway. Particularly, there are many points that have not been elucidated about the multi-element cluster ions containing one or more elements in addition to carbon and hydrogen as constituent elements of cluster ions. Hereinafter, in this specification, when three or more types of elements are contained in the constituent elements of a cluster ion, it is called "multi-element cluster ion".

[0008] 여기서, 특허 문헌 1에 있어서의 개질층에 의한 게터링 능력을 보다 높게 하려면, 예컨대 클러스터 이온의 도스량을 많게 하는 것이 유효하다. 그러나, 도스량을 너무 많게 하면, 개질층 상에 형성되는 에피택셜층에 에피택셜 결함이 다수 발생되어 버리는 경우가 있다. 이와 같이, 도스량 증가에 의한 게터링 능력의 개선에는 한계가 있다.[0008] Here, in order to further increase the gettering ability by the modified layer in Patent Document 1, it is effective to increase the dose amount of cluster ions, for example. However, if the dose is too large, there are cases where a large number of epitaxial defects are generated in the epitaxial layer formed on the modified layer. As described above, there is a limit to the improvement of gettering ability by increasing the dose.

[0009] 이 때문에, 클러스터 이온 주입 조건 이외의 관점에서, 게터링 능력을 보다 높이기 위한 새로운 방법의 확립이 기대된다.For this reason, it is expected to establish a new method to further increase gettering capability from a viewpoint other than cluster ion implantation conditions.

[0010] 따라서 본 발명은, 클러스터 이온 주입 조건이 동일하더라도, 보다 높은 게터링 능력을 가질 수 있는 반도체 에피택셜 웨이퍼의 제조 방법을 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor epitaxial wafer capable of having a higher gettering ability even if the cluster ion implantation conditions are the same.

[0011] 상기 과제를 해결하기 위해, 본 발명자는 열심히 검토하였다. 그리고, 본 발명자는, 클러스터 이온 주입 조건 대신에, 에피택셜 성장 조건을 조정함으로써, 게터링 능력을 높일 수 없을지를 검토하였다. 여기서, 에피택셜 성장 처리에 수반하는 열처리 시퀀스의 일반적인 개념도를, 도 1을 이용하여 설명한다. 이 열처리 시퀀스는, (i) 반도체 웨이퍼를 에피택셜 성장로 내에 투입하고 나서, 에피택셜 성장 온도에 도달할 때까지의 승온(昇溫) 과정, (ii) 반도체 웨이퍼 표면에 에피택셜층을 성장시키는 에피택셜 성장 과정, (iii) 에피택셜층 형성 후, 얻어진 반도체 에피택셜 웨이퍼를 에피택셜 성장로로부터 꺼낼 때까지의 강온(降溫) 과정의 3가지로 크게 구분된다.[0011] In order to solve the above problems, the inventors have studied hard. Then, the present inventors examined whether the gettering ability could not be improved by adjusting the epitaxial growth conditions instead of the cluster ion implantation conditions. Here, a general conceptual diagram of a heat treatment sequence accompanying an epitaxial growth process will be described with reference to FIG. 1. This heat treatment sequence includes (i) a process of increasing the temperature from putting the semiconductor wafer into the epitaxial growth furnace until the epitaxial growth temperature is reached, and (ii) growing an epitaxial layer on the surface of the semiconductor wafer. It is largely divided into three types: a tactical growth process, (iii) a temperature-falling process until the semiconductor epitaxial wafer is taken out of the epitaxial growth furnace after formation of the epitaxial layer.

[0012] 본 발명자가 열심히 검토한 바, 게터링 사이트가 되는 흑점상 결함의 생성수가 상기 (i) 승온 과정에 크게 의존하는 것을 알아내었다. 그리고, 흑점상 결함의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 겸한 승온 과정을 행함으로써, 클러스터 이온 주입 조건이 동일하더라도, 게터링 능력을 보다 높게 할 수 있음을 본 발명자는 알아내었다. 본 발명은, 상기 지견(知見)에 근거하여 완성된 것이며, 그 요지 구성은 이하와 같다.[0012] As the inventors studied hard, it was found that the number of generations of sunspot defects that become gettering sites is highly dependent on the (i) heating process. Further, the inventors have found that the gettering ability can be made higher even if the cluster ion implantation conditions are the same by performing a heating process that also serves as a defect formation heat treatment for increasing the defect density of black spot defects. The present invention has been completed based on the above findings, and its summary structure is as follows.

[0013] (1) 반도체 웨이퍼의 표면에, 구성 원소로서 탄소, 수소 및 산소의 3 원소를 포함하는 다원소 클러스터 이온을 주입하여, 해당 반도체 웨이퍼의 표층부에, 상기 다원소 클러스터 이온의 구성 원소가 고용(固溶)된 개질층을 형성하는 제1 공정과,(1) On the surface of a semiconductor wafer, multi-element cluster ions including three elements of carbon, hydrogen and oxygen are implanted as constituent elements, and the constituent elements of the multi-element cluster ions are added to the surface layer of the semiconductor wafer. A first step of forming a solid-solution modified layer,

해당 제 1 공정 후, 상기 개질층 내에 형성되는 흑점상 결함의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 행하는 제2 공정과,After the first step, a second step of performing a defect formation heat treatment for increasing the defect density of the black spot-like defect formed in the modified layer; and

해당 제 2 공정에 이어서, 상기 반도체 웨이퍼의 개질층 상에, 에피택셜층을 형성하는 제3 공정을 가지는 것을 특징으로 하는 반도체 에피택셜 웨이퍼의 제조 방법.A method of manufacturing a semiconductor epitaxial wafer comprising a third step of forming an epitaxial layer on the modified layer of the semiconductor wafer following the second step.

[0014] (2) 상기 제2 공정에 있어서의 상기 결함 형성 열처리의 열처리 조건은, 상기 반도체 웨이퍼를 800℃ 미만인 제1 온도 영역으로 유지(保持)하는 제1 유지 시간이 0초 이상 45초 이하이며, 또한, 제1 온도 영역으로부터 승온한 후의, 상기 반도체 웨이퍼를 800℃ 이상 1000℃ 미만인 제2 온도 영역으로 유지하는 제2 유지 시간이 30초 이상인, 상기 (1)에 기재된 반도체 에피택셜 웨이퍼의 제조 방법.(2) In the heat treatment condition of the defect formation heat treatment in the second step, the first holding time for holding the semiconductor wafer in a first temperature range of less than 800° C. is 0 seconds or more and 45 seconds or less. In addition, the second holding time of holding the semiconductor wafer in a second temperature region of 800° C. or more and less than 1000° C. after heating from the first temperature region is 30 seconds or more. Manufacturing method.

[0015] (3) 상기 다원소 클러스터 이온의 구성 원소는, 탄소, 수소 및 산소의 3 원소로 이루어진, 상기 (1) 또는 (2)에 기재된 반도체 에피택셜 웨이퍼의 제조 방법.(3) The method for manufacturing a semiconductor epitaxial wafer according to (1) or (2), wherein the constituent elements of the multi-element cluster ions are composed of three elements of carbon, hydrogen and oxygen.

[0016] (4) 상기 반도체 웨이퍼가 실리콘 웨이퍼인, 상기 (1)∼(3) 중 어느 하나에 기재된 반도체 에피택셜 웨이퍼의 제조 방법.(4) The method for manufacturing a semiconductor epitaxial wafer according to any one of (1) to (3), wherein the semiconductor wafer is a silicon wafer.

[0017] 본 발명에 의하면, 클러스터 이온 주입 조건이 동일하더라도, 보다 높은 게터링 능력을 가질 수 있는 반도체 에피택셜 웨이퍼의 제조 방법을 제공할 수 있다.According to the present invention, it is possible to provide a method of manufacturing a semiconductor epitaxial wafer capable of having a higher gettering ability even if the cluster ion implantation conditions are the same.

[0018] 도 1은, 에피택셜 성장에 수반하는 일반적인 열처리 시퀀스를 나타낸 개념도이다.
도 2는, 참고 실험예 1에 있어서의 에피택셜 실리콘 웨이퍼의 기판 계면 근방의 TEM 단면도를 나타낸 도면이다.
도 3은, 참고 실험예 2에 있어서의 에피택셜 실리콘 웨이퍼의 기판 계면 근방의 TEM 단면도를 나타낸 도면이다.
도 4는, 본 발명의 하나의 실시형태에 의한 에피택셜 성장에 수반하는 열처리 시퀀스의 하나의 양태를 설명하는 모식적인 단면도이다.
도 5는, 본 발명의 하나의 실시형태에 의한 반도체 에피택셜 웨이퍼(100)의 제조 방법을 설명하는 모식적인 단면도이다.1 is a conceptual diagram showing a general heat treatment sequence accompanying epitaxial growth.
2 is a diagram showing a TEM cross-sectional view of an epitaxial silicon wafer in the vicinity of a substrate interface in Reference Experimental Example 1. FIG.
3 is a diagram showing a TEM cross-sectional view of an epitaxial silicon wafer in the vicinity of a substrate interface in Reference Experimental Example 2. FIG.
4 is a schematic cross-sectional view for explaining an aspect of a heat treatment sequence accompanying epitaxial growth according to an embodiment of the present invention.
5 is a schematic cross-sectional view illustrating a method of manufacturing a semiconductor epitaxial wafer 100 according to an embodiment of the present invention.

[0019] 실시형태의 상세한 설명에 앞서, 우선, 본 발명을 완성시키기에 이른 실험(참고 실험예 1, 2)에 대해 설명한다.Prior to the detailed description of the embodiment, first, an experiment that led to the completion of the present invention (reference experiment examples 1 and 2) will be described.

[0020] [참고 실험예 1][0020] [Reference Experimental Example 1]

CZ 단결정 실리콘 잉곳으로부터 얻은 실리콘 웨이퍼(직경：300mm, 두께：725μm, 도펀트 종류：인, 저항률：10Ω·cm)를 준비하였다. 이어서, 클러스터 이온 발생 장치(Nissin Ion Equipment　Co., Ltd. 제조, 제품 번호：CLARIS(등록상표))를 이용하여, 디에틸에테르(C4H10O)를 클러스터 이온화한 CH3O 로 이루어진 다원소 클러스터 이온을, 가속 전압 80keV/Cluster의 주입 조건으로 실리콘 웨이퍼의 표면에 주입하였다. 또한, 해당 클러스터 이온의 도스량을 1.0×1015cluster/cm2로 하였다.A silicon wafer (diameter: 300 mm, thickness: 725 μm, dopant type: phosphorus, resistivity: 10 Ω·cm) obtained from a CZ single crystal silicon ingot was prepared. Next, using a cluster ion generator (manufactured by Nissin Ion Equipment Co., Ltd., product number: CLARIS (registered trademark)), it is composed of CH 3 O obtained by cluster ionization of diethyl ether (C 4 H 10 O). Elemental cluster ions were implanted on the surface of the silicon wafer under the implantation condition of an acceleration voltage of 80 keV/Cluster. In addition, the dose amount of the cluster ions was set to 1.0×10 15 cluster/cm 2 .

[0021] 다음으로, 상기 실리콘 웨이퍼를 고속 열처리 장치(HiSOL, Inc. 제조, 제품 번호 AccuThermo Aw610) 내로 반송하였다. 그리고, 1100℃, 300초의 에피택셜 성장을 모의(模擬)한 열처리(이하, 모의 성장 열처리)를 행하기 위해, 질소 가스 분위기하에서, 이하의 조건으로 열처리를 행하였다.Next, the silicon wafer was conveyed into a high-speed heat treatment apparatus (manufactured by HiSOL, Inc., product number AccuThermo Aw610). Then, in order to perform heat treatment simulating epitaxial growth at 1100°C for 300 seconds (hereinafter, simulated growth heat treatment), heat treatment was performed under the following conditions in a nitrogen gas atmosphere.

노내 투입 온도：500℃Furnace input temperature: 500℃

모의 성장 온도까지의 승온 레이트：60℃／sHeating rate up to simulated growth temperature: 60℃/s

[0022] (샘플 2∼4)[0022] (Samples 2 to 4)

샘플 1에 있어서의 승온 레이트 60℃／s를, 15℃／s, 8℃／s, 4℃／s로 변경한 것 이외에는, 샘플 1과 동일하게 하여, 샘플 2∼4를 각각 제작하였다.Samples 2 to 4 were each produced in the same manner as in Sample 1, except that the temperature increase rate of 60°C/s in Sample 1 was changed to 15°C/s, 8°C/s, and 4°C/s.

[0023] 샘플 1∼4의 각각에 대해, 모의 성장 열처리를 행하기 전과 후에 있어서의 TEM 단면을 취득하였다. 결과를 도 2에 나타낸다.For each of Samples 1 to 4, TEM cross sections before and after performing the simulated growth heat treatment were obtained. The results are shown in FIG. 2.

[0024] [참고 실험예 2][0024] [Reference Experimental Example 2]

(샘플 5)(Sample 5)

샘플 1과 동일한 조건으로, CH3O로 이루어진 다원소 클러스터 이온을 실리콘 웨이퍼의 표면에 주입하였다. 이어서, 800℃, 300초의 모의 성장 열처리를 행하기 위해, 참고 실험예 1과 동일하게, 클러스터 이온 주입 후의 실리콘 웨이퍼를 고속 열처리 장치(HiSOL, Inc. 제조) 내로 반송하여, 이하의 조건으로 열처리를 행하였다.Under the same conditions as in Sample 1, multi-element cluster ions composed of CH 3 O were implanted on the surface of the silicon wafer. Subsequently, in order to perform simulated growth heat treatment at 800°C for 300 seconds, in the same manner as in Reference Experimental Example 1, the silicon wafer after cluster ion implantation was transferred into a high-speed heat treatment apparatus (manufactured by HiSOL, Inc.), and heat treatment was performed under the following conditions. Done.

노내 투입 온도：500℃Furnace input temperature: 500℃

모의 성장 온도까지의 승온 레이트：8℃／sHeating rate up to simulated growth temperature: 8℃/s

[0025] (샘플 6∼8)[0025] (Samples 6-8)

샘플 5에 있어서의 모의 성장 열처리의 열처리 온도 800℃를, 900℃, 1000℃, 1100℃로 변경한 것 이외에는, 샘플 5와 동일하게 하여, 샘플 6∼8을 각각 제작하였다.Samples 6 to 8 were each produced in the same manner as in Sample 5, except that the heat treatment temperature of 800°C of the simulated growth heat treatment in Sample 5 was changed to 900°C, 1000°C, and 1100°C.

[0026] 샘플 5∼8의 각각에 대해, 에피택셜 성장을 모의한 열처리를 행한 후에 있어서의 TEM 단면을 취득하였다. 결과를 도 3에 나타낸다.[0026] For each of Samples 5 to 8, a TEM cross section was obtained after heat treatment simulating epitaxial growth was performed. The results are shown in FIG. 3.

[0027] ＜참고 실험예 1, 2의 고찰＞<Consideration of Reference Experimental Examples 1 and 2>

우선, 참고 실험예 1에 의한 도 2에 근거하면, 1100℃, 300초의 모의 성장 열처리 전에는, 형성되는 흑점상 결함의 결함 밀도가 승온 레이트에 크게 의존하지 않는 것이 확인된다. 한편으로, 모의 성장 열처리 후에는, 흑점상 결함의 결함 밀도는 모두 감소되지만, 그 감소량은 승온 레이트에 크게 의존한다.First, based on Fig. 2 according to Reference Experimental Example 1, it is confirmed that before the simulated growth heat treatment at 1100° C. and 300 seconds, the defect density of the formed black spot defect does not depend much on the heating rate. On the other hand, after the simulated growth heat treatment, all the defect densities of black spot-like defects are reduced, but the amount of reduction depends largely on the heating rate.

[0028] 그리고, 참고 실험예 2에 의한 도 3에 근거하면, 800℃, 900℃ 및 1000℃의 모의 성장 열처리에 의한 흑점상 결함의 생성량이 비교적 큰 것이 확인되었다.And, based on FIG. 3 according to Reference Experimental Example 2, it was confirmed that the amount of black spot defects generated by the simulated growth heat treatment at 800°C, 900°C and 1000°C was relatively large.

[0029] 이상의 결과를 종합적으로 고려하면, 클러스터 이온 주입된 실리콘 웨이퍼는, 800℃ 이상 1000℃ 미만의 열처리를 받으면 흑점상 결함이 성장하는 한편, 800℃ 미만에서는 흑점상 결함의 종(種) 그 자체가 소멸하며, 1000℃ 이상의 열처리를 받으면 흑점상 결함이 분해된다는 가설을 고려할 수 있다. 이 가설에 근거하는 열처리 시퀀스를 도 4에 나타낸다. 샘플 1∼3에서는 800℃ 미만의 흑점상 결함의 종이 소멸하는 온도대(帶)의 통과시간이 비교적 짧지만, 흑점상 결함이 성장하는 온도대의 통과시간도 비교적 짧다. 샘플 4에서는, 800℃ 미만의 흑점상 결함의 종이 소멸하는 온도대의 통과시간이 비교적 길지만, 800℃ 이상 1000℃ 미만의 열처리를 받으면 흑점상 결함이 성장하는 시간도 길다. 이 때문에, 도 2 상단(上段)의 TEM 단면 사진과 같이, 모의 성장 열처리 전의 상태에서는, 흑점상 결함의 결함 밀도는 동일한 정도로 관찰된다. 그리고, 도 2 하단(下段)의 TEM 단면 사진과 같이, 모의 성장 열처리 후에는, 흑점상 결함의 결함 밀도에 유의미한 차(差)가 발생되어 있는 것으로 추찰(推察)된다.[0029] Comprehensive consideration of the above results, the cluster ion implanted silicon wafer grows black spot defects when subjected to heat treatment of 800° C. or more and less than 1000° C., while species of black spot defects below 800° C. The hypothesis that the defect is decomposed can be considered if it is destroyed by itself and subjected to heat treatment of 1000℃ or higher. Fig. 4 shows a heat treatment sequence based on this hypothesis. In Samples 1 to 3, the passage time in the temperature zone in which the species of black spot defects of less than 800°C disappears was relatively short, but the passage time in the temperature zone in which the black spot defects grow is also relatively short. In Sample 4, the passage time in the temperature range at which the species of black spot defects of less than 800°C disappears was relatively long, but the time for growth of the black spot defects was also long when heat treatment of 800°C or more and less than 1000°C was performed. For this reason, in the state before the simulated growth heat treatment, as shown in the TEM cross-sectional photograph at the upper end of Fig. 2, the defect density of the black spot defect is observed to the same degree. And, as shown in the TEM cross-sectional photograph of the lower part of Fig. 2, after the simulated growth heat treatment, it is assumed that a significant difference has occurred in the defect density of the black spot-like defect.

[0030] 따라서 본 발명자는, 에피택셜층이 형성되기 전에, 개질층 내에 형성되는 흑점상 결함의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 행함으로써, 게터링 능력을 높일 수 있다는 것을 알아내었다.Therefore, the inventors have found that before the epitaxial layer is formed, the gettering ability can be improved by performing a defect formation heat treatment for increasing the defect density of the black spot-like defects formed in the modified layer.

[0031] 이상의 실험 결과에 근거하여, 전술한 도 4의 열처리 시퀀스 및 도 5의 제조 플로우를 나타낸 모식적인 단면도를 참조하면서, 본 발명의 하나의 실시형태에 의한 에피택셜 실리콘 웨이퍼의 불순물 확산 거동 예측 방법을 설명한다. 또한, 도 5에서는 설명의 편의상, 실제의 두께 비율과는 달리, 반도체 웨이퍼(10)에 대해 개질층(18) 및 에피택셜층(20)의 두께를 과장하여 나타낸다.[0031] Prediction of the impurity diffusion behavior of an epitaxial silicon wafer according to an embodiment of the present invention, referring to a schematic cross-sectional view showing the heat treatment sequence of FIG. 4 and the manufacturing flow of FIG. 5, based on the above experimental results Explain how. In addition, in FIG. 5, for convenience of explanation, the thickness of the modified layer 18 and the epitaxial layer 20 is exaggerated for the semiconductor wafer 10, unlike the actual thickness ratio.

[0032] (반도체 에피택셜 웨이퍼의 제조 방법)[0032] (Method of manufacturing semiconductor epitaxial wafer)

본 발명의 하나의 실시형태에 따른 반도체 에피택셜 웨이퍼(100)의 제조 방법은, 반도체 웨이퍼(10)의 표면(10A)에, 구성 원소로서 3 원소 이상을 포함하는 다원소 클러스터 이온(16)을 주입하여, 해당 반도체 웨이퍼(10)의 표층부에, 다원소 클러스터 이온(16)의 구성 원소가 고용된 개질층(18)을 형성하는 제1 공정(도 5의 단계 (A), (B))과, 해당 제 1 공정 후, 개질층(18) 내에 형성되는 흑점상 결함(D)의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 행하는 제2 공정과, 해당 제 2 공정에 이어서, 반도체 웨이퍼의 개질층(18) 상에, 에피택셜층을 형성하는 제3 공정(도 5의 단계 (C))을 가진다. 여기서, 다원소 클러스터 이온(16)의 구성 원소는 탄소, 수소 및 산소를 포함한다. 이하에서는, 간략화를 위해, 구성 원소로서 탄소, 수소 및 산소를 포함하는 다원소 클러스터 이온을 「CHO 클러스터」라고 간략하게 기재(略記)하는 경우가 있다. CHO 클러스터는, 구성 원소로서 탄소, 수소 및 산소 이외를 포함할 수 있지만, 탄소, 수소 및 산소의 3 원소만으로 할 수도 있다. 또한, 도 5의 단계(C)는, 상기 제조 방법의 결과 얻어진 반도체 에피택셜 웨이퍼(100)의 모식적인 단면도이다. 에피택셜층(20)은, 이면조사형 고체 촬상 소자 등의 반도체 소자를 제조하기 위한 디바이스층이 된다. 반도체 웨이퍼(10)가 실리콘 웨이퍼이며, 에피택셜층(20)이 실리콘 에피택셜층인 에피택셜 실리콘 웨이퍼는, 반도체 에피택셜 웨이퍼(100)의 바람직한 양태의 하나이다. 이하에서는, 각 공정의 상세를 차례로 설명한다.In a method of manufacturing a semiconductor epitaxial wafer 100 according to an embodiment of the present invention, multi-element cluster ions 16 containing three or more elements as constituent elements are added to the surface 10A of the semiconductor wafer 10. A first step of implanting and forming a modified layer 18 in which constituent elements of the multi-element cluster ions 16 are dissolved in the surface layer portion of the semiconductor wafer 10 (steps (A) and (B) in Fig. 5) And, after the first step, a second step of performing a defect formation heat treatment for increasing the defect density of the black spot-like defects D formed in the modified layer 18, and subsequent to the second step, the semiconductor wafer is modified. On the layer 18, there is a third process (step (C) in Fig. 5) of forming an epitaxial layer. Here, the constituent elements of the multi-element cluster ions 16 include carbon, hydrogen and oxygen. In the following, for simplicity, multi-element cluster ions containing carbon, hydrogen, and oxygen as constituent elements may be briefly described as "CHO clusters" (略記). Although the CHO cluster may contain other than carbon, hydrogen and oxygen as constituent elements, it may be made only of three elements of carbon, hydrogen and oxygen. In addition, step (C) of FIG. 5 is a schematic cross-sectional view of the semiconductor epitaxial wafer 100 obtained as a result of the manufacturing method. The epitaxial layer 20 becomes a device layer for manufacturing semiconductor elements such as back-illuminated solid-state imaging elements. An epitaxial silicon wafer in which the semiconductor wafer 10 is a silicon wafer and the epitaxial layer 20 is a silicon epitaxial layer is one of the preferred embodiments of the semiconductor epitaxial wafer 100. In the following, the details of each step will be described in order.

[0033] ＜제1 공정＞<First step>

본 발명에 있어서의 제1 공정(도 5의 단계 (A), (B))에서는, 전술한 바와 같이, 반도체 웨이퍼(10)의 표면(10A)에, 구성 원소로서 3 원소 이상을 포함하는 다원소 클러스터 이온(16)을 주입하여, 해당 반도체 웨이퍼(10)의 표층부에, 다원소 클러스터 이온(16)의 구성 원소가 고용된 개질층(18)을 형성한다. 제1 공정에 이용하는 다원소 클러스터 이온(16)은, 전술한 바와 같이 구성 원소로서 탄소, 수소 및 산소를 포함한다.In the first process in the present invention (steps (A) and (B) in Fig. 5), as described above, the surface 10A of the semiconductor wafer 10 contains three or more elements as constituent elements. Elemental cluster ions 16 are implanted to form a modified layer 18 in which constituent elements of the multi-element cluster ions 16 are dissolved in the surface layer portion of the semiconductor wafer 10. As described above, the multi-element cluster ions 16 used in the first step contain carbon, hydrogen, and oxygen as constituent elements.

[0034] ＜＜반도체 웨이퍼＞＞<<semiconductor wafer>>

반도체 웨이퍼(10)로서는, 예컨대 실리콘, 화합물 반도체(GaAs, GaN, SiC)로 이루어지며, 표면에 에피택셜층을 가지지 않는 벌크의 단결정 웨이퍼를 들 수 있다. 이면조사형 고체 촬상 소자를 제조하는 경우, 일반적으로는 벌크의 단결정 실리콘 웨이퍼를 이용한다. 또한, 반도체 웨이퍼(10)는, 쵸크랄스키법(CZ법)이나 부유 대역 용융법(FZ법)에 의해 육성된 단결정 실리콘 잉곳을 실톱(wire-saw) 등으로 슬라이스한 것을 사용할 수 있다. 또한, 보다 높은 게터링 능력을 얻기 위해, 반도체 웨이퍼(10)에 탄소 및/또는 질소를 첨가해도 된다. 나아가, 반도체 웨이퍼(10)에 임의의 도펀트를 소정 농도로 첨가하여, 이른바 n＋형 혹은 p＋형, 또는 n-형 혹은 p-형의 기판으로 해도 된다.The semiconductor wafer 10 includes, for example, a bulk single crystal wafer made of silicon or compound semiconductors (GaAs, GaN, SiC) and does not have an epitaxial layer on its surface. In the case of manufacturing a back-illuminated solid-state imaging device, a bulk single crystal silicon wafer is generally used. Further, as the semiconductor wafer 10, a single crystal silicon ingot grown by the Czochralski method (CZ method) or the floating zone melting method (FZ method) can be sliced with a wire-saw or the like. Further, in order to obtain a higher gettering ability, carbon and/or nitrogen may be added to the semiconductor wafer 10. Further, an arbitrary dopant may be added to the semiconductor wafer 10 at a predetermined concentration to form a so-called n+-type or p+-type, or n-type or p-type substrate.

[0035] 또한, 반도체 웨이퍼(10)로서는, 벌크 반도체 웨이퍼 표면에 반도체 에피택셜층이 형성된 에피택셜 웨이퍼를 이용해도 된다. 예컨대, 벌크의 단결정 실리콘 웨이퍼의 표면에 실리콘 에피택셜층이 형성된 에피택셜 실리콘 웨이퍼이다. 이 실리콘 에피택셜층은, CVD법에 의해 일반적인 조건으로 형성할 수 있다. 에피택셜층은, 두께를 0.1∼20μm의 범위 내로 하는 것이 바람직하고, 0.2∼10μm의 범위 내로 하는 것이 보다 바람직하다.Further, as the semiconductor wafer 10, an epitaxial wafer in which a semiconductor epitaxial layer is formed on the surface of a bulk semiconductor wafer may be used. For example, it is an epitaxial silicon wafer in which a silicon epitaxial layer is formed on the surface of a bulk single crystal silicon wafer. This silicon epitaxial layer can be formed under general conditions by a CVD method. The epitaxial layer preferably has a thickness in the range of 0.1 to 20 μm, and more preferably within the range of 0.2 to 10 μm.

[0036] ＜＜클러스터 이온 조사＞＞<<cluster ion irradiation>>

여기서, 본 명세서에 있어서의 「클러스터 이온」이란, 전자충격법에 의해, 가스상(狀) 분자에 전자를 충돌시켜 가스상 분자의 결합을 해리시킴으로써 다양한 원자수의 원자 집합체로 하고, 파편(fragment)을 발생시켜 해당 원자 집합체를 이온화시키고, 이온화된 다양한 원자수의 원자 집합체의 질량 분리를 행하여, 특정 질량수의 이온화된 원자 집합체를 추출함으로써 얻어진다. 즉, 클러스터 이온은, 원자가 복수 집합하여 덩어리가 된 클러스터에 양전하 또는 음전하를 주어, 이온화한 것으로, 탄소 이온 등의 단원자 이온이나, 일산화탄소 이온 등의 단분자 이온과는 명확하게 구별된다.Here, the term "cluster ion" in the present specification refers to an atomic aggregate of various numbers of atoms by colliding electrons with gaseous molecules and dissociating bonds of gaseous molecules by an electron bombardment method, and fragments It is obtained by generating and ionizing the atomic aggregate, performing mass separation of the ionized atomic aggregate of various atomic numbers, and extracting the ionized atomic aggregate of a specific mass number. In other words, cluster ions are ionized by giving a positive or negative charge to a cluster in which a plurality of atoms are aggregated to form a cluster, and are clearly distinguished from monoatomic ions such as carbon ions and monomolecular ions such as carbon monoxide ions.

[0037] 반도체 웨이퍼(10)로서의 실리콘 웨이퍼에 클러스터 이온을 조사하는 경우, 클러스터 이온은, 실리콘 웨이퍼에 조사되면 그 에너지로 순간적으로 1350∼1400℃ 정도의 고온 상태가 되어, 실리콘이 융해한다. 이후, 실리콘은 급속히 냉각되어, 실리콘 웨이퍼 중의 표면 근방에, 클러스터 이온의 구성 원소가 고용된다. 즉, 본 명세서에 있어서의 「개질층」이란, 조사하는 이온의 구성 원소가 실리콘 웨이퍼 표층부의 결정의 격자 간 위치 또는 치환 위치에 고용된 층을 의미한다. 구성 원소의 일례로서 예컨대 탄소에 주목하면, 2차 이온 질량분석법(SIMS：Secondary Ion Mass Spectrometry)에 의한 실리콘 웨이퍼의 깊이 방향에 있어서의 탄소의 농도 프로파일은, 클러스터 이온의 가속 전압 및 클러스터 사이즈에 의존하는데, 모노머 이온의 경우에 비해 샤프해지며, 조사된 탄소가 국소적으로 존재하는 영역(즉, 개질층)의 두께는, 대체로 500nm 이하(예컨대 50∼400nm 정도)가 된다. 이 때문에, 다원소 클러스터 이온(16)의 구성 원소가, 탄소 등의 게터링에 기여하는 원소를 포함하는 경우, 개질층(18)은, 강력한 게터링 사이트로서 기능한다.When the cluster ions are irradiated onto the silicon wafer as the semiconductor wafer 10, the cluster ions are instantaneously brought into a high temperature state of about 1350 to 1400° C. with that energy when the silicon wafer is irradiated, and the silicon melts. Thereafter, silicon is rapidly cooled, and constituent elements of cluster ions are dissolved in the vicinity of the surface in the silicon wafer. That is, the "modified layer" in the present specification means a layer in which the constituent elements of the ions to be irradiated are dissolved in the interstitial positions or substitution positions of the crystals of the silicon wafer surface layer. Focusing on carbon as an example of the constituent element, for example, the concentration profile of carbon in the depth direction of a silicon wafer by secondary ion mass spectrometry (SIMS) depends on the acceleration voltage and cluster size of cluster ions. However, compared to the case of the monomer ion, it becomes sharper, and the thickness of the region where the irradiated carbon locally exists (ie, the modified layer) is generally 500 nm or less (for example, about 50 to 400 nm). For this reason, when the constituent elements of the multi-element cluster ions 16 contain an element that contributes to gettering such as carbon, the modified layer 18 functions as a strong gettering site.

[0038] 본 실시형태에 있어서 주입하는 다원소 클러스터 이온(16)은 CHO 클러스터이며, 구성 원소로서 탄소, 수소 및 산소를 포함한다. 격자 위치의 탄소 원자는 공유결합 반경이 실리콘 단결정에 비해 작아, 실리콘 결정 격자의 수축장(收縮場, compression site)이 형성되므로, 격자 간의 불순물을 끌어당기는 게터링 능력이 높아진다. 그리고, CHO 클러스터의 형태로 탄소 및 산소가 주입됨으로써, 이후의 에피택셜 성장에 수반하는 열처리를 거쳐, 흑점상 결함(D)이 형성된다고 생각된다. 또한, 수소는, 실리콘 에피택셜층(에피택셜층(20))의 점결함을 패시베이션(passivation) 하여, 본 실시형태에 의해 얻어지는 반도체 에피택셜 웨이퍼(100)를 이용하여 반도체 디바이스를 작성하였을 때의, 디바이스 특성의 개선에 기여하는 점에서도 유리하다.[0038] In the present embodiment, the implanted multi-element cluster ions 16 are CHO clusters, and contain carbon, hydrogen and oxygen as constituent elements. The carbon atom at the lattice position has a smaller covalent bond radius than that of the silicon single crystal, and a compression site of the silicon crystal lattice is formed, so that the gettering ability to attract impurities between the lattice is increased. And, it is thought that carbon and oxygen are injected in the form of CHO clusters to form black spot-like defects (D) through heat treatment accompanying subsequent epitaxial growth. In addition, when hydrogen is used to passivate point defects in the silicon epitaxial layer (epitaxial layer 20) to create a semiconductor device using the semiconductor epitaxial wafer 100 obtained by the present embodiment, It is also advantageous in that it contributes to the improvement of device characteristics.

[0039] ＜제2 공정＞<Second step>

상기 제 1 공정 후, 제2 공정에서는, 개질층(18) 내에 형성되는 흑점상 결함(D)의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 행한다. 참고 실험예 1, 2를 이용하여 설명한 바와 같이, 흑점상 결함(D)의 결함 밀도는, 에피택셜 성장 온도에 도달할 때까지의 승온 과정에 있어서의 온도에 크게 의존한다. 이 때문에, 에피택셜층이 형성되기 전에 결함 형성을 위한 열처리를 행함으로써, 최종적으로 얻어지는 반도체 에피택셜 웨이퍼(100)에 있어서의 흑점상 결함(D)의 결함 밀도를 증대시킬 수 있어, 게터링 능력을 높일 수 있다.In the second step after the first step, a defect formation heat treatment for increasing the density of the black spot-like defects D formed in the modified layer 18 is performed. As explained using Reference Experimental Examples 1 and 2, the defect density of the black spot-like defect D largely depends on the temperature in the heating process until the epitaxial growth temperature is reached. For this reason, by performing heat treatment for defect formation before the epitaxial layer is formed, it is possible to increase the defect density of the black spot-like defect D in the semiconductor epitaxial wafer 100 finally obtained, and gettering ability. Can increase.

[0040] 상기 제2 공정에 있어서의 결함 형성 열처리의 열처리 조건은, 흑점상 결함(D)의 결함 밀도를 증대시킬 수 있다면 제한되지 않기는 하지만, 반도체 웨이퍼를 800℃ 미만인 제1 온도 영역으로 유지하는 제1 유지 시간이 0초 이상 45초 이하이며, 또한, 제1 온도 영역으로부터 승온한 후의, 상기 반도체 웨이퍼를 800℃ 이상 1000℃ 미만인 제2 온도 영역으로 유지하는 제2 유지 시간이 30초 이상인 것이 바람직하다.[0040] The heat treatment conditions of the defect formation heat treatment in the second process are not limited as long as the defect density of the black spot defect (D) can be increased, but the semiconductor wafer is maintained in the first temperature range of less than 800°C. The first holding time is 0 seconds or more and 45 seconds or less, and the second holding time for holding the semiconductor wafer in a second temperature range of 800° C. or more and less than 1000° C. after heating from the first temperature range is 30 seconds or more. It is desirable.

[0041] 도 4를 참조하여 이미 기술한 바와 같이, 제1 온도 영역은, 결함의 종이 소멸하는 온도대에 해당하기 때문에, 이 온도대를 통과하는 시간은 가능한 한 짧게 하는 것이 바람직하다. 이 때문에, 제1 유지 시간을 45초 이하로 하는 것이 바람직하고, 30초 이하로 하는 것이 보다 바람직하고, 10초 이하로 하는 것이 더욱 바람직하고, 5초 이하로 하는 것이 특히 바람직하다. 또한, 반도체 웨이퍼(10)를 에피택셜 성장로 내에 투입하는 노내 투입 온도를 800℃ 이상으로 하면, 제1 유지 시간을 0초로 하는 것도 가능하다.As already described with reference to FIG. 4, since the first temperature region corresponds to a temperature range in which the defect species disappears, it is preferable to shorten the time passing through this temperature range as possible. For this reason, the first holding time is preferably 45 seconds or less, more preferably 30 seconds or less, still more preferably 10 seconds or less, and particularly preferably 5 seconds or less. In addition, if the furnace input temperature for putting the semiconductor wafer 10 into the epitaxial growth furnace is 800°C or higher, it is also possible to set the first holding time to 0 seconds.

[0042] 또한, 제2 온도 영역은, 결함이 성장하는 온도대에 해당하기 때문에, 이 온도대를 통과하는 시간은 비교적 길게 하는 것이 바람직하다. 이 때문에, 제2 유지 시간을 30초 이상으로 하는 것이 바람직하고, 60초 이상으로 하는 것이 보다 바람직하다. 제2 유지 시간은 길면 길수록 바람직하다고 생각되지만, 제조 효율을 고려하면, 제2 유지 시간의 상한을 300초로 할 수 있다.In addition, since the second temperature region corresponds to a temperature range in which defects grow, it is preferable to make the time to pass through this temperature range relatively long. For this reason, it is preferable to set the 2nd holding time to 30 seconds or more, and it is more preferable to set it as 60 seconds or more. It is considered that the longer the second holding time is, the more preferable it is, but considering manufacturing efficiency, the upper limit of the second holding time can be made 300 seconds.

[0043] 또한, 도 4에서는, 제2 온도 영역에 있어서 일정 온도로 유지하는 양태를 도시하고 있지만, 본 발명은 이러한 양태에 전혀 한정되지 않는다. 예컨대, 제2 온도 영역에 있어서, 승온 레이트를 수℃／초(예컨대 1∼3℃／초) 정도, 혹은, 더 느린 승온 레이트로 승온하여 상기 제2 유지 시간을 실현해도 상관없고, 승온 및 일정 온도의 유지를 반복하는 등과 같이 해도 상관없다.In addition, although FIG. 4 shows an aspect of maintaining a constant temperature in the second temperature range, the present invention is not limited to this aspect at all. For example, in the second temperature range, the temperature increase rate may be increased to about several°C/second (eg, 1 to 3°C/second), or at a slower temperature increase rate to realize the second holding time. It does not matter if the temperature is repeatedly maintained.

[0044] 또한, 본 공정에 의한 결함 형성 열처리는, 결정성 회복을 위한 회복 열처리와는 다르다. 결정성 회복을 위한 회복 열처리는, 클러스터 이온 주입에 의해 형성된 아몰퍼스(amorphous) 상태를 회복하기 위한 것이며, 결함 형성 열처리보다 비교적 고온의 열처리를 비교적 장시간 행할 필요가 있다.In addition, the defect formation heat treatment by this process is different from the recovery heat treatment for recovering crystallinity. The recovery heat treatment for restoring crystallinity is for restoring an amorphous state formed by cluster ion implantation, and it is necessary to perform a heat treatment at a relatively high temperature for a relatively long time compared to the defect formation heat treatment.

[0045] ＜제3 공정＞<3rd step>

상기 제 2 공정에 이어서, 반도체 웨이퍼(10)의 개질층(18) 상에 에피택셜층(20)을 형성하는 제3 공정을 행한다(도 5의 단계 (C)). 형성하는 에피택셜층(20)으로서는, 예컨대 실리콘 에피택셜층을 들 수 있으며, 일반적인 조건에 의해 형성할 수 있다. 이 경우, 예컨대, 수소를 캐리어 가스로 하여, 디클로로실란, 트리클로로실란 등의 소스 가스를 챔버 내에 도입하며, 사용하는 소스 가스에 의해서도 성장 온도는 달라지지만, 1000∼1200℃의 범위의 온도에서 CVD법에 의해 반도체 웨이퍼(10) 상에 에피택셜 성장시킬 수 있다. 에피택셜층(20)은, 두께를 1∼15μm의 범위 내로 하는 것이 바람직하다. 1μm 미만인 경우, 반도체 웨이퍼(10)로부터의 도펀트의 외방(外方) 확산에 의해 에피택셜층(20)의 저항률이 변화되어 버릴 가능성이 있고, 또한, 15μm를 초과하는 경우, 고체 촬상 소자의 분광 감도 특성에 영향이 생길 우려가 있기 때문이다.Following the second step, a third step of forming the epitaxial layer 20 on the modified layer 18 of the semiconductor wafer 10 is performed (step (C) in Fig. 5). As the epitaxial layer 20 to be formed, a silicon epitaxial layer is exemplified, and it can be formed under general conditions. In this case, for example, hydrogen is used as a carrier gas and a source gas such as dichlorosilane or trichlorosilane is introduced into the chamber, and the growth temperature varies depending on the source gas used, but CVD is performed at a temperature in the range of 1000 to 1200°C. It can be epitaxially grown on the semiconductor wafer 10 by a method. It is preferable that the thickness of the epitaxial layer 20 is in the range of 1 to 15 μm. If it is less than 1 μm, there is a possibility that the resistivity of the epitaxial layer 20 will change due to the outward diffusion of the dopant from the semiconductor wafer 10, and if it exceeds 15 μm, the spectroscopy of the solid-state imaging device This is because there is a possibility that the sensitivity characteristics may be affected.

[0046] 제3 공정 후의 흑점상 결함(D)의 결함 밀도는, 제2 공정 직후의 흑점상 결함(D)의 결함 밀도보다 감소할 수 있지만, 제2 공정에 의한 결함 형성 열처리를 거치기 때문에, 종래 형성되는 결함 밀도보다 최종적으로 생성되는 결함 밀도가 커진다. 이 때문에, 얻어지는 반도체 에피택셜 웨이퍼(100)의 게터링 능력을, 클러스터 이온 주입 조건을 동일하게 하였다 하더라도, 종래보다 유의미하게 높이는 것이 가능해진다.[0046] The defect density of the black spot-like defect D after the third process may be lower than the defect density of the black spot-like defect D immediately after the second process, but because the defect formation heat treatment by the second process is performed, The density of defects finally generated is greater than the density of defects formed in the prior art. For this reason, even if the cluster ion implantation conditions are the same, the gettering ability of the semiconductor epitaxial wafer 100 obtained can be significantly increased compared to the conventional one.

[0047] 또한, 본 명세서에 있어서의 흑점상 결함(D)이란, 반도체 에피택셜 웨이퍼(100)의 벽개(劈開, cleavage) 단면을 TEM에 의해 밝은 모드로 관찰하였을 경우에, 개질층(18) 내에 흑점으로서 관찰되는 결함이며, 직경이 수nm 정도인 미소(微小) 사이즈의 결함은 제외한다. 흑점상 결함(D)의 사이즈는 15nm 이상 100nm 이하이며, 「흑점상 결함의 사이즈」란, TEM 화상 중의 결함의 직경으로 한다. 또한, 흑점상 결함(D)이 원형이 아니거나, 혹은 원형이라고 간주할 수 없는 형상인 경우는, 흑점상 결함(D)을 내포하는 최소 직경의 외접원을 이용하여 원형으로 근사(近似)하여, 직경을 정한다. 또한, 흑점상 결함의 「결함 밀도」는, TEM 화상 중에 흑점상 결함(D)이 존재하는 영역 중에 있어서의, 소정 면적당 결함의 개수에 그 때의 TEM 관찰에 사용한 샘플의 최종 두께에 의해 정의된다.In addition, the black spot-like defect (D) in the present specification refers to the modified layer 18 when the cleavage cross section of the semiconductor epitaxial wafer 100 is observed in a bright mode by TEM It is a defect observed as a black spot in the inside, and a defect of a microscopic size with a diameter of about several nm is excluded. The size of the black spot defect D is 15 nm or more and 100 nm or less, and the "size of the black spot defect" is taken as the diameter of the defect in the TEM image. In addition, when the black spot-like defect (D) is not circular or has a shape that cannot be regarded as circular, it is approximated to a circular shape using an circumscribed circle of the smallest diameter containing the black spot-like defect (D), Determine the diameter. In addition, the "defect density" of the black spot defect is defined by the number of defects per predetermined area in the region where the black spot defect (D) exists in the TEM image, and the final thickness of the sample used for TEM observation at that time. .

[0048] 이하에서는, 본 실시형태에 있어서의 다원소 클러스터 이온의 조사 양태에 대해 설명한다.[0048] Hereinafter, an irradiation mode of multi-element cluster ions in the present embodiment will be described.

[0049] 조사하는 다원소 클러스터 이온(16)의 구성 원소는, 탄소, 수소 및 산소가 포함된다면 다른 구성 원소에 대해서는 특별히 한정되지 않는다. 다원소 클러스터 이온(16)의 구성 원소로서 추가로 포함될 수 있는 원소로서, 붕소, 인, 비소, 안티몬 등을 들 수 있다.Constituent elements of the multi-element cluster ions 16 to be irradiated are not particularly limited for other constituent elements as long as carbon, hydrogen, and oxygen are included. As an element that can be further included as a constituent element of the multi-element cluster ions 16, boron, phosphorus, arsenic, antimony, and the like can be mentioned.

[0050] 또한, 이온화시키는 화합물은 특별히 한정되지 않지만, 이온화가 가능한 화합물로서는, 예컨대 디에틸에테르(C4H10O), 에탄올(C2H6O), 디에틸케톤(C5H10O) 등을 이용할 수 있다. 특히, 디에틸에테르, 에탄올 등으로부터 생성한 클러스터 CnHmOl(l, m, n는 서로 독립적이며, 1≤n≤16, 1≤m≤16, 1≤l≤16)를 이용하는 것이 바람직하다. 특히, 클러스터 이온의 탄소 원자수가 16개 이하이며, 또한, 클러스터 이온의 산소 원자수가 16개 이하인 것이 바람직하다. 작은 사이즈의 클러스터 이온 빔을 제어하기 쉽기 때문이다. 또한, 예컨대 트리메틸포스파이트(C3H9O3P) 등을 이용하면, 탄소, 수소 및 산소에 더하여, 다원소 클러스터 이온(16)의 구성 원소에 인을 포함시키는 것이 가능하다.In addition, the compound to be ionized is not particularly limited, but examples of the ionizable compound include diethyl ether (C 4 H 10 O), ethanol (C 2 H 6 O), diethyl ketone (C 5 H 10 O ) Can be used. In particular, using a cluster C n H m O l (l, m, n are independent of each other, 1≤n≤16, 1≤m≤16, 1≤l≤16) generated from diethyl ether, ethanol, etc. desirable. In particular, it is preferable that the number of carbon atoms of the cluster ion is 16 or less, and that the number of oxygen atoms of the cluster ion is 16 or less. This is because it is easy to control the cluster ion beam of small size. In addition, when, for example, trimethylphosphite (C 3 H 9 O 3 P) is used, in addition to carbon, hydrogen and oxygen, phosphorus can be included in the constituent elements of the multi-element cluster ions 16.

[0051] 클러스터 사이즈는 2∼100개, 바람직하게는 60개 이하, 보다 바람직하게는 50개 이하로 적절히 설정할 수 있다. 클러스터 사이즈의 조정은, 노즐로부터 분출되는 가스의 가스 압력 및 진공 용기의 압력, 이온화할 때의 필라멘트에 인가(印加)하는 전압 등을 조정함으로써 행할 수 있다. 또한, 클러스터 사이즈는, 사중극(四重極) 고주파 전계에 의한 질량 분석 또는 타임 오브 플라이트(time-of-flight) 질량 분석에 의해 클러스터 개수 분포를 구하고, 클러스터 개수의 평균치를 취함으로써 구할 수 있다.The cluster size may be appropriately set to 2 to 100, preferably 60 or less, and more preferably 50 or less. Adjustment of the cluster size can be performed by adjusting the gas pressure of the gas ejected from the nozzle, the pressure of the vacuum container, the voltage applied to the filament during ionization, and the like. In addition, the cluster size can be obtained by obtaining the distribution of the number of clusters by mass spectrometry or time-of-flight mass spectrometry using a quadrupole high frequency electric field, and taking the average value of the number of clusters. .

[0052] 클러스터 이온의 가속 전압은, 클러스터 사이즈와 함께, 클러스터 이온의 구성 원소의 깊이 방향의 농도 프로파일의 피크 위치에 영향을 준다. 본 실시형태에 있어서는, 다원소 클러스터 이온(16)의 가속 전압을, 0keV/Cluster 초과 200keV/Cluster 미만으로 할 수 있으며, 100keV/Cluster 이하로 하는 것이 바람직하며, 80keV/Cluster 이하로 하는 것이 더욱 바람직하다. 또한, 가속 전압의 조정에는, (1) 정전(靜電) 가속, (2) 고주파 가속의 2가지 방법이 일반적으로 이용된다. 전자의 방법으로서는, 복수의 전극을 등간격(等間隔)으로 늘어놓고, 이들 사이에 동일한 전압을 인가(印加)하여, 축방향으로 등가속(等加速) 전계를 만드는 방법이 있다. 후자의 방법으로서는, 이온을 직선 형상으로 주행시키면서 고주파를 이용하여 가속하는 선형 가속법(linear acceleration (linac) method)이 있다.The acceleration voltage of the cluster ions affects the peak position of the concentration profile in the depth direction of the constituent elements of the cluster ions together with the cluster size. In this embodiment, the acceleration voltage of the multi-element cluster ions 16 can be set to be more than 0 keV/Cluster and less than 200 keV/Cluster, preferably 100 keV/Cluster or less, and more preferably 80 keV/Cluster or less. Do. In addition, for adjustment of the acceleration voltage, two methods are generally used: (1) electrostatic acceleration and (2) high frequency acceleration. As the former method, there is a method of forming an equally accelerated electric field in the axial direction by arranging a plurality of electrodes at equal intervals and applying the same voltage between them. As the latter method, there is a linear acceleration (linac) method in which ions are accelerated using high frequency while traveling in a linear shape.

[0053] 또한, 클러스터 이온의 도스량은, 이온 조사 시간을 제어함으로써 조정할 수 있다. 탄소, 수소 및 산소의 각 원소의 도스량은, 클러스터 이온종과, 클러스터 이온의 도스량(Cluster/cm2)으로 정해진다. 본 실시형태에서는, 탄소의 도스량이 1×1013∼1×1017atoms/cm2가 되도록, 다원소 클러스터 이온(16)의 도스량을 조정할 수 있으며, 바람직하게는 탄소의 도스량을 5×1013atoms/cm2 이상 5×1016atoms/cm2 이하로 한다. 탄소의 도스량이 1×1013atoms/cm2 미만인 경우, 충분한 게터링 능력이 얻어지지 않는 경우가 있고, 탄소의 도스량이 1×1016atoms/cm2를 초과하는 경우, 에피택셜층(20)의 표면에 커다란 데미지를 줄 우려가 있기 때문이다.Further, the dose amount of cluster ions can be adjusted by controlling the ion irradiation time. The dose amount of each element of carbon, hydrogen and oxygen is determined by the cluster ion species and the dose amount of the cluster ion (Cluster/cm 2 ). In this embodiment, the dose amount of the multi-element cluster ions 16 can be adjusted so that the dose amount of carbon is 1×10 13 to 1×10 17 atoms/cm 2 , and the dose amount of carbon is preferably 5× It should be 10 13 atoms/cm 2 or more and 5×10 16 atoms/cm 2 or less. When the dose amount of carbon is less than 1×10 13 atoms/cm 2 , sufficient gettering ability may not be obtained, and when the dose amount of carbon exceeds 1×10 16 atoms/cm 2 , the epitaxial layer 20 This is because there is a risk of inflicting great damage to the surface of the player.

[0054] 또한, 다원소 클러스터 이온(16)의 빔 전류치는 50μA 이상 5000μA 이하로 하면 된다. 또한, 클러스터 이온의 빔 전류치는, 예컨대, 이온원에 있어서의 원료 가스의 분해 조건을 변경하는 등에 의해 조정할 수 있다.Further, the beam current value of the multi-element cluster ions 16 may be 50 μA or more and 5000 μA or less. Further, the beam current value of the cluster ions can be adjusted, for example, by changing the decomposition conditions of the source gas in the ion source.

[0055] 이상, 본 발명의 대표적인 실시형태를 설명하였으나, 본 발명은 이러한 실시형태로 한정되는 것은 아니다.[0055] In the above, a representative embodiment of the present invention has been described, but the present invention is not limited to this embodiment.

[실시예][Example]

[0056] (시행예 1)[0056] (Execution Example 1)

CZ 단결정 실리콘 잉곳으로부터 얻은 실리콘 웨이퍼(직경：300mm, 두께：725μm, 도펀트 종류：인, 저항률：10Ω·cm)를 준비하였다. 이어서, 클러스터 이온 발생 장치(Nissin Ion Equipment　Co., Ltd. 제조, 제품 번호：CLARIS(등록상표))를 이용하여, 디에틸에테르(C4H10O)를 클러스터 이온화한 CH3O 로 이루어진 다원소 클러스터 이온을, 가속 전압 80keV/Cluster의 주입 조건으로 실리콘 웨이퍼의 표면에 조사하였다. 또한, 해당 클러스터 이온의 도스량을 1.0×1015cluster/cm2로 하였다(탄소의 도스량도 1.0×1015atoms/cm2이다).A silicon wafer (diameter: 300 mm, thickness: 725 μm, dopant type: phosphorus, resistivity: 10 Ω·cm) obtained from a CZ single crystal silicon ingot was prepared. Next, using a cluster ion generator (manufactured by Nissin Ion Equipment Co., Ltd., product number: CLARIS (registered trademark)), it is composed of CH 3 O obtained by cluster ionization of diethyl ether (C 4 H 10 O). Elemental cluster ions were irradiated on the surface of the silicon wafer under the implantation condition of an acceleration voltage of 80 keV/Cluster. In addition, the dose amount of the cluster ions was set to 1.0 × 10 15 clusters/cm 2 (the dose amount of carbon is also 1.0 × 10 15 atoms/cm 2 ).

[0057] 다음으로, 상기 실리콘 웨이퍼를 노내 온도 600℃의 개별처리식(매엽식) 에피택셜 성장 장치(Applied Materials, Inc. 제조) 내로 반송하였다. 다음으로, 800℃까지의 승온 시간을 5초(승온 레이트 40℃／s)로 하고, 800℃∼1000℃까지의 승온 시간을 5초(승온 레이트 40℃／s)로 하여 1000℃까지 상승시켰다. 이어서, 장치 내에서 1120℃까지 승온하여, 해당 온도에서 30초의 수소 베이크 처리를 실시한 후, 수소를 캐리어 가스로 하고, 트리클로로실란을 소스 가스로 하여, 1120℃에서 CVD법에 의해, 실리콘 웨이퍼의 개질층이 형성된 측의 표면 상에 실리콘의 에피택셜층(두께：5μm, 도펀트 종류：인, 저항률：50Ω·cm)을 에피택셜 성장시켜, 시행예 1에 따른 에피택셜 실리콘 웨이퍼를 제작하였다.[0057] Next, the silicon wafer was transferred into an individual processing type (sheet-leaf type) epitaxial growth apparatus (manufactured by Applied Materials, Inc.) at a furnace temperature of 600°C. Next, the temperature increase time to 800°C was 5 seconds (temperature increase rate 40°C/s), and the temperature increase time from 800°C to 1000°C was 5 seconds (temperature increase rate 40°C/s) to increase to 1000°C. . Subsequently, the temperature was raised to 1120°C in the apparatus, hydrogen bake treatment was performed at the temperature for 30 seconds, and then hydrogen was used as a carrier gas and trichlorosilane was used as a source gas, and a silicon wafer was prepared by CVD at 1120°C. An epitaxial layer of silicon (thickness: 5 μm, dopant type: phosphorus, resistivity: 50 Ω·cm) was epitaxially grown on the surface on the side on which the modified layer was formed to prepare an epitaxial silicon wafer according to Experiment 1.

[0058] (시행예 2∼25)[0058] (Execution Examples 2-25)

하기 표 1에 나타낸 바와 같이, 800℃까지의 승온 시간을 5초(승온 레이트 40℃／s), 10초(승온 레이트 20℃／s), 30초(승온 레이트 6.7℃／s), 45초(승온 레이트 6.7℃／s), 60초(승온 레이트 3.3℃／s)로 하고, 800℃∼1000℃까지의 승온 시간을 5초(승온 레이트 40℃／s), 10초(승온 레이트 20℃／s), 30초(승온 레이트 6.7℃／s), 60초(승온 레이트 3.3℃／s), 300초(승온 레이트 0.67℃／s)로 한 것 이외에는, 시행예 1과 동일하게 하여, 시행예 2∼25에 따른 에피택셜 실리콘 웨이퍼를 제작하였다.As shown in Table 1 below, the heating time to 800°C was 5 seconds (heating rate 40°C/s), 10 seconds (heating rate 20°C/s), 30 seconds (heating rate 6.7°C/s), and 45 seconds. (Temperature increase rate 6.7°C/s), 60 seconds (temperature increase rate 3.3°C/s), and the heating time from 800°C to 1000°C is 5 seconds (heating rate 40°C/s), 10 seconds (heating rate 20°C) /S), 30 seconds (heating rate 6.7°C/s), 60 seconds (heating rate 3.3°C/s), and 300 seconds (heating rate 0.67°C/s), except that it was carried out in the same manner as in Experiment 1 Epitaxial silicon wafers according to Examples 2 to 25 were prepared.

[0059] [표 1][0059] [Table 1]

Figure 112018123018413-pat00001
Figure 112018123018413-pat00001

[0060] ＜평가 1：TEM 단면 사진에 의한 관찰＞<Evaluation 1: Observation by TEM cross-sectional photograph>

시행예 1∼25에 따른 에피택셜 실리콘 웨이퍼의 각각에 대해, 기판 계면 근방의 단면을 TEM(Transmission Electron Microscope：투과형 전자현미경)에 의해 관찰하여, 흑점상 결함의 결함 밀도를 구하였다. 또한, 기판 계면으로부터 깊이 300nm 이내의 범위 내에서 관찰된 결함 사이즈 15nm∼100nm 이하의 결함을, 흑점상 결함으로 하였다. 관찰된 결함 밀도를 표 1에 함께 나타낸다.For each of the epitaxial silicon wafers according to Examples 1 to 25, the cross section near the substrate interface was observed by TEM (Transmission Electron Microscope: transmission electron microscope), and the defect density of the black spot defect was obtained. Further, defects with a defect size of 15 nm to 100 nm or less observed within a depth of 300 nm from the substrate interface were regarded as black spot defects. The observed defect density is also shown in Table 1.

[0061] ＜평가 2：게터링 능력 평가＞<Evaluation 2: Gettering ability evaluation>

시행예 1∼25에 따른 에피택셜 실리콘 웨이퍼의 각각에 대해, 게터링 능력을 평가하였다. 우선, 각 에피택셜 실리콘 웨이퍼의 에피택셜층의 표면을, Ni 오염액(1.0×1013atoms/cm2)을 이용하여 스핀 코트 오염법에 의해 강제적으로 오염시키고, 이어서, 질소 분위기중에 있어서 900℃로 30분 간의 확산 열처리를 실시하였다. 이후, 각 에피택셜 웨이퍼에 대해 SIMS 측정을 행하여, 클러스터 이온 주입 영역(본 평가에서는, 간편성을 위해 기판 계면으로부터 300nm로 하였다.)에 있어서의 Ni 농도의 프로파일을 각각 측정하였다. 그리고, 이온 주입 영역에 있어서의 Ni의 포획량(SIMS 프로파일에 있어서의 Ni 농도의 적분값에 해당)을 구하였다. Ni의 포획량을 하기와 같이 분류하여, 평가 기준으로 하였다. 평가 결과를 표 1에 함께 나타낸다.For each of the epitaxial silicon wafers according to Examples 1 to 25, gettering ability was evaluated. First, the surface of the epitaxial layer of each epitaxial silicon wafer was forcibly contaminated by a spin coat contamination method using a Ni contaminant (1.0×10 13 atoms/cm 2 ), and then 900°C in a nitrogen atmosphere. Diffusion heat treatment was performed for 30 minutes. Thereafter, SIMS measurement was performed on each epitaxial wafer, and the profiles of Ni concentration in the cluster ion implantation region (in this evaluation, it was set to 300 nm from the substrate interface for simplicity) were respectively measured. Then, the trapped amount of Ni in the ion implantation region (corresponding to the integral value of the Ni concentration in the SIMS profile) was determined. The trapped amount of Ni was classified as follows and used as an evaluation standard. Table 1 shows the evaluation results together.

◎： 9.7×1012atoms/cm2 이상◎： 9.7×10 12 atoms/cm 2 or more

○： 9.5×1012atoms/cm2 이상 9.7×1012atoms/cm2 미만○: 9.5×10 12 atoms/cm 2 or more and 9.7×10 12 atoms/cm 2 or more

△： 9.0×1012atoms/cm2 이상 9.5×1012atoms/cm2 미만△: 9.0×10 12 atoms/cm 2 or more and 9.5×10 12 atoms/cm 2 or more

×： 9.0×1012atoms/cm2 미만×： Less than 9.0×10 12 atoms/cm 2

[0062] ＜평가 결과의 고찰＞[0062] <Consideration of evaluation results>

우선, 표 1로부터, 게터링 능력의 고저(高低)와, 흑점상 결함의 결함 밀도에는 명확한 상관관계가 있다는 것이 확인되었고, 흑점상 결함의 결함 밀도가 클수록, 게터링 능력도 높다는 것이 확인되었다. 그리고, 결함의 종이 소멸하는 것으로 추정되는 온도대의 통과시간이 짧고, 또한, 결함이 성장하는 것으로 추정되는 온도대의 통과시간이 길수록, 흑점상 결함의 결함 밀도가 커지는 것도 확인되었다. 따라서, 클러스터 조건이 동일하였다 하더라도, 흑점상 결함의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 행함으로써, 게터링 능력을 높이는 것이 가능하다.First, from Table 1, it was confirmed that there was a clear correlation between the high and low of the gettering ability and the defect density of the black spot-like defect, and it was confirmed that the higher the defect density of the black-spot-like defect, the higher the gettering ability. It was also confirmed that the passing time of the temperature band estimated to disappear from the defect species was short, and the longer the passing time of the temperature band estimated to be growing of the defect, the greater the density of defects in the black spot defect. Therefore, even if the cluster conditions are the same, it is possible to increase the gettering ability by performing the defect formation heat treatment for increasing the defect density of the black spot defect.

(산업상의 이용 가능성)(Industrial availability)

[0063] 본 발명에 의하면, 클러스터 이온 주입 조건이 동일하더라도, 보다 높은 게터링 능력을 가질 수 있는 반도체 에피택셜 웨이퍼의 제조 방법을 제공할 수 있다.According to the present invention, it is possible to provide a method of manufacturing a semiconductor epitaxial wafer capable of having a higher gettering capability even if the cluster ion implantation conditions are the same.

[0064] 10 : 반도체 웨이퍼
10A : 반도체 웨이퍼의 표면
16 : 클러스터 이온
18 : 개질층
20 : 에피택셜층
100 : 반도체 에피택셜 웨이퍼
D : 흑점상 결함[0064] 10: semiconductor wafer
10A: surface of semiconductor wafer
16: cluster ion
18: modified layer
20: epitaxial layer
100: semiconductor epitaxial wafer
D: Black spot defect

Claims (4)

반도체 웨이퍼의 표면에, 구성 원소로서 탄소, 수소 및 산소의 3 원소를 포함하는 다원소 클러스터 이온을 주입하여, 해당 반도체 웨이퍼의 표층부에, 상기 다원소 클러스터 이온의 구성 원소가 고용(固溶)된 개질층을 형성하는 제1 공정과,
해당 제 1 공정 후, 상기 개질층 내에 형성되는 흑점상 결함의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 행하는 제2 공정과,
해당 제 2 공정에 이어서, 상기 반도체 웨이퍼의 개질층 상에, 에피택셜층을 형성하는 제3 공정을 가지는 것을 특징으로 하는 반도체 에피택셜 웨이퍼의 제조 방법으로서,
상기 제2 공정에 있어서의 상기 결함 형성 열처리의 열처리 조건은, 상기 반도체 웨이퍼를 800℃ 미만인 제1 온도 영역으로 유지(保持)하는 제1 유지 시간이 0초 이상 45초 이하이며, 또한, 제1 온도 영역으로부터 승온한 후의, 상기 반도체 웨이퍼를 800℃ 이상 1000℃ 미만인 제2 온도 영역으로 유지하는 제2 유지 시간이 30초 이상인, 반도체 에피택셜 웨이퍼의 제조 방법.Multi-element cluster ions containing three elements of carbon, hydrogen and oxygen as constituent elements are implanted on the surface of a semiconductor wafer, and the constituent elements of the multi-element cluster ions are dissolved in the surface layer of the semiconductor wafer. A first step of forming a modified layer,
After the first step, a second step of performing a defect formation heat treatment for increasing the defect density of the black spot-like defect formed in the modified layer; and
A method for manufacturing a semiconductor epitaxial wafer, comprising a third step of forming an epitaxial layer on the modified layer of the semiconductor wafer following the second step,
In the heat treatment conditions of the defect formation heat treatment in the second step, the first holding time for holding the semiconductor wafer in a first temperature region less than 800° C. is 0 seconds or more and 45 seconds or less, and the first A method for manufacturing a semiconductor epitaxial wafer, wherein a second holding time for holding the semiconductor wafer in a second temperature region of 800°C or more and less than 1000°C after heating from the temperature range is 30 seconds or more. 제1항에 있어서,
상기 제2 공정에 있어서의 상기 결함 형성 열처리의 열처리 조건은, 상기 반도체 웨이퍼를 800℃ 미만인 제1 온도 영역으로 유지하는 제1 유지 시간이 5초 이상 45초 이하이며, 또한, 제1 온도 영역으로부터 승온한 후의, 상기 반도체 웨이퍼를 800℃ 이상 1000℃ 미만인 제2 온도 영역으로 유지하는 제2 유지 시간이 30초 이상 300초 이하인, 반도체 에피택셜 웨이퍼의 제조 방법.The method of claim 1,
In the heat treatment conditions of the defect formation heat treatment in the second step, the first holding time for maintaining the semiconductor wafer in the first temperature region less than 800° C. is 5 seconds or more and 45 seconds or less, and from the first temperature region. A method for manufacturing a semiconductor epitaxial wafer, wherein the second holding time for holding the semiconductor wafer in a second temperature region of 800°C or more and less than 1000°C after heating is 30 seconds or more and 300 seconds or less. 제1항에 있어서,
상기 다원소 클러스터 이온의 구성 원소는, 탄소, 수소 및 산소의 3 원소로 이루어진, 반도체 에피택셜 웨이퍼의 제조 방법.The method of claim 1,
A method of manufacturing a semiconductor epitaxial wafer, wherein the constituent elements of the multi-element cluster ions are composed of three elements of carbon, hydrogen and oxygen. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 반도체 웨이퍼가 실리콘 웨이퍼인, 반도체 에피택셜 웨이퍼의 제조 방법.

The method according to any one of claims 1 to 3,
The method of manufacturing a semiconductor epitaxial wafer, wherein the semiconductor wafer is a silicon wafer.

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