JP6869315B2 - 電子ヒューズ回路及びその動作方法 - Google Patents

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Description

本発明は、メモリ装置に適用される電子ヒューズ回路及びその動作方法に関し、特に使用ビット（ｕｓｅ ｂｉｔ）を必要としない電子ヒューズ回路及びその動作方法に関する。
メモリ装置のプロセスの欠陥の問題に対し、電子ヒューズ（ｅＦｕｓｅ）が広く使われている。電子ヒューズに大きな電流を流して電子ヒューズを溶断することによって、欠陥のあるメモリセルを交換する。
従来技術は、使用ビット（ｕｓｅ ｂｉｔ）によって、電子ヒューズが属する電子ヒューズ組（ｅＦｕｓｅ ｓｅｔ）が溶断された電子ヒューズをあるか否かを確認するが、使用ビットは、チップの総面積を増大させる。一方、溶断電圧が十分な電圧値まで回復するのを待つため、従来技術は、溶断クロック信号の待ち時間（ｗａｉｔ ｔｉｍｅ）が長くなるが、複数の電子ヒューズの処理速度（ｔｈｒｏｕｇｈｐｕｔ）の低下を招く。
更に、従来技術では、一時記憶データは電源がオンされる時及びオフされる時にのみ更新されるので、電源がオンされた時とオフされる時の間において、溶断された電子ヒューズを有する電子ヒューズ組に対して上書き動作が行われ、電子ヒューズに対して溶断動作を行う信頼性の低下を招く。また、短時間で複数の電子ヒューズが溶断されてそのうち１つの電子ヒューズが先に溶断される時、大きな電流が先に溶断された電子ヒューズに流れ込み、他の電子ヒューズの溶断電圧が引き下げられて他の電子ヒューズの溶断動作の信頼性の低下を招く。
本発明は、使用ビットを用いずに電子ヒューズが溶断されたか否かを判定することで、チップ面積を減少させ、溶断動作の処理速度及び信頼性を向上させる電子ヒューズ回路及びその動作方法を提供する。
本発明の実施例は、メモリ装置に適用される電子ヒューズ回路を提供し、電子ヒューズ回路は、複数の電子ヒューズ組及び制御回路を含み、各電子ヒューズ組は、複数の電子ヒューズを有する。電源がオンにされる時、制御回路は、各電子ヒューズ組を検出して検出信号を生成し、検出信号に基づいて各電子ヒューズ組の複数の電子ヒューズが溶断されているか否かを判定し、複数の電子ヒューズに対して溶断動作を行うか否かを決定する。検出信号に基づき、複数の電子ヒューズ中の少なくとも１つの電子ヒューズが溶断された電子ヒューズであると判定する時、制御回路は、少なくとも１つの溶断された電子ヒューズが属する電子ヒューズ組の上書き動作をディスエーブルにする。また、電気ヒューズの書き込みデータをラッチし、電源がオンの間に再度溶断要求があったときに、各電子ヒューズ組の書き込みデータに基づいて検出信号を更新し、前記検出信号に基づいて前記複数の電子ヒューズ組のそれぞれの前記複数の電子ヒューズが溶断されているか否かを判定し、複数の電子ヒューズに対して溶断動作を行うか否かを決定する。
本発明の実施例は、電子ヒューズ回路の動作方法を提供し、電子ヒューズ回路は、メモリ装置に適用され、電子ヒューズは、複数の電子ヒューズ組及び制御回路を含み、各電子ヒューズ組は、複数の電子ヒューズを含み、動作方法は、電源がオンにされる時に各電子ヒューズ組を検出して検出信号を生成することを含むが、これに限定するものではない。検出信号に基づいて、各電子ヒューズ組の複数の電子ヒューズが溶断されているか否かを判定する。複数の電子ヒューズに対して溶断動作を行うか否かを決定する。検出信号に基づいて複数の電子ヒューズのうちの少なくとも１つの電子ヒューズが溶断された電子ヒューズであると判定する時、少なくとも１つの溶断された電子ヒューズが属する電子ヒューズ組の上書き動作をディスエーブルにする。
上記に基づき、本発明の幾つかの実施例では、電子ヒューズ回路及びその動作方法は、使用ビットを必要とせずに複数の電子ヒューズが溶断されているか否かを判定する。制御回路が複数の電子ヒューズのうちの少なくとも１つの電子ヒューズが溶断された電子ヒューズであると判定する時、少なくとも１つの溶断された電子ヒューズが属する電子ヒューズ組の上書き動作をディスエーブルにし、チップ面積を減少させ、溶断動作の処理速度及び信頼性を向上させる。
本発明の一実施例に基づく電子ヒューズ回路の説明図である。 本発明の一実施例に基づく電子ヒューズ回路の回路ブロック図である。 本発明の一実施例に基づく溶断回路内部回路を含む電子ヒューズ回路の回路ブロック図である。 本発明の一実施例に基づくセンサの回路図である。 本発明の一実施例に基づく判定回路の回路図である。 本発明の一実施例に基づく判定回路がセンシングデータとして１１１１１１１を受信するタイミング図である。 本発明の一実施例に基づく判定回路がセンシングデータとして１０１０１１０を受信するタイミング図である。 本発明の一実施例に基づく電子ヒューズの関連数値の遷移図である。 本発明の他の実施例に基づく電子ヒューズ回路の説明図である。 本発明の他の実施例に基づく電子ヒューズの関連数値の遷移図である。 本発明の他の実施例に基づく電子ヒューズの溶断動作のタイミング図である。 本発明の更に他の実施例による電子ヒューズの溶断動作のタイミング図である。 本発明のまた更に他の実施例による電子ヒューズ溶断動作のタイミング図である。 本発明の一実施例に基づく電子ヒューズ回路の動作方法のフローチャートである。
本発明の上記特徴及び利点を分かり易くするために、実施例を挙げ、図面を合わせて以下のとおり詳細を説明する。
図１を参照し、電子ヒューズ回路１０は、制御回路１１０と電子ヒューズ組１２０［１］〜１２０［ｍ］を含む。一実施例では、電子ヒューズ回路１０は、ｍ個の電子ヒューズ組を有し、ｍは、１より大きい正の整数である。電子ヒューズ組１２０［１］〜１２０［ｍ］のそれぞれは、複数の電子ヒューズを有し、一実施例では、電子ヒューズ組１２０［１］〜１２０［ｍ］のそれぞれは、７個の電子ヒューズを有するが、電子ヒューズ組１２０［１］〜１２０［ｍ］のそれぞれが有する電子ヒューズの数は、これに限定するものではない。例えば、電子ヒューズ組１２０［１］は、電子ヒューズ１２０［１］［１］〜１２０［１］［７］を有する。制御回路１１０は、電子ヒューズ組１２０［１］〜１２０［ｍ］に結合される。この実施例では、電子ヒューズ回路１０は、メモリ装置（図示せず）内の欠陥のあるメモリセルを交換するために、電子ヒューズに大きな電流を流すことによって電子ヒューズを溶断する。
図１及び図２を併せて参照し、電源がオンにされる時、制御回路１１０は、電子ヒューズ組１２０［ｍ］を検出して検出信号ＤＴ［ｍ］を生成し、制御回路１１０は、検出信号ＤＴ［ｍ］に基づいて電子ヒューズ組１２０［ｍ］の電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］が溶断されているか否かを判定し、電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］に溶断動作を行うか否かを決定する。詳細には、制御回路１１０は、電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］の第１端（高電位端）のヒューズ電圧ＶＰ［ｍ］［１］〜ＶＰ［ｍ］［ｎ］を検出し、ヒューズ電圧ＶＰ［ｍ］［１］〜ＶＰ［ｍ］［ｎ］と第１閾値電圧の電圧値の大きさを比較して検出信号ＤＴ［ｍ］を生成し、続いて、制御回路１１０は、検出信号ＤＴ［ｍ］に基づいて電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］が溶断されているか否かを判定する。ヒューズ電圧ＶＰ［ｍ］［ｎ］は、ｍ番目の電子ヒューズ組１２０［ｍ］のｎ番目の電子ヒューズ１２０［ｍ］［ｎ］の第１端（高電位端）の電圧を表す。この実施例では、第１閾値電圧は、設計要件に応じて決定される。検出信号ＤＴ［ｍ］は、例えば、１組の論理信号であることができ、電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］のヒューズ電圧ＶＰ［ｍ］［１］〜ＶＰ［ｍ］［ｎ］及び第１閾値電圧の電圧値の比較結果を表すことに用いられる。次に、制御回路１１０は、検出信号ＤＴ［ｍ］に基づいて複数の電子ヒューズのうち少なくとも１つの電子ヒューズが溶断された電子ヒューズであると判定する時、即ち、電子ヒューズ組［ｍ］の中の電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］のうちの少なくとも１つの電子ヒューズが溶断されている時、制御回路１１０は、少なくとも１つの溶断された電子ヒューズが属する電子ヒューズ組に対する上書き（ｏｖｅｒｗｒｉｔｅ）動作をディスエーブル（ｄｉｓａｂｌｅ）にする。
例えば、電源がオンにされる時、制御回路１１０は、電子ヒューズ組１２０［１］中の電子ヒューズ１２０［１］［１］〜１２０［１］［７］の第１端（高電位端）のヒューズ電圧を検出し、ヒューズ電圧ＶＰ［１］［１］〜ＶＰ［１］［７］と第１閾値電圧を比較して検出信号ＤＴ［１］を生成することができ、検出信号ＤＴ［１］に基づいて電子ヒューズ組１２０［１］中の電子ヒューズ１２０［１］［１］〜１２０［１］［７］が既に電子ヒューズを溶断しているか否かを判定する。検出信号ＤＴ［１］により電子ヒューズ１２０［１］［２］が既に電子ヒューズを溶断されていると判定する場合、制御回路１１０は、電子ヒューズ１２０［１］［２］が属する電子ヒューズ組１２０［１］に対する上書き動作をディスエーブルにし、溶断された電子ヒューズ１２０［１］［２］を有する電子ヒューズ組１２０［１］に対する上書き動作を回避することで、溶断動作の信頼性の低下を回避する。
更に、制御回路１１０がヒューズ電圧ＶＰ［ｍ］［ｎ］と第１閾値電圧の電圧値と比較して検出信号ＤＴ［ｍ］を生成する実施方式は、実際の設計の要求に応じて決定することができる。例えば、ヒューズ電圧ＶＰ［１］［２］が第１閾値電圧より小さい場合、制御器１１０は、電子ヒューズ組１２０［１］の電子ヒューズ１２０［１］［２］が溶断されていない電子ヒューズであると判定することができる。ヒューズ電圧ＶＰ［１］［２］が第１閾値電圧よりも大きい時、制御器１１０は電子ヒューズ組１２０［１］の電子ヒューズ１２０［１］［２］が溶断された電子ヒューズであると判定することができる。
図２を参照すると、電子ヒューズ回路１０は、制御回路１１０と電子ヒューズ組１２０［１］〜１２０［ｍ］を含む。一実施例では、制御回路１１０は、制御器２１０、センサ２２０、データラッチ２３０、判定回路２４０及び溶断回路２５０を含む。一実施例では、制御器２１０は、メモリ装置内の制御論理回路（図示せず）によって提供された入力信号ＩＮＰＵＴを受信し、第１制御信号ＣＭ１及び制御データＣＤを生成する。この実施例では、制御器２１０は、第１制御信号ＣＭ１及び制御データＣＤを提供してそれぞれセンサ２２０及び溶断回路２５０の動作を制御することに用いられ、本発明は、制御器２１０の構造を限定しない。
センサ２２０は、制御器２１０と電子ヒューズ組１２０［ｍ］の電子ヒューズ１２０［ｍ］［ｎ］の第１端との間に結合され、電子ヒューズ１２０［ｍ］［ｎ］の第１端（高電位端）の電圧は、即ち、ヒューズ電圧ＶＰ［ｍ］［ｎ］である。センサ２２０は、第１制御信号ＣＭ１に基づいて電子ヒューズ１２０［ｍ］の電子ヒューズ１２０［ｍ］［ｎ］の第１端のヒューズ電圧ＶＰ［ｍ］［ｎ］を検出してセンシングデータＳＤ［ｍ］［ｎ］を生成する。例えば、センサ２２０は、第１制御信号ＣＭ１に基づいて電子ヒューズ１２０組［１］の電子ヒューズ１２０［１］［２］のヒューズ電圧ＶＰ［１］［２］を検出し、センシングデータＳＤ［１］［２］を生成する。
データラッチ２３０は、センサ２２０に結合され、センシングデータＳＤ［ｍ］［ｎ］をラッチしてラッチデータＬＤ［ｍ］［ｎ］を生成し、ラッチデータＬＤ［ｍ］［ｎ］を出力してメモリ装置の制御論理回路（図示せず）に出力する。データラッチ２３０は、従来のラッチであることができ、本発明は、データラッチ２３０の構造を限定しない。
判定回路２４０は、センサ２２０に結合され、センシングデータＳＤ［ｍ］［ｎ］に基づいて電子ヒューズ組１２０［ｍ］の電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］のうちの少なくとも１つの電子ヒューズが溶断された電子ヒューズであるか否かを判定して検出信号ＤＴ［ｍ］を生成する。例えば、判定回路２４０は、センシングデータＳＤ［１］［１］〜ＳＤ［１］［７］に基づいて、電子ヒューズ組１２０［１］中の電子ヒューズ１２０［１］［２］が溶断された電子ヒューズであってその他の電子ヒューズ１２０［１］［１］、１２０［１］［３］〜１２０［１］［７］は溶断されていない電子ヒューズとである判定し、それに応じて検出信号ＤＴ［１］を生成する。
溶断回路２５０は、制御器２１０、複数の電子ヒューズ、センサ２２０および判定回路２４０に結合される。溶断回路２５０は、制御データＣＤ、書き込みデータＷＤ［ｍ］［ｎ］及び検出データＤＴ［ｍ］に基づいて、ヒューズ電圧ＶＰ［ｍ］［ｎ］を複数の電子ヒューズの第１端に出力し、溶断電圧ＶＢＵＲＮを複数の電子ヒューズの第２端（低電位端）に出力する。例えば、受信した制御データＣＤ、書き込みデータＷＤ［１］［２］及び検出データＤＴ［１］に基づき、溶断回路２５０は、ヒューズ電圧ＶＰ［１］［２］を電子ヒューズ組１２０［１］のうち電子ヒューズ１２０［１］［２］の第１端に出力し、溶断電圧ＶＢＵＲＮを電子ヒューズ１２０［１］［２］の第２端に出力することができる。センサ２２０、判定回路２４０、溶断回路２５０の実施の詳細については、後述する。
図３を参照し、電子ヒューズ回路１０中の溶断回路２５０は、溶断電圧ジェネレータ３１０、溶断クロックジェネレータ３２０及び溶断セレクタ３３０を含む。溶断電圧ジェネレータ３１０は、制御器２１０と電子ヒューズ組１２０［ｍ］の間に結合され、制御データＣＤの書き込みイネーブル信号ＷＥに基づいて溶断イネーブル信号ＢＵＲＮＥＮと溶断電圧ＶＢＵＲＮを生成し、溶断電圧ＶＢＵＲＮを電子ヒューズ組１２０［ｍ］の電子ヒューズ１２０［ｍ］［ｎ］の第２端に出力する。
溶断クロックジェネレータ３２０は、制御器２１０及び判定回路２４０に結合され、検出信号ＤＴ［ｍ］及び制御データＣＤ中の電子ヒューズ組１２０［ｍ］に対するクロックデータＣＬＫＤ［ｍ］を受信し、検出信号ＤＴ［ｍ］及びクロックデータＣＬＫＤ［ｍ］に基づいて電子ヒューズ組１２０［ｍ］に対するクロック信号ＣＬＫ［ｍ］（ＣＬＫ［ｍ］＿ｔ）を生成する。例えば、溶断クロックジェネレータ３２０は、電子ヒューズ組１２０［１］に対して生成された検出信号ＤＴ［１］及び制御データＣＤ中の電子ヒューズ組１２０［１］に対するクロックデータＣＬＫＤ［１］を受信し、電子ヒューズ組１２０［１］に対するクロック信号ＣＬＫ［１］を生成する。
溶断セレクタ３３０は、制御器２１０、センサ２２０、溶断電圧ジェネレータ３１０及び溶断クロックジェネレータ３２０に結合され、センサ２２０から書き込みデータＷＤ［ｍ］［ｎ］を受信し、溶断電圧ジェネレータ３１０から溶断イネーブル信号ＢＵＲＮＥＮ及び溶断電圧ＶＢＵＲＮを受信し、溶断クロックジェネレータ３２０からクロック信号ＣＬＫ［ｍ］を受信する。溶断セレクタ３３０は、制御データＣＤ中のイネーブル信号ＥＮ［ｍ］［ｎ］、書き込みデータＷＤ［ｍ］［ｎ］、溶断イネーブル信号ＢＵＲＮＥＮ、溶断電圧ＶＢＵＲＮ及びクロック信号ＣＬＫ［ｍ］に基づいてヒューズ電圧ＶＰ［ｍ］［ｎ］を電子ヒューズ組１２０［ｍ］の電子ヒューズ１２０［ｍ］［ｎ］の第１端に生成し、ヒューズ電圧ＶＰ［ｍ］［ｎ］に基づいて溶断動作を行う必要がある電子ヒューズ［ｍ］［ｎ］に対して溶断動作を実行する。この実施例では、ヒューズ電圧ＶＰ［ｍ］［ｎ］が第２閾値電圧よりも大きい時、電子ヒューズ１２０［ｍ］［ｎ］に対して溶断動作を行う。
図４を参照すると、センサ２２０は、第１スイッチング回路４１０、センスアンプラッチ回路４２０、第２スイッチング回路４３０及び論理回路４４０を含む。この実施例では、第１スイッチング回路４１０は、制御器２１０と複数の電子ヒューズ１２０［ｍ］［ｎ］の第１端との間に結合され、第１イネーブル信号ＳＥＮ＿ｃ、第１スイッチング信号ＦＵＳＥＲＥＦ１、第２スイッチング信号ＳＥＮＳＥ１ＬＯＷ及びヒューズ電圧ＶＰ［ｍ］［ｎ］を受信して第１電圧Ｖ１を生成する。センスアンプラッチ回路４２０は、第１スイッチング回路４１０に結合され、第１イネーブル信号ＳＥＮ＿ｃ、第２イネーブル信号ＳＥＮ＿ｔ、第３イネーブル信号ＳＥＮＳＥ３＿ｔ、第１電圧Ｖ１及びラッチ電圧ＶＬ１を受信し、ラッチ電圧ＶＬ２を生成する。第２スイッチング回路４３０は、センスアンプラッチ回路４２０に結合され、第２制御信号ＷＲＡＤＤ［ｍ］及び電子ヒューズアドレスデータＦＡＤＤ［ｍ］を受信してラッチ電圧ＶＬ１及びラッチ電圧ＶＬ２を生成する。論理回路４４０は、センスアンプラッチ回路４２０及び第２スイッチング回路４３０に結合され、ラッチ電圧ＶＬ２を受信してセンシングデータＳＤ［ｍ］［ｎ］及び書き込みデータＷＤ［ｍ］［ｎ］を生成する。
第１スイッチング回路４１０は、トランジスタＰ１とトランジスタＮ１を含む。トランジスタＰ１の第１端は、第１イネーブル信号ＳＥＮ＿ｃを受信し、トランジスタＰ１の制御端は、第１スイッチング信号ＦＵＳＥＲＥＦ１を受信し、トランジスタＰ１の第２端の電圧は、第１電圧Ｖ１である。トランジスタＮ１の第１端は、トランジスタＰ１の第２端に結合され、トランジスタＮ１の制御端は、第２スイッチング信号ＳＥＮＳＥ１ＬＯＷを受信し、トランジスタＮ１の第２端は、ヒューズ電圧ＶＰ［ｍ］［ｎ］を受信する。第１スイッチング回路４１０は、第１スイッチング信号ＦＵＳＥＲＥＦ１、第２スイッチング信号ＳＥＮＳＥ１ＬＯＷによってトランジスタＰ１及びトランジスタＮ１を制御して第１電圧Ｖ１としてヒューズ電圧ＶＰ［ｍ］［ｎ］を読み出し、センスアンプラッチ回路４２０に第１電圧Ｖ１を供給する。センスアンプラッチ回路４２０の動作モードについては後述する。
第２スイッチング回路４３０は、トランジスタＮ２、トランジスタＮ３及び反転ゲートＩＮＶ１を含む。トランジスタＮ２の第１端は、センスアンプラッチ回路４２０に結合され、トランジスタＮ２の第１端の電圧は、ラッチ電圧ＶＬ１であり、トランジスタＮ２の制御端は、第２制御信号ＷＲＡＤＤ［ｍ］を受信し、トランジスタＮ２の第２端は、電子ヒューズアドレスデータＦＡＤＤ［ｍ］を受信する。トランジスタＮ３の第１端は、センスアンプラッチ回路４２０に結合され、トランジスタＮ３の第１端の電圧は、ラッチ電圧ＶＬ２であり、トランジスタＮ３の制御端は、第２制御信号ＷＲＡＤＤ［ｍ］を受信する。反転ゲートＩＮＶ１は、トランジスタＮ２の第２端とトランジスタＮ３の第２端との間に結合され、電子ヒューズ書き込みアドレスＦＡＤＤ［ｍ］を受信して反転電子ヒューズ書き込みアドレスＢＦＡＤＤ［ｍ］をトランジスタＮ３の第２端に生成する。
論理回路４４０は、ＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤゲートＮＡＮＤ２、反転ゲート ＩＮＶ２を含む。ＮＡＮＤゲートＮＡＮＤ１は、トランジスタＮ３の第１端及びセンスアンプラッチ回路４２０に結合され、ＮＡＮＤゲートＮＡＮＤ１の入力端は、ラッチ電圧ＶＬ２及び第３イネーブル信号ＳＥＮＳＥ３＿ｔを受信してＮＡＮＤ論理演算を行い、反転ゲートＩＮＶＡ及び反転ゲートＩＮＶＢによってバッファリングを行い、センシングデータＳＤ［ｍ］［ｎ］を生成する。ＮＡＮＤゲートＮＡＮＤ２は、センスアンプラッチ回路４２０とトランジスタＮ３の第１端に結合され、ラッチ電圧ＶＬ２と第１書き込みイネーブル信号ＥＦＷＲＴＡＣＴ＿ｔを受信して反転書き込みデータＢＷＤ［ｍ］［ｎ］を生成するように配置される。反転ゲートＩＮＶ２は、ＮＡＮＤゲートＮＡＮＤ２に結合され、反転書き込みデータＢＷＤ［ｍ］［ｎ］を受信して書き込みデータＷＤ［ｍ］［ｎ］を生成する。
図４を参照し、電源がオンにされる時、制御信号ＣＭ１中の第１イネーブル信号ＳＥＮ＿ｃ及び第２イネーブル信号ＳＥＮ＿ｔは、ハイ論理レベルにあり、センスアンプラッチ回路４２０をイネーブルにする。第１スイッチング信号ＦＵＳＥＲＥＦ１と第２スイッチング信号ＳＥＮＳＥＬＯＷによってトランジスタＰ１とトランジスタＮ１に対して制御し、電子ヒューズ１２０［ｍ］［ｎ］の第１端のヒューズ電圧ＶＰ［ｍ］［ｎ］を第１電圧Ｖ１として読み出し、センスアンプラッチ回路４２０で第１電圧Ｖ１を増幅してラッチし、センスアンプラッチ回路４２０、反転ゲートＩＮＶ１、反転ゲート２、反転ゲートＡ、反転ゲートＢ、ＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤゲートＮＡＮＤ２の電源は、電源電圧ＶＩＮＴであり、グランド電圧ＶＳＳに接地される（図示せず）。電源電圧ＶＩＮＴは、第１電圧Ｖ１のよりも大きい電圧であり、電源電圧ＶＩＮＴの大きさは、設計の要求に応じて決定される。次に、センサ２２０は、センシングデータＳＤ［ｍ］［ｎ］を判定回路２４０に出力する。センサ２２０は、２つの役割を有し、１つ目は、電子ヒューズ１２０［ｍ］［ｎ］のヒューズ電圧ＶＰ［ｍ］［ｎ］をセンシングし、第１電圧Ｖ１をラッチし、センシングデータＳＤ［ｍ］［ｎ］の出力タイミングを制御することである。２つ目は、電子ヒューズアドレスデータＦＡＤＤ［ｍ］をラッチし、書き込みデータＷＤ［ｍ］［ｎ］を溶断回路２５０で送信するタイミングを制御することである。第２制御信号ＷＲＡＤＤ［ｍ］＿ｔがハイ論理レベルである時、トランジスタＮ２及びトランジスタｎ３がオンにされて電子ヒューズアドレスデータＦＡＤＤ［ｎ］をセンスアンプラッチ回路４２０に提供し、電子ヒューズ１２０［ｍ］［ｎ］が溶断された後に電子ヒューズアドレスデータＦＡＤＤ［ｍ］をラッチする。上述により、電子ヒューズ１２０［ｍ］［ｎ］を溶断した後の上書き動作をディスエーブルにすることができる。
図５Ａを参照すると、判定回路２４０は、論理判定回路５１０、バッファ回路５２０及びラッチ５３０を含む。論理判定回路５１０は、センサ２２０に結合され、センシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］［ｎ］を受信し、センシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］［ｎ］に基づき、電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］のうちの少なくとも１つの電子ヒューズが溶断された電子ヒューズであるか否かを判定し、判定信号Ｄ［ｍ］を生成する。バッファ回路５２０は、論理判定回路５１０に結合され、判定信号Ｄ［ｍ］を受信し、バッファ経由判定信号ＤＢ［ｍ］を生成する。ラッチ５３０は、バッファ回路５２０に結合され、バッファ回路５２０からバッファ経由判定信号ＤＢ［ｍ］を受信し、ラッチすることによって検出信号ＤＴ［ｍ］を生成する。判定回路２４０の動作モードについては、後述する。
論理判定回路５１０は、ＮＡＮＤゲートＮＡＮＤ３、ＮＡＮＤゲートＮＡＮＤ４、ＮＡＮＤゲートＮＡＮＤ５及びＮＯＲゲートＮＯＲ１を含む。ＮＡＮＤゲートＮＡＮＤ３は、センシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］［ｎ］中のサブセンシングデータ群ＳＤ［ｍ］［１］〜ＳＤ［ｍ］［３］を受信し、ＮＡＮＤ論理演算を実行してＮＡＮＤ信号ＳＮＡＮＤ１を生成する。ＮＡＮＤゲートＮＡＮＤ４は、センシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］［ｎ］のサブセンシングデータ群ＳＤ［ｍ］［４］〜ＳＤ［ｍ］［５］を受信し、ＮＡＮＤ論理演算を実行してＮＡＮＤ信号ＳＮＡＮＤ２を生成する。ＮＡＮＤゲートＮＡＮＤ５は、センシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］［ｎ］のサブセンシングデータ群ＳＤ［ｍ］［６］〜ＳＤ［ｍ］［７］を受信し、ＮＡＮＤ演算を実行してＮＡＮＤ信号ＳＮＡＮＤ３を生成する。ＮＯＲゲートＮＯＲ１の入力端は、ＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤゲートＮＡＮＤ２、及びＮＡＮＤゲートＮＡＮＤ３の出力端に結合され、ＮＯＲゲートＮＯＲ１は、ＮＡＮＤ信号ＳＮＡＮＤ１、ＮＡＮＤ信号ＳＮＡＮＤ２及びＮＡＮＤ信号ＳＮＡＮＤ３を受信し、ＮＯＲ論理演算を実行して判定信号Ｄ［ｍ］を生成する。
バッファ回路５２０は、反転ゲートＩＮＶ３、反転ゲートＩＮＶ４、トランジスタＰ２及びトランジスタＰ４を含む。反転ゲートＩＮＶ３は、論理判定回路５１０に結合され、判定信号Ｄ［ｍ］を受信し、反転判定信号ＢＤ［ｍ］を生成する。反転ゲートＩＮＶ４は、ＮＡＮＤゲートＩＮＶ３に結合され、反転判定信号ＢＤ［ｍ］を受信してバッファ経由判定信号ＤＢ［ｍ］を生成する。トランジスタＰ２は、ＮＡＮＤゲートＩＮＶ４に結合され、トランジスタＰ２の第１端は、電源電圧ＶＩＮＴを受信し、トランジスタＰ２の制御端は、第１書き込みイネーブル信号ＥＦＷＲＴＡＣＴ＿ｔを受信し、トランジスタＰ２の第２端は、ＮＡＮＤゲートＩＮＶ４の電源端に結合される。トランジスタＮ４は、反転ゲートＩＮＶ４に結合され、トランジスタＮ４の第１端は、反転ゲートＩＮＶ４の接地端に結合され、トランジスタＮ４の制御端は、第２書き込みイネーブル信号ＥＦＷＲＴＡＣＴ＿ｃを受信し、トランジスタＮ４の第２端はグランド電圧ＶＳＳに結合される。
図２及び図５Ａを参照し、判定回路２４０は、センサ２２０からセンシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］［ｎ］を受信し、判定回路２４０において、論理判定回路５１０によってセンシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］［ｎ］に対して論理判定を行う。センシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］［ｎ］に基づき、電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］のうち少なくとも１つの電子ヒューズが溶断された電子ヒューズであると判定される時、論理判定回路５１０は、ロー論理レベルを有する判定信号Ｄ［ｍ］を生成する。次に、バッファ回路５２０は、ロー論理レベルを有する判定信号Ｄ［ｍ］に対してバッファリングを行い、ロー論理レベルを有するバッファ経由判定信号ＤＢ［ｍ］を生成し、ラッチ５３０は、ロー論理レベルを有するバッファ経由判定信号ＤＢ［ｍ］に対してラッチ動作を行い、ハイ論理レベルを有する検出信号ＤＴ［ｍ］を生成する。一方、センシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］［ｎ］に基づき、電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］に溶断された電子ヒューズがないと判定する時、論理判定回路５１０は、ハイ論理レベルを有する判定信号Ｄ［ｍ］を出力する。次に、バッファ回路５２０は、ハイ論理レベルを有する判定信号Ｄ［ｍ］に対してバッファリングを行い、ハイ論理レベルを有するバッファ経由判定信号ＤＢ［ｍ］を生成し、ラッチ５３０は、ハイ論理レベルを有するバッファ経由判定信号ＤＢ［ｍ］に対してラッチ動作を行い、ロー論理レベルを有する検出信号ＤＴ［ｍ］を生成する。ここで、ラッチ５３０は、反転ゲートＩＮＶ５及び反転ゲートＩＮＶ６を含む。
図１、図３、図５Ａ、図５Ｂ及び図５Ｃを参照し、制御回路１１０が電子ヒューズ１２０［ｍ］［ｎ］に対して溶断動作を実行しようとする時、制御器２１０は、ロー論理レベルを有するイネーブル信号ＷＥを溶断回路２５０中の溶断電圧ジェネレータ３１０に提供し、溶断電圧ジェネレータ３１０をイネーブルにする。次に、制御器２１０は、ハイ論理レベルの第１書き込みイネーブル信号ＥＦＷＲＴＡＣＴ＿ｔを判定回路２４０に提供する。図５Ｂを参照し、センシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］［ｎ］が１１１１１１１である時、判定回路２４０は、ロー論理レベルの検出信号ＤＴ［ｍ］を生成し、それにより、溶断クロックジェネレータ３２０は、ロー論理レベルの検出信号ＤＴ［ｍ］に基づいて対応する電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］のパルス信号ＣＬＫ［ｍ］［１］〜ＣＬＫ［ｍ］［７］を有するクロック信号ＣＬＫ［ｍ］を生成し、電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］に溶断動作を行う。図５Ｃを参照し、センシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］［ｎ］が１０１０１１０である時、判定回路２４０は、ハイ論理レベルの検出信号ＤＴ［ｍ］を生成するので、溶断クロックジェネレータ３２０は、ハイ論理レベルの検出信号ＤＴ［ｍ］に基づいてロー論理レベルに固定したクロック信号ＣＬＫ［ｍ］を生成し、電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］に対して溶断動作を行わない。この実施例では、第ｍ組の電子ヒューズ組は、７個の電子ヒューズを有するが、例示に過ぎず、本発明は、ｎの数を限定しない。
図６を参照して、この実施例では、電源がオンにされる時、データＷＤ［ｍ］［１］〜ＷＤ［ｍ］［ｎ］を特定の電子ヒューズ組１２０［ｍ］に２回入力する例を示し、そのうちの１回目の書き込みデータＷＤ［ｍ］［１］〜ＷＤ［ｍ］［ｎ］は１０１０１１０であり、２回目の書き込みデータＷＤ［ｍ］［１］〜ＷＤ［ｍ］［ｎ］は１０００１１０である。ここで、ｅＦｕｓｅの切断状態は、ｅＦｕｓｅをセンスした時のヒューズ電圧ＶＰによって示し、ｅＦｕｓｅが切断されていない時、ヒューズ電圧ＶＰはハイ論理レベルであり、ｅＦｕｓｅが切断されている時、ヒューズ電圧ＶＰはロー論理レベルである。タイミング６１０の時、電源がオンされ（ｐｏｗｅｒ ｏｎ）、最初のヒューズ電圧ＶＰ［ｍ］［１］〜ＶＰ［ｍ］［ｎ］は１１１１１１１であり、センサ２２０が読み出したセンシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］は１１１１１１１であり、データラッチ２３０は、センシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］［ｎ］をラッチしてラッチデータＬＤ［ｍ］［１］〜ＬＤ［ｍ］［ｎ］を１１１１１１１として出力する。タイミング６２０の時、１回目の書き込みデータ１０１０１１０を入力し、この時、ヒューズ電圧ＶＰ［ｍ］［１］〜ＶＰ［ｍ］［ｎ］は、１０１０１１０であり、センサ２２０が読み出したセンシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］［ｎ］は１１１１１１１から１０１０１１０になり、次にクロック信号ＣＬＫ［ｍ］が対応するパルスを提供し、図５Ｂのパルス信号ＣＬＫ［ｍ］［１］〜ＣＬＫ［ｍ］［７］のように、対応する電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］が溶断され、この時、ラッチデータＬＤ［ｍ］［１］〜ＬＤ［ｍ］［ｎ］は１１１１１１１であり、１１１１１１１を維持する。タイミング６３０の時、２回目の書き込みデータ１０００１１０を入力し、判定回路２４０は、電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］のうちの少なくとも１つの電子ヒューズが溶断されていると判定しているので、判定回路２４０によって提供される検出信号ＤＴ［ｍ］はハイ論理レベルであるが溶断クロックジェネレータ３２０によって提供されるクロック信号ＣＬＫ［ｍ］はロー論理レベルであり、溶断セレクタ３３０が電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］に対する上書き動作をディスエーブルにしているので、ヒューズ電圧ＶＰ［ｍ］［１］〜ＶＰ［ｍ］［ｎ］は１０１０１１０を維持し、センサ２２０によって読み出されるセンシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］［ｎ］は１０１０１１０を維持し、ラッチデータＬＤ［ｍ］［１］〜ＬＤ［ｍ］［ｎ］は１１１１１１１であり、１１１１１１１を維持する。この実施例では、従来技術における一時記憶データは電源がオン及びオフされる時のみ更新され、電源がオンされる時とオフされる時の間は、溶断された電子ヒューズを有する電子ヒューズ組１２０［ｍ］に対して上書き動作が行われ、電子ヒューズに対する溶断動作の信頼性が低下するという問題を克服することができる。
図７を参照し、図７は、図２に比較し、電子ヒューズ回路２０内の制御回路７１０は、準備判定回路２６０を更に含んでおり、その他の回路部分は、図２を参照し、ここでは再度説明しない。他の実施例では、準備判定回路２６０は、判定回路２４０と制御器２１０の間に結合される。準備判定回路２６０は、検出信号ＤＴ［ｍ］を受信し、検出信号ＤＴ［ｍ］に基づいて準備判定信号ＲＥＡＤＹ［ｍ］を生成する。準備判定回路２６０は、準備判定信号ＲＥＡＤＹ［ｍ］を制御器２１０に出力する。他の実施例では、準備判定回路２６０は、タイミング回路（図示せず）を含み、タイミング回路は、検出信号ＤＴ［ｍ］に基づいて動的に待ち時間を調整して溶断イネーブル信号ＢＵＲＮＥＮ及び溶断電圧ＶＢＵＲＮが所定電圧値に回復するのを待つことができる。具体的には、溶断イネーブル信号ＢＵＲＮＥＮは、第１所定電圧値より大きくなるまで回復し、溶断電圧ＶＢＵＲＮは、第２所定電圧値よりも小さくなるまで回復する。第１所定電圧値及び第２所定電圧値は、設計の必要に応じて決定され、本発明では限定しない。待ち時間は、準備判定信号ＲＥＡＤＹ［ｍ］中の現在の電子ヒューズに対応するパルス信号と次の電子ヒューズに対応するパルス信号との間の間隔時間であり、これについては後で更に説明する。
図８を参照し、図８は図６と類似し、タイミング８１０はタイミング６１０に対応し、タイミング８２０はタイミング６２０に対応する。その違いは、他の実施例のタイミング８３０において、２回目の書き込みデータ１０００１１０を入力する時、上書き動作が許可されてヒューズ電圧ＶＰ［ｍ］［１］〜ＶＰ［ｍ］［ｎ］が１０００１１０となり、且つセンサ２２０が読み出したセンシングデータＳＤ［ｍ］［１］〜ＳＤ［ｍ］［ｎ］は１０００１１となり、ラッチデータＬＤ［ｍ］［１］〜ＬＤ［ｍ］［ｎ］は１１１１１１１を維持することのみにある。具体的には、他の実施例では電子ヒューズ回路２０は、準備判定回路２６０を更に含んでおり、準備判定回路２６０内のタイミング回路は、待ち時間を動的に調整して溶断イネーブル信号ＢＵＲＮＥＮ及び溶断電圧ＶＢＵＲＮが所定電圧閾値まで回復するのを待つことができる。例えば、待ち時間を長くすると、次の上書き動作の信頼性が高まるため、上書き動作は、許可されてディスエーブルにしないことができる。
図９を参照し、左図は、溶断されていない電子ヒューズ１２０［ｍ］［２］を示し、右図は、溶断されている電子ヒューズ１２０［ｍ］［２］を示す。他の実施例では、電子ヒューズ回路２０は、準備判定回路２６０を更に含み、準備判定回路２６０は、準備判定信号ＲＥＡＤＹを生成することに用いられる。電子ヒューズ組１２０［ｍ］が溶断される前は、待ち時間が比較的短く、図９の左図の時点Ｔ１と時点Ｔ２との間の時間間隔及び時点Ｔ２と時点Ｔ３との間の時間間隔をし、それは、図９の右図よりも短い。一方、電子ヒューズ組１２０［ｍ］が溶断されている時、即ち、図９の右図中の溶断イネーブル信号ＢＵＲＮＥＮの電源電圧ＶＰＰに対する電圧降下（Ｖｏｌｔａｇｅ ｄｒｏｐ）及び溶断電圧ＶＢＵＲＮの溶断電圧ＶＢＵＲＮに対する電圧降下は、図９の左図よりも大きく、電圧の回復を待つために比較的長い待ち時間を要する。従って、準備判定回路２６０は、待ち時間を延長することができ、待ち時間は、即ち、準備判定信号ＲＥＡＤＹ中のパルスとパルスの間の時間間隔である。図９の右図に示すように、図９の右図における時点Ｔ１と時点Ｔ２との間の時間間隔及び時点Ｔ２と時点Ｔ３との間の時間間隔は、図９の左図よりも長い。この例では、書き込みデータＷＤ［ｍ］［１］はロー論理レベル、書き込みデータＷＤ［ｍ］［２］はハイ論理レベル、書き込みデータＷＤ［ｍ］［３］はハイ論理レベル、書き込みデータＷＤ［ｍ］［４］はロー論理レベルである。ヒューズ電圧ＶＰ［ｍ］［２］は、時点Ｔ１において電源電圧ＶＰＰまで昇圧し、ヒューズ電圧ＶＰ［ｍ］［３］は、時点Ｔ２において電源電圧ＶＰＰに昇圧する。
注意すべきこととして、ユーザが電子ヒューズが溶断されているか否かを分かっている場合、ユーザは、この状況に応じて待ち時間を調整することができる。ユーザが電子ヒューズが溶断されているか否を分からない場合、対処させるための対策Ａと対策Ｂがある。対策Ａは、パッド出力準備判定信号ＲＥＡＤＹ＿ＰＡＤのタイミングによって次のクロックが入力される時点を知り、ここで、パッド出力準備判定信号ＲＥＡＤＹ＿ＰＡＤは、準備判定信号ＲＥＡＤＹがパッドにより出力された信号であり、パッドは、ＤＱ及びＤＱＳのような既存の出力パッドから選択することができ、本発明では限定しない。対策Ｂは、電子ヒューズ１２０［ｍ］［ｎ］の数よりも多くのクロック数を提供し、待ち時間の長さが十分長くない時、クロック信号ＣＬＫ［ｍ］のパルスを省略できる。従って、本実施例は、従来技術の溶断イネーブル信号ＢＵＲＮＥＮと溶断電圧ＶＢＵＲＮを設定電圧閾値まで回復させるために待ち時間が長くなるが、複数の電子ヒューズの処理速度（スループット）が低下するという問題を解決することができる。
更に、準備判定回路２６０は、検出信号ＤＴ［ｍ］に基づいて複数の電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］のうちの少なくとも１つの電子ヒューズが溶断された電子ヒューズであると判定する時、該電子ヒューズが属する電子ヒューズ組１２０［ｍ］中の各電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］の待ち時間を第１待ち時間に調整する。準備判定回路２６０が検出信号ＤＴ［ｍ］に基づいて電子ヒューズが溶断されていない電子ヒューズであると判定する時、複数の電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］が属する電子ヒューズ組１２０［ｍ］中の各電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］の待ち時間を第２待ち時間に調整する。この実施例では、第１待ち時間は、第２待ち時間よりも長い。
図１０を参照し、図１０は、図９に類似し、その相違点は、図１０の実施例が電子ヒューズ組１２０［ｍ］全体の待ち時間を非同期に調整するが、各電子ヒューズ１２０［ｍ］［ｎ］はそれぞれ検出信号ＤＴ［ｍ］によって動的に待ち時間を調整することにある。例えば、図１０の右図では、時点Ｔ１と時点Ｔ２との間では、溶断イネーブル信号ＢＵＲＮＥＮと溶断電圧ＶＢＵＲＮの電圧降下が比較的大きいので、準備判定回路２６０は、時点Ｔ１と時点Ｔ２との間の待ち時間を比較的長くなるように調整し、ヒューズ電圧ＶＰ［ｍ］［２］に比較的長い電圧回復時間をもたせることができる。時点Ｔ２と時点Ｔ３との間は、溶断イネーブル信号ＢＵＲＮＥＮと溶断電圧ＶＢＵＲＮの電圧降下が比較的小さいので、準備判定回路２６０は時点Ｔ２と時点Ｔ３との間の待ち時間を比較的短くなるように調整し、ヒューズ電圧ＶＰ［ｍ］［３］に比較的短い電圧回復時間をもたせることができる。本実施例では、待ち時間は電子ヒューズ毎に変えることによって、電子ヒューズ１２０［ｍ］［ｎ］の溶断動作により高い処理速度をもたせることができる。
また、準備判定回路２６０が検出信号ＤＴ［ｍ］に基づいて複数の電子ヒューズ１２０［ｍ］［ｎ］中の第１電子ヒューズが溶断された電子ヒューズであると判定する時、第１電子ヒューズに対応する待ち時間を第１待ち時間に調整する。準備判定回路２６０が検出信号ＤＴ［ｍ］に基づいて複数の電子ヒューズ１２０［ｍ］中の第２電子ヒューズが溶断されていない電子ヒューズであると判定する時、第２電子ヒューズに対応する待ち時間を第２待ち時間に調整する。この実施例では、第２待ち時間は第１待ち時間よりも長い。
図１１を参照して、この実施例では、複数の電子ヒューズ組１２０［１］〜１２０［ｍ］が同時に溶断動作を行う時、溶断された電子ヒューズを有する電子ヒューズ組１２０［ｍ］に対して溶断動作をディスエーブルし、溶断された電子ヒューズを有さない電子ヒューズ組１２０［ｍ］に対して溶断動作をディスエーブルにしない。例えば、図１１の左図を参照し、電子ヒューズ組１２０［１］と電子ヒューズ組１２０［２］が同時に溶断される場合、両方の電子ヒューズ組が何れも溶断された電子ヒューズを有さない時、２つの電子ヒューズが同時に溶断される。具体的には、時間Ｔ１において、パルス信号ＣＬＫ［１］及びパルス信号ＣＬＫ［２］が両方ともイネーブルにされ、ヒューズ電圧ＶＰ［１］［１］及びヒューズ電圧ＶＰ［２］［１］の両方が電源電圧ＶＰＰに昇圧される。一方、図１１の右図を参照し、電子ヒューズ組１２０［１］が溶断された電子ヒューズを有して電子ヒューズ組１２０［２］が溶断された電子ヒューズを有さない時、電子ヒューズ組１２０［１］の電子ヒューズの溶断動作をディスエーブルにして電子ヒューズ組１２０［２］の溶断動作のみをイネーブルにする。具体的には、時点Ｔ１において、パルス信号ＣＬＫ［１］がディスエーブルにされてパルス信号ＣＬＫ［２］がイネーブルにされ、ヒューズ電圧ＶＰ［１］［１］がロー論理レベルに維持され、ヒューズ電圧ＶＰ［２］［１］が電源電圧ＶＰＰまで昇圧される。従って、本実施例では、同時に２つの電子ヒューズ組に対して溶断動作を行うことによる信頼性低下の問題を解決することができる。
図１２を参照し、ステップＳ１２１０において、電源がオンにされる時、制御回路１１０は、各電子ヒューズ組１２０［ｍ］を検出して検出信号ＤＴ［ｍ］［ｎ］を生成する。次に、ステップ１２２０において、制御回路１１０は、検出信号ＤＴ［ｍ］［ｎ］に基づいて、各電子ヒューズ組１２０［ｍ］のうちの複数の電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］が溶断されているかを判定する。ステップＳ１２３０において、制御回路１１０が複数の電子ヒューズ１２０［ｍ］［１］〜１２０［ｍ］［ｎ］に対して溶断動作を行うか否かを決定し、ここで、検出信号ＤＴ［ｍ］に基づいて複数の電子ヒューズ１２０［ｍ］［ｎ］のうちの少なくとも１つの電子ヒューズが溶断された電子ヒューズであると判定する時、少なくとも１つの溶断された電子ヒューズの書き込みデータをラッチし、少なくとも１つの溶断された電子ヒューズが属する電子ヒューズ組１２０［ｍ］に対する上書き動作をディスエーブルにする。
上記をまとめると、本発明の幾つかの実施例では、電子ヒューズ回路及びその動作方法は、使用ビットを必要とせずに電子ヒューズが溶断されているか否かを判定することに用いられる。制御回路が複数の電子ヒューズのうちの少なくとも１つの電子ヒューズが溶断された電子ヒューズであると判定する時、少なくとも１つの溶断された電子ヒューズの書き込みデータをラッチし、少なくとも１つの溶断された電子ヒューズが属する電子ヒューズ組に対する上書き動作をディスエーブルにし、チップ面積を減少し、溶断動作の処理速度と信頼性を向上し、同時に複数の電子ヒューズの溶断動作を行う時の信頼性を向上する。
本発明は、上記のように実施例を開示したが、それは本発明を限定するためのものではなく、当業者は、本発明の精神及び範囲から逸脱することなく、いくらかの変更及び修飾を行うことができ、故に本発明の保護範囲は、後述の特許請求の範囲が定義するものを基準とする。
１０ 電子ヒューズ回路
１１０ 制御回路
１２０［ｍ］ 電子ヒューズ組
１２０［ｍ］［ｎ］ 電子ヒューズ
２１０ 制御器
２２０ センサ
２３０ データラッチ
２４０ 判定回路
２５０ 溶断回路
２６０ 準備判定回路
３１０ 溶断電圧ジェネレータ
３２０ 溶断クロックジェネレータ
３３０ 溶断セレクタ
４１０ 第１スイッチング回路
４２０ センスアンプラッチ回路
４３０ 第２スイッチング回路
４４０ 論理回路
５１０ 論理判定回路
５２０ バッファ回路
５３０ ラッチ
６１０、６２０、６３０、８１０、８２０、８３０ タイミング
７１０ 制御回路
ＩＮＶ１〜ＩＮＶ９ 反転ゲート
ＮＡＮＤ１〜ＮＡＮＤ６ ＮＡＮＤゲート
ＮＯＲ１ ＮＯＲゲート
Ｐ１〜Ｐ２、Ｎ１〜Ｎ４ トランジスタ
ＡＤＤＯＵＴ［ｎ］＿ｔ、ＭＩＲＷＲＤＹ＿ｔ 信号
ＢＤ［ｍ］ 反転判定信号
ＢＦＡＤＤ［ｍ］ 反転電子ヒューズ書き込みアドレス
ＢＵＲＮＥＮ 溶断イネーブル信号
ＢＷＤ［ｍ］［ｎ］ 反転書き込みデータＢＷＤ［ｍ］［ｎ］
ＣＭ１ 第１制御信号
ＣＤ 制御データ
ＣＬＫＤ［ｍ］ クロックデータ
ＣＬＫ［ｍ］ クロック信号
ＣＬＫ［ｍ］［ｎ］ パルス信号
Ｄ［ｍ］ 判定信号
ＤＢ［ｍ］ バッファ経由判定信号
ＤＴ［ｍ］ 検出信号
ＥＦＷＲＴＡＣＴ＿ｔ 第１書き込みイネーブル信号
ＥＮ［ｍ］［ｎ］ イネーブル信号
ＦＡＤＤ［ｎ］ 電子ヒューズアドレスデータ
ＦＵＳＥＲＥＦ１ 第１スイッチング信号
ＩＮＰＵＴ 入力信号
ＬＤ［ｍ］［ｎ］ ラッチデータ
ＲＥＡＤＹ［Ｍ］ 準備判定信号
ＲＥＡＤＹ＿ＰＡＤ パッド出力準備判定信号
ＳＤ［ｍ］［ｎ］ センシングデータ
ＳＥＮ＿ｃ 第１イネーブル信号
ＳＥＮ＿ｔ 第２イネーブル信号
ＳＥＮＳＥ３＿ｔ 第３イネーブル信号
ＳＥＮＳＥ１ＬＯＷ 第２スイッチング信号
ＳＮＡＮＤ１〜ＳＮＡＮＤ３ ＮＡＮＤ信号
Ｔ１、Ｔ２、Ｔ３ 時点
ＶＢＵＲＮ 溶断電圧
ＶＬ１、ＶＬ２ ラッチ電圧
ＶＩＮＴ、ＶＰＰ 電源電圧
ＶＰ［ｍ］［ｎ］ ヒューズ電圧
ＶＳＳ グランド電圧
ＷＤ［ｍ］［ｎ］ 書き込みデータ
ＷＥ 書き込みイネーブル信号
ＷＲＡＤＤ［ｍ］ 第２制御信号
Ｓ１２１０〜Ｓ１２３０ ステップ

Claims (22)

  1. メモリ装置に適用され、
    それぞれが複数の電子ヒューズを有する複数の電子ヒューズ組と、
    前記複数の電子ヒューズ組に結合され、電源がオンされる時、前記複数の電子ヒューズ組のそれぞれを検出して検出信号を生成し、前記検出信号に基づいて前記複数の電子ヒューズ組のそれぞれの前記複数の電子ヒューズが溶断されているか否かを判定し、前記複数の電子ヒューズに対して溶断動作を行うか否かを決定する制御回路と、
    を含み、
    前記検出信号に基づいて前記複数の電子ヒューズのうちの少なくとも１つの電子ヒューズが溶断された電子ヒューズであると判定する時、前記制御回路は、前記少なくとも１つの溶断された電子ヒューズが属する電子ヒューズ組に対する上書き動作をディスエーブルにする、電子ヒューズ回路。
  2. 電気ヒューズへの書き込みデータをラッチし、電源がオンの間に再度溶断要求があったときに、各電子ヒューズ組の書き込みデータに基づいて検出信号を更新し、前記検出信号に基づいて前記複数の電子ヒューズ組のそれぞれの前記複数の電子ヒューズが溶断されているか否かを判定することを含む、請求項１に記載の電子ヒューズ回路。
  3. 前記制御回路が、前記複数の電子ヒューズ組のそれぞれを検出して検出信号を生成し、前記検出信号に基づいて前記複数の電子ヒューズ組の各前記複数の電子ヒューズが溶断されているか否かを判定するステップは、
    前記制御回路が、前記複数の電子ヒューズ組の各前記複数の電子ヒューズの第１端のヒューズ電圧を検出し、前記ヒューズ電圧と第１閾値電圧を比較して前記検出信号を生成し、制御器は、前記検出信号に基づいて前記複数の電子ヒューズが前記溶断された電子ヒューズであるか否かを判定することを含む、請求項１に記載の電子ヒューズ回路。
  4. 前記制御回路は、
    入力信号を受信して第１制御信号及び制御データを生成する制御器と、
    前記制御器と前記複数の電子ヒューズ組の各前記複数の電子ヒューズの第１端との間に結合され、前記第１制御信号に基づいて前記複数の電子ヒューズ組の各前記複数の電子ヒューズの前記第１端のヒューズ電圧を検出し、書き込みデータ及びセンシングデータを生成するように配置されたセンサと、
    前記センサに結合され、前記センシングデータをラッチしてラッチデータを生成し、前記メモリ装置の制御論理回路にラッチデータを出力するように配置されるデータラッチと、
    前記センサに結合され、前記センシングデータに基づいて前記複数の電子ヒューズ組の各前記複数の電子ヒューズのうちの少なくとも１つの電子ヒューズが前記溶断された電子ヒューズであるか否かを判定して検出信号を生成するように配置された判定回路と、
    前記制御器、前記複数の電子ヒューズ、前記センサ及び前記判定回路に結合され、前記制御データ、前記書き込みデータ及び検出信号に基づいて前記ヒューズ電圧を前記複数の電子ヒューズの前記第１端に出力し、溶断電圧を前記電子ヒューズの第２端に出力するように配置された溶断回路と、
    を含む、請求項１に記載の電子ヒューズ回路。
  5. 前記溶断回路が、
    前記制御器と前記複数の電子ヒューズ組との間に結合され、前記制御データ中の書き込みイネーブル信号に基づいて溶断イネーブル信号及び前記溶断電圧を生成し、前記溶断電圧を前記複数の電子ヒューズの前記第２端に出力するように配置された溶断電圧ジェネレータと、
    前記制御器及び前記判定回路に結合され、前記検出信号及び前記制御データ中のクロックデータに基づいてクロック信号を生成するように配置された溶断クロックジェネレータと、
    前記制御器、前記センサ、前記溶断電圧ジェネレータ及び前記溶断クロックジェネレータに結合され、前記制御データ中のイネーブル信号、書き込みデータ、前記溶断イネーブル信号、前記溶断電圧及びクロック信号に基づいて前記ヒューズ電圧を前記複数の電子ヒューズ組の複数の電子ヒューズの前記第１端に生成し、前記ヒューズ電圧に基づいて溶断動作を行う必要がある電子ヒューズに対して前記溶断動作を行う溶断セレクタと、
    を含む、請求項４に記載の電子ヒューズ回路。
  6. 前記センサが、
    前記制御器と前記複数の電子ヒューズ組の各前記複数の電子ヒューズの前記第１端との間に結合され、第１イネーブル信号、第１スイッチング信号、第２スイッチング信号及び前記ヒューズ電圧を受信して第１電圧を生成するように配置された第１スイッチング回路と、
    前記第１スイッチング回路に結合され、前記第１イネーブル信号、第２イネーブル信号、第３イネーブル信号、前記第１電圧及び第１ラッチ電圧を受信して第２ラッチ電圧を生成するセンスアンプラッチ回路と、
    前記センスアンプラッチ回路に結合され、第２制御信号及び電子ヒューズアドレスデータを受信して前記第１ラッチ電圧及び前記第２ラッチ電圧を生成するように配置された第２スイッチング回路と、
    前記センスアンプラッチ回路及び前記第２スイッチング回路に結合され、前記第２ラッチ電圧を受信して前記センシングデータ及び前記書き込みデータを生成することに用いられる論理回路と、
    を含む、請求項４に記載の電子ヒューズ回路。
  7. 第１スイッチング回路が、
    第１端が第１イネーブル信号を受信し、制御端が前記第１スイッチング信号を受信し、第２端の電圧が前記第１電圧である第１Ｐ型トランジスタと、
    第１端が前記第１Ｐ型トランジスタの第２端に結合され、制御端が前記第２スイッチング信号を受信し、第２端が前記ヒューズ電圧を受信する第１Ｎ型トランジスタと、
    を含む、請求項６に記載の電子ヒューズ回路。
  8. 前記第２スイッチング回路が、
    第１端が前記センスアンプラッチ回路に結合され、制御端が前記第２制御信号を受信し、第２端が前記電子ヒューズアドレスデータを受信し、前記第１端の電圧が前記第１ラッチ電圧である第２Ｎ型トランジスタと、
    第１端が前記センスアンプラッチ回路に結合され、制御端が前記第２制御信号を受信する第３Ｎ型トランジスタと、
    前記第２Ｎ型トランジスタの第２端と前記第３Ｎ型トランジスタの第２端との間に結合され、前記電子ヒューズアドレスデータを受信して反転電子ヒューズアドレスデータを前記第３Ｎ型トランジスタの前記第２端に生成するように配置された第１反転ゲートと、
    を含む、請求項６に記載の電子ヒューズ回路。
  9. 前記論理回路が、
    前記第３Ｎ型トランジスタの前記第１端及びセンスアンプラッチ回路に結合され、前記第２ラッチ電圧及び第３イネーブル信号を受信して前記センシングデータを生成するように配置された第１ＮＡＮＤゲートと、
    前記センスアンプラッチ回路及び前記第３Ｎ型トランジスタの前記第１端に結合され、前記第２ラッチ電圧及び第１書き込みイネーブル信号を受信して反転書き込みデータを生成するように配置された第２ＮＡＮＤゲートと、
    前記第２ＮＡＮＤゲートに結合され、前記反転書き込みデータを受信して前記書き込みデータを生成するように配置された第２反転ゲートと、
    を含む、請求項８に記載の電子ヒューズ回路。
  10. 前記判定回路が、
    前記センサに結合され、前記センシングデータを受信し、前記センシングデータに基づいて前記複数の電子ヒューズのうちの少なくとも１つの電子ヒューズが溶断された電子ヒューズであるか否かを判定し、判定信号を生成するように配置された論理判定回路と、
    前記論理判定回路に結合され、前記判定信号を受信し、バッファ経由判定信号を生成するように配置されたバッファ回路と、
    前記バッファ回路に結合され、前記バッファ経由判定信号を受信して前記検出信号を生成するように配置されたラッチと、
    を含む、請求項４に記載の電子ヒューズ回路。
  11. 前記論理判定回路が、
    前記センシングデータの第１サブセンシングデータ群を受信して第１ＮＡＮＤ信号を生成するように配置された第１ＮＡＮＤゲートと、
    前記センシングデータの第２サブセンシングデータ群を受信して第２ＮＡＮＤ信号を生成するように配置された第２ＮＡＮＤゲートと、
    前記センシングデータの第３サブセンシングデータ群を受信して第３ＮＡＮＤ信号を生成するように配置された第３ＮＡＮＤゲートと、
    前記第１ＮＡＮＤゲート、前記第２ＮＡＮＤゲート及び前記第３ＮＡＮＤゲートの出力端に結合され、前記第１ＮＡＮＤ信号、前記第２ＮＡＮＤ信号及び前記第３ＮＡＮＤ信号を受信して判定信号を生成するように配置された第１ＮＯＲゲートと、
    を含む、請求項１０に記載の電子ヒューズ回路。
  12. 前記バッファ回路が、
    前記論理判定回路に結合され、前記判定信号を受信して反転判定信号を生成するように配置された第３ＮＡＮＤゲートと、
    前記第３ＮＡＮＤゲートに結合され、前記反転判定信号を受信してバッファ経由判定信号を生成するように配置された第４ＮＡＮＤゲートと、
    前記第４ＮＡＮＤゲートに結合され、第１端が電源電圧を受信し、制御端が第１書き込みイネーブル信号を受信し、第２端が前記第４ＮＡＮＤゲートの電力端に結合される第２Ｐ型トランジスタと、
    前記第４ＮＡＮＤゲートに結合され、第１端が前記第４ＮＡＮＤゲートの接地端に結合され、制御端が第２書き込みイネーブル信号を受信し、第２端がグランド電圧に結合される第４Ｎ型トランジスタと、
    を含む、請求項１０に記載の電子ヒューズ回路。
  13. 前記制御回路が、
    前記判定回路と前記制御器との間に結合され、前記検出信号を受信し、前記検出信号に基づいて準備判定信号を生成し、前記準備判定信号を前記制御器に出力するように配置された準備判定回路を更に含む、請求項４に記載の電子ヒューズ回路。
  14. 前記準備判定回路が、
    前記検出信号に基づいて待ち時間を動的に調整するように配置され、前記待ち時間は、前記準備判定信号中の現在の電子ヒューズに対応するパルス信号と次の電子ヒューズに対応するパルス信号との間の間隔時間であるタイミング回路を含む、請求項１３に記載の電子ヒューズ回路。
  15. 前記準備判定回路が、前記検出信号に基づいて前記複数の電子ヒューズのうちの少なくとも１つの電子ヒューズが前記溶断された電子ヒューズであると判定する時、前記少なくとも１つの電子ヒューズが属する電子ヒューズ組中の各電子ヒューズの待ち時間を第１待ち時間に調整し、
    前記準備判定回路が前記検出信号に基づいて前記複数の電子ヒューズが溶断されていない電子ヒューズであると判定する時、前記複数の電子ヒューズが属する電子ヒューズ組中の各電子ヒューズの待ち時間を第２待ち時間に調整し、
    前記第１待ち時間は、前記第２待ち時間よりも長い、請求項１４に記載の電子ヒューズ回路。
  16. 前記準備判定回路が前記検出信号に基づいて前記複数の電子ヒューズのうちの第１電子ヒューズが前記溶断された電子ヒューズであると判定する時、前記第１電子ヒューズに対応する待ち時間を第１待ち時間に調整し、
    前記準備判定回路が前記検出信号に基づいて前記複数の電子ヒューズのうちの第２電子ヒューズが溶断されていない電子ヒューズであると判定する時、前記第２電子ヒューズに対応する待ち時間を第２待ち時間に調整し、
    前記第１待ち時間は、前記第２待ち時間よりも長い、請求項１４に記載の電子ヒューズ回路。
  17. 前記複数の電子ヒューズ組が同時に前記溶断動作を行う時、前記溶断された電子ヒューズを有する電子ヒューズ組に対して前記溶断動作をディスエーブルにし、前記溶断された電子ヒューズを有さない電子ヒューズ組に対して前記溶断動作をディスエーブルにしない、請求項１に記載の電子ヒューズ回路。
  18. 電子ヒューズ回路の動作方法であって、前記電子ヒューズ回路は、メモリ装置に適用され、前記電子ヒューズ回路は、複数の電子ヒューズ組及び制御回路を含み、前記複数の電子ヒューズ組のそれぞれは、複数の電子ヒューズを含み、前記動作方法は、
    電源がオンにされる時、前記複数の電子ヒューズ組のそれぞれを検出して検出信号を生成するステップと、
    前記検出信号に基づいて前記複数の電子ヒューズ組のうちの各前記複数の電子ヒューズが溶断されているか否かを判定するステップと、
    前記複数の電子ヒューズに対して溶断動作を行うか否かを決定し、前記検出信号に基づいて前記複数の電子ヒューズのうちの少なくとも１つの電子ヒューズが溶断された電子ヒューズであると判定する時、前記少なくとも１つの溶断された電子ヒューズが属する電子ヒューズ組に対する上書き動作をディスエーブルにするステップと、
    を含む、動作方法。
  19. 前記複数の電子ヒューズ組のそれぞれを検出して検出信号を生成し、前記検出信号に基づいて前記複数の電子ヒューズ組のうちの各前記複数の電子ヒューズが溶断されているか否かを判定するステップは、
    前記複数の電子ヒューズ組の各前記複数の電子ヒューズの第１端のヒューズ電圧を検出し、前記ヒューズ電圧と第１閾値電圧を比較して前記検出信号を生成し、制御器は、前記検出信号に基づいて前記各電子ヒューズ組の前記複数の電子ヒューズが前記溶断された電子ヒューズであるか否かを判定することを含む、請求項１８に記載の動作方法。
  20. 前記検出信号に基づいて前記複数の電子ヒューズのうちの少なくとも１つの電子ヒューズが前記溶断された電子ヒューズであると判定する時、前記少なくとも１つの電子ヒューズが属する電子ヒューズ組中の各電子ヒューズの待ち時間を第１待ち時間に調整し、
    前記検出信号に基づいて前記複数の電子ヒューズが溶断されていない電子ヒューズであると判定する時、前記複数の電子ヒューズが属する電子ヒューズ組中の各電子ヒューズの待ち時間を第２待ち時間に調整し、
    前記第１待ち時間は、前記第２待ち時間よりも長い、請求項１８に記載の動作方法。
  21. 前記検出信号に基づいて前記複数の電子ヒューズのうちの第１電子ヒューズが前記溶断された電子ヒューズであると判定する時、前記第１電子ヒューズに対応する待ち時間を第１待ち時間に調整し、
    前記検出信号に基づいて前記複数の電子ヒューズのうちの第２電子ヒューズが溶断されていない電子ヒューズであると判定する時、前記第２電子ヒューズに対応する待ち時間を第２待ち時間に調整し、
    前記第１待ち時間は、前記第２待ち時間よりも長い、請求項１８に記載の動作方法。
  22. 前記複数の電子ヒューズ組が同時に前記溶断動作を行う時、前記溶断された電子ヒューズを有する電子ヒューズ組に対して前記溶断動作をディスエーブルにし、前記溶断された電子ヒューズを有さない電子ヒューズ組に対して前記溶断動作をディスエーブルにしない、請求項１８に記載の動作方法。
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