JP2002133895A - アンチフューズを用いたリダンダンシ回路及び半導体メモリにおける不良アドレス検索方法 - Google Patents
アンチフューズを用いたリダンダンシ回路及び半導体メモリにおける不良アドレス検索方法Info
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Abstract
ーズプログラム状態が正確に判定できるリダンダンシ回
路を提供する。 【解決手段】この発明のリダンダンシ回路は、第1、第
2の電気フューズ、差動増幅器、記憶回路、及びスイッ
チ回路を有する。前記第1、第2の電気フューズは、あ
るレベル以上の電圧を印加すると電流特性が変化する。
前記差動増幅器は、前記第1、第2の電気フューズの各
々の電流特性の違いに依存した2つの信号電圧を受け取
り、これら信号電圧の差を増幅して出力する。前記記憶
回路は、前記差動増幅器からの出力を記憶する。前記ス
イッチ回路は、前記差動増幅器と前記記憶回路との間
を、接続状態あるいは遮断状態のいずれかの状態にす
る。
Description
を用いたリダンダンシ回路及び半導体メモリにおける不
良アドレス検索方法に関するものであり、特にリダンダ
ンシ回路を備えた半導体メモリなどの集積回路に利用さ
れるものである。
品歩留り向上のために、不良セルをスペアのセルに置き
換えるリダンダンシシステムが必須である。半導体チッ
プ製造工程の最終段階で、テスト不良を発見した場合、
レーザにより不良セルをスペアセルに置き換わるように
プログラムする。プログラム後の半導体チップをパッケ
ージに封入する。そして、最終のテストを行った後、良
品の半導体メモリが製品として出荷されるというのが今
までの製造フローである。
て1,2ビットの不良セルが生じることがある。この不
良セルが、トータルの歩留りに与える影響は無視できな
い。このため、パッケージ封入後に発見された不良セル
を、スペアセルに置き換えることができるプログラミン
グ方法が望まれる。
は、信号伝達の微妙なタイミングを、すべての仕様に対
して充分マージンを持って生産することが難しくなって
おり、パッケージ封入後にタイミング調整を行うという
方法がとられている。このため、パッケージ封入後の半
導体メモリに対して、外部からプログラミングでタイミ
ングを調整して、その後、永久的に固定することが望ま
れる。
なく電気にて回路状態を永久的に変える手法として、電
気フューズ方式を利用する方法がある。電気フューズ方
式には、高電圧を与えて配線パターンを破壊し断線状態
を形成する通常のヒューズと、高電圧を与えて配線間の
絶縁膜に絶縁破壊を起こして導通状態を形成するアンチ
フューズがある。
いたリダンダンシ回路について説明する。
ズを用いたリダンダンシ回路の構成を示す回路図であ
る。
キャパシタに絶縁破壊を起こし、キャパシタの抵抗をゼ
ロに近づけたものと、絶縁破壊を起こしていないほとん
ど無限大の抵抗を持つキャパシタとの違いを利用してプ
ログラム状態を形成する回路である。
端には、トランジスタTR11を介して電源電圧VDDが
接続されている。キャパシタC11の他端には、トラン
ジスタTR12を介して基準電位(接地電位)GNDが
接続されている。さらに、キャパシタC11の一端とト
ランジスタTR11との間のノードには、ラッチ回路L
H11が接続されている。
てのキャパシタC11が絶縁破壊されている場合、キャ
パシタC11の抵抗がゼロに近くなることにより、ラッ
チ回路LH11の入力となるノードが接地レベルに近く
なる。一方、キャパシタC11が絶縁破壊されていない
場合には、キャパシタC11の抵抗がほとんど無限大で
あることにより、ラッチ回路LH11の入力となるノー
ドが電源レベルに近くなる。このように、キャパシタC
11が絶縁破壊されているか否かで、ラッチ回路LH1
1に保持される状態が異なる。この構成例は、フューズ
素子の抵抗の差から生じる電圧レベルの差を、ラッチ回
路LH11への入力に、直接、用いる方法である。
法では、アンチフューズの破壊時と非破壊時の抵抗差が
大きくないと、ラッチ回路にラッチされる“1”、
“0”を確実に作ることができない。すなわち、電気フ
ューズ方式を用いたリダンダンシ回路では、高電圧印加
によるフューズの破壊状態がばらつくため、フューズに
よって形成されたフューズプログラム状態を正確に判定
できないという問題がある。
れたものであり、フューズの破壊状態のばらつきによら
ず、フューズプログラム状態が正確に判定できるリダン
ダンシ回路を提供することを目的とする。
路にフューズプログラム状態を記憶させるために必要な
不良アドレスの特定を、効率良く行うことができる不良
アドレス検索方法を提供することを目的とする。
に、本発明を第1の側面から見たリダンダンシ回路は、
所定レベル以上の電圧を印加すると電流特性が変化する
第1、第2の電気フューズと、前記第1、第2の電気フ
ューズの各々の電流特性の違いに依存した2つの信号電
圧を受け取り、これら信号電圧の差を増幅して出力する
差動増幅器と、前記差動増幅器からの出力を記憶する記
憶回路と、前記差動増幅器と前記記憶回路との間を接続
状態あるいは遮断状態のいずれかの状態にするスイッチ
回路とを具備することを特徴とする。
の側面から見たリダンダンシ回路は、所定レベル以上の
電圧を印加するとリーク電流特性が変化する第1、第2
の電気アンチフューズと、前記第1、第2の電気アンチ
フューズの各々のリーク電流特性の違いに依存した2つ
の信号電圧を受け取り、これら信号電圧の差を増幅して
出力する差動増幅器と、前記差動増幅器からの出力を記
憶する記憶回路と、前記差動増幅器と前記記憶回路との
間を接続状態あるいは遮断状態のいずれかの状態にする
スイッチ回路とを具備することを特徴とする。
の側面から見たリダンダンシ回路は、一対の電気フュー
ズを有し、回路動作状態を決めるビット情報を記憶する
フューズビット記憶回路と、前記一対の電気フューズの
うちの一方に、所定レベル以上の電圧を印加して前記一
対の電気フューズの各々の電流特性にアンバランスを作
り、前記回路動作状態を決めるビット情報を前記フュー
ズビット記憶回路にプログラムするプログラム制御回路
と、前記一対の電気フューズの各々の出力を受け取り、
前記電流特性のアンバランス状態を増幅する差動増幅器
と、前記差動増幅器からの出力を記憶する記憶回路と、
前記差動増幅器と前記記憶回路との間を、接続状態ある
いは遮断状態のいずれかの状態にするスイッチ回路と、
前記フューズビット記憶回路にプログラムされた前記回
路動作状態を決めるビット情報を検出する検出制御回路
とを具備することを特徴とする。
では、前記一対の第1、第2の電気フューズのうちのい
ずれか一方に、あるレベル以上の電圧を印加して前記第
1、第2の電気フューズの各々の電流特性にアンバラン
スを作り、前記アンバランスを前記差動増幅器により検
出する。これにより、前記第1、第2の電気フューズの
破壊状態のばらつきによらず、前記第1、第2の電気フ
ューズによるプログラム状態が正確に判定できる。
の側面から見た不良アドレス検索方法は、各々が複数の
メモリセルからなり、各々が共通のアドレスを持つ複数
のバンクと、前記複数のバンクの各々に設けられ、前記
バンク内のメモリセルに記憶されたデータが入出力され
る複数のI/O端子とを持つ半導体メモリにおける不良
アドレス検索方法であって、前記複数のバンクと前記複
数のI/O端子にとって共通のアドレスから複数のデー
タを読み出し、フェイルデータが記憶されたフェイルア
ドレスを検出するステップと、検出した前記フェイルア
ドレスを与えて、このフェイルアドレスに相当する前記
複数のバンクの各々のメモリセルからデータを読み出
し、不良のメモリセルが存在するバンクとI/O端子を
特定するステップとを具備することを特徴とする。
方法では、前記複数のバンクと前記複数のI/O端子に
とって共通のアドレスから複数のデータを読み出して演
算を行い、演算結果からフェイルアドレスを検出して、
不良のメモリセルが存在するバンクとI/O端子を特定
する。これにより、リダンダンシ回路にフューズプログ
ラム状態を記憶させるために必要な不良アドレスの特定
を、効率良く行うことができる。
実施の形態について説明する。説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
変える電気フューズ、例えば通常のフューズまたはアン
チフューズのいずれを用いたリダンダンシ回路にも適用
することができる。通常のフューズは、高電圧を与えて
配線パターンを破壊し、断線状態を形成するものであ
る。アンチフューズは、高電圧を与えて配線間の絶縁膜
に絶縁破壊を起こし、導通状態を形成するものである。
1の実施の形態として、アンチフューズのプログラムと
状態検出について説明する。
チフューズとその状態検出回路の構成を示す回路図であ
る。
状態検出回路は、アンチフューズとしてのキャパシタC
1、C2、コンパレータ11、nチャネルMOSトラン
ジスタTR1〜TR4を有し構成されている。
スタTR1の電流通路の一端が接続されている。このト
ランジスタTR1の電流通路の他端には、電源電圧VDD
が接続されている。キャパシタC1の他端には、トラン
ジスタTR2の電流通路の一端が接続されている。この
トランジスタTR2の電流通路の他端には、基準電位
(例えば接地電位)GNDが接続されている。
スタTR3の電流通路の一端が接続されている。このト
ランジスタTR3の電流通路の他端には電源電圧VDDが
接続されている。キャパシタC2の他端には、トランジ
スタTR4の電流通路の一端が接続されている。このト
ランジスタTR4の電流通路の他端には、基準電位(例
えば接地電位)GNDが接続されている。
パシタC2の一端との間には、コンパレータ11が接続
されている。
路を有するヒューズユニットは、2つのアンチフューズ
であるキャパシタC1、C2の出力をコンパレータ11
で比較する構成である。このヒューズユニットひとつ
で、リダンダンシアドレスなどの1ビットの情報をプロ
グラムする。
て、コンパレータ11で出力を比較する2つのキャパシ
タC1、C2の一方のみに、高電圧などのストレスをか
けてキャパシタに絶縁破壊を起こさせる。この破壊は、
完全な破壊でなくてもよく、わずかにリーク電流を増や
すようなものであればよい。すなわち、2つのアンチフ
ューズ(キャパシタC1、C2)の間で、ストレスをか
けた場合と、かけない場合の違いをコンパレータ11で
検出できる程度の電位レベルの差が生じればよい。
をかける方をキャパシタC2にするかキャパシタC1に
するかで、このフューズユニットのプログラム状態を、
“0”にするか、“1”にするかを表すことができる。
C1またはC2)に抵抗がゼロに近くなるまでの破壊に
至るような強烈なストレスをかけなくても、フューズを
プログラムでき、ストレスによる破壊状態のバラツキに
対しても安定したプログラムが可能となる。
を有する前記フューズユニットのシステムについて説明
する。
を示すブロック図である。
0,f1には、コンパレータ11が接続され、このコン
パレータ11にはラッチ回路12が接続されている。ま
た、アンチフューズ回路f0,f1には、プログラム制
御回路(Programming ControlCircuit)13と検出制御回
路(Fuse-Enable-Control Circuit)14が接続されてい
る。前記ラッチ回路12には、検出制御回路14が接続
されている。
のようになる。
をコンパレータ11で比較する。コンパレータ11の比
較結果に応じた出力をラッチ回路12で保持する。プロ
グラム制御回路13は、アンチフューズ回路f0,f1
をプログラムするための回路である。検出制御回路14
は、アンチフューズ回路f0,f1をプログラムした結
果を検出するための制御を行う回路である。そして、ラ
ッチ回路12の出力0out、1outの状態を、リダンダン
シアドレス制御に利用する。
チフューズ回路f0,f1、コンパレータ11、及びラ
ッチ回路12の具体的な回路図である。
シタのようにストレスをかけると劣化してリーク電流が
増すような素子からなる。このフューズe-fuse0は、リ
ーク電流量を0と1で比較するために、リーク電流量を
電圧に変換するためのnチャネルMOSトランジスタT
R1、TR2をそれぞれに介して、電源電圧VDDと接地
電位GNDとの間に設けられている。同様に、フューズ
e-fuse1も、リーク電流量を0と1で比較するために、
電圧に変換するのにnチャネルMOSトランジスタTR
3、TR4をそれぞれに介して、電源電圧VDDと接地電
位GNDとの間に設けられている。
リーク電流量を比べるときには、電源電圧VDD側、接地
電位GND側のいずれのトランジスタTR1〜TR4も
オンとなる。そして、フューズe-fuse0,e-fuse1のリ
ーク電流量に依存した電圧レベルがコンパレータ11へ
の入力レベルとして発生する。
のゲートには、信号FWが入力され、接地電位側のトラ
ンジスタTR2、TR4のゲートには信号/PRGが入
力される。信号FWは、フューズe-fuse0,e-fuse1の
状態をコンパレータ11が比較してラッチする期間で
“H”となる。信号/PRGは、フューズe-fuse0,e-
fuse1にプログラム時にストレスをかけるときのみ、
“L”となる。
5、TR6を有する差動型の増幅器である。さらに、コ
ンパレータ11は、信号Vbiasをゲート入力とした、一
定電流を流すためのトランジスタTR7と、信号FON
1が“H”のときのみ、コンパレータ11を働かせるス
イッチの役目をするトランジスタTR8を接地側に有
し、さらにパストランジスタPT1、PT2を有する。
TR12、及びトランジスタTR13、TR14、さら
にコンパレータ11との間を接続状態あるいは遮断状態
にスイッチングするトランジスタTR15、TR16を
有する。
以下のようになる。コンパレータ11により、アンチフ
ューズ回路f0,f1の状態が比較され増幅される。こ
の増幅結果は、コンパレータ11から出力され、ラッチ
回路12に取り込まれる。このとき、コンパレータ11
とラッチ回路12は、信号/FON3をゲート入力とす
るトランジスタTR15、TR16でスイッチされてい
る。コンパレータ11からのデータをラッチ回路12が
取り込んだ後は、信号/FON3が“L”となり、コン
パレータ11とラッチ回路12との間が遮断される。
路であり、コンパレータ11からの出力を増幅しつつ、
信号FON2が“H”で/FON2が“L”のとき、前
記コンパレータの出力をラッチする。このとき、ラッチ
された電源電圧レベルと接地電位レベルの出力が、0ou
tと1outとなる。
信号を発生する検出制御回路14について説明する。
は、図3中の検出制御回路14の具体的な構成を示す回
路図である。
4には信号PWONと信号ENBLが入力され、この検
出制御回路14からは信号FON1、FON2、FON
3、及び信号FWが出力される。
出制御回路14の詳細な回路を説明する。図5(b)に
示すように、AND回路AD1には、信号PWONと信
号ENBLが入力される。このAND回路AD1の出力
信号FON0は、遅延回路DL1にて遅延され、信号F
ON1が出力される。また、信号FON1は、インバー
タIV1にて反転され、信号FON1の相補信号/FO
N1が出力される。
にて遅延され、信号FON2が出力される。信号FON
2は、インバータIV2にて反転され、信号FON2の
相補信号/FON2が出力される。
にて遅延され、信号FON3が出力される。信号FON
3は、インバータIV3にて反転され、信号FON3の
相補信号/FON3が出力される。
路AD2には、信号FON3と信号FON0が入力され
る。このAND回路AD2の出力信号は、NOR回路N
R1の第1端子に入力され、信号ENBLの相補信号/
ENBLは、NOR回路NR1の第2端子に入力され
る。そして、NOR回路NR1から信号FWが出力され
る。
になる。
は、デバイスチップの電源立ち上げ時に行われる。この
ため、電源がある程度安定してから立ち上がるように発
生する信号PWONを、時間的な起点としてプログラム
状態の検出が開始される。信号ENBLは、このビット
を検出してリダンダンシ情報として用いる場合に“H”
となる信号である。よって、信号PWONと信号ENB
Lがともに“H”になったとき、始めて検出制御回路1
4が動き出すことになる。
に、信号FON0が遅延回路DL1を経て信号FON1
とその相補信号/FON1を発生させる。この信号FO
N1が遅延回路DL2を経て信号FON2とその相補信
号/FON2を発生させる。さらに、信号FON2が遅
延回路DL3を経て信号FON3とその相補信号/FO
N3を発生させる。
り、信号FON0及び信号FON3が立ち上がる以前は
“H”であり、このとき、フューズe-fuse0,e-fuse1
の情報がコンパレータ11に出力されるようになってい
る。その後、信号FON3が立ち上がりコンパレータ1
1とラッチ回路12が切り離されると、信号FWは
“L”になり、コンパレータ11への入力が接地レベル
になるようにしている。これにより、以後、コンパレー
タ11では、電流が流れず電力消費はない。
ら、リダンダンシアドレスを検出するフューズシステム
を作るには、アドレスを構成する各ビットに対して1フ
ューズユニットずつ必要である。さらに、フューズの各
ビットは必ず“0”か“1”を表すので、フューズシス
テムがアドレスを設定しない場合を表すビットが必要で
ある。これらを備えたフューズシステムの例を、図6を
用いて説明する。
すブロック図である。この図中では、プログラム制御回
路13を“P.C.”で示し、検出制御回路14を
“F.E.C.”で、さらにラッチ回路12及びコンパ
レータ11(ユニットa0〜a3)を“L&C”にて示
している。図中には、アンチフューズ回路f0、f1を
一組示したが、ユニットa0〜a3の各々にアンチフュ
ーズ回路f0、f1を一組づつ設けてもよい。
ドレスのビットは、ユニットa0からのビットで表され
る。これらのフューズビットが、アドレスを表すのに使
われているか否かを決めるビットがユニットe0とe1
である。ユニットe0とe1にともに“1”がプログラ
ムされ、AND回路AD3から“H”が出力された場合
のみ、ユニットa0以降のビットが有効になるようにな
っている。その他の場合には、ユニットa0以降のユニ
ットはプログラム検出動作も行わず、動作に伴う電力消
費を無くしている。
ら与えられたアドレスビットAddと、ユニットa0、a
1、…に記憶された不良アドレスのビットとが比較され
る。そして、この比較結果に応じて、スペアノーマルス
イッチ回路15でリダンダンシを選択するパスRDに行
くか、リダンダンシを選択しないパスNorに行くかの
振り分けが行われる。
の検出は、ユニットe0からシリアルにビットごとに行
われる。まず、電源が投入されると、図5(a)〜図5
(c)で説明した検出制御回路14がユニットe0のビ
ットを確定する。次に、次段の検出制御回路14は、前
段の検出制御回路14の出力を受けてユニットe1の出
力を確定する。この時点で、ユニットe0とe1の出力
の論理積がAND回路AD3にて取られ、このAND回
路AD3の出力でユニットa0以降の検出制御回路14
を駆動する。このため、ラッチ回路及びコンパレータe
0またはe1の一方でも“0”であれば、ユニットa0
以降の検出動作は行われない。このときには、スペアノ
ーマルスイッチ回路15では、パスNorが常に選択さ
れる。一方、ユニットe0とe1がともに“1”であれ
ば、ラッチ回路及びコンパレータa0以降のビットにつ
いて順次、検出と確定が行われて不良アドレスビットが
確定する。
について説明する。
チフューズ回路f0,f1はひとつのキャパシタから構
成されているが、セルキャパシタを用いると、図6のフ
ューズシステムの全てのビットごとのキャパシタをセル
アレイとして構成できる。
f0、f1をセルアレイとして構成した回路図である。
このアレイから構成されるアンチフューズ回路f0とf
1は、図6に示したように、全てのフューズユニットで
共有して使われる。セルキャパシタアレイのワード線ト
ランスファゲートトランジスタに相当する部分に、例え
ば図6のユニットe0,e1,a0,a1,…などのビ
ットに対応するアドレス(トランスファゲートトランジ
スタ)A_0,A_1,…,B_0,B_1,…を設定
する。このようなセルアレイにおいて、キャパシタCA
0,CA1,…、CB0,CB1,…をアンチフューズ
として用い、これをプログラムしたり、検出したりする
ときに対応するユニットiがプログラムなり検出を行っ
ているのに同期し、A_iかB_i、または両方を選択
してやればよい。
ことによって、それぞれのユニットに対してフューズf
0またはf1にストレスがかけられる。検出のときは、
A_iとB_iの両方を選択することによって、それぞ
れのユニットに対して、それぞれのコンパレータ入力を
得ることができる。
“H”となる信号で、信号/PRGはその相補信号であ
る。ここで例えば、アンチフューズ回路f0またはf1
に大きなストレスをかけるため、信号/PRGが入力さ
れるpチャネルトランジスタTR21、TR22は、電
源電圧より高い内部電圧に接続される。信号PRGが入
力されるnチャネルトランジスタTR23、TR24
は、接地レベルよりも低い内部電源に接続される。
示されているアンチフューズ回路f0,f1をプログラ
ムするためのプログラム制御回路13の回路図である。
述したA_iとB_iを発生するものである。信号/P
RGはOR回路OR1の第1端子に入力され、信号0se
tはOR回路OR1の第2端子に入力される。さらに、
OR回路OR1の出力はAND回路AD4の第1端子に
入力され、信号Add_iはAND回路AD4の第2端子
に入力される。そして、AND回路AD4からは、トラ
ンスファゲートトランジスタA_iのゲートに供給され
る信号が出力される。
1端子に入力され、信号1setはOR回路OR2の第2
端子に入力される。さらに、OR回路OR2の出力はA
ND回路AD5の第1端子に入力され、信号Add_iは
AND回路AD5の第2端子に入力される。そして、A
ND回路AD5からは、トランスファゲートトランジス
タB_iのゲートに供給される信号が出力される。
に対応する信号であり、そのユニットに“0”をセット
するときは信号0setが“H”で信号1setが“L”とな
る。また、“1”をセットしたいときには、信号0set
が“L”で信号1setが“H”となる。
るため、対応するA_iとB_iがともに立ち、図7の
ストレス電源からはアンチフューズとなるキャパシタ列
は切り離される。この際、図5(a)〜図5(c)の信
号ENBLに信号/PRGを入れて置けば、プログラム
モードで図4の信号FWの入ったトランジスタがオンし
て、高い内部電圧と電源が導通することはない。
利用する、あるいは利用しないに関わりなく、フューズ
をプログラムする必要がある。また、リダンダンシを使
う割合が少ないときにも、誤ってリダンダンシを使って
いると誤判断されないようなビット構成として、フュー
ズシステムの使用/不使用の判定ビットをユニットe
0,e1のように2ビット以上設けて、論理積(AN
D)でビットが成立するときのみ、使用中との判断をし
ている。偶然に、論理積でビットが成立することは少な
いことを利用したものである。もちろん、論理積成立を
利用側に使うか、利用しない側に使うかはリダンダンシ
システムの使われ方によるが、ここの例では利用側に設
定した。また、論理積でない、一定のビットパターンを
用いてもよい。
プログラムの信号状態を、ここでの実施形態に従って示
した図である。
して、アンチフューズとしてのメモリセルアレイのトラ
ンスファゲートA_i、またはB_iが選択されるよう
に、選択アドレス信号Add_e0,Add_e1,A
dd_a0,Add_a1,…などが与えられる。ま
た、この信号とともに、fuse bit状態設定信号である図
8(a)、図8(b)の信号1set、0set(/1set)
が与えられる。図9には、1setが与えられた場合を示
している。
する場合は、ユニットe0,e1に“1”をプログラム
して、不良アドレスビットをa0以降のユニットにシリ
アルにプログラムする。一方、リダンダンシを使わない
ときは、ユニットe0またはe1のいずれかが“0”で
あればよい。この図9の例では、ユニットe0に“0”
をプログラムしている。その他のユニットの状態はいず
れでもよい。
トは不良アドレスのビットとして記述されているが、回
路のセットアップやホールドなどの微妙なタイミングの
調節のためのビット情報などとして用いてもよい。
によれば、電気フューズの破壊状態のばらつきによら
ず、フューズプログラム状態が正確に判定できる。さら
に、アンチフューズを付加的なプロセスを用いることな
く作り込め、信頼性が高いリダンダンシ回路を利用でき
る。
れるプロセスに付加的なプロセスを追加することなく、
DRAMが持つ素子を用いたアンチフューズを利用する
ことにより、安定したフューズプログラム状態が判定で
きる。
ャパシタを有しているのでこのキャパシタをアンチフュ
ーズとして利用すれば、アンチフューズを作る余分なプ
ロセスを必要とせずにアンチフューズを構成できる。も
ちろん、絶縁破壊によって抵抗が低くできる構成のもの
なら、キャパシタ以外でも利用できる。
セルなどの素子を用いる場合、DRAMの素子は信頼性
を向上させるため、高い電圧などをかけても絶縁膜が劣
化しない様に製造プロセスを改善していく。したがっ
て、アンチフューズとしてDRAMの素子を用いた場
合、絶縁膜が壊れ難くなるので、破壊時と非破壊時での
抵抗差を大きく取れないことになり、好ましくない。特
に、製造プロセスが安定し、最後の1,2ビットの不良
セルを救済するのに威力を発揮する電気フューズにとっ
て逆行する特性となる。
分なプロセスを付加して、アンチフューズ用の素子を作
り込む必要が出てくる。しかし、これはプロセスコスト
を引き上げることになり、リダンダンシの効果をコスト
的に低減してしまう。このように、電気フューズにおい
て破壊時と非破壊時とで、抵抗差を大きく取れないよう
な場合に、この第1の実施の形態は特に有効である。
アンチフューズシステムの大きな目的のひとつは、デバ
イスチップをパッケージにアセンブリした後の少量ビッ
ト(例えば1,2ビット)の不良救済を行い、良品歩留
りを向上させて良品の製造コストを下げることである。
従来のレーザにて溶断するフューズの場合には、アセン
ブリした後ではフューズシステムを使えないため、第1
の実施の形態のアンチフューズシステムは非常に有用で
ある。
は、不良アドレスの検出に多くの時間を必要とする。こ
のような場合、時間当たりで製造できる良品率が減るの
で、製造コストが上がってしまう。従って、アセンブリ
後の1,2ビットの不良アドレスを効率的に検出できる
方法を、合わせて考えておく必要がある。
る良品取得検査システムにおいて、本発明のデータ縮約
不良アドレス検索方法が用いられる作業部分を示す図で
ある。
ドレスを特定する必要がある。テスト時間短縮のため
に、データ縮約またはデータ圧縮を用いたテストで不良
をみつけ、その後、縮約または圧縮を解いて不良の実ア
ドレスを検索する必要がある。この不良アドレス検索
に、この発明の第2の実施の形態のデータ縮約不良アド
レス検索方法が用いられる。
S)時にレーザを用いたリダンダンシで、良品にできる
ものとできないものとを選り分けるとき(S11)に前
記検索方法が用いられる。さらに、前記ダイソート時の
検査をパスした完全良品をアセンブリした後、信頼性テ
ストなどで1,2ビットの不良やタイミング調整などが
必要になったものについて、フューズe-fuseで救済でき
る不良アドレスを特定するとき(S13)に用いられ
る。また、レーザによるリペアによってリダンダンシ後
の動作テスト(S12)をパスしたものをアセンブリし
た後、信頼性テストなどで1,2ビットの不良やタイミ
ング調整などが必要になったものについて、フューズe-
fuseで救済できる不良アドレスを特定するとき(S1
3)に用いられる。
レスを特定する必要はなく、不良があるものはただちに
捨てられる。これらの工程で、データ縮約から縮約を解
いて、如何に短時間で不良アドレスを検索するかが焦点
となる。
て、アンチフューズ回路f0,f1にプログラムするた
めに必要な不良アドレスの特定を行う不良アドレスの検
索方法について説明する。
の同時読み出しのビット幅を縮約して同時に測定できる
チップ数を増やし、一定の時間内にテストできるチップ
数を増やす工夫はなされてきた。すなわち、チップと並
列にデータをやり取りするI/O数を縮約して同時に測
定できるチップ数を増やし、テスト時に同時にデータ転
送できるチップ数を増やしてきた。
にテスト時間の短縮を行うには、チップ自体をより小さ
な容量のチップの集合体と見て、チップ当たりのテスト
時間をメモリチップの容量増加に対して抑える必要があ
る。また、不良を生じた具体的な場所を特定すること
も、アセンブリ後のリダンダンシ置き換え技術などが確
立してくると重要になる。
でデータ縮約を行うとき、バースト長とバンク数と縮約
するI/O数とを考え合わせて、最もデータ転送効率の
上がる方式を探す。また、縮約テストと組み合わせて、
不良となった特定セルの番地を検索する方式を考える。
0MHzで、DDR(Duoble Data Rate)であると想定す
る。また、チップ内のデータバスの信号線本数は、縮約
テストのために特に増加させないですむ方法を考える。
これは、これらのテストのために、チップコストが増加
しないことを前提とするためである。
数を、縮約テストモードのために特に変えないという条
件で、どのような縮約方法が可能かを考察する。縮約す
るI/O数をi(i個のI/Oピンに同じデータを書き
込んだ後、これらを読み出し、読み出したデータの排他
的論理和(EOR)をとって1つのデータとする)、縮
約するバンク数をb(I/O縮約と同じ意味で、b個の
バンクが同時に動作し、あたかも1つのバンクのように
動作する)とし、さらにデータのバースト長をBとす
る。
データは後でバーストアクセスでサーチできるようにし
て、不良アドレスの検索の高速化を実現するという手法
を提案する。しかし、この手法では、縮約テストを使う
範囲が限定されることになる。この事情を以下に説明す
る。
異なるかを検索するのに、SDRAMのバースト長の中
にデータを順にならべて出力し、検索するようにしたの
がこの第2の実施の形態である。しかし、不良アドレス
をバースト長B内で縮約を解くことができるように構成
すると、b・i=Bという関係を満たす必要がある。な
お、前述したように、bは縮約するバンク数、iは縮約
するI/O数である。
を転送することが無く、同一バスを時分割して使ってい
たが、チップ内部のバス本数を変化させずに縮約データ
を並列に転送するには、縮約バンクでは複数のバスを並
列に使用する必要がある。このため、縮約したI/Oピ
ンで空いたバスを利用してb≦iとしなければ、バス本
数を増加させなければならない。従って、縮約数とバー
スト長の関係は、 b・b≦B≦i・i となる。
るため、以下の表1に示す4つの縮約方法が、バス本数
を縮約テストモードのために変更しない場合の候補とな
る。
のI/Oピン数をテストモードで減らすことはできない
が、並列転送データが増えるので、1チップ当たりのテ
スト時間を短縮できる。一方、縮約するI/Oピン数i
を大きくとれば、チップのI/Oピン数を減らせるが、
1チップをテストする時間は変わらない。すなわち、単
位時間当たりにテストできるチップ数は、1チップのテ
スト時間を減らすか、同時にテストできるチップ数を増
やすかの方法が変わるのみで変化はしない。
バンクのインターリーブとバースト長との関係について
述べる。
リーブがない場合とある場合を示す図である。
R出力であると仮定する。前記tRCDは、同一バンク
内の行アドレスR入力後、カラムアドレスCの入力が可
能となる最小のサイクル数を示す。前記CLは、カラム
アドレスC入力からそのデータが出力されるまでのサイ
クル数を示す。図11中のAはバンクインターリーブを
使わない場合、Bはバンクインターリーブを使った場合
である。Raは同一バンク内の行アドレスを示し、Ca
はバーストの先頭列アドレスを示す。
ンターリーブがない場合とある場合を示す図である。
タを縮約して、得られた出力であると仮定して示してい
るので、フェイルがないとして“L”が出力される。A
では同一バンクをアクセスする場合に相当するので、R
aなどは同一バンク内の行アドレス、Caは対応する行
のバーストの先頭列アドレスを示す。Bでは2バンクを
インターリーブして使うので、バンクを区別するために
1と2の添字をさらに加えている。
量を比べると、以下の表2に示すようになる。
にサイクル数をとり、分子に転送されるデータのビット
数をとっている。このように、分母のサイクル数の間
に、何ビットのデータが転送されるかを分子にして、1
サイクル当たりに転送されるデータビット数を計算して
いる。また、4バンク構成のSDRAMであれば、バン
クを縮約しても最低2バンク構成となり、バンクインタ
ーリーブが可能であることから、インターリーブ有りの
場合のみ、縮約した場合の転送量を示している。また、
縮約量は、後でバースト内で縮約を解くことができるよ
うに、当然、バースト長分に等しい。
と、バーストサイクル間にデータの無いサイクルができ
ないので縮約の効果は大きい。バースト長が4では、バ
ースト間にサイクルのギャップができるために縮約効率
は悪くなる。
る製品でも同一のチップを流用して作るので、最小I/
O数の製品に対しても縮約ができる方式を考えることが
必要である。I/O数が4、バースト長が8の場合を考
えると、b=2、i=4の条件を満たす縮約方法として
考えればよい。無論、選択の観点を変更すれば、これが
ベストの選択でない場合もあることは当然である。
を4つ縮約する場合の、バンクとI/Oピンの縮約を混
合する方法について考察する。
(c)に示すような、I/O数が4つ、バンクが2つの
SDRAMの基本的な構成要素の場合について、縮約テ
ストモードとサーチモードについて説明する。SDRA
Mのバンク数は、通常、4であるから、そのうちの縮約
される2バンクについて見ているわけである。
作の場合、DQ0、DQ1、DQ2、DQ3の4つのD
Qピンに向かう4本のデータバスにバンクAとバンクB
から、各々I/Oピンの0〜3のデータが転送される。
このとき、バンクAとバンクBは、同時にデータ転送を
行うことはない。このため、同じI/Oピンが共通のバ
スに接続される。バースト期間中は、バンクAとバンク
Bのいずれか一方のバンクからデータが転送される。
ときはバンクA,Bの各々の4つのI/Oピンから出力
されるデータをまとめて排他的論理和(XOR)を取
り、1ビットのデータとして出力する。しかし、バンク
A、バンクBは、通常動作時は独立に動作するので独立
したセルアレイとして構成されているのが普通であり、
直接、バンクA、B間のデータ縮約を行うことができな
い。I/Oピンは、各々のバンクが持っているものであ
るから、バンク内で縮約してXORをとることができ
る。
O縮約によって得られたデータ(縮約データ)は、バス
を介して転送され、チップ外への転送用のDQピンであ
るDQ0の直前で論理和(OR)が取られる。これによ
り、各々のバンク内の縮約データのXORの状態をモニ
タできるデータがDQ0から出力されることになる。す
なわち、バンクA、Bのいずれかの縮約データに不一致
があれば、“1”が出力される。
ンクA,Bで同時に進行する。縮約テストのバーストで
“1”が出力されて、データ内にフェイルデータが有る
ことが分かった場合、そのフェイルデータが存在するバ
ンクとI/Oピンを特定することができれば、他のアド
レス情報は縮約されていないので、チップ全体のテスト
や不良解析などのほとんどを、縮約テストを用いて行う
ことができるようになる。
検索するサーチモードにおけるI/Oピンの切替えを示
す図である。サーチモードでは、縮約テストでフェイル
したアドレスを与えてやると、そのアドレスにより発生
するバーストデータがI/O順、及びバンク順に出力さ
れる。そのときのI/Oピンのデータバスへの接続切替
えの一例が図13(c)に示されている。
ひとつのデータバス線を使ってシリアルに出力する。続
けて、前記データバス線をバンクB側に切り替え、バン
クBにおけるI/Oピンの0〜3をデータバス線を使っ
て出力し、バーストの8ビットを構成する。
はデータバス2本が使われているが、これは4バンク構
成のうちの2バンクのみについて説明しているからであ
る。実際には、4バンクで図13(a)に示した4本の
データバス線の全てを使い切っている。
ドを組み合わせてテストする場合の1例を示す。Tが付
いたサイクルでは、縮約テストのバーストの行アドレス
を与える。図13(b)にて縮約された2つのバンクA
とバンクBをまとめて添え字の1で表し、また同様に縮
約された、4つのバンクのうちの残りの2つ、バンクC
とバンクDをまとめて添え字の2で表わす。
行う。ここでは、アドレスR2b、C2b+iがフェイ
ルアドレスとして検出されている。このフェイルアドレ
スはテスタに記憶され、ある時点でこのテスタに記憶さ
れたフェイルアドレスを用いてサーチモードを行う。こ
のとき、Sの付いたサイクルでフェイルした行アドレス
R2bを与え、その後、2サイクル後で列アドレスC2
b+iを与える。レーテンシ2で、まず、バンクCにお
けるI/Oピンの0〜3が出力され、次にバンクDにお
けるI/Oピンの0〜3が出力される。これにて、合わ
せて8ビットデータが出力される。
書かれていたとして、“1”が出力されたバースト位置
から、図14の場合はバンクDのI/Oピン1でフェイ
ルが生じたことが分かる。このサーチモードは、縮約テ
ストで“1”が出力されデータ内に不一致データがある
とき、そのアドレスに対してのみ行い、データを判定し
て縮約された情報を解けばよい。
して検討する。メモリ容量が大きくなりI/O数が多く
なるため、バンク自体をいくつかのアレイから構成し、
I/Oピンも2分割するなどにより並列して走るバス本
数をできるだけ減らすように構成する。
各バンクは、二つのセルアレイからなり、左右の2つの
部分に分かれて配置される。ひとつのセルアレイからは
8本のI/Oピンが出て、左右の各々8本を合わせて1
6本のI/O構成となる。図15は既に縮約の仕方を表
わしているが、ノーマル状態の左側のブロックでのバン
クとI/Oの構成を図16に示す。図15の右側のブロ
ックも同様の接続であるが省略した。各ブロックのバン
クからは8つのI/Oピンが共通のデータバスに接続さ
れ、時分割でデータをバスに転送する。
で、4バンクが縮約されると見かけ上、2バンク構成と
なる。図15ではバンクAとバンクBから新たなバンク
1ができ、バンクCとバンクDから新たなバンク2がで
きるとした。さて、図15では、DQ0及びDQ4、D
Q8、DQ12に縮約したデータが転送される。縮約
は、図13(a)〜図13(c)に示した方法を単に拡
張したものである。
図15のノーマルモード、縮約テストモード、サーチモ
ードを実行する際のデータバスへの接続切替えを行う回
路の詳細を示す。図17は、図15に示したバンクAま
たはバンクCにおけるI/Oピンの0〜3の縮約データ
パスを示している。バンクBとバンクDについても、I
/Oピンのデータ線の0と1が入れ替わるだけで全く同
じであるので省略した。また、I/Oピンの4〜7につ
いても全く同様に考えられるので省略した。図17で0
〜3が記入された四角は、セルアレイからのデータを増
幅してラッチする部分である。このラッチ部分では、各
モードで異なるラッチタイミング制御がなされる。図1
8(a)〜図18(d)は、図17に示したデータパス
を制御するための信号を生成する回路である。
を説明する。信号Sはサーチモードのみで“H”となる
信号であるため、ノーマルモードと縮約テストモードで
は、信号BLとクロックCLKとの論理積演算(AN
D)が行われ、その出力信号を受けてラッチタイミング
の制御が行われる。信号BLは、データバースト転送の
サイクルの間“H”となる。従って、バースト期間中は
クロックCLKに同期して、データがセルアレイからや
り取りされる。ノーマルモードでは、信号Nが“H”で
あり、ラッチされたデータは各々データバスへ転送され
る。図17に示した縮約データを出力するDQ0パッド
へは、対応するI/Oピンの0からのデータが出力され
る。
すように、信号Tが“H”で、信号Rも“H”であり、
信号TRが“H”となる。そして、I/Oピン0〜3の
XOR出力部が縮約データの出力パッドに繋がる論理和
演算(OR)回路O11に入る一方のバスに接続され
る。このOR回路O11の他方の入力となるバスへは、
図18(d)に破線で示した同様の接続回路によって構
成される、他バンクBやバンクDのI/Oグループのデ
ータのXOR出力部が接続される。最終的にOR回路O
11の出力が、縮約データとしてDQ0パッドに出てく
る。
データのパスに同じデータを同時に書き込む。書き込み
の際には信号Wが“H”で信号Rは“L”であり、信号
Tと信号WのAND出力によりtb0〜tb7はすべて
“H”となる。信号STWが“H”となるので、パッド
に入力されたデータは対応するひとつのバスに転送さ
れ、I/Oピン0〜3に同時に同じデータが転送され
る。このデータは、クロックに同期して制御されるラッ
チによって、セルアレイに順次バーストデータとして転
送される。
タ読み出しが存在する。データ読み出しでは、バースト
の先頭のサイクルのみ“H”となる信号BSと、読み出
しであることを示す信号RとのAND出力でラッチが制
御されたセルアレイから、バーストの先頭で転送されて
きたデータのみが保持され、データバスに順次転送され
る。
トレジスタ出力b0〜b7によって制御される。このシ
フトレジスタの出力は、サーチモードでバーストの先頭
サイクルで“H”がb0にセットされ、次のサイクルで
はb0は“L”にセットされる。b1はクロックの立ち
下がりでb0の“H”にセットされ、次のクロックの立
ち下がりでb0の“L”にセットされ、という順で順次
“H”が転送されてバーストが終わると、全ての出力は
“L”に戻っている。
持っているので、DDRのクロックの半周期ごとにきち
んと切り替わる信号tbjを作るために、クロックCL
K(または相補的な/CLK)と信号bjとでANDを
とっている。シリアルモードでは、信号Sの“H”に対
応して信号STWが“H”であるので、縮約テストのパ
ッドにひとつのデータバスが繋がり、縮約されたI/O
データが解かれて順次転送されて行く。なお、図17の
破線部分には、図18(d)に示すシフトレジスタの破
線部分から出力される制御信号が対応して、バースト後
半のデータを転送する。この部分は、例えばバンクBの
図15に破線で示されている部分である。
約されている同一番地のI/Oピンとバンクのそれぞれ
に、異なったデータを書き込むことができる。データ書
き込みでは、バーストの最後のサイクルのみ“H”とな
る信号BEと、書き込みであることを示す信号WとのA
ND出力でラッチが制御される。そして、バースト中に
各ラッチにデータバスから順次保持されたデータが、一
斉にセルへと転送される。
約テストモード、サーチモードでのデータバスのパッド
との接続とサーチモードでのバーストの関係を説明す
る。図17に対応するデータバスへの接続の関係を、図
19、図20に示す。縮約テストモードで使用されるデ
ータバスに対応するパッドは、DQ0,DQ1,DQ
4,DQ5である。これらのパッドへのデータラッチか
らの接続関係を示している。
ンクAまたはバンクCのI/Oピン0〜3とI/Oピン
4〜7を合わせて示している。図20に示す回路は、図
19の破線部分に相当し、バンクBとバンクDのI/O
ピン0〜3とI/Oピン4〜7を合わせて示したもので
ある。サーチモードでは、tb0〜tb7が順次選択さ
れるので、縮約されたバンクのペアであるバンクAとバ
ンクB、またはバンクCとバンクDがそのI/Oの縮約
とともに解かれる。そして、まずバーストの前半4ビッ
トでバンクAまたはバンクCのI/Oピン0〜3がDQ
0パッドから、I/Oピン4〜7がDQ4パッドからシ
リアルに読み出される接続になっている。さらに、バー
ストの後半4ビットでバンクBまたはバンクDのI/O
ピン0〜3がDQ0パッドから、I/Oピン4〜7がD
Q4パッドからシリアルに読み出される接続になってい
る。
ーストとデータの関係を示す図である。
縮約テストのバーストの行アドレスを与える。図15に
て縮約された2つのバンクAとバンクBをまとめて添え
字の1で表し、また同様に縮約された、4つのバンクの
うちの残りの2つ、バンクCとバンクDをまとめて添え
字の2で表わす。
行い、フェイルアドレスを検出する。このフェイルアド
レスはテスタに記憶され、ある時点でこのフェイルアド
レスを用いてサーチモードを行う。
状態を示している。縮約されたバンク2、すなわちバン
クCまたはバンクDの行アドレスR2b、列アドレスC
2b+5で“1”が出力され、フェイルがあることが分
かる。このフェイルの具体的なバンクとI/Oピンを検
出するために、サーチモードを行う。図21(a)のS
の付いたサイクルで、フェイルした行アドレスR2bを
与え、2サイクル後に列アドレスC2b+5を与える。
レーテンシ2で、まずバンクCのI/Oピン0〜3、次
にバンクDのI/Oピン0〜3に合わせて8ビットデー
タが出力される。
かれていたとして、“1”が出力されたバースト位置か
ら、図21(a)の場合はバンクDのI/Oピン1でフ
ェイルが生じたことが分かる。他のDQパッドでのサー
チモードにおけるバーストサイクルとI/Oピンの関係
を、図21(a)に合わせて示してある。
係を示したのが図21(b)である。Tのサイクルで縮
約されたI/Oピンとバンクに共通の行データを与え、
2サイクル後に共通のバーストの先頭列アドレスを与え
て、8ビットのバーストデータ書き込みを行う。これ
は、通常のDDRのSDRAMの書き込みと同じである
が、縮約されたバンクとI/Oピンに、共通に同一のデ
ータが毎バーストサイクルごとに書かれる。このデータ
が後のサーチモードで縮約を解いて、フェイルバンクと
I/Oピンを特定する際に、期待値として読み出された
データと比較される。
行うと、縮約を行わない通常の書き込みと同等のことが
できることを示したのが、図21(b)にSで示したサ
イクルから始まるサーチモードでの書き込みである。
1、すなわちバンクAとバンクBのペアに共通の行アド
レスaをR1aで指定する。次に、列アドレスa+2を
C1a+2で指定し、バーストサイクルごとにデータを
書き込む。すると、入力パッドにしたがって図21
(b)に示されているように、データが各I/Oピンと
バンクAとバンクBに書き込まれる。通常のバースト書
き込みが列アドレスをスキャンするのに対して、I/O
ピンとバンクをスキャンするイメージとなる。
一パッドからのデータバーストを構成する例を示した
が、図22ではI/Oピンのみのスキャンで同一パッド
のデータバーストを構成するデータバスとの接続方法を
示す。
を出力パッドごとに縮約されたバンクを割り振ったこと
である。この具体的な割付を、図16のパッドDQ0と
DQ1について示したのが図23と図24である。
チモードでtb0〜tb7が順次選択されるとき、バン
クAまたはバンクCのI/Oピン0〜7のデータがDQ
0パッドからバーストとして出力されるようになってい
る。この構成でのデータとデータバーストの関係を図2
1(a)、図21(b)と同様に示したのが図25
(a)、図25(b)である。
ードは図21(a)と同じである。図25(a)はパッ
ドDQ4のデータバーストを表す。サーチモードでのデ
ータの構成では縮約バンク2でフェイルがあったので、
バンクCかバンクDのフェイルである。DQ4に対応す
るのは図22からも分かるように、バンクDであるから
バーストはバンクDのI/Oピン0〜7のデータが順次
出力される。データの期待値が“0”であるとして、
“1”が出力されたサイクルに対応するI/Oピンがフ
ェイルしているので、バンクDのI/Oピン5がフェイ
ルであると特定できる。図25(a)には、DQパッド
ごとのI/Oピンの対応を示した。縮約テスト、サーチ
モードでのデータ書き込みを、図25(b)に示した。
図25(b)は、サーチモードでのデータ書き込みのス
キャンがI/Oピンになったことのみが異なり、その他
は図21(b)と同様である。
によれば、アンチフューズを1,2ビットの不良置き換
えなどに用いる場合に、不良アドレスの探索に要する時
間を大幅に削減でき、テスト時間の大きな増加を伴わず
にアンチフューズシステムを利用できるようになる。
トを利用してのデータ転送効率の高い縮約テストと、さ
らに不良アドレスを検索できる方法が確立される。これ
により、テスト時間がかかりコストを引き上げること無
く、パッケージ後のビット不良の置き換えなどをアンチ
フューズを用いて効率的に行うことができ、製品として
の良品率を向上できる。
は、キャパシタなどストレスをかけてリーク電流を増や
すタイプのアンチフューズをペアで使用し、このアンチ
フューズのペアのどちらのリーク電流が多いかを比較し
てストレスのかけ方を検出して、フューズのプログラム
情報として用いることを特徴とする。
トから構成されるフューズボックスで、二つのフューズ
ユニットのブロックに分かれ、一方のブロックはフュー
ズボックスがシステムとして有効か否かの情報をプログ
ラムされ、他方のブロックは有効のときにリペアするア
ドレスビットをプログラムされる。
ックのフューズユニットがすべて一定のプログラムパタ
ーン状態のときにフューズボックスは有効と見なされ、
有効でない場合では1ビットだけプログラムパターンか
ら外されたビットにプログラムされる。
ラムと読み出しは、1ビットずつシリアルに行われる。
ヒューズボックスの情報の読み出しは、チップの電源オ
ン時に行われ、チップの動作時には不良アドレスビット
情報として保持され、利用される。
入後利用するため、リダンダンシを利用する不良アドレ
スの検出を効率的に行えるように、同時に評価できるチ
ップ数を増やし、内部のアドレスを多重に利用してアド
レスのトータルアクセス時間を減らし、さらに不良アド
レスの検出が容易に行えるように以下の機能と構成を備
える。
にして同じデータを入出力するようにいくつかをまとめ
てひとつのI/Oピンからの入出力を行い、使用データ
ピン数を減らし、同時にテストできるチップ数を増や
す。
性化して同じデータの入出力を行い、データの入出力の
ためのアドレスアクセスの回数を減らし、テスト時間を
短くする。
のバンクにまたがるデータのORの情報として得られる
ので、不良のアドレスの縮約をとき、実アドレスを得る
ために一定の順序でI/Oピンとバンクのデータを縮約
アドレス内でシリアルに入出力できるテストモードとデ
ータバスの切替えのためのデータバス構造と切り替え機
構を有する。
状態のばらつきによらず、安定したフューズプログラム
状態が判定できるアンチフューズを用いたリダンダンシ
回路とリダンダンシシステムを提供することが可能であ
る。さらに、この発明によれば、DRAM製造に使われ
るプロセスに付加的なプロセスを追加することなく、D
RAMが持つ素子を利用したアンチフューズで、かつ安
定したフューズプログラム状態が判定できるアンチフュ
ーズを用いたリダンダンシ回路とリダンダンシシステム
を提供することが可能である。
ログラム状態を記憶させるために必要な不良アドレスの
特定を、効率良く行うことができる不良アドレス検索方
法を提供することが可能である。
単独で実施できるばかりでなく、適宜組み合わせて実施
することも可能である。
段階の発明が含まれており、各実施の形態において開示
した複数の構成要件の適宜な組み合わせにより、種々の
段階の発明を抽出することも可能である。
ューズの破壊状態のばらつきによらず、フューズプログ
ラム状態が正確に判定できるリダンダンシ回路を提供す
ることが可能である。
ンシ回路にフューズプログラム状態を記憶させるために
必要な不良アドレスの特定を、効率良く行うことができ
る不良アドレス検索方法を提供することが可能である。
成例を示す回路図である。
フューズとその状態検出回路の構成を示す回路図であ
る。
るフューズユニットのシステム構成を示すブロック図で
ある。
ーズ回路、コンパレータ、及びラッチ回路の構成を示す
回路図である。
路の構成を示す回路図である。
ズシステムの構成を示すブロック図である。
ルアレイとして構成した回路図である。
するためのプログラム制御回路の回路図である。
状態を実施形態に従って示したタイムチャートである。
第2の実施の形態のデータ縮約不良アドレス検索方法が
用いられる工程を示す作業フロー図である。
でバンクインターリーブがない場合とある場合を示すタ
イムチャートである。
でバンクインターリーブがない場合とある場合を示すタ
イムチャートである。
ストモード、サーチモードでのI/Oピンとデータバス
の接続関係を示す図である。
せてテストする場合の一例を示すタイムチャートであ
る。
示す図である。
状態でのバンクとI/Oピンの構成を示す図である。
モード、サーチモードを実行する際のデータバスへの接
続切替えを行う回路図である。
モード、サーチモードを実行する際のデータバスへの接
続切替えを行う回路図である。
タバスへの接続関係を示す回路図である。
タバスへの接続関係を示す回路図である。
ーストと関係を示す図である。
を示す図である。
タバスへの接続関係の一部を示す回路図である。
タバスへの接続関係の他の一部を示す回路図である。
ーストの関係を示す図である。
Claims (17)
- 【請求項1】 所定レベル以上の電圧を印加すると電流
特性が変化する第1、第2の電気フューズと、 前記第1、第2の電気フューズの各々の電流特性の違い
に依存した2つの信号電圧を受け取り、これら信号電圧
の差を増幅して出力する差動増幅器と、 前記差動増幅器からの出力を記憶する記憶回路と、 前記差動増幅器と前記記憶回路との間を接続状態あるい
は遮断状態のいずれかの状態にするスイッチ回路と、 を具備することを特徴とするリダンダンシ回路。 - 【請求項2】 所定レベル以上の電圧を印加するとリー
ク電流特性が変化する第1、第2の電気アンチフューズ
と、 前記第1、第2の電気アンチフューズの各々のリーク電
流特性の違いに依存した2つの信号電圧を受け取り、こ
れら信号電圧の差を増幅して出力する差動増幅器と、 前記差動増幅器からの出力を記憶する記憶回路と、 前記差動増幅器と前記記憶回路との間を接続状態あるい
は遮断状態のいずれかの状態にするスイッチ回路と、 を具備することを特徴とするリダンダンシ回路。 - 【請求項3】 一対の電気フューズを有し、回路動作状
態を決めるビット情報を記憶するフューズビット記憶回
路と、 前記一対の電気フューズのうちの一方に、所定レベル以
上の電圧を印加して前記一対の電気フューズの各々の電
流特性にアンバランスを作り、前記回路動作状態を決め
るビット情報を前記フューズビット記憶回路にプログラ
ムするプログラム制御回路と、 前記一対の電気フューズの各々の出力を受け取り、前記
電流特性のアンバランス状態を増幅する差動増幅器と、 前記差動増幅器からの出力を記憶する記憶回路と、 前記差動増幅器と前記記憶回路との間を、接続状態ある
いは遮断状態のいずれかの状態にするスイッチ回路と、 前記フューズビット記憶回路にプログラムされた前記回
路動作状態を決めるビット情報を検出する検出制御回路
と、 を具備することを特徴とするリダンダンシ回路。 - 【請求項4】 前記スイッチ回路は、前記差動増幅器か
らの出力を前記記憶回路が取り込んだ後、前記差動増幅
器と前記記憶回路との間を遮断することを特徴とする請
求項1乃至3のいずれか1つに記載のリダンダンシ回
路。 - 【請求項5】 前記第1、第2の電気フューズの各々は
第1の電極と第2の電極とを有し、前記第1の電極の各
々はトランジスタを介在して第1の電源電圧端に接続さ
れており、前記第2の電極の各々はトランジスタを介在
して第2の電源電圧端に接続されていることを特徴とす
る請求項1または3に記載のリダンダンシ回路。 - 【請求項6】 前記第1、第2の電気フューズの各々
は、キャパシタであることを特徴とする請求項1に記載
のリダンダンシ回路。 - 【請求項7】 前記第1、第2の電気アンチフューズの
各々は、第1の電極、第2の電極、及び前記第1の電極
と第2の電極との間に形成された絶縁膜を有し、前記第
1の電極と第2の電極との間に前記所定レベル以上の電
圧が印加されると、前記絶縁膜が破壊されて前記第1の
電極と第2の電極との間の電気抵抗が低下する素子であ
ることを特徴とする請求項2に記載のリダンダンシ回
路。 - 【請求項8】 前記第1、第2の電気アンチフューズの
各々は、キャパシタであることを特徴とする請求項7に
記載のリダンダンシ回路。 - 【請求項9】 前記第1、第2の電気アンチフューズの
各々は第1の電極と第2の電極とを有し、前記第1の電
極の各々はトランジスタを介在して第1の電源電圧端に
接続されており、前記第2の電極の各々はトランジスタ
を介在して第2の電源電圧端に接続されていることを特
徴とする請求項2に記載のリダンダンシ回路。 - 【請求項10】 前記回路動作状態を決めるビット情報
は、リダンダンシ用のメモリセルのアドレスであること
を特徴とする請求項3に記載のリダンダンシ回路。 - 【請求項11】 前記第1、第2の電気フューズの各々
は、第1の電極、第2の電極、及び前記第1の電極と第
2の電極との間に形成された絶縁膜を有し、前記第1の
電極と第2の電極との間に前記所定レベル以上の電圧が
印加されると、前記絶縁膜が破壊されて前記第1の電極
と第2の電極との間の電気抵抗が低下するアンチフュー
ズであることを特徴とする請求項3に記載のリダンダン
シ回路。 - 【請求項12】 前記アンチフューズは、キャパシタで
あることを特徴とする請求項11に記載のリダンダンシ
回路。 - 【請求項13】 各々が複数のメモリセルからなり、各
々が共通のアドレスを持つ複数のバンクと、前記複数の
バンクの各々に設けられ、前記バンク内のメモリセルに
記憶されたデータが入出力される複数のI/O端子とを
持つ半導体メモリにおける不良アドレス検索方法におい
て、 前記複数のバンクと前記複数のI/O端子にとって共通
のアドレスから複数のデータを読み出し、フェイルデー
タが記憶されたフェイルアドレスを検出するステップ
と、 検出した前記フェイルアドレスを与えて、このフェイル
アドレスに相当する前記複数のバンクの各々のメモリセ
ルからデータを読み出し、不良のメモリセルが存在する
バンクとI/O端子を特定するステップと、 を具備することを特徴とする不良アドレス検索方法。 - 【請求項14】 前記フェイルアドレスを検出するステ
ップを実行する前に、前記複数のバンク及び前記複数の
I/O端子に対して、いくつかのバンク及びI/O端子
を1つと見なす縮約を行い、前記複数のバンク内のメモ
リセルに同一のデータを書き込むステップを、さらに具
備することを特徴とする請求項13に記載の不良アドレ
ス検索方法。 - 【請求項15】 前記共通のアドレスにより同時に読み
出した複数のデータに対して、排他的論理和演算を行っ
て1ビットのデータとして出力し、前記排他的論理和演
算による出力データが“1”のとき、前記共通のアドレ
スをフェイルアドレスとして検出することを特徴とする
請求項13に記載の不良アドレス検索方法。 - 【請求項16】 前記複数のバンクに対するデータの読
み出しは、一単位として扱われる連続したデータの集ま
りであるバーストで転送されることを特徴とする請求項
13に記載の不良アドレス検索方法。 - 【請求項17】 前記複数のバンク及び前記複数のI/
O端子に対して、いくつかのバンク及びI/O端子を1
つと見なす縮約を行い、前記バーストで一回で連続して
転送されるデータ長を、縮約後のバンク数と縮約後のI
/O端子数との積で表される長さとしたことを特徴とす
る請求項16に記載の不良アドレス検索方法。
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