KR100238863B1 - 데이타 출력버퍼의 제어회로 - Google Patents
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Abstract
반도체 메모리 장치에 관한 것으로, 반도체 장치의 동작 모드가 대기 상태에서 활성화 상태로 혹은 기입 상태에서 독출상태로 천이할 때 발생될 수 있는 글리치를 제거할 수 있는 신호를 제공하는 데이타 출력버퍼의 제어회로를 제공한다. 상기 목적을 달성하기 위한 본 발명은 어드레스 신호 레벨의 천이를 감지하여 그 감지된 신호를 출력하는 어드레스 천이 감지기와, 데이타 출력버퍼를 구비하는 반도체 메모리 장치의 데이타 출력 버퍼 제어회로는 칩선택신호의 활성화에 응답하여 상기 감지된 신호를 미리 설정된 시간 동안 지연한 뒤 상기 데이타 출력 버퍼를 제어하기 위한 펄스가 인에이블되어 지도록 동작된다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이타 출력버퍼의 동작을 제어하기 위한 데이타 출력버퍼 제어회로에 관한 것이다.
일반적인 저속의 비동기식 스태틱램(SRAM)에서는 소비전류를 줄이는 수단으로 어드레스 천이 감지기(ATD: Address Transition Detector) 방식을 사용하고 있다. 반도체 메모리 장치에서, 내부의 메모리 셀(Cell)의 데이타를 독출(Read)하여 외부로 출력하는 수단으로서 데이타 출력버퍼를 사용하고 있다. 상기 데이타 출력버퍼 역시 ATD회로로부터 출력되는 펄스를 이용하여 출력 레벨을 "하이 임피던스(high impedance)" 상태로 제어하는 방식을 사용하고 있다.
ATD로부터 발생되는 ATD 펄스에 의해 데이타 출력을 제어하는 방식은 센스 앰프로부터 출력되는 센싱 데이타의 출력을 입력하는 데이타 출력버퍼를 제어하는 것으로, 상기 데이타 출력버퍼로 입력되는 입력 신호와 제어 펄스간에 항상 일정한 타이밍 마진이 유지되어야 한다.
만약, 상기 데이타 출력버퍼로 입력되는 신호와 제어 펄스간의 타이밍 마진이 일정하게 유지되지 못하는 경우, 데이타 출력버퍼의 출력 신호에 글리치(Glitch)현상이 유발될 소지가 있다. 특히 칩 상태가 칩선택신호에 의해 대기 상태에서 활성화 상태로 또는 칩 기입 인에이블 신호(chip write enable signal)에 의해 기입 상태에서 독출 상태로 변환될 때 더욱 더 취약하게 된다.
따라서, 본 발명의 목적은 대기 상태에서 활성화 상태로 혹은 기록 상태에서 독출 상태로 천이할 때 발생될 수 있는 글리치를 제어할 수 있는 신호를 제공하는 데이타 출력버퍼의 제어회로를 제공함에 있다.
본 발명의 다른 목적은 데이타 출력시 발생될 수 있는 오동작을 방지할 수 있는 데이타 출력버퍼의 제어회로를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상은 어드레스신호의 천이를 감지하여 감지펄스들을 발생하는 어드레스 천이 감지기와, 데이타 출력 제어 펄스의 활성화에 의해 인에이블되어 입력되는 데이타를 외부로 출력하는 데이타 출력버퍼와, 상기 어드레스 천이 감지기와 상기 데이타 출력버퍼 사이에 접속되며, 칩선택신호의 활성화에 응답하여 상기 발생된 감지펄스를 미리 설정된 시간동안 지연하여 상기 데이타 출력버퍼의 데이타 제어 펄스로서 제공하는 출력 펄스 발생기를 포함하여 구성함을 특징으로 한다.
도 1은 일반적인 스태틱램(SRAM)의 블럭 구성도.
도 2는 일반적인 데이타 출력버퍼의 구체 회로도.
도 3은 본 발명의 실시예에 따라 구현된 데이타 출력버퍼의 제어회로도.
도 4는 도 3에 대한 타이밍도.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들중 동일한 구성요소 및 부분들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 1은 일반적인 SRAM의 블럭 다이어그램을 나타내는 도면이다. 도 1을 참조하면, 어드레스 신호 Address를 입력하여 버퍼링하기 위한 어드레스 입력 버퍼(101)와, 다수의 메모리셀(memory cell)을 매트릭스의 형태로 가지고 있는 메모리셀 어레이(memory cell array)(103)과, 상기 어드레스 입력 버퍼(101)로부터 출력되는 어드레스를 디코딩하여 상기 메모리셀 어레이(103)내의 메모리셀을 선택하기 위한 디코더(102)와, 상기 버퍼링된 어드레스를 입력하며, 상기 어드레스가 천이시에 감지펄스 POE1, POE2를 발생하는 어드레스 천이 감지기(104)와, 상기 어드레스 천이 감지기와 상기 데이타 출력버퍼 사이에 접속되며, 칩선택신호의 활성화에 응답하여 상기 발생된 감지펄스를 미리 설정된 시간동안 지연하여 상기 데이타 출력버퍼의 데이타 출력 펄스로서 제공하는 펄스 발생기(105)와, 상기 메모리셀 어레이(103)으로부터 출력되는 데이타의 전위를 감지 증폭하여 출력하기 위한 센스 앰프(106)와, 상기 센스앰프(106)의 출력에 접속되며 데이타 출력 제어 펄스의 활성화에 의해 인에이블되어 입력되는 데이타를 외부로 출력하는 데이타 출력버퍼(107)로 구성되어 있다. 여기서, 어드레스 천이 감지기(104)로부터 출력되는 감지펄스 POE1, POE2는 상기 펄스 발생기(105)를 제어하기 위한 신호이고, 상기 펄스 발생기(105)의 제어신호는 상기 센스 앰프(106)의 출력라인 MDL(main data linr)에 접속된 데이타 출력버퍼(107)의 출력을 제어하기 위한 신호이다.
도 2는 도 1에 도시된 데이타 출력버퍼(107)의 구체 회로도를 나타낸 도면이다. 도 2를 참조하면, 센스앰프(106)의 출력라인 MDL과 상기 펄스 발생기(105)로부터 출력되는 제어신호를 입력으로 하는 데이타 출력버퍼(107)는 상기 MDL을 통한 데이타 신호를 반전하는 인버터(210)와, 상기 인버터(201) 및 상기 MDL을 통한 데이타 신호를 각각의 일측으로 입력하며 또다른 단자로 입력되는 상기 제어신호를 부논리곱하여 게이팅 출력하는 낸드게이트들(202)(203) 및 전원전압과 접지사이에 직렬 접속되어 각각의 게이트가 상기 낸드게이트들(202)(203)의 출력에 접속된 두 개의 엔모오스 트랜지스터들(206)(207)로 구성된다. 상기 데이타 출력버퍼(107)에서 낸드게이트(202)(203)들의 일측에 공통으로 입력되는 제어신호는 데이타 출력버퍼(107)로부터 출력되는 신호 DOUT를 하이-임피던스의 상태로 제어하기 위한 것이다.
예를 들면, 상기 제어신호의 레벨이 논리 "로우"인 경우, 낸드게이트(202, 203)들의 출력은 모두 논리 "하이"로 되어지므로써 엔모오스 트랜지스터(206, 207)들이 모두 "턴오프"되어저 출력 데이타 DOUT가 하이-임피던스상태를 유지하게 된다. 만약, 상기 제어신호가 논리 "하이"로 천이되면 상기 낸드게이트(202, 203)들이 인에이블되어 또다른 입력단자로 입력되는 신호를 반전하여 출력하므로써 상기 두 개의 엔모오스 트랜지스터(206)(207)은 서로 상반되게 스위칭되어 데이타 DOUT를 출력한다.
도 3은 본 발명의 실시예에 따라 구현된 데이타 출력버퍼 제어회로로서, 도 1에 도시된 출력 펄스 발생기(105)의 구체 회로도이다. 이는, 칩선택신호의 지연신호인와 기록제어신호의 지연신호인의 입력 상태에 따라서 어드레스 천이 감지기(104)로부터 출력되는 펄스 POE1, POE2의 출력을 제어하여 데이타 출력버퍼(107)의 출력을 제어하는 제어펄스의 출력 시기를 제어하는 회로이다.
도 4는 도 3의 동작을 설명하기 위한 동작 타이밍도로서, 칩선택신호가 대기모드에서 활성화(stand-by to active mode)되었을 때와, 기록 인에이블 신호가 "로우"의 활성화 상태에서 논리 "하이"로 천이되어 독출모드(write to read mode)로 천이시 데이타 출력 제어신호의 출력 상태를 설명하기 위한 것이다.
이하 상술한 도면들을 참조하여 본 발명에 따른 제어 펄스 발생기(105)의 동작을 상세하게 설명한다.
반도체 메모리 장치가 정상적인 독출 상태, 예를 들면, 칩선택신호가 논리 "로우", 기록 인에이블 신호가 논리 "하이"의 상태로 고정 유지된 상태에서는 도 3에 도시된 전송 게이트(305)(311)가 "턴오프" 상태를 유지한다. 이러한 동작 상태는 다음에서 보다 명확하게 설명된다.
상기와 같은 정상적인 독출 상태에서 어드레스 버퍼(101)로 입력되는 어드레스가 천이 되면 ATD(104)가 상기 어드레스 천이를 검출하여 펄스신호 POE1, POE2를 발생한다. 따라서, 상기 ATD(104)에서 발생된 펄스신호 POE1은 노아 게이트(313)를 통해 부논리합된 후 두 개의 인버터(316, 317)에 데이타 출력 제어신호로 출력된다. 이때, 다수의 인버터(301 ~ 304)로 구성된 인버터체인으로 입력되는 상기 펄스신호 POE1은 "오프"된 상기 전송 게이트(305)에 의해 차단된다.
그러나, 칩선택신호가 도 4와 같이 논리 "하이"의 대기 상태에서 활성화 상태로 변환될 때에는 상기 전송 게이트(305)가 "턴온"되어지므로써 노아 게이트(313)는 인버터 체인에 의해 지연된 펄스신호 POE1과 인버터 체인을 통과하지 않은 펄스신호 POE1 및 그라운드의 레벨들을 부논리합하여 데이타 출력제어신호를 출력한다. 즉, 칩선택신호가 비활성화 상태에서 활성화 상태로 천이되면, 상기 데이타 출력제어신호의 출력 시간은 지연되어 출력된다.
이와 같은 동작을 도 4의 타이밍도를 참조하여 보다 구체적으로 설명하면 하기와 같다.
칩선택신호가 도 4와같이 논리 "하이"로 비활성화 상태로 있으면, 지연된 칩선택신호도 "하이"로 입력되며, 이는 인버터(306)에 의해 "로우"로 반전되어 낸드게이트(307)의 일측으로 제공된다. 이때, 반도체 메모리 장치의 동작모드가 독출 모드로서 기록 인에이블 신호및 이의 지연신호가 논리 "하이" 상태라고 가정한다. 따라서, 상기 칩선택신호가 대기모드로 있는 경우에는 낸드게이트(307)의 출력은 "하이"로 출력되고, 이 출력을 인버터(308)를 통해 입력하는 낸드게이트(309)가 논리 "하이"를 출력한다. 상기 낸드게이트(309)가 논리 "하이"신호를 출력하면 전송 게이트(311)가 낸드게이트(307)의 출력 "하이"를 두 개의 인버터로 구성된 래치(312)에 의해 전송 게이트(305)를 "턴온"시킨다.
상기와 같은 상태에서, 칩선택신호가 도 4에 도시된 바와 같이 대기상태로부터 활성화 상태로 변환된 후, 어드레스가 천이되면 도 1에 도시된 ATD(104)로부터는 도 4와 같은 펄스신호 POE1, POE2가 출력된다. 이때, 상기 인버터(306) 및 낸드게이트(307)로 각각 입력되는 지연된 칩선택신호는 상기 칩선택신호가 "로우"로 활성화되고 난 후 일정 시간이 경과되어야 "로우"로 변환된다. 따라서, 상기 전송 게이트(305)는 상기 칩선택신호가 활성화되더라도 "온" 상태를 유지한다. 상기 전송 게이트(305)는 인버터체인에 의해 지연된 펄스신호 POE1를 노아게이트(313)에 입력시키며, 상기 노아게이트(313)는 상기 지연된 펄신호 POE1과 접지전압을 부논리합하여 데이타 출력 제어신호를 출력한다.
따라서, 칩선택신호가 대기상태에서 활성화 상태로 천이되면, 데이타 출력버퍼(107)로 제공되는 데이타 출력 제어신호가 지연 출력되므로써 어드레스가 천이되더라도 초기에는 상기 인버터체인의 지연시간 만큼 "로우"상태를 유지하다가 "하이"로 천이되어 데이타 출력버퍼(107)를 제어하므로써 대기상태에서 활성화 상태로 천이시 발생되는 글리치 현상을 제거할 수 있게 된다.
소정시간이 경과되어 칩선택신호의 지연신호인가 "로우"로 천이되면, 낸드게이트(307) 및 (309)의 출력은 각각 "로우"로 천이되어 전송게이트(311)를 "오프"시킨다. 그러나, 전송게이트(305)는 래치(312)의 래치출력에 의해 "온" 상태를 유지한다. 이후, 어드레스 천이 감지기(104)로부터 출력되는 펄스신호 POE2가 도 4에 도시된 바와 같이 "로우"로 천이되면, 낸드게이트(309)의 출력이 "로우"에서 "하이"로 천이되어 전송게이트(311)를 "턴온"시킨다. 상기 전송게이트(311)이 "턴온"되면 지연된 칩선택신호가 "로우"시에 낸드게이트(307)로부터 출력되는 "로우" 신호가 래치(312)로 전송된다. 따라서, 상기 래치(312)는 입력되는 신호를 반전 래치하여 논리 "하이"를 출력하므로서, 인버터체인과 노아게이트(305)의 사이에 접속된 전송게이트(305)가 "턴오프"된다.
상기 설명에서는 칩선택신호가 변화되는 상태를 설명하였으나, 기록 인에이블 신호가 활성화 상태에서 비활성화 상태로 천이되는 기록후 독출 모드시에도 자동으로 데이타 출력 제어 신호의 출력시기를 제어한다.
상기한 바와 같이 본 발명의 실시예에 따른 데이타 출력버퍼 제어회로는 칩선택신호가 대기 상태에서 활성화 상태로 천이되거나, 기록 인에이블 신호가 활성화 상태에서 비활성화 상태로 천이시 데이타 출력 제어신호의 출력을 지연하므로써 데이타 출력의 글리치를 방지하게 된다.
상기한 바와 같이 본 발명에 따르면, 대기 상태에서 활성화 상태로 혹은 기입 상태에서 독출 상태로 천이할 때 발생되는 글리치를 제거할 수 있는 이점이 있다. 또한, 본 발명은 데이타 출력시 발생될 수 있는 오동작을 방지할 수 있는 이점을 가진다.
Claims (2)
- 어드레스신호 레벨의 천이를 감지하여 펄스신호를 출력하는 어드레스 천이 감지기와, 메모리셀 어레이로부터 출력되는 데이타신호를 감지증폭하는 센스앰프와, 하이 임피던스 상태의 출력을 유지하며 데이타 출력 제어신호의 인에이블에 응답하여 상기 센스앰프의 출력을 버퍼링하여 출력하는 데이타 출력버퍼를 가지는 반도체 메모리 장치의 데이타 출력 버퍼 제어회로에 있어서,대기 상태에 있는 칩선택신호의 활성화에 의해 상기 어드레스 천이 감지기로부터 출력되는 신호를 미리 설정된 시간동안 지연하여 상기 데이타 출력버퍼로 공급되는 데이타 출력 제어신호를 인에이블시키는 펄스발생기를 포함함을 특징으로 하는 특징으로 하는 반도체 메모리 장치의 데이타 출력버퍼 제어회로.
- 어드레스신호 레벨의 천이를 감지하여 펄스신호를 출력하는 어드레스 천이 감지기와, 메모리셀 어레이로부터 출력되는 데이타신호를 감지증폭하는 센스앰프와, 하이 임피던스 상태의 출력을 유지하며 데이타 출력 제어신호의 인에이블에 응답하여 상기 센스앰프의 출력을 버퍼링하여 출력하는 데이타 출력버퍼를 가지는 반도체 메모리 장치의 데이타 출력 버퍼 제어회로에 있어서,기록 인에에이블 신호의 비활성화에 의해 상기 어드레스 천이 감지기로부터 출력되는 신호를 미리 설정된 시간동안 지연하여 상기 데이타 출력버퍼로 공급되는 데이타 출력 제어신호를 인에이블시키는 펄스발생기를 포함함을 특징으로 하는 특징으로 하는 반도체 메모리 장치의 데이타 출력버퍼 제어회로.
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