JP5166175B2 - SRAM(StaticRandomAccessMemory)、及びSRAMのテスト方法 - Google Patents
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Description
Anne Meixner, Jash Banik著 Weak Write Test Mode:An SRAM Cell Stability Design for Test Technique, International test conference, 1997
図5及び図6を参照して、本発明によるSRAM、及びSRAMに対するリードテスト方法の第1の実施の形態を説明する。
図5は、第1の実施の形態におけるSRAMの構成の一部を示す図である。第1の実施の形態におけるSRAMは、ビット線対BL1、BL2及びワード線WL10に接続されたメモリセル10と、ビット線対BL1、BL2をプリチャージするプリチャージ回路20と、プリチャージ回路20を制御するプリチャージ制御回路30を具備する。プリチャージ制御回路30は、図示しない他のビット線対に接続されたプリチャージ回路も制御する。
図6を参照して、テストモードにおけるSRAMの第1の実施の形態における動作の詳細を説明する。図6は、第1の実施の形態におけるSRAMに対するリードテストの動作を示すタイミングチャートである。
図7及び図8を参照して、本発明によるSRAM、及びSRAMに対するリードテスト方法の第2の実施の形態を説明する。
図7を参照して、第2の実施の形態におけるSRAMは、第1の実施の形態におけるプリチャージ制御回路30に替えて、プリチャージ制御回路31を備える。プリチャージ制御回路31は、テストモードの際、2つのプリチャージ制御信号PRB2、PRB3をプリチャージ回路20に出力してプリチャージ回路20の動作を制御する。第2の実施の形態におけるプリチャージトランジスタP1は、ゲートに入力されるプリチャージ制御信号PRB2に応じて第1電源VDDとビット線BL1との接続を制御し、プリチャージトランジスタP2は、ゲートに入力されるプリチャージ制御信号PRB3に応じて第1電源VDDとビット線BL2との接続を制御する。その他の構成は、第1の実施の形態と同様であるので説明は省略する。尚、通常モードの際、プリチャージ制御回路31は、第1の実施の形態におけるプリチャージ制御回路30と同様に動作する。
図8を参照して、テストモードにおけるSRAMの第2の実施の形態における動作の詳細を説明する。図8は、第2の実施の形態におけるSRAMに対するリードテストの動作を示すタイミングチャートである。
図9及び図10を参照して、本発明によるSRAM、及びSRAMに対するリードテスト方法の第3の実施の形態を説明する。
図9を参照して、第3の実施の形態におけるSRAMは、第1の実施の形態におけるプリチャージ制御回路30に替えて、プリチャージ制御回路32を備える。プリチャージ制御回路32は、テストモードにおいて2つのプリチャージ制御信号PRB4、PRB5をプリチャージ回路20に出力してプリチャージ回路20の動作を制御する。第3の実施の形態におけるプリチャージトランジスタP1は、ゲートに入力されるプリチャージ制御信号PRB4に応じて第1電源VDDとビット線BL1との接続を制御し、プリチャージトランジスタP2は、ゲートに入力されるプリチャージ制御信号PRB5に応じて第1電源VDDとビット線BL2との接続を制御する。又、第3の実施の形態におけるリードテストでは、メモリセル10と同じビット線対BL1、BL2及びワード線WL20に接続されたメモリセル11が使用される。メモリセル11は、メモリセル10と同様な構成である。その他の構成は、第1の実施の形態と同様であるので説明は省略する。
図10を参照して、テストモードにおけるSRAMの第3の実施の形態における動作の詳細を説明する。図10は、第3の実施の形態におけるSRAMに対するリードテストの動作を示すタイミングチャートである。
図11〜図13を参照して、本発明によるSRAM、及びSRAMに対するリードテスト方法の第4の実施の形態を説明する。
図11を参照して、第4の実施の形態におけるSRAMは、ビット線BL1と第2電源(GND)との間に接続されたプルダウン回路40と、ビット線BL2と第2電源(GND)との間に接続されたプルダウン回路50を備える。その他の構成は、第2の実施の形態におけるSRAMの構成と同様である。プルダウン回路40は、制御信号PD1に応じてビット線BL1の電圧をGNDレベルまで引き下げる。プルダウン回路50は、制御信号PD2に応じてビット線BL2の電圧をGNDレベルまで引き下げる。
図13を参照して、テストモードにおけるSRAMの第4の実施の形態における動作の詳細を説明する。図13は、第4の実施の形態におけるSRAMに対するリードテストの動作を示すタイミングチャートである。
図14を参照して、本発明によるSRAM、及びSRAMに対するリードテスト方法の第5の実施の形態を説明する。
第4の実施の形態におけるプルダウン回路40、50は、ビット線対毎に設けられても良いが、図14に示すように、複数のビット線対に共通に設けられても良い。この場合、プルダウン回路40、50はそれぞれYセレクタを介してビット線に接続される。Yセレクタは入力されるセレクト信号に応じて、プルダウン回路40、50の接続先を決定する。
20、21:プリチャージ回路
30:プリチャージ制御回路
40、50:プルダウン回路
YS1〜YS4:Yセレクタ
P1、P2:プリチャージトランジスタ
N11、N12:選択トランジスタ
P11、P12:Pチャネル型MOSトランジスタ
N13、N14:Nチャネル型MOSトランジスタ
ND11、ND12、ND21、ND22:ノード
BL1、BL2、BL3、BL4:ビット線
WL10、WL20:ワード線
Claims (13)
- ワード線が活性化されることによって、ビット線対に電気的に接続されるノード対を有するメモリセルと、
通常モード時、前記メモリセルに対するデータの書き込み前又は読み出し前に、前記ビット線対を電源電圧でプリチャージするプリチャージ回路と、
を具備し、
リードテストモード時、前記プリチャージ回路は、前記メモリセルへのデータの書き込みと読み出しの間において、前記ノード対のうち、少なくともローレベルのデータを保持するノードに対し、前記電源電圧を、読み出し対象の前記メモリセルの選択トランジスタを介して印加し、再度前記選択トランジスタをオフして、前記ビット線対に対してプリチャージ動作を行う
SRAM(Static Random Access Memory)。 - ワード線が活性化されることによって、ビット線対に電気的に接続されるノード対を有するメモリセルと、
前記メモリセルに対するデータの書き込み前又は読み出し前に、前記ビット線対を電源電圧でプリチャージするプリチャージ回路と、
を具備し、
リードテストモード時、前記プリチャージ回路は、前記プリチャージ前に、前記ノード対のうち、少なくともローレベルのデータを保持するノードに対し、前記電源電圧を印加する
SRAM(Static Random Access Memory)。 - 請求項1又は2に記載のSRAMにおいて、
前記リードテストモード時、前記プリチャージ回路は、前記メモリセルへのデータの書き込みと読み出しの間において、ハイレベルのデータが書き込まれたノードに電気的に接続されたビット線と、電源との接続を切断する
SRAM。 - 請求項1から3のいずれか1項に記載のSRAMにおいて、
前記ビット線対に接続された他のメモリセルを更に具備し、
前記リードテストモード時、前記他のメモリセルは、前記メモリセルに書き込まれたデータに対する反転データを保持し、前記プリチャージ回路は、前記他のメモリセルから前記反転データが読み込まれた後に、前記ノード対のうちローレベルを保持するノードに対して前記電源電圧を供給する
SRAM。 - 請求項1から4のいずれか1項に記載のSRAMにおいて、
前記ビット線対のうち、ハイレベルのデータが書き込まれたノードに電気的に接続されたビット線の電圧を引き下げるプルダウン回路を更に具備する
SRAM。 - 請求項5に記載のSRAMにおいて、
前記プルダウン回路は、前記ビット線対と異なる他のビット線対に接続され、前記他のビット線対のうち、ハイレベルのデータが書き込まれたノードに電気的に接続されたビット線の電圧を引き下げる
SRAM。 - 請求項1又は2に記載のSRAMにおいて、
前記リードテストモード時、前記プリチャージ回路は、前記メモリセルへのデータの書き込みと読み出しの間において、前記ノード対に対し、前記電源電圧を供給する
SRAM。 - 請求項1から7のいずれか1項に記載のSRAMを具備する半導体記憶装置。
- メモリセルのノード対にデータを書き込むステップと、
テストモード時、プリチャージ回路が、前記ノード対のうち、少なくともローレベルのデータが書き込まれたノードに電源電圧を供給するステップと、
前記ノード対とビット線対との電気的接続を遮断して前記ビット線対を前記電源電圧でプリチャージするステップと、
前記プリチャージを停止して前記メモリセルからデータを読み出すステップと、
前記読み出しデータと前記書き込みデータとを比較して前記メモリセルが不良か否かを判定するステップと、
を具備するSRAM(Static Random Access Memory)のテスト方法。 - 請求項9に記載のSRAMのテスト方法において、
前記電源電圧を供給するステップは、前記プリチャージ回路が、ハイレベルのデータが書き込まれたノードに対する前記電源電圧の供給を停止するステップを備える
SRAMのテスト方法。 - 請求項10に記載のSRAMのテスト方法において、
前記電源電圧を供給するステップの前において、
前記メモリセルと同じビット線に接続された他のメモリセルのノード対から、前記書き込みデータに対する反転データを読み出すステップを更に具備するSRAMのテスト方法。 - 請求項9から11のいずれか1項に記載のSRAMのテスト方法において、
前記電源電圧を供給するステップにおいて、前記プリチャージ回路が電源電圧を供給する間、プルダウン回路が、ハイレベルのデータが書き込まれたノードに接続するビット線の電圧を引き下げるステップを更に具備する
SRAMのテスト方法。 - 請求項9に記載のSRAMのテスト方法において、
前記電源電圧を供給するステップは、前記プリチャージ回路が、前記ノード対に前記電源電圧を供給するステップを備える
SRAMのテスト方法。
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