JP2012084218A - 疑似ページモードのメモリアーキテクチャおよび方法 - Google Patents
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Abstract
【解決手段】不揮発性メモリアレイが、複数のワード線と複数の列を備える。その列のうちの1つが、第1、第2、第3および第4の信号線に結合される双安定再生回路をさらに備える。その列は、第1および第2の信号線に結合される導電端子と、複数のワード線のうちの1つに結合される制御端子とを有する不揮発性メモリセルも備える。その列は、第1のトランジスタと第2のトランジスタをさらに備える。第1のトランジスタは、双安定再生回路の第1の端子と第5の信号線に結合されている。第2のトランジスタは、双安定再生回路の第2の端子に結合される第1の導電端子と、第6の信号線に結合される第2の導電端子とを有する。第1および第2のトランジスタのゲート端子は、第7の信号線に結合されている。
【選択図】図6
Description
本出願は、本発明の譲受人に譲渡され2010年7月12日に出願された「NON-VOLATILE STATIC RAM CELL CIRCUIT AND TIMING METHOD」という名称の出願第61/363,576号、本発明の譲受人に譲渡され2010年6月7日に出願された「MULTI-SUPPLY SYMMETRIC DRIVER CIRCUIT AND TIMING METHOD」という名称の出願第61/352,306号、本発明の譲受人に譲渡され2009年9月11日に出願された「DIFFERENTIAL READ AND WRITE ARCHITECTURE」という名称の出願第12/558,451号、および本発明の譲受人に譲渡され2009年8月19日に出願された「DYNAMIC MULTISTATE MEMORY WRITE DRIVER」という名称の出願第12/544,189号に関し、参照によりこれらすべての内容が完全に本明細書に組み込まれる。
不揮発性メモリセルからデータを読み取り、
双安定再生回路内の不揮発性メモリセルからデータをラッチし、
双安定再生回路内にラッチされたデータを使って不揮発性メモリセルをプログラムする
動作を実行するための回路機構も備える。例えば、不揮発性メモリセルから読み取ったデータは、図6に描いたレジスタブロック107に保持することができ、次いで図9のLCS304における双安定再生回路310の中にラッチすることができる。
複数の列のうちの上記1つに第1のデータを供給し、
複数の列のうちの他の1つから第2のデータを読み取り、
複数の列のうちの1つにおける双安定再生回路と複数の列のうちの他の1つにおける双安定再生回路にそれぞれ第1のデータと第2のデータをラッチし、
双安定再生回路内にラッチされたデータを使ってその列内の不揮発性メモリセルをプログラムする
動作を実行するための回路機構も備える。本実施形態では、不揮発性メモリセルの読み取りおよびプログラミング(書き込み)は、上記で説明した読み/書き回路機構と信号線の様々な組み合わせとを使って実現することができ、より詳しいことは以下で示す。
開始列アドレスをもつ第1の複数のデータを受信するステップと、
その開始列アドレスに基づいて、対応する第1の複数の列における双安定再生回路の中に、その第1の複数のデータをラッチするステップと、
ラッチされたデータを、対応する第1の複数の列におけるメモリセルの中に同時に書き込むステップと
を含む。
102 メモリアレイタイル(MAT)
104 ローカル列選択回路(LCS)
107 レジスタブロック
110 アレイギャップ
210 ソース線(SL)
212 ビット線(BL)
215 列選択(CS)信号
220 MSL線
230 MBL線
235 プリチャージ(PRE)信号
240 イネーブル読み取り(ENR)信号
250 ローカル書き込み回路
251 書き込みドライバ回路
252 書き込みドライバ回路
255 ローカル読み取り回路
260 イネーブル書き込み信号(ENW)
280 グローバル書き込み線(GWRL)
304 LCS
310 双安定再生回路
311 第1の端子
312 第2の端子
321 第1のトランジスタ
322 第2のトランジスタ
331 トランジスタ
332 トランジスタ
404 LCS
Claims (25)
- 複数のワード線と、
複数の列と
を備え、
前記複数の列のうちの1つが、
第1の信号線に結合される第1の端子、第2の信号線に結合される第2の端子、第3の信号線に結合される第3の端子、および第4の信号線に結合される第4の端子を有する双安定再生回路と、
前記第1の信号線に結合される第1の導電端子、前記第2の信号線に結合される第2の導電端子、および前記複数のワード線のうちの1つに結合される制御端子を有する不揮発性メモリセルと、
前記双安定再生回路の前記第1の端子に結合される第1の導電端子、および第5の信号線に結合される第2の導電端子を有する第1のトランジスタと、
前記双安定再生回路の前記第2の端子に結合される第1の導電端子、および第6の信号線に結合される第2の導電端子を有する第2のトランジスタと
をさらに備え、
前記第1および第2のトランジスタのゲート端子が第7の信号線に結合されている、不揮発性メモリアレイ。 - 前記双安定再生回路の前記第1および第2の端子が、互いに論理補数である電圧信号を伝達し、
前記第1および第2の信号線が、互いに論理補数である電圧信号を伝達し、
前記第3および第4の信号線が、互いに論理補数である電圧信号を伝達し、かつ
前記第5および第6の信号線が、互いに論理補数である電圧信号を伝達する、請求項1に記載の不揮発性メモリアレイ。 - 前記双安定再生回路がラッチを備える、請求項1に記載の不揮発性メモリアレイ。
- 前記不揮発性メモリセルが、EEPROM、フラッシュ、FeRAM、PRAM、MRAM、RRAM、またはSTT-MRAMのセルである、請求項1に記載の不揮発性メモリアレイ。
- 前記第1の信号線に結合される第1の端子を有する磁気トンネル接合と、
前記不揮発性メモリセルの前記第2の導電端子に結合される第1の導電端子、前記不揮発性メモリセルの前記制御端子に結合されるゲート端子、および前記磁気トンネル接合の第2の端子に結合される第2の導電端子を有する第3のトランジスタと
を前記不揮発性メモリセルがさらに備える、請求項1に記載の不揮発性メモリアレイ。 - 前記双安定再生回路の前記第1の端子と前記第1の信号線の間に結合される第3のトランジスタと、
前記双安定再生回路の前記第2の端子と前記第2の信号線の間に結合される第4のトランジスタと
をさらに備え、
前記第3および第4のトランジスタのゲート端子が前記第7の信号線に結合されている、請求項1に記載の不揮発性メモリアレイ。 - 前記第3、第4、第5および第6の信号線が前記複数の列に対応し、
前記第3および第4の信号線が制御論理回路に結合され、
前記第5および第6の信号線が書き込みドライバ回路および検知回路に結合され、かつ
前記第7の信号線が前記複数の列のうちの1つに対応し、列選択回路に結合されている、請求項1に記載の不揮発性メモリアレイ。 - 前記不揮発性メモリセルからのデータを読み取り、
前記双安定再生回路内の前記不揮発性メモリセルからの前記データをラッチし、
前記双安定再生回路内にラッチされた前記データを使って前記不揮発性メモリセルをプログラムする
ための回路をさらに備える、請求項1に記載の不揮発性メモリアレイ。 - 前記複数の列のうちの前記1つに第1のデータを供給し、
前記複数の列のうちの他の1つから第2のデータを読み取り、
前記複数の列のうちの前記1つにおける双安定再生回路と前記複数の列のうちの前記他の1つにおける双安定再生回路にそれぞれ前記第1のデータと前記第2のデータをラッチし、かつ
前記双安定再生回路内でラッチされた前記データを使って前記列内の不揮発性メモリセルをプログラムする
ための回路をさらに備える、請求項1に記載の不揮発性メモリアレイ。 - 複数のデータビットを受信し、
対応する複数の列を選択し、
前記対応する複数の列のうちの1つにおける双安定再生回路内に前記複数のデータビットのそれぞれをラッチし、かつ
前記対応する複数の列での前記双安定再生回路内の前記データビットを使って前記複数の列内の不揮発性メモリセルを同時にプログラムする
ための回路をさらに備える、請求項1に記載の不揮発性メモリアレイ。 - 不揮発性メモリアレイを形成する方法であって、
複数のワード線を設けるステップと、
複数の列を設けるステップと
を含み、
前記複数の列のうちの1つで、
双安定再生回路の第1の端子を第1の信号線に接続するステップと、
前記双安定再生回路の第2の端子を第2の信号線に接続するステップと、
前記双安定再生回路の第3の端子を第3の信号線に接続するステップと、
前記双安定再生回路の第4の端子を第4の信号線に接続するステップと、
不揮発性メモリセルの第1の導電端子を前記第1の信号線に接続するステップと、
前記不揮発性メモリセルの第2の導電端子を前記第2の信号線に接続するステップと、
前記不揮発性メモリセルの制御端子を前記複数のワード線のうちの1つに接続するステップと、
第1のトランジスタの第1の導電端子を前記双安定再生回路の前記第1の端子に接続するステップと、
前記第1のトランジスタの第2の導電端子を第5の信号線に接続するステップと、
第2のトランジスタの第1の導電端子を前記双安定再生回路の前記第2の端子に接続するステップと、
前記第2のトランジスタの第2の導電端子を第6の信号線に接続するステップと、
前記第1および第2のトランジスタのゲート端子を第7の信号線に接続するステップと
を含む方法。 - 磁気トンネル接合の第1の端子を前記第2の信号線に接続するステップと、
第3のトランジスタの第1の導電端子を前記不揮発性メモリセルの前記第1の導電端子に接続するステップと、
前記第3のトランジスタのゲート端子を前記不揮発性メモリセルの前記制御端子に接続するステップと、
前記第3のトランジスタの第2の導電端子を前記磁気トンネル接合の第2の端子に接続するステップと
をさらに含む、請求項11に記載の方法。 - 前記第3および第4の信号線を制御論理回路に接続するステップと、
前記第5および第6の信号線を書き込みドライバ回路と検知回路に接続するステップと、
前記第7の信号線を列選択回路に接続するステップと
をさらに含む、請求項11に記載の方法。 - 前記第5または第6の信号線のいずれかに第1の電圧を印加するステップと、
前記第6または第5の信号線のいずれかと前記第3の信号線とに第2の電圧を印加するステップであって、前記第2の電圧が前記第1の電圧より低く、互いに論理補数である電圧信号を前記第5および第6の信号線が伝達するステップと、
前記第7の信号線に第3の電圧を印加するステップであって、前記第3の電圧が両端を含めて制御電圧とVpp電圧の間であり、前記Vpp電圧が前記第1の電圧より高く、かつ前記制御電圧が前記第1および第2のトランジスタでの電流フローをイネーブルにするステップと、
両端を含めて前記第1の電圧と前記Vpp電圧の間である第4の電圧を前記第4の信号線に印加するステップと、
前記不揮発性メモリセルの前記制御端子に前記Vpp電圧を印加するステップと
をさらに含む、請求項11に記載の方法。 - 互いに論理補数である電圧信号を伝達する前記第5および第6の信号線上に第1のデータビットを供給するステップと、
複数の列のうちの前記1つを選択するステップと、
前記双安定再生回路内に前記第1のデータビットをラッチするステップと、
前記双安定再生回路内の前記第1のデータビットを使って前記不揮発性メモリセルをプログラムするステップと
をさらに含む、請求項11に記載の方法。 - 前記不揮発性メモリセルが、EEPROM、フラッシュ、FeRAM、PRAM、MRAM、RRAM、またはSTT-MRAMのセルである、請求項11に記載の方法。
- 前記不揮発性メモリセルから第1のデータを読み取るステップと、
前記双安定再生回路内に前記第1のデータをラッチするステップと、
前記不揮発性メモリセル内に前記第1のデータをプログラムするステップと
をさらに含む、請求項11に記載の方法。 - 複数のデータビットを受信するステップと、
対応する複数の列を選択するステップと、
前記対応する複数の列のうちの1つにおける双安定再生回路内に前記複数のデータビットのそれぞれをラッチするステップと、
前記対応する複数の列における前記双安定再生回路内にラッチされた前記データビットを使って前記複数の列内の不揮発性メモリセルを同時にプログラムするステップと
をさらに含む、請求項11に記載の方法。 - 前記複数のデータビットが8データビットを含む、請求項11に記載の方法。
- 前記複数のデータビットが4データビットを含む、請求項11に記載の方法。
- 前記不揮発性メモリアレイの第1の列に第1のデータを供給するステップと、
前記不揮発性メモリアレイの第2の列から第2のデータを読み取るステップと、
対応する前記列における双安定再生回路内に前記第1のデータおよび前記第2のデータをラッチするステップと、
対応する前記双安定再生回路内のデータビットを使って前記第1の列および前記第2の列の不揮発性メモリセルを同時にプログラムするステップと
をさらに含む、請求項11に記載の方法。 - 複数のワード線と複数の列に配置されたメモリセルとを備える不揮発性メモリであって、前記列のそれぞれが双安定再生回路と前記双安定再生回路を前記列の少なくとも一部から絶縁する絶縁トランジスタとを備える不揮発性メモリ内にデータを書き込むための方法であって、
開始列アドレスをもつ第1の複数のデータを受信するステップと、
前記開始列アドレスに基づいて、対応する第1の複数の列における双安定再生回路の中に前記第1の複数のデータをラッチするステップと、
前記ラッチされた第1の複数のデータを、前記対応する第1の複数の列における複数のメモリセルの中に同時に書き込むステップと
を含む方法。 - 延長された書き込み時間内に前記データの前記ラッチが順次行われる、請求項22に記載の方法。
- 前記第1の複数のデータがNデータビットを含み、Nがバースト長である、請求項22に記載の方法。
- 書き込みサイクル内にNデータビットをラッチするように前記不揮発性メモリが構成され、対応するN列に前記Nデータビットがラッチされるまで前記ラッチするステップを繰り返すステップをさらに含む、請求項23に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/903,152 | 2010-10-12 | ||
US12/903,152 US8315090B2 (en) | 2010-06-07 | 2010-10-12 | Pseudo page mode memory architecture and method |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016109957A Division JP2016167333A (ja) | 2010-10-12 | 2016-06-01 | 疑似ページモードのメモリアーキテクチャおよび方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012084218A true JP2012084218A (ja) | 2012-04-26 |
JP6192256B2 JP6192256B2 (ja) | 2017-09-06 |
Family
ID=46018151
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011224001A Active JP6192256B2 (ja) | 2010-10-12 | 2011-10-11 | 疑似ページモードのメモリアーキテクチャおよび方法 |
JP2016109957A Pending JP2016167333A (ja) | 2010-10-12 | 2016-06-01 | 疑似ページモードのメモリアーキテクチャおよび方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016109957A Pending JP2016167333A (ja) | 2010-10-12 | 2016-06-01 | 疑似ページモードのメモリアーキテクチャおよび方法 |
Country Status (3)
Country | Link |
---|---|
JP (2) | JP6192256B2 (ja) |
KR (1) | KR101847890B1 (ja) |
CN (1) | CN102446539B (ja) |
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Also Published As
Publication number | Publication date |
---|---|
CN102446539B (zh) | 2016-05-18 |
KR20120037890A (ko) | 2012-04-20 |
JP2016167333A (ja) | 2016-09-15 |
KR101847890B1 (ko) | 2018-04-12 |
CN102446539A (zh) | 2012-05-09 |
JP6192256B2 (ja) | 2017-09-06 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A02 | Decision of refusal |
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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|
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