JP2018160293A - 不揮発性メモリ - Google Patents
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Abstract
【課題】不正なアクセスを防止可能なセキュリティ耐性の高い不揮発性メモリを提供する。【解決手段】実施形態の不揮発性メモリは、不揮発性のメモリセルと、書き込み動作時に書き込み信号により書き込み電圧をメモリセルに印加する書き込みドライバと、電源投入時の電圧供給あるいは外部リセット信号の受信の少なくともいずれか1つにより、リセット信号を出力するリセット信号発生回路14と、リセット信号によりリセット電圧をメモリセルに印加する初期化ドライバとを備える。【選択図】図3
Description
実施形態は、不揮発性メモリに関するものである。
プロセッサやInternet of Thing(IoT)向けデバイスの性能向上や消費電力削減などのため、キャッシュメモリやワーキングメモリ(メインメモリ)にSpin Transfer Torque Magnetoresistive Random Access Memory(STT−MRAM)などの不揮発性メモリを利用する技術が注目されている。
不揮発性メモリは、従来のSRAMやDRAMなどの揮発性メモリに比べ、リーク電力やリフレッシュ電力といったダイナミック電力が削減でき、またメモリ実装面積を縮小できるといった特徴がある。一方、不揮発性メモリは電源を切ってもデータが消えないため、明示的に消去動作を行わない限りデータは残り続ける。電源オフ時のデータが次の電源オン時まで残っていても、通常使用の範囲では問題は発生しない。しかし、悪意のある第3者などが電源遮断中のメモリモジュールなどを抜き取ってデータの読み出しを行えてしまう状態にある。ハードディスクやNANDフラッシュメモリなどのファイルメモリ(ストレージ)であれば、重要なデータは暗号化して保存することが可能であるため、例え盗難に遭ってもデータが復号化される可能性は低いが、キャッシュメモリやワーキングメモリのデータは暗号化されておらず、セキュリティ対策が急務となっている。
一般に、セキュリティ対策はソフトウェアやシステムレベルで行われることも多く、個々のハードウェアレベルでのセキュリティ対策がなされていなくてもデータの保護、暗号化、消去などは行える。しかし、不正なプログラムや悪意のある第3者の操作により、これらのツールやOperating System(OS)の動作、メモリコントローラのファームウェアなどが意図しないものに書き換えられてしまう可能性がある。よりセキュリティ耐性を高めるには、個々のハードウェアレベル、すなわち不揮発性メモリにおけるセキュリティ対策が不可欠である。
不正なアクセスを防止可能なセキュリティ耐性の高い不揮発性メモリを提供する。
実施形態の不揮発性メモリは、不揮発性のメモリセルと、書き込み動作時に書き込み信号により第1電圧を前記メモリセルに印加する第1ドライバと、電源投入時の電圧供給あるいは第1リセット信号の受信の少なくともいずれか1つにより、第2リセット信号を出力する信号発生回路と、前記第2リセット信号により第2電圧を前記メモリセルに印加する第2ドライバとを具備する。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、不揮発性メモリとして、MRAM(Magnetoresistive Random Access Memory)を例に挙げて説明する。
[1]第1実施形態
まず、第1実施形態の不揮発性メモリを含むハードウェアシステムについて説明する。図1は、不揮発性メモリを含むシステムの構成を示すブロック図である。
まず、第1実施形態の不揮発性メモリを含むハードウェアシステムについて説明する。図1は、不揮発性メモリを含むシステムの構成を示すブロック図である。
本実施形態の不揮発性メモリを含むシステムは、プロセッサ1、メインメモリ2、メモリコントローラ3、ストレージメモリ4、ROM5、セキュリティモジュール6、及び通信インタフェース7を備える。プロセッサ1は、コア8、キャッシュコントローラ3a、及びキャッシュメモリ2aを有する。システム中のメインメモリ2及びキャッシュメモリ2aに本実施形態の不揮発性メモリが用いられる。
プロセッサ1は、メモリコントローラ3、ストレージメモリ4、ROM5、セキュリティモジュール6、及び通信インタフェース7とバス9を介してそれぞれ接続されている。プロセッサ1、メモリコントローラ3、ストレージメモリ4、ROM5、セキュリティモジュール6、及び通信インタフェース7は、それぞれ相互間で信号あるいはデータの送受信を行う。
プロセッサ1は各種の命令や演算処理を実行する。コア8は、独立して演算処理回路として働く回路部分である。キャッシュメモリ2aは、コア8にて実行される命令及び演算処理に必要なデータ、あるいは演算処理中、処理後に発生するデータを記憶する。キャッシュコントローラ3aは、キャッシュメモリ2aを制御する。
メモリコントローラ3はメインメモリ2を制御する。メインメモリ2は、プロセッサ1が実行するプログラムやデータを一時的に記憶する。ストレージメモリ4は、システム内で利用するプログラムやデータを長期的に記憶する。ROM(read only memory)5は、システム内で実行するファームウェアやプログラムを記憶する。セキュリティモジュール6は、システム内の機密保護を実行する。通信インタフェース7は、外部デバイスとの間で信号あるいはデータの送受信を行う。
[1−1]不揮発性メモリの構成
以下に、第1実施形態の不揮発性メモリについて説明する。
以下に、第1実施形態の不揮発性メモリについて説明する。
図2は、第1実施形態の不揮発性メモリの構成を示すブロック図である。図示するように、不揮発性メモリ100は、メモリセルアレイ10、ビット線及びソース線ドライバ11、ワード線ドライバ12、センスアンプ13、リセット信号発生回路14、及び入出力回路(I/O)15を備える。また、不揮発性メモリ100の外部にコントローラ200、及び電源回路300が配置される。なお、コントローラ200は、図1に示したメモリコントローラ3あるいはキャッシュコントローラ3aに対応する。
メモリセルアレイ10は、行(row)及び列(column)状に配列された複数のメモリセルMCを備えている。同一行にあるメモリセルMCは、同一のワード線WLに接続され、同一列にあるメモリセルMCの両端は、同一のビット線BL及び同一のソース線SLに接続される。
ビット線及びソース線ドライバ11は、ビット線BL及びソース線SLに接続される。ビット線及びソース線ドライバ11は、ビット線BL及びソース線SLを介して動作対象のメモリセルMCに電流を供給し、メモリセルMCにデータを書き込む。ビット線及びソース線ドライバ11の詳細は後述する。
ワード線ドライバ12はワード線WLに接続される。ワード線ドライバ12は、ワード線WLを介して動作対象のメモリセルMCの選択トランジスタのゲートに電圧を供給し、選択トランジスタをオン状態にする。
センスアンプ13は、ビット線BL及びソース線SLを介して動作対象のメモリセルMCに流れる電流に基づいて、メモリセルMCに記憶されたデータを読み出す。
リセット信号発生回路14は、電源投入時に電源の供給に応じて、あるいはコントローラからのリセット信号(以下、外部リセット信号と記す)の受信に応じて、リセット信号(以下、内部リセット信号と記す)を発生する。
入出力回路15は、不揮発性メモリ100の外部のコントローラ200から各種信号を受信する。具体的には、入出力回路15は、コントローラ200から各種制御信号CTRL、コマンドCMD、アドレスADDR、外部リセット信号RST_EXTbを受け取り、これらをリセット信号発生回路14、ビット線及びソース線ドライバ11、ワード線ドライバ、及びセンスアンプ13へ送信する。入出力回路15は、またコントローラ200との間でデータDATAを送受信する。
また、不揮発性メモリ100には、電源回路300から入出力用電圧VDDQ、電圧VDDC、ワード線駆動用電圧VWL、書き込み電圧VWRITE、読み出し電圧VREADが供給される。
電圧VDDQは、入出力回路15に供給される。電圧VDDQは、不揮発性メモリ100とコントローラ200との間で、信号あるいはデータの入出力に使用される電源電圧である。電圧VDDCは、リセット信号発生回路14、ビット線及びソース線ドライバ11、ワード線ドライバ12、及びセンスアンプ13にそれぞれ供給される。電圧VDDCは、不揮発性メモリ100内部で使用される電源電圧であり、主にセンスアンプ13を駆動する電圧である。
電圧VWLは、ワード線ドライバ12に供給される電圧であり、書き込み時及び読み出し時にワード線WLに供給される。電圧VWLは、メモリセルMC内の選択トランジスタをオン状態にさせる電圧である。電圧VWRITEは、書き込み時にビット線BLあるいはソース線SLに供給される電圧である。すなわち、電圧VWRITEは、書き込み時にメモリセルMCに印加される書き込み電圧である。電圧VREADは、読み出し時にメモリセルMCに印加される読み出し電圧である。
なおここでは、電源回路300を不揮発性メモリ100の外部に配置したが、もちろん電源回路300を不揮発性メモリ100の内部に配置してもよい。
[1−1−1]リセット信号発生回路
図3は、不揮発性メモリ100が備えるリセット信号発生回路14の構成を示す図である。図示するように、リセット信号発生回路14は、電圧検出回路14a、及び論理積回路(以下、AND回路)14bを有する。リセット信号発生回路14には、コントローラ200から外部リセット信号RST_EXTbが供給される。リセット信号発生回路14には、また電圧VDDCが供給される。
図3は、不揮発性メモリ100が備えるリセット信号発生回路14の構成を示す図である。図示するように、リセット信号発生回路14は、電圧検出回路14a、及び論理積回路(以下、AND回路)14bを有する。リセット信号発生回路14には、コントローラ200から外部リセット信号RST_EXTbが供給される。リセット信号発生回路14には、また電圧VDDCが供給される。
図4は、リセット信号発生回路14の構成を示す回路図である。リセット信号発生回路14は、前述したように、電圧検出回路14a及びAND回路14bを有する。電圧検出回路14aは、抵抗R、キャパシタC及びバッファBFを備える。抵抗Rの一端に電圧VDDCが供給される。抵抗Rの他端は、バッファBFの入力端、及びキャパシタCの第1電極に接続される。バッファBFの出力端はAND回路14bの第1入力端に接続される。AND回路14bの第2入力端には、外部リセット信号RST_EXTbが供給される。さらに、キャパシタCの第2電極には、基準電圧VSS、例えば接地電圧が供給される。
[1−1−2]メモリセルアレイ及びビット線/ソース線ドライバ
図5は、不揮発性メモリ100のビット線及びソース線ドライバ、及びメモリセルアレイを示す図である。
図5は、不揮発性メモリ100のビット線及びソース線ドライバ、及びメモリセルアレイを示す図である。
メモリセルアレイ10には、複数のメモリセルMCが行列状に配列されている。メモリセルアレイ10には、複数のワード線WL(WL[0]〜WL[n])、複数のビット線BL(BL[0]〜BL[m])、および複数のソース線SL(SL[0]〜SL[m])が設けられている。nおよびmは0以上の自然数である。以降、ワード線WLと記した場合、WL[0]〜WL[n]の各々を指すものとする。同様に、ソース線SLと記した場合、SL[0]〜SL[m]の各々を指し、ビット線BLと記した場合、BL[0]〜BL[m]の各々を指す。
複数のワード線WLはロウ方向に延伸し、複数のビット線BL及びソース線SLはカラム方向に延伸している。隣接するビット線BLとソース線SLは対を成している。これにより、複数のワード線WLと、複数のビット線BL及びソース線SLの対とは互いに交差するように配線されている。メモリセルMCは、ワード線WLと、ビット線BL及びソース線SLの対との交点に対応して設けられている。1つのワード線WLには、1行のメモリセルMCが接続され、1つのビット線BL及びソース線SLの対には、1列のメモリセルMCが接続される。メモリセルMCの詳細については後述する。
ビット線BLの一端にはビット線ドライバが接続される。ソース線SLの一端にはソース線ドライバが接続される。対をなすビット線ドライバ及びソース線ドライバの他端にはセンスアンプが接続される。
ビット線及びソース線ドライバ11には、リセット信号RSTb、ライトイネーブル信号WE、リードイネーブル信号RE、データDATA[m:0]が入力される。ビット線及びソース線ドライバ11には、また電圧VDDC、電圧VWRITE、電圧VREADが供給される。なお、信号RSTbは、信号RSTの反転信号である。その他の信号も同様に、末尾にbが付与された信号は、末尾にbのない信号の反転信号であることを示す。
センスアンプ13にはリードイネーブル信号REが入力され、電圧VDDCが供給される。センスアンプ13からはメモリセルMCから読み出したデータDATA[0]〜DATA[m]が出力される。
ワード線WLの一端には、ワード線ドライバ12が接続される。ワード線ドライバにはリセット信号RSTbが入力される。AND回路15aの入力端にはアドレスADDRが入力され、AND回路15aの出力はワード線ドライバ12に入力される。ワード線ドライバ12には、電圧VDDC及び電圧VWLが供給される。ワード線ドライバ12は、リセット信号RSTbがアサートされることにより、電圧VWLをワード線WLに供給する。
[1−1−2−1]メモリセル
次に、メモリセルアレイ10内のメモリセルMCと、メモリセルMCのリセット動作(または初期化動作)について説明する。図6(a)及び図6(b)は、メモリセルMCの構成を示す模式図である。
次に、メモリセルアレイ10内のメモリセルMCと、メモリセルMCのリセット動作(または初期化動作)について説明する。図6(a)及び図6(b)は、メモリセルMCの構成を示す模式図である。
図6(a)及び図6(b)に示すように、メモリセルMCは、例えば、選択トランジスタST及び磁気抵抗効果素子(または可変抵抗素子)22を含む。選択トランジスタSTは、例えば、nチャネルMOS電界効果トランジスタ(以下、nMOSトランジスタと記す)から構成され、磁気抵抗効果素子MEへのデータ書き込み及び読み出し時において、電流の供給及び停止を制御するスイッチとして働く。
磁気抵抗効果素子MEは、低抵抗状態あるいは高抵抗状態のいずれかの抵抗状態を保持することによって情報を記憶する。磁気抵抗効果素子MEは積層された複数の膜を含む。複数の膜の膜面に垂直な方向に電流を流すことにより、磁気抵抗効果素子MEの抵抗値は、低抵抗状態あるいは高抵抗状態に切り換わる。磁気抵抗効果素子MEはその抵抗状態の遷移によってデータを書き込み可能である。磁気抵抗効果素子MEは、データを不揮発に保持し、そのデータを読み出し可能である抵抗性記憶素子として機能する。
選択トランジスタSTは、ゲートがワード線WLに接続され、ソース又はドレインの一方がソース線SLに接続され、他方が磁気抵抗効果素子MEの一端に接続されている。磁気抵抗効果素子MEの他端は、ビット線BLに接続される。
次に、図6(a)及び図6(b)を用いて、メモリセルMCの磁気抵抗効果素子MEの構成例について説明する。磁気抵抗効果素子MEは、例えば、記憶層FL、中間層ML、及び参照層RLを含む。磁気抵抗効果素子MEは、さらなる層を含んでいてもよい。記憶層FLと参照層RL間には中間層MLが配置される。記憶層FL、中間層ML、及び参照層RLは、それぞれ膜面上に順次積層される。記憶層FL、中間層ML、及び参照層RLの積層順序は、中間層MLが記憶層FLと参照層RLとの間になるように積層され、記憶層FLと参照層RLのどちらが先に積層されてもよい。磁気抵抗効果素子MEは、例えば、記憶層FL及び参照層RLの磁化方向(magnetization orientation)がそれぞれ膜面に対して垂直方向を向く、垂直磁化型MTJ素子である。
記憶層FLは、例えば、1または複数の導電性の磁性材料を含むか、導電性の磁性材料からなる。具体的には、記憶層FLは、鉄(Fe)、ボロン(B)、コバルト(Co)等の1以上の元素を含み、例えばコバルト鉄ボロン(CoFeB)またはホウ化鉄(FeB)を含む。記憶層FLは、人工格子を含んでいてもよい。また、記憶層FLは、例えば、Co、Fe、およびBの合金を含むか、Co、Fe、およびBの合金からなる。CoFeBは、Bの濃度に基づいて相違する特性を示す。例えば、記憶層FLのためのCoFeBでのBの組成は、例えば、30at%以下である。
記憶層FLは、ある軸に沿う方向に磁化されており、例えば記憶層FLの磁化は、記憶層FL、中間層ML、および参照層RLを貫く軸、例えば記憶層FL、中間層ML、および参照層RLの境界面に対して垂直な方向に沿って安定している。すなわち、例えば記憶層FLは、記憶層FL、中間層ML、および参照層RLを貫く軸、例えば記憶層FL、中間層ML、および参照層RLの境界面に対して垂直な方向に沿う磁気異方性を有し、いわゆる垂直磁気異方性を有する。記憶層FLの磁化は、磁化容易軸に沿う2方向のいずれかを向いて安定することができる。記憶層FLの磁化の方向は、記憶層FL、中間層ML、および参照層RLを貫いて流れる電流(書き込み電流)により、反転させることが可能である。
中間層MLは、例えば、非磁性の絶縁材料を含むか、非磁性絶縁材料からなり、トンネルバリアとして機能する。中間層MLは、例えば、酸化マグネシウム(MgO)を含むか、MgOからなる。
参照層RLは、例えば、導電性の磁性材料を含むか、導電性の磁性材料からなる。参照層RLは、例えば、Co、Pt、Pd、およびNiの少なくとも1つの元素を含む。参照層RLは、例えばコバルト白金(CoPt)、コバルトニッケル(CoNi)、またはコバルトパラジウム(CoPd)を含むか、CoPt、CoNi、またはCoPdからなる。また、参照層RLは、Co、Pt、Pd、およびNiの相違するものを含んだ複数の層の積層構造、またはこれらの材料の規則化合金を含んでいてもよい。さらに、参照層RLは、CoFeB合金と積層されていてもよい。参照層RLは、記憶層FLと同じ材料から形成されてもよい。参照層RLは、記憶層FLと同様に、例えば、垂直磁気異方性を有する。参照層RLは、方向を固定または不変の磁化を有し、例えば、記憶層FLの保磁力より大きい保磁力を有する。参照層RLの磁化の方向が「固定されている」または「不変である」とは、記憶層FLの磁化を反転させる大きさを有する書き込み電流によって、参照層RLの磁化方向が反転しないことを指す。
記憶層FL、中間層ML、および参照層RLを含む素子MEは、磁気抵抗効果を示す。記憶層FLの磁化の向きと参照層RLの磁化の向きに応じて、磁気抵抗効果素子MEは、異なる2つ以上の抵抗値を示す。例えば、記憶層FLの磁化の向きと参照層RLの磁化の向きが平行および反平行であると、磁気抵抗効果素子MEは、それぞれ最小および最大の抵抗値を示す。このとき、磁気抵抗効果素子MEが高い方の抵抗を示すか低い方の抵抗を示すか、すなわち記憶層FLの磁化の方向が、例えば記憶装置のメモリセルによるデータの記憶に用いられることが可能である。
なお、本実施形態では、このような磁気抵抗効果素子MEに書き込み電流を流し、この書き込み電流によって記憶層FLの磁化方向を制御するスピン注入書き込み方式を採用する。例えば、磁気抵抗効果素子MEは、記憶層FL及び参照層RLの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることができる。
磁気抵抗効果素子MEに、図6(a)に示すように、記憶層FLから参照層RLに向かう書き込み電流を流すと、記憶層FL及び参照層RLの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子MEの抵抗値は低くなり、磁気抵抗効果素子MEは低抵抗状態に設定される。この低抵抗状態は、「P(Parallel)状態」と呼ばれ、例えばデータ“0”の状態と規定される。
磁気抵抗効果素子MEに、図6(b)に示すように、参照層RLから記憶層FLに向かう書き込み電流を流すと、記憶層FL及び参照層RLの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子MEの抵抗値は高くなり、磁気抵抗効果素子MEは高抵抗状態に設定される。この高抵抗状態は、「AP(Anti-Parallel)状態」と呼ばれ、例えばデータ“1”の状態と規定される。
なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“1”及びデータ“0”の規定の仕方は、上述した例に限られない。例えば、P状態をデータ“1”と規定し、AP状態をデータ“0”と規定してもよい。
[1−1−2−2]ビット線及びソース線ドライバの一例(“0”に初期化する場合)
図7は、“0”に初期化する場合のビット線ドライバの構成を示す回路図である。ビット線ドライバは、nMOSトランジスタ21、22、23、及びpチャネルMOS電界効果トランジスタ(以下、pMOSトランジスタと記す)24、25を有する。
図7は、“0”に初期化する場合のビット線ドライバの構成を示す回路図である。ビット線ドライバは、nMOSトランジスタ21、22、23、及びpチャネルMOS電界効果トランジスタ(以下、pMOSトランジスタと記す)24、25を有する。
nMOSトランジスタ21は、メモリセルMCに初期化電圧を印加するドライバ(以下、初期化ドライバとも記す)である。nMOSトランジスタ21のドレインはビット線BLに接続される。nMOSトランジスタ21のソースには、基準電圧VSSが供給される。nMOSトランジスタ21のゲートには、リセット信号RSTが供給される。
pMOSトランジスタ24、25は、メモリセルMCに書き込み電圧VWRITEを印加するドライバ(以下、書き込みドライバとも記す)である。pMOSトランジスタ24のドレインはビット線BLに接続される。pMOSトランジスタ24のソースは、pMOSトランジスタ25のドレインに接続される。pMOSトランジスタ25のソースには電圧VWRITEが供給される。pMOSトランジスタ24のゲートには、リセット信号RSTが供給される。さらに、pMOSトランジスタ25のゲートには、信号BL_DWbが供給される。
nMOSトランジスタ22、23は、ビット線BLに基準電圧VSSを印加するドライバである。nMOSトランジスタ22のドレインはビット線BLに接続される。nMOSトランジスタ22のソースはnMOSトランジスタ23のドレインに接続される。nMOSトランジスタ23のソースには基準電圧VSSが供給される。nMOSトランジスタ22のゲートには、リセット信号RSTbが供給される。さらに、nMOSトランジスタ23のゲートには、信号BL_DLが供給される。
なお、pMOSトランジスタ同士、及びnMOSトランジスタ同士は、特に区別しない限り、同一のサイズを有し、かつ同一の電圧−電流特性を有する。以降の実施形態のおいても同様である。
図8は、“0”に初期化する場合のソース線ドライバの構成を示す回路図である。ソース線ドライバは、pMOSトランジスタ31、34、35、36、37、及びnMOSトランジスタ32、33を有する。
pMOSトランジスタ31は、メモリセルMCに初期化電圧(ここでは電圧VDDC)を印加するドライバ(以下、初期化ドライバとも記す)である。pMOSトランジスタ31のドレインはビット線BLに接続される。pMOSトランジスタ31のソースには、電圧VDDCが供給される。pMOSトランジスタ31のゲートには、リセット信号RSTbが供給される。
pMOSトランジスタ34、35は、メモリセルMCに書き込み電圧VWRITEを印加するドライバ(以下、書き込みドライバとも記す)である。pMOSトランジスタ34のドレインはビット線BLに接続される。pMOSトランジスタ34のソースは、pMOSトランジスタ35のドレインに接続される。pMOSトランジスタ35のソースには電圧VWRITEが供給される。pMOSトランジスタ34のゲートには、リセット信号RSTが供給される。さらに、pMOSトランジスタ35のゲートには、信号SL_DWbが供給される。
nMOSトランジスタ32、33は、ソース線SLに基準電圧VSSを印加するドライバである。nMOSトランジスタ32のドレインはソース線SLに接続される。nMOSトランジスタ32のソースはnMOSトランジスタ33のドレインに接続される。nMOSトランジスタ33のソースには基準電圧VSSが供給される。nMOSトランジスタ32のゲートには、リセット信号RSTbが供給される。さらに、nMOSトランジスタ33のゲートには、信号SL_DLが供給される。
pMOSトランジスタ36、37は、メモリセルMCに読み出し電圧VREADを印加するドライバ(以下、読み出しドライバとも記す)である。pMOSトランジスタ36のドレインはソース線SLに接続される。pMOSトランジスタ36のソースは、pMOSトランジスタ37のドレインに接続される。pMOSトランジスタ37のソースには電圧VREADが供給される。pMOSトランジスタ36のゲートには、リセット信号RSTが供給される。さらに、pMOSトランジスタ37のゲートには、信号SL_DRbが供給される。
[1−1−2−3]ビット線及びソース線ドライバの他例(“1”に初期化する場合)
図9は、“1”に初期化する場合のビット線ドライバの構成を示す回路図である。ビット線ドライバは、nMOSトランジスタ22、23、及びpMOSトランジスタ、21a、24、25を有する。
図9は、“1”に初期化する場合のビット線ドライバの構成を示す回路図である。ビット線ドライバは、nMOSトランジスタ22、23、及びpMOSトランジスタ、21a、24、25を有する。
pMOSトランジスタ21aは、メモリセルMCに初期化電圧(ここではVDDC)を印加する初期化ドライバである。pMOSトランジスタ21aのドレインはビット線BLに接続される。pMOSトランジスタ21aのソースには、電圧VDDCが供給される。pMOSトランジスタ21aのゲートには、リセット信号RSTbが供給される。
pMOSトランジスタ24、25は、メモリセルMCに書き込み電圧VWRITEを印加する書き込みドライバである。nMOSトランジスタ22、23は、ビット線BLに基準電圧VSSを印加するドライバである。pMOSトランジスタ24、25及びnMOSトランジスタ22、23の構成は図7に示した構成と同様である。
図10は、“1”に初期化する場合のソース線ドライバの構成を示す回路図である。ソース線ドライバは、pMOSトランジスタ34、35、36、37、及びnMOSトランジスタ31a、32、33を有する。
nMOSトランジスタ31aは、メモリセルMCに初期化電圧を印加する初期化ドライバである。nMOSトランジスタ31aのドレインはソース線SLに接続される。nMOSトランジスタ31aのソースには、基準電圧VSSが供給される。nMOSトランジスタ31aのゲートには、リセット信号RSTが供給される。
pMOSトランジスタ34、35は、メモリセルMCに書き込み電圧VWRITEを印加する書き込みドライバである。nMOSトランジスタ32、33は、ソース線SLに基準電圧VSSを印加するドライバである。pMOSトランジスタ34、35及びnMOSトランジスタ32、33の構成は図8に示した構成と同様である。
pMOSトランジスタ36、37は、メモリセルMCに読み出し電圧VREADを印加する読み出しドライバであり、これらの構成は図8に示した構成と同様である。
[1−2]不揮発性メモリの動作
次に、第1実施形態の不揮発性メモリの動作を説明する。
次に、第1実施形態の不揮発性メモリの動作を説明する。
[1−2−1]リセット信号発生回路の動作
図4を用いて、リセット信号発生回路14の動作を説明する。
図4を用いて、リセット信号発生回路14の動作を説明する。
まず、電源投入時のリセット信号発生回路14の動作を述べる。図11は、電源投入時のリセット信号発生回路14の動作を示すタイミングチャートである。
電源が投入されると、抵抗Rの一端に電圧VDDCが供給される。これにより、図11に示すように、抵抗RとキャパシタC間のノードN1の電圧は徐々に上昇する。このとき、抵抗R及びキャパシタCで決まる時定数の分、ノードN1の電圧は立ち上がりが遅延する。ノードN1の電圧がバッファBFのしきい値より低いときは、バッファBFから出力される内部リセット信号RST_INTbが不定値からローレベル(以下、“L”とも記す)に設定される。その後、ノードN1の電圧がバッファBFのしきい値を超えると、内部リセット信号RST_INTbが“L”からハイレベル(以下、“H”とも記す)に設定される。
外部リセット信号RST_EXTbは電源投入前及び投入後とも“H”に維持されている。AND回路14bの第1入力端には、外部リセット信号RST_EXTbとして“H”が入力され、その第2入力端には内部リセット信号RST_INTbが入力される。これにより、AND回路14bの出力は内部リセット信号RST_INTbに追従したものとなる。すなわち、AND回路14bから出力されるリセット信号RSTbは、不定値から“L”になり、その後“H”に遷移する。このリセット信号RSTbが“L”の期間が、信号RSTbがアサートされる期間である。なお、信号RST_INTb及び信号RSTbの斜線で示した期間は不定であることを示す。
次に、外部からリセット信号RST_EXTbを受信した場合のリセット信号発生回路14の動作を述べる。図12は、外部リセット信号RST_EXTbを受信したときのリセット信号発生回路14の動作を示すタイミングチャートである。
図12に示すように、この場合、ノードN1は電圧VDDCとなっている。このため、内部リセット信号RST_INTbは“H”に設定されている。ここで、外部から入力されるリセット信号RST_EXTbがアサートされると、すなわち外部リセット信号RST_EXTbが“H”から“L”に遷移すると、AND回路14bの出力は外部リセット信号RST_EXTbに追従したものとなる。すなわち、AND回路14bから出力されるリセット信号RSTbは、“H”から“L”に遷移し、その後“H”に戻る。このリセット信号RSTbが“L”の期間が、信号RSTbがアサートされる期間である。
また、図13はリセット信号発生回路14の各信号状態を示す図である。外部リセット信号RST_EXTbが“L”のとき、リセット信号RSTbはアサートされる、すなわち“L”となる。また、外部リセット信号RST_EXTbが“H”で、かつ内部リセット信号RST_INTbが“L”のとき、リセット信号RSTbはアサートされる。すなわち、外部リセット信号RST_EXTbとして“L”が入力されたとき、または電源が投入されたとき、リセット信号RSTbにより初期化ドライバが駆動される。
[1−2−2]データ“0”に初期化する場合
次に、図7及び図8を用いて、メモリセルアレイ10のデータを“0”に初期化する場合の動作を説明する。図14は、図7及び図8に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
次に、図7及び図8を用いて、メモリセルアレイ10のデータを“0”に初期化する場合の動作を説明する。図14は、図7及び図8に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
図14に示すように、メモリセルMCをデータ“0”に初期化する場合、すなわちP状態にリセットする場合は、リセット信号RSTbが“L”となり、その他の信号BL_DW、BL_DL、SL_DW、SL_DR、SL_DLが不定である。
これにより、図7に示したビット線BLのドライバでは、nMOSトランジスタ21がオン状態となり、nMOSトランジスタ22及びpMOSトランジスタ24がオフ状態となる。これにより、ビット線BLに接続された書き込みドライバ、及びnMOSトランジスタ22、23を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのnMOSトランジスタ21は、ビット線BLに基準電圧VSSを供給する。
一方、図8に示したソース線SLのドライバでは、pMOSトランジスタ31がオン状態となり、pMOSトランジスタ34、36及びnMOSトランジスタ32がオフ状態となる。これにより、ソース線SLに接続された書き込みドライバ、読み出しドライバ、及びトランジスタ32、33を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのnMOSトランジスタ31は、ソース線SLに電圧VDDCを供給する。
また、ワード線ドライバ12は、リセット信号RSTbが“L”となることにより、電圧VWLをワード線WLに供給する。
これらにより、電圧VDDCがソース線SLとビット線BL間に印加され、メモリセルMCを初期化するための電流がソース線SLからメモリセルMCを介してビット線BLに流れる。この結果、メモリセルアレイ10内のメモリセルMCのデータが“0”に初期化される。
また、書き込みも読み出しも実行しない場合(NOP)、リセット信号RSTb、信号BL_DL、及び信号SL_DLが“H”となり、その他の信号BL_DW、SL_DW、SL_DRが“L”となる。
これにより、図7に示したビット線BLのドライバでは、nMOSトランジスタ22、23及びpMOSトランジスタ24がオン状態となり、nMOSトランジスタ21及びpMOSトランジスタ25がオフ状態となる。これにより、ビット線BLに接続された書き込みドライバ及び初期化ドライバは電圧の供給を遮断する。nMOSトランジスタ22、23を含むドライバは、ビット線BLに電圧VSSを供給する。
一方、図8に示したソース線SLのドライバでは、nMOSトランジスタ32、33及びpMOSトランジスタ34、36がオン状態となり、pMOSトランジスタ31、35、37がオフ状態となる。これにより、ソース線SLに接続された書き込みドライバ、読み出しドライバ、及び初期化ドライバは電圧の供給を遮断する。nMOSトランジスタ32、33を含むドライバは、ソース線SLに電圧VSSを供給する。
また、リセット信号RSTbが“H”となり、かつアドレスADDRによるAND回路15aからの出力により、いずれのワード線ドライバ12も駆動されない。
これらにより、ソース線SL及びビット線BLに共に電圧VSSが印加されるため、ソース線SLとビット線BL間に電圧は印加されない。よって、メモリセルMCに電流は流れない。
また、読み出し動作の場合、リセット信号RSTb、信号BL_DL、及び信号SL_DRが“H”となり、その他の信号BL_DW、SL_DW、SL_DLが“L”となる。
これにより、図7に示したビット線BLのドライバでは、nMOSトランジスタ22、23及びpMOSトランジスタ24がオン状態となり、nMOSトランジスタ21及びpMOSトランジスタ25がオフ状態となる。これにより、ビット線BLに接続された書き込みドライバ及び初期化ドライバは電圧の供給を遮断する。nMOSトランジスタ22、23を含むドライバは、ビット線BLに電圧VSSを供給する。
一方、図8に示したソース線SLのドライバでは、pMOSトランジスタ34、36、37及びnMOSトランジスタ32がオン状態となり、pMOSトランジスタ31、33、35がオフ状態となる。これにより、ソース線SLに接続された書き込みドライバ、初期化ドライバ、及びnMOSトランジスタ32、33を含むドライバは電圧の供給を遮断する。読み出しドライバは、ソース線SLに電圧VREADを供給する。
また、リセット信号RSTbが“H”となり、かつアドレスADDRによるAND回路15aからの出力により、選択されたワード線にワード線ドライバ12から電圧VWLが供給される。
これらにより、電圧VREADがソース線SLとビット線BL間に印加され、メモリセルMCからデータを読み出すための読み出し電流がソース線SLからメモリセルMCを介してビット線BLに流れる。センスアンプ13は読み出し電流に基づいて、メモリセルアレイ10内の読み出し対象のメモリセルMCのデータを読み出す。
また、メモリセルMCをデータ“0”に書き込む場合、すなわちP状態に書き込む場合は、リセット信号RSTb、信号BL_DL、及び信号SL_DWが“H”となり、その他の信号BL_DW、SL_DR、SL_DLが“L”となる。
これにより、図7に示したビット線BLのドライバでは、nMOSトランジスタ22、23及びpMOSトランジスタ24がオン状態となり、nMOSトランジスタ21及びpMOSトランジスタ25がオフ状態となる。これにより、ビット線BLに接続された書き込みドライバ及び初期化ドライバは電圧の供給を遮断する。nMOSトランジスタ22、23を含むドライバは、ビット線BLに電圧VSSを供給する。
一方、図8に示したソース線SLのドライバでは、pMOSトランジスタ34、35、36及びnMOSトランジスタ32がオン状態となり、pMOSトランジスタ31、37及びnMOSトランジスタ33がオフ状態となる。これにより、ソース線SLに接続された読み出しドライバ、初期化ドライバ、及びnMOSトランジスタ32、33を含むドライバは電圧の供給を遮断する。書き込みドライバは、ソース線SLに電圧VWRITEを供給する。
また、リセット信号RSTbが“H”となり、かつアドレスADDRによるAND回路15aからの出力により、選択されたワード線にワード線ドライバ12から電圧VWLが供給される。
これらにより、電圧VWRITEがソース線SLとビット線BL間に印加され、メモリセルMCにデータ“0”を書き込むための書き込み電流がソース線SLからメモリセルMCを介してビット線BLに流れる。この結果、メモリセルアレイ10内の書き込み対象のメモリセルMCにデータ“0”が書き込まれる。
また、メモリセルMCをデータ“1”に書き込む場合、すなわちAP状態に書き込む場合は、リセット信号RSTb、信号BL_DW、及び信号SL_DLが“H”となり、その他の信号BL_DL、SL_DW、SL_DRが“L”となる。
これにより、図7に示したビット線BLのドライバでは、pMOSトランジスタ24、25及びnMOSトランジスタ22がオン状態となり、nMOSトランジスタ21、23がオフ状態となる。これにより、ビット線BLに接続された初期化ドライバ、及びnMOSトランジスタ22、23を含むドライバは電圧の供給を遮断する。書き込みドライバは、ビット線BLに電圧VWRITEを供給する。
一方、図8に示したソース線SLのドライバでは、nMOSトランジスタ32、33及びpMOSトランジスタ34、36がオン状態となり、pMOSトランジスタ31、35、37がオフ状態となる。これにより、ソース線SLに接続された書き込みドライバ、読み出しドライバ及び初期化ドライバは電圧の供給を遮断する。nMOSトランジスタ32、33を含むドライバは、ソース線SLに電圧VSSを供給する。
また、リセット信号RSTbが“H”となり、かつアドレスADDRによるAND回路15aからの出力により、選択されたワード線にワード線ドライバ12から電圧VWLが供給される。
これらにより、電圧VWRITEがビット線BLとソース線SL間に印加され、メモリセルMCにデータ“1”を書き込むための書き込み電流がビット線BLからメモリセルMCを介してソース線SLに流れる。この結果、メモリセルアレイ10内の書き込み対象のメモリセルMCにデータ“1”が書き込まれる。
[1−2−3]データ“1”に初期化する場合
図9及び図10を用いて、メモリセルアレイ10のデータを“1”に初期化する場合の動作を説明する。図15は、図9及び図10に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
図9及び図10を用いて、メモリセルアレイ10のデータを“1”に初期化する場合の動作を説明する。図15は、図9及び図10に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
図15に示すように、メモリセルMCをデータ“1”に初期化する場合、すなわちAP状態にリセットする場合は、リセット信号RSTbが“L”となり、その他の信号BL_DW、BL_DL、SL_DW、SL_DR、SL_DLが不定である。
これにより、図9に示したビット線BLのドライバでは、pMOSトランジスタ21aがオン状態となり、nMOSトランジスタ22及びpMOSトランジスタ24がオフ状態となる。これにより、ビット線BLに接続された書き込みドライバ、及びnMOSトランジスタ22、23を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのpMOSトランジスタ21aは、ビット線BLに電圧VDDCを供給する。
一方、図10に示したソース線SLのドライバでは、nMOSトランジスタ31aがオン状態となり、pMOSトランジスタ34、36及びnMOSトランジスタ32がオフ状態となる。これにより、ソース線SLに接続された書き込みドライバ、読み出しドライバ、及びnMOSトランジスタ32、33を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのnMOSトランジスタ31aは、ソース線SLに電圧VSSを供給する。
また、ワード線ドライバ12は、リセット信号RSTbが“L”となることにより、電圧VWLをワード線WLに供給する。
これらにより、電圧VDDCがビット線BLとソース線SL間に印加され、メモリセルMCを初期化するための電流がビット線BLからメモリセルMCを介してソース線SLに流れる。この結果、メモリセルアレイ10内のメモリセルMCのデータが“1”に初期化される。
また、書き込みも読み出しも実行しない場合(NOP)、読み出し動作の場合、及びデータ“0”および“1”に書き込む場合のドライバの動作は、前述したデータ“0”に初期化する場合の動作と同様である。
[1−3]第1実施形態の効果
第1実施形態では、電源が投入された場合に電圧VDDCの立ち上がりに応じて、あるいはコントローラから入力される外部リセット信号に応じて、リセット信号RSTbを発生し、このリセット信号を、電圧VDDCを供給電圧とする初期化ドライバ、及びワード線ドライバに供給する。リセット信号RSTbは電圧VDDCの立ち上がりに対して遅延して生成されるデジタル信号である。これにより、電源が投入された場合、あるいは外部リセット信号が入力された場合に、不揮発性メモリ100の動作を制御するファームウェアやプログラムなどに係わらず、メモリセルアレイを初期化するために電圧VDDCがメモリセルに印加される。この結果、メモリセルアレイ内のメモリセルが初期化される、すなわちメモリセルアレイ内のメモリセルに記憶されたデータがリセットされる。
第1実施形態では、電源が投入された場合に電圧VDDCの立ち上がりに応じて、あるいはコントローラから入力される外部リセット信号に応じて、リセット信号RSTbを発生し、このリセット信号を、電圧VDDCを供給電圧とする初期化ドライバ、及びワード線ドライバに供給する。リセット信号RSTbは電圧VDDCの立ち上がりに対して遅延して生成されるデジタル信号である。これにより、電源が投入された場合、あるいは外部リセット信号が入力された場合に、不揮発性メモリ100の動作を制御するファームウェアやプログラムなどに係わらず、メモリセルアレイを初期化するために電圧VDDCがメモリセルに印加される。この結果、メモリセルアレイ内のメモリセルが初期化される、すなわちメモリセルアレイ内のメモリセルに記憶されたデータがリセットされる。
以下に、第1実施形態の効果について詳述する。通常、メモリセルアレイ内のデータを初期化するには、外部のコントローラからのリセット信号等をトリガとして、ドライバから書き込み電圧を印加し、メモリセルアレイ内の全てのメモリセルのデータを“0”あるいは“1”に書き換える。しかし、不正なプログラムなどにより、意図しない制御入力や電圧設定などがなされた場合には、初期化動作が行われない場合が考えられる。
そこで、第1実施形態では、電源投入時における電圧VDDCの電位上昇の検出あるいはコントローラからの外部リセット信号の受信により、リセット信号RSTbを不揮発性メモリ内部で生成し、このリセット信号をトリガとしてメモリセルアレイの初期化動作を実行する。
さらに、電圧VDDCを印加するための初期化ドライバを備え、初期化動作時に書き込み電圧に換えて電圧VDDCをメモリセルに印加する。電圧VDDCは、読み出しアクセスに用いられる電源ドメイン、具体的にはセンスアンプを駆動する電源である。この電圧VDDCは、通常、メモリセルの書き込みのためにビット線及びソース線ドライバからの供給電圧として使用されることはない。しかし、電圧VDDCは、メモリセルに保存されているデータを読み出すためにセンスアンプの駆動に利用され、読み出し動作を行う際には必ず供給される電源である。このため、電圧VDDCは不正に操作される可能性が低く、本実施形態の初期化動作に用いることは有効である。
また、本実施形態におけるメモリセルの書き込み特性について説明する。図16は、書き込み時にメモリセルMCに印加した電圧VBSと印加時間tACとの関係を示す図である。図16からわかるように、書き込み電圧が高い場合は、短い印加時間で、すなわち短い書き込みパルスで書き込みがパスする。一方、書き込み電圧が低い場合でも、書き込みパルスを長くすれば書き込みがパスする。この特性を利用すれば、書き込み電圧VWRITEよりも低い電圧を用いてもメモリセルアレイを初期化(リセット)できる。このため、初期化動作時に書き込み電圧と異なる電源を用いることによる初期化不良などの問題は発生しない。
また、メモリセルに書き込みを行う際には、通常、高速な書き込み動作が必要であるため、書き込み電圧VWRITEには電圧VDDCよりも高い電圧が用いられる。本実施形態の初期化動作では高速性は要求されないため、電圧VDDCを印加する時間を長く設定することができる。すなわち、電圧VDDCを用いた初期化パルスを長く設定することができる。
以上により、第1実施形態によれば、外部コントローラなどが改造されていた場合でも、読み出し動作の前に電圧VDDCが立ち上がったときにリセット信号を確実に生成することができる。さらに、リセット信号によって駆動される初期化ドライバから書き込み(またはリセット)が可能な電圧VDDCを供給して、データの初期化を行うことができる。したがって、本実施形態では、コントローラなどの外部からのリセット信号入力に依存しない、不正なアクセスを防止可能なセキュリティ耐性の高い不揮発性メモリが実現できる。
[2]第2実施形態
第2実施形態では、ビット線及びソース線ドライバの電源に、読み出し電圧VREADを用いた例を説明する。電圧VREADは、電圧VDDCあるいは電圧VWRITEに比べて電圧が低いが、図16に示したように、電源VREADを初期化動作用の電圧として用いた場合でも、メモリセルアレイを初期化(リセット)することができる。以下に、前記第1実施形態と主に異なる点について述べる。
第2実施形態では、ビット線及びソース線ドライバの電源に、読み出し電圧VREADを用いた例を説明する。電圧VREADは、電圧VDDCあるいは電圧VWRITEに比べて電圧が低いが、図16に示したように、電源VREADを初期化動作用の電圧として用いた場合でも、メモリセルアレイを初期化(リセット)することができる。以下に、前記第1実施形態と主に異なる点について述べる。
[2−1]不揮発性メモリの構成
図17は、第2実施形態の不揮発性メモリ101の構成を示すブロック図である。図示するように、電圧VREADは、ビット線及びソース線ドライバ11に供給されると共に、リセット信号発生回路14に供給される。その他の構成は、前記第1実施形態と同様である。
図17は、第2実施形態の不揮発性メモリ101の構成を示すブロック図である。図示するように、電圧VREADは、ビット線及びソース線ドライバ11に供給されると共に、リセット信号発生回路14に供給される。その他の構成は、前記第1実施形態と同様である。
[2−1−1]リセット信号発生回路
図18は、リセット信号発生回路14の構成を示す回路図である。リセット信号発生回路14は、電圧検出回路14a及びAND回路14bを有する。抵抗Rの一端には電圧VREADが供給される。その他の構成は、第1実施形態のリセット信号発生回路の構成と同様である。なおここでは、抵抗Rの一端に電圧VREADが供給されるとしたが、電源投入によって抵抗Rの一端に電圧VDDCが供給される構成としてもよい。
図18は、リセット信号発生回路14の構成を示す回路図である。リセット信号発生回路14は、電圧検出回路14a及びAND回路14bを有する。抵抗Rの一端には電圧VREADが供給される。その他の構成は、第1実施形態のリセット信号発生回路の構成と同様である。なおここでは、抵抗Rの一端に電圧VREADが供給されるとしたが、電源投入によって抵抗Rの一端に電圧VDDCが供給される構成としてもよい。
[2−1−2]ビット線及びソース線ドライバの一例(“0”に初期化する場合)
“0”に初期化する場合のビット線ドライバの構成は、図7に示した第1実施形態の構成と同様である。
“0”に初期化する場合のビット線ドライバの構成は、図7に示した第1実施形態の構成と同様である。
図19は、“0”に初期化する場合のソース線ドライバの構成を示す回路図である。ソース線ドライバは、pMOSトランジスタ34、35、38、nMOSトランジスタ32、33、及びAND回路39を有する。
pMOSトランジスタ38及びAND回路39は、メモリセルMCに読み出し電圧あるいは初期化電圧(ここでは電圧VREAD)を印加するドライバ(以下、初期化ドライバとも記す)である。pMOSトランジスタ38のドレインはソース線SLに接続される。pMOSトランジスタ38のソースには、電圧VREADが供給される。AND回路39の第1入力端にはリセット信号RSTが入力され、その第2入力端には信号SL_DRbが入力される。AND回路39の出力端は、pMOSトランジスタ38のゲートに接続される。
pMOSトランジスタ34、35及びnMOSトランジスタ32、33を含むドライバの構成は図8に示した第1実施形態の構成と同様である。
[2−1−3]ビット線及びソース線ドライバの他例(“1”に初期化する場合)
図20は、“1”に初期化する場合のビット線ドライバの構成を示す回路図である。ビット線ドライバは、nMOSトランジスタ22、23、及びpMOSトランジスタ21a、24、25を有する。pMOSトランジスタ21aのソースには、電圧VREADが供給される。その他の構成は、図9に示した第1実施形態の構成と同様である。
図20は、“1”に初期化する場合のビット線ドライバの構成を示す回路図である。ビット線ドライバは、nMOSトランジスタ22、23、及びpMOSトランジスタ21a、24、25を有する。pMOSトランジスタ21aのソースには、電圧VREADが供給される。その他の構成は、図9に示した第1実施形態の構成と同様である。
“1”に初期化する場合のソース線ドライバの構成は、図10に示した第1実施形態の構成と同様である。
[2−2]不揮発性メモリの動作
次に、第2実施形態の不揮発性メモリの動作を説明する。
次に、第2実施形態の不揮発性メモリの動作を説明する。
図18に示すリセット信号発生回路では、抵抗Rの一端に電圧VREADが供給される。その他の動作は、図4に示した第1実施形態と同様である。
[2−2−1]データ“0”に初期化する場合
図7及び図19を用いて、メモリセルアレイ10のデータを“0”に初期化する場合の動作を説明する。図21は、図7及び図19に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
図7及び図19を用いて、メモリセルアレイ10のデータを“0”に初期化する場合の動作を説明する。図21は、図7及び図19に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
図21に示すように、メモリセルMCをデータ“0”に初期化する場合、すなわちP状態にリセットする場合は、リセット信号RSTbが“L”となり、その他の信号BL_DW、BL_DL、SL_DW、SL_DR、及びSL_DLが不定である。
これにより、図7に示したビット線BLのドライバでは、nMOSトランジスタ21がオン状態となり、nMOSトランジスタ22及びpMOSトランジスタ24がオフ状態となる。これにより、ビット線BLに接続された書き込みドライバ、及びnMOSトランジスタ22、23を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのnMOSトランジスタ21は、ビット線BLに電圧VSSを供給する。
一方、図19に示したソース線SLのドライバでは、リセット信号RSTbが“L”であるため、SL_DRbの入力にかかわらず、AND回路39の出力は“L”となる。これにより、pMOSトランジスタ38がオン状態となり、pMOSトランジスタ34及びnMOSトランジスタ32がオフ状態となる。これにより、ソース線SLに接続された書き込みドライバ、及びnMOSトランジスタ32、33を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのnMOSトランジスタ38は、ソース線SLに電圧VREADを供給する。
これらにより、電圧VREADがソース線SLとビット線BL間に印加され、メモリセルMCを初期化するための電流がソース線SLからメモリセルMCを介してビット線BLに流れる。この結果、メモリセルアレイ10内のメモリセルMCのデータが“0”に初期化される。
また、読み出し動作の場合、リセット信号RSTb、信号BL_DL、及び信号SL_DRが“H”となり、その他の信号BL_DW、SL_DW、SL_DLが“L”となる。
これにより、図7に示したビット線BLのドライバでは、nMOSトランジスタ22、23及びpMOSトランジスタ24がオン状態となり、nMOSトランジスタ21及びpMOSトランジスタ25がオフ状態となる。これにより、ビット線BLに接続された書き込みドライバ及び初期化ドライバは電圧の供給を遮断する。nMOSトランジスタ22、23を含むドライバは、ビット線BLに電圧VSSを供給する。
一方、図19に示したソース線SLのドライバでは、SL_DRbが“L”であり、かつリセット信号RSTが“L”であるため、AND回路39の出力は“L”となる。これにより、pMOSトランジスタ38がオン状態となり、pMOSトランジスタ34及びnMOSトランジスタ32がオン状態となり、pMOSトランジスタ35及びnMOSトランジスタ33がオフ状態となる。これにより、ソース線SLに接続された書き込みドライバ、及びnMOSトランジスタ32、33を含むドライバは電圧の供給を遮断する。nMOSトランジスタ38を含むドライバは、ソース線SLに電圧VREADを供給する。
これらにより、電圧VREADがソース線SLとビット線BL間に印加され、メモリセルMCからデータを読み出すための読み出し電流がソース線SLからメモリセルMCを介してビット線BLに流れる。センスアンプ13は読み出し電流に基づいて、メモリセルアレイ10内の読み出し対象のメモリセルMCのデータを読み出す。
その他の動作は、図14に示した第1実施形態と同様である。
[2−2−2]データ“1”に初期化する場合
図20及び図10を用いて、メモリセルアレイ10のデータを“1”に初期化する場合の動作を説明する。図22は、図20及び図10に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
図20及び図10を用いて、メモリセルアレイ10のデータを“1”に初期化する場合の動作を説明する。図22は、図20及び図10に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
図22に示すように、メモリセルMCをデータ“1”に初期化する場合、すなわちAP状態にリセットする場合は、リセット信号RSTbが“L”となり、その他の信号BL_DW、BL_DL、SL_DW、SL_DR、SL_DLが不定である。
これにより、図20に示したビット線BLのドライバでは、pMOSトランジスタ21aがオン状態となり、nMOSトランジスタ22及びpMOSトランジスタ24がオフ状態となる。これにより、ビット線BLに接続された書き込みドライバ、及びnMOSトランジスタ22、23を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのpMOSトランジスタ21aは、ビット線BLに電圧VREADを供給する。
一方、図10に示したソース線SLのドライバでは、nMOSトランジスタ31aがオン状態となり、pMOSトランジスタ34、36及びnMOSトランジスタ32がオフ状態となる。これにより、ソース線SLに接続された書き込みドライバ、読み出しドライバ、及びnMOSトランジスタ32、33を含むドライバは電圧の供給を遮断する。初期化ドライバとしてのnMOSトランジスタ31aは、ソース線SLに電圧VSSを供給する。
これらにより、電圧VREADがビット線BLとソース線SL間に印加され、メモリセルMCを初期化するための電流がビット線BLからメモリセルMCを介してソース線SLに流れる。この結果、メモリセルアレイ10内のメモリセルMCのデータが“1”に初期化される。その他の動作は、図15に示した第1実施形態と同様である。
[2−3]第2実施形態の効果
第2実施形態では、電源が投入された場合に読み出し電圧VREADの立ち上がりに応じて、あるいはコントローラから入力される外部リセット信号に応じて、リセット信号RSTbを発生し、このリセット信号を、電圧VREADを供給電圧とする初期化ドライバ、及びワード線ドライバに供給する。これにより、電源が投入された場合、あるいは外部リセット信号が入力された場合に、不揮発性メモリ101の動作を制御するファームウェアやプログラムなどに係わらず、メモリセルアレイを初期化するために電圧VREADがメモリセルに印加される。この結果、メモリセルアレイ内のメモリセルが初期化される、すなわちメモリセルアレイ内のメモリセルに記憶されたデータがリセットされる。
第2実施形態では、電源が投入された場合に読み出し電圧VREADの立ち上がりに応じて、あるいはコントローラから入力される外部リセット信号に応じて、リセット信号RSTbを発生し、このリセット信号を、電圧VREADを供給電圧とする初期化ドライバ、及びワード線ドライバに供給する。これにより、電源が投入された場合、あるいは外部リセット信号が入力された場合に、不揮発性メモリ101の動作を制御するファームウェアやプログラムなどに係わらず、メモリセルアレイを初期化するために電圧VREADがメモリセルに印加される。この結果、メモリセルアレイ内のメモリセルが初期化される、すなわちメモリセルアレイ内のメモリセルに記憶されたデータがリセットされる。
以下に、第2実施形態の効果について詳述する。第2実施形態では、電源投入時における読み出し電圧VREADの電位上昇の検出あるいはコントローラからの外部リセット信号の受信により、リセット信号RSTbを不揮発性メモリ内部で生成し、このリセット信号をトリガとしてメモリセルアレイの初期化動作を実行する。
さらに、読み出し電圧VREADを印加するための初期化ドライバを備え、初期化動作時に書き込み電圧に換えて電圧VREADをメモリセルに印加する。読み出し電圧VREADは、通常、メモリセルの書き込み(またはリセット)のために、ビット線及びソース線ドライバからの供給電圧として使用されることはない。しかし、電圧VREADは、メモリセルに保存されているデータを読み出すためにビット線BLまたはソース線SLに供給され、読み出し動作を行う際には必ず供給される電源である。このため、読み出し電圧VREADは不正に操作される可能性が低く、本実施形態の初期化動作に用いることは有効である。
以上により第2実施形態によれば、外部コントローラなどが改造されていた場合でも、読み出し動作の前に、読み出し電圧VREADが立ち上がったときにリセット信号を確実に生成することができる。さらに、リセット信号によって駆動される初期化ドライバから書き込み(またはリセット)が可能な電圧VREADを供給して、データの初期化を行うことができる。したがって、本実施形態では、コントローラなどの外部からのリセット信号入力に依存しない、不正なアクセスを防止可能なセキュリティ耐性の高い不揮発性メモリが実現できる。その他の効果は第1実施形態と同様である。
[3]第3実施形態
第3実施形態では、ビット線及びソース線ドライバの電源に、入出力用電圧VDDQを用いた例を説明する。電圧VDDQは、電圧VWRITEに比べて電圧が低い場合もあるが、図16に示したように、電圧VDDQを初期化動作用の電圧として用いた場合でも、メモリセルアレイを初期化することができる。以下に、前記第1実施形態と主に異なる点について述べる。
第3実施形態では、ビット線及びソース線ドライバの電源に、入出力用電圧VDDQを用いた例を説明する。電圧VDDQは、電圧VWRITEに比べて電圧が低い場合もあるが、図16に示したように、電圧VDDQを初期化動作用の電圧として用いた場合でも、メモリセルアレイを初期化することができる。以下に、前記第1実施形態と主に異なる点について述べる。
[3−1]不揮発性メモリの構成
図23は、第3実施形態の不揮発性メモリ102の構成を示すブロック図である。図示するように、電圧VDDQは、ビット線及びソース線ドライバ11に供給されると共に、リセット信号発生回路14に供給される。その他の構成は、前記第1実施形態と同様である。
図23は、第3実施形態の不揮発性メモリ102の構成を示すブロック図である。図示するように、電圧VDDQは、ビット線及びソース線ドライバ11に供給されると共に、リセット信号発生回路14に供給される。その他の構成は、前記第1実施形態と同様である。
[3−1−1]リセット信号発生回路
図24は、リセット信号発生回路14の構成を示す回路図である。リセット信号発生回路14は、電圧検出回路14a及びAND回路14bを有する。抵抗Rの一端には電圧VDDQが供給される。その他の構成は、第1実施形態のリセット信号発生回路の構成と同様である。なおここでは、抵抗Rの一端に電圧VDDQが供給されるとしたが、電源投入によって抵抗Rの一端に電圧VDDCが供給される構成としてもよい。
図24は、リセット信号発生回路14の構成を示す回路図である。リセット信号発生回路14は、電圧検出回路14a及びAND回路14bを有する。抵抗Rの一端には電圧VDDQが供給される。その他の構成は、第1実施形態のリセット信号発生回路の構成と同様である。なおここでは、抵抗Rの一端に電圧VDDQが供給されるとしたが、電源投入によって抵抗Rの一端に電圧VDDCが供給される構成としてもよい。
[3−1−2]ビット線及びソース線ドライバの一例(“0”に初期化する場合)
“0”に初期化する場合のビット線ドライバの構成は、図7に示した第1実施形態の構成と同様である。
“0”に初期化する場合のビット線ドライバの構成は、図7に示した第1実施形態の構成と同様である。
図25は、“0”に初期化する場合のソース線ドライバの構成を示す回路図である。ソース線ドライバは、pMOSトランジスタ31、34、35、36、37、及びnMOSトランジスタ32、33を有する。pMOSトランジスタ31のソースには電圧VDDQが供給される。その他の構成は、図8に示した第1実施形態の構成と同様である。
[3−1−3]ビット線及びソース線ドライバの他例(“1”に初期化する場合)
図26は、“1”に初期化する場合のビット線ドライバの構成を示す回路図である。ビット線ドライバは、nMOSトランジスタ22、23、及びpMOSトランジスタ21a、24、25を有する。pMOSトランジスタ21aのソースには、電圧VDDQが供給される。その他の構成は、図9に示した第1実施形態の構成と同様である。
図26は、“1”に初期化する場合のビット線ドライバの構成を示す回路図である。ビット線ドライバは、nMOSトランジスタ22、23、及びpMOSトランジスタ21a、24、25を有する。pMOSトランジスタ21aのソースには、電圧VDDQが供給される。その他の構成は、図9に示した第1実施形態の構成と同様である。
“1”に初期化する場合のソース線ドライバの構成は、図10に示した第1実施形態の構成と同様である。
[3−2]不揮発性メモリの動作
次に、第3実施形態の不揮発性メモリの動作を説明する。
次に、第3実施形態の不揮発性メモリの動作を説明する。
図24に示すリセット信号発生回路では、抵抗Rの一端に電圧VDDQが供給される。その他の動作は、図4に示した第1実施形態と同様である。
[3−2−1]データ“0”に初期化する場合
図7及び図25を用いて、メモリセルアレイ10のデータを“0”に初期化する場合の動作を説明する。図27は、図7及び図25に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
図7及び図25を用いて、メモリセルアレイ10のデータを“0”に初期化する場合の動作を説明する。図27は、図7及び図25に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
図27に示すように、メモリセルMCをデータ“0”に初期化する場合、すなわちP状態にリセットする場合は、リセット信号RSTbが“L”となり、その他の信号BL_DW、BL_DL、SL_DW、SL_DR、及びSL_DLが不定である。
これにより、図7に示したビット線BLのドライバでは、初期化ドライバとしてのnMOSトランジスタ21が、ビット線BLに電圧VSSを供給する。一方、図25に示したソース線SLのドライバでは、初期化ドライバとしてのnMOSトランジスタ31が、ソース線SLに電圧VDDQを供給する。その他の動作は、図7及び図8に示した第1実施形態と同様である。
これらにより、電圧VDDQがソース線SLとビット線BL間に印加され、メモリセルMCを初期化するための電流がソース線SLからメモリセルMCを介してビット線BLに流れる。この結果、メモリセルアレイ10内のメモリセルMCのデータが“0”に初期化される。その他の動作は、図14に示した第1実施形態と同様である。
[3−2−2]データ“1”に初期化する場合
図26及び図10を用いて、メモリセルアレイ10のデータを“1”に初期化する場合の動作を説明する。図28は、図26及び図10に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
図26及び図10を用いて、メモリセルアレイ10のデータを“1”に初期化する場合の動作を説明する。図28は、図26及び図10に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
図28に示すように、メモリセルMCをデータ“1”に初期化する場合、すなわちAP状態にリセットする場合は、リセット信号RSTbが“L”となり、その他の信号BL_DW、BL_DL、SL_DW、SL_DR、SL_DLが不定である。
これにより、図26に示したビット線BLのドライバでは、初期化ドライバとしてのpMOSトランジスタ21aが、ビット線BLに電圧VDDQを供給する。一方、図10に示したソース線SLのドライバでは、初期化ドライバとしてのnMOSトランジスタ31aが、ソース線SLに電圧VSSを供給する。その他の動作は、図9及び図10に示した第1実施形態と同様である。
これらにより、電圧VDDQがビット線BLとソース線SL間に印加され、メモリセルMCを初期化するための電流がビット線BLからメモリセルMCを介してソース線SLに流れる。この結果、メモリセルアレイ10内のメモリセルMCのデータが“1”に初期化される。その他の動作は、図15に示した第1実施形態と同様である。
[3−3]第3実施形態の効果
第3実施形態では、電源が投入された場合に入出力用電圧VDDQの立ち上がりに応じて、あるいはコントローラから入力される外部リセット信号に応じて、リセット信号RSTbを発生し、このリセット信号を、電圧VDDQを供給電圧とする初期化ドライバ、及びワード線ドライバに供給する。これにより、電源が投入された場合、あるいは外部リセット信号が入力された場合に、不揮発性メモリ102の動作を制御するファームウェアやプログラムなどに係わらず、メモリセルアレイを初期化するために電圧VDDQがメモリセルに印加される。この結果、メモリセルアレイ内のメモリセルが初期化される、すなわちメモリセルアレイ内のメモリセルに記憶されたデータがリセットされる。
第3実施形態では、電源が投入された場合に入出力用電圧VDDQの立ち上がりに応じて、あるいはコントローラから入力される外部リセット信号に応じて、リセット信号RSTbを発生し、このリセット信号を、電圧VDDQを供給電圧とする初期化ドライバ、及びワード線ドライバに供給する。これにより、電源が投入された場合、あるいは外部リセット信号が入力された場合に、不揮発性メモリ102の動作を制御するファームウェアやプログラムなどに係わらず、メモリセルアレイを初期化するために電圧VDDQがメモリセルに印加される。この結果、メモリセルアレイ内のメモリセルが初期化される、すなわちメモリセルアレイ内のメモリセルに記憶されたデータがリセットされる。
以下に、第3実施形態の効果について詳述する。第3実施形態では、電源投入時における電圧VDDQの電位上昇の検出あるいはコントローラからの外部リセット信号の受信により、リセット信号RSTbを不揮発性メモリ内部で生成し、このリセット信号をトリガとしてメモリセルアレイの初期化動作を実行する。
さらに、入出力用電圧VDDQを印加するための初期化ドライバを備え、初期化動作時に書き込み電圧に換えて電圧VDDQをメモリセルに印加する。電圧VDDQは、通常、メモリセルの書き込み(またはリセット)のために、ビット線及びソース線ドライバからの供給電圧として使用されることはない。しかし、電圧VDDQは、メモリセルに保存されているデータを不揮発性メモリ102外へ出力するために入出力回路に供給され、読み出し動作を行う際には必ず供給される電源である。このため、電圧VDDQは不正に操作される可能性が低く、本実施形態の初期化動作に用いることは有効である。
以上により第3実施形態によれば、外部コントローラなどが改造されていた場合でも、読み出し動作の前に、入出力用電圧VDDQが立ち上がったときにリセット信号を確実に生成することができる。さらに、リセット信号によって駆動される初期化ドライバから書き込み(またはリセット)が可能な電圧VDDQを供給して、データの初期化を行うことができる。したがって、本実施形態では、コントローラなどの外部からのリセット信号入力に依存しない、不正なアクセスを防止可能なセキュリティ耐性の高い不揮発性メモリが実現できる。その他の効果は第1実施形態と同様である。
[4]第4実施形態
第4実施形態では、ビット線及びソース線ドライバの電源に、ワード線駆動用電圧VWLを用いた例を説明する。電圧VWLは、電圧VWRITEに比べて電圧が低い場合もあるが、図16に示したように、電圧VWLを初期化動作用の電圧として用いた場合でも、メモリセルアレイを初期化することができる。以下に、前記第1実施形態と主に異なる点について述べる。
第4実施形態では、ビット線及びソース線ドライバの電源に、ワード線駆動用電圧VWLを用いた例を説明する。電圧VWLは、電圧VWRITEに比べて電圧が低い場合もあるが、図16に示したように、電圧VWLを初期化動作用の電圧として用いた場合でも、メモリセルアレイを初期化することができる。以下に、前記第1実施形態と主に異なる点について述べる。
[4−1]不揮発性メモリの構成
図29は、第4実施形態の不揮発性メモリ103の構成を示すブロック図である。図示するように、電圧VWLは、ビット線及びソース線ドライバ11に供給されると共に、リセット信号発生回路14に供給される。その他の構成は、前記第1実施形態と同様である。
図29は、第4実施形態の不揮発性メモリ103の構成を示すブロック図である。図示するように、電圧VWLは、ビット線及びソース線ドライバ11に供給されると共に、リセット信号発生回路14に供給される。その他の構成は、前記第1実施形態と同様である。
[4−1−1]リセット信号発生回路
図30は、リセット信号発生回路14の構成を示す回路図である。リセット信号発生回路14は、電圧検出回路14a及びAND回路14bを有する。抵抗Rの一端には電圧VWLが供給される。その他の構成は、第1実施形態のリセット信号発生回路の構成と同様である。なおここでは、抵抗Rの一端に電圧VWLが供給されるとしたが、電源投入によって抵抗Rの一端に電圧VDDCが供給される構成としてもよい。
図30は、リセット信号発生回路14の構成を示す回路図である。リセット信号発生回路14は、電圧検出回路14a及びAND回路14bを有する。抵抗Rの一端には電圧VWLが供給される。その他の構成は、第1実施形態のリセット信号発生回路の構成と同様である。なおここでは、抵抗Rの一端に電圧VWLが供給されるとしたが、電源投入によって抵抗Rの一端に電圧VDDCが供給される構成としてもよい。
[4−1−2]ビット線及びソース線ドライバの一例(“0”に初期化する場合)
“0”に初期化する場合のビット線ドライバの構成は、図7に示した第1実施形態の構成と同様である。
“0”に初期化する場合のビット線ドライバの構成は、図7に示した第1実施形態の構成と同様である。
図31は、“0”に初期化する場合のソース線ドライバの構成を示す回路図である。ソース線ドライバは、pMOSトランジスタ31、34、35、36、37、nMOSトランジスタ32、33を有する。pMOSトランジスタ31のソースには電圧VWLが供給される。その他の構成は、図8に示した第1実施形態の構成と同様である。
[4−1−3]ビット線及びソース線ドライバの他例(“1”に初期化する場合)
図32は、“1”に初期化する場合のビット線ドライバの構成を示す回路図である。ビット線ドライバは、nMOSトランジスタ22、23、及びpMOSトランジスタ21a、24、25を有する。pMOSトランジスタ21aのソースには、電圧VWLが供給される。その他の構成は、図9に示した第1実施形態の構成と同様である。
図32は、“1”に初期化する場合のビット線ドライバの構成を示す回路図である。ビット線ドライバは、nMOSトランジスタ22、23、及びpMOSトランジスタ21a、24、25を有する。pMOSトランジスタ21aのソースには、電圧VWLが供給される。その他の構成は、図9に示した第1実施形態の構成と同様である。
“1”に初期化する場合のソース線ドライバの構成は、図10に示した第1実施形態の構成と同様である。
[4−2]不揮発性メモリの動作
次に、第4実施形態の不揮発性メモリの動作を説明する。
次に、第4実施形態の不揮発性メモリの動作を説明する。
図30に示すリセット信号発生回路では、抵抗Rの一端に電圧VWLが供給される。その他の動作は、図4に示した第1実施形態と同様である。
[4−2−1]データ“0”に初期化する場合
図7及び図31を用いて、メモリセルアレイ10のデータを“0”に初期化する場合の動作を説明する。図33は、図7及び図31に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
図7及び図31を用いて、メモリセルアレイ10のデータを“0”に初期化する場合の動作を説明する。図33は、図7及び図31に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
図33に示すように、メモリセルMCをデータ“0”に初期化する場合、すなわちP状態にリセットする場合は、リセット信号RSTbが“L”となり、その他の信号BL_DW、BL_DL、SL_DW、SL_DR、及びSL_DLが不定である。
これにより、図7に示したビット線BLのドライバでは、初期化ドライバとしてのnMOSトランジスタ21が、ビット線BLに電圧VSSを供給する。一方、図31に示したソース線SLのドライバでは、初期化ドライバとしてのnMOSトランジスタ31が、ソース線SLに電圧VWLを供給する。その他の動作は、図7及び図8に示した第1実施形態と同様である。
これらにより、電圧VWLがソース線SLとビット線BL間に印加され、メモリセルMCを初期化するための電流がソース線SLからメモリセルMCを介してビット線BLに流れる。この結果、メモリセルアレイ10内のメモリセルMCのデータが“0”に初期化される。その他の動作は、図14に示した第1実施形態と同様である。
[4−2−2]データ“1”に初期化する場合
図32及び図10を用いて、メモリセルアレイ10のデータを“1”に初期化する場合の動作を説明する。図34は、図32及び図10に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
図32及び図10を用いて、メモリセルアレイ10のデータを“1”に初期化する場合の動作を説明する。図34は、図32及び図10に示したドライバを備えた不揮発性メモリの動作時の各信号状態を示す図である。
図34に示すように、メモリセルMCをデータ“1”に初期化する場合、すなわちAP状態にリセットする場合は、リセット信号RSTbが“L”となり、その他の信号BL_DW、BL_DL、SL_DW、SL_DR、SL_DLが不定である。
これにより、図32に示したビット線BLのドライバでは、初期化ドライバとしてのpMOSトランジスタ21aが、ビット線BLに電圧VWLを供給する。一方、図10に示したソース線SLのドライバでは、初期化ドライバとしてのnMOSトランジスタ31aが、ソース線SLに電圧VSSを供給する。その他の動作は、図9及び図10に示した第1実施形態と同様である。
これらにより、電圧VWLがビット線BLとソース線SL間に印加され、メモリセルMCを初期化するための電流がビット線BLからメモリセルMCを介してソース線SLに流れる。この結果、メモリセルアレイ10内のメモリセルMCのデータが“1”に初期化される。その他の動作は、図15に示した第1実施形態と同様である。
[4−3]第4実施形態の効果
第4実施形態では、電源が投入された場合にワード線駆動用電圧VWLの立ち上がりに応じて、あるいはコントローラから入力される外部リセット信号に応じて、リセット信号RSTbを発生し、このリセット信号を、電圧VWLを供給電圧とする初期化ドライバ、及びワード線ドライバに供給する。これにより、電源が投入された場合、あるいは外部リセット信号が入力された場合に、不揮発性メモリ103の動作を制御するファームウェアやプログラムなどに係わらず、メモリセルアレイを初期化するために電圧VWLがメモリセルに印加される。この結果、メモリセルアレイ内のメモリセルが初期化される、すなわちメモリセルアレイ内のメモリセルに記憶されたデータがリセットされる。
第4実施形態では、電源が投入された場合にワード線駆動用電圧VWLの立ち上がりに応じて、あるいはコントローラから入力される外部リセット信号に応じて、リセット信号RSTbを発生し、このリセット信号を、電圧VWLを供給電圧とする初期化ドライバ、及びワード線ドライバに供給する。これにより、電源が投入された場合、あるいは外部リセット信号が入力された場合に、不揮発性メモリ103の動作を制御するファームウェアやプログラムなどに係わらず、メモリセルアレイを初期化するために電圧VWLがメモリセルに印加される。この結果、メモリセルアレイ内のメモリセルが初期化される、すなわちメモリセルアレイ内のメモリセルに記憶されたデータがリセットされる。
以下に、第4実施形態の効果について詳述する。第4実施形態では、電源投入時におけるワード線駆動用電圧VWLの電位上昇の検出あるいはコントローラからの外部リセット信号の受信により、リセット信号RSTbを不揮発性メモリ内部で生成し、このリセット信号をトリガとしてメモリセルアレイの初期化動作を実行する。
さらに、ワード線駆動用電圧VWLを印加するための初期化ドライバを備え、初期化動作時に書き込み電圧に換えて電圧VWLをメモリセルに印加する。電圧VWLは、通常、メモリセルの書き込み(またはリセット)のために、ビット線及びソース線ドライバからの供給電圧として使用されることはない。しかし、ワード線駆動用電圧VWLは、メモリセルのアドレスによる選択、すなわちワード線の選択に使用され、読み出し動作を行う際には必ず供給される電源である。このため、電圧VWLは不正に操作される可能性が低く、本実施形態の初期化動作に用いることは有効である。
以上により第4実施形態によれば、外部コントローラなどが改造されていた場合でも、読み出し動作の前に、ワード線駆動用電圧VWLが立ち上がったときにリセット信号を確実に生成することができる。さらに、リセット信号によって駆動される初期化ドライバから書き込み(またはリセット)が可能な電圧VWLを供給して、データの初期化を行うことができる。したがって、本実施形態では、コントローラなどの外部からのリセット信号入力に依存しない、不正なアクセスを防止可能なセキュリティ耐性の高い不揮発性メモリが実現できる。その他の効果は第1実施形態と同様である。
[5]その他変形例等
なお、前述した各実施形態では、不揮発性メモリとして、磁気抵抗効果素子を用いたMRAMを例に挙げて説明したが、これに限定されるものではなく、様々な種類の不揮発性メモリに適用可能である。MRAMと同種の抵抗変化メモリ、例えば、ReRAM(Resistive Random Access Memory)、PCRAM(Phase-Change Random Access Memory)などにも適用可能である。また、例えば、CPUやプロセッサのキャッシュメモリあるいは作業用メモリとして用いられた不揮発性メモリに有効な技術である。
なお、前述した各実施形態では、不揮発性メモリとして、磁気抵抗効果素子を用いたMRAMを例に挙げて説明したが、これに限定されるものではなく、様々な種類の不揮発性メモリに適用可能である。MRAMと同種の抵抗変化メモリ、例えば、ReRAM(Resistive Random Access Memory)、PCRAM(Phase-Change Random Access Memory)などにも適用可能である。また、例えば、CPUやプロセッサのキャッシュメモリあるいは作業用メモリとして用いられた不揮発性メモリに有効な技術である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…プロセッサ、2…メインメモリ、3…メモリコントローラ、4…ストレージメモリ、5…ROM、6…セキュリティモジュール、7…通信インタフェース、8…コア、3a…キャッシュコントローラ、2a…キャッシュメモリ、
10…メモリセルアレイ、11…ビット線及びソース線ドライバ、12…ワード線ドライバ、13…センスアンプ、14…リセット信号発生回路、15…入出力回路(I/O)、14a…電圧検出回路、14b,15a…論理積回路(AND回路)、21…選択トランジスタ、100,101,102,103…不揮発性メモリ、200…コントローラ、300…電源回路、ME…磁気抵抗効果素子、FL…記憶層、ML…中間層、RL…参照層。
10…メモリセルアレイ、11…ビット線及びソース線ドライバ、12…ワード線ドライバ、13…センスアンプ、14…リセット信号発生回路、15…入出力回路(I/O)、14a…電圧検出回路、14b,15a…論理積回路(AND回路)、21…選択トランジスタ、100,101,102,103…不揮発性メモリ、200…コントローラ、300…電源回路、ME…磁気抵抗効果素子、FL…記憶層、ML…中間層、RL…参照層。
Claims (13)
- 不揮発性のメモリセルと、
書き込み動作時に書き込み信号により第1電圧を前記メモリセルに印加する第1ドライバと、
電源投入時の電圧供給あるいは第1リセット信号の受信の少なくともいずれか1つにより、第2リセット信号を出力する信号発生回路と、
前記第2リセット信号により第2電圧を前記メモリセルに印加する第2ドライバと、
を具備する不揮発性メモリ。 - 読み出し動作時に前記メモリセルに流れる電流に基づいてデータを読み出すセンスアンプをさらに具備し、
前記第2電圧は、前記センスアンプを駆動する電圧である請求項1に記載の不揮発性メモリ。 - 前記第2電圧は、読み出し動作時に前記メモリセルに印加される電圧である請求項1に記載の不揮発性メモリ。
- データを入出力する入出力回路をさらに具備し、
前記第2電圧は、前記入出力回路に供給される電圧である請求項1に記載の不揮発性メモリ。 - 前記メモリセルは、前記書き込み動作時に前記メモリセルへの電流供給を制御するトランジスタを有し、
前記トランジスタのゲートに接続されたワード線をさらに備え、
前記第2電圧は、前記書き込み動作時に前記ワード線に供給される電圧である請求項1に記載の不揮発性メモリ。 - 前記第2ドライバは、読み出し動作時に読み出し信号により前記第2電圧を前記メモリセルに印加する請求項1に記載の不揮発性メモリ。
- 前記第2電圧は、前記第1電圧より電圧が低く、印加期間が長い請求項1乃至6のいずれかに記載の不揮発性メモリ。
- 前記メモリセルの第1端に接続された第1配線と、
前記メモリセルの第2端に接続された第2配線と、
前記第2リセット信号により第3電圧を前記第2配線に供給する第3ドライバとをさらに具備し、
前記第2ドライバが前記メモリセルに前記第2電圧を印加する際、前記第2ドライバは前記第2電圧を前記第1配線に供給し、前記第3ドライバは前記第3電圧を前記第2配線に供給する請求項1乃至7のいずれかに記載の不揮発性メモリ。 - 前記第2ドライバは、ソースあるいはドレインのいずれかが前記第1配線に接続され、ゲートに前記第2リセット信号が供給される第1トランジスタを有し、
前記第3ドライバは、ソースあるいはドレインのいずれかが前記第2配線に接続され、ゲートに前記第2リセット信号が供給される第2トランジスタを有する請求項8に記載の不揮発性メモリ。 - 読み出し動作時に読み出し信号により第4電圧を前記メモリセルに印加する第4ドライバをさらに具備する請求項1乃至9のいずれかに記載の不揮発性メモリ。
- 前記メモリセルを複数有し、
前記第2電圧を前記複数のメモリセルに印加することにより、前記複数のメモリセルに記憶されたデータをリセットする請求項1乃至10のいずれかに記載の不揮発性メモリ。 - 前記不揮発性メモリはMRAM(Magnetoresistive Random Access Memory)を含む請求項1乃至11のいずれかに記載の不揮発性メモリ。
- プロセッサのキャッシュメモリあるいはメインメモリのいずれかとして用いられる請求項1乃至12のいずれかに記載の不揮発性メモリ。
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CN111724846A (zh) * | 2019-03-22 | 2020-09-29 | 铠侠股份有限公司 | 存储器件 |
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2017
- 2017-03-22 JP JP2017056061A patent/JP2018160293A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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CN111724846A (zh) * | 2019-03-22 | 2020-09-29 | 铠侠股份有限公司 | 存储器件 |
CN111724846B (zh) * | 2019-03-22 | 2023-10-27 | 铠侠股份有限公司 | 存储器件 |
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