JP6771410B2 - 支持体、および半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims description 98
- 230000001681 protective effect Effects 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 9
- 239000011347 resin Substances 0.000 claims description 7
- 229920005989 resin Polymers 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005755 formation reaction Methods 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000011295 pitch Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000003754 machining Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
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- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Constituent Portions Of Griding Lathes, Driving, Sensing And Control (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
例えば、システムLSI(Large Scale Integrated circuit:大規模集積回路)、DRAM(Dynamic Random Access Memory)、NAND/NOR型フラッシュメモリ、MRAM(Magneto resistive Random Access Memory:磁気抵抗ランダムアクセスメモリ)、およびFeRAM(Ferroelectric Random Access Memory:強誘電体RAM)などにおいては、多層チップ化や薄型パッケージ化を目的として、基板の裏面側(半導体素子が設けられた面とは反対側の面側)を加工する場合がある。
基板の裏面を加工する場合には、基板の表面(半導体素子が設けられた面)と加工装置(例えば、研削装置)のステージとが対峙するようにして、基板がステージ上に載置される。
そこで、基板の表面に要素を追加することなく、基板の裏面を加工する際に発生する応力集中を緩和させることができる技術の開発が望まれていた。
この支持体は、それぞれが前記複数の第1の領域と対峙する複数の第2の領域を有する基部と、前記複数の第2の領域のそれぞれに設けられ、前記第1の領域と前記第2の領域とを対峙させた際に、前記第1の領域の前記第1の凸部が設けられていない部分に、前記保護テープを介して接触する第2の凸部と、を備えている。
図1は、本実施の形態に係る支持体1を例示するための模式斜視図である。
図2(a)は、領域10(第2の領域の一例に相当する)の模式平面図である。
図2(b)は、領域10の模式断面図である。
図1、図2(a)、(b)に示すように、支持体1には、基部11および凸部12(第2の凸部の一例に相当する)が設けられている。
すなわち、支持体1は、半導体素子と凸部103(第1の凸部の一例に相当する)とが設けられた領域102を複数有する基板100を支持する。支持体1は、それぞれが複数の領域102と対峙する複数の領域10を有する基部11と、複数の領域10のそれぞれに設けられた凸部12と、を備えている。
なお、複数の領域10の数や配置などは例示をしたものに限定されるわけではなく、載置される基板100に設けられた複数の領域102の数や配置などに応じて適宜変更することができる。
基部11の材料や厚みには特に限定はないが、軽量且つある程度の剛性を有する基部11とすることが好ましい。
基部11の厚みは、例えば、0.5mm以上、1mm以下とすることができる。
そのため、1つの領域10における凸部12の頂面12aの総面積は、0.12mm2以上とすることが好ましい。例えば、1つの領域10に凸部12が4つ設けられる場合には、1つの凸部12の頂面12aの面積は、0.03mm2以上とすることが好ましい。この場合、凸部12が円柱の場合には、1つの凸部12の直径寸法が、0.2mm以上となるようにすればよい。なお、後述する図3(d)に示すように、1つの領域10に1つの凸部12が設けられる場合には、凸部12の頂面12aの面積が0.12mm2以上となるようにすればよい。
複数の凸部12は基部11と一体に形成することもできるし、基部11の主面11aに複数の凸部12を設けることもできる。例えば、切削加工により、複数の凸部12と基部11とを一体に形成することができる。また、シリコン、アルミニウム、樹脂、ガラスなどを用いた基部11の主面11aに樹脂をコーティングし、これをパターニングして複数の凸部12を形成することができる。
図3(a)に示すように、複数の凸部12bの平面形状は多角形とすることができる。図3(a)においては、複数の凸部12bの平面形状は四角形としている。複数の凸部12bは、等ピッチでマトリクス状に配置することができる。複数の凸部12bのうちの1つは、領域10の中心に設けることもできるし、領域10の中心からズレた位置に設けることもできる。図3(a)においては、複数の凸部12bのうちの1つは、領域10の中心に設けられている。孔13aの開口形状は多角形とすることができる。図3(a)においては、孔13aの開口形状は四角形としている。
本発明者の得た知見によれば、保護テープ104の厚みをT(mm)とした場合に、「L1≧2T」となるようにすれば、凸部12、12b〜12dと基板100との間に隙間が生じたり、凸部103と基部11との間に隙間が生じたりするのを抑制することができる。
図4は、比較例に係る基板100の裏面加工を例示するための模式断面図である。
基板100の表面100aには図示しない半導体素子や配線が設けられている。
図4に示すように、基板100の表面100aは複数の領域102に区画され、複数の領域102のそれぞれに半導体素子や配線が設けられている。後述するように、基板100は領域102の周縁に沿って切断され、複数の半導体装置101が製造されることになる。
この際、凸部103により基板100が支えられることになる。
図5は、凸部103aを例示するための模式平面図である。
図5に示すように、平面視において、領域102の周縁を囲む様に設けられた凸部103の内部にダミーの凸部103aを設ければ、応力集中を緩和させることができる。
ところが、領域102には、半導体素子や配線が設けられるとともに、電極や放熱領域などが設けられている。そのため、基板100の表面100aにダミーの凸部103aを追加すれば、配線や半田付けが困難となったり、放熱性が低下したりするおそれがある。 この場合、ステージ105に凸部103aを設けると、領域102の形状や大きさが変わった場合、例えば、半導体装置101の品種が変わった場合に迅速な対応が図れなくなる。
そこで、本実施の形態に係る基板100の裏面加工においては、基板100とステージ105との間に支持体1を設けるようにしている。
図6に示すように、基板100の表面100aおよび凸部103は、保護テープ104により覆われている。すなわち、保護テープ104は、複数の領域102を覆っている。保護テープ104は、いわゆるダイシングテープとすることができる。保護テープ104の基板100側は粘着性を有し、保護テープ104の基板100側とは反対側は粘着性を有していない。保護テープ104の厚みは、例えば、0.08mm程度とすることができる。
この場合、凸部12の高さと凸部103の高さとの差を±1μm以下としたり、1つの領域10における凸部12の頂面12aの総面積を0.12mm2以上としたりすれば、応力集中を緩和させることが容易となる。
まず、基板100の表面100aを複数の領域102に区画し、複数の領域102のそれぞれに半導体素子、配線、電極、放熱領域などの要素を順次形成する。また、複数の領域102のそれぞれに凸部103を形成する。
続いて、複数の領域102を覆うように保護テープ104を貼り付ける。
これらの形成には、既知の半導体製造プロセスを適用することができるので、詳細な説明は省略する。
まず、加工装置のステージ105の上に支持体1を載置する。基部11の、凸部12が設けられた側と反対側の面は、ステージ105と対峙させる。
続いて、基板100の保護テープ104が貼り付けられた側と、基部11の凸部12が設けられた側とが対峙するようにして、基板100を支持体1の上に載置する。
続いて、吸引部105aに接続された吸引装置により支持体1を吸引し、支持体1をステージ105に保持させる。この際、基部11に設けられた複数の孔13を介して保護テープ104が貼り付けられた基板100がステージ105に保持される。
続いて、加工装置に設けられた研削砥石などの工具を用いて基板100の裏面100bを加工する。なお、加工手順や加工条件には既知の技術を適用することができるので詳細な説明は省略する。
加工が終了した場合には、吸引装置による吸引を停止し、加工装置から基板100を取り外す。
以上の様にして半導体装置101を製造することができる。
支持体1を加工装置のステージ105に載置する工程。
支持体1の上に、半導体素子と、凸部103と、が設けられた領域102を複数有する基板100を載置する工程。
基板100の、領域102が設けられた側とは反対側の面を加工する工程。
そして、支持体1を加工装置のステージ105に載置する工程において、支持体1の複数の領域10が設けられる側とは反対側の面を、ステージ105と対峙させ、基板100を載置する工程において、基板100の複数の領域102を支持体1の領域10と対峙させるようにする。
この場合、基板100は、複数の領域102を覆う保護テープ104をさらに有することができる。
Claims (6)
- 半導体素子と、第1の凸部と、が設けられた第1の領域を複数有し、前記複数の第1の領域を覆う保護テープが貼り付けられた基板を支持する支持体であって、
それぞれが前記複数の第1の領域と対峙する複数の第2の領域を有する基部と、
前記複数の第2の領域のそれぞれに設けられ、前記第1の領域と前記第2の領域とを対峙させた際に、前記第1の領域の前記第1の凸部が設けられていない部分に、前記保護テープを介して接触する第2の凸部と、
を備えている支持体。 - 前記支持体は、前記複数の第2の領域の少なくとも一部に設けられ、厚み方向を貫通する孔をさらに備えている請求項1記載の支持体。
- 前記基部は、シリコン、金属、樹脂、およびガラスの少なくともいずれかを含み、
前記第2の凸部は、樹脂を含む請求項1または2に記載の支持体。 - 前記基部および前記第2の凸部は、金属を含み、一体に設けられている請求項1または2に記載の支持体。
- 請求項1〜4のいずれか1つに記載の支持体を加工装置のステージに載置する工程と、
前記支持体の上に、半導体素子と、第1の凸部と、が設けられた第1の領域を複数有し、前記複数の第1の領域を覆う保護テープが貼り付けられた基板を載置する工程と、
前記基板の、前記第1の領域が設けられた側とは反対側の面を加工する工程と、
を備え、
前記支持体を加工装置のステージに載置する工程において、前記支持体の複数の第2の領域が設けられる側とは反対側の面を、前記ステージと対峙させ、
前記基板を載置する工程において、前記基板の複数の第1の領域を前記支持体の複数の第2の領域と対峙させるとともに、前記第2の領域に設けられた第2の凸部を前記第1の領域の前記第1の凸部が設けられていない部分に、前記保護テープを介して接触させる半導体装置の製造方法。 - 前記基板は、前記複数の第1の領域を覆う保護テープをさらに有する請求項5記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017050063A JP6771410B2 (ja) | 2017-03-15 | 2017-03-15 | 支持体、および半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017050063A JP6771410B2 (ja) | 2017-03-15 | 2017-03-15 | 支持体、および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018156972A JP2018156972A (ja) | 2018-10-04 |
JP6771410B2 true JP6771410B2 (ja) | 2020-10-21 |
Family
ID=63718273
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017050063A Active JP6771410B2 (ja) | 2017-03-15 | 2017-03-15 | 支持体、および半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6771410B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007158231A (ja) * | 2005-12-08 | 2007-06-21 | Seiko Epson Corp | 基板の加工方法、保護基板及び電子機器 |
JP2007250789A (ja) * | 2006-03-15 | 2007-09-27 | Shin Etsu Polymer Co Ltd | 半導体ウエハの保護構造およびこれを用いた半導体ウエハの研削方法 |
JP5379377B2 (ja) * | 2007-12-10 | 2013-12-25 | リンテック株式会社 | 表面保護用シートおよび半導体ウエハの研削方法 |
JP5184941B2 (ja) * | 2008-03-31 | 2013-04-17 | リンテック株式会社 | 接着シート製造装置及び製造方法 |
-
2017
- 2017-03-15 JP JP2017050063A patent/JP6771410B2/ja active Active
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Publication number | Publication date |
---|---|
JP2018156972A (ja) | 2018-10-04 |
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