JP6750969B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、例えば、トレンチゲート型のパワートランジスタおよびその製造技術に適用して有効な技術に関する。
特開2013−232533号公報(特許文献1)には、例えば、非アクティブ領域において、ゲートトレンチの上部エッジを覆うように、オーバハング形状の側壁絶縁膜を形成する技術が記載されている。
特開2013−232533号公報
パワー半導体デバイスの1つであるパワートランジスタにおいて、従来は、シリコン基板(Si基板)を用いたパワートランジスタ(以下、Siパワートランジスタと記す)が主流であった。しかし、炭化珪素基板(以下、SiC基板と記す)を用いたパワートランジスタ(以下、SiCパワートランジスタと記す)は、Siパワートランジスタと比較して、高耐圧化および低損失化が可能である。なぜなら、炭化珪素(SiC)は、珪素(Si)に比べてバンドギャップが大きいため、絶縁破壊耐圧が大きくなり、この結果、ドリフト層を薄くしても耐圧を確保することができるからである。つまり、SiCパワートランジスタでは、ドリフト層を薄くしても絶縁破壊耐圧を確保することができるとともに、ドリフト層が薄くなることから、SiCパワートランジスタのオン抵抗を低減できる。したがって、このような利点を有するSiCパワートランジスタは、高耐圧を必要とする半導体製品の適用に適しているといえる。
ここで、例えば、SiCパワートランジスタのデバイス構造として、ゲート絶縁膜を介してゲート電極をトレンチに形成するいわゆるトレンチゲート型のパワートランジスタがある。このトレンチゲート型のSiCパワートランジスタは、半導体チップの厚さ方向(縦方向)に電流を流すため、集積度を向上することができる。この結果、トレンチゲート型のSiCパワートランジスタによれば、オン抵抗を低減することができる。
ところが、ゲート絶縁膜を介してゲート電極が形成されたトレンチにおいて、ゲート電極にゲート電圧を印加した場合、トレンチの角部には、トレンチの側面と比較して、電界集中が発生しやすい。なぜなら、電界集中は、平坦形状の場所(側面)よりも直角形状をした場所(角部)で生じやすいからである。この結果、トレンチの角部では、トレンチの側面のような平坦な場所での本来のゲート絶縁膜の絶縁耐圧よりも低い電圧でリーク電流が生じる結果、設計値よりも低い電圧でゲート絶縁膜が破壊されてしまうおそれがある。特に、SiCパワートランジスタでは、Siパワートランジスタのように良好な膜質のゲート絶縁膜を形成することが困難であり、改善の余地として顕在化しやすい。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、トレンチの内壁に形成されたゲート絶縁膜のうち、トレンチの角部を覆う部位に形成されたゲート絶縁膜の膜厚が、トレンチの側面に形成されたゲート絶縁膜の膜厚よりも厚い。
一実施の形態によれば、半導体装置の信頼性を向上することができる。
パワートランジスタが形成された半導体チップの平面レイアウト構成を示す平面図である。 関連技術におけるトレンチゲート型のパワートランジスタを構成する単位トランジスタの断面構造を示す断面図である。 実施の形態における単位トランジスタの断面構造を示す断面図である。 トレンチの内壁からソース領域の上面の一部に沿って形成されるゲート絶縁膜の詳細な構成を模式的に示す拡大図である。 実施の形態における半導体装置の製造工程を示す断面図である。 図5に続く半導体装置の製造工程を示す断面図である。 図6に続く半導体装置の製造工程を示す断面図である。 図7に続く半導体装置の製造工程を示す断面図である。 図8に続く半導体装置の製造工程を示す断面図である。 図9に続く半導体装置の製造工程を示す断面図である。 図10に続く半導体装置の製造工程を示す断面図である。 図11に続く半導体装置の製造工程を示す断面図である。 図12に続く半導体装置の製造工程を示す断面図である。 図13に続く半導体装置の製造工程を示す断面図である。 変形例におけるトレンチゲート型の単位トランジスタの断面構成を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
<用語の説明>
本明細書において、「電子部品」とは、電子を利用した部品を意味し、特に、半導体内の電子を利用した部品は「半導体部品」となる。この「半導体部品」の例としては、半導体チップを挙げることができる。したがって、「半導体チップ」を包含する語句が「半導体部品」であり、「半導体部品」の上位概念が「電子部品」となる。
本明細書において、「半導体装置」とは、半導体部品と、この半導体部品と電気的に接続された外部接続端子とを備える構造体であり、例えば、半導体部品が封止体で覆われている構造体を意味する。特に、「半導体装置」は、外部接続端子によって、外部装置と電気的に接続可能に構成されている。
さらに、本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ(セルトランジスタ)を並列接続することによって(例えば、数千個から数十万個の単位トランジスタを並列接続する)、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。特に、本明細書において、「パワートランジスタ」という用語は、例えば、「パワーMOSFET」と「IGBT」の両方を包含する上位概念を示す語句として使用している。
<半導体チップの平面レイアウト構成>
図1は、パワートランジスタが形成された半導体チップCHPの平面レイアウト構成を示す平面図である。図1に示すように、半導体チップCHPは、矩形形状をしており、中央部にパワートランジスタが形成されたセル領域CRが設けられている。このセル領域CRの表面には、ソース電極SEであるソースパッドSPDが形成されており、このソースパッドSPDに離間して内包されるようにゲートパッドGPDが設けられている。ゲートパッドGPDは、セル領域CRを囲むように延在するゲート配線GLと接続されている。そして、このゲート配線GLを囲む外側に、ソースパッドSPDと接続されたソース配線SLが設けられている。
<改善の検討>
上述した半導体チップCHPのセル領域CRには、例えば、トレンチゲート型のパワートランジスタが形成されている。以下では、関連技術におけるトレンチゲート型のパワートランジスタの断面構造について説明し、その後、関連技術におけるパワートランジスタに対する本発明者の改善の検討事項について説明することにする。
なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術(未公知技術)を意図して記載された技術である。
図2は、関連技術におけるトレンチゲート型のパワートランジスタを構成する単位トランジスタの断面構造を示す断面図である。図2において、関連技術におけるトレンチゲート型の単位トランジスタは、例えば、SiCを含む半導体基板1S上にn型半導体層からなるドリフト層(エピタキシャル層)EPIを有し、このドリフト層EPIにp型半導体層からなるチャネル層CHが形成されている。そして、このチャネル層CHの表面にn型半導体領域からなるソース領域SRが形成されている。
ここで、ソース領域SRおよびチャネル層CHを貫通してドリフト層EPIに達するように、トレンチTRが形成されている。そして、このトレンチTRの内壁からソース領域SRの上面の一部にわたって、例えば、酸化シリコン膜からなるゲート絶縁膜GOX(P)が形成されており、このゲート絶縁膜GOX(P)と接するように、ゲート電極GEが形成されている。図2に示すように、ゲート電極GEは、トレンチTRの内部を埋め込むとともに、ソース領域SRの上面の一部と重なるはみ出し部分を有する、いわゆる「Tゲート構造」をしている。
次に、トレンチTRと接するソース領域SRの一端部と反対側の他端部には、チャネル層CHに達する溝が形成されており、この溝の底部にボディコンタクト領域BCが形成されている。このボディコンタクト領域BCは、チャネル層CHの不純物濃度よりも高い不純物濃度のp型半導体領域から形成されている。
図2に示すように、ゲート電極GEのはみ出し部分を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ILが形成されている。そして、この層間絶縁膜ILを覆い、かつ、ソース領域SRおよびボディコンタクト領域BCと接するソース電極SEが形成されている。この結果、ソース領域SRとボディコンタクト領域BCとは、ソース電極SEによって、電気的に接続されていることになる。ボディコンタクト領域BCは、ソース電極SEとチャネル層CHとのオーミックコンタクトを確保する機能を有し、このボディコンタクト領域BCを介して、ソース電極SEとチャネル層CHとは、電気的に接続される。
したがって、ソース領域SRとチャネル層CHには同電位が供給されることになり、これによって、n型半導体領域であるソース領域SRと、p型半導体層であるチャネル層CHと、n型半導体層であるドリフト層EPIによって形成される寄生バイポーラトランジスタのオン動作を抑制することができる。なぜなら、ソース領域SRとチャネル層CHとが同電位で電気的に接続されているということは、寄生バイポーラトランジスタのベース・エミッタ間に電位差が生じないことを意味し、これによって、寄生バイポーラトランジスタのオン動作を抑制することができることになるからである。
以上のようにして、関連技術におけるトレンチゲート型の単位トランジスタは構成されているが、本発明者の検討によると、関連技術には、以下に示す改善の余地が存在する。
具体的に、図2において、領域ARで示すトレンチTRの角部では、ゲート電極GEにゲート電圧を印加した際に電界集中が起こりやすい。同様に、領域BRで示すトレンチTRの角部でも、ゲート電極GEにゲート電圧を印加した際に電界集中が起こりやすい。この結果、ゲート絶縁膜GOX(P)の膜厚を均一に形成すると、トレンチTRの角部では、トレンチの側面のような平坦な場所での本来のゲート絶縁膜の絶縁耐圧よりも低い電圧でリーク電流が生じるため、設計値よりも低い電圧でゲート絶縁膜が破壊されてしまうおそれがある。つまり、関連技術においては、半導体装置の信頼性を向上する観点から改善の余地が存在する。そこで、本実施の形態では、関連技術に存在する改善の余地に対する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明することにする。
<半導体装置の構成>
図3は、本実施の形態における単位トランジスタの断面構造を示す断面図である。この単位トランジスタは、図1に示すセル領域CRに形成されている。図3に示すように、本実施の形態における単位トランジスタは、例えば、SiCを含む半導体基板1Sを有し、この半導体基板1S上にn型半導体層からなるドリフト層EPIが形成されている。このとき、半導体基板1Sとドリフト層EPIは、単位トランジスタ(パワートランジスタ)のドレイン領域として機能する。特に、ドリフト層EPIは、ドレイン領域と後述するソース領域SRとの間の耐圧を確保する機能を有しており、本実施の形態では、例えば、ドリフト層EPIをシリコンよりもバンドギャップの大きなワイドバンドギャップ半導体であるSiC(炭化シリコン)から構成している。ここで、SiCの絶縁破壊強度は、Si(シリコン)の絶縁破壊強度よりも大きいため、本実施の形態では、シリコンを使用する場合よりも、耐圧を確保するためのドリフト層EPIの厚さを薄くすることができるとともに、ドリフト層EPIの不純物濃度を高くすることができる。この結果、ドリフト層EPIに起因するオン抵抗の上昇を抑制することができる。つまり、本実施の形態では、半導体基板1Sおよびドリフト層EPIをSiCから構成することにより、耐圧とオン抵抗の低減の両立を図ることができる。
次に、図3に示すように、ドリフト層EPIには、p型半導体層からなるチャネル層CHが形成されている。このチャネル層CHは、反転層(n型半導体層)を形成するための領域である。そして、チャネル層CHの表面には、n型半導体領域からなるソース領域SRが形成されている。続いて、ソース領域SRとチャネル層CHとを貫通してドリフト層EPIに達するトレンチTRが形成されており、トレンチTRの内壁からソース領域SRの上面の一部にわたって、例えば、酸化シリコン膜からなるゲート絶縁膜GOX1が形成されている。そして、このゲート絶縁膜GOX1を介して、トレンチTRを埋め込むように、例えば、ポリシリコン膜からなるゲート電極GEが形成されており、さらに、このゲート電極GEは、トレンチTRからはみ出して、ソース領域SRの一部上に配置されるはみ出し部分を有する。したがって、本実施の形態におけるゲート電極GEも、いわゆる「Tゲート構造」をしていることになる。
次に、図3に示すように、トレンチTRと接するソース領域SRの一端部とは反対側の他端部は、チャネル層CHに達する溝と接しており、この溝の底部には、チャネル層CHよりも不純物濃度の高いp型半導体領域からなるボディコンタクト領域BCが形成されている。さらに、図3に示すように、ゲート電極GEのはみ出し部分を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ILが形成されている。そして、この層間絶縁膜ILを覆い、かつ、ソース領域SRおよびボディコンタクト領域BCと接するソース電極SEが形成されている。この結果、ソース領域SRとボディコンタクト領域BCとは、ソース電極SEによって、電気的に接続されていることになる。ボディコンタクト領域BCは、ソース電極SEとチャネル層CHとのオーミックコンタクトを確保する機能を有し、このボディコンタクト領域BCを介して、ソース電極SEとチャネル層CHとは、電気的に接続されることになる。
このように構成されている本実施の形態におけるトレンチゲート型の単位トランジスタは、ゲート電極GEにしきい値電圧以上のゲート電圧を印加することにより、トレンチTRの側面と接するチャネル層CHに反転層(n型半導体領域)を形成する。これにより、ソース領域SRとドリフト層EPI(ドレイン領域)とは、反転層で電気的に接続されることになり、ソース領域SRとドレイン領域との間に電位差がある場合、ソース領域SRから反転層を通ってドリフト層EPIに電子が流れる。言い換えれば、ドリフト層EPIから反転層を通ってソース領域SRに電流が流れる。このようにして、単位トランジスタのゲート電極GEにしきい値電圧以上のゲート電圧を印加すると、単位トランジスタは、オン動作する。一方、単位トランジスタのゲート電極GEにしきい値電圧よりも小さな電圧を印加すると、チャネル層CHに形成されていた反転層が消失して、ソース領域SRとドリフト層EPIとが非導通となる。この結果、単位トランジスタは、オフ動作する。以上のようにして、単位トランジスタのゲート電極GEに印加するゲート電圧を変化させることにより、単位トランジスタのオン/オフ動作を行なうことができることがわかる。
ここで、トレンチTRの側面に形成されているゲート絶縁膜GOX1の膜厚によって、反転層を形成するためのしきい値電圧が異なることになる。つまり、チャネル層CHと対向するトレンチTRの側面に形成されているゲート絶縁膜GOX1の部位は、しきい値電圧を調整する機能を有しており、このゲート絶縁膜GOX1の部位の膜厚によって、しきい値電圧が決定される。このことから、チャネル層CHと対向するトレンチTRの側面に形成されているゲート絶縁膜GOX1の部位の膜厚は、反転層を形成するためのしきい値電圧によって決定されることになる。以上のようにして、本実施の形態における単位トランジスタが形成されていることになる。
<実施の形態における特徴>
次に、本実施の形態における特徴点について説明する。本実施の形態における特徴点は、例えば、図3に示すように、ゲート絶縁膜GOX1を膜厚が異なる部位を有するように構成している点にある。具体的には、図3に示すように、ゲート絶縁膜GOX1のうち、ソース領域SRと接するトレンチTRの角部を覆う部位の膜厚を、チャネル層CHと接する部位の膜厚よりも厚くし、かつ、ドリフト層EPIと接するトレンチTRの角部を覆う部位の膜厚を、チャネル層CHと接する部位の膜厚よりも厚くしている。これにより、本実施の形態によれば、電界集中が発生しやすいトレンチTRの角部において、ゲート絶縁膜GOX1の破壊を防止することができ、これによって、半導体装置の信頼性を向上できる。
ここで、ゲート絶縁膜GOX1の破壊を防止するためには、ゲート絶縁膜GOX1の全体の膜厚を均一に厚くすることも考えられる。ところが、この場合、チャネル層CHと接するトレンチTRの側面に形成されているゲート絶縁膜GOX1の部位の膜厚も厚くなってしまう。チャネル層CHと接するトレンチTRの側面に形成されているゲート絶縁膜GOX1の部位は、反転層を形成するためのしきい値電圧を調整する観点から決定されるものであり、しきい値電圧の調整を無視して膜厚を厚くすることはできないのである。
一方、トレンチTRの側面に形成されているゲート絶縁膜GOX1の部位の膜厚に合わせて、ソース領域SRと接するトレンチTRの角部を覆う部位の膜厚や、ドリフト層EPIと接するトレンチTRの角部を覆う部位の膜厚を決定すると、電界集中に起因する絶縁破壊電圧の低下を招くことになる。
そこで、本実施の形態では、例えば、図3に示すように、ソース領域SRと接するトレンチTRの角部を覆う部位のゲート絶縁膜GOX1の膜厚と、ドリフト層EPIと接するトレンチTRの角部を覆う部位の膜厚とを、それぞれ、チャネル層CHと接する部位の膜厚よりも厚くしている。この結果、本実施の形態によれば、反転層を形成するしきい値電圧を設計値通りに維持しながら、トレンチTRの角部を覆うゲート絶縁膜GOX1の破壊を効果的に抑制することができる。
さらに、本実施の形態におけるゲート絶縁膜GOX1は、トレンチTRの角を覆う膜厚の厚い部位を有する。このことは、ゲート電極GEとソース領域SRとの間の距離や、ゲート電極GEとドリフト層EPIとの間の距離を大きくできることを意味し、これによって、ゲート電極GEとソース領域SRとの間の寄生容量や、ゲート電極GEとドレイン領域(ドリフト層EPI)との間の寄生容量を低減できることになる。
したがって、本実施の形態における単位トランジスタによれば、寄生容量の低減によるスイッチング動作(オン動作とオフ動作の切り替え動作)の速度向上を図ることができる。以上のことから、本実施の形態によれば、半導体装置の信頼性向上を図ることができるだけでなく、半導体装置の性能向上も図ることができる。
本実施の形態では、特に、図3に示すように、ゲート電極GEが、いわゆる「Tゲート構造」をしているからこそ有用である。なぜなら、「Tゲート構造」では、トレンチTRからソース領域SRの上面の一部上にまで形成されたはみ出し部分を有するため、トレンチTRの底部の角部だけでなく、ソース領域SRと接する上部の角部にも電界集中が生じるからである。つまり、「Tゲート構造」では、トレンチTRに存在する4つの角の全部において、電界集中が生じやすくなる。このことから、4つの角のそれぞれを覆うゲート絶縁膜GOX1の部位を厚くするという本実施の形態における特徴点によれば、電界集中が生じやすいすべての箇所に形成されているゲート絶縁膜GOXの膜厚を厚くできる結果、「Tゲート構造」の単位トランジスタにおいて、ゲート絶縁膜GOX1の低電圧での破壊を効果的に抑制できるという顕著な効果を得ることができる。
続いて、本実施の形態におけるゲート絶縁膜GOX1の詳細な構成について説明する。図4は、トレンチTRの内壁からソース領域SRの上面の一部に沿って形成されるゲート絶縁膜GOX1の詳細な構成を模式的に示す拡大図である。図4において、本実施の形態におけるゲート絶縁膜GOX1は、チャネル層CHと接する第1部位FPと、第1部位FPと繋がり、かつ、ソース領域SRと接する第2部位SPと、第1部位FPと繋がり、かつ、ドリフト層EPIと接する第3部位TPとを有する。
そして、第2部位SPは、第1部位FPと繋がる第1膜厚部FF1と、第1膜厚部FF1と繋がり、かつ、第1膜厚部FF1よりも膜厚が厚く、かつ、ソース領域SRと接するトレンチTRの角を覆う第2膜厚部SF2とを含む。
一方、第3部位TPは、第1部位FPと繋がる第3膜厚部TF3と、第3膜厚部TF3と繋がり、かつ、第3膜厚部TF3よりも膜厚が厚く、かつ、トレンチTRの底面に形成された第4膜厚部FF4とを含む。
ここで、ゲート絶縁膜GOX1の第1部位FPは、チャネル層CHと接する絶縁膜IF1と、絶縁膜IF1上に形成され、かつ、絶縁膜IF1よりも膜厚の厚い絶縁膜IF3とから構成されている。これに対し、ゲート絶縁膜GOX1の第2部位SPを構成する第1膜厚部FF1は、絶縁膜IF1と、絶縁膜IF3とから構成され、ゲート絶縁膜GOX1の第2部位SPを構成する第2膜厚部SF2は、絶縁膜IF3よりも膜厚の厚い絶縁膜IF2と、絶縁膜IF2上に形成された絶縁膜IF3とから構成されている。
また、ゲート絶縁膜GOX1の第3部位TPを構成する第3膜厚部TF3は、絶縁膜IF1と、絶縁膜IF3とから構成され、第4膜厚部FF4は、絶縁膜IF2と絶縁膜IF3から構成される部分を含む。このとき、絶縁膜IF1〜IF3のそれぞれは、例えば、酸化シリコン膜である。そして、例えば、後述するように絶縁膜IF1は、SiCからなるドリフト層EPIとチャネル層CHの露出領域に対して熱酸化法を使用して形成されることから、炭素が含まれることになる。
以上のように構成されている本実施の形態におけるゲート絶縁膜GOX1によれば、ソース領域SRと接するトレンチTRの角部を覆う部位のゲート絶縁膜GOX1の膜厚と、ドリフト層EPIと接するトレンチTRの角部を覆う部位の膜厚とを、それぞれ、チャネル層CHと接する部位の膜厚よりも厚くする構成が実現される。これにより、本実施の形態によれば、電界集中が発生しやすいトレンチTRの角部において、ゲート絶縁膜GOX1の破壊を防止することができ、これによって、半導体装置の信頼性を向上できる。
<実施の形態における半導体装置の製造方法>
本実施の形態におけるトレンチゲート型の単位トランジスタは、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
まず、図5に示すように、n型半導体層であるドリフト層EPIが形成されたSiCからなる半導体基板1Sを準備する。そして、例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、ドリフト層EPIにp型半導体層であるチャネル層CHを形成する。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、チャネル層CHの表面にn型半導体領域であるソース領域SRを形成する。
続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、ソース領域SRとチャネル層CHとを貫通して、ドリフト層EPIに達するトレンチTRを形成する。さらに、フォトリソグラフィ技術およびエッチング技術を使用することにより、ソース領域SRを貫通してチャネル層CHに達する溝を形成し、例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、この溝の底面に、チャネル層CHよりも不純物濃度の高いp型半導体領域であるボディコンタクト領域BCを形成する。
次に、図6に示すように、トレンチTRの内壁およびソース領域SRの上面を含む領域にポリシリコン膜PF1を形成する。このポリシリコン膜PF1は、例えば、CVD(Chemical Vapor Deposition)法を使用することにより形成することができる。
その後、図7に示すように、ポリシリコン膜PF1上に窒化シリコン膜SNFを形成する。この窒化シリコン膜SNFは、例えば、CVD法により形成することができる。そして、図8に示すように、窒化シリコン膜SNFに対して異方性エッチングを施す。これにより、例えば、トレンチTRの側壁および溝の側壁にだけ窒化シリコン膜SNFが残存する。言い換えれば、その他の領域に形成されている窒化シリコン膜SNFは、除去され、ポリシリコン膜PF1が露出することになる。
続いて、図9に示すように、例えば、熱酸化法を使用することにより、露出しているポリシリコン膜PF1を酸化して、酸化シリコン膜からなる絶縁膜IF2を形成する。このとき、耐酸化性を有する窒化シリコン膜SNFで覆われているポリシリコン膜PF1は、酸化されない。
そして、図10に示すように、例えば、熱リン酸によるウェットエッチング技術により、窒化シリコン膜SNFを除去した後、露出するポリシリコン膜PF1を除去する。この結果、図10に示すように、絶縁膜IF2が残存することになる。
その後、図11に示すように、熱酸化法を使用することにより、絶縁膜IF2から露出するトレンチTRの内壁に酸化シリコン膜からなる絶縁膜IF1を形成する。このとき、SiCの表面に対して熱酸化法を施すことにより形成される絶縁膜IF1には、炭素が含まれることになる。この絶縁膜IF1の膜厚は、絶縁膜IF2の膜厚よりも薄い。
次に、図12に示すように、トレンチTRの内壁に形成された絶縁膜IF1、トレンチTRの内壁に形成された絶縁膜IF2およびソース領域SRの上面に形成された絶縁膜IF2を覆うように、酸化シリコン膜からなる絶縁膜IF3を形成する。この絶縁膜IF3は、例えば、CVD法を使用することにより形成される。このとき、例えば、絶縁膜IF3の膜厚は、絶縁膜IF1の膜厚よりも厚く、かつ、絶縁膜IF2の膜厚よりも薄く形成される。以上の工程により、本実施の形態における特徴点である膜厚の異なる部位を有するゲート絶縁膜GOX1を形成することができる。特に、ソース領域SRと接するトレンチTRの角部を覆う部位のゲート絶縁膜GOX1の膜厚と、ドリフト層EPIと接するトレンチTRの角部を覆う部位の膜厚とを、それぞれ、チャネル層CHと接する部位の膜厚よりも厚くする構成が実現される。
続いて、図13に示すように、例えば、CVD法を使用することにより、トレンチTRの内部を埋め込み、かつ、ゲート絶縁膜GOX1を覆うポリシリコン膜PF2を形成する。その後、図14に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜PF2をパターニングする。これにより、ポリシリコン膜PF2からなるゲート電極GEを形成することができる。特に、本実施の形態では、「Tゲート構造」のゲート電極GEが形成される。
その後、図3に示すように、ゲート電極GEを覆うように、層間絶縁膜ILを形成する。この層間絶縁膜ILは、例えば、酸化シリコン膜から形成される。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ILをパターニングすることにより開口部を形成する。この層間絶縁膜ILは、ゲート電極GEと、後述するソース電極(SE)とを分離するために形成される。
次に、例えば、スパッタリング法を使用することにより、開口部を形成した層間絶縁膜ILの表面にバリア導体膜(図示せず)(例えば、TiN膜)を形成し、このバリア導体膜上に金属膜を形成する。金属膜は、例えば、アルミニウム膜や、アルミニウム合金膜(AiSi膜など)から形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜とバリア導体膜をパターニングする。この結果、例えば、ソース電極SE(ソースパッド)およびゲートパッドを形成することができる。以上のようにして、本実施の形態における半導体装置を製造することができる。
<変形例>
続いて、本実施の形態の変形例について説明する。図15は、本変形例におけるトレンチゲート型の単位トランジスタの断面構成を示す断面図である。図15に示す本変形例では、トレンチTRの内部にだけゲート電極GE1が形成されている。すなわち、本変形例では、ゲート電極GE1の上面がソース領域SRの上面よりも低い位置にある、いわゆる「リセスゲート構造」をしている。この変形例においても、ソース領域SRと接するトレンチTRの角部を覆う部位のゲート絶縁膜GOX1の膜厚と、ドリフト層EPIと接するトレンチTRの角部を覆う部位の膜厚とを、それぞれ、チャネル層CHと接する部位の膜厚よりも厚くするという実施の形態における特徴点を採用することができる。
この点に関し、実施の形態で採用している「Tゲート構造」では、ドリフト層EPIと接するトレンチTRの角部を覆うゲート絶縁膜GOX1の部位だけでなく、ソース領域SRと接するトレンチTRの角部を覆うゲート絶縁膜GOX1の部位でも電界集中が生じやすくなるため、上述した本実施の形態における特徴点を採用する構成は有用である。
これに対し、本変形例の「リセスゲート構造」では、ソース領域SRと接するトレンチTRの角部を覆うゲート絶縁膜GOX1の部位では電界集中は生じないが、ドリフト層EPIと接するトレンチTRの角部を覆うゲート絶縁膜GOX1の部位では、依然として、電荷集中が生じる。このため、本変形例の「リセスゲート構造」に実施の形態における技術的思想(特徴構成)を採用することは有用である。したがって、本変形例においても、実施の形態における技術的思想(特徴構成)を採用することによって、半導体装置の信頼性を向上することができる。
なお、本変形例の「リセスゲート構造」を採用する利点としては、ゲート電極GE1が、トレンチTRからのはみ出し部分を有しないため、単位トランジスタの集積度を向上することができる。この結果、本変形例における「リセスゲート構造」によれば、パワートランジスタのオン抵抗をさらに低減することができるという利点を得ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
1S 半導体基板
CH チャネル層
CR セル領域
EPI ドリフト層
FF1 第1膜厚部
FF4 第4膜厚部
FP 第1部位
GE ゲート電極
GOX1 ゲート絶縁膜
IF1 絶縁膜
IF2 絶縁膜
IF3 絶縁膜
SF2 第2膜厚部
SP 第2部位
SR ソース領域
TF3 第3膜厚部
TP 第3部位
TR トレンチ

Claims (4)

  1. (a)ドリフト層が形成された半導体基板を準備する工程、
    (b)前記ドリフト層にチャネル層を形成する工程、
    (c)前記チャネル層の表面にソース領域を形成する工程、
    (d)前記ソース領域と前記チャネル層とを貫通して、前記ドリフト層に達するトレンチを形成する工程、
    (e)前記トレンチの内壁から前記ソース領域上にわたって導体膜を形成する工程、
    (f)前記導体膜上に絶縁膜を形成する工程、
    (g)前記絶縁膜を異方性エッチングする工程、
    (h)前記(g)工程後、前記絶縁膜から露出する前記導体膜を酸化して第2絶縁膜を形成する工程、
    (i)前記(h)工程後、前記絶縁膜を除去する工程、
    (j)前記(i)工程後、未酸化の前記導体膜を除去する工程、
    (k)前記(j)工程後、露出する前記トレンチの内壁に第1絶縁膜を形成する工程、
    (l)前記(k)工程後、前記第1絶縁膜上から前記第2絶縁膜上にわたって、第3絶縁膜を形成する工程、
    (m)前記(l)工程後、前記第3絶縁膜と接するゲート電極を形成する工程、
    を備える、半導体装置の製造方法。
  2. 請求項に記載の半導体装置の製造方法において、
    前記半導体基板は、SiCを含み、
    前記導体膜は、ポリシリコン膜であり、
    前記絶縁膜は、窒化シリコン膜であり、
    前記第1絶縁膜は、酸化シリコン膜であり、
    前記第2絶縁膜は、酸化シリコン膜であり、
    前記第3絶縁膜は、酸化シリコン膜である、半導体装置の製造方法。
  3. 請求項に記載の半導体装置の製造方法において、
    前記第2絶縁膜は、熱酸化法により形成され、
    前記第3絶縁膜は、CVD法により形成される、半導体装置の製造方法。
  4. 請求項に記載の半導体装置の製造方法において、
    前記第1絶縁膜と前記第2絶縁膜と前記第3絶縁膜のうち、
    前記第1絶縁膜の膜厚は、最も薄い、半導体装置の製造方法。
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