JP6707039B2 - Conversion circuit - Google Patents
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Description
本明細書が開示する技術は、対象電圧をデジタル出力値に変換する変換回路に関する。 The technique disclosed in the present specification relates to a conversion circuit that converts a target voltage into a digital output value.
対象電圧の大きさに依存した長さを有する依存時間をカウントすることで、対象電圧をデジタル出力値に変換する変換回路が知られている。このような変換回路は、ＴＤＣ（Time to Digital Converter）回路とも称され、様々な回路で利用されており、例えば物理量センサの出力電圧をデジタル出力値に変換するために利用されている。このような変換回路では、対象電圧の大きさに依存した長さを有する依存時間をカウントするために、そのような依存時間が反映した信号を生成する必要がある。特許文献１は、遅延回路を利用した変換回路を開示する。遅延回路を通過する基準パルス信号の遅延時間の長さは、遅延回路の駆動電圧に依存する。特許文献１の変換回路は、遅延回路の駆動電圧として物理量センサの出力電圧を用いることにより、基準パルス信号の遅延時間の長さを物理量センサの出力電圧に依存させる。これにより、特許文献１の変換回路は、基準パルス信号の遅延時間の長さからセンサの出力電圧を換算することができる。 There is known a conversion circuit that converts a target voltage into a digital output value by counting a dependent time having a length that depends on the magnitude of the target voltage. Such a conversion circuit is also called a TDC (Time to Digital Converter) circuit and is used in various circuits, for example, it is used to convert the output voltage of a physical quantity sensor into a digital output value. In such a conversion circuit, in order to count the dependent time having a length depending on the magnitude of the target voltage, it is necessary to generate a signal reflecting such a dependent time. Patent Document 1 discloses a conversion circuit using a delay circuit. The length of the delay time of the reference pulse signal passing through the delay circuit depends on the drive voltage of the delay circuit. The conversion circuit of Patent Document 1 uses the output voltage of the physical quantity sensor as the drive voltage of the delay circuit to make the length of the delay time of the reference pulse signal dependent on the output voltage of the physical quantity sensor. As a result, the conversion circuit of Patent Document 1 can convert the output voltage of the sensor from the length of the delay time of the reference pulse signal.
しかしながら、遅延回路の遅延時間の長さは、温度依存特性を有しており、環境温度の変動に追随して変動する。このように、遅延回路の遅延時間の長さには対象電圧の大きさに加えて環境温度も反映しており、これにより、対象電圧の大きさを正確に知ることが困難になる。このような問題は、遅延回路に限られない。一般的に、対象電圧の大きさに依存した長さを有する依存時間が反映した信号を生成しようとすると、そのような信号は温度依存性を有することが多い。したがって、この種の変換回路では、このような温度依存特性の影響を抑える技術が必要とされている。 However, the length of the delay time of the delay circuit has a temperature-dependent characteristic and changes in accordance with the change in the environmental temperature. Thus, the length of the delay time of the delay circuit reflects not only the magnitude of the target voltage but also the ambient temperature, which makes it difficult to accurately know the magnitude of the target voltage. Such a problem is not limited to the delay circuit. Generally, when an attempt is made to generate a signal having a length dependent on the magnitude of a target voltage and reflecting a dependent time, such a signal often has temperature dependence. Therefore, in this type of conversion circuit, a technique for suppressing the influence of such temperature-dependent characteristics is required.
本明細書が開示する変換回路の一実施形態は、対象電圧をデジタル出力値に変換する変換回路であって、仮カウント値出力回路と再生パルス信号生成回路とデジタル信号出力回路を備えることができる。仮カウント値出力回路は、第１クロック信号に基づいて対象電圧の大きさに依存した長さを有する依存時間をカウントし、そのカウント値を仮カウント値として出力する。再生パルス信号生成回路は、第１クロック信号よりも低速な第２クロック信号が仮カウント値と同数をカウントするのに要する時間の長さを有する再生パルス信号を生成する。デジタル信号出力回路は、第３クロック信号に基づいて再生パルス信号の長さをカウントし、そのカウント値をデジタル出力値として出力する。この実施形態の変換回路では、依存時間の長さの温度に対する温度依存特性と第３クロック信号の周期の温度に対する温度依存特性が一致する。ここで、「依存時間の長さの温度に対する温度依存特性と第３クロック信号の周期の温度に対する温度依存特性が一致する」とは、依存時間の温度に対する変化率（基準温度の依存時間を「１」としたときの任意温度における依存時間の比）と第３クロック信号ＣＬＫ３の周期の温度に対する変化率（基準温度の周期を「１」としたときの任意温度における周期の比）の相違が、±１０％の範囲内、より好ましくは±３％の範囲内であることをいう。この実施形態の変換回路は、依存時間に含まれる温度依存特性が第３クロック信号に含まれる温度依存特性で相殺されるので、温度の影響が抑えられたデジタル出力値を出力することができる。さらに、この実施形態の変換回路は、第１クロック信号に高速なクロック信号を採用することができるので、高い時間分解能を有することができる。 One embodiment of the conversion circuit disclosed in the present specification is a conversion circuit that converts a target voltage into a digital output value, and may include a provisional count value output circuit, a reproduction pulse signal generation circuit, and a digital signal output circuit. .. The temporary count value output circuit counts a dependent time having a length depending on the magnitude of the target voltage based on the first clock signal, and outputs the count value as a temporary count value. The reproduction pulse signal generation circuit generates a reproduction pulse signal having a length of time required for the second clock signal, which is slower than the first clock signal, to count the same number as the provisional count value. The digital signal output circuit counts the length of the reproduction pulse signal based on the third clock signal and outputs the count value as a digital output value. In the conversion circuit of this embodiment, the temperature dependence characteristic with respect to the temperature of the length of the dependence time and the temperature dependence characteristic with respect to the temperature of the cycle of the third clock signal match. Here, "the temperature dependence characteristic of the length of the dependent time with respect to the temperature and the temperature dependence characteristic of the period of the third clock signal with respect to the temperature match" means the rate of change of the dependent time with respect to the temperature (the dependence time of the reference temperature 1) and the rate of change of the period of the third clock signal CLK3 with respect to temperature (the ratio of the period at the arbitrary temperature when the period of the reference temperature is "1"). , ±10%, more preferably ±3%. In the conversion circuit of this embodiment, the temperature-dependent characteristic included in the dependent time is canceled by the temperature-dependent characteristic included in the third clock signal, so that it is possible to output a digital output value in which the influence of temperature is suppressed. Furthermore, since the conversion circuit of this embodiment can adopt a high-speed clock signal as the first clock signal, it can have high time resolution.
上記実施形態の変換回路では、仮カウント値出力回路が、基準パルス信号生成回路と遅延回路を有することができる。基準パルス信号生成回路は、基準パルス信号を生成する。遅延回路は、対象電圧に依存して基準パルス信号を遅延させた遅延パルス信号を生成する遅延パルス信号生成回路を有する。ここで、遅延パルス信号の遅延時間が依存時間に相当する。この実施形態の変換回路は、対象電圧に依存した遅延時間を有する遅延パルス信号を利用して、対象電圧をデジタル出力値に変換することができる。 In the conversion circuit of the above embodiment, the provisional count value output circuit may include the reference pulse signal generation circuit and the delay circuit. The reference pulse signal generation circuit generates a reference pulse signal. The delay circuit has a delay pulse signal generation circuit that generates a delay pulse signal by delaying the reference pulse signal depending on the target voltage. Here, the delay time of the delayed pulse signal corresponds to the dependent time. The conversion circuit of this embodiment can convert the target voltage into a digital output value by using a delayed pulse signal having a delay time that depends on the target voltage.
上記実施形態の変換回路は、第１電圧と第２電圧の差電圧をデジタル出力値に変換するように構成することができる。この場合、仮カウント値出力回路は、基準パルス信号生成回路と遅延回路を有することができる。基準パルス信号生成回路は、基準パルス信号を生成する。遅延回路は、第１電圧に依存して基準パルス信号を遅延させた第１遅延パルス信号と第２電圧に依存して基準パルス信号を遅延させた第２遅延パルス信号を生成する遅延パルス信号生成回路を有する。ここで、第１遅延パルス信号の遅延時間と第２遅延パルス信号の遅延時間の差分時間が依存時間に相当する。この実施形態の変換回路は、例えば物理量センサの差動電圧をデジタル出力値に変換することができる。 The conversion circuit of the above embodiment can be configured to convert the difference voltage between the first voltage and the second voltage into a digital output value. In this case, the temporary count value output circuit can include a reference pulse signal generation circuit and a delay circuit. The reference pulse signal generation circuit generates a reference pulse signal. The delay circuit generates a delay pulse signal that delays the reference pulse signal depending on the first voltage and a second delay pulse signal that delays the reference pulse signal depending on the second voltage. It has a circuit. Here, the difference time between the delay time of the first delay pulse signal and the delay time of the second delay pulse signal corresponds to the dependent time. The conversion circuit of this embodiment can convert the differential voltage of the physical quantity sensor into a digital output value, for example.
本明細書が開示する変換回路の一実施形態は、対象電圧をデジタル出力値に変換する変換回路であって、仮カウント値出力回路と再生パルス信号生成回路と第３クロック信号生成回路とデジタル信号出力回路を備えることができる。仮カウント値出力回路は、第１クロック信号に基づいて対象電圧の大きさに依存した長さを有する依存時間をカウントし、そのカウント値を仮カウント値として出力する。再生パルス信号生成回路は、第１クロック信号よりも低速な第２クロック信号が仮カウント値と同数をカウントするのに要する時間の長さを有する再生パルス信号を生成する。第３クロック信号生成回路は、第３クロック信号を生成する。デジタル信号出力回路は、第３クロック信号に基づいて再生パルス信号の長さをカウントし、そのカウント値をデジタル出力値として出力する。この実施形態の変換回路では、仮カウント値出力回路が、基準パルス信号生成回路と遅延回路を有することができる。基準パルス信号生成回路は、基準パルス信号を生成する。遅延回路は、対象電圧に依存して基準パルス信号を遅延させた遅延パルス信号を生成する遅延パルス信号生成回路を有する。ここで、遅延パルス信号の遅延時間が依存時間に対応する。遅延パルス信号生成回路は、ＣＭＯＳインバータの複数個が直列に接続されているインバータチェーンを有する。第３クロック信号生成回路は、ＣＭＯＳインバータの複数個がリング状に接続されているリングオシレータを有する。この実施形態の変換回路では、遅延パルス信号生成回路と第３クロック信号生成回路の各々のＣＭＯＳインバータを構成する電界効果型トランジスタが、共通のチャネル長変調効果を有するように構成されていてもよい。ここで、「共通のチャネル長変調効果を有する」とは、両者のチャネル長変調効果の相違が±１０％の範囲内、より好ましくは±３％の範囲内であることをいう。あるいは、遅延パルス信号生成回路と第３クロック信号生成回路の各々のＣＭＯＳインバータを構成する電界効果型トランジスタのゲート構造が、共通の形態を有するように構成されていてもよい。ここで、「電界効果型トランジスタのゲート構造が共通の形態を有する」とは、電界効果トランジスタのゲート幅及びゲート長の設計値が一致することをいう。これらの実施形態の変換回路では、遅延パルス信号の遅延時間の長さの温度に対する温度依存特性と第３クロック信号の周期の温度に対する温度依存特性が一致し得る。このため、これらの実施形態の変換回路は、遅延時間に含まれる温度依存特性が第３クロック信号に含まれる温度依存特性で相殺されるので、温度の影響が抑えられたデジタル出力値を出力することができる。さらに、これらの実施形態の変換回路は、第１クロック信号に高速なクロック信号を採用することができるので、高い時間分解能を有することができる。 One embodiment of a conversion circuit disclosed in the present specification is a conversion circuit for converting a target voltage into a digital output value, which includes a provisional count value output circuit, a reproduction pulse signal generation circuit, a third clock signal generation circuit, and a digital signal. An output circuit can be provided. The temporary count value output circuit counts a dependent time having a length depending on the magnitude of the target voltage based on the first clock signal, and outputs the count value as a temporary count value. The reproduction pulse signal generation circuit generates a reproduction pulse signal having a length of time required for the second clock signal, which is slower than the first clock signal, to count the same number as the provisional count value. The third clock signal generation circuit generates a third clock signal. The digital signal output circuit counts the length of the reproduction pulse signal based on the third clock signal and outputs the count value as a digital output value. In the conversion circuit of this embodiment, the temporary count value output circuit can include a reference pulse signal generation circuit and a delay circuit. The reference pulse signal generation circuit generates a reference pulse signal. The delay circuit has a delay pulse signal generation circuit that generates a delay pulse signal by delaying the reference pulse signal depending on the target voltage. Here, the delay time of the delayed pulse signal corresponds to the dependent time. The delayed pulse signal generation circuit has an inverter chain in which a plurality of CMOS inverters are connected in series. The third clock signal generation circuit has a ring oscillator in which a plurality of CMOS inverters are connected in a ring shape. In the conversion circuit of this embodiment, the field effect transistors forming the CMOS inverters of the delayed pulse signal generation circuit and the third clock signal generation circuit may be configured to have a common channel length modulation effect. .. Here, “having a common channel length modulation effect” means that the difference between the channel length modulation effects of both is within ±10%, more preferably within ±3%. Alternatively, the gate structures of the field effect transistors forming the CMOS inverters of the delay pulse signal generation circuit and the third clock signal generation circuit may be configured to have a common form. Here, "the field effect transistor has a common gate structure" means that the design values of the gate width and the gate length of the field effect transistor are the same. In the conversion circuits of these embodiments, the temperature dependence of the delay time of the delay pulse signal on temperature and the temperature dependence of the cycle of the third clock signal on temperature may match. Therefore, in the conversion circuits of these embodiments, the temperature-dependent characteristic included in the delay time is canceled by the temperature-dependent characteristic included in the third clock signal, and thus the digital output value in which the influence of temperature is suppressed is output. be able to. Furthermore, since the conversion circuits of these embodiments can adopt a high-speed clock signal as the first clock signal, they can have high time resolution.
ＣＭＯＳインバータを構成する電界効果型トランジスタのチャネル長変調効果又はゲート構造の形態を共通にさせた上記実施形態の変換回路は、第１電圧と第２電圧の差電圧をデジタル出力値に変換するように構成することができる。この場合、遅延回路の遅延パルス信号生成回路は、第１電圧に依存して基準パルス信号を遅延させた第１遅延パルス信号と第２電圧に依存して基準パルス信号を遅延させた第２遅延パルス信号を生成するように構成されていてもよい。ここで、第１遅延パルス信号の遅延時間と第２遅延パルス信号の遅延時間の差分時間が依存時間に対応する。この実施形態の変換回路は、例えば物理量センサの差動電圧をデジタル出力値に変換することができる。 The conversion circuit of the above embodiment in which the channel length modulation effect or the gate structure of the field effect transistor forming the CMOS inverter is common, the conversion voltage of the first voltage and the second voltage is converted into a digital output value. Can be configured to. In this case, the delay pulse signal generation circuit of the delay circuit includes the first delay pulse signal that delays the reference pulse signal depending on the first voltage and the second delay pulse that delays the reference pulse signal depending on the second voltage. It may be configured to generate a pulse signal. Here, the difference time between the delay time of the first delay pulse signal and the delay time of the second delay pulse signal corresponds to the dependent time. The conversion circuit of this embodiment can convert the differential voltage of the physical quantity sensor into a digital output value, for example.
第１電圧と第２電圧の差電圧をデジタル出力値に変換する変換回路では、仮カウンタ値出力回路が、第１遅延パルス信号の遅延時間と第２遅延パルス信号の遅延時間の差に相当する長さを有する差分パルス信号を生成し、第１クロック信号に基づいて差分パルス信号の長さをカウントし、そのカウント値を仮カウント値として出力するように構成されていてもよい。あるいは、仮カウンタ値出力回路は、第１クロック信号に基づいて第１遅延パルス信号の遅延時間をカウントした第１カウント値と第１クロック信号に基づいて第２遅延パルス信号の遅延時間をカウントした第２カウント値の差分を仮カウント値として出力するように構成されていてもよい。 In the conversion circuit that converts the difference voltage between the first voltage and the second voltage into a digital output value, the temporary counter value output circuit corresponds to the difference between the delay time of the first delay pulse signal and the delay time of the second delay pulse signal. The differential pulse signal having a length may be generated, the length of the differential pulse signal may be counted based on the first clock signal, and the count value may be output as a temporary count value. Alternatively, the provisional counter value output circuit counts the delay time of the first delayed pulse signal based on the first clock signal and the delay time of the second delayed pulse signal based on the first clock signal. The difference between the second count values may be output as the temporary count value.
上記実施形態の変換回路では、第２クロック信号生成回路が、第１クロック信号を分周して第２クロック信号を生成する分周器を有することができる。例えば第１クロック信号を生成するための駆動電圧が変動して第１クロック信号の周波数が変動した場合でも、その変動に追随して第２クロック信号の周波数も変動する。このため、再生パルス信号生成回路は、分周回路の分周比を正確に反映した増幅率で増幅する再生パルス信号を生成することができる。 In the conversion circuit of the above embodiment, the second clock signal generation circuit may include a frequency divider that divides the first clock signal to generate the second clock signal. For example, even if the driving voltage for generating the first clock signal fluctuates and the frequency of the first clock signal fluctuates, the frequency of the second clock signal also fluctuates following the fluctuation. Therefore, the reproduction pulse signal generation circuit can generate a reproduction pulse signal that is amplified by an amplification factor that accurately reflects the frequency division ratio of the frequency division circuit.
（第１実施形態）図１に、対象電圧Ｖ１をデジタル出力値Ｎ２に変換する変換回路１の回路構成を示す。変換回路１は、１チップ化された回路であり、仮カウント値出力回路１００、分周回路５０、再生パルス信号生成回路６０、第３クロック信号生成回路７０及びデジタル信号出力回路８０を備える。仮カウント値出力回路１００は、基準パルス信号生成回路１０、遅延回路２０、第１クロック信号生成回路３０及びカウンタ回路４０を備える。 (First Embodiment) FIG. 1 shows a circuit configuration of a conversion circuit 1 for converting a target voltage V1 into a digital output value N2. The conversion circuit 1 is a one-chip circuit and includes a temporary count value output circuit 100, a frequency dividing circuit 50, a reproduction pulse signal generation circuit 60, a third clock signal generation circuit 70, and a digital signal output circuit 80. The temporary count value output circuit 100 includes a reference pulse signal generation circuit 10, a delay circuit 20, a first clock signal generation circuit 30, and a counter circuit 40.
基準パルス信号生成回路１０は、基準パルス信号Ｐ０を生成するように構成されている。基準パルス信号生成回路１０は、例えばクロック信号を分周して基準パルス信号Ｐ０を生成するように構成されていてもよい。 The reference pulse signal generation circuit 10 is configured to generate the reference pulse signal P0. The reference pulse signal generation circuit 10 may be configured to divide the clock signal to generate the reference pulse signal P0, for example.
遅延回路２０は、遅延パルス信号生成回路２２とＸＯＲ回路２４を有する。遅延パルス信号生成回路２２は、基準パルス信号Ｐ０を遅延させた遅延パルス信号Ｐ１を生成するように構成されている。図２に示されるように、遅延パルス信号生成回路２２は、第１インバータＩＮＶ１の複数個が直列に接続されたインバータチェーンで構成されている。例えば、インバータチェーンは、５０段の第１インバータＩＮＶ１を有する。遅延パルス信号生成回路２２は、対象電圧Ｖ１が駆動電圧として入力するように構成されている。このため、遅延パルス信号Ｐ１の遅延時間は、対象電圧Ｖ１の大きさに依存した長さを有することができる。 The delay circuit 20 has a delayed pulse signal generation circuit 22 and an XOR circuit 24. The delayed pulse signal generation circuit 22 is configured to generate a delayed pulse signal P1 that is a delay of the reference pulse signal P0. As shown in FIG. 2, the delayed pulse signal generation circuit 22 is composed of an inverter chain in which a plurality of first inverters INV1 are connected in series. For example, the inverter chain has 50 stages of first inverters INV1. The delayed pulse signal generation circuit 22 is configured so that the target voltage V1 is input as a drive voltage. Therefore, the delay time of the delayed pulse signal P1 can have a length depending on the magnitude of the target voltage V1.
図１に示されるように、ＸＯＲ回路２４は、基準パルス信号Ｐ０と遅延パルス信号Ｐ１の排他的論理和を演算するように構成されており、基準パルス信号Ｐ０の立ち上がりエッジから遅延パルス信号Ｐ１の立ち上がりエッジまでの長さを有する差分パルス信号Ｐ２を生成するように構成されている。したがって、差分パルス信号Ｐ２は、対象電圧Ｖ１の大きさに依存した長さを有することができる。 As shown in FIG. 1, the XOR circuit 24 is configured to calculate the exclusive OR of the reference pulse signal P0 and the delayed pulse signal P1, and from the rising edge of the reference pulse signal P0 to the delayed pulse signal P1. It is configured to generate the differential pulse signal P2 having a length up to the rising edge. Therefore, the differential pulse signal P2 can have a length depending on the magnitude of the target voltage V1.
第１クロック信号生成回路３０は、変換回路１内で最も高速な第１クロック信号ＣＬＫ１を生成するように構成されている。第１クロック信号ＣＬＫ１は、例えばデューティー比が５０％の矩形波である。第１クロック信号生成回路３０には、様々な回路構成を採用することができ、例えばＣＭＯＳインバータの複数個がリング状に接続されたリングオシレータを採用することができる。 The first clock signal generation circuit 30 is configured to generate the fastest first clock signal CLK1 in the conversion circuit 1. The first clock signal CLK1 is, for example, a rectangular wave with a duty ratio of 50%. Various circuit configurations can be adopted for the first clock signal generation circuit 30, and for example, a ring oscillator in which a plurality of CMOS inverters are connected in a ring shape can be adopted.
カウンタ回路４０は、複数個のＤ型フリップフロップで構成されるアップカウンタを有しており、第１クロック信号ＣＬＫ１に基づいて差分パルス信号Ｐ２の長さをカウントし、そのカウント値を仮カウント値Ｎ１として出力するように構成されている。なお、カウンタ回路４０は、基準パルス信号Ｐ０の立ち上がりエッジでリセットされ、遅延パルス信号Ｐ１の立ち上がりエッジでセットされるように構成されてもよい。この場合、遅延回路２０で差分パルス信号Ｐ２を生成する必要がなくなり、回路構成を簡素化することができる。 The counter circuit 40 has an up counter composed of a plurality of D-type flip-flops, counts the length of the differential pulse signal P2 based on the first clock signal CLK1, and uses the count value as a provisional count value. It is configured to output as N1. The counter circuit 40 may be configured to be reset at the rising edge of the reference pulse signal P0 and set at the rising edge of the delayed pulse signal P1. In this case, the delay circuit 20 does not need to generate the differential pulse signal P2, and the circuit configuration can be simplified.
分周回路５０は、第１クロック信号ＣＬＫ１の周波数を低周波化し、第２クロック信号ＣＬＫ２を生成するように構成されている。第２クロック信号ＣＬＫ２は、例えば第１クロック信号ＣＬＫ１の周波数が１／４に低周波化されたクロック信号である。 The frequency divider circuit 50 is configured to reduce the frequency of the first clock signal CLK1 to generate the second clock signal CLK2. The second clock signal CLK2 is, for example, a clock signal in which the frequency of the first clock signal CLK1 is reduced to 1/4.
再生パルス信号生成回路６０は、複数個のＤ型フリップフロップで構成されるダウンカウンタを有しており、第２クロック信号ＣＬＫが仮カウント値Ｎ１と同数をカウントするのに要する時間の長さを有する再生パルス信号Ｐ３を生成する。この例では、分周回路５０の分周比が４分周であることから、再生パルス信号Ｐ３は、差分パルス信号Ｐ２の４倍の長さを有することができる。 The reproduction pulse signal generation circuit 60 has a down counter composed of a plurality of D-type flip-flops, and determines the length of time required for the second clock signal CLK to count the same number as the provisional count value N1. The reproduction pulse signal P3 having the same is generated. In this example, since the frequency division ratio of the frequency dividing circuit 50 is 4, the reproduction pulse signal P3 can have a length four times that of the differential pulse signal P2.
第３クロック信号生成回路７０は、第３クロック信号ＣＬＫ３を生成するように構成されている。第３クロック信号ＣＬＫ３は、例えばデューティー比が５０％の矩形波である。図３に示されるように、第３クロック信号生成回路７０は、第２インバータＩＮＶ２の複数個がリング状に接続されたリングオシレータで構成されている。 The third clock signal generation circuit 70 is configured to generate the third clock signal CLK3. The third clock signal CLK3 is, for example, a rectangular wave with a duty ratio of 50%. As shown in FIG. 3, the third clock signal generation circuit 70 is composed of a ring oscillator in which a plurality of second inverters INV2 are connected in a ring shape.
デジタル信号出力回路８０は、複数個のＤ型フリップフロップで構成されるアップカウンタを有しており、第３クロック信号ＣＬＫ３に基づいて再生パルス信号Ｐ３の長さをカウントし、そのカウント値をデジタル出力値Ｎ２として出力するように構成されている。 The digital signal output circuit 80 has an up counter composed of a plurality of D-type flip-flops, counts the length of the reproduction pulse signal P3 based on the third clock signal CLK3, and digitalizes the count value. It is configured to output as the output value N2.
上記したように、変換回路１では、遅延パルス信号生成回路２２が第１インバータＩＮＶ１の複数個が直列に接続されたインバータチェーンで構成されており、第３クロック信号生成回路７０が第２インバータＩＮＶ２の複数個がリング状に接続されたリングオシレータで構成されている。図４に示されるように、インバータチェーンの第１インバータＩＮＶ１とリングオシレータの第２インバータＩＮＶ２はいずれも、正電源ラインと負電源ラインの間に直列に接続された第１トランジスタＴｒ１と第２トランジスタＴｒ２を有するＣＭＯＳを備える。第１トランジスタＴｒ１は、ｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ソースが正電源ラインに接続されており、ドレインが第２トランジスタＴｒ２のドレインに接続されている。第２トランジスタＴｒ２は、ｎ型のＭＯＳＦＥＴであり、ドレインが第１トランジスタＴｒ１のドレインに接続されており、ソースが負電源ラインに接続されている。第１トランジスタＴｒ１と第２トランジスタＴｒ２の接続点が、次段のＣＭＯＳインバータを構成するトランジスタのゲートに接続されている。遅延パルス信号生成回路２２のインバータチェーンでは、正電源ラインに対象電圧Ｖ１が入力するように構成されている。第３クロック信号生成回路７０のリングオシレータでは、正電源ラインに電源電圧ＶＤＤが入力するように構成されている。 As described above, in the conversion circuit 1, the delayed pulse signal generation circuit 22 is composed of an inverter chain in which a plurality of the first inverters INV1 are connected in series, and the third clock signal generation circuit 70 is connected to the second inverter INV2. A plurality of ring oscillators connected in a ring shape. As shown in FIG. 4, the first inverter INV1 of the inverter chain and the second inverter INV2 of the ring oscillator are both the first transistor Tr1 and the second transistor Tr1 connected in series between the positive power supply line and the negative power supply line. A CMOS having Tr2 is provided. The first transistor Tr1 is a p-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), the source is connected to the positive power supply line, and the drain is connected to the drain of the second transistor Tr2. The second transistor Tr2 is an n-type MOSFET, the drain is connected to the drain of the first transistor Tr1, and the source is connected to the negative power supply line. The connection point between the first transistor Tr1 and the second transistor Tr2 is connected to the gate of the transistor that forms the CMOS inverter of the next stage. In the inverter chain of the delayed pulse signal generation circuit 22, the target voltage V1 is input to the positive power supply line. The ring oscillator of the third clock signal generation circuit 70 is configured such that the power supply voltage VDD is input to the positive power supply line.
変換回路１では、インバータチェーンの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２によるチャネル長変調効果とリングオシレータの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２によるチャネル長変調効果が一致するように構成されていることを特徴としている。具体的には、第１インバータＩＮＶ１と第２インバータＩＮＶ２の各々を構成する第１トランジスタＴｒ１のゲート幅及びゲート長が等しく、第１インバータＩＮＶ１と第２インバータＩＮＶ２の各々を構成する第２トランジスタＴｒ２のゲート幅及びゲート長が等しい。 The conversion circuit 1 is configured such that the channel length modulation effect by the transistors Tr1 and Tr2 forming the first inverter INV1 of the inverter chain and the channel length modulation effect by the transistors Tr1 and Tr2 forming the second inverter INV2 of the ring oscillator match. It is characterized by being. Specifically, the first transistor Tr1 forming each of the first inverter INV1 and the second inverter INV2 has the same gate width and gate length, and the second transistor Tr2 forming each of the first inverter INV1 and the second inverter INV2. Have the same gate width and gate length.
通常、トランジスタＴｒ１，Ｔｒ２は、低温よりも高温で動作電流が小さくなり、動作速度が低下する。このため、インバータチェーンの第１インバータＩＮＶ１では、低温よりも高温で動作速度が低下するので、低温よりも高温で遅延パルス信号Ｐ１の遅延時間が増加する。すなわち、遅延パルス信号Ｐ１の遅延時間の長さは、温度に対して略一次関数で増加する正の温度依存特性を有している。また、リングオシレータの第２インバータＩＮＶ２でも、低温よりも高温で動作速度が低下するので、低温よりも高温で発振する第３クロック信号ＣＬＫ３の周期が増加する（周波数が低下する）。すなわち、第３クロック信号ＣＬＫ３の周期は、温度に対して略一次関数で増加する正の温度依存特性を有している。 Normally, the operating current of the transistors Tr1 and Tr2 decreases at a high temperature rather than a low temperature, and the operating speed decreases. Therefore, the operation speed of the first inverter INV1 of the inverter chain decreases at a temperature higher than the low temperature, and the delay time of the delay pulse signal P1 increases at a temperature higher than the low temperature. That is, the length of the delay time of the delayed pulse signal P1 has a positive temperature-dependent characteristic that increases with a substantially linear function with respect to temperature. Also, in the second inverter INV2 of the ring oscillator, the operating speed decreases at a temperature higher than the low temperature, so that the cycle of the third clock signal CLK3 oscillating at a temperature higher than the low temperature increases (frequency decreases). That is, the cycle of the third clock signal CLK3 has a positive temperature-dependent characteristic that increases with a substantially linear function with respect to temperature.
ここで、チャネル長変調効果とは、ＩＶ特性の飽和領域における電流増加量をいう。このため、チャネル長変調効果が一致すると、ＩＶ特性の飽和領域における電流増加量が一致する。このため、低温から高温に変化したときに、インバータチェーンとリングオシレータの各々のトランジスタＴｒ１，Ｔｒ２での電流変化量は一致する。この結果、低温から高温に変化したときに、インバータチェーンとリングオシレータの各々の動作速度の変化量が一致するので、インバータチェーンで生成される遅延パルス信号Ｐ１の長さの温度依存特性とリングオシレータで生成される第３クロック信号ＣＬＫ３の周期の温度依存特性が一致する。前記したように、遅延パルス信号Ｐ１の遅延時間の長さは、温度に対して略一次関数で増加する正の温度依存特性を有している。第３クロック信号ＣＬＫ３の周期も、温度に対して略一次関数で増加する正の温度依存特性を有している。さらに、第３クロック信号ＣＬＫ３の周期の温度に対する変化率（基準温度の周期を「１」としたときの任意温度における周期の比）が遅延パルス信号Ｐ１の遅延時間の温度に対する変化率（基準温度の遅延時間を「１」としたときの任意温度における遅延時間の比）が一致する関係となっており、双方の温度依存特性が一致する。 Here, the channel length modulation effect refers to the amount of current increase in the saturation region of the IV characteristic. Therefore, when the channel length modulation effects are the same, the current increase amounts in the saturation region of the IV characteristic are the same. Therefore, when the temperature changes from a low temperature to a high temperature, the amounts of current changes in the transistors Tr1 and Tr2 of the inverter chain and the ring oscillator match. As a result, when the temperature changes from a low temperature to a high temperature, the change amounts of the operating speeds of the inverter chain and the ring oscillator match, so the temperature dependence of the length of the delay pulse signal P1 generated in the inverter chain and the ring oscillator. The temperature-dependent characteristics of the cycle of the third clock signal CLK3 generated in step 1 are the same. As described above, the length of the delay time of the delayed pulse signal P1 has a positive temperature dependence characteristic which increases with a substantially linear function with respect to temperature. The cycle of the third clock signal CLK3 also has a positive temperature-dependent characteristic that increases with a substantially linear function with respect to temperature. Further, the rate of change of the cycle of the third clock signal CLK3 with respect to temperature (the ratio of the cycle at an arbitrary temperature when the cycle of reference temperature is "1") is the rate of change of the delay time of the delay pulse signal P1 with respect to temperature (reference temperature). The ratio of the delay time at an arbitrary temperature when the delay time of 1 is set to "1" is matched, and the temperature dependence characteristics of both are matched.
図４の例に代えて、インバータチェーンの第１インバータＩＮＶ１とリングオシレータの第２インバータＩＮＶ２は、図５に示すＣＭＯＳを備えていてもよい。このＣＭＯＳは、第２トランジスタＴｒと負電源ラインの間に第３トランジスタＴｒを備えており、その第３トランジスタＴｒ３のゲートに入力電圧Ｖｃが入力するように構成されている。このＣＭＯＳが用いられる場合、インバータチェーンの第１インバータＩＮＶにおいては入力電圧Ｖｃが対象電圧Ｖ１であり、リングオシレータの第２インバータＩＮＶ２においては入力電圧Ｖｃが電源電圧ＶＤＤである。このＣＭＯＳにおいても、インバータチェーンの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２，Ｔｒ３によるチャネル長変調効果とリングオシレータの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２，Ｔｒ３によるチャネル長変調効果が一致するように構成されており、具体的には、第１インバータＩＮＶ１と第２インバータＩＮＶ２の各々を構成する第１トランジスタＴｒ１のゲート幅及びゲート長が等しく、第１インバータＩＮＶ１と第２インバータＩＮＶ２の各々を構成する第２トランジスタＴｒ２のゲート幅及びゲート長が等しく、第１インバータＩＮＶ１と第２インバータＩＮＶ２の各々を構成する第３トランジスタＴｒ３のゲート幅及びゲート長が等しい。 Instead of the example of FIG. 4, the first inverter INV1 of the inverter chain and the second inverter INV2 of the ring oscillator may include the CMOS shown in FIG. This CMOS includes a third transistor Tr between the second transistor Tr and the negative power supply line, and the input voltage Vc is input to the gate of the third transistor Tr3. When this CMOS is used, the input voltage Vc is the target voltage V1 in the first inverter INV of the inverter chain, and the input voltage Vc is the power supply voltage VDD in the second inverter INV2 of the ring oscillator. Also in this CMOS, the channel length modulation effect by the transistors Tr1, Tr2, Tr3 forming the first inverter INV1 of the inverter chain matches the channel length modulation effect by the transistors Tr1, Tr2, Tr3 forming the second inverter INV2 of the ring oscillator. Specifically, the first transistor Tr1 forming each of the first inverter INV1 and the second inverter INV2 has the same gate width and gate length, and the first inverter INV1 and the second inverter INV2 have the same gate width and gate length. The gate width and the gate length of the second transistor Tr2 forming each of them are the same, and the gate width and the gate length of the third transistor Tr3 forming each of the first inverter INV1 and the second inverter INV2 are the same.
図６に、変換回路１が対象電圧Ｖ１をデジタル出力値Ｎ２に変換する動作を示す。まず、遅延パルス信号生成回路２２が、基準パルス信号Ｐ０を遅延させた遅延パルス信号Ｐ１を生成する。遅延パルス信号Ｐ１の遅延時間の長さτ１は、対象電圧Ｖ１の大きさに依存する。ＸＯＲ回路２４は、遅延時間の長さτ１に対応した長さを有する差分パルス信号Ｐ２を生成する。なお、上記したように、変換回路１は、差分パルス信号Ｐ２を生成しない回路構成を採用することもできる。カウンタ回路４０は、第１クロック信号ＣＬＫ１に基づいて差分パルス信号Ｐ２の長さをカウントし、そのカウント値を仮カウント値Ｎ１として出力する。 FIG. 6 shows an operation in which the conversion circuit 1 converts the target voltage V1 into the digital output value N2. First, the delay pulse signal generation circuit 22 generates a delay pulse signal P1 that is a delay of the reference pulse signal P0. The delay time length τ1 of the delayed pulse signal P1 depends on the magnitude of the target voltage V1. The XOR circuit 24 generates the differential pulse signal P2 having a length corresponding to the delay time length τ1. Note that, as described above, the conversion circuit 1 can also adopt a circuit configuration that does not generate the differential pulse signal P2. The counter circuit 40 counts the length of the differential pulse signal P2 based on the first clock signal CLK1 and outputs the count value as a provisional count value N1.
再生パルス信号生成回路６０は、第２クロック信号ＣＬＫ２が仮カウント値Ｎ１と同数をカウントするのに要する時間の長さを有する再生パルス信号Ｐ３を生成する。これにより、再生パルス信号Ｐ３は、遅延時間の長さτ１が分周回路５０の分周比に基づいて増幅された長さを有することができる。この例では、分周回路５０の分周比が４分周であることから、再生パルス信号Ｐ３は遅延時間の長さτ１の４倍の長さを有することができる。最後に、デジタル信号出力回路８０は、第３クロック信号ＣＬＫ３に基づいて再生パルス信号Ｐ３の長さをカウントし、そのカウント値をデジタル出力値Ｎ２として出力する。 The reproduction pulse signal generation circuit 60 generates a reproduction pulse signal P3 having a length of time required for the second clock signal CLK2 to count the same number as the provisional count value N1. As a result, the reproduction pulse signal P3 can have a length obtained by amplifying the delay time length τ1 based on the frequency division ratio of the frequency dividing circuit 50. In this example, since the frequency division ratio of the frequency divider circuit 50 is 4, the reproduction pulse signal P3 can have a length four times the delay time length τ1. Finally, the digital signal output circuit 80 counts the length of the reproduction pulse signal P3 based on the third clock signal CLK3 and outputs the count value as the digital output value N2.
変換回路１は、遅延パルス信号Ｐ１の遅延時間の長さτ１の温度に対する温度依存特性と第３クロック信号ＣＬＫ３の周期の温度に対する温度依存特性が一致することを特徴とする。これにより、遅延パルス信号Ｐ１の遅延時間の長さτ１の温度依存特性が第３クロック信号ＣＬＫ３の周期の温度依存特性により相殺されるので、変換回路１は、温度に依存しないデジタル出力値Ｎ２を出力することができる。 The conversion circuit 1 is characterized in that the temperature dependence characteristic of the delay pulse signal P1 with respect to the temperature of the delay time τ1 and the temperature dependence characteristic of the cycle of the third clock signal CLK3 with respect to the temperature are the same. As a result, the temperature-dependent characteristic of the delay time length τ1 of the delay pulse signal P1 is canceled by the temperature-dependent characteristic of the cycle of the third clock signal CLK3, so that the conversion circuit 1 outputs the digital output value N2 that does not depend on the temperature. Can be output.
さらに、変換回路１は、第１クロック信号ＣＬＫ１を利用して遅延パルス信号Ｐ１の遅延時間を仮カウントすることを特徴とする。例えば、温度依存特性を相殺するためだけなら、第１クロック信号ＣＬＫ１の周期の温度依存特性を遅延パルス信号Ｐ１の遅延時間の長さの温度依存特性と一致させれば、わざわざ再生パルス信号Ｐ３を生成した後に第３クロック信号ＣＬＫ３でカウントすることなく、仮カウント値Ｎ１をデジタル出力値として出力することも可能である。しかしながら、第１クロック信号ＣＬＫ１の周期の温度依存特性を遅延パルス信号Ｐ１の遅延時間の長さの温度依存特性と一致させようとすると、遅延パルス信号Ｐ１に必要とされる遅延特性を満足させながら、第１クロック信号ＣＬＫ１の周波数を高速化することが難しいという問題がある。一方、変換回路１では、第３クロック信号ＣＬＫ３を利用して温度依存特性を相殺させることから、第１クロック信号ＣＬＫ１に用いるクロック信号の設計自由度が高まる。このため、変換回路１内で最高速のクロック信号を第１クロック信号ＣＬＫ１に用いることできる。このように、変換回路１は、第１クロック信号ＣＬＫ１を利用して遅延時間を仮カウントすることで高い時間分解能を有することができる。即ち、変換回路１は、温度依存特性の影響を抑えながら、高い時間分解能を有することができる。 Furthermore, the conversion circuit 1 is characterized in that the delay time of the delay pulse signal P1 is provisionally counted by using the first clock signal CLK1. For example, if the temperature-dependent characteristic of the cycle of the first clock signal CLK1 is made to coincide with the temperature-dependent characteristic of the length of the delay time of the delay pulse signal P1, the reproduction pulse signal P3 is purposely set in order to cancel the temperature-dependent characteristic. It is also possible to output the provisional count value N1 as a digital output value without counting with the third clock signal CLK3 after the generation. However, if an attempt is made to match the temperature dependence characteristic of the cycle of the first clock signal CLK1 with the temperature dependence characteristic of the delay time length of the delay pulse signal P1, while satisfying the delay characteristics required for the delay pulse signal P1. However, it is difficult to increase the frequency of the first clock signal CLK1. On the other hand, in the conversion circuit 1, since the temperature dependence is canceled by using the third clock signal CLK3, the degree of freedom in designing the clock signal used as the first clock signal CLK1 is increased. Therefore, the fastest clock signal in the conversion circuit 1 can be used as the first clock signal CLK1. As described above, the conversion circuit 1 can have a high time resolution by provisionally counting the delay time by using the first clock signal CLK1. That is, the conversion circuit 1 can have a high time resolution while suppressing the influence of the temperature-dependent characteristics.
（第２実施形態）図７〜９を参照して、第２実施形態の変換回路２を説明する。なお、第１実施形態の変換回路１と共通する構成要素については共通の符号を付し、その説明を省略する。 (Second Embodiment) The conversion circuit 2 of the second embodiment will be described with reference to FIGS. The same components as those of the conversion circuit 1 of the first embodiment are designated by the same reference numerals and the description thereof will be omitted.
図８に示す変換回路２は、図７に示す物理量センサＳＥ１の差動電圧をデジタル出力値に変換するために用いられる。物理量センサＳＥ１は、正端子Ｔ１と負端子Ｔ２の間にフルブリッジ接続されている４つの可変抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４と、正端子Ｔ１と負端子Ｔ２の間に直列接続されている２つの固定抵抗素子Ｒ５，Ｒ６を有する。物理量センサＳＥ１は、例えば圧力に依存して変動する正側出力電圧ＶＰ及び負側出力電圧ＶＭを出力するように構成されている。第１可変抵抗素子Ｒ１と第３可変抵抗素子Ｒ３は、圧力の増加に比例して抵抗値が低下するように構成されている。第２可変抵抗素子Ｒ２と第４可変抵抗素子Ｒ４は、圧力の増加に比例して抵抗値が増加するように構成されている。これにより、物理量センサＳＥ１は、作用する圧力が増加したときに、正側出力端子Ｔ３に出力される正側出力電圧ＶＰが増加するとともに負側出力端子Ｔ４に出力される負側出力電圧ＶＭが低下するように動作する。第１固定抵抗素子Ｒ５と第２固定抵抗素子Ｒ６は、同一の抵抗値を有しており、正端子Ｔ１と負端子Ｔ２の間に直列に接続されている。 The conversion circuit 2 shown in FIG. 8 is used to convert the differential voltage of the physical quantity sensor SE1 shown in FIG. 7 into a digital output value. The physical quantity sensor SE1 is connected in series between the four variable resistance elements R1, R2, R3 and R4 which are full-bridge connected between the positive terminal T1 and the negative terminal T2, and between the positive terminal T1 and the negative terminal T2. It has two fixed resistance elements R5 and R6. The physical quantity sensor SE1 is configured to output a positive side output voltage VP and a negative side output voltage VM that fluctuate depending on pressure, for example. The first variable resistance element R1 and the third variable resistance element R3 are configured such that the resistance value decreases in proportion to the increase in pressure. The second variable resistance element R2 and the fourth variable resistance element R4 are configured so that the resistance value increases in proportion to the increase in pressure. As a result, in the physical quantity sensor SE1, when the acting pressure increases, the positive output voltage VP output to the positive output terminal T3 increases and the negative output voltage VM output to the negative output terminal T4 increases. Operates to fall. The first fixed resistance element R5 and the second fixed resistance element R6 have the same resistance value, and are connected in series between the positive terminal T1 and the negative terminal T2.
物理量センサＳＥ１はさらに、３つのボルテージフォロア回路ＶＦ１，ＶＦ２，ＶＦ３を有する。第１ボルテージフォロア回路ＶＦ１は、正側出力端子Ｔ３に接続されており、正側出力電圧ＶＰに応じた第１電圧Ｖ１１を出力する。第２ボルテージフォロア回路ＶＦ２は、負側出力端子Ｔ４に接続されており、負側出力電圧ＶＭに応じた第２電圧Ｖ１２を出力する。第３ボルテージフォロア回路ＶＦ３は、第１固定抵抗素子Ｒ５と第２固定抵抗素子Ｒ６の間の中間端子Ｔ５に接続されており、センサ駆動電圧ＶＢの中間電圧（ＶＢ／２）に相当する第３電圧Ｖ１３を出力する。この例に代えて、第１固定抵抗素子Ｒ５と第２固定抵抗素子Ｒ６が第１ボルテージフォロア回路ＶＦ１の出力ノードと第２ボルテージフォロア回路ＶＦ２の出力ノードの間に接続されており、第３ボルテージフォロア回路ＶＦ３がその第１固定抵抗素子Ｒ５と第２固定抵抗素子Ｒ６の間の中間端子Ｔ５に接続されていてもよい。この場合でも、第３ボルテージフォロア回路ＶＦ３は、センサ駆動電圧ＶＢの中間電圧（ＶＢ／２）に相当する第３電圧Ｖ１３を出力することができる。なお、この例では、３つのボルテージフォロア回路ＶＦ１，ＶＦ２，ＶＦ３が物理量センサＳＥ１の構成要素として説明したが、後述する変換回路２の構成要素に含まれてもよい。 The physical quantity sensor SE1 further includes three voltage follower circuits VF1, VF2, VF3. The first voltage follower circuit VF1 is connected to the positive side output terminal T3 and outputs the first voltage V11 according to the positive side output voltage VP. The second voltage follower circuit VF2 is connected to the negative side output terminal T4 and outputs the second voltage V12 according to the negative side output voltage VM. The third voltage follower circuit VF3 is connected to an intermediate terminal T5 between the first fixed resistance element R5 and the second fixed resistance element R6, and corresponds to an intermediate voltage (VB/2) of the sensor drive voltage VB. The voltage V13 is output. Instead of this example, the first fixed resistance element R5 and the second fixed resistance element R6 are connected between the output node of the first voltage follower circuit VF1 and the output node of the second voltage follower circuit VF2, and the third voltage The follower circuit VF3 may be connected to the intermediate terminal T5 between the first fixed resistance element R5 and the second fixed resistance element R6. Even in this case, the third voltage follower circuit VF3 can output the third voltage V13 corresponding to the intermediate voltage (VB/2) of the sensor drive voltage VB. In this example, the three voltage follower circuits VF1, VF2, VF3 have been described as the constituent elements of the physical quantity sensor SE1, but they may be included in the constituent elements of the conversion circuit 2 described later.
図８に示されるように、変換回路２は、遅延回路２０が２つの遅延パルス信号生成回路２２Ａ，２２Ｂを有することを１つの特徴とする。なお、２つの遅延パルス信号生成回路２２Ａ，２２Ｂはいずれも、遅延パルス信号生成回路２２（図１参照）と共通の形態、即ち、インバータチェーン（図２参照）を有することができる。第１遅延パルス信号生成回路２２Ａは、第１電圧Ｖ１１が駆動電圧として入力するように構成されており、第１電圧Ｖ１１に依存して基準パルス信号Ｐ０を遅延させた第１遅延パルス信号Ｐ１１を生成するように構成されている。第２遅延パルス信号生成回路２２Ｂは、第２電圧Ｖ１２が駆動電圧として入力するように構成されており、第２電圧Ｖ１２に依存して基準パルス信号Ｐ０を遅延させた第２遅延パルス信号Ｐ１２を生成するように構成されている。ＸＯＲ回路２４は、第１遅延パルス信号Ｐ１１と第２遅延パルス信号Ｐ１２の排他的論理和を演算するように構成されており、第１遅延パルス信号Ｐ１１の立ち上がりエッジから第２遅延パルス信号Ｐ１２の立ち上がりエッジまでの長さを有する差分パルス信号Ｐ１３を生成するように構成されている。したがって、差分パルス信号Ｐ１３は、第１電圧Ｖ１１と第２電圧Ｖ１２の差動電圧の大きさに依存した長さを有する。 As shown in FIG. 8, the conversion circuit 2 is characterized in that the delay circuit 20 has two delayed pulse signal generation circuits 22A and 22B. Each of the two delayed pulse signal generation circuits 22A and 22B can have a common form with the delayed pulse signal generation circuit 22 (see FIG. 1), that is, an inverter chain (see FIG. 2). The first delay pulse signal generation circuit 22A is configured so that the first voltage V11 is input as a drive voltage, and the first delay pulse signal P11 obtained by delaying the reference pulse signal P0 depending on the first voltage V11 is supplied. Is configured to generate. The second delay pulse signal generation circuit 22B is configured to receive the second voltage V12 as a drive voltage, and outputs the second delay pulse signal P12 that is the reference pulse signal P0 delayed depending on the second voltage V12. Is configured to generate. The XOR circuit 24 is configured to calculate the exclusive OR of the first delay pulse signal P11 and the second delay pulse signal P12, and the XOR circuit 24 calculates the second delay pulse signal P12 from the rising edge of the first delay pulse signal P11. It is configured to generate the differential pulse signal P13 having a length up to the rising edge. Therefore, the differential pulse signal P13 has a length depending on the magnitude of the differential voltage between the first voltage V11 and the second voltage V12.
カウンタ回路４０は、第１クロック信号ＣＬＫ１に基づいて差分パルス信号Ｐ１３の長さをカウントし、そのカウント値を仮カウント値Ｎ３として出力するように構成されている。なお、カウンタ回路４０は、第１遅延パルス信号Ｐ１１の立ち上がりエッジでリセットされ、第２遅延パルス信号Ｐ１２の立ち上がりエッジでセットされるように構成されてもよい。この場合、遅延回路２０で差分パルス信号Ｐ１３を生成する必要がなくなり、回路構成を簡素化することができる。 The counter circuit 40 is configured to count the length of the differential pulse signal P13 based on the first clock signal CLK1 and output the count value as a temporary count value N3. The counter circuit 40 may be configured to be reset at the rising edge of the first delay pulse signal P11 and set at the rising edge of the second delay pulse signal P12. In this case, the delay circuit 20 does not need to generate the differential pulse signal P13, and the circuit configuration can be simplified.
また、変換回路２では、第３クロック信号生成回路７０が、第３電圧Ｖ１３（センサ駆動電圧ＶＢの中間電圧）が駆動電圧として入力するように構成されていることを特徴とする。これにより、センサ駆動電圧ＶＢの変動に追随して第１電圧Ｖ１１及び第２電圧Ｖ１２が変動した場合に、第３電圧Ｖ１３もセンサ駆動電圧ＶＢの変動に追随して変動することができるので、そのようなセンサ駆動電圧ＶＢの変動の影響が相殺される。 Further, the conversion circuit 2 is characterized in that the third clock signal generation circuit 70 is configured to input the third voltage V13 (intermediate voltage of the sensor drive voltage VB) as a drive voltage. Accordingly, when the first voltage V11 and the second voltage V12 change following the fluctuation of the sensor drive voltage VB, the third voltage V13 can also change following the change of the sensor drive voltage VB. The influence of such fluctuations in the sensor drive voltage VB is offset.
図９に、変換回路２が第１電圧Ｖ１１と第２電圧Ｖ１２の差動電圧をデジタル出力値Ｎ４に変換する動作を示す。まず、第１遅延パルス信号生成回路２２Ａが、基準パルス信号Ｐ０を遅延させた第１遅延パルス信号Ｐ１１を生成する。第１遅延パルス信号Ｐ１１の遅延時間の長さτ１１は、第１電圧Ｖ１１の大きさに依存する。第２遅延パルス信号生成回路２２Ｂが、基準パルス信号Ｐ０を遅延させた第２遅延パルス信号Ｐ１２を生成する。第２遅延パルス信号Ｐ１２の遅延時間の長さτ１２は、第２電圧Ｖ１２の大きさに依存する。ＸＯＲ回路２４は、遅延時間τ１１と遅延時間τ１２の差分時間Δτに対応した長さを有する差分パルス信号Ｐ１３を生成する。なお、上記したように、変換回路２は、差分パルス信号Ｐ１３を生成しない回路構成を採用することもできる。カウンタ回路４０は、第１クロック信号ＣＬＫ１に基づいて差分パルス信号Ｐ１３の長さをカウントし、そのカウント値を仮カウント値Ｎ３として出力する。 FIG. 9 shows an operation in which the conversion circuit 2 converts the differential voltage between the first voltage V11 and the second voltage V12 into the digital output value N4. First, the first delay pulse signal generation circuit 22A generates the first delay pulse signal P11 by delaying the reference pulse signal P0. The delay time length τ11 of the first delay pulse signal P11 depends on the magnitude of the first voltage V11. The second delay pulse signal generation circuit 22B generates the second delay pulse signal P12 by delaying the reference pulse signal P0. The delay time length τ12 of the second delay pulse signal P12 depends on the magnitude of the second voltage V12. The XOR circuit 24 generates a differential pulse signal P13 having a length corresponding to the differential time Δτ between the delay time τ11 and the delay time τ12. Note that, as described above, the conversion circuit 2 can also adopt a circuit configuration that does not generate the differential pulse signal P13. The counter circuit 40 counts the length of the differential pulse signal P13 based on the first clock signal CLK1 and outputs the count value as a temporary count value N3.
再生パルス信号生成回路６０は、第２クロック信号ＣＬＫ２が仮カウント値Ｎ３と同数をカウントするのに要する時間の長さを有する再生パルス信号Ｐ１４を生成する。再生パルス信号生成回路６０は、第２クロック信号ＣＬＫ２に基づいて仮カウント値Ｎ３と同数をカウントするのに要する時間の長さを有する再生パルス信号Ｐ１４を生成する。これにより、再生パルス信号Ｐ１４は、差分時間Δτが分周回路５０の分周比に基づいて増幅された長さを有することができる。この例では、分周回路５０の分周比が４分周であることから、再生パルス信号Ｐ１４は差分時間Δτの４倍の長さを有することができる。最後に、デジタル信号出力回路８０は、第３クロック信号ＣＬＫ３に基づいて再生パルス信号Ｐ１４の長さをカウントし、そのカウント値をデジタル出力値Ｎ４として出力する。デジタル出力値Ｎ４は、第１電圧Ｖ１１と第２電圧Ｖ１２の差動電圧の情報、即ち、物理量センサＳＥ１が測定した圧力情報を含むことができる。 The reproduction pulse signal generation circuit 60 generates the reproduction pulse signal P14 having a length of time required for the second clock signal CLK2 to count the same number as the provisional count value N3. The reproduction pulse signal generation circuit 60 generates a reproduction pulse signal P14 having a length of time required to count the same number as the provisional count value N3 based on the second clock signal CLK2. As a result, the reproduction pulse signal P14 can have a length obtained by amplifying the difference time Δτ based on the frequency division ratio of the frequency dividing circuit 50. In this example, since the frequency division ratio of the frequency dividing circuit 50 is 4, the reproduction pulse signal P14 can have a length four times the difference time Δτ. Finally, the digital signal output circuit 80 counts the length of the reproduction pulse signal P14 based on the third clock signal CLK3, and outputs the count value as the digital output value N4. The digital output value N4 may include information on the differential voltage between the first voltage V11 and the second voltage V12, that is, pressure information measured by the physical quantity sensor SE1.
変換回路２でも、第１遅延パルス信号Ｐ１１の遅延時間の長さτ１１の温度に対する温度依存特性と第２遅延パルス信号Ｐ１２の遅延時間の長さτ１２の温度に対する温度依存特性と第３クロック信号ＣＬＫ３の周期の温度に対する温度依存特性が一致することを特徴とする。これにより、第１遅延パルス信号Ｐ１１及び第２遅延パルス信号Ｐ１２の遅延時間の長さの温度依存特性が第３クロック信号ＣＬＫ３の周期の温度依存特性により相殺されるので、変換回路２は、温度に依存しないデジタル出力値Ｎ４を出力することができる。 Also in the conversion circuit 2, the temperature dependence of the delay time length τ11 of the first delay pulse signal P11 with respect to temperature, the temperature dependence of the delay time length τ12 of the second delay pulse signal P12 with respect to temperature, and the third clock signal CLK3. It is characterized in that the temperature dependence characteristics with respect to the temperature of the cycle of are the same. As a result, the temperature dependence characteristics of the delay time lengths of the first delay pulse signal P11 and the second delay pulse signal P12 are canceled by the temperature dependence characteristics of the cycle of the third clock signal CLK3. It is possible to output a digital output value N4 that does not depend on
さらに、変換回路２でも、第１クロック信号ＣＬＫ１を利用して差分時間を仮カウントすることから、高い時間分解能を有することができる。即ち、変換回路２も、温度依存特性の影響を抑えながら、高い時間分解能を有することができる。 Further, the conversion circuit 2 also has a high time resolution because the difference time is provisionally counted by using the first clock signal CLK1. That is, the conversion circuit 2 can also have a high time resolution while suppressing the influence of the temperature-dependent characteristics.
（第３実施形態）図１０及び図１１を参照して、第３実施形態の変換回路３を説明する。なお、第１実施形態の変換回路１及び第２実施形態の変換回路２と共通する構成要素については共通の符号を付し、その説明を省略する。 (Third Embodiment) The conversion circuit 3 of the third embodiment will be described with reference to FIGS. The same components as those of the conversion circuit 1 of the first embodiment and the conversion circuit 2 of the second embodiment are designated by the same reference numerals, and the description thereof will be omitted.
図１１に示す変換回路３は、図１０に示す物理量センサＳＥ２の差動電圧をデジタル出力値に変換するために用いられる。物理量センサＳＥ２は、図７に示す物理量センサＳＥ１と対比すると、スイッチ部ＳＷ１を有することを特徴とする。スイッチ部ＳＷ１は、第１モードにおいて正側出力端子Ｔ３をボルテージフォロア回路ＶＦ１０に接続し、第２モードにおいて負側出力端子Ｔ４をボルテージフォロア回路ＶＦ１０に接続し、第３モードにおいて正側出力端子Ｔ３及び負側出力端子Ｔ４の双方をボルテージフォロア回路ＶＦ１０に接続するように構成されている。これにより、ボルテージフォロア回路ＶＦ１０は、第１モードにおいて正側出力電圧ＶＰに応じた第１電圧Ｖ１１を出力し、第２モードにおいて負側出力電圧ＶＭに応じた第２電圧Ｖ１２を出力し、第３モードにおいてセンサ駆動電圧ＶＢの中間電圧（ＶＢ／２）に相当する第３電圧Ｖ１３を出力する。このように、物理量センサＳＥ２は、スイッチ部ＳＷ１を採用することにより、図７に示す物理量センサＳＥ１に比して簡素な回路構成とすることができる。なお、この例では、スイッチ部ＳＷ１及びボルテージフォロア回路ＶＦ１０が物理量センサＳＥ２の構成要素として説明したが、後述する変換回路３の構成要素に含まれてもよい。 The conversion circuit 3 shown in FIG. 11 is used to convert the differential voltage of the physical quantity sensor SE2 shown in FIG. 10 into a digital output value. The physical quantity sensor SE2 is characterized by having a switch section SW1 as compared with the physical quantity sensor SE1 shown in FIG. The switch unit SW1 connects the positive side output terminal T3 to the voltage follower circuit VF10 in the first mode, connects the negative side output terminal T4 to the voltage follower circuit VF10 in the second mode, and the positive side output terminal T3 in the third mode. And the negative output terminal T4 are both connected to the voltage follower circuit VF10. As a result, the voltage follower circuit VF10 outputs the first voltage V11 according to the positive side output voltage VP in the first mode, outputs the second voltage V12 according to the negative side output voltage VM in the second mode, and outputs the first voltage V12. In the three modes, the third voltage V13 corresponding to the intermediate voltage (VB/2) of the sensor drive voltage VB is output. As described above, the physical quantity sensor SE2 can have a simpler circuit configuration than the physical quantity sensor SE1 shown in FIG. 7 by adopting the switch section SW1. In this example, the switch unit SW1 and the voltage follower circuit VF10 have been described as the constituent elements of the physical quantity sensor SE2, but may be included in the constituent elements of the conversion circuit 3 described later.
図１１に示すように、変換回路３では、遅延パルス信号生成回路２２が、第１モードにおいて第１電圧Ｖ１１が駆動電圧として入力し、さらに、第２モードにおいて第２電圧Ｖ１２が駆動電圧として入力するように構成されている。これにより、遅延パルス信号生成回路２２は、第１モードにおいて第１電圧Ｖ１１に依存して基準パルス信号Ｐ０を遅延させた第１遅延パルス信号Ｐ１１を生成し、さらに、第２モードにおいて第２電圧Ｖ１２に依存して基準パルス信号Ｐ０を遅延させた第２遅延パルス信号Ｐ１２を生成するように構成されている。 As shown in FIG. 11, in the conversion circuit 3, the delayed pulse signal generation circuit 22 inputs the first voltage V11 as a drive voltage in the first mode, and further inputs the second voltage V12 as a drive voltage in the second mode. Is configured to. Thereby, the delay pulse signal generation circuit 22 generates the first delay pulse signal P11 by delaying the reference pulse signal P0 depending on the first voltage V11 in the first mode, and further, the second voltage in the second mode. It is configured to generate the second delayed pulse signal P12 by delaying the reference pulse signal P0 depending on V12.
ＸＯＲ回路２４は、第１モードにおいて基準パルス信号Ｐ０と第１遅延パルス信号Ｐ１１の排他的論理和を演算するように構成されており、基準パルス信号Ｐ０の立ち上がりエッジから第１遅延パルス信号Ｐ１１の立ち上がりエッジまでの長さを有する差分パルス信号を生成するように構成されている。したがって、第１モードで生成される差分パルス信号は、第１電圧Ｖ１１の大きさに依存した長さを有する。ＸＯＲ回路２４はさらに、第２モードにおいて基準パルス信号Ｐ０と第２遅延パルス信号Ｐ１２の排他的論理和を演算するように構成されており、基準パルス信号Ｐ０の立ち上がりエッジから第２遅延パルス信号Ｐ１２の立ち上がりエッジまでの長さを有する差分パルス信号を生成するように構成されている。したがって、第２モードで生成される差分パルス信号は、第２電圧Ｖ１２の大きさに依存した長さを有する。 The XOR circuit 24 is configured to calculate the exclusive OR of the reference pulse signal P0 and the first delay pulse signal P11 in the first mode, and the first delay pulse signal P11 from the rising edge of the reference pulse signal P0. It is configured to generate a differential pulse signal having a length up to the rising edge. Therefore, the differential pulse signal generated in the first mode has a length depending on the magnitude of the first voltage V11. The XOR circuit 24 is further configured to calculate the exclusive OR of the reference pulse signal P0 and the second delay pulse signal P12 in the second mode, and the second delay pulse signal P12 is calculated from the rising edge of the reference pulse signal P0. Is configured to generate a differential pulse signal having a length up to the rising edge of. Therefore, the differential pulse signal generated in the second mode has a length depending on the magnitude of the second voltage V12.
カウンタ回路４０は、第１モードにおいて第１クロック信号ＣＬＫ１に基づいて第１遅延パルス信号Ｐ１１の遅延時間の長さτ１１（図９参照）をカウントし、そのカウント値を第１カウント値Ｎ１１として出力し、さらに、第２モードにおいて第１クロック信号ＣＬＫ１に基づいて第２遅延パルス信号Ｐ１２の遅延時間の長さτ１２（図９参照）をカウントし、そのカウント値を第２カウント値Ｎ１２として出力するように構成されている。なお、カウンタ回路４０は、第１モードにおいて基準パルス信号Ｐ０の立ち上がりエッジでリセットされ第１遅延パルス信号Ｐ１１の立ち上がりエッジでセットされるとともに、第２モードにおいて基準パルス信号Ｐ０の立ち上がりエッジでリセットされ第２遅延パルス信号Ｐ１２の立ち上がりエッジでセットされるように構成されてもよい。この場合、遅延回路２０で差分パルス信号を生成する必要がなくなり、回路構成を簡素化することができる。 The counter circuit 40 counts the delay time length τ11 (see FIG. 9) of the first delay pulse signal P11 based on the first clock signal CLK1 in the first mode, and outputs the count value as the first count value N11. Further, in the second mode, the delay time length τ12 (see FIG. 9) of the second delay pulse signal P12 is counted based on the first clock signal CLK1 and the count value is output as the second count value N12. Is configured. The counter circuit 40 is reset at the rising edge of the reference pulse signal P0 in the first mode and set at the rising edge of the first delay pulse signal P11, and is reset at the rising edge of the reference pulse signal P0 in the second mode. It may be configured to be set at the rising edge of the second delay pulse signal P12. In this case, the delay circuit 20 does not need to generate the differential pulse signal, and the circuit configuration can be simplified.
変換回路３は、減算回路９０を備えていることを特徴とする。減算回路９０は、第２カウント値Ｎ１２から第１カウント値Ｎ１１を減算したカウント値を演算し、そのカウント値を仮カウント値Ｎ３として出力するように構成されている。減算回路９０が出力する仮カウント値Ｎ３は、図８のカウンタ回路４０が出力する仮カウント値Ｎ３と同様に、第１遅延パルス信号Ｐ１１の遅延時間と第２遅延パルス信号Ｐ１２の遅延時間の差分時間Δτの長さに対応する。 The conversion circuit 3 is characterized by including a subtraction circuit 90. The subtraction circuit 90 is configured to calculate a count value obtained by subtracting the first count value N11 from the second count value N12 and output the count value as a provisional count value N3. The temporary count value N3 output by the subtraction circuit 90 is the difference between the delay time of the first delay pulse signal P11 and the delay time of the second delay pulse signal P12, similar to the temporary count value N3 output by the counter circuit 40 in FIG. Corresponds to the length of time Δτ.
このように、変換回路３でも、第１遅延パルス信号Ｐ１１の遅延時間の長さτ１１の温度に対する温度依存特性と第２遅延パルス信号Ｐ１２の遅延時間の長さτ１２の温度に対する温度依存特性と第３クロック信号ＣＬＫ３の周期の温度に対する温度依存特性が一致することを特徴とする。これにより、第１遅延パルス信号Ｐ１１及び第２遅延パルス信号Ｐ１２の遅延時間の温度依存特性が第３クロック信号ＣＬＫ３の周期の温度依存特性により相殺されるので、変換回路３は、温度に依存しないデジタル出力値Ｎ４を出力することができる。 As described above, also in the conversion circuit 3, the temperature dependence of the delay time length τ11 of the first delay pulse signal P11 with respect to temperature and the temperature dependence of the delay time length τ12 of the second delay pulse signal P12 with respect to temperature and the first delay pulse signal P12. It is characterized in that the temperature dependence characteristics of the three clock signals CLK3 with respect to the temperature of the cycle match. As a result, the temperature dependence characteristics of the delay times of the first delay pulse signal P11 and the second delay pulse signal P12 are canceled by the temperature dependence characteristics of the cycle of the third clock signal CLK3, so that the conversion circuit 3 does not depend on the temperature. A digital output value N4 can be output.
さらに、変換回路３でも、第１クロック信号ＣＬＫ１を利用して差分時間を仮カウントすることから、高い時間分解能を有することができる。即ち、変換回路３も、温度依存特性の影響を抑えながら、高い時間分解能を有することができる。 Furthermore, since the conversion circuit 3 also temporarily counts the difference time using the first clock signal CLK1, it can have a high time resolution. That is, the conversion circuit 3 can also have a high time resolution while suppressing the influence of the temperature-dependent characteristics.
さらに、変換回路３は、図８の変換回路２と対比すると分かるように、１つの遅延パルス信号生成回路２２で第１電圧Ｖ１１と第２電圧Ｖ１２の差動電圧をデジタル出力値Ｎ４に変換することができる。このため、変換回路３は、回路面積の消費を抑えることができる。 Further, the conversion circuit 3 converts the differential voltage of the first voltage V11 and the second voltage V12 into the digital output value N4 by one delay pulse signal generation circuit 22, as can be seen by comparing with the conversion circuit 2 of FIG. be able to. Therefore, the conversion circuit 3 can suppress the consumption of the circuit area.
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described above in detail, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. Further, the technical elements described in the present specification or the drawings exert technical utility alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technique illustrated in the present specification or the drawings can achieve a plurality of purposes at the same time, and achieving one of the purposes has technical utility.
１：変換回路
１０：基準パルス信号生成回路
２０：遅延回路
２２：遅延パルス信号生成回路
２４：ＸＯＲ回路
３０：第１クロック信号生成回路
４０：カウンタ回路
５０：分周回路
６０：再生パルス信号生成回路
７０：第３クロック信号生成回路
８０：デジタル信号出力回路
１００：仮カウント値出力回路
1: conversion circuit 10: reference pulse signal generation circuit 20: delay circuit 22: delayed pulse signal generation circuit 24: XOR circuit 30: first clock signal generation circuit 40: counter circuit 50: frequency division circuit 60: reproduction pulse signal generation circuit 70: Third clock signal generation circuit 80: Digital signal output circuit 100: Temporary count value output circuit
Claims (5)
第１クロック信号に基づいて前記対象電圧の大きさに依存した長さを有する依存時間をカウントし、そのカウント値を仮カウント値として出力する仮カウント値出力回路と、
前記第１クロック信号を分周して生成された第２クロック信号が前記仮カウント値と同数をカウントするのに要する時間の長さを有する再生パルス信号を生成する再生パルス信号生成回路と、
第３クロック信号を生成する第３クロック信号生成回路と、
前記第３クロック信号に基づいて前記再生パルス信号の長さをカウントし、そのカウント値を前記デジタル出力値として出力するデジタル信号出力回路と、を備えており、
前記仮カウント値出力回路は、
基準パルス信号を生成する基準パルス信号生成回路と、
前記対象電圧に依存して前記基準パルス信号を遅延させた遅延パルス信号を生成する遅延パルス信号生成回路を有する遅延回路と、を有しており、
前記遅延パルス信号の遅延時間が前記依存時間に相当しており、
前記遅延パルス信号生成回路は、ＣＭＯＳインバータの複数個が直列に接続されているインバータチェーンを有しており、
前記第３クロック信号生成回路は、ＣＭＯＳインバータの複数個がリング状に接続されているリングオシレータを有しており、
前記遅延パルス信号生成回路と前記第３クロック信号生成回路の各々の前記ＣＭＯＳインバータを構成する電界効果型トランジスタが、共通のチャネル長変調効果を有するように構成されている、変換回路。 A conversion circuit for converting a target voltage into a digital output value,
A temporary count value output circuit that counts a dependent time having a length depending on the magnitude of the target voltage based on a first clock signal, and outputs the count value as a temporary count value;
A reproduction pulse signal generation circuit for generating a reproduction pulse signal having a length of time required for the second clock signal generated by dividing the first clock signal to count the same number as the temporary count value;
A third clock signal generation circuit for generating a third clock signal;
A digital signal output circuit for counting the length of the reproduction pulse signal based on the third clock signal and outputting the count value as the digital output value,
The temporary count value output circuit,
A reference pulse signal generation circuit for generating a reference pulse signal,
A delay circuit having a delay pulse signal generation circuit that generates a delay pulse signal that is obtained by delaying the reference pulse signal depending on the target voltage,
The delay time of the delayed pulse signal corresponds to the dependent time,
The delayed pulse signal generation circuit has an inverter chain in which a plurality of CMOS inverters are connected in series,
The third clock signal generation circuit has a ring oscillator in which a plurality of CMOS inverters are connected in a ring shape,
A conversion circuit in which the field effect transistors forming the CMOS inverters of the delay pulse signal generation circuit and the third clock signal generation circuit are configured to have a common channel length modulation effect.
第１クロック信号に基づいて前記対象電圧の大きさに依存した長さを有する依存時間をカウントし、そのカウント値を仮カウント値として出力する仮カウント値出力回路と、
前記第１クロック信号を分周して生成された第２クロック信号が前記仮カウント値と同数をカウントするのに要する時間の長さを有する再生パルス信号を生成する再生パルス信号生成回路と、
第３クロック信号を生成する第３クロック信号生成回路と、
前記第３クロック信号に基づいて前記再生パルス信号の長さをカウントし、そのカウント値を前記デジタル出力値として出力するデジタル信号出力回路と、を備えており、
前記仮カウント値出力回路は、
基準パルス信号を生成する基準パルス信号生成回路と、
前記対象電圧に依存して前記基準パルス信号を遅延させた遅延パルス信号を生成する遅延パルス信号生成回路を有する遅延回路と、を有しており、
前記遅延パルス信号の遅延時間が前記依存時間に相当しており、
前記遅延パルス信号生成回路は、ＣＭＯＳインバータの複数個が直列に接続されているインバータチェーンを有しており、
前記第３クロック信号生成回路は、ＣＭＯＳインバータの複数個がリング状に接続されているリングオシレータを有しており、
前記遅延パルス信号生成回路と前記第３クロック信号生成回路の各々の前記ＣＭＯＳインバータを構成する電界効果型トランジスタのゲート構造が、共通の形態を有するように構成されている、変換回路。 A conversion circuit for converting a target voltage into a digital output value,
A temporary count value output circuit that counts a dependent time having a length depending on the magnitude of the target voltage based on a first clock signal, and outputs the count value as a temporary count value;
A reproduction pulse signal generation circuit for generating a reproduction pulse signal having a length of time required for the second clock signal generated by dividing the first clock signal to count the same number as the temporary count value;
A third clock signal generation circuit for generating a third clock signal,
A digital signal output circuit for counting the length of the reproduction pulse signal based on the third clock signal and outputting the count value as the digital output value,
The temporary count value output circuit,
A reference pulse signal generation circuit for generating a reference pulse signal,
A delay circuit having a delay pulse signal generation circuit that generates a delay pulse signal that is obtained by delaying the reference pulse signal depending on the target voltage,
The delay time of the delayed pulse signal corresponds to the dependent time,
The delayed pulse signal generation circuit has an inverter chain in which a plurality of CMOS inverters are connected in series,
The third clock signal generation circuit has a ring oscillator in which a plurality of CMOS inverters are connected in a ring shape,
A conversion circuit in which the gate structures of the field effect transistors forming the CMOS inverters of the delay pulse signal generation circuit and the third clock signal generation circuit are configured to have a common form.
前記遅延回路の前記遅延パルス信号生成回路は、前記第１電圧に依存して前記基準パルス信号を遅延させた第１遅延パルス信号と前記第２電圧に依存して前記基準パルス信号を遅延させた第２遅延パルス信号を生成するように構成されており、
前記第１遅延パルス信号の遅延時間と前記第２遅延パルス信号の遅延時間の差分時間が前記依存時間に相当する、請求項１又は２に記載の変換回路。 The target voltage is a difference voltage between the first voltage and the second voltage,
The delayed pulse signal generation circuit of the delay circuit delays the reference pulse signal depending on the first voltage and the first delayed pulse signal delayed from the reference pulse signal. Is configured to generate a second delayed pulse signal,
The differential time of the delay time of the first delay pulse signal delay time and the second delay pulse signal corresponds to the time-dependent conversion circuit according to claim 1 or 2.
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