JP2020010243A

JP2020010243A - Conversion circuit

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Publication number: JP2020010243A
Application number: JP2018131452A
Authority: JP
Inventors: 英人嶋田; Hideto Shimada; 水野　健太朗; Kentaro Mizuno; 健太朗水野; 牧野　泰明; Yasuaki Makino; 牧野　　泰明; 貴男鶴原; Takao Tsuruhara; 磯村　博文; Hirobumi Isomura; 博文磯村
Original assignee: Denso Corp; Toyota Central R&D Labs Inc
Current assignee: Denso Corp; Toyota Central R&D Labs Inc
Priority date: 2018-07-11
Filing date: 2018-07-11
Publication date: 2020-01-16
Anticipated expiration: 2038-07-11
Also published as: JP7079165B2

Abstract

To provide a conversion circuit with reduced temperature dependence.SOLUTION: A conversion circuit that converts an output voltage (difference between the first and second voltages) of a physical quantity sensor to a digital output value includes a first delay circuit that generates a first delay pulse signal obtained by delaying a reference pulse signal depending on the first voltage, a second delay circuit that generates a second delay pulse signal obtained by delaying the reference pulse signal depending on the second voltage, a third delay circuit that generates a third delay pulse signal obtained by delaying the first delay pulse signal depending on the second voltage, and a fourth delay circuit that generates a fourth delay pulse signal obtained by delaying the second delay pulse signal depending on the first voltage.SELECTED DRAWING: Figure 3

Description

本明細書が開示する技術は、物理量センサの出力電圧をデジタル出力値に変換する変換回路に関する。 The technology disclosed in this specification relates to a conversion circuit that converts an output voltage of a physical quantity sensor into a digital output value.

圧力等の物理量を計測するために、例えばホイートストンブリッジ回路を有する物理量センサが用いられることが多い。この種の物理量センサは、第１電圧と第２電圧の差であるとともに計測対象の物理量に依存して変化する出力電圧を出力するように構成されている。物理量センサの出力電圧をデジタル出力値に変換するために、遅延回路を利用した変換回路が開発されている。このような変換回路は、ＴＤＣ（Time to Digital Converter）回路とも称される。 In order to measure a physical quantity such as pressure, a physical quantity sensor having a Wheatstone bridge circuit is often used, for example. This kind of physical quantity sensor is configured to output an output voltage that is a difference between the first voltage and the second voltage and that changes depending on a physical quantity to be measured. In order to convert the output voltage of the physical quantity sensor into a digital output value, a conversion circuit using a delay circuit has been developed. Such a conversion circuit is also called a TDC (Time to Digital Converter) circuit.

特許文献１に開示される変換回路は、物理量センサの出力電圧を遅延回路の駆動電圧に用いることにより、遅延回路を通過する基準パルス信号の遅延時間の長さを物理量センサの出力電圧に依存させるように構成されている。これにより、特許文献１の変換回路は、基準パルス信号の遅延時間の長さから物理量センサの出力電圧を換算することができる。 The conversion circuit disclosed in Patent Document 1 uses the output voltage of the physical quantity sensor as the drive voltage of the delay circuit, thereby making the length of the delay time of the reference pulse signal passing through the delay circuit dependent on the output voltage of the physical quantity sensor. It is configured as follows. Thus, the conversion circuit of Patent Document 1 can convert the output voltage of the physical quantity sensor from the length of the delay time of the reference pulse signal.

特開平１１−２３０８４３号公報JP-A-11-230843

しかしながら、遅延回路の遅延時間の長さは、温度依存特性を有しており、環境温度の変動に追随して変動する。このように、遅延回路の遅延時間の長さには物理量センサの出力電圧の大きさに加えて環境温度も反映しており、これにより、物理量センサの出力電圧の大きさを正確に知ることが困難になる。したがって、この種の変換回路では、このような環境温度の影響を抑えて温度依存特性を低下させる技術が必要とされている。 However, the length of the delay time of the delay circuit has a temperature-dependent characteristic, and fluctuates according to the fluctuation of the environmental temperature. As described above, the length of the delay time of the delay circuit reflects the environmental temperature in addition to the magnitude of the output voltage of the physical quantity sensor, and thus, it is possible to accurately know the magnitude of the output voltage of the physical quantity sensor. It becomes difficult. Therefore, in this type of conversion circuit, there is a need for a technique for suppressing such an influence of the environmental temperature and reducing the temperature-dependent characteristics.

本明細書が開示する変換回路は、第１電圧と第２電圧の差であるとともに計測対象の物理量に依存して変化する出力電圧を出力する物理量センサの前記出力電圧をデジタル出力値に変換することができる。変換回路の一実施形態は、基準パルス信号を生成する基準パルス信号生成回路と、前記第１電圧に依存して前記基準パルス信号を遅延させた第１遅延パルス信号を生成する第１遅延回路と、前記第２電圧に依存して前記基準パルス信号を遅延させた第２遅延パルス信号を生成する第２遅延回路と、前記第２電圧に依存して前記第１遅延パルス信号を遅延させた第３遅延パルス信号を生成する第３遅延回路と、前記第１電圧に依存して前記第２遅延パルス信号を遅延させた第４遅延パルス信号を生成する第４遅延回路と、前記第３遅延パルス信号の前記基準パルス信号からの遅延時間と前記第４遅延パルス信号の前記基準パルス信号からの遅延時間の差分時間をクロック信号に基づいてカウントし、そのカウント値を前記デジタル出力値として出力するカウント値出力回路と、を備えることができる。この変換回路では、前記第１遅延回路と前記第２遅延回路によって構成される前段回路と前記第３遅延回路と前記第４遅延回路によって構成される後段回路に対して前記第１電圧と前記第２電圧が反転して入力することにより、環境温度の影響が差し引かされた状態で前記第３遅延パルス信号と前記第４遅延パルス信号の差分時間が得られる。このため、この変換回路は、温度依存特性が低下したデジタル出力値を出力することができる。 A conversion circuit disclosed in the present specification converts the output voltage of a physical quantity sensor that outputs an output voltage that is a difference between a first voltage and a second voltage and that changes depending on a physical quantity to be measured into a digital output value. be able to. One embodiment of the conversion circuit includes a reference pulse signal generation circuit that generates a reference pulse signal, a first delay circuit that generates a first delay pulse signal obtained by delaying the reference pulse signal depending on the first voltage, A second delay circuit that generates a second delay pulse signal obtained by delaying the reference pulse signal depending on the second voltage, and a second delay circuit that delays the first delay pulse signal depending on the second voltage. A third delay circuit that generates a third delay pulse signal, a fourth delay circuit that generates a fourth delay pulse signal obtained by delaying the second delay pulse signal depending on the first voltage, and a third delay pulse The difference time between the delay time of the signal from the reference pulse signal and the delay time of the fourth delay pulse signal from the reference pulse signal is counted based on the clock signal, and the count value is used as the digital output value. The count value output circuit that force can be provided with. In this conversion circuit, the first voltage and the second voltage are applied to a pre-stage circuit formed by the first delay circuit and the second delay circuit, and a post-stage circuit formed by the third delay circuit and the fourth delay circuit. By inverting and inputting the two voltages, a difference time between the third delay pulse signal and the fourth delay pulse signal can be obtained in a state where the influence of the environmental temperature is subtracted. For this reason, this conversion circuit can output a digital output value with reduced temperature dependence.

上記変換回路では、前記第１遅延回路と前記第２遅延回路と前記第３遅延回路と前記第４遅延回路の各々が、論理ゲートの複数個が直列に接続して構成されていてもよい。前記第１遅延回路と前記第２遅延回路の各々の前記論理ゲートのゲート長を第１値とし、前記第３遅延回路と前記第４遅延回路の各々の前記論理ゲートのゲート長を第２値とすると、前記第１値＜前記第２値の関係が成立する。この変換回路では、計測感度の低下を抑えながら、温度依存特性が低下したデジタル出力値を出力することができる。 In the conversion circuit, each of the first delay circuit, the second delay circuit, the third delay circuit, and the fourth delay circuit may be configured by connecting a plurality of logic gates in series. The gate length of each of the logic gates of the first delay circuit and the second delay circuit is a first value, and the gate length of each of the logic gates of the third delay circuit and the fourth delay circuit is a second value. Then, the relationship of the first value <the second value is established. This conversion circuit can output a digital output value with reduced temperature dependence while suppressing a decrease in measurement sensitivity.

上記変換回路では、前記第１遅延回路と前記第２遅延回路と前記第３遅延回路と前記第４遅延回路の各々が有する前記論理ゲートがＣＭＯＳインバータであってもよい。あるいは、前記論理ゲートが、ＣＭＯＳインバータと等価的な動作をするようにＮＡＮＤで構成されたインバータであってもよく、ＣＭＯＳインバータと等価的な動作をするようにＮＯＲで構成されたインバータであってもよい。前記論理ゲートがＣＭＯＳインバータの場合、そのＣＭＯＳインバータが、３素子型ＣＭＯＳインバータであってもよい。前記３素子型ＣＭＯＳインバータは、それ自体がインピーダンス変換回路としての役割を有している。このため、物理量センサの出力電圧に対してインピーダンス変換回路を別個に設ける必要がなくなり、回路構成が簡素化される。 In the conversion circuit, the logic gate of each of the first delay circuit, the second delay circuit, the third delay circuit, and the fourth delay circuit may be a CMOS inverter. Alternatively, the logic gate may be an inverter configured with NAND so as to operate equivalently to a CMOS inverter, or an inverter configured with NOR so as to operate equivalently to a CMOS inverter. Is also good. When the logic gate is a CMOS inverter, the CMOS inverter may be a three-element CMOS inverter. The three-element type CMOS inverter itself has a role as an impedance conversion circuit. Therefore, it is not necessary to separately provide an impedance conversion circuit for the output voltage of the physical quantity sensor, and the circuit configuration is simplified.

上記変換回路はさらに、前記クロック信号を生成するクロック信号生成回路をさらに備えていてもよい。前記クロック信号生成回路は、論理ゲートの複数個がリング状に接続されているリングオシレータを有している。前記リングオシレータは、前記第１電圧と前記第２電圧の中間電圧に応じた前記クロック信号を生成する。前記中間電圧は、前記物理量センサのセンサ駆動電圧の変動に追随して変動することができる。このような前記中間電圧に応じたクロック信号を用いて前記第３遅延パルス信号と前記第４遅延パルス信号の差分時間をカウントすることで、そのようなセンサ駆動電圧の変動の影響が相殺される。 The conversion circuit may further include a clock signal generation circuit that generates the clock signal. The clock signal generation circuit has a ring oscillator in which a plurality of logic gates are connected in a ring. The ring oscillator generates the clock signal according to an intermediate voltage between the first voltage and the second voltage. The intermediate voltage may fluctuate following a fluctuation in a sensor drive voltage of the physical quantity sensor. By counting the difference time between the third delay pulse signal and the fourth delay pulse signal using the clock signal corresponding to the intermediate voltage, the influence of such a variation in the sensor drive voltage is canceled. .

上記変換回路では、前記クロック信号生成回路が有する前記論理ゲートが、ＣＭＯＳインバータであってもよい。あるいは、前記論理ゲートが、ＣＭＯＳインバータと等価的な動作をするようにＮＡＮＤで構成されたインバータであってもよく、ＣＭＯＳインバータと等価的な動作をするようにＮＯＲで構成されたインバータであってもよい。前記論理ゲートがＣＭＯＳインバータの場合、そのＣＭＯＳインバータが、３素子型ＣＭＯＳインバータであってもよい。 In the conversion circuit, the logic gate included in the clock signal generation circuit may be a CMOS inverter. Alternatively, the logic gate may be an inverter configured with NAND so as to operate equivalently to a CMOS inverter, or an inverter configured with NOR so as to operate equivalently to a CMOS inverter. Is also good. When the logic gate is a CMOS inverter, the CMOS inverter may be a three-element CMOS inverter.

物理量センサの概略を示す回路図である。FIG. 3 is a circuit diagram schematically illustrating a physical quantity sensor. 物理量センサの出力電圧を説明する図である。FIG. 3 is a diagram illustrating an output voltage of a physical quantity sensor. 変換回路の概略を示す回路図である。FIG. 3 is a circuit diagram schematically illustrating a conversion circuit. 遅延回路に含まれるインバータチェーンの概略を示す図である。FIG. 3 is a diagram schematically illustrating an inverter chain included in a delay circuit. インバータチェーンを構成するＣＭＯＳインバータの回路図である。FIG. 3 is a circuit diagram of a CMOS inverter forming an inverter chain. インバータチェーンを構成するＣＭＯＳインバータの変形例の回路図である。It is a circuit diagram of a modification of the CMOS inverter which forms the inverter chain. クロック信号生成回路に含まれるリングオシレータの概略を示す図である。FIG. 3 is a diagram schematically illustrating a ring oscillator included in a clock signal generation circuit. 変換回路の動作を表すタイミングチャートである。5 is a timing chart illustrating an operation of the conversion circuit. 変換回路の電圧検出回路において、第１遅延パルス信号と第２遅延パルス信号の差分時間に環境温度の影響が含まれる理由を説明する図である。FIG. 9 is a diagram illustrating the reason why the difference time between the first delay pulse signal and the second delay pulse signal includes the influence of the environmental temperature in the voltage detection circuit of the conversion circuit. 変換回路の温度補償回路において、電圧検出回路の出力に含まれる環境温度の影響分が取り除かれることを説明する図である。FIG. 9 is a diagram illustrating that the temperature compensation circuit of the conversion circuit removes the influence of the environmental temperature included in the output of the voltage detection circuit.

図１に、圧力を計測するための物理量センサＳＥ１を示す。物理量センサＳＥ１は、正端子Ｔ１と負端子Ｔ２の間にホイートストンブリッジ回路を構成する４つの可変抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４と、正端子Ｔ１と負端子Ｔ２の間に直列接続されている２つの固定抵抗素子Ｒ５，Ｒ６を有している。第１固定抵抗素子Ｒ５と第２固定抵抗素子Ｒ６は、同一の抵抗値を有している。このため、第１固定抵抗素子Ｒ５と第２固定抵抗素子Ｒ６の間の中間端子Ｔ５の電圧は、センサ駆動電圧ＶＤＤの中間の電圧（ＶＤＤ／２＝Ｖｄ）となる。この中間電圧Ｖｄは、後述するクロック信号生成回路に用いられる。 FIG. 1 shows a physical quantity sensor SE1 for measuring pressure. The physical quantity sensor SE1 is connected in series between four variable resistance elements R1, R2, R3, R4 forming a Wheatstone bridge circuit between the positive terminal T1 and the negative terminal T2, and between the positive terminal T1 and the negative terminal T2. It has two fixed resistance elements R5 and R6. The first fixed resistance element R5 and the second fixed resistance element R6 have the same resistance value. Therefore, the voltage of the intermediate terminal T5 between the first fixed resistance element R5 and the second fixed resistance element R6 is an intermediate voltage (VDD / 2 = Vd) of the sensor drive voltage VDD. This intermediate voltage Vd is used for a clock signal generation circuit described later.

物理量センサＳＥ１では、第１可変抵抗素子Ｒ１と第３可変抵抗素子Ｒ３が圧力の増加に比例して抵抗値が低下するように構成されており、第２可変抵抗素子Ｒ２と第４可変抵抗素子Ｒ４が圧力の増加に比例して抵抗値が増加するように構成されている。これにより、物理量センサＳＥ１は、図２に示されるように、作用する圧力が増加したときに、正側出力端子Ｔ３に出力される正側出力電圧Ｖｐ（＝Ｖｄ＋ΔＶｉｎ）が増加するとともに負側出力端子Ｔ４に出力される負側出力電圧Ｖｍ（＝Ｖｄ−ΔＶｉｎ）が低下するように動作する。このように、物理量センサＳＥ１は、計測対象である圧力に依存した出力電圧（（Ｖｐ-Ｖｍ）＝２Ｖｉｎ）を出力することができる。 In the physical quantity sensor SE1, the first variable resistance element R1 and the third variable resistance element R3 are configured such that the resistance value decreases in proportion to an increase in pressure, and the second variable resistance element R2 and the fourth variable resistance element R4 is configured such that the resistance value increases in proportion to the increase in pressure. As a result, as shown in FIG. 2, the physical quantity sensor SE1 increases the positive output voltage Vp (= Vd + ΔVin) output to the positive output terminal T3 and increases the negative output when the applied pressure increases. The operation is performed such that the negative output voltage Vm (= Vd−ΔVin) output to the terminal T4 decreases. As described above, the physical quantity sensor SE1 can output an output voltage ((Vp−Vm) = 2Vin) depending on the pressure to be measured.

図１に戻る。物理量センサＳＥ１はさらに、インピーダンス変換を行うために、３つのボルテージフォロア回路ＶＦ１，ＶＦ２，ＶＦ３を有している。第１ボルテージフォロア回路ＶＦ１は、正側出力端子Ｔ３に接続されており、正側出力電圧Ｖｐを出力するように構成されている。第２ボルテージフォロア回路ＶＦ２は、負側出力端子Ｔ４に接続されており、負側出力電圧ＶＭを出力するように構成されている。第３ボルテージフォロア回路ＶＦ３は、中間端子Ｔ５に接続されており、中間電圧Ｖｄを出力するように構成されている。 Return to FIG. The physical quantity sensor SE1 further has three voltage follower circuits VF1, VF2, and VF3 for performing impedance conversion. The first voltage follower circuit VF1 is connected to the positive output terminal T3, and is configured to output a positive output voltage Vp. The second voltage follower circuit VF2 is connected to the negative output terminal T4, and is configured to output a negative output voltage VM. The third voltage follower circuit VF3 is connected to the intermediate terminal T5, and is configured to output the intermediate voltage Vd.

図３に、物理量センサＳＥ１の出力電圧（（Ｖｐ-Ｖｍ）＝２Ｖｉｎ）をデジタル出力値Ｄｏｕｔに変換する変換回路１の回路構成を示す。変換回路１は、１チップ化された回路であり、基準パルス信号生成回路１０、電圧検出回路２０、温度補償回路３０、ＸＯＲ回路４０、クロック信号生成回路５０及びカウンタ回路６０を備えている。 FIG. 3 shows a circuit configuration of the conversion circuit 1 that converts the output voltage ((Vp−Vm) = 2 Vin) of the physical quantity sensor SE1 into a digital output value Dout. The conversion circuit 1 is a one-chip circuit, and includes a reference pulse signal generation circuit 10, a voltage detection circuit 20, a temperature compensation circuit 30, an XOR circuit 40, a clock signal generation circuit 50, and a counter circuit 60.

基準パルス信号生成回路１０は、基準パルス信号Ｐ０を生成するように構成されている。基準パルス信号生成回路１０は、例えばクロック信号を分周して基準パルス信号Ｐ０を生成するように構成されていてもよい。 The reference pulse signal generation circuit 10 is configured to generate a reference pulse signal P0. The reference pulse signal generation circuit 10 may be configured to generate a reference pulse signal P0 by dividing a clock signal, for example.

電圧検出回路２０は、第１遅延回路２２及び第２遅延回路２４を有している。温度補償回路３０は、第３遅延回路３２及び第４遅延回路３４を有している。図４に示されるように、これら遅延回路２２，２４，３２，３４の各々は、論理ゲートの複数個が直列に接続して構成されている。この例では、これら遅延回路２２，２４，３２，３４の各々は、インバータＩＮＶ１の複数個が直列に接続されたインバータチェーンを有しており、物理量センサＳＥ１の正側出力電圧Ｖｐ又は負側出力電圧Ｖｍが駆動電圧として入力するように構成されている。電圧検出回路２０の第１遅延回路２２及び第２遅延回路２４の各々のインバータチェーンの段数は同一であり、その段数は計測感度を考慮して設定されている。温度補償回路３０の第３遅延回路３２及び第４遅延回路３４の各々のインバータチェーンの段数は同一であり、後述するように、その段数は電圧検出回路２０の温度依存特性が抑えられるように設定されている。温度補償回路３０の第３遅延回路３２及び第４遅延回路３４の各々のインバータチェーンの段数は、電圧検出回路２０の第１遅延回路２２及び第２遅延回路２４の各々のインバータチェーンの段数と異なっている。 The voltage detection circuit 20 has a first delay circuit 22 and a second delay circuit 24. The temperature compensation circuit 30 has a third delay circuit 32 and a fourth delay circuit 34. As shown in FIG. 4, each of the delay circuits 22, 24, 32, and 34 is configured by connecting a plurality of logic gates in series. In this example, each of the delay circuits 22, 24, 32, and 34 has an inverter chain in which a plurality of inverters INV1 are connected in series, and outputs a positive output voltage Vp or a negative output voltage of the physical quantity sensor SE1. The voltage Vm is configured to be input as a drive voltage. The number of stages of the inverter chains of the first delay circuit 22 and the second delay circuit 24 of the voltage detection circuit 20 is the same, and the number of stages is set in consideration of measurement sensitivity. The number of stages of the inverter chain of each of the third delay circuit 32 and the fourth delay circuit 34 of the temperature compensation circuit 30 is the same, and the number of stages is set so that the temperature dependency of the voltage detection circuit 20 is suppressed, as described later. Have been. The number of stages of each inverter chain of the third delay circuit 32 and the fourth delay circuit 34 of the temperature compensation circuit 30 is different from the number of stages of each inverter chain of the first delay circuit 22 and the second delay circuit 24 of the voltage detection circuit 20. ing.

図５に示されるように、インバータチェーンのインバータＩＮＶ１は、正電源ラインと負電源ラインの間に直列に接続された第１トランジスタＴｒ１と第２トランジスタＴｒ２を有するＣＭＯＳインバータを有している。この明細書では、２つのトランジスタで構成されるＣＭＯＳインバータを２素子型ＣＭＯＳインバータという。第１トランジスタＴｒ１は、ｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ソースが正電源ラインに接続されており、ドレインが第２トランジスタＴｒ２のドレインに接続されている。第２トランジスタＴｒ２は、ｎ型のＭＯＳＦＥＴであり、ドレインが第１トランジスタＴｒ１のドレインに接続されており、ソースが負電源ラインに接続されている。第１トランジスタＴｒ１と第２トランジスタＴｒ２の接続点が、次段のＣＭＯＳインバータを構成するトランジスタのゲートに接続されている。第１遅延回路２２及び第４遅延回路３４のＣＭＯＳインバータの正電源ラインには、物理量センサＳＥ１の正側出力電圧Ｖｐが入力するように構成されている。第２遅延回路２４及び第３遅延回路３２のＣＭＯＳインバータの正電源ラインには、物理量センサＳＥ１の負側出力電圧Ｖｍが入力するように構成されている。いずれの遅延回路２２，２４，３２，３４のＣＭＯＳインバータの負電源ラインには、接地電圧が入力するように構成されている。 As shown in FIG. 5, the inverter INV1 of the inverter chain has a CMOS inverter having a first transistor Tr1 and a second transistor Tr2 connected in series between a positive power line and a negative power line. In this specification, a CMOS inverter composed of two transistors is referred to as a two-element type CMOS inverter. The first transistor Tr1 is a p-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), the source is connected to the positive power supply line, and the drain is connected to the drain of the second transistor Tr2. The second transistor Tr2 is an n-type MOSFET, the drain of which is connected to the drain of the first transistor Tr1, and the source of which is connected to the negative power supply line. The connection point between the first transistor Tr1 and the second transistor Tr2 is connected to the gate of the transistor that forms the next-stage CMOS inverter. The positive power supply line of the CMOS inverter of the first delay circuit 22 and the fourth delay circuit 34 is configured to receive the positive output voltage Vp of the physical quantity sensor SE1. The negative output voltage Vm of the physical quantity sensor SE1 is input to the positive power supply lines of the CMOS inverters of the second delay circuit 24 and the third delay circuit 32. Each of the delay circuits 22, 24, 32, and 34 is configured such that the ground voltage is input to the negative power supply line of the CMOS inverter.

図５の例に代えて、インバータチェーンのインバータＩＮＶ１は、図６に示すＣＭＯＳインバータを備えていてもよい。このＣＭＯＳは、第２トランジスタＴｒと負電源ラインの間に第３トランジスタＴｒを備えており、その第３トランジスタＴｒ３のゲートに物理量センサＳＥ１の正側出力電圧Ｖｐ又は負側出力電圧Ｖｍが入力するように構成されている。このＣＭＯＳインバータは、３つのトランジスタで構成されている。この明細書では、３つのトランジスタで構成されるＣＭＯＳインバータを３素子型ＣＭＯＳインバータという。このような３素子型ＣＭＯＳインバータは、これ自体がインピーダンス変換回路としての役割を有している。このため、３素子型ＣＭＯＳインバータが用いられる場合、図１に示すボルテージフォロア回路ＶＦ１，ＶＦ２，ＶＦ３が不要となり、回路構成が簡素化される。また、これらの例に代えて、インバータチェーンのインバータＩＮＶ１は、当該分野で知られているように、ＣＭＯＳインバータと等価的な動作をするようにＮＡＮＤで構成されたインバータであってもよく、ＣＭＯＳインバータと等価的な動作をするようにＮＯＲで構成されたインバータであってもよい。 Instead of the example in FIG. 5, the inverter INV1 of the inverter chain may include the CMOS inverter shown in FIG. This CMOS includes a third transistor Tr between the second transistor Tr and the negative power supply line, and the positive output voltage Vp or the negative output voltage Vm of the physical quantity sensor SE1 is input to the gate of the third transistor Tr3. It is configured as follows. This CMOS inverter is composed of three transistors. In this specification, a CMOS inverter composed of three transistors is referred to as a three-element type CMOS inverter. Such a three-element type CMOS inverter itself has a role as an impedance conversion circuit. Therefore, when a three-element CMOS inverter is used, the voltage follower circuits VF1, VF2, and VF3 shown in FIG. 1 become unnecessary, and the circuit configuration is simplified. Instead of these examples, the inverter INV1 of the inverter chain may be an inverter configured by NAND so as to operate equivalently to a CMOS inverter, as is known in the art. An inverter configured by NOR so as to operate equivalently to the inverter may be used.

図３に戻る。電圧検出回路２０の第１遅延回路２２は、物理量センサＳＥ１の正側出力電圧Ｖｐに依存して基準パルス信号Ｐ０を遅延させた第１遅延パルス信号Ｐ１を生成するように構成されている。このため、第１遅延パルス信号Ｐ１は、正側出力電圧Ｖｐの大きさに依存した遅延時間を有することができる。電圧検出回路２０の第２遅延回路２４は、物理量センサＳＥ１の負側出力電圧Ｖｍに依存して基準パルス信号Ｐ０を遅延させた第２遅延パルス信号Ｐ２を生成するように構成されている。このため、第２遅延パルス信号Ｐ２は、負側出力電圧Ｖｍの大きさに依存した遅延時間を有することができる。したがって、第１遅延パルス信号Ｐ１の基準パルス信号Ｐ０からの遅延時間と第２遅延パルス信号Ｐ２の基準パルス信号Ｐ０からの遅延時間の差分時間（「第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の差分時間」ともいう）は、物理量センサＳＥ１の出力電圧（（Ｖｐ-Ｖｍ）＝２Ｖｉｎ）の大きさに依存した長さを有するはずである。 Referring back to FIG. The first delay circuit 22 of the voltage detection circuit 20 is configured to generate a first delay pulse signal P1 obtained by delaying the reference pulse signal P0 depending on the positive output voltage Vp of the physical quantity sensor SE1. Therefore, the first delay pulse signal P1 can have a delay time depending on the magnitude of the positive output voltage Vp. The second delay circuit 24 of the voltage detection circuit 20 is configured to generate a second delay pulse signal P2 obtained by delaying the reference pulse signal P0 depending on the negative output voltage Vm of the physical quantity sensor SE1. Therefore, the second delay pulse signal P2 can have a delay time depending on the magnitude of the negative output voltage Vm. Accordingly, the difference between the delay time of the first delay pulse signal P1 from the reference pulse signal P0 and the delay time of the second delay pulse signal P2 from the reference pulse signal P0 (“the first delay pulse signal P1 and the second delay pulse signal P2) should have a length that depends on the magnitude of the output voltage ((Vp−Vm) = 2Vin) of the physical quantity sensor SE1.

しかしながら、詳細は後述するように、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の差分時間は、温度依存特性を有しており、物理量センサＳＥ１の出力電圧の大きさに加えて環境温度の影響も反映している。このため、変換回路１は、温度補償回路３０を利用して、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の差分時間から環境温度の影響を低下させるように構成されている。 However, as will be described in detail later, the difference time between the first delay pulse signal P1 and the second delay pulse signal P2 has a temperature-dependent characteristic, and is different from the magnitude of the output voltage of the physical quantity sensor SE1 in addition to the environmental temperature. Also reflects the impact of For this reason, the conversion circuit 1 is configured to reduce the influence of the environmental temperature from the difference time between the first delay pulse signal P1 and the second delay pulse signal P2 by using the temperature compensation circuit 30.

温度補償回路３０の第３遅延回路３２は、物理量センサＳＥ１の負側出力電圧Ｖｍに依存して第１遅延パルス信号Ｐ１を遅延させた第３遅延パルス信号Ｐ３を生成するように構成されている。温度補償回路３０の第４遅延回路３４は、物理量センサＳＥ１の正側出力電圧Ｖｐに依存して第２遅延パルス信号Ｐ２を遅延させた第４遅延パルス信号Ｐ４を生成するように構成されている。 The third delay circuit 32 of the temperature compensation circuit 30 is configured to generate a third delay pulse signal P3 obtained by delaying the first delay pulse signal P1 depending on the negative output voltage Vm of the physical quantity sensor SE1. . The fourth delay circuit 34 of the temperature compensation circuit 30 is configured to generate a fourth delay pulse signal P4 obtained by delaying the second delay pulse signal P2 depending on the positive output voltage Vp of the physical quantity sensor SE1. .

電圧検出回路２０の第１遅延回路２２と温度補償回路３０の第３遅延回路３２を１つの遅延回路としたときに、前段部分に正側出力電圧Ｖｐが入力し、後段部分に負側出力電圧Ｖｍが入力している。このように、第１遅延回路２２と第３遅延回路３２からなる遅延回路には、正側出力電圧Ｖｐと負側出力電圧Ｖｍが反転して入力している。同様に、電圧検出回路２０の第２遅延回路２４と温度補償回路３０の第４遅延回路３４を１つの遅延回路としたときに、前段部分に負側出力電圧Ｖｍが入力し、後段部分に正側出力電圧Ｖｐが入力している。このように、第２遅延回路２４と第４遅延回路３４からなる遅延回路には、負側出力電圧Ｖｍと正側出力電圧Ｖｐが反転して入力している。 When the first delay circuit 22 of the voltage detection circuit 20 and the third delay circuit 32 of the temperature compensation circuit 30 are one delay circuit, the positive output voltage Vp is input to the preceding stage and the negative output voltage is input to the subsequent stage. Vm is input. As described above, the positive output voltage Vp and the negative output voltage Vm are inverted and input to the delay circuit including the first delay circuit 22 and the third delay circuit 32. Similarly, when the second delay circuit 24 of the voltage detection circuit 20 and the fourth delay circuit 34 of the temperature compensation circuit 30 are one delay circuit, the negative output voltage Vm is input to the preceding stage, and the positive output voltage is input to the subsequent stage. The side output voltage Vp is input. As described above, the negative output voltage Vm and the positive output voltage Vp are inverted and input to the delay circuit including the second delay circuit 24 and the fourth delay circuit 34.

電圧検出回路２０と温度補償回路３０が上記のような構成を有していると、電圧検出回路２０で生じる差分時間に含まれる環境温度の影響が温度補償回路３０によって差し引かれ、温度補償回路３０で生じる差分時間に含まれる環境温度の影響が低下し、第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の差分時間の温度依存特性が低下する。なお、電圧検出回路２０の第１遅延回路２２及び第２遅延回路２４の回路構成と温度補償回路３０の第３遅延回路３２及び第４遅延回路３４の回路構成が同一であると、第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の差分時間が生じない。電圧検出回路２０の第１遅延回路２２及び第２遅延回路２４のＣＭＯＳインバータの回路構成（ゲート長、ゲート幅、段数のうちの少なくとも１つを含む）と温度補償回路３０の第３遅延回路３２及び第４遅延回路３４のＣＭＯＳインバータの回路構成（ゲート長、ゲート幅、段数のうちの少なくとも１つを含む）に差を設けることにより、第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の差分時間から環境温度の影響が優位に低減され、第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の差分時間は、物理量センサＳＥ１の出力電圧（（Ｖｐ-Ｖｍ）＝２Ｖｉｎ）の大きさを正確に反映することができる。 When the voltage detection circuit 20 and the temperature compensation circuit 30 have the above-described configuration, the influence of the environmental temperature included in the difference time generated in the voltage detection circuit 20 is subtracted by the temperature compensation circuit 30 and the temperature compensation circuit 30 , The influence of the environmental temperature included in the differential time is reduced, and the temperature dependence of the differential time between the third delayed pulse signal P3 and the fourth delayed pulse signal P4 is reduced. If the circuit configurations of the first delay circuit 22 and the second delay circuit 24 of the voltage detection circuit 20 and the third delay circuit 32 and the fourth delay circuit 34 of the temperature compensation circuit 30 are the same, the third delay There is no difference time between the pulse signal P3 and the fourth delayed pulse signal P4. The circuit configuration (including at least one of the gate length, the gate width, and the number of stages) of the CMOS inverter of the first delay circuit 22 and the second delay circuit 24 of the voltage detection circuit 20 and the third delay circuit 32 of the temperature compensation circuit 30 By providing a difference in the circuit configuration (including at least one of the gate length, the gate width, and the number of stages) of the CMOS inverter of the fourth delay circuit 34, the third delay pulse signal P3 and the fourth delay pulse signal P4 The influence of the environmental temperature is significantly reduced from the difference time, and the difference time between the third delay pulse signal P3 and the fourth delay pulse signal P4 is equal to the magnitude of the output voltage ((Vp−Vm) = 2 Vin) of the physical quantity sensor SE1. Can be accurately reflected.

図３に戻る。ＸＯＲ回路４０は、第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の排他的論理和を演算するように構成されており、第３遅延パルス信号Ｐ３の立ち上がりエッジから第４遅延パルス信号Ｐ４の立ち上がりエッジまでの長さを有する差分パルス信号Ｐ５を生成するように構成されている。この差分パルス信号Ｐ５は、第３遅延パルス信号Ｐ３の基準パルス信号Ｐ０からの遅延時間と第４遅延パルス信号Ｐ４の基準パルス信号Ｐ０からの遅延時間の差分時間を反映している。 Referring back to FIG. The XOR circuit 40 is configured to calculate an exclusive OR of the third delayed pulse signal P3 and the fourth delayed pulse signal P4, and to calculate the exclusive OR of the fourth delayed pulse signal P4 from the rising edge of the third delayed pulse signal P3. It is configured to generate a difference pulse signal P5 having a length up to the rising edge. The difference pulse signal P5 reflects the difference between the delay time of the third delay pulse signal P3 from the reference pulse signal P0 and the delay time of the fourth delay pulse signal P4 from the reference pulse signal P0.

クロック信号生成回路５０は、クロック信号ＣＬＫ１を生成するように構成されている。クロック信号ＣＬＫ１は、例えばデューティー比が５０％の矩形波である。クロック信号生成回路５０には、様々な回路構成を採用することができ、図７に示されるように、論理ゲートの複数個がリング状に接続されたリングオシレータを採用することができる。この例では、クロック信号生成回路５０は、インバータＩＮＶ２の複数個がリング状に接続されたリングオシレータとして構成されている。インバータＩＮＶ２は、２素子型ＣＭＯＳインバータであってもよく、３素子型ＣＭＯＳインバータであってもよい。また、インバータＩＮＶ２は、当該分野で知られているように、ＣＭＯＳインバータと等価的な動作をするようにＮＡＮＤで構成されたインバータであってもよく、ＣＭＯＳインバータと等価的な動作をするようにＮＯＲで構成されたインバータであってもよい。このクロック信号生成回路５０では、センサ駆動電圧ＶＤＤの中間電圧Ｖｄが駆動電圧として入力するように構成されていることを特徴とする。これにより、センサ駆動電圧ＶＤＤの変動に追随して正側出力電圧Ｖｐ及び負側出力電圧Ｖｍが変動した場合に、中間電圧Ｖｄもセンサ駆動電圧ＶＤＤの変動に追随して変動することができる。このような中間電圧Ｖｄを駆動電圧とするクロック信号生成回路５０から得られたクロック信号ＣＬＫ１を用いて差分パルス信号Ｐ５をカウントすることで、そのようなセンサ駆動電圧の変動の影響が相殺される。この例に代えて、変換回路１は、外部クロックを入力するように構成されていてもよい。 The clock signal generation circuit 50 is configured to generate a clock signal CLK1. The clock signal CLK1 is, for example, a rectangular wave having a duty ratio of 50%. Various circuit configurations can be employed for the clock signal generation circuit 50, and a ring oscillator in which a plurality of logic gates are connected in a ring as shown in FIG. 7 can be employed. In this example, the clock signal generation circuit 50 is configured as a ring oscillator in which a plurality of inverters INV2 are connected in a ring. The inverter INV2 may be a two-element CMOS inverter or a three-element CMOS inverter. In addition, as is known in the art, the inverter INV2 may be an inverter configured by NAND so as to operate equivalently to a CMOS inverter, or to operate equivalently to a CMOS inverter. An inverter constituted by NOR may be used. The clock signal generation circuit 50 is characterized in that an intermediate voltage Vd of the sensor drive voltage VDD is input as a drive voltage. Accordingly, when the positive output voltage Vp and the negative output voltage Vm fluctuate following the fluctuation of the sensor driving voltage VDD, the intermediate voltage Vd can also fluctuate following the fluctuation of the sensor driving voltage VDD. By counting the difference pulse signal P5 using the clock signal CLK1 obtained from the clock signal generation circuit 50 using such an intermediate voltage Vd as a drive voltage, the influence of such a change in the sensor drive voltage is canceled. . Instead of this example, the conversion circuit 1 may be configured to input an external clock.

図３に戻る。カウンタ回路６０は、複数個のＤ型フリップフロップで構成されるアップカウンタを有しており、クロック信号ＣＬＫ１に基づいて差分パルス信号Ｐ５の長さをカウントし、そのカウント値をデジタル出力値Ｄｏｕｔとして出力するように構成されている。なお、カウンタ回路６０は、第３遅延パルス信号Ｐ３の立ち上がりエッジでリセットされ、第４遅延パルス信号Ｐ４の立ち上がりエッジでセットされるように構成されてもよい。この場合、ＸＯＲ回路４０で差分パルス信号Ｐ５を生成する必要がなくなり、回路構成を簡素化することができる。 Referring back to FIG. The counter circuit 60 has an up counter composed of a plurality of D-type flip-flops, counts the length of the differential pulse signal P5 based on the clock signal CLK1, and uses the count value as a digital output value Dout. It is configured to output. Note that the counter circuit 60 may be configured to be reset at the rising edge of the third delayed pulse signal P3 and set at the rising edge of the fourth delayed pulse signal P4. In this case, the XOR circuit 40 does not need to generate the difference pulse signal P5, and the circuit configuration can be simplified.

図８を参照し、変換回路１が正側出力電圧Ｖｐと負側出力電圧Ｖｍの差動電圧をデジタル出力値Ｄｏｕｔに変換する動作を説明する。第１遅延回路２２は、基準パルス信号Ｐ０を遅延させた第１遅延パルス信号Ｐ１を生成する。第１遅延パルス信号Ｐ１の基準パルス信号Ｐ０からの遅延時間τ１は、正側出力電圧Ｖｐ（＝Ｖｄ+Ｖｉｎ）の大きさに依存する。第２遅延回路２４は、基準パルス信号Ｐ０を遅延させた第２遅延パルス信号Ｐ２を生成する。第２遅延パルス信号Ｐ２の基準パルス信号Ｐ０からの遅延時間τ２は、負側出力電圧Ｖｍ（＝Ｖｄ−Ｖｉｎ）の大きさに依存する。 The operation of the conversion circuit 1 for converting the differential voltage between the positive output voltage Vp and the negative output voltage Vm into a digital output value Dout will be described with reference to FIG. The first delay circuit 22 generates a first delay pulse signal P1 obtained by delaying the reference pulse signal P0. The delay time τ1 of the first delay pulse signal P1 from the reference pulse signal P0 depends on the magnitude of the positive output voltage Vp (= Vd + Vin). The second delay circuit 24 generates a second delay pulse signal P2 obtained by delaying the reference pulse signal P0. The delay time τ2 of the second delay pulse signal P2 from the reference pulse signal P0 depends on the magnitude of the negative output voltage Vm (= Vd−Vin).

したがって、第１遅延パルス信号Ｐ１の遅延時間τ１と第２遅延パルス信号Ｐ２の遅延時間τ２の差分時間τｖは、物理量センサＳＥ１の出力電圧（２Ｖｉｎ）の大きさに依存した長さを有するはずである。しかしながら、第１遅延パルス信号Ｐ１の遅延時間τ１及び第２遅延パルス信号Ｐ２の遅延時間τ２の各々は温度依存特性を有していることから、差分時間τｖも、物理量センサＳＥ１の出力電圧（２Ｖｉｎ）の大きさに加えて環境温度の影響も反映している。 Therefore, the difference time τv between the delay time τ1 of the first delay pulse signal P1 and the delay time τ2 of the second delay pulse signal P2 should have a length depending on the magnitude of the output voltage (2 Vin) of the physical quantity sensor SE1. is there. However, since each of the delay time τ1 of the first delay pulse signal P1 and the delay time τ2 of the second delay pulse signal P2 has a temperature-dependent characteristic, the difference time τv is also different from the output voltage (2 Vin) of the physical quantity sensor SE1. ) Reflects the effect of environmental temperature in addition to the size.

このことについて、図９を参照して説明する。図９の（ａ）には、環境温度が基準温度である２５℃、物理量センサＳＥ１の出力であるＶｉｎが０Ｖのときの第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の挙動を示す。Ｖｉｎが０Ｖであることから、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２は、同一のタイミングで出力される。 This will be described with reference to FIG. FIG. 9A shows the behavior of the first delay pulse signal P1 and the second delay pulse signal P2 when the environmental temperature is 25 ° C., which is the reference temperature, and Vin, which is the output of the physical quantity sensor SE1, is 0V. Since Vin is 0 V, the first delayed pulse signal P1 and the second delayed pulse signal P2 are output at the same timing.

図９の（ｂ）には、環境温度が基準温度である２５℃、物理量センサＳＥ１の出力であるＶｉｎが例えば１０ｍＶのときの第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２と差分時間τｖの挙動を示す。第１遅延パルス信号Ｐ１はＶｉｎ（＋１０ｍＶ）に依存して（ａ）の場合に比して早く出力され、第２遅延パルス信号Ｐ２はＶｉｎ（−１０ｍＶ）に依存して（ａ）の場合に比して遅く出力される。このため、差分時間τｖは、±１０ｍＶの電圧差に依存した時間（τｖ（±１０ｍＶ））となる。 FIG. 9B shows a difference time τv between the first delay pulse signal P1 and the second delay pulse signal P2 when the ambient temperature is the reference temperature of 25 ° C. and the output Vin of the physical quantity sensor SE1 is, for example, 10 mV. The behavior of The first delay pulse signal P1 depends on Vin (+10 mV) and is output earlier than in the case of (a), and the second delay pulse signal P2 depends on Vin (−10 mV) in the case of (a). Output is slower than that. Therefore, the difference time τv is a time (τv (± 10 mV)) depending on the voltage difference of ± 10 mV.

図９（ｃ）には、環境温度が１００℃、物理量センサＳＥ１の出力であるＶｉｎが０Ｖのときの第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の挙動を示す。第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２は、環境温度が高いことから、（ａ）の場合に比して遅く出力される。しかしながら、Ｖｉｎが０Ｖであることから、第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２は、同一のタイミングで出力される。 FIG. 9C shows the behavior of the first delay pulse signal P1 and the second delay pulse signal P2 when the environmental temperature is 100 ° C. and the output Vin of the physical quantity sensor SE1 is 0V. The first delayed pulse signal P1 and the second delayed pulse signal P2 are output later than in the case of (a) because the ambient temperature is high. However, since Vin is 0 V, the first delayed pulse signal P1 and the second delayed pulse signal P2 are output at the same timing.

図９の（ｄ）には、環境温度が１００℃、物理量センサＳＥ１の出力であるＶｉｎが１０ｍＶのときの第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２と差分時間τｖの挙動を示す。第１遅延パルス信号Ｐ１はＶｉｎ（＋１０ｍＶ）に依存して（ｃ）の場合に比して早く出力され、第２遅延パルス信号Ｐ２はＶｉｎ（−１０ｍＶ）に依存して（ｃ）の場合に比して遅く出力される。さらに、Ｖｉｎに対する差分時間τｖの変化量が環境温度に依存することから、差分時間τｖは、環境温度が高くなったことにより、（ｂ）の場合に比して、τｖ（ΔＴ）だけ長くなる。このため、差分時間τｖは、τｖ（±１０ｍＶ）＋τｖ（ΔＴ）と表される。 FIG. 9D shows the behavior of the first delay pulse signal P1, the second delay pulse signal P2, and the difference time τv when the environmental temperature is 100 ° C. and the output Vin of the physical quantity sensor SE1 is 10 mV. The first delay pulse signal P1 depends on Vin (+10 mV) and is output earlier than in the case of (c), and the second delay pulse signal P2 depends on Vin (−10 mV) in the case of (c). Output is slower than that. Further, since the amount of change of the difference time τv with respect to Vin depends on the environmental temperature, the difference time τv becomes longer by τv (ΔT) than in the case of (b) due to an increase in the environmental temperature. . Therefore, the difference time τv is expressed as τv (± 10 mV) + τv (ΔT).

図８に戻る。第３遅延回路３２は、第１遅延パルス信号Ｐ１を遅延させた第３遅延パルス信号Ｐ３を生成する。第４遅延回路３４は、第２遅延パルス信号Ｐ２を遅延させた第４遅延パルス信号Ｐ４を生成する。ＸＯＲ回路４０は、第３遅延パルス信号Ｐ３の基準パルス信号Ｐ０からの遅延時間τ３と第４遅延パルス信号Ｐ４の基準パルス信号Ｐ０からの遅延時間τ４の差分時間の長さを有する差分パルス信号Ｐ５を生成する。この差分パルス信号Ｐ５は、環境温度の影響が取り除かれており、物理量センサＳＥ１の出力電圧（２Ｖｉｎ）の大きさを正確に反映したものとなる。 Referring back to FIG. The third delay circuit 32 generates a third delay pulse signal P3 obtained by delaying the first delay pulse signal P1. The fourth delay circuit 34 generates a fourth delay pulse signal P4 obtained by delaying the second delay pulse signal P2. The XOR circuit 40 generates a differential pulse signal P5 having a length of a differential time between the delay time τ3 of the third delayed pulse signal P3 from the reference pulse signal P0 and the delay time τ4 of the fourth delayed pulse signal P4 from the reference pulse signal P0. Generate The difference pulse signal P5, from which the influence of the environmental temperature has been removed, accurately reflects the magnitude of the output voltage (2 Vin) of the physical quantity sensor SE1.

このことについて、図１０を参照して説明する。上記したように、電圧検出回路２０の第１遅延パルス信号Ｐ１と第２遅延パルス信号Ｐ２の差分時間τｖには、物理量センサＳＥ１の出力電圧の大きさと環境温度の影響が含まれており、τｖ（±Ｖｉｎ）＋τｖ（ΔＴ）と表される。τｃは、温度補償回路３０の第３遅延回路３２と第４遅延回路３４に共通のパルス信号を入力したときに第３遅延回路３２と第４遅延回路３４の各々から出力されるパルス信号の差分時間であり、ｋ・τｖ（±Ｖｉｎ）＋τｖ（ΔＴ）と表される。 This will be described with reference to FIG. As described above, the difference time τv between the first delay pulse signal P1 and the second delay pulse signal P2 of the voltage detection circuit 20 includes the magnitude of the output voltage of the physical quantity sensor SE1 and the influence of the environmental temperature. (± Vin) + τv (ΔT). τc is the difference between the pulse signals output from each of the third delay circuit 32 and the fourth delay circuit 34 when a common pulse signal is input to the third delay circuit 32 and the fourth delay circuit 34 of the temperature compensation circuit 30. This is time, and is represented by k · τv (± Vin) + τv (ΔT).

ここで、ｋ（≦１）は、温度補償回路３０の第３遅延回路３２と第４遅延回路３４の各々のＣＭＯＳインバータのゲート長に依存する係数である。ＣＭＯＳインバータのゲート長が大きいほど、係数ｋは低下する。温度補償回路３０の差分時間τｃも、環境温度の影響であるτｖ（ΔＴ）を含んでいる。温度補償回路３０のインバータチェーンの段数及びＣＭＯＳインバータのゲート長及びゲート幅を調整することにより、温度補償回路３０の差分時間τｃに含まれる環境温度の影響分を電圧検出回路２０の差分時間τｖに含まれる環境温度の影響分と概ね一致させることができる。 Here, k (≦ 1) is a coefficient depending on the gate length of each CMOS inverter of the third delay circuit 32 and the fourth delay circuit 34 of the temperature compensation circuit 30. The coefficient k decreases as the gate length of the CMOS inverter increases. The difference time τc of the temperature compensation circuit 30 also includes τv (ΔT) which is an influence of the environmental temperature. By adjusting the number of stages of the inverter chain of the temperature compensation circuit 30 and the gate length and gate width of the CMOS inverter, the influence of the environmental temperature included in the difference time τc of the temperature compensation circuit 30 is reduced to the difference time τv of the voltage detection circuit 20. It can be substantially matched with the influence of the included environmental temperature.

このように、変換回路１では、電圧検出回路２０に対して正側出力電圧Ｖｐと負側出力電圧Ｖｍが反転して入力するように構成された温度補償回路３０が設けられていることにより、差分パルス信号Ｐ５の長さが、電圧検出回路２０の差分時間τｖから温度補償回路３０の差分時間τｃが差し引かれたものとなり、（１−ｋ）・τｖ（±Ｖｉｎ）と表される。このように、入力が反転する温度補償回路３０が設けられていることにより、差分パルス信号Ｐ５からは環境温度の影響であるτｖ（ΔＴ）が取り除かれる。 As described above, in the conversion circuit 1, the temperature compensation circuit 30 configured to invert and input the positive output voltage Vp and the negative output voltage Vm to the voltage detection circuit 20 is provided. The length of the difference pulse signal P5 is obtained by subtracting the difference time τc of the temperature compensation circuit 30 from the difference time τv of the voltage detection circuit 20, and is represented by (1−k) · τv (± Vin). As described above, by providing the temperature compensation circuit 30 whose input is inverted, τv (ΔT), which is the influence of the environmental temperature, is removed from the differential pulse signal P5.

この例では、環境温度の影響であるτｖ（ΔＴ）が完全に取り除かれた例を示しているが、環境温度の影響分が残ってもよい。入力が反転する温度補償回路３０が設けられていることにより、電圧検出回路２０の差分時間τｖから温度補償回路３０の差分時間τｃが差し引かれることから、環境温度の影響を少なくとも低下させることができる。なお、温度補償回路３０の差分時間τｃが差し引かれることから、計測感度が低下する。このような計測感度の低下を抑えるために、上記数式の（１−ｋ）を小さくなるように、温度補償回路３０のＣＭＯＳインバータのゲート長が長く設定される。 This example shows an example in which τv (ΔT), which is the influence of the environmental temperature, has been completely removed, but the influence of the environmental temperature may remain. Since the temperature compensation circuit 30 whose input is inverted is provided, the difference time τc of the temperature compensation circuit 30 is subtracted from the difference time τv of the voltage detection circuit 20, so that the influence of the environmental temperature can be reduced at least. . Since the difference time τc of the temperature compensation circuit 30 is subtracted, the measurement sensitivity decreases. In order to suppress such a decrease in measurement sensitivity, the gate length of the CMOS inverter of the temperature compensation circuit 30 is set to be long so that (1-k) in the above equation is reduced.

図８に戻る。カウンタ回路６０は、クロック信号ＣＬＫ１に基づいて差分パルス信号Ｐ５の長さをカウントし、そのカウント値をデジタル出力値Ｄｏｕｔとして出力する。 Referring back to FIG. The counter circuit 60 counts the length of the difference pulse signal P5 based on the clock signal CLK1, and outputs the count value as a digital output value Dout.

上記したように、この変換回路１では、電圧検出回路２０と温度補償回路３０に対して正側出力電圧Ｖｐと負側出力電圧Ｖｍが反転して入力することにより、環境温度の影響が差し引かされた状態で第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の差分パルス信号Ｐ５が得られる。このため、この変換回路１は、温度依存特性が低下したデジタル出力値Ｄｏｕｔを出力することができる。 As described above, in the conversion circuit 1, the influence of the environmental temperature is subtracted by inverting and inputting the positive output voltage Vp and the negative output voltage Vm to the voltage detection circuit 20 and the temperature compensation circuit 30. In this state, a difference pulse signal P5 between the third delayed pulse signal P3 and the fourth delayed pulse signal P4 is obtained. For this reason, the conversion circuit 1 can output a digital output value Dout with reduced temperature dependence.

上記例では、各遅延回路のインバータチェーンがＣＭＯＳインバータで構成される場合を例示したが、この例に代えて、インバータチェーンのインバータは、ＣＭＯＳインバータと等価的な動作をするようにＮＡＮＤで構成されたインバータであってもよく、ＣＭＯＳインバータと等価的な動作をするようにＮＯＲで構成されたインバータであってもよい。これらの場合でも、電圧検出回路２０の第１遅延回路２２及び第２遅延回路２４のインバータの回路構成（ゲート長、ゲート幅、段数のうちの少なくとも１つを含む）と温度補償回路３０の第３遅延回路３２及び第４遅延回路３４のインバータの回路構成（ゲート長、ゲート幅、段数のうちの少なくとも１つを含む）に差を設けることにより、第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の差分時間から環境温度の影響が優位に低減され、第３遅延パルス信号Ｐ３と第４遅延パルス信号Ｐ４の差分時間は、物理量センサＳＥ１の出力電圧（（Ｖｐ-Ｖｍ）＝２Ｖｉｎ）の大きさを正確に反映することができる。さらに、温度補償回路３０の第３遅延回路３２と第４遅延回路３４の各々のインバータのゲート長を長く設定することにより、計測感度の低下を抑えながら、温度依存特性が低下したデジタル出力値Ｄｏｕｔを出力することができる。 In the above example, the case where the inverter chain of each delay circuit is constituted by a CMOS inverter is illustrated. Instead of this example, the inverter of the inverter chain is constituted by NAND so as to operate equivalently to the CMOS inverter. May be used, or may be an inverter configured by NOR so as to operate equivalently to a CMOS inverter. Also in these cases, the circuit configurations (including at least one of the gate length, the gate width, and the number of stages) of the inverters of the first delay circuit 22 and the second delay circuit 24 of the voltage detection circuit 20 and the first By providing a difference in the circuit configuration (including at least one of the gate length, the gate width, and the number of stages) of the inverters of the third delay circuit 32 and the fourth delay circuit 34, the third delay pulse signal P3 and the fourth delay pulse The influence of the environmental temperature is significantly reduced from the difference time of the signal P4, and the difference time between the third delay pulse signal P3 and the fourth delay pulse signal P4 is equal to the output voltage ((Vp−Vm) = 2 Vin) of the physical quantity sensor SE1. The size can be accurately reflected. Further, by setting the gate length of each of the inverters of the third delay circuit 32 and the fourth delay circuit 34 of the temperature compensation circuit 30 to be long, the digital output value Dout having the temperature-dependent characteristic lowered while suppressing the decrease in the measurement sensitivity. Can be output.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 As mentioned above, although the specific example of this invention was demonstrated in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and alterations of the specific examples illustrated above. Further, the technical elements described in the present specification or the drawings exert technical utility singly or in various combinations, and are not limited to the combinations described in the claims at the time of filing. The technology illustrated in the present specification or the drawings can simultaneously achieve a plurality of objects, and has technical utility by achieving one of the objects.

１：変換回路
１０：基準パルス信号生成回路
２０：電圧検出回路
２２：第１遅延回路
２４：第２遅延回路
３０：温度補償回路
３２：第３遅延回路
３４：第４遅延回路
４０：ＸＯＲ回路
５０：クロック信号生成回路
６０：カウンタ回路 1: Conversion circuit 10: Reference pulse signal generation circuit 20: Voltage detection circuit 22: First delay circuit 24: Second delay circuit 30: Temperature compensation circuit 32: Third delay circuit 34: Fourth delay circuit 40: XOR circuit 50 : Clock signal generation circuit 60: Counter circuit

Claims

第１電圧と第２電圧の差であるとともに計測対象の物理量に依存して変化する出力電圧を出力する物理量センサの前記出力電圧をデジタル出力値に変換する変換回路であって、
基準パルス信号を生成する基準パルス信号生成回路と、
前記第１電圧に依存して前記基準パルス信号を遅延させた第１遅延パルス信号を生成する第１遅延回路と、
前記第２電圧に依存して前記基準パルス信号を遅延させた第２遅延パルス信号を生成する第２遅延回路と、
前記第２電圧に依存して前記第１遅延パルス信号を遅延させた第３遅延パルス信号を生成する第３遅延回路と、
前記第１電圧に依存して前記第２遅延パルス信号を遅延させた第４遅延パルス信号を生成する第４遅延回路と、
前記第３遅延パルス信号の前記基準パルス信号からの遅延時間と前記第４遅延パルス信号の前記基準パルス信号からの遅延時間の差分時間をクロック信号に基づいてカウントし、そのカウント値を前記デジタル出力値として出力するカウント値出力回路と、を備えている、変換回路。 A conversion circuit that converts the output voltage of a physical quantity sensor that outputs an output voltage that is a difference between a first voltage and a second voltage and that changes depending on a physical quantity to be measured into a digital output value,
A reference pulse signal generation circuit that generates a reference pulse signal;
A first delay circuit that generates a first delay pulse signal obtained by delaying the reference pulse signal depending on the first voltage;
A second delay circuit that generates a second delay pulse signal obtained by delaying the reference pulse signal depending on the second voltage;
A third delay circuit that generates a third delay pulse signal obtained by delaying the first delay pulse signal depending on the second voltage;
A fourth delay circuit that generates a fourth delay pulse signal obtained by delaying the second delay pulse signal depending on the first voltage;
A difference time between a delay time of the third delay pulse signal from the reference pulse signal and a delay time of the fourth delay pulse signal from the reference pulse signal is counted based on a clock signal, and the count value is output to the digital output. And a count value output circuit that outputs the value as a value.

前記第１遅延回路と前記第２遅延回路と前記第３遅延回路と前記第４遅延回路の各々は、論理ゲートの複数個が直列に接続して構成されており、
前記第１遅延回路と前記第２遅延回路の各々の前記論理ゲートのゲート長を第１値とし、前記第３遅延回路と前記第４遅延回路の各々の前記論理ゲートのゲート長を第２値とすると、前記第１値＜前記第２値の関係が成立する、請求項１に記載の変換回路。 Each of the first delay circuit, the second delay circuit, the third delay circuit, and the fourth delay circuit is configured by connecting a plurality of logic gates in series,
The gate length of each of the logic gates of the first delay circuit and the second delay circuit is a first value, and the gate length of each of the logic gates of the third delay circuit and the fourth delay circuit is a second value. The conversion circuit according to claim 1, wherein a relationship of the first value <the second value is established.

前記第１遅延回路と前記第２遅延回路と前記第３遅延回路と前記第４遅延回路の各々が有する前記論理ゲートが、ＣＭＯＳインバータである、請求項２に記載の変換回路。 3. The conversion circuit according to claim 2, wherein the logic gate included in each of the first delay circuit, the second delay circuit, the third delay circuit, and the fourth delay circuit is a CMOS inverter. 4.

前記第１遅延回路と前記第２遅延回路と前記第３遅延回路と前記第４遅延回路の各々が有する前記ＣＭＯＳインバータが、３素子型ＣＭＯＳインバータである、請求項３に記載の変換回路。 4. The conversion circuit according to claim 3, wherein the CMOS inverter included in each of the first delay circuit, the second delay circuit, the third delay circuit, and the fourth delay circuit is a three-element type CMOS inverter. 5.

前記クロック信号を生成するクロック信号生成回路をさらに備えており、
前記クロック信号生成回路は、論理ゲートの複数個がリング状に接続されているリングオシレータを有しており、
前記リングオシレータは、前記第１電圧と前記第２電圧の中間電圧に応じた前記クロック信号を生成する、請求項１〜４のいずれか一項に記載の変換回路。 A clock signal generation circuit that generates the clock signal;
The clock signal generation circuit has a ring oscillator in which a plurality of logic gates are connected in a ring shape,
The conversion circuit according to claim 1, wherein the ring oscillator generates the clock signal according to an intermediate voltage between the first voltage and the second voltage.

前記クロック信号生成回路が有する前記論理ゲートが、ＣＭＯＳインバータである、請求項５に記載の変換回路。 The conversion circuit according to claim 5, wherein the logic gate included in the clock signal generation circuit is a CMOS inverter.

前記クロック信号生成回路が有する前記ＣＭＯＳインバータが、３素子型ＣＭＯＳインバータである、請求項６に記載の変換回路。 The conversion circuit according to claim 6, wherein the CMOS inverter included in the clock signal generation circuit is a three-element type CMOS inverter.