JP6692306B2 - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

Info

Publication number
JP6692306B2
JP6692306B2 JP2017021945A JP2017021945A JP6692306B2 JP 6692306 B2 JP6692306 B2 JP 6692306B2 JP 2017021945 A JP2017021945 A JP 2017021945A JP 2017021945 A JP2017021945 A JP 2017021945A JP 6692306 B2 JP6692306 B2 JP 6692306B2
Authority
JP
Japan
Prior art keywords
semiconductor device
silicon oxide
oxide layer
layer
oxygen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017021945A
Other languages
English (en)
Other versions
JP2018129420A (ja
Inventor
清水　達雄
達雄 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2017021945A priority Critical patent/JP6692306B2/ja
Priority to CN201710766839.XA priority patent/CN108417633B/zh
Priority to US15/695,597 priority patent/US10580874B2/en
Publication of JP2018129420A publication Critical patent/JP2018129420A/ja
Application granted granted Critical
Publication of JP6692306B2 publication Critical patent/JP6692306B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
    • B60L15/00—Methods, circuits, or devices for controlling the traction-motor speed of electrically-propelled vehicles
    • B60L15/007—Physical arrangements or structures of drive train converters specially adapted for the propulsion motors of electric vehicles
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
    • B60L50/00—Electric propulsion with power supplied within the vehicle
    • B60L50/50—Electric propulsion with power supplied within the vehicle using propulsion power supplied by batteries or fuel cells
    • B60L50/51—Electric propulsion with power supplied within the vehicle using propulsion power supplied by batteries or fuel cells characterised by AC-motors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H10K10/472—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising only inorganic materials
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
    • B60L2210/00—Converter types
    • B60L2210/40—DC to AC converters
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B61—RAILWAYS
    • B61C—LOCOMOTIVES; MOTOR RAILCARS
    • B61C17/00—Arrangement or disposition of parts; Details or accessories not otherwise provided for; Use of control gear and control systems
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B61—RAILWAYS
    • B61C—LOCOMOTIVES; MOTOR RAILCARS
    • B61C3/00—Electric locomotives or railcars
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B66—HOISTING; LIFTING; HAULING
    • B66B—ELEVATORS; ESCALATORS OR MOVING WALKWAYS
    • B66B11/00—Main component parts of lifts in, or associated with, buildings or other structures
    • B66B11/04—Driving gear ; Details thereof, e.g. seals
    • B66B11/043—Driving gear ; Details thereof, e.g. seals actuated by rotating motor; Details, e.g. ventilation
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
    • H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
    • H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
    • Y02T10/00—Road transport of goods or passengers
    • Y02T10/60—Other road transportation technologies with climate change mitigation effect
    • Y02T10/64—Electric machine technologies in electromobility
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
    • Y02T10/00—Road transport of goods or passengers
    • Y02T10/60—Other road transportation technologies with climate change mitigation effect
    • Y02T10/70—Energy storage systems for electromobility, e.g. batteries
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
    • Y02T10/00—Road transport of goods or passengers
    • Y02T10/60—Other road transportation technologies with climate change mitigation effect
    • Y02T10/72—Electric energy management in electromobility

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Transportation (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Energy (AREA)
  • Sustainable Development (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
しかし、例えば、炭化珪素を用いてＭＯＳＦＥＴ（Ｍｅａｔｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を形成する場合、キャリアの移動度が低下するという問題がある。キャリアの移動度の低下は、炭化珪素層とゲート絶縁層となる酸化シリコン層の間に存在する界面準位（ｉｎｔｅｒｆａｃｅ ｓｔａｔｅ）の密度が高いことに起因すると考えられる。
特許第５６１０４９２号公報
本発明が解決しようとする課題は、炭化珪素層と酸化シリコン層の間の界面準位密度を低減し性能の向上が可能な半導体装置を提供することにある。
実施形態の半導体装置は、炭化珪素層と、前記炭化珪素層の上に位置し、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、及び、ビスマス（Ｂｉ）の群の少なくとも一つの元素と、水酸基と結合するシリコンを含み、前記少なくとも一つの元素の少なくとも一部が３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する酸化シリコン層と、を備え、前記少なくとも一つの元素の少なくとも一部と前記水酸基と結合するシリコンが対を成す構造を形成する。
第１の実施形態の半導体装置を示す模式断面図。 第１の実施形態の酸化シリコン層の説明図。 第１の実施形態の終端元素の濃度分布の一例を示す図。 第１の実施形態の半導体装置の製造方法の工程フロー図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第２の実施形態の酸化シリコン層の説明図。 第２の実施形態の作用及び効果の説明図。 第３の実施形態の半導体装置を示す模式断面図。 第４の実施形態の駆動装置の模式図。 第５の実施形態の車両の模式図。 第６の実施形態の車両の模式図。 第７の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、炭化珪素層と、炭化珪素層の上に位置し、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、及び、ビスマス（Ｂｉ）の群の少なくとも一つの元素を含み、少なくとも一つの元素の少なくとも一部が３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する酸化シリコン層と、を備える。
図１は、本実施形態の半導体装置であるＭＯＳＦＥＴを示す模式断面図である。ＭＯＳＦＥＴ１００は、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
このＭＯＳＦＥＴ１００は、炭化珪素基板１２、ドリフト層１４（炭化珪素層）、ｐウェル領域１６（炭化珪素層）、ソース領域１８、ｐウェルコンタクト領域２０、酸化シリコン層２８、ゲート電極３０、層間絶縁膜３２、ソース電極３４、及び、ドレイン電極３６を備える。
炭化珪素基板１２は、例えば、ｎ＋型の４Ｈ−ＳｉＣの基板である。炭化珪素基板１２は、例えば、窒素（Ｎ）をｎ型不純物として含む。炭化珪素基板１２のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。
炭化珪素基板１２の表面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。（０００１）面は、シリコン面と称される。炭化珪素基板１２の裏面は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００−１）面は、カーボン面と称される。
ドリフト層１４は、炭化珪素基板１２の表面上に設けられる。ドリフト層１４は、ｎ−型の炭化珪素層である。ドリフト層１４は、例えば、窒素をｎ型不純物として含む。
ドリフト層１４のｎ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト層１４は、例えば、炭化珪素基板１２上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。
ドリフト層１４の表面も、シリコン面に対し０度以上８度以下傾斜した面である。ドリフト層１４の厚さは、例えば、５μｍ以上１００μｍ以下である。
ｐウェル領域１６は、ドリフト層１４の一部表面に設けられる。ｐウェル領域１６は、ｐ型の炭化珪素領域である。ｐウェル領域１６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ｐウェル領域１６のｐ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下である。
ｐウェル領域１６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。ｐウェル領域１６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ｐウェル領域１６の表面も、シリコン面に対し０度以上８度以下傾斜した面である。
ソース領域１８は、ｐウェル領域１６の一部表面に設けられる。ソース領域１８は、ｎ＋型の炭化珪素層である。ソース領域１８は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域１８のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ以下である。
ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅い。ソース領域１８の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
ｐウェルコンタクト領域２０は、ｐウェル領域１６の一部表面に設けられる。ｐウェルコンタクト領域２０は、ソース領域１８の側方に設けられる。ｐウェルコンタクト領域２０は、ｐ＋型の炭化珪素領域である。
ｐウェルコンタクト領域２０は、例えば、アルミニウムをｐ型不純物として含む。ｐウェルコンタクト領域２０のｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅い。ｐウェルコンタクト領域２０の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
酸化シリコン層２８は、ドリフト層１４及びｐウェル領域１６の上に設けられる。酸化シリコン層２８は、ｐウェル領域１６とゲート電極３０との間に設けられる。酸化シリコン層２８は、ドリフト層１４及びｐウェル領域１６の表面に、連続的に形成される。
酸化シリコン層２８の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下である。酸化シリコン層２８は、ＭＯＳＦＥＴ１００のゲート絶縁層として機能する。
酸化シリコン層２８中には、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、及び、ビスマス（Ｂｉ）の群の少なくとも一つの元素を含む。以下、この元素を終端元素と称する。酸化シリコン層２８中の終端元素の少なくとも一部が、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する。
酸化シリコン層２８中には、終端元素以外の不可避的不純物が含まれていても構わない。
図２は、本実施形態の酸化シリコン層２８の説明図である。図２は、酸化シリコン層２８中の終端元素の結合状態を示す図である。図２では、終端元素がリン（Ｐ）である場合を例示している。
酸化シリコン層２８中のリン（Ｐ）の少なくとも一部が、図２（ａ）、図２（ｂ）、図２（ｃ）中に矢印で示すように、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する。
図２（ａ）は、酸素と二重結合するリンと、水酸基と結合するシリコン原子が対を成す構造を示す。また、図２（ｂ）は、酸素と二重結合するリンと、水素と結合するシリコンが対を成す構造を示す。また、図２（ｃ）は、酸素と二重結合するリンと、酸素と二重結合するリンが対を成す構造を示す。
図２（ｂ）の水素に代えて、酸素と二重結合するリンと、フッ素（Ｆ）と結合するシリコンが対を成す構造であっても構わない。
例えば、終端元素の中で、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する終端元素の占める割合が、４個の酸素と一重結合する終端元素の占める割合よりも多い。例えば、終端元素の中で、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する終端元素の占める割合が、４個の酸素と一重結合する終端元素の占める割合の１０倍以上である。例えば、終端元素の中で、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する終端元素の割合が９０％以上である。
酸化シリコン層２８中に、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する終端元素が存在するか否かは、例えば、Ｘ線電子分光（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）により、判定することが可能である。
終端元素の中で、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する終端元素の占める割合、４個の酸素と一重結合する終端元素の占める割合、及びそれらの大小関係は、例えば、Ｘ線電子分光により、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する終端元素に起因する光電子のカウント数と、４個の酸素と一重結合する終端元素に起因する光電子のカウント数とを比較することにより判断できる。
図３は、本実施形態の終端元素の濃度分布の一例を示す図である。
終端元素は、ドリフト層１４（炭化珪素層）及びｐウェル領域１６（炭化珪素層）と、酸化シリコン層２８との間の界面に偏析している。終端元素の濃度分布のピークが、上記界面近傍に存在する。酸化シリコン層２８中の終端元素の濃度は、例えば、上記界面から離れるにしたがって減少する。酸化シリコン層２８中の終端元素の濃度は、例えば、層全体にわたって上記界面と略同一の濃度であっても構わない。ただし、酸化シリコン層２８中の終端元素の濃度を、層全体にわたって上記界面と略同一の濃度にするためには、厚い膜を処理することが必要になる。このため、オゾン処理などに相当なコスト（特に長時間化、場合によっては昇温）が掛かることになる。その際、界面が酸化される可能性が高まる。したがって、界面近傍のみの処理で済む構造の方が好ましい。
終端元素は、ドリフト層１４及びｐウェル領域１６の最上層のシリコン又は炭素を置換している。最上層の原子を置換しているため、終端元素は炭化珪素層と３配位していることになる。言い換えれば、終端元素は、炭化珪素の結晶格子のシリコン又は炭素の位置にある。つまり、終端元素は、炭化珪素層の炭素と３配位、又は、炭化珪素層のシリコンと３配位していることになる。
酸化シリコン層２８中の終端元素の濃度は、例えば、１×１０１８ｃｍ−３以上５×１０２１ｃｍ−３以下である。
酸化シリコン層２８中の終端元素及びその他の元素の濃度及び分布は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｒｏｓｃｏｐｙ：ＳＩＭＳ）により測定することが可能である。
酸化シリコン層２８は、例えば、水素を含有する。終端元素が図２（ａ）、図２（ｂ）の構造にある時に、酸化シリコン層２８は、水素を含有する。水素の濃度は、例えば、終端元素の濃度の８０％以上１２０％以下である。
酸化シリコン層２８中の厚さ方向の水素の分布は、終端元素の分布と実質的に一致する。酸化シリコン層２８中の水素の厚さ方向の濃度及び分布は、例えば、二次イオン質量分析法により測定することが可能である。
例えば、酸化シリコン層２８中の第１の位置での水素の濃度は、第１の位置での終端元素の８０％以上１２０％以下である。第１の位置は、例えば、酸化シリコン層２８の層厚方向の両端部から層厚の１０％を除外した領域内に位置する。
ゲート電極３０は、酸化シリコン層２８の上に設けられる。ゲート電極３０とドリフト層１４及びｐウェル領域１６との間に、酸化シリコン層２８が設けられる。
ゲート電極３０には、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンが適用可能である。
層間絶縁膜３２は、ゲート電極３０上に形成される。層間絶縁膜３２は、例えば、酸化シリコン膜である。
ソース電極３４は、ソース領域１８とｐウェルコンタクト領域２０とに電気的に接続される。ソース電極３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。
ソース電極３４は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のアルミニウムのメタル層との積層で構成される。ニッケルのバリアメタル層と炭化珪素層は、反応してニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉなど）を形成しても構わない。ニッケルのバリアメタル層とアルミニウムのメタル層とは、反応により合金を形成していてもよい。
ドレイン電極３６は、炭化珪素基板１２のドリフト層１４と反対側、すなわち、裏面側に設けられる。ドレイン電極３６は、例えば、ニッケルである。ニッケルは、炭化珪素基板１２と反応して、ニッケルシリサイドを形成しても構わない。
なお、本実施形態において、ｎ型不純物は、例えば、窒素やリンである。ｎ型不純物としてヒ素（Ａｓ）又はアンチモン（Ｓｂ）を適用することも可能である。
また、本実施形態において、ｐ型不純物は、例えば、アルミニウムである。ｐ型不純物として、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）を適用することも可能である。
次に、本実施形態の半導体装置の製造方法について説明する。
本実施形態の半導体装置の製造方法は、炭化珪素層の上に、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、及び、ビスマス（Ｂｉ）の群の少なくとも一つの元素を含む酸化シリコン層を形成し、非酸化性雰囲気中で第１の熱処理を行い、オゾンを含む雰囲気中で第１の熱処理よりも低い温度で第２の熱処理を行い、水素を含む雰囲気中で第３の熱処理を行う。
図４は、本実施形態の半導体装置の製造方法の工程フロー図である。
図４に示すように、半導体装置の製造方法は、ドリフト層形成（ステップＳ１００）、ｐ型不純物イオン注入（ｐウェル）（ステップＳ１０２）、ｎ型不純物イオン注入（ソース）（ステップＳ１０４）、ｐ型不純物イオン注入（ｐウェルコンタクト）（ステップＳ１０６）、活性化アニール（ステップＳ１０８）、ＰＳＧ膜形成（ステップＳ１１０）、ＴＥＯＳ膜形成（ステップＳ１１２）、デンシファイアニール（第１の熱処理）（ステップＳ１１４）、オゾン処理（第２の熱処理）（ステップＳ１１６）、フォーミングガスアニール（第３の熱処理）（ステップＳ１１８）、ゲート電極形成（ステップＳ１２０）、層間絶縁膜形成（ステップＳ１２２）、ソース電極形成（ステップＳ１２４）及びドレイン電極形成（ステップＳ１２６）を備える。
まず、ｎ＋型の炭化珪素基板１２を準備する。炭化珪素基板１２は、例えば、４Ｈ−ＳｉＣである。炭化珪素基板１２は、例えば、炭化珪素ウェハである。
炭化珪素基板１２は、ｎ型不純物として窒素を含む。炭化珪素基板１２のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。炭化珪素基板１２の厚さは、例えば、３５０μｍである。炭化珪素基板１２は、裏面のドレイン電極を形成する前に、９０μｍ程度に薄膜化してもよい。
ステップＳ１００では、炭化珪素基板１２のシリコン面上にエピタキシャル成長法により、ドリフト層１４を形成する。ドリフト層１４は、４Ｈ−ＳｉＣである。
ドリフト層１４は、ｎ型不純物として、窒素を含む。ドリフト層１４のｎ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト層１４の厚さは、例えば、５μｍ以上１００μｍ以下である。
ステップＳ１０２では、まず、フォトリソグラフィーとエッチングによるパターニングにより、第１のマスク材を形成する。そして、第１のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるアルミニウムをドリフト層１４にイオン注入する。イオン注入によりｐウェル領域１６が形成される。
ステップＳ１０４では、まず、フォトリソグラフィーとエッチングによるパターニングにより、第２のマスク材を形成する。そして、第２のマスク材をイオン注入マスクとして用いて、ｎ型不純物である窒素をドリフト層１４にイオン注入し、ソース領域１８を形成する。
ステップＳ１０６では、フォトリソグラフィーとエッチングによるパターニングにより、第３のマスク材を形成する。第３のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるアルミニウムをドリフト層１４にイオン注入し、ｐウェルコンタクト領域２０を形成する。
ステップＳ１０８では、ｐ型不純物とｎ型不純物の活性化のための活性化アニールを行う。このアニールは、例えば、アルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１７５０℃、加熱時間３０分といった条件が用いられる。
ステップＳ１１０では、ドリフト層１４及びｐウェル領域１６上にＰＳＧ（Ｐｈｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を形成する。ＰＳＧ膜は、リンを含む酸化シリコン膜である。ＰＳＧ膜中のリンが終端元素である。
ＰＳＧ膜は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。ＰＳＧ膜の膜厚は、例えば、３ｎｍ以上１０ｎｍ以下である。
ステップＳ１１２では、ＰＳＧ膜上にＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｏｓｉｌｉｃａｔｅ）膜を形成する。ＴＥＯＳ膜は、ＴＥＯＳをソースガスとして形成される酸化シリコン膜である。ＴＥＯＳ膜の膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下である。
ステップＳ１１４では、デンシファイアニール（第１の熱処理）を行う。デンシファイアニールは、非酸化性雰囲気中、例えば、窒素雰囲気中で行う。デンシファイアニールの温度は、例えば、９００℃以上１１００℃以下である。
デンシファイアニールによりＰＳＧ膜及びＴＥＯＳ膜が高密度になる。また、デンシファイアニールによりＰＳＧ膜中のリン（Ｐ）が、ドリフト層１４及びｐウェル領域１６表面のシリコン又は炭素を置換する。
デンシファイアニール後のＰＳＧ膜とＴＥＯＳ膜が酸化シリコン層２８となる。
ステップＳ１１６では、オゾン処理（第２の熱処理）を行う。オゾン処理は、オゾンを含む雰囲気中、例えば、オゾンと窒素を含む雰囲気中で行う。オゾン処理の温度は、デンシファイアニールの温度よりも低い。オゾン処理の温度は、例えば、１００℃以上７００℃以下である。
ステップＳ１１８では、フォーミングガスアニール（第３の熱処理）を行う。フォーミングガスアニールは水素と窒素を含む雰囲気である。フォーミングガスアニールの温度は、例えば、２００℃以上４５０℃以下である。フォーミングガスにかえて１００％水素の雰囲気中で熱処理を行っても構わない。
ステップＳ１２０では、酸化シリコン層２８上に、ゲート電極３０を形成する。ゲート電極３０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
ステップＳ１２２では、ゲート電極３０上に、層間絶縁膜３２が形成される。層間絶縁膜３２は、例えば、酸化シリコン膜である。
ステップＳ１２４で、ソース電極３４が形成される。ソース電極３４は、ソース領域１８、及び、ｐウェルコンタクト領域２０上に形成される。ソース電極３４は、例えば、ニッケル（Ｎｉ）とアルミニウム（Ａｌ）のスパッタにより形成される。
ステップＳ１２６では、ドレイン電極３６が形成される。ドレイン電極３６は、炭化珪素基板１２の裏面側に形成される。ドレイン電極３６は、例えば、ニッケルのスパッタにより形成される。
ステップＳ１２６では、ソース電極３４とドレイン電極３６のコンタクト抵抗を低減するために、アニールが行われる。アニールは、例えば、アルゴンガス雰囲気で、４００℃以上１０００℃以下で行われる。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
次に、本実施形態の作用及び効果について説明する。
本実施形態のＭＯＳＦＥＴ１００では、終端元素が炭化珪素層の表面のシリコン又は炭素を置換することで、界面準位が低減する。また、ゲート絶縁層中に拡散した終端元素が、酸素と二重結合することにより、ゲート絶縁層中のギャップ内準位（ｉｎｔｒａ ｇａｐ ｓｔａｔｅ）が低減する。したがって、高い移動度を有するＭＯＳＦＥＴ１００が実現される。また、閾値電圧の変動が生じにくく、高い信頼性を有するＭＯＳＦＥＴ１００が実現される。以下、詳述する。
炭化珪素を用いてＭＯＳＦＥＴを形成する場合、キャリアの移動度が劣化するという問題がある。炭化珪素層とゲート絶縁層との間の界面準位やゲート絶縁層中の準位がキャリアの移動度の劣化を引き起こすと考えられる。
また、炭化珪素を用いてＭＯＳＦＥＴを形成する場合、閾値電圧の変動が生ずるという問題がある。特に、ゲート絶縁層として酸化シリコン層を用いる場合、酸化シリコン層のバンドギャップ中に存在するギャップ内準位が、閾値電圧の変動を引き起こすことが考えられる。
例えば、ＢＴＩ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）試験で、ＭＯＳＦＥＴの閾値電圧が変動する。ＢＴＩ試験は、高温状態でゲート電極に電界を印加して特性変動を評価する試験である。これは、電界により移動した電荷が、ゲート絶縁層中の終端元素により形成されたトラップ準位に捕獲されるためであると考えられる。
最初に、炭化珪素層とゲート絶縁層との間の界面準位について、考察する。例えば、炭化珪素層とゲート絶縁層との間の界面準位に、チャネルを走行する電子がトラップされることで、ＭＯＳＦＥＴのキャリアの移動度が劣化すると考えられる。
炭化珪素層とゲート絶縁層との間の界面準位は、炭化珪素層の最上層のシリコン又は炭素のダングリングボンドにより生じると考えられる。
本実施形態のＭＯＳＦＥＴ１００では、ドリフト層１４及びｐウェル領域１６の最上層の、ダングリングボンドを有するシリコン、又は、ダングリングボンドを有する炭素が、終端元素により置換される。したがって、ダングリングボンドが減少する。よって、ＭＯＳＦＥＴ１００のキャリアの移動度の劣化が抑制される。
炭化珪素層とゲート絶縁層との間の界面準位を低減するために導入される終端元素の一部は、ゲート絶縁層中にも拡散する。炭化珪素層とゲート絶縁層との間の界面準位を低減するためには、一定量以上の終端元素が必要となる。過剰な終端元素は、不可避的にゲート絶縁層中に拡散する。拡散した終端元素が、ゲート絶縁層中に電荷のトラップ準位を形成する。
図５は、本実施形態の作用及び効果の説明図である。図５は、比較形態の酸化シリコン層中の終端元素の結合状態を示す図である。図５では、終端元素がリン（Ｐ）である場合を例示している。
酸化シリコン層のリン（Ｐ）は、図５（ａ）、図５（ｂ）、図５（ｃ）中に矢印で示すように、酸化シリコン層のシリコンを置換している。言い換えれば、リンはシリコンのサイトにある。
図５（ａ）の構造では、リンは電子を放出して正の固定電荷を形成する。リンは電荷のトラップ準位ともなる。
図５（ｂ）の構造では、リンは孤立電子対を形成する。リンは電荷のトラップ準位となる。また、リンに隣接するシリコンはダングリングボンドを形成する。シリコンは電荷のトラップ準位となる。
図５（ｃ）の構造では、リンは孤立電子対を形成する。リンは電荷のトラップ準位となる。また、リンに隣接するシリコンもリンで置換され、孤立電子対を形成し、電荷のトラップ準位となる。
典型的な熱工程を経た場合、酸化シリコン層中のリンは、図５（ａ）、図５（ｂ）、図５（ｃ）に示す構造を有する。特に、図５（ａ）の構造がエネルギー的に最も安定である。
したがって、酸化シリコン層中のリンは、固定電荷を形成したり、電荷のトラップ準位を形成したりする。よって、ＭＯＳＦＥＴの移動度の低下が生じたり、ＭＯＳＦＥＴの閾値電圧の変動が生じたりする。
本実施形態のＭＯＳＦＥＴ１００は、酸化シリコン層２８中のリンが、図２に示す結合状態を有する。すなわち、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する。このため、リンは電気的に中性であり、孤立電子対も有しない。したがって、酸化シリコン層２８中に固定電荷や電荷のトラップ準位が形成されない。よって、ＭＯＳＦＥＴの移動度の低下が抑制され、ＭＯＳＦＥＴの閾値電圧の変動が抑制される。
図６は、本実施形態の作用及び効果の説明図である。本実施形態の製造方法により、酸化シリコン層２８中のリンが、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する過程を示す。酸化シリコン層２８のリンが図５（ａ）の構造から図２（ａ）の構造に遷移する過程を示す。
図６（ａ）の構造を有するリンを含む酸化シリコン層２８にオゾン処理を行う。そうすると、オゾンから分解した高エネルギーの原子状態の酸素がリンと結合し、図６（ｂ）に示すように、２個の酸素がリンとシリコンとの間に結合する構造を形成する。２個の酸素がリンとシリコンとの間に結合する構造は、ペルオキシ構造と称される。
オゾン（Ｏ３）は、例えば、酸素プラズマ、酸素ラジカルと比較して、酸化シリコン層２８中の拡散距離が長い。したがって、上記ペルオキシ構造の生成効率が高くなると考えられる。
図６（ｂ）の構造を有するリンを含む酸化シリコン層２８にフォーミングガスアニールを行う。そうすると、図６（ｃ）に示すように、リンと１個の酸素とが二重結合で結合するとともに、シリコンに結合する酸素と水素が結合して水酸基となる。
リンは、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する構造となり、酸化シリコン層２８中に固定電荷や電荷のトラップ準位は形成されない。
図２（ａ）の構造は、図５（ａ）の構造よりエネルギー的に安定である。図２（ａ）の構造は、図５（ａ）の構造より約３ｅＶ低いエネルギーを有する。
同様に、オゾン処理とフォーミングガスアニールにより、酸化シリコン層２８のリンが図５（ｂ）の構造の場合、図２（ｂ）の構造に遷移する。また、酸化シリコン層２８のリンが図５（ｃ）の構造の場合、図２（ｃ）の構造に遷移する。
したがって、リンが図５（ａ）、図５（ｂ）、図５（ｃ）のいずれの構造にあったとしても、オゾン処理とフォーミングガスアニールにより、無害化することが可能である。
移動度の低下、閾値電圧の変動を抑制する観点から、終端元素の中で、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する終端元素の占める割合が、４個の酸素と一重結合する終端元素の占める割合よりも多いことが望ましい。すなわち、図２（ａ）、図２（ｂ）、図２（ｃ）に示す終端元素の構造が、図５（ａ）に示す終端元素の構造よりも多いことが好ましい。
例えば、終端元素の中で、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する終端元素の占める割合が、４個の酸素と一重結合する終端元素の占める割合の１０倍以上であることが好ましく、１００倍以上であることがより好ましい。
また、移動度の低下、閾値電圧の変動を抑制する観点から、終端元素の中で、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する終端元素の割合が９０％以上であることが好ましく、９５％以上であることがより好ましい。
酸化シリコン層２８中の終端元素の濃度は、例えば、１×１０１８ｃｍ−３以上５×１０２１ｃｍ−３以下であることが好ましく、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下であることがより好ましい。上記範囲を下回ると、界面における十分な終端が実現できず移動度の低下が抑制できないおそれがある。また、上記範囲を上回ると終端元素が十分無害化できず、移動度の低下、閾値電圧の変動が抑制できないおそれがある。
酸化シリコン層２８が水素を含み、水素の濃度が終端元素の濃度の８０％以上１２０％以下であることが好ましく、９０％以上１１０％以下であることがより好ましい。終端元素が図２（ａ）、図２（ｂ）の状態にある時に、酸化シリコン層２８は、水素を含有し、終端元素と水素の比率は１：１となるため、酸化シリコン層２８中の終端元素の濃度と水素の濃度は実質的に同じとなる。
本実施形態では、終端元素の供給源としてＰＳＧ膜を堆積する場合を例に説明したが、ＰＳＧ膜に代えて、酸化シリコン膜にオキシ塩化リン（ＰＯＣｌ３）を含む雰囲気中でリンを拡散させた膜を用いることも可能である。
デンシファイアニールの温度、すなわち、第１の熱処理の温度は、９００℃以上１１００℃以下であることが好ましい。上記範囲を下回ると、酸化シリコン層２８の十分な高密度化ができないおそれがある。また上記範囲を上回ると、終端元素の炭化珪素層や酸化シリコン層２８への拡散が進みすぎるおそれがある。
オゾン処理の際の温度、すなわち、第２の熱処理の温度は、１００℃以上７００℃以下であることが好ましい。上記範囲を下回ると、酸化シリコン層２８中の終端元素の無害化が不十分となるおそれがある。また、上記範囲を上回ると、炭化珪素層の酸化が進行しすぎるおそれがある。
本実施形態では、終端元素がリン（Ｐ）である場合を例に説明したが、終端元素として、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、又は、ビスマス（Ｂｉ）を用いてもリンと同様の作用・効果を得ることができる。
以上、本実施形態によれば、終端元素により界面準位が終端されている。また、酸化シリコン層２８中の終端元素が無害化されている。そして、ＭＯＳＦＥＴ１００のキャリアの移動度の低下が抑制される。また、ＭＯＳＦＥＴ１００の閾値電圧の変動が抑制される。よって、特性の向上したＭＯＳＦＥＴ１００が実現される。
（第２の実施形態）
本実施形態の半導体装置は、酸化シリコン層が、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、及び、ランタノイド（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群の少なくとも一つの元素を含む点以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、記述を省略する。
本実施形態のＭＯＳＦＥＴについて図１を参照して説明する。本実施形態のＭＯＳＦＥＴは、酸化シリコン層２８に、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、及び、ランタノイド（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群の少なくとも一つの元素（以下追加元素とも称する）を含む。
図７は、本実施形態の酸化シリコン層２８の説明図である。図７は、酸化シリコン層２８中の追加元素の結合状態を示す図である。図７では、終端元素がリン（Ｐ）、追加元素がボロン（Ｂ）である場合を例示している。
終端元素であるリンはシリコンを置換し、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する。一方、ボロンはシリコンを置換し、酸素と二重結合するリンと対を成して存在する。
本実施形態の半導体装置の製造方法では、第１の実施形態のＰＳＧ膜に代えて、例えば、ＰＳＧ膜にボロンを加えたＰＢＳＧ（Ｐｈｓｐｈｏ Ｂｏｒｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を用いる。
図８は、本実施形態の半導体装置の作用及び効果の説明図である。図８は、比較形態の酸化シリコン層中の終端元素と追加元素の結合状態を示す図である。
図８の構造では、リンは電子を放出して正の固定電荷を形成する。また、ボロンは電子を吸収して負の固定電荷を形成する。リン及びボロンは電荷のトラップ準位となる。
オゾン処理とフォーミングガスアニールにより、図８の構造を、図７に示す構造とすることができる。図７に示す構造では、リンは、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する状態となり電気的に中性である。また、ボロンも３個の酸素と結合した状態となり電気的に中性である。したがって、酸化シリコン層２８中に固定電荷や電荷のトラップ準位は形成されない。
また、ＰＢＳＧ膜はＰＳＧ膜に比較して、融点が低く流動性が高い。このため、終端元素による界面の終端効率が向上する。また、ＰＳＧ膜よりも低温で、界面の終端が可能となる。
酸化シリコン層２８中で、ボロンがリンよりも過剰となると、過剰なボロンが固定電荷を形成したり、電荷のトラップ準位となったりするおそれがある。したがって、酸化シリコン層２８中のボロンの濃度は、リンの濃度よりも低いことが好ましい。
本実施形態では、終端元素がリン（Ｐ）である場合を例に説明したが、終端元素として、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、又は、ビスマス（Ｂｉ）を用いてもリンと同様の作用・効果を得ることができる。また、追加元素としてボロン（Ｂ）を例に説明したが、追加元素として、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、又は、ランタノイド（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）を用いてもボロンと同様の作用・効果を得ることができる。
以上、本実施形態によれば、終端元素により界面準位が終端されている。また、酸化シリコン層２８中の終端元素が無害化されている。第１の実施形態と同様、あるいは、それ以上にＭＯＳＦＥＴのキャリアの移動度の低下が抑制される。また、ＭＯＳＦＥＴの閾値電圧の変動が抑制される。よって、特性の向上したＭＯＳＦＥＴが実現される。
（第３の実施形態）
本実施形態の半導体装置は、ＭＯＳＦＥＴの終端領域が設けられる点で第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
図９は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ２００は、素子領域と、素子領域の周囲に設けられる終端領域を備えている。終端領域は、ＭＯＳＦＥＴ２００の耐圧を向上させる機能を備える。
素子領域には、例えば、第１の実施形態のＭＯＳＦＥＴ１００がユニットセルとして配置される。
終端領域は、ｐ型のリサーフ領域６０（炭化珪素層）、ｐ＋型のコンタクト領域６２、ｐ型のガードリング領域６４（炭化珪素層）、酸化シリコン層２８、フィールド酸化膜３３を備える。酸化シリコン層２８は、ｐ型のリサーフ領域６０及びｐ型のガードリング領域６４の表面と、フィールド酸化膜３３との間に設けられる。
酸化シリコン層２８の構成は、第１の実施形態と同様である。フィールド酸化膜３３は、例えば、酸化シリコン膜である。
ＭＯＳＦＥＴ２００のオフ時に、リサーフ領域６０、ガードリング領域６４、及び、ガードリング領域６４の間のドリフト層１４（炭化珪素層）に空乏層が形成されることで、ＭＯＳＦＥＴ２００の耐圧が向上する。
しかし、リサーフ領域６０及びガードリング領域６４と、フィールド酸化膜３３との間の界面に界面準位、又は、酸化シリコン層２８中にギャップ内準位が存在すると、電荷が界面準位やギャップ内準位にトラップされる。トラップされた電荷の電界により、所望の空乏層が形成されなくなる恐れがある。この場合、ＭＯＳＦＥＴ２００の耐圧が劣化する。
本実施形態によれば、終端元素により界面準位が終端されている。また、酸化シリコン層２８中の終端元素が無害化されている。したがって、所望の空乏層が形成され耐圧の安定したＭＯＳＦＥＴ２００が実現される。
（第４の実施形態）
本実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図１０は、本実施形態の駆動装置の模式図である。駆動装置３００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置３００の特性が向上する。
（第５の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１１は、本実施形態の車両の模式図である。本実施形態の車両４００は、鉄道車両である。車両４００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両４００の車輪９０が回転する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両４００の特性が向上する。
（第６の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１２は、本実施形態の車両の模式図である。本実施形態の車両５００は、自動車である。車両５００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両５００の車輪９０が回転する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両５００の特性が向上する。
（第７の実施形態）
本実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図１３は、本実施形態の昇降機（エレベータ）の模式図である。本実施形態の昇降機６００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機６００の特性が向上する。
以上、第１ないし第３の実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
また、第１ないし第３の実施形態では、炭化珪素のシリコン面に酸化シリコン層２８を設ける場合を例に説明したが、炭化珪素のその他の面、例えば、カーボン面、ａ面、ｍ面、（０−３３−８）面等に酸化シリコン層２８を設ける場合にも本発明を適用することは可能である。
また、第１の実施形態では、ｎチャネル型のプレーナ型のＭＯＳＦＥＴを例に説明したが、ｎチャネル型のトレンチ型のＭＯＳＦＥＴにも本発明を適用することは可能である。トレンチ側面はａ面、ｍ面、（０−３３−８）面などが代表的な方位である。ａ面，ｍ面はＳｉ面やＣ面に対し、垂直な面である。（０−３３−８）面は（０００１）面に対して、＜１−１００＞方向に５４．７°傾けた面である。この結晶面方位はＳｉの結晶におけるＳｉ（００１）に対応した結晶面である。
また、ｎチャネル型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にも本発明を適用することは可能である。
また、ｎチャネル型に限らず、ｐチャネル型のＭＯＳＦＥＴ又はＩＧＢＴにも本発明を適用することは可能である。
また、第４ないし第７の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１４ ドリフト層（炭化珪素層）
１６ ｐウェル領域（炭化珪素層）
２８ 酸化シリコン層
３０ ゲート電極
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
３００ 駆動装置
４００ 車両
５００ 車両
６００ 昇降機

Claims (15)

  1. 炭化珪素層と、
    前記炭化珪素層の上に位置し、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、及び、ビスマス（Ｂｉ）の群の少なくとも一つの元素と、水酸基と結合するシリコンを含み、前記少なくとも一つの元素の少なくとも一部が３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する酸化シリコン層と、
    を備え、
    前記少なくとも一つの元素の少なくとも一部と前記水酸基と結合するシリコンが対を成す構造を形成する半導体装置。
  2. 前記少なくとも一つの元素の中で、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する元素の占める割合が、４個の酸素と一重結合する元素の占める割合よりも多い請求項１記載の半導体装置。
  3. 前記少なくとも一つの元素の中で、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する元素の占める割合が、４個の酸素と一重結合する元素の占める割合の１０倍以上である請求項２記載の半導体装置。
  4. 前記少なくとも一つの元素の中で、３個の酸素と一重結合で結合し１個の酸素と二重結合で結合する元素の割合が９０％以上である請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記少なくとも一つの元素の濃度が１×１０１８ｃｍ−３以上５×１０２１ｃｍ−３以下である請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記酸化シリコン層が水素を含み、前記水素の濃度が前記少なくとも一つの元素の濃度の８０％以上１２０％以下である請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記酸化シリコン層の層厚方向の両端部から層厚の１０％を除外した領域に在る第１の位置での水素の濃度が、前記第１の位置での前記少なくとも一つの元素の濃度の８０％以上１２０％以下である請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 炭化珪素層と、
    前記炭化珪素層の上に位置し、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、及び、ビスマス（Ｂｉ）の群の少なくとも一つの第１の元素と、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、及び、ランタノイド（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の群の少なくとも一つの第２の元素と、を含む酸化シリコン層と、を備え、
    前記少なくとも一つの第１の元素の少なくとも一部が３個の酸素と一重結合で結合し１個の酸素と二重結合で結合し、
    前記少なくとも一つの第１の元素の少なくとも一部と前記第２の元素が対を成す構造を形成する半導体装置。
  9. 前記炭化珪素層との間に前記酸化シリコン層が位置するゲート電極を、更に備える請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 請求項１ないし請求項９いずれか一項記載の半導体装置を備えるインバータ回路。
  11. 請求項１ないし請求項９いずれか一項記載の半導体装置を備える駆動装置。
  12. 請求項１ないし請求項９いずれか一項記載の半導体装置を備える車両。
  13. 請求項１ないし請求項９いずれか一項記載の半導体装置を備える昇降機。
  14. 炭化珪素層の上に、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、及び、ビスマス（Ｂｉ）の群の少なくとも一つの元素を含む酸化シリコン層を形成し、
    非酸化性雰囲気中で第１の熱処理を行い、
    オゾンと窒素を含む雰囲気中で前記第１の熱処理よりも低い温度で第２の熱処理を行い、
    水素を含む雰囲気中で第３の熱処理を行う半導体装置の製造方法。
  15. 前記第２の熱処理の温度は、１００℃以上７００℃以下である請求項１４記載の半導体装置の製造方法。
JP2017021945A 2017-02-09 2017-02-09 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Active JP6692306B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2017021945A JP6692306B2 (ja) 2017-02-09 2017-02-09 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
CN201710766839.XA CN108417633B (zh) 2017-02-09 2017-08-31 半导体装置、半导体装置的制造方法、逆变器电路、驱动装置、车辆以及升降机
US15/695,597 US10580874B2 (en) 2017-02-09 2017-09-05 Semiconductor device with silicon oxide layer having element double bonded to oxygen, semiconductor device manufacturing method, inverter circuit, driving device, vehicle, and elevator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017021945A JP6692306B2 (ja) 2017-02-09 2017-02-09 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Publications (2)

Publication Number Publication Date
JP2018129420A JP2018129420A (ja) 2018-08-16
JP6692306B2 true JP6692306B2 (ja) 2020-05-13

Family

ID=63037998

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017021945A Active JP6692306B2 (ja) 2017-02-09 2017-02-09 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Country Status (3)

Country Link
US (1) US10580874B2 (ja)
JP (1) JP6692306B2 (ja)
CN (1) CN108417633B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7023818B2 (ja) * 2018-09-19 2022-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、および昇降機
US11600724B2 (en) * 2020-09-24 2023-03-07 Wolfspeed, Inc. Edge termination structures for semiconductor devices
US20240079237A1 (en) 2022-08-29 2024-03-07 Stmicroelectronics S.R.L. Method of manufacturing ohmic contacts of an electronic device, with thermal budget optimization

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3497773A (en) * 1967-02-20 1970-02-24 Westinghouse Electric Corp Passive circuit elements
JPH0362968A (ja) * 1989-07-31 1991-03-19 Fujitsu Ltd 半導体装置の製造方法
JPH05347298A (ja) * 1992-03-27 1993-12-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US5259925A (en) * 1992-06-05 1993-11-09 Mcdonnell Douglas Corporation Method of cleaning a plurality of semiconductor devices
JP3267257B2 (ja) * 1998-12-16 2002-03-18 日本電気株式会社 半導体装置の製造方法
US7022378B2 (en) * 2002-08-30 2006-04-04 Cree, Inc. Nitrogen passivation of interface states in SiO2/SiC structures
US20040183202A1 (en) * 2003-01-31 2004-09-23 Nec Electronics Corporation Semiconductor device having copper damascene interconnection and fabricating method thereof
JP2005136386A (ja) * 2003-10-09 2005-05-26 Matsushita Electric Ind Co Ltd 炭化珪素−酸化物積層体，その製造方法及び半導体装置
JP2007033330A (ja) * 2005-07-28 2007-02-08 Fujitsu Media Device Kk 角速度センサ
JP5010222B2 (ja) * 2006-09-21 2012-08-29 株式会社東芝 不揮発性半導体記憶装置
US8017522B2 (en) * 2007-01-24 2011-09-13 International Business Machines Corporation Mechanically robust metal/low-κ interconnects
US7572708B1 (en) * 2007-03-08 2009-08-11 National Semiconductor Corporation Utilization of doped glass on the sidewall of the emitter window in a bipolar transistor structure
JP4823952B2 (ja) * 2007-03-26 2011-11-24 三菱電機株式会社 半導体装置の製造方法
US20120024176A1 (en) * 2010-08-02 2012-02-02 Vistaprint Technologies Limited Printer pallet for flat printing of multiple target image areas on 3-dimensional object
JP5272496B2 (ja) * 2008-04-25 2013-08-28 信越半導体株式会社 シリコンウェーハの酸化膜形成方法
US7955940B2 (en) * 2009-09-01 2011-06-07 International Business Machines Corporation Silicon-on-insulator substrate with built-in substrate junction
JP5610492B2 (ja) 2009-12-16 2014-10-22 国立大学法人 奈良先端科学技術大学院大学 ＳｉＣ半導体素子およびその作製方法
US9117817B2 (en) * 2012-09-14 2015-08-25 Auburn University Semiconductor devices including polar insulation layer capped by non-polar insulation layer
US9219122B2 (en) * 2013-03-13 2015-12-22 Global Power Technologies Group, Inc. Silicon carbide semiconductor devices
US9266717B2 (en) * 2013-03-15 2016-02-23 Versana Micro Inc Monolithically integrated multi-sensor device on a semiconductor substrate and method therefor
JP6251738B2 (ja) * 2013-05-23 2017-12-20 株式会社日立製作所 半導体ガスセンサ
JP6025007B2 (ja) 2013-07-11 2016-11-16 富士電機株式会社 炭化ケイ素半導体装置の製造方法
CN106133915B (zh) * 2014-09-09 2020-04-07 富士电机株式会社 半导体装置及半导体装置的制造方法
US9580623B2 (en) * 2015-03-20 2017-02-28 Shin-Etsu Chemical Co., Ltd. Patterning process using a boron phosphorus silicon glass film
JP6526549B2 (ja) * 2015-03-24 2019-06-05 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US9716146B2 (en) * 2015-12-15 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method with solid phase diffusion
JP6692265B2 (ja) 2016-09-16 2020-05-13 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Also Published As

Publication number Publication date
US10580874B2 (en) 2020-03-03
CN108417633A (zh) 2018-08-17
JP2018129420A (ja) 2018-08-16
CN108417633B (zh) 2021-09-03
US20180226474A1 (en) 2018-08-09

Similar Documents

Publication Publication Date Title
JP6602263B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6692265B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6689423B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP6552950B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US9673315B2 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP7326227B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US9685551B2 (en) Semiconductor device and inverter circuit
JP6776204B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US11848211B2 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP6667809B2 (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US10714610B2 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
US20230387216A1 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP6692306B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2020109793A (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2020109792A (ja) 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2022144216A (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7005847B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7072148B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US20240087897A1 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190807

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200218

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20200227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200317

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200414

R151 Written notification of patent or utility model registration

Ref document number: 6692306

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151